CN117334671A - 半导体测试结构及其形成方法 - Google Patents

Abstract

本公开是关于半导体技术领域，涉及一种半导体测试结构及其形成方法，本公开的形成方法包括：提供衬底；在衬底内形成多个间隔分布的字线沟槽；在各字线沟槽内分别形成字线结构；在各字线结构上形成引线；在引线背离字线结构的一侧形成测试垫，测试垫与引线连接。本公开的形成方法可加快字线结构研发进度，提高测试结果的准确率。

Description

半导体测试结构及其形成方法

技术领域

本公开涉及半导体技术领域，具体而言，涉及一种半导体测试结构及其形成方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。字线作为动态随机存储器的核心部件，主要作为开关元件。

在字线测试结构制程过程中，通常需要同时形成位线及电容的存储节点等结构，导致字线测试结构的制程周期较长，字线结构研发进度较慢，且字线测试结构易受位线及存储节点等结构影响，测试结果准确率较低。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

有鉴于此，本公开提供一种半导体测试结构及其形成方法，可加快字线结构的研发进度，提高测试结果的准确率。

根据本公开的一个方面，提供一种半导体测试结构的形成方法，包括：

提供衬底；

在所述衬底内形成多个间隔分布的字线沟槽；

在各所述字线沟槽内分别形成字线结构；

在各所述字线结构上形成引线；

在所述引线背离所述字线结构的一侧形成测试垫，所述测试垫与所述引线连接。

在本公开的一种示例性实施例中，所述在各所述字线结构上形成引线，包括：

在每一个所述字线结构背离所述衬底的一侧形成与所述字线结构的两端分别连接的第一引线和第二引线，所述第一引线和所述第二引线在所述衬底上的正投影互不交叠；

所述在所述引线背离所述字线结构的一侧形成测试垫，所述测试垫与所述引线连接，包括：

在所述第一引线和所述第二引线背离所述字线结构的一侧形成间隔分部的第一测试垫和第二测试垫，所述第一测试垫与多个所述字线结构对应的所述第一引线连接，所述第二测试垫与多个所述字线结构对应的所述第二引线连接。

在本公开的一种示例性实施例中，所述形成方法还包括：

在所述衬底表面形成衬底引线；

在所述衬底引线背离所述衬底的一侧形成衬底测试垫。

在本公开的一种示例性实施例中，各所述字线结构均具有第一端和第二端，相邻的字线结构的第一端均位于同一侧，且相邻的字线结构的第二端均位于同一侧，所述在各所述字线结构上形成引线，包括：

在相邻两个所述字线结构中，在一所述字线结构的第一端形成引线，在另一所述字线结构的第二端形成引线；

所述在所述引线背离所述字线结构的一侧形成测试垫，所述测试垫与所述引线连接，包括：

在各所述引线背离所述字线结构的一侧形成间隔分部的第一测试垫和第二测试垫，所述第一测试垫与位于所述第一端的各所述引线连接，所述第二测试垫与位于所述第二端的各所述引线连接。

在本公开的一种示例性实施例中，在所述衬底内形成多个间隔分布的字线沟槽，包括：

在所述衬底的顶部形成掩膜材料层；

在所述掩膜材料层背离所述衬底的表面形成光阻层；

对所述光阻层进行曝光并显影，以形成多个显影区，各所述显影区露出均所述掩膜材料层；

在所述显影区对所述掩膜材料层进行刻蚀，以形成掩膜图案；

根据所述掩膜图案对所述衬底进行非等向刻蚀，以所述衬底内形成多个间隔分布的字线沟槽。

在本公开的一种示例性实施例中，在各所述字线沟槽内分别形成字线结构，包括：

在各所述字线沟槽内分别形成随形贴附于所述字线沟槽的底部及侧壁的栅间介质层；

在各所述字线沟槽内的所述栅间介质层的表面分别形成随形贴附的第一导电层；

在各所述第一导电层的表面分别形成第二导电层，所述第二导电层的表面低于所述衬底的表面。

在本公开的一种示例性实施例中，所述形成方法还包括：

在各所述字线沟槽内的所述第二导电层的表面分别形成钝化层，所述钝化层的表面与所述衬底的表面齐平。

在本公开的一种示例性实施例中，在每一个所述字线结构背离所述衬底的一侧形成与所述字线结构的两端分别连接的第一引线和第二引线，所述第一引线和所述第二引线在所述衬底上的正投影互不交叠，包括：

在所述钝化层和所述衬底共同构成的结构的表面形成绝缘介质层；

以所述第二导电层为蚀刻停止层对所述绝缘介质层和所述钝化层进行蚀刻，以形成分别露出所述第二导电层的第一通孔和第二通孔；

在所述第一通孔和所述第二通孔内填充导电材料，以形成第一引线和第二引线。

在本公开的一种示例性实施例中，在所述第一通孔和所述第二通孔内填充导电材料，以形成第一引线和第二引线，包括：

在所述第一通孔和所述第二通孔的侧壁及底部形成第一导电材料层，所述第一导电材料层与所述第二导电层接触连接；

在形成有所述第一导电材料层的所述第一通孔和所述第二通孔内填充第二导电材料，以在所述第一通孔和所述第二通孔内分别形成第二导电材料层。

在本公开的一种示例性实施例中，所述第一导电材料层与所述第二导电材料层的材料不同。

在本公开的一种示例性实施例中，所述形成方法该包括：

在形成所述测试垫后，去除所述绝缘介质层。

根据本公开的一个方面，提供一种半导体测试结构，包括：

衬底，所述衬底内形成有多个间隔分布的字线沟槽；

多个字线结构，一一对应的分布于各所述字线沟槽内；

多个引线，位于各所述字线结构上，且分别与各所述字线结构连接；

测试垫，位于所述引线背离所述字线结构的一侧，且与所述引线接触连接。

在本公开的一种示例性实施例中，所述引线包括第一引线和第二引线，所述第一引线和所述第二引线均位于所述字线结构背离所述衬底的一侧，所述字线结构的两端分别与所述第一引线和所述第二引线连接，所述第一引线和所述第二引线在所述衬底上的正投影互不交叠；

所述测试垫为两个，两个所述测试垫分别为第一测试垫和第二测试垫，所述第一测试垫和所述第二测试垫间隔分布于所述第一引线和所述第二引线背离所述字线结构的一侧，所述第一测试垫与多个所述第一引线连接，所述第二测试垫与多个所述第二引线连接。

在本公开的一种示例性实施例中，各所述字线结构均具有第一端和第二端，相邻的字线结构的第一端均位于同一侧，且相邻的字线结构的第二端均位于同一侧，在相邻两个所述字线结构中，一所述字线结构的第一端设有引线，在另一所述字线结构的第二端设有引线；

所述测试垫为两个，两个所述测试垫分别为第一测试垫和第二测试垫，所述第一测试垫和所述第二测试垫间隔分布于各所述引线背离所述字线结构的一侧，所述第一测试垫与位于所述第一端的各所述引线连接，所述第二测试垫与位于所述第二端的各所述引线连接。

在本公开的一种示例性实施例中，所述半导体测试结构还包括：

衬底引线，位于所述衬底表面；

衬底测试垫，位于所述衬底引线背离所述衬底的一侧。

在本公开的一种示例性实施例中，所述字线结构包括：

栅间介质层，随形贴附于所述字线沟槽的底部及侧壁；

第一导电层，随形贴附在所述栅间介质层的表面；

第二导电层，位于所述第一导电层的表面，且所述第二导电层的表面低于所述衬底的表面。

在本公开的一种示例性实施例中，所述半导体测试结构还包括：

钝化层，位于所述第二导电层的表面，所述钝化层的表面与所述衬底的表面齐平。

在本公开的一种示例性实施例中，所述第一引线和所述第二引线均包括：

第二导电材料层，位于所述第二导电层的顶部，并沿垂直于所述衬底的方向延伸；

第一导电材料层，随形包覆于所述第二导电材料层的底部及侧壁，且其包覆于所述第二导电材料层的底部的部分与所述第二导电层接触连接。

在本公开的一种示例性实施例中，所述第一导电材料层与所述第二导电材料层的材料不同。

本公开的半导体测试结构及其形成方法，可在衬底上直接形成字线结构，通过引线将字线结构与测试垫连接，通过将测试探针扎在测试垫上，进而完成字线结构的测试。在上述过程中，一方面，无需同时形成位线及电容的存储节点，可缩短字线结构的制程过程及测试周期，加快字线结构研发进度；另一方面，由于字线结构是在衬底上直接制备而成的，衬底上没有其他结构(例如，位线及电容的存储节点)，可排除其他结构对字线结构测试结果的影响，使得测试结果更为精确，可提高测试结果的准确率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施方式中半导体测试结构的形成方法的流程图；

图2为本公开实施方式中完成步骤S120后的示意图；

图3为本公开实施方式中完成步骤S130后沿第二方向y剖开的结构示意图；

图4为本公开实施方式中完成步骤S420后沿第一方向x剖开的结构示意图；

图5为本公开实施方式中完成步骤S4310后沿第一方向x剖开的结构示意图；

图6为本公开实施方式中完成步骤S4320后沿第一方向x剖开的结构示意图；

图7为本公开实施方式中完成步骤S150后沿第一方向x剖开的结构示意图；

图8为本公开实施方式中第一类测试垫的俯视图；

图9为本公开实施方式中第二类测试垫的俯视图；

图10为本公开实施方式中第三类测试垫的俯视图；

图11为本公开实施方式中第一类测试单元的俯视图；

图12为本公开实施方式中第二类测试单元的俯视图；

图13为本公开实施方式中第三类测试单元的俯视图。

附图标记说明：

1、衬底：11、字线沟槽；12、浅沟槽隔离结构；2、字线结构；21、栅间介质层；22、第一导电层；23、第二导电层；3、隔离层；4、钝化层；5、引线；51、第一导电材料层；52、第二导电材料层；510、第一引线；520、第二引线；501、第一通孔；502、第二通孔；6、第一测试垫；7、第二测试垫；8、绝缘介质层；9、衬底测试垫；91、衬底引线。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。

本公开提供了一种半导体测试结构的形成方法，图1示出了本公开实施方式中半导体测试结构的形成方法的流程图，参见图1所示，该形成方法可包括步骤S110-步骤S150，其中：

步骤S110，提供衬底；

步骤S120，在所述衬底内形成多个间隔分布的字线沟槽；

步骤S130，在各所述字线沟槽内分别形成字线结构；

步骤S140，在各所述字线结构上形成引线；

步骤S150，在所述引线背离所述字线结构的一侧形成测试垫，所述测试垫与所述引线连接。

本公开的半导体测试结构的形成方法，可在衬底上直接形成字线结构，通过引线将字线结构与测试垫连接，通过将测试探针扎在测试垫上，进而完成字线结构的测试。在上述过程中，一方面，无需同时形成位线及电容的存储节点，可缩短字线结构的制程过程及测试周期，加快字线结构研发进度；另一方面，由于字线结构是在衬底上直接制备而成的，衬底上没有其他结构(例如，位线及电容的存储节点)，可排除其他结构对字线结构测试结果的影响，使得测试结果更为精确，可提高测试结果的准确率。

下面对本公开实施方式半导体测试结构的形成方法的各步骤进行详细说明：

如图1所示，在步骤S110中，提供衬底。

如图2所示，衬底1可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是半导体材料，例如，其材料可为硅，但是不限于硅或其他半导体材料，在此不对衬底1的形状及材料做特殊限定。

在一实施方式中，衬底1可为硅衬底1，其内部形成有浅沟槽隔离结构12，浅沟槽隔离结构12可以通过在衬底1内形成沟槽后，再在沟槽内填充隔离材料层而形成。浅沟槽隔离结构12的材料可以包括氮化硅或氧化硅等，在此不做特殊限定。浅沟槽隔离结构12的截面形状可以根据实际需要进行设定。浅沟槽隔离结构12能在衬底1上分隔出若干个有源区。

在本公开的一种示例性实施方式中，可将上述沟槽或有源区的延伸方向定义为第一方向，将上述沟槽或有源区的排布方向定义为第二方向。

第二方向可与第一方向相交，例如，第一方向可与第二方向垂直。需要说明的是，垂直可以是绝对垂直，也可以是大致垂直，在制造过程中难免会有偏差，在本公开中，可能由于制作工艺限制引起角度的偏差，使得第一方向和第二方向的夹角有一定的偏差，只要第一方向和第二方向的角度偏差在预设范围内，均可认为第一方向与第二方向垂直。举例而言，预设范围可为10°，即：第一方向和第二方向的夹角在大于或等于80°，小于或等于100°的范围内时均可认为第一方向和第二方向垂直。

在本公开的一种示例性实施方式中，可在衬底1表面形成隔离层3，隔离层3可位于衬底1的表面，可通过隔离层3将衬底1与其他膜层隔开，以避免衬底1中的杂质扩散至其他膜层中，有助于保证器件的稳定性。

隔离层可以是形成于衬底1表面的薄膜，也可以是形成于衬底1表面的涂层，在此不做特殊限定。在一实施方式中，可通过化学气相沉积、物理气相沉积、原子层沉积、热蒸发、真空蒸镀或磁控溅射等方式在衬底1的表面形成隔离层，当然，也可通过其他方式形成隔离层，在此不做特殊限定。

隔离层的材料可为绝缘材料，例如，其材料可为二氧化硅、高k电介质材料或其他电介质材料，或者其任意组合。隔离层的厚度可以根据实际需要进行设置。

如图1所示，在步骤S120中，在所述衬底内形成多个间隔分布的字线沟槽。

可在沟道区形成字线沟槽11，字线沟槽11可用于形成埋入式字线结构2，该字线结构2可作为晶体管的栅极，控制晶体管打开或关闭。如图2所示，可在衬底1内同时形成多个沿第一方向延伸的字线沟槽11，且各字线沟槽11可沿第二方向间隔分布。举例而言，各字线沟槽11均可沿衬底1的长度方向延伸，并可沿衬底1的宽度方向间隔分布。

在一实施方式中，多个字线沟槽11可分别形成于各沟道区内，每一个沟道区内可一一对应的形成一个字线沟槽11，不同沟道区内的字线沟槽11可平行分布，并沿同一方向延伸。

在本公开的一种示例性实施方式中，在所述衬底1内形成多个间隔分布的字线沟槽11(即步骤S120)可包括步骤S210-步骤S250，其中：

步骤S210，在所述衬底1的顶部形成掩膜材料层。

可通过化学气相沉积、物理气相沉积、原子层沉积或其它方式在衬底1的顶部形成掩膜材料层。掩膜材料层可形成于衬底1的表面，当衬底1的表面形成有隔离层时，掩膜材料层可形成于隔离层的表面。掩膜材料层的材料可以是硅、氮氧化硅或碳中至少一种，当然，也可以是其它材料，在此不再一一列举。掩膜材料层可以是单层结构，也可以是多层膜层构成的复合膜层，在此不对掩膜材料层中的薄膜的层数做特殊限定。当其为多层膜层时，相邻膜层的材料可以不同，且在形成掩膜材料层时，可对掩膜材料层进行分次沉积，每一次沉积可形成其中的一层膜层，且在每一膜层沉积完成后均需在对新沉积的膜层的表面进行清洗，然后再沉积下一层膜层。

步骤S220，在所述掩膜材料层背离所述衬底1的表面形成光阻层。

可通过旋涂或其它方式在掩膜材料层上形成光阻层，光阻层的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。

步骤S230，对所述光阻层进行曝光并显影，以形成多个显影区，各所述显影区露出均所述掩膜材料层。

可采用掩膜版对光阻层进行曝光，掩膜版的图案可与字线沟槽11所需的图案匹配，图案可呈条形，该条形图案在衬底1上的正投影可位于各沟道区。可对曝光后的光阻层进行显影，从而形成显影区，该显影区可露出掩膜材料层。

步骤S240，在所述显影区对所述掩膜材料层进行刻蚀，以形成掩膜图案。

在显影区对掩膜材料层进行蚀刻，以在掩膜材料层内形成掩膜图案，掩膜图案可以包括多个间隔分布的子图案，每个子图案均可呈条形，各条形图案可沿同一方向平行分布。此外，各子图案在衬底1上的正投影可一一对应的位于各沟道区内。

需要说明的是，当掩膜材料层包括多个子膜层时，可对掩膜材料层进行分步蚀刻，举例而言，每次可蚀刻一层子膜层，进而实现掩膜图案的逐层转移。在将掩膜材料层刻透后可对光阻层进行灰化处理，以去除光阻层，进而将具有掩膜图案的掩膜材料层暴露出来。

步骤S250，根据所述掩膜图案对所述衬底1进行非等向刻蚀，以所述衬底1内形成多个间隔分布的字线沟槽11。

可根据掩膜图案采用干法蚀刻工艺或湿法蚀刻工艺对衬底1进行非等向蚀刻，进而在衬底1中形成多个间隔分布的字线沟槽11。举例而言，可在衬底1中形成3～20个字线沟槽11，例如，字线沟槽11的数量可为3个、6个、9个、12个、15个、18个或20个，当然，也可以是其他数量的字线沟槽11，在此不对字线沟槽11的数量做特殊限定。

在衬底1的厚度方向上，字线沟槽11的横截面可呈U型、腰圆形或矩形，当然，也可以是其他形状，在此不再一一列举。

可以理解的是，根据实际需要，可以采用自对准双重图案化(SADP)工艺或者自对准四重图案化(SAQP)工艺等形成上述字线沟槽11。

如图1所示，在步骤S130中，在各所述字线沟槽内分别形成字线结构。

如图3所示，可采用同一形成工艺，在各字线沟槽11内分别形成字线结构2，即：在每一个字线沟槽11中均形成一条字线结构2，在第一方向上，字线结构2可与字线沟槽11的两端齐平；且在第二方向上，字线结构2可与字线沟槽11的侧壁随形接触；在衬底1的厚度方向上，字线结构2的顶部可低于字线沟槽11的顶表面(即：字线结构2的顶部可低于衬底1的表面)，以便于将字线结构2埋入衬底1内，有助于节省空间，进一步缩小半导体测试结构的尺寸。

在本公开的一种示例性实施方式中，各所述字线沟槽11内分别形成字线结构2(即步骤S130)可包括步骤S310-步骤S330，其中：

步骤S310，在各所述字线沟槽11内分别形成随形贴附于所述字线沟槽11的底部及侧壁的栅间介质层21。

可在字线沟槽11的侧壁及底面形成随形贴附的栅间介质层21，栅间介质层21的材料可以包括氧化硅、氮化硅、氮氧化硅或其他高k电介质材料等，也可为前述材料的组合，其厚度可以是1nm～9nm，举例而言，其可以是1nm、2nm、4nm、6nm、8nm或9nm，当然，也可以是其他厚度，在此不再一一列举。

举例而言，可通过化学气相沉积、物理气相沉积、原子层沉积、热蒸发或热氧化等方式在字线沟槽11的侧壁及底部形成随形贴附的栅间介质层21，当然，也可通过其他方式形成栅间介质层21，在此不做特殊限定。为了工艺方便，在形成栅间介质层21的过程中，可使栅间介质层21完全覆盖字线沟槽11的顶表面，随后可去除位于字线沟槽11的顶表面的栅间介质层21，只保留位于字线沟槽11的侧壁及底部的栅间介质层21。

在本公开的一些实施方式中，可采用热氧化工艺对栅间介质层21的表面进行处理，以提高栅间介质层21的膜层的致密性，进而减小漏电流，提高栅控能力，还可增强栅间介质层21对衬底1中杂质的阻隔效果，避免衬底1中的杂质扩散至字线沟槽11内，可提高结构稳定性。

步骤S320，在各所述字线沟槽11内的所述栅间介质层21的表面分别形成随形贴附的第一导电层22。

第一导电层22可随形贴附于栅间介质层21的表面，其材料可以是氮化钛，其厚度可以是0.5nm～2nm，例如，其可以是0.5nm、1nm、1.5nm或2nm。在一些实施例中，可以通过化学气相沉积、物理气相沉积或原子层沉积等工艺在栅间介质层21上形成第一导电层22，在此不对第一导电层22的成型工艺做特殊限定。

步骤S330，在各所述第一导电层22的表面分别形成第二导电层23，所述第二导电层23的表面低于所述衬底1的表面。

第二导电层23的材料可为钨，可采用化学气相沉积、物理气相沉积或原子层沉积等方式在形成有栅间介质层21及第一导电层22的字线沟槽11内填充导电材料，以在字线沟槽11内形成第二导电层23。在导电材料的填充过程中，为了工艺方便，可在衬底1表面同时沉积导电材料，直至导电材料填满字线沟槽11。填充完成后可对衬底1表面的导电材料进行化学机械抛光，以去除位于字线沟槽11以外的区域的导电材料，并使位于字线沟槽11内的导电材料的表面与衬底1的表面齐平。随后，可对位于字线沟槽11内的导电材料进行回蚀刻，进而在字线沟槽11内形成第二导电层23，第二导电层23的顶部低于衬底1的表面，以便于后续对第二导电层23表面进行绝缘隔离，避免第二导电结构与周围其他结构之间发生耦合或短路。

在本公开的一种示例性实施方式中，本公开的半导体测试结构的形成方法还可包括：

步骤S1310，在各所述字线沟槽11内的所述第二导电层23的表面分别形成钝化层4，所述钝化层4的表面与所述衬底1的表面齐平。

钝化层4可以是形成于第二导电层23表面的薄膜，也可以是形成于第二导电层23表面的涂层，在此不对钝化层4的形式做特殊限定。钝化层4可铺满第二导电层23的表面。可通过钝化层4对第二导电层23的表面进行保护，以避免第二导电层23表面损伤；同时，钝化层4还可作为绝缘层，将第二导电层23与其他结构隔绝开，避免第二导电层23与其他结构之间发生耦合或短路，可提高产品良率。

可通过化学气相沉积、物理气相沉积、原子层沉积、热蒸发、真空蒸镀或磁控溅射等方式在第二导电层23的表面形成钝化层4，当然，也可通过其他方式形成钝化层4，在此不对钝化层4的形成方式做特殊限定。

如图1所示，在步骤S140中，在各所述字线结构上形成引线。

引线5可与字线结构2连接，举例而言，引线5可与字线结构2的第二导电层23连接。当字线结构2表面形成有钝化层4时，引线5可形成于钝化层4背离第二导电层23的一侧，并可穿过钝化层4与第二导电层23连接。

在本公开的一种示例性实施方式中，每个字线结构2上可对应的设置至少一条引线5。在同一半导体测试结构中，一部分字线结构2中的每一个字线结构2可连接一根引线5，另一部分字线结构2中的每一个字线结构2可对应的连接两根引线5。举例而言，可对各字线结构2进行分区，可将多个字线结构2分为第一字线区和第二字线区，第一字线区和第二字线区无交叠。第一字线区中的各字线结构2均可连接有两根引线5，两根引线5可分别连接于字线结构2的两端；第二字线区中的各字线结构2均可连接一根引线5，且相邻两个字线结构2的引线5可错位分布，例如，各字线结构2均具有第一端和第二端，各字线结构2的第一端的端部相互齐平，同时，各字线结构2的第二端也相互齐平，在相邻两个字线结构2中，一字线结构2的第一端与引线5连接，另一字线结构2的第二端与引线5连接。

引线5可由导电材料构成，可通过各引线5分别将各字线结构2电学引出，以便于通过引线5向各字线结构2施加测试电压，进而完成字线结构2的电学性能测试。

下面以在第一字线区中的每个字线结构2的两端分别形成两根引线5为例，对在各所述字线结构2上形成引线5的具体过程进行详细说明：

在本公开的一种示例性实施方式中，在各字线结构2上形成引线5(即：步骤S140)可包括在每一个字线结构2背离衬底1的一侧形成与字线结构2的两端分别连接的第一引线510和第二引线520，第一引线510和第二引线520在衬底1上的正投影互不交叠。

第一引线510和第二引线520均可由导电材料构成，可通过第一引线510和第二引线520分别将字线结构2的两端电学引出，以便于通过第一引线510和第二引线520向字线结构2施加测试电压，进而完成字线结构2的电学性能测试。

需要说明的是，第一字线区中每个字线结构2均可具有与之对应的第一引线510和第二引线520。

下面以形成一个字线结构2对应的第一引线510和第二引线520为例，对形成第一引线510和第二引线520的过程进行详细说明：

在本公开的一种示例性实施方式中，在每一个所述字线结构2背离所述衬底1的一侧形成与所述字线结构2的两端分别连接的第一引线510和第二引线520，所述第一引线510和所述第二引线520在所述衬底1上的正投影互不交叠，可包括步骤S410-步骤S430，其中：

步骤S410，在所述钝化层4和所述衬底1共同构成的结构的表面形成绝缘介质层8。

绝缘介质层8可覆盖于钝化层4和衬底1共同构成的结构的表面。绝缘介质层8可以是形成于钝化层4和衬底1共同构成的结构表面的薄膜，也可以是形成于钝化层4和衬底1共同构成的结构表面的涂层，在此不做特殊限定。在一实施方式中，可通过化学气相沉积、物理气相沉积、原子层沉积、热蒸发、真空蒸镀或磁控溅射等方式在钝化层4和衬底1共同构成的结构的表面形成绝缘介质层8，当然，也可通过其他方式形成绝缘介质层8，在此不做特殊限定。需要说明的是，当衬底1表面形成有隔离层时，绝缘介质层8可形成于隔离层的表面。

绝缘介质层8的材料可为绝缘材料，例如，其材料可为二氧化硅、高k电介质材料或其他电介质材料，或者其任意组合。绝缘介质层8的厚度可以根据实际需要进行设置。

步骤S420，以所述第二导电层23为蚀刻停止层对所述绝缘介质层8和所述钝化层4进行蚀刻，以形成分别露出所述第二导电层23的第一通孔501和第二通孔502。

可通过蚀刻工艺在绝缘介质层8和钝化层4内形成第一通孔501和第二通孔502，第一通孔501和第二通孔502可分别露出同一字线结构2。第一通孔501和第二通孔502均可为圆形孔、椭圆形孔、矩形孔、环形孔或其他形状的孔状结构，在此不对第一通孔501和第二通孔502的形状做特殊限定，只要能露出字线结构2即可。第二通孔502在衬底1上的正投影与第一通孔501在衬底1上的正投影无交叠，第一通孔501和第二通孔502之间通过绝缘介质层8隔离，进而避免后续在第一通孔501中形成的第一引线510与在第二通孔502中形成的第二引线520短接。

举例而言，可在绝缘介质层8的表面形成掩膜层，掩膜层可为单层膜层，也可为多层膜层构成的复合膜层，在此不对掩膜层中的薄膜的层数做特殊限定，当其为多层膜层时，相邻膜层的材料可以不同。

掩膜层可为抗反射涂层，其材料可为绝缘材料，举例而言，其材料可为硅、氮化硅、氧化硅或碳化物等，可根据后续黄光蚀刻工艺的设计及需求选择具体的材料，在一实施方式中，掩膜层可具有较低的介电常数和一定的硬度，可在减少与衬底1之间耦合的同时满足后续蚀刻工艺需求，举例而言，其材料可为碳掺杂的氮化硅。

可通过旋涂或其它方式在掩膜层的表面形成光刻胶层，光刻胶层的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。为了工艺方便，光刻胶层可铺满掩膜层的表面，可采用掩膜版对光刻胶层进行曝光并显影，以在光刻胶层中形成第一显影区和第二显影区；其中：

第一显影区和第二显影区均可为圆形、椭圆形、矩形、环形或其他形状，在此不对第一显影区和第二显影区的形状做特殊限定。第一显影区在衬底1上的正投影和第一显影区在衬底1上的正投影无交叠。

可以掩膜层为掩膜，通过干法蚀刻工艺在第一显影区和第二显影区对绝缘介质层8和钝化层4进行蚀刻，进而形成分别露出字线结构2的第一通孔501和第二通孔502。

干法蚀刻的蚀刻气体可包括SF₆、CF_x、Cl₂或Ar中至少一种气体，举例而言，其可以包括Ar，同时，还可包括SF₆、CF_x或Cl₂中至少一种气体。在本公开实施方式中，完成步骤S420后的结构如图4所示。

需要说明的是，在形成第一通孔501和第二通孔502后无需将掩膜层全部除去，举例而言，可将剩余的掩膜层保留下来，进而可通过掩膜层对测试结构的表面进行保护，可避免后续制程过程中测试结构的表面损伤；此外，还可通过掩膜层的压应力平衡绝缘介质层8内的张应力，使得测试结构达到应力平衡。

步骤S430，在所述第一通孔501和所述第二通孔502内填充导电材料，以形成第一引线510和第二引线520。

可通过电镀、真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积、原子层沉积或热蒸发等方式在第一通孔501和第二通孔502内分别填充导电材料，当然，也可采用其他方式在第一通孔501和第二通孔502内分别填充导电材料，进而在第一通孔501内形成第一引线510、在第二通孔502内形成第二引线520，以便于通过第一引线510和第二引线520将字线结构2电学引出。

在本公开的一些实施方式中，在填充导电材料的过程中，为了工艺方便，可在掩膜层的表面同时沉积导电材料，当导电材料填满第一通孔501和第二通孔502后停止沉积，此时第一通孔501内的导电材料和第二通孔502内的导电材料连接在一起；可通过图案化工艺(例如，光刻工艺)对掩膜层表面的导电材料进行蚀刻，进而将第一通孔501内的第一引线510和第二通孔502内的第二引线520断开。

在本公开的一种示例性实施方式中，在所述第一通孔501和所述第二通孔502内填充导电材料，以形成第一引线510和第二引线520(即：步骤S430)包括步骤S4310及步骤S4320，其中：

步骤S4310，在所述第一通孔501和所述第二通孔502的侧壁及底部形成第一导电材料层51，所述第一导电材料层51与所述第二导电层23接触连接。

第一导电材料层51可随形贴附于第一通孔501和第二通孔502的侧壁及底部，其厚度可以是1nm～9nm，举例而言，其可以是1nm、2nm、4nm、6nm、8nm或9nm，当然，也可以是其他厚度，在此不再一一列举。形成于第一通孔501和第二通孔502的底部的第一导电材料层51可覆盖第二导电层23的表面，且在第一导电材料层51的形成过程中，可在掩膜层的表面同时沉积第一导电材料层51，随后可去除位于掩膜层表面的第一导电材料层51，只保留位于第二导电层23的表面、第一通孔501的侧壁及第二通孔502的侧壁的第一导电材料层51。

举例而言，可采用电镀、真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积、原子层沉积或热蒸发等方式在第一通孔501和第二通孔502的侧壁及底部分别形成第一导电材料层51。在本公开实施方式中，完成步骤S4310后的结构如图5所示。

步骤S4320，在形成有所述第一导电材料层51的所述第一通孔501和所述第二通孔502内填充第二导电材料，以在所述第一通孔501和所述第二通孔502内分别形成第二导电材料层52。

可通过电镀、真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积、原子层沉积或热蒸发等方式在形成有第一导电材料层51的第一通孔501和第二通孔502内分别填充第二导电材料，当然，也可采用其他方式在形成有第一导电材料层51的第一通孔501和第二通孔502内分别填充第二导电材料，进而在第一通孔501和第二通孔502内分别形成第二导电材料层52，第一通孔501内的第一导电材料层51和第二导电材料层52共同构成第一引线510，第二通孔502内的第一导电材料层51和第二导电材料层52共同构成第二引线520，可通过第一引线510和第二引线520将字线结构2电学引出。在本公开实施方式中，完成步骤S4320后的结构如图6所示。

第二导电材料层52的材料与第一导电材料层51的材料不同，举例而言，第一导电材料层51的材料可为氮化钛，第二导电材料层52的材料可为钨。

如图1所示，在步骤S150中，在所述引线背离所述字线结构的一侧形成测试垫，所述测试垫与所述引线连接。

每个字线结构2都可以对应的设置至少一个测试垫。每个字线结构2对应的测试垫的数量可与该字线结构2对应的引线5数量相同。

举例而言，如图7及图8所示，第一字线区中的每个字线结构2的引线5数量为两根，第一字线区中的每个字线结构2对应的测试垫均为两个，两个测试垫可分别位于字线结构2两端，并分别与位于字线结构2两端的第一引线510和第二引线520连接，位于字线结构2同一端的测试垫可分别连接在一起，即：位于各字线结构2的第一端的各测试垫可连接在一起，同时，位于各字线结构2的第二端的各测试垫可连接在一起。如图9所示，第二字线区中的每个字线结构2的引线5数量为一根，第二字线区中的每个字线结构2对应的测试垫均为一个，相邻两个字线结构2对应的测试垫可错位分布。举例而言，在相邻两个字线结构2中，若一字线结构2的引线5位于第一端，该字线结构2对应的测试垫也位于第一端，并与该字线结构2的引线5连接；另一字线结构2的引线5位于第二端，该字线结构2对应的测试垫也位于第二端，并与该字线结构2的引线5连接。在多个字线结构2中，位于第一端的各测试垫可连接在一起，同时，位于第二端的各测试垫也可连接在一起。

下面以在各字线结构2的两端分别形成一个测试垫为例，对各测试垫的形成过程进行说明：

在本公开的一种示例性实施方式中，测试垫的数量为两个，可将两个测试垫分别定义为第一测试垫6和第二测试垫7，在引线5背离字线结构2的一侧形成测试垫，测试垫与引线5连接，包括：

在第一引线510和第二引线520背离字线结构2的一侧形成间隔分部的第一测试垫6和第二测试垫7，第一测试垫6与多个字线结构2对应的第一引线510连接，第二测试垫7与多个字线结构2对应的第二引线520连接。

第一测试垫6和第二测试垫7均可由导电材料制成，可将第一测试垫6与各第一引线510连通，将第二测试垫7与各第二引线520连通，以便于通过第一测试垫6和第二测试垫7分别将测试电压传送至各字线结构2两端，以便完成字线结构2的电学性能测试。

在本公开的一些实施方式中，第一测试垫6和第二测试垫7可形成于隔离层的表面，并可在隔离层的表面间隔排布；第一测试垫6和第二测试垫7也可形成于绝缘材料层的表面，并可在绝缘材料层的表面间隔排布；第一测试垫6和第二测试垫7还可形成于掩膜层的表面，并可在掩膜层的表面间隔排布；当然，第一测试垫6和第二测试垫7还可以形成在隔离层远离衬底1的一侧的其他膜层的表面，在此不对第一测试垫6和第二测试垫7的具体位置做特殊限定，只要第一测试垫6和第二测试垫7能分别与第一引线510及第二引线520连通并能将测试电压传输至第一引线510和第二引线520即可。

举例而言，可通过真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积、原子层沉积或热蒸发等方式在隔离层背离衬底1的一侧形成第一测试垫6和第二测试垫7，当然，也可通过其他方式形成第一测试垫6和第二测试垫7，在此不对第一测试垫6和第二测试垫7的形成方式做特殊限定。

第一测试垫6的材料可为金属材料，例如，其可为铝、钨或氮化钛等，当然，也可以是其他导电性能较好的材料，在此不再一一列举。在一些实施方式中，第一测试垫6和第二测试垫7的材料可以相同，也可以不同，在此不做特殊限定。举例而言，第一测试垫6和第二测试垫7的材料可以相同，例如，第一测试垫6和第二测试垫7的材料均可为铝或钨；或者，第一测试垫6和第二测试垫7中其中一个的材料为钨，另一个的材料为氮化钛。

在本公开的一种示例性实施方式中，可在形成引线5的第二导电部53时，同时形成第一测试垫6和第二测试垫7。例如，在向第一通孔501和第二通孔502内分别沉积第二导电材料时，为了工艺方便，可同时在掩膜层的表面沉积第二导电材料，在第一通孔501和第二通孔502内填满第二导电材料后，以形成第二导电部53，第二导电部53可与掩膜层表面的第二导电材料连通，可通过图案化工艺对位于掩膜层表面的第二导电材料进行蚀刻，以使位于第一引线510和第二引线520之间的掩膜层表面的第二导电材料断开，可将掩膜层表面与第一引线510连接的第二导电材料定义为第一测试垫6，将掩膜层表面与第二引线520连接的第二导电材料定义为第二测试垫7。

在本公开的一种示例性实施方式中，本公开的半导体测试结构的形成方法还可包括步骤S160及步骤S170，其中：

步骤S160，在所述衬底1表面形成衬底引线91。

在本公开的一种示例性实施方式中，衬底1内部可设有导电线路，导电线路可以是位于衬底1内的金属布线结构，其可包括多个布线电路，如图10所示，可通过衬底引线91将衬底1中的布线电路电学引出。

可通过蚀刻工艺在衬底1内形成接触孔，接触孔可露出布线电路，也可采用抛光、打磨或研磨等工艺对衬底1中的布线电路所在区域的表面进行抛光、打磨或研磨，以便形成露出布线电路的接触孔，在此不对接触孔的形成方式做特殊限定。

接触孔可为圆形孔、椭圆形孔、矩形孔或其他形状的孔状结构，在此不对接触孔的形状做特殊限定，只要能露出布线电路即可。

需要说明的是，在垂直于布线电路的延伸方向上，接触孔的孔径可略大于布线电路的宽度，在平行于布线电路的延伸方向上，接触孔的孔径可远远小于布线电路的长度。以接触孔为圆形孔为例，接触孔的圆心位于布线电路的中心，其直径略大于布线电路的宽度，且接触孔的半径小于相邻两个布线电路的间距。

可通过聚焦离子束(FIB)的方式在接触孔内填充导电材料，当然，也可采用真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积、热蒸发或原子层沉积等工艺在接触孔内填充导电材料，进而在接触孔内形成衬底引线91，以便于通过衬底引线91将衬底1电学引出。

在本公开的一种示例性实施方式中，衬底引线91可包括第一导电部及第二导电部，举例而言，接触孔可贯通隔离层3及绝缘介质层8并延伸至衬底1内，可在接触孔延伸至衬底1内的孔段形成第一导电部，在其未延伸至衬底1内的部分形成第二导电部。为了降低成本，第一导电部的材料与第二导电部的材料不同。例如，第一导电部的材料可为钴化硅，可通过钴化硅降低接触电阻；第二导电部的材料可为氮化钛、钨或其两者的组合。

在本公开的一些实施方式中，衬底1可为硅衬底，可在接触孔内沉积钴，随后对钴的表面进行热退火处理，以在接触孔位于硅衬底内的孔段形成钴化硅，再采用湿法蚀刻工艺将剩余的钴去除，只保留位于衬底1内的钴化硅。随后，可在接触孔中剩余的孔段中形成第二导电部，第二导电部可包括接触层及金属层，其中，接触层可随形贴附于接触孔的孔壁及第一导电部的顶部，金属层可填满具有第一导电部及接触层的接触孔，在本公开实施方式中，接触层的材料可为氮化钛，金属层的材料可为钨。例如，第二导电部的形成方式可以参考第一导电材料层和第二导电材料层的形成方式，在此不再重复赘述。可以理解的是，接触层可与第一导电材料层同步形成，金属层可与第二导电材料层同步形成。

步骤S170，在所述衬底引线91背离所述衬底1的表面形成衬底测试垫9。

可采用化学气相沉积、物理气相沉积、热蒸发、原子层沉积、真空蒸镀或磁控溅射等工艺在衬底1表面沉积导电材料，以形成衬底测试垫9。衬底测试垫9的材料可为导电材料，其材料可与第一测试垫6和/或第二测试垫7的材料相同，也可以不同，在此不对衬底测试垫9的材料做特殊限定。

在本公开的一种示例性实施方式中，本公开的半导体测试结构的形成方法还可包括：

步骤S180，在形成所述第一引线510和所述第二引线520后，去除所述绝缘介质层8。

可去除绝缘介质层8，进而减小半导体测试结构的接触电阻；同时，还可去除掩膜层，以便于进一步减小半导体测试结构的接触电阻。举例而言，可采用选择性蚀刻工艺去除绝缘介质层8和掩膜层，可通过同一次蚀刻工艺去除绝缘介质层8和掩膜层，也可通过不同的蚀刻工艺去除绝缘介质层8和掩膜层，在此不对绝缘介质层8和掩膜层的去除方式做特殊限定。

举例而言，可通过湿法蚀刻工艺去除绝缘材料层，通过干法蚀刻工艺去除掩膜层。

需要说明的是，尽管在附图中以特定顺序描述了本公开中半导体测试结构的形成方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

本公开实施方式还提供一种半导体测试结构，如图4所示，该半导体测试结构可以包括衬底1、多个字线结构2、多个引线5和测试垫，其中：

衬底1内形成有多个间隔分布的字线沟槽11；

多个字线结构2一一对应的分布于各字线沟槽11内；

多个引线5均位于各字线结构2上，且分别与各字线结构2连接；

测试垫位于引线5背离字线结构2的一侧，且与引线5接触连接。

本公开的半导体测试结构，可在衬底1上直接形成字线结构2，通过引线5将字线结构2与测试垫连接，通过将测试探针扎在测试垫上，进而完成字线结构2的测试。在上述过程中，一方面，无需同时形成位线及电容的存储节点接触塞，可缩短字线结构2的制程过程及测试周期，加快字线结构2研发进度；另一方面，由于字线结构2是在衬底1上直接制备而成的，衬底1上没有其他结构(例如，位线及电容的存储节点接触塞)，可排除其他结构对字线结构2测试结果的影响，使得测试结果更为精确，可提高测试结果的准确率。

下面对本公开实施方式中半导体测试结构的具体细节做详细说明：

如图2所示，衬底1可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是半导体材料，例如，其材料可为硅，但是不限于硅或其他半导体材料，在此不对衬底1的形状及材料做特殊限定。

在一实施方式中，衬底1可为硅衬底1，其内部形成有浅沟槽隔离结构12，浅沟槽隔离结构12可以通过在衬底1内形成沟槽后，再在沟槽内填充隔离材料层而形成。浅沟槽隔离结构12的材料可以包括氮化硅或氧化硅等，在此不做特殊限定。浅沟槽隔离结构12的截面形状可以根据实际需要进行设定。浅沟槽隔离结构12能在衬底1上分隔出若干个有源区，每个有源区均可包括间隔排布的第一掺杂区和第二掺杂区。

第一掺杂区与第二掺杂区之间可为沟道区，沟道区可供电流流动，且沟道区中的电流可受栅极结构电压的控制，以实现栅控功能。在本公开的一些实施方式中，第一掺杂区、第二掺杂区和沟道区共同构成有源区。

在本公开的一种示例性实施方式中，衬底1的横截面可呈矩形，可将其长度方向定义为第一方向，将其宽度方向定义为第二方向，第一掺杂区、沟道区、第二掺杂区均可沿第一方向延伸，并可依次沿第二方向间隔分布。

第二方向可与第一方向相交，例如，第一方向可与第二方向垂直。需要说明的是，垂直可以是绝对垂直，也可以是大致垂直，在制造过程中难免会有偏差，在本公开中，可能由于制作工艺限制引起角度的偏差，使得第一方向和第二方向的夹角有一定的偏差，只要第一方向和第二方向的角度偏差在预设范围内，均可认为第一方向与第二方向垂直。举例而言，预设范围可为10°，即：第一方向和第二方向的夹角在大于或等于80°，小于或等于100°的范围内时均可认为第一方向和第二方向垂直。

在本公开的一种示例性实施方式中，可在衬底1表面形成隔离层，隔离层可位于衬底1的表面，可通过隔离层将衬底1与其他膜层隔开，以避免衬底1中的杂质扩散至其他膜层中，有助于保证器件的稳定性。

隔离层可以是形成于衬底1表面的薄膜，也可以是形成于衬底1表面的涂层，在此不做特殊限定。在一实施方式中，可通过化学气相沉积、物理气相沉积、原子层沉积、热蒸发、真空蒸镀或磁控溅射等方式在衬底1的表面形成隔离层，当然，也可通过其他方式形成隔离层，在此不做特殊限定。

隔离层的材料可为绝缘材料，例如，其材料可为二氧化硅、高k电介质材料或其他电介质材料，或者其任意组合。隔离层的厚度可以根据实际需要进行设置。

衬底1内可形成有多个字线沟槽11，字线沟槽11可用于形成埋入式字线结构2，该字线结构2可作为晶体管的栅极，控制晶体管打开或关闭。如图2所示，可在衬底1内同时形成多个沿第一方向延伸的字线沟槽11，且各字线沟槽11可沿第二方向间隔分布。举例而言，各字线沟槽11均可沿衬底1的长度方向延伸，并可沿衬底1的宽度方向间隔分布。

在一实施方式中，多个字线沟槽11可分别形成于各沟道区内，每一个沟道区内可一一对应的形成一个字线沟槽11，不同沟道区内的字线沟槽11可平行分布，并沿同一方向延伸。

如图3所示，各字线结构2可一一对应的分布于各字线沟槽11内，举例而言，在每一个字线沟槽11中均形成一条字线结构2，在衬底1的长度方向上，字线结构2可与字线沟槽11的两端齐平；且在衬底1的宽度方向上，字线结构2可与字线沟槽11的侧壁随形接触；在衬底1的厚度方向上，字线结构2的顶部可低于字线沟槽11的顶表面(即：字线结构2的顶部可低于衬底1的表面)，以便于将字线结构2埋入衬底1内，有助于节省空间，进一步缩小半导体测试结构的尺寸。

在本公开的一种示例性实施方式中，字线结构2可包括栅间介质层21、第一导电层22和第二导电层23，其中：

栅间介质层21可随形贴附于字线沟槽11的侧壁及底面，栅间介质层21的材料可以包括氧化硅、氮化硅、氮氧化硅或其他高k电介质材料等，也可为前述材料的组合，其厚度可以是1nm～9nm，举例而言，其可以是1nm、2nm、4nm、6nm、8nm或9nm，当然，也可以是其他厚度，在此不再一一列举。

第一导电层22可随形贴附于栅间介质层21的表面，其材料可以是氮化钛，其厚度可以是0.5nm～2nm，例如，其可以是0.5nm、1nm、1.5nm或2nm。

第二导电层23的材料可为钨，第二导电层23可位于形成有栅间介质层21及第一导电层22的字线沟槽11内，第二导电层23的顶部低于衬底1的表面，以便于后续对第二导电层23表面进行绝缘隔离，避免第二导电结构与周围其他结构之间发生耦合或短路。

在本公开的一种示例性实施方式中，本公开的半导体测试结构还可包括钝化层4，钝化层4可以是形成于第二导电层23表面的薄膜，也可以是形成于第二导电层23表面的涂层，在此不对钝化层4的形式做特殊限定。钝化层4可铺满第二导电层23的表面，且其顶部可与衬底1的表面齐平。可通过钝化层4对第二导电层23的表面进行保护，以避免第二导电层23表面损伤；同时，钝化层4还可作为绝缘层，将第二导电层23与其他结构隔绝开，避免第二导电层23与其他结构之间发生耦合或短路，可提高产品良率。

引线5可以有多个，多个引线5均可位于字线结构2上，且各引线5可分别与字线结构2连接。举例而言，引线5可与字线结构2的第二导电层23连接。当字线结构2表面形成有钝化层4时，引线5可形成于钝化层4背离第二导电层23的一侧，并可穿过钝化层4与第二导电层23连接。

在本公开的一种示例性实施方式中，每个字线结构2上可对应的设置至少一条引线5。在同一半导体测试结构中，一部分字线结构2中的每一个字线结构2可连接一根引线5，另一部分字线结构2中的每一个字线结构2可对应的连接两根引线5。举例而言，可对各字线结构2进行分区，可将多个字线结构2分为第一字线区和第二字线区，第一字线区和第二字线区无交叠。第一字线区中的各字线结构2均可连接有两根引线5，两根引线5可分别连接于字线结构2的两端；第二字线区中的各字线结构2均可连接一根引线5，且相邻两个字线结构2的引线5可错位分布，例如，各字线结构2均具有第一端和第二端，各字线结构2的第一端的端部相互齐平，同时，各字线结构2的第二端也相互齐平，在相邻两个字线结构2中，一字线结构2的第一端与引线5连接，另一字线结构2的第二端与引线5连接。

引线5可由导电材料构成，可通过各引线5分别将各字线结构2电学引出，以便于通过引线5向各字线结构2施加测试电压，进而完成字线结构2的电学性能测试。

下面以第一字线区的引线5为例，对引线5的具体结构及其与字线结构2的连接方式进行详细说明：

在第一字线区中，每个字线结构2的两端分别连接一根引线5，可将位于字线结构2的两端的引线5分别定义为第一引线510和第二引线520，即：引线5可包括第一引线510和第二引线520，其中：

第一引线510和第二引线520均位于字线结构2背离衬底1的一侧，字线结构2的两端分别与第一引线510和第二引线520连接，第一引线510和第二引线520在衬底1上的正投影互不交叠。

第一引线510和第二引线520均可由导电材料构成，可通过第一引线510和第二引线520分别将字线结构2的两端电学引出，以便于通过第一引线510和第二引线520向字线结构2施加测试电压，进而完成字线结构2的电学性能测试。

需要说明的是，第一字线区中每个字线结构2均可具有与之对应的第一引线510和第二引线520。

在本公开的一种示例性实施方式中，第一引线510和第二引线520均包括第一导电材料层51及第二导电材料层52，其中：

第二导电材料层52可位于第二导电层23的顶部，并可沿垂直于衬底1的方向延伸。第一导电材料层51可随形包覆于第二导电材料层52的底部及侧壁，且其包覆于第二导电材料层52的底部的部分可与字线结构2的第二导电层23的表面接触连接。为了降低制造成本，第二导电材料层52的材料可与第一导电材料层51的材料不同，举例而言，第一导电材料层51的材料可为氮化钛，第二导电材料层52的材料可为钨。

测试垫可位于引线5背离字线结构2的一侧，且可与引线5接触连接。每个字线结构2都可以对应的设置至少一个测试垫。每个字线结构2对应的测试垫的数量可与该字线结构2对应的引线5数量相同。

举例而言，如图7及图8所示，第一字线区中的每个字线结构2的引线5数量为两根，第一字线区中的每个字线结构2对应的测试垫均为两个，两个测试垫可分别位于字线结构2两端，并分别与位于字线结构2两端的第一引线510和第二引线520连接，位于字线结构2同一端的测试垫可分别连接在一起，即：位于各字线结构2的第一端的各测试垫可连接在一起，同时，位于各字线结构2的第二端的各测试垫可连接在一起。如图9所示，第二字线区中的每个字线结构2的引线5数量为一根，第二字线区中的每个字线结构2对应的测试垫均为一个，相邻两个字线结构2对应的测试垫可错位分布。举例而言，在相邻两个字线结构2中，若一字线结构2的引线5位于第一端，该字线结构2对应的测试垫也位于第一端，并与该字线结构2的引线5连接；另一字线结构2的引线5位于第二端，该字线结构2对应的测试垫也位于第二端，并与该字线结构2的引线5连接。在多个字线结构2中，位于第一端的各测试垫可连接在一起，同时，位于第二端的各测试垫也可连接在一起。

下面以第一字线区中的测试垫的数量为两个为例，对本公开的测试垫的具体细节及布局关系进行详细说明，在第一字线区中，可将两个测试垫分别定义为第一测试垫6和第二测试垫7，第一测试垫6和第二测试垫7可间隔分布于第一引线510和第二引线520背离字线结构2的一侧，第一测试垫6与多个第一引线510连接，第二测试垫7与多个第二引线520连接。

第一测试垫6和第二测试垫7均可由导电材料制成，可将第一测试垫6与各第一引线510连通，将第二测试垫7与各第二引线520连通，以便于通过第一测试垫6和第二测试垫7分别将测试电压传送至各字线结构2两端，以便完成字线结构2的电学性能测试。

第一测试垫6的材料可为金属材料，例如，其可为钨或氮化钛，当然，也可以是其他导电性能较好的材料，在此不再一一列举。在一些实施方式中，第一测试垫6和第二测试垫7的材料可以相同，也可以不同，在此不做特殊限定。举例而言，第一测试垫6和第二测试垫7的材料可以相同，例如，第一测试垫6和第二测试垫7的材料均可为钨，或者，第一测试垫6和第二测试垫7的材料均可为氮化钛，又或者，第一测试垫6和第二测试垫7中其中一个的材料为钨，另一个的材料为氮化钛。

在本公开的一种示例性实施方式中，本公开的半导体测试结构还可包括衬底引线91及衬底测试垫9，其中：

衬底引线91可位于衬底1表面。衬底1内部可设有导电线路，导电线路可以是位于衬底1内的金属布线结构，其可包括多个布线电路，如图10所示，可通过衬底引线91将衬底1中的布线电路电学引出。

在本公开的一种示例性实施方式中，衬底引线91可包括第一导电部及第二导电部，第一导电部的一端与布线电路的表面接触连接，另一端的端部不高于衬底1的表面，即，第一导电部位于衬底内。例如，第一导电部的材料可为钴化硅。第二导电部的材料与第一导电部的材料，举例而言，第二导电部的材料可为氮化钛、钨或其两者的组合。

第二导电部可包括接触层及金属层，其中，金属层可位于第一导电部背离衬底1的一侧，并可沿垂直于衬底1的方向延伸，接触层可随形包覆于金属层的底部及侧壁，且其包覆于金属层的底部的部分可与第一导电部的顶部接触连接。例如，接触层的材料可与第一导电部的材料及金属层的材料均不同，举例而言，接触层的材料可为氮化钛，金属层的材料可为钨。

衬底测试垫9可位于衬底引线91背离衬底1的表面。衬底测试垫9的材料可为导电材料，其材料可与第一测试垫6和/或第二测试垫7的材料相同，也可以不同，在此不对衬底测试垫9的材料做特殊限定。

需要说明的是，各字线结构2和与其对应的引线5及测试垫共同构成一个测试单元，可对多个测试单元同时进行测试。在本公开的一些实施方式中，可至少形成三种不同类型的测试单元，每种测试单元中均可包括多个字线结构2；其中：如图8及图11所示，第一类测试单元中的每个字线结构2的两端均分别通过引线5与不同的测试垫连接；举例而言，第一类测试单元中可包括2～5条字线结构2，每条字线结构2的两端均分别于第一引线510及第二引线520连接，各第一引线510均与第一测试垫6连接，各第二引线520均与第二测试垫7连接，可通过图8及图11所示的测试单元对字线结构的电阻进行测试。如图9及图12所示，第二类测试单元中可包括3～10条字线结构2，每条字线可连接一根引线5，且相邻两个字线结构2对应的测试垫可错位分布，将均位于各字线结构2的第一端的测试垫连接在一起，并将其看作第一测试垫6，将均位于各字线结构2的第二端的测试垫连接在一起，并将其看作第二测试垫7，可通过图9及图12所示的测试单元对各字线结构之间的漏电流进行测试。如图10及图13所示，第三类测试单元可包括第二类测试单元的结构，除此之外，还包括衬底引线91和衬底测试垫9，可通过图10及图13所示的测试单元对字线结构与衬底之间的漏电流进行测试。在测试过程中可将第一类测试单元、第二类测试单元以及第三类测试单元并排排列接间隔分布，各测试单元之间的间距可根据测试设备中的针卡的间距进行设定，此处不做特殊限定。

在测试过程中，可将测试设备中的两个测试探针分别扎在第一测试垫6和第二测试垫7上，进而完成各字线结构2的测试。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (19)

1.一种半导体测试结构的形成方法，其特征在于，包括：

提供衬底；

在所述衬底内形成多个间隔分布的字线沟槽；

在各所述字线沟槽内分别形成字线结构；

在各所述字线结构上形成引线；

在所述引线背离所述字线结构的一侧形成测试垫，所述测试垫与所述引线连接。

2.根据权利要求1所述的形成方法，其特征在于，所述在各所述字线结构上形成引线，包括：

在每一个所述字线结构背离所述衬底的一侧形成与所述字线结构的两端分别连接的第一引线和第二引线，所述第一引线和所述第二引线在所述衬底上的正投影互不交叠；

所述在所述引线背离所述字线结构的一侧形成测试垫，所述测试垫与所述引线连接，包括：

在所述第一引线和所述第二引线背离所述字线结构的一侧形成间隔分部的第一测试垫和第二测试垫，所述第一测试垫与多个所述字线结构对应的所述第一引线连接，所述第二测试垫与多个所述字线结构对应的所述第二引线连接。

3.根据权利要求1所述的形成方法，其特征在于，各所述字线结构均具有第一端和第二端，相邻的字线结构的第一端均位于同一侧，且相邻的字线结构的第二端均位于同一侧，所述在各所述字线结构上形成引线，包括：

在相邻两个所述字线结构中，在一所述字线结构的第一端形成引线，在另一所述字线结构的第二端形成引线；

所述在所述引线背离所述字线结构的一侧形成测试垫，所述测试垫与所述引线连接，包括：

在各所述引线背离所述字线结构的一侧形成间隔分部的第一测试垫和第二测试垫，所述第一测试垫与位于所述第一端的各所述引线连接，所述第二测试垫与位于所述第二端的各所述引线连接。

4.根据权利要求1所述的形成方法，其特征在于，所述形成方法还包括：

在所述衬底表面形成衬底引线；

在所述衬底引线背离所述衬底的一侧形成衬底测试垫。

5.根据权利要求1-4任一项所述的形成方法，其特征在于，在所述衬底内形成多个间隔分布的字线沟槽，包括：

在所述衬底的顶部形成掩膜材料层；

在所述掩膜材料层背离所述衬底的表面形成光阻层；

对所述光阻层进行曝光并显影，以形成多个显影区，各所述显影区露出均所述掩膜材料层；

在所述显影区对所述掩膜材料层进行刻蚀，以形成掩膜图案；

根据所述掩膜图案对所述衬底进行非等向刻蚀，以所述衬底内形成多个间隔分布的字线沟槽。

6.根据权利要求1-4任一项所述的形成方法，其特征在于，在各所述字线沟槽内分别形成字线结构，包括：

在各所述字线沟槽内分别形成随形贴附于所述字线沟槽的底部及侧壁的栅间介质层；

在各所述字线沟槽内的所述栅间介质层的表面分别形成随形贴附的第一导电层；

在各所述第一导电层的表面分别形成第二导电层，所述第二导电层的表面低于所述衬底的表面。

7.根据权利要求6所述的形成方法，其特征在于，所述形成方法还包括：

在各所述字线沟槽内的所述第二导电层的表面分别形成钝化层，所述钝化层的表面与所述衬底的表面齐平。

8.根据权利要求8所述的形成方法，其特征在于，在每一个所述字线结构背离所述衬底的一侧形成与所述字线结构的两端分别连接的第一引线和第二引线，所述第一引线和所述第二引线在所述衬底上的正投影互不交叠，包括：

在所述钝化层和所述衬底共同构成的结构的表面形成绝缘介质层；

以所述第二导电层为蚀刻停止层对所述绝缘介质层和所述钝化层进行蚀刻，以形成分别露出所述第二导电层的第一通孔和第二通孔；

在所述第一通孔和所述第二通孔内填充导电材料，以形成第一引线和第二引线。

9.根据权利要求8所述的形成方法，其特征在于，在所述第一通孔和所述第二通孔内填充导电材料，以形成第一引线和第二引线，包括：

在所述第一通孔和所述第二通孔的侧壁及底部形成第一导电材料层，所述第一导电材料层与所述第二导电层接触连接；

在形成有所述第一导电材料层的所述第一通孔和所述第二通孔内填充第二导电材料，以在所述第一通孔和所述第二通孔内分别形成第二导电材料层。

10.根据权利要求9所述的形成方法，其特征在于，所述第一导电材料层与所述第二导电材料层的材料不同。

11.根据权利要求8所述的形成方法，其特征在于，所述形成方法该包括：

在形成所述测试垫后，去除所述绝缘介质层。

12.一种半导体测试结构，其特征在于，包括：

衬底，所述衬底内形成有多个间隔分布的字线沟槽；

多个字线结构，一一对应的分布于各所述字线沟槽内；

多个引线，位于各所述字线结构上，且分别与各所述字线结构连接；

测试垫，位于所述引线背离所述字线结构的一侧，且与所述引线接触连接。

13.根据权利要求12所述的半导体测试结构，其特征在于，所述引线包括第一引线和第二引线，所述第一引线和所述第二引线均位于所述字线结构背离所述衬底的一侧，所述字线结构的两端分别与所述第一引线和所述第二引线连接，所述第一引线和所述第二引线在所述衬底上的正投影互不交叠；

所述测试垫为两个，两个所述测试垫分别为第一测试垫和第二测试垫，所述第一测试垫和所述第二测试垫间隔分布于所述第一引线和所述第二引线背离所述字线结构的一侧，所述第一测试垫与多个所述第一引线连接，所述第二测试垫与多个所述第二引线连接。

14.根据权利要求12所述的半导体测试结构，其特征在于，各所述字线结构均具有第一端和第二端，相邻的字线结构的第一端均位于同一侧，且相邻的字线结构的第二端均位于同一侧，在相邻两个所述字线结构中，一所述字线结构的第一端设有引线，在另一所述字线结构的第二端设有引线；

所述测试垫为两个，两个所述测试垫分别为第一测试垫和第二测试垫，所述第一测试垫和所述第二测试垫间隔分布于各所述引线背离所述字线结构的一侧，所述第一测试垫与位于所述第一端的各所述引线连接，所述第二测试垫与位于所述第二端的各所述引线连接。

15.根据权利要求12所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：

衬底引线，位于所述衬底表面；

衬底测试垫，位于所述衬底引线背离所述衬底的一侧。

16.根据权利要求12-15任一项所述的半导体测试结构，其特征在于，所述字线结构包括：

栅间介质层，随形贴附于所述字线沟槽的底部及侧壁；

第一导电层，随形贴附在所述栅间介质层的表面；

第二导电层，位于所述第一导电层的表面，且所述第二导电层的表面低于所述衬底的表面。

17.根据权利要求16所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：

钝化层，位于所述第二导电层的表面，所述钝化层的表面与所述衬底的表面齐平。

18.根据权利要求17所述的半导体测试结构，其特征在于，所述第一引线和所述第二引线均包括：

第二导电材料层，位于所述第二导电层的顶部，并沿垂直于所述衬底的方向延伸；

第一导电材料层，随形包覆于所述第二导电材料层的底部及侧壁，且其包覆于所述第二导电材料层的底部的部分与所述第二导电层接触连接。

19.根据权利要求18所述的半导体测试结构，其特征在于，所述第一导电材料层与所述第二导电材料层的材料不同。