CN114373755A - 半导体器件、半导体结构及其形成方法 - Google Patents

半导体器件、半导体结构及其形成方法 Download PDF

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CN114373755A CN202011103875.6A CN202011103875A CN114373755A CN 114373755 A CN114373755 A CN 114373755A CN 202011103875 A CN202011103875 A CN 202011103875A CN 114373755 A CN114373755 A CN 114373755A
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Abstract

本公开提供一种半导体器件、半导体结构及其形成方法，涉及半导体技术领域。该形成方法包括：提供衬底，并在衬底上形成牺牲层；对牺牲层进行图案化处理，以在牺牲层中形成并排分布的沟槽及通孔；形成覆盖沟槽侧壁及通孔侧壁的绝缘层；在沟槽及通孔内依次形成导电层和钝化层，以在沟槽内形成位线结构；去除位于通孔内的钝化层，以在通孔内形成电容接触结构。本公开的半导体结构的形成方法可避免结构异常，提高器件良率。

Description

半导体器件、半导体结构及其形成方法
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种半导体器件、半 导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)因具 有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平 板电脑等移动设备中。
现有动态随机存储器包括位元线及与位元线交替设置的电容接触窗 口，但是在形成位元线及电容接触窗口时，受制备工艺影响，易出现结 构异常，器件良率较低。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公 开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现 有技术的信息。
发明内容
本公开的目的在于克服上述现有技术中的不足，提供一种半导体器 件、半导体结构及其形成方法，可避免结构异常，提高器件良率。
根据本公开的一个方面，提供一种半导体结构的形成方法，包括：
提供衬底，并在所述衬底上形成牺牲层；
对所述牺牲层进行图案化处理，以在所述牺牲层中形成并排分布的 沟槽及通孔；
形成覆盖所述沟槽侧壁及所述通孔侧壁的绝缘层；
在所述沟槽及所述通孔内依次形成导电层和钝化层，以在所述沟槽 内形成位线结构；
去除位于所述通孔内的所述钝化层，以在所述通孔内形成电容接触 结构。
在本公开的一种示例性实施例中，所述沟槽侧壁的绝缘层与所述通 孔侧壁的绝缘层通过所述牺牲层隔开。
在本公开的一种示例性实施例中，在所述沟槽及所述通孔内依次形 成导电层和钝化层，包括：
在所述沟槽和所述通孔露出的所述衬底的表面形成第一导电层；
在所述第一导电层背离所述衬底的表面形成第二导电层，所述第二 导电层的顶表面低于所述牺牲层的顶表面；
在所述第二导电层背离所述衬底的表面形成钝化层，所述钝化层的 顶表面与所述牺牲层的顶表面齐平。
在本公开的一种示例性实施例中，所述形成方法还包括：
在形成所述钝化层后，去除所述牺牲层，以形成隔离间隙；
形成覆盖所述隔离间隙的介质层。
在本公开的一种示例性实施例中，所述通孔为多个，各所述通孔分 布于所述沟槽两侧，并沿所述沟槽的延伸方向间隔设置；各所述通孔中 均形成有所述电容接触结构，各所述沟槽中均形成有所述位线结构。
在本公开的一种示例性实施例中，所述隔离间隙包括相邻两个所述 电容接触结构之间的第一间隙，以及位于所述位线结构及与之相邻的电 容接触结构之间的第二间隙；所述形成覆盖所述隔离间隙的介质层，包 括：
控制所述介质层的沉积速率沉积覆盖所述隔离间隙的介质层，以对 所述第二间隙进行快速封口并形成气隙，所述气隙的顶表面不超过所述 位线结构的顶表面。
根据本公开的一个方面，提供一种半导体结构的形成方法，包括：
提供衬底，并在所述衬底上形成牺牲层；
对所述牺牲层进行图案化处理，以形成并排分布的第一牺牲结构及 第二牺牲结构；
形成覆盖所述第一牺牲结构侧壁及所述第二牺牲结构侧壁的绝缘 层；
去除所述第一牺牲结构以形成沟槽，去除所述第二牺牲结构以形成 通孔；
在所述沟槽和所述通孔内依次形成导电层和钝化层，以在所述沟槽 内形成位线结构；
去除位于所述通孔内的所述钝化层，以形成电容接触结构。
在本公开的一种示例性实施例中，所述第一牺牲结构的侧壁的绝缘 层与所述第二牺牲结构的侧壁的绝缘层接触连接。
在本公开的一种示例性实施例中，在所述沟槽及所述通孔内依次形 成导电层和钝化层，包括：
在所述沟槽和所述通孔露出的所述衬底的表面形成第一导电层；
在所述第一导电层背离所述衬底的表面形成第二导电层，所述第二 导电层的顶表面低于所述牺牲层的顶表面；
在所述第二导电层背离所述衬底的表面形成钝化层，所述钝化层的 顶表面与所述牺牲层的顶表面齐平。
在本公开的一种示例性实施例中，所述第一牺牲结构及第二牺牲结 构之间具有隔离间隙，在形成覆盖所述第一牺牲结构侧壁及所述第二牺 牲结构侧壁的绝缘层之后，所述形成方法还包括：
在所述隔离间隙沉积填充层。
在本公开的一种示例性实施例中，所述第二牺牲结构为多个，各所 述第二牺牲结构分布于所述第一牺牲结构两侧，并沿所述第一牺牲结构 的延伸方向间隔设置。
在本公开的一种示例性实施例中，所述隔离间隙包括相邻两个所述 电容接触结构之间的第一间隙，以及相邻位线结构和电容接触结构之间 的第二间隙；在所述沟槽和所述通孔内形成导电层和钝化层之后，还包 括：
去除所述填充层以暴露所述隔离间隙；
控制沉积速率形成覆盖所述隔离间隙的介质层，以对所述第二间隙 进行快速封口并形成气隙，所述气隙的顶表面不超过所述位线结构的顶 表面。
根据本公开的一个方面，提供一种半导体结构，所述半导体结构由 上述任意一项所述的半导体结构的形成方法形成。
根据本公开的一个方面，提供一种半导体器件，所述半导体器件包 括上述任意一项所述的半导体结构，以及与所述电容接触结构接触连接 的电容器。
本公开的半导体器件、半导体结构及其形成方法，可通过绝缘层对 位线结构及电容接触结构的两侧进行绝缘保护，防止位线结构和电容接 触结构与其他结构接触，降低器件的短路风险。此外，电容接触结构与 位线结构可通过相同的制备工艺同时形成，避免对电容接触结构和位线 结构分次制备所造成的电容接触结构对不准的问题，且在制备过程中， 位线结构形成于沟槽内，电容接触结构形成于通孔内，两者的位置已预 先定义好，因而，形成的电容接触结构不会发生偏移，可降低结构异常 发生的可能性，提高器件良率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解 释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合 本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见 地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技 术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得 其他的附图。
图1为相关技术中半导体结构的结构示意图。
图2为本公开第一种实施方式半导体结构的形成方法的流程图。
图3为本公开第二种实施方式半导体结构的形成方法的流程图。
图4为本公开第一种实施方式中衬底的俯视图。
图5为对应于图2中完成步骤S120后的结构示意图。
图6为对应于图5中的结构的俯视图。
图7为对应于图2中完成步骤S130后的结构示意图。
图8为对应于图7中的结构的俯视图。
图9为本公开第一种实施方式半导体结构的示意图。
图10为对应于图2中步骤S140的流程图。
图11为对应于图10中完成步骤S1401后的结构示意图。
图12为对应于图10中完成步骤S1402后的结构示意图。
图13为对应于图10中完成步骤S1403后的结构示意图。
图14为对应于图10中完成步骤S1403后的结构的俯视图。
图15为对应于图2中完成步骤S160后的结构示意图。
图16为对应于图15中的结构沿平行于成的方向剖开的示意图。
图17为本公开第二种实施方式中衬底的俯视图。
图18为对应于图3中完成步骤S220后的结构示意图。
图19为对应于图18中的结构的俯视图。
图20为对应于图2中完成步骤S230后的结构示意图。
图21为对应于图20中的结构的俯视图。
图22为本公开第二种实施方式中填充层的示意图。
图23为对应于图22中的结构的俯视图。
图24为对应于图3中完成步骤S240后的结构示意图。
图25为本公开第二种实施方式半导体结构的示意图。
图26为对应于图3中步骤S250的流程图。
图27为对应于图26中完成步骤S2501后的结构示意图。
图28为对应于图26中完成步骤S2502后的结构示意图。
图29为对应于图26中完成步骤S2503后的结构示意图。
图30为对应于图26中完成步骤S2503后的结构的俯视图。
图31为完成步骤S270后的结构示意图。
图32为对应于图31中的结构的俯视图。
图33为完成步骤S280后的结构示意图。
图34为应于图33中的结构沿平行于成的方向剖开的示意图。
图中：1、衬底；2、位线结构；3、电容接触窗口；4、气隙结构； 100、衬底；101、位线形成区域；102、电容接触结构形成区域；200、 牺牲层；201、沟槽；202、通孔；211、第一间隙；212、第二间隙；300、 绝缘层；410、位线结构；401、第一导电层；402、第二导电层；403、 钝化层；420、电容接触结构；500、介质层；600、衬底；601、位线形 成区域；602、电容接触结构形成区域；700、牺牲层；701、沟槽；702、 通孔；710、第一牺牲结构；720、第二牺牲结构；731、第一间隙；740、 填充层；750、介质层；800、绝缘层；910、位线结构；901、第一导电 层；902、第二导电层；903、钝化层；920、电容接触结构。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式 能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相 反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的 构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或 类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标 的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅 出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图 标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在 “下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体 形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结 构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”和“所述”用以表示存在一个或多 个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括 在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的 要素/组成部分/等。用语“第一”、“第二”和“第三”仅作为标记使 用，不是对其对象的数量限制。
在相关技术中，如图1所示，半导体器件主要包括形成于衬底1上 的交替分布的多个位线结构2和由于形成电容接触结构的电容接触窗口 3。在制造过程中，需要先在衬底1上形成各位线结构2，再在相邻两个 位线结构2之间分别形成电容接触结构。此外，为了降低器件的寄生电 容，通常在各位线结构2侧壁形成气隙结构4。但是，气隙结构4的设 计时位线结构2与电容接触结构之间的防护强度减弱；而且，由于位线 结构2与电容接触结构在不同时期进行，所以层与层之间容易发生曝光 偏移，使得电容接触结构易出现对不准的问题，在形成电容接触窗口3 时易对气隙结构4造成破坏，引起结构异常，器件良率较低。
本公开第一种实施方式提供了一种半导体结构的形成方法，如图2 所示，该形成方法可以包括：
步骤S110，提供衬底，并在所述衬底上形成牺牲层；
步骤S120，对所述牺牲层进行图案化处理，以在所述牺牲层中形成 并排分布的沟槽及通孔；
步骤S130，形成覆盖所述沟槽侧壁及所述通孔侧壁的绝缘层；
步骤S140，在所述沟槽及所述通孔内依次形成导电层和钝化层，以 在所述沟槽内形成位线结构；
步骤S150，去除位于所述通孔内的所述钝化层，以在所述通孔内形 成电容接触结构。
本公开第二种实施方式也提供了一种半导体结构的形成方法，如图 3所示，该形成方法可以包括：
步骤S210，提供衬底，并在所述衬底上形成牺牲层；
步骤S220，对所述牺牲层进行图案化处理，以形成并排分布的第一 牺牲结构及第二牺牲结构；
步骤S230，形成覆盖所述第一牺牲结构侧壁及所述第二牺牲结构侧 壁的绝缘层；
步骤S240，去除所述第一牺牲结构以形成沟槽，去除所述第二牺牲 结构以形成通孔；
步骤S250，在所述沟槽和所述通孔内依次形成导电层和钝化层，以 在所述沟槽内形成位线结构；
步骤S260，去除位于所述通孔内的所述钝化层，以形成电容接触结 构。
本公开的半导体器件、半导体结构及其形成方法，可通过绝缘层对 位线结构及电容接触结构的两侧进行绝缘保护，防止位线结构和电容接 触结构与其他结构接触，降低器件的短路风险。此外，电容接触结构与 位线结构可通过相同的制备工艺同时形成，避免对电容接触结构和位线 结构分次制备所造成的电容接触结构对不准的问题，且在制备过程中， 位线结构形成于沟槽内，电容接触结构形成于通孔内，两者的位置已预 先定义好，因而，形成的电容接触结构不会发生偏移，避免结构异常， 提高器件良率。
下面对本公开第一种实施方式半导体结构的形成方法的各步骤进行 详细说明：
如图2所示，在步骤S110中，提供衬底，并在所述衬底上形成牺牲 层。
如图4和图5所示，衬底100可呈平板结构，可在衬底100上预先 定义出位线形成区域101和电容接触结构420形成区域102，衬底100 可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是硅或其 他半导体材料，在此不对衬底100的形状及材料做特殊限定。
可在衬底100的表面形成牺牲层200，牺牲层200可以是形成于衬 底100上的薄膜，也可以是形成于衬底100上涂层，举例而言，其可以 是光刻胶或硬掩模，其材料可以是二氧化硅等，在此不做特殊限定。牺 牲层200的厚度可与所需的位线结构的厚度相同，在一实施方式中，其 厚度范围可为50nm～200nm，例如，其可以是50nm、100nm、150nm或 200nm，当然，也可以是其他厚度，在此不再一一列举。可通过原子层 沉积、真空蒸镀、磁控溅射、化学气相沉积或物理气相沉积等方式在衬 底100上形成牺牲层200，当然，还可通过其他工艺在衬底100上形成 牺牲层200，在此不对牺牲层200的成型工艺做特殊限定。
如图2所示，在步骤S120中，对所述牺牲层进行图案化处理，以在 所述牺牲层中形成并排分布的沟槽及通孔。
如图5及图6所示，可根据预先定义好的位线形成区域101和电容 接触结构420形成区域102采用光刻工艺对牺牲层200进行图案化处理， 以在牺牲层200中形成并排分布的沟槽201及通孔202。在垂直于衬底 100的方向上，沟槽201可两端贯通，且其在平行于衬底100的方向上 可呈条状，并可沿平行于衬底100的方向延伸。通孔202可为圆形孔、 矩形孔或不规则形状的孔状结构，在此不做特殊限定。
通孔202可为多个，多个通孔202可排成一列，并可沿沟槽201的 延伸方向间隔设置。在一实施方式中，每条沟槽201可与每列通孔202 构成一组，可形成多组并排分布的沟槽201和通孔202，且在相邻两组 中沟槽201与通孔202所构成的列交替分布，即：各通孔202分布于沟 槽201两侧，并可延槽的延伸方向间隔设置。
举例而言，可通过化学气相沉积、真空蒸镀、原子层沉积或其它方 式在牺牲层200背离衬底100的一侧形成掩膜材料层，掩膜材料层可以 有多层，也可以为单层结构，其材料可以是聚合物、SiO2、SiN、poly和 SiCN中至少一种，当然，也可以是其它材料，在此不再一一列举。
可通过旋涂或其它方式在掩膜材料层背离牺牲层200的表面形成光 刻胶层，光刻胶层材料可以是正性光刻胶或负性光刻胶，在此不做特殊 限定。
可采用掩膜版对光刻胶层进行曝光，该掩膜版的图案可与牺牲层 200所需的图案匹配。随后，可对曝光后的光刻胶层进行显影，从而形 成多个显影区，每个显影区可露出掩膜材料层，且显影区的图案可与牺 牲层200所需的图案相同，各显影区的尺寸可与所需的沟槽201及通孔 202的尺寸相匹配。
可通过等离子蚀刻工艺在显影区对掩膜材料层进行蚀刻，蚀刻区域 可露出牺牲层200，从而在掩膜材料层上形成所需的掩膜图案。在完成 上述蚀刻工艺后，可通过清洗液清洗或通过灰化等工艺去除光刻胶层， 使掩膜材料层不再被光刻胶层覆盖，将形成的掩膜层暴露出来，得到硬 掩膜结构。
可根据掩膜图案对牺牲层200进行非等向蚀刻，举例而言，可通过 干法蚀刻工艺在掩膜图案的显影区对牺牲层200进行蚀刻，并以衬底100 作为蚀刻停止层，在牺牲层200内形成并排分布的沟槽201及通孔202。 图5示出了完成本公开第一种形成方法的实施方式中步骤S120后的结 构。
如图2所示，在步骤S130中，形成覆盖所述沟槽侧壁及所述通孔侧 壁的绝缘层。
如图7及图8所示，可在通孔202的侧壁及沟槽201的侧壁形成随 形贴合的绝缘层300，且位于沟槽201两侧壁的绝缘层300可铺满沟槽 201的两个侧壁，当沟槽201为条状时，位于沟槽201两侧壁的绝缘层300可相对设置；位于通孔202侧壁的绝缘层300可铺满通孔202的孔 壁，即：当通孔202为圆形孔时，位于通孔202侧壁的绝缘层300在平 行于衬底100的方向上的横截面可呈圆形；当通孔202为矩形孔时，位 于通孔202侧壁的绝缘层300在平行于衬底100的方向上的横截面可呈 矩形。绝缘层300的厚度范围可为1nm～5nm，当然，也可以是其他厚度 范围，在此不做特殊限定。
需要说明的是，位于沟槽201侧壁的绝缘层300可与位于通孔202 侧壁的绝缘层300通过牺牲层200隔开。绝缘层300靠近衬底100的一 侧可与衬底100接触连接，其背离衬底100的一侧可与牺牲层200背离 衬底100的表面齐平。
绝缘层300可以是形成于通孔202的侧壁及沟槽201的侧壁的薄膜， 也可以是形成于通孔202的侧壁及沟槽201的侧壁的膜层，在此不做特 殊限定。可采用化学气相沉积工艺在通孔202的侧壁及沟槽201的侧壁 形成绝缘层300，当然，还可通过其他工艺形成绝缘层300，在此不做特 殊限定。
需要说明的是，牺牲层200的材料与绝缘层300的材料可与具有高 的蚀刻比，举例而言，牺牲层200的材料与绝缘层300的材料的蚀刻比 可大于100:1。举例而言，绝缘层300的材料可以是Si3N4或SiCN，当然， 还可以是其他绝缘材料，在此不再一一列举。
如图2所示，在步骤S140中，在所述沟槽及所述通孔内依次形成导 电层和钝化层，以在所述沟槽内形成位线结构。
如图8和图9所示，可在沟槽201内形成位线结构410，同时在通 孔202内形成电容接触结构420，进而可通过位线结构410与衬底100 中的源极或漏极接触连接，通过电容接触结构420与电容器接触连接， 以通过电容接触结构420对电容器收集的电荷进行存储。
需要说明的是，当通孔202为多个时，可在各通孔202中均形成电 容接触结构420，各电容接触结构420均可具有与之对应的电容器，可 通过多个电容接触结构420同时存储电荷，以提高DRAM的存储能力； 当沟槽201为多个时，可在各沟槽201中均形成位线结构410。
导电层可为单层结构，也可为多层结构，其材料可以是导体或半导 体材料，举例而言，其可以是多晶硅、硅锗(SiGe)、钨、钛、钴等材料 或其组合物，当然，还可以是其他导电材料，例如，其还可以是金属硅 化物及不同金属硅化物的组合物，在此不对导电层的膜层数量及材料做 特殊限定。
可采用原子层沉积、真空蒸镀、磁控溅射、化学气相沉积或物理气 相沉积等方式在沟槽201及通孔202内依次形成导电层和钝化层403， 当然，还可通过其他方式形成导电层和钝化层403，在此不再一一列举。
在一实施方式中，如图10所示，在所述沟槽201及所述通孔202 内依次形成导电层和钝化层403可以包括步骤S1401-步骤S1403，其中：
步骤S1401，在所述沟槽和所述通孔露出的所述衬底的表面形成第 一导电层。
如图11所示，第一导电层401可以是形成于衬底100表面的薄膜， 其材料可为多晶硅，可通过原子层沉积的方式在沟槽201和通孔202露 出的衬底100的表面同时形成第一导电层401，第一导电层401可与衬 底100接触连接，且其背离衬底100的表面可低于绝缘层300背离衬底 100的一端。
步骤S1402，在所述第一导电层背离所述衬底的表面形成第二导电 层，所述第二导电层的顶表面低于所述牺牲层的顶表面。
如图12所示，第二导电层402可以是形成于第一导电层401背离衬 底100的一侧的薄膜，其材料可为钨，可通过真空蒸镀或磁控溅射的方 式在第一导电层401背离衬底100的一侧同时形成第二导电层402，第 二导电层402可与第一导电层401接触连接，且其背离第一导电层401 的表面可低于绝缘层300背离衬底100的一端。
步骤S1403，在所述第二导电层背离所述衬底的表面形成钝化层， 所述钝化层的顶表面与所述牺牲层200的顶表面齐平。
如图13-图14所示，钝化层403可以是形成于第二导电层402背离 第一导电层401的一侧的薄膜，可用于保护导电层的表面，其材料可为 氮化硅，为了工艺方便，可通过化学气相沉积或物理气相沉积的方式在 第二导电层402背离第一导电层401的一侧同时形成钝化层403，进而 在沟槽201内形成位线结构410。需要说明的是，钝化层403背离第二 导电层402的表面可与牺牲层200的顶表面齐平。
如图2所示，在步骤S150中，去除位于所述通孔内的所述钝化层， 以在所述通孔内形成电容接触结构。
如图9所示，可去除位于通孔202内的钝化层403，以在通孔202 中形成电容接触结构420，即：电容接触结构420可包括形成于衬底100 上的导电层。举例而言，可采用非等向蚀刻工艺去除位于各通孔202内 的钝化层403，以在各通孔202内均形成电容接触结构420。
在本公开的一种实施方式中，本公开的形成方法还可包括步骤S160 及步骤S170，如图2所示，其中：
步骤S160，在形成所述钝化层后，去除所述牺牲层，以形成隔离间 隙。
如图15所示，在形成钝化层403后，可通过湿法刻蚀工艺去除牺牲 层200，以形成隔离间隙，该隔离间隙可包括同一列中相邻两个电容接 触结构420之间的第一间隙211，以及位于位线结构410及与之相邻的 电容接触结构420之间的第二间隙212。
举例而言，可采用酸性溶液进行湿法刻蚀，酸性溶液可以是氢氟酸， 举例而言，其可以是缓冲氢氟酸(BHF)、浓度为49％的氢氟酸或稀氢氟 酸(DHF)，在使用时，可根据牺牲层200的具体材料设定酸性溶液与去 离子水的配制比例，在此不对刻蚀溶液的配比及浓度做特殊限定。以本 公开的第一种实施方式为例，完成步骤S160后的结构如图15及图16 所示。
步骤S170，形成覆盖所述隔离间隙的介质层。
如图9及图15所示，可在隔离间隙中填充介电层，介电层可由具有 较低介电常数的材料构成，可有效降低位线结构410间的寄生电容，降 低器件功耗。举例而言，其可以是氧化硅材料。在一实施方式中，介电 层可填满各隔离间隙；在另一实施方式中，在沉积介电层的过程中可在 第二间隙212处快速封口，形成气隙，由于空气的介电常数小于氧化硅 的介电常数，气隙的形成可降低器件的寄生电容。举例而言，可通过控 制介质层500的沉积速率沉积覆盖隔离间隙的介质层500，以对所述第 二间隙212进行快速封口并形成气隙，且为了防止在后续封装及实际应 用中位线结构410之间产生裂纹，保证器件稳定性，气隙的顶表面不超 过位线结构410的顶表面。
需要说明的是，在对第二间隙212进行快速封口的同时在相邻两个 电容接触结构420之间的介电层中也可形成气隙，以便进一步减小寄生 电容。
本公开第二种实施方式也提供了一种半导体结构的形成方法，如图 3所示，该形成方法可以包括：
步骤S210，提供衬底，并在所述衬底上形成牺牲层。
如图17所示，衬底600可呈平板结构，可在衬底600上预先定义出 位线形成区域601和电容接触结构920形成区域602，衬底600可为矩 形、圆形、椭圆形、多边形或不规则图形，其材料可以是硅或其他半导 体材料，在此不对衬底600的形状及材料做特殊限定。
如图18所示，可在衬底600的表面形成牺牲层700，牺牲层700可 以是形成于衬底600上的薄膜，也可以是形成于衬底600上涂层，其材 料可以是二氧化硅，在此不做特殊限定。可通过原子层沉积、真空蒸镀、 磁控溅射、化学气相沉积或物理气相沉积等方式在衬底600上形成牺牲 层700，当然，还可通过其他工艺在衬底600上形成牺牲层700，在此不 对牺牲层700的成型工艺做特殊限定。
步骤S220，对所述牺牲层进行图案化处理，以形成并排分布的第一 牺牲结构及第二牺牲结构。
如图18-图19所示，可根据预先定义好的位线形成区域601和电容 接触结构920形成区域602采用光刻工艺对牺牲层700进行图案化处理， 以在牺牲层700中形成并排分布的第一牺牲结构710及第二牺牲结构 720。第一牺牲结构710在平行于衬底600的方向上可呈条状，并可沿平 行于衬底600的方向延伸。第二牺牲结构720可为圆形柱、矩形柱或不 规则形状的柱状结构，在此不做特殊限定。
如图19所示，第二牺牲结构720可为多个，多个第二牺牲结构720 可排成一列，并可沿第一牺牲结构710的延伸方向间隔设置。在一实施 方式中，每条第一牺牲结构710可与每列第二牺牲结构720构成一组， 可形成多组并排分布的第一牺牲结构710和第二牺牲结构720，且在相 邻两组中第一牺牲结构710与第二牺牲结构720所构成的列交替分布， 即：各第二牺牲结构720分布于第一牺牲结构710两侧，并可延第一牺 牲结构710的延伸方向间隔设置。
举例而言，可通过化学气相沉积、真空蒸镀、原子层沉积或其它方 式在牺牲层700背离衬底600的一侧形成掩膜材料层，掩膜材料层可以 有多层，也可以为单层结构，其材料可以是聚合物、SiO2、SiN、poly和 SiCN中至少一种，当然，也可以是其它材料，在此不再一一列举。
可通过旋涂或其它方式在掩膜材料层背离牺牲层700的表面形成光 刻胶层，光刻胶层材料可以是正性光刻胶或负性光刻胶，在此不做特殊 限定。
可采用掩膜版对光刻胶层进行曝光，该掩膜版的图案可与牺牲层 700所需的图案匹配。随后，可对曝光后的光刻胶层进行显影，从而形 成多个显影区，每个显影区可露出掩膜材料层，且显影区的图案可与牺 牲层700所需的图案相同，各显影区的尺寸可与所需的第一牺牲结构710 及第二牺牲结构720以外的区域的尺寸相匹配。
可通过等离子蚀刻工艺在显影区对掩膜材料层进行蚀刻，蚀刻区域 可露出牺牲层700，从而在掩膜材料层上形成所需的掩膜图案。在完成 上述蚀刻工艺后，可通过清洗液清洗或通过灰化等工艺去除光刻胶层， 使掩膜材料层不再被光刻胶层覆盖，将形成的掩膜层暴露出来，得到硬 掩膜结构。
可根据掩膜图案对牺牲层700进行非等向蚀刻，举例而言，可通过 干法蚀刻工艺在掩膜图案的显影区对牺牲层700进行蚀刻，并以衬底600 作为蚀刻停止层，在牺牲层700内形成并排分布的第一牺牲结构710及 第二牺牲结构720。图18示出了完成本公开第二种形成方法的实施方式 中步骤S220后的结构。
步骤S230，形成覆盖所述第一牺牲结构侧壁及所述第二牺牲结构侧 壁的绝缘层。
如图20及图21所示，可在第一牺牲结构710侧壁及第二牺牲结构 720的侧壁形成随形贴合的绝缘层800，且位于第一牺牲结构710两侧壁 的绝缘层800可铺满第一牺牲结构710的两个侧壁，当第一牺牲结构710 为条状时，位于第一牺牲结构710两侧壁的绝缘层800可相对设置；位 于第二牺牲结构720侧壁的绝缘层800可铺满第二牺牲结构720的外壁，即：当第二牺牲结构720为圆形柱时，位于第二牺牲结构720侧壁的绝 缘层800在平行于衬底600的方向上的横截面可呈圆形；当第二牺牲结 构720为矩形柱时，位于第二牺牲结构720侧壁的绝缘层800在平行于 衬底600的方向上的横截面可呈矩形。
需要说明的是，位于第一牺牲结构710侧壁的绝缘层800可与位于 第二牺牲结构720侧壁的绝缘层800接触连接，且绝缘层800靠近衬底 600的一侧可与衬底600接触连接，其背离衬底600的一侧可与牺牲层 700背离衬底600的表面齐平。
绝缘层800可以是形成于第二牺牲结构720的侧壁及第一牺牲结构 710的侧壁的薄膜，也可以是形成于第二牺牲结构720的侧壁及第一牺 牲结构710的侧壁的膜层，在此不做特殊限定。可采用化学气相沉积工 艺在第二牺牲结构720的侧壁及第一牺牲结构710的侧壁形成绝缘层 800，当然，还可通过其他工艺形成绝缘层800，在此不做特殊限定。
需要说明的是，牺牲层700的材料与绝缘层800的材料可与具有高 的蚀刻比，举例而言，牺牲层700的材料与绝缘层800的材料的蚀刻比 可大于100:1。举例而言，绝缘层800的材料可以是Si3N4或SiCN，当然， 还可以是其他绝缘材料，在此不再一一列举。
在本公开的一种实施方式中，第一牺牲结构710及第二牺牲结构720 之间可具有隔离间隙，隔离间隙可包括同一列中相邻两个电容接触结构 920之间的第一间隙731，以及相邻位线结构910和电容接触结构920 之间的第二间隙(图中未示出)，在一实施方式中，在形成覆盖第一牺牲 结构710侧壁及第二牺牲结构720侧壁的绝缘层800之后，第二间隙可为位于位线结构910侧壁的绝缘层800与位于电容接触结构920侧壁的 绝缘层800之间的空隙。
本公开的形成方法还可包括在隔离间隙沉积填充层740，如图22和 图23所示，在形成位线结构910及电容接触结构920后可去除该填充层 740，以避免在形成位线结构910及电容接触结构920的过程中隔离间隙 被导电材料所填充。填充层740可为密度较小的材料，以便于后续去除。 可采用化学气相沉积或物理气相沉积的方式在隔离间隙中形成填充层 740，当然，也可以通过其他方式形成填充层740，在此不对填充层740 的形成方式做特殊限定。
步骤S240，去除所述第一牺牲结构以形成沟槽，去除所述第二牺牲 结构以形成通孔。
如图24所示，在形成绝缘层800后，可通过湿法刻蚀工艺去除第一 牺牲结构710以形成沟槽701，同时去除第二牺牲结构720以形成通孔 702。举例而言，可采用酸性溶液进行湿法刻蚀，酸性溶液可以是氢氟酸， 举例而言，其可以是缓冲氢氟酸(BHF)、浓度为49％的氢氟酸或稀氢氟 酸(DHF)，在使用时，可根据第一牺牲结构710及第二牺牲结构720的 具体材料设定酸性溶液与去离子水的配制比例，在此不对刻蚀溶液的配 比及浓度做特殊限定。完成步骤S240后的结构如图24所示。
步骤S250，在所述沟槽和所述通孔内依次形成导电层和钝化层，以 在所述沟槽内形成位线结构。
如图25所示，可在沟槽701内形成位线结构910，同时在通孔702 内形成电容接触结构920，进而可通过位线结构910与衬底600中的源 极或漏极接触连接，通过电容接触结构920与电容器接触连接，以通过 电容接触结构920对电容器收集的电荷进行存储。
需要说明的是，当第二接触结构为多个时，通孔702也为多个，可 在各通孔702中均形成电容接触结构920，各电容接触结构920均可具 有与之对应的电容器，可通过多个电容接触结构920同时存储电荷，以 提高DRAM的存储能力；当第一接触结构为多个时，沟槽701也为多个， 可在各沟槽701中均形成位线结构910，以便将器件电学引出。
导电层可为单层结构，也可为多层结构，其材料可以是导体或半导 体材料，举例而言，其可以是多晶硅、硅锗(SiGe)、钨、钛、钴等材料 或其组合物，当然，还可以是其他导电材料，例如，其还可以是金属硅 化物及不同金属硅化物的组合物，在此不对导电层的膜层数量及材料做 特殊限定。
可采用原子层沉积、真空蒸镀、磁控溅射、化学气相沉积或物理气 相沉积等方式在沟槽701及通孔702内依次形成导电层和钝化层903， 当然，还可通过其他方式形成导电层和钝化层903，在此不再一一列举。
在一实施方式中，如图26所示，在所述沟槽701及所述通孔702 内依次形成导电层和钝化层903可以包括步骤S2501-步骤S2503，其中：
步骤S2501，在所述沟槽和所述通孔露出的所述衬底的表面形成第 一导电层。
如图27所示，第一导电层901可以是形成于衬底600表面的薄膜， 其材料可为多晶硅，可通过原子层沉积的方式在沟槽701和通孔702露 出的衬底600的表面同时形成第一导电层901，第一导电层901可与衬 底600接触连接，且其背离衬底600的表面可低于绝缘层800背离衬底 600的一端。
步骤S2502，在所述第一导电层背离所述衬底的表面形成第二导电 层，所述第二导电层的顶表面低于所述牺牲层的顶表面。
如图28所示，第二导电层902可以是形成于第一导电层901背离衬 底600的一侧的薄膜，其材料可为钨，可通过真空蒸镀或磁控溅射的方 式在第一导电层901背离衬底600的一侧同时形成第二导电层902，第 二导电层902可与第一导电层901接触连接，且其背离第一导电层901 的表面可低于绝缘层800背离衬底600的一端。
步骤S2503，在所述第二导电层背离所述衬底的表面形成钝化层， 所述钝化层的顶表面与所述牺牲层的顶表面齐平。
如图29-图30所示，钝化层903可以是形成于第二导电层902背离 第一导电层901的一侧的薄膜，可用于保护导电层的表面，其材料可为 氮化硅，为了工艺方便，可通过化学气相沉积或物理气相沉积的方式在 第二导电层902背离第一导电层901的一侧同时形成钝化层903，进而 在沟槽701内形成位线结构910。需要说明的是，钝化层903背离第二 导电层902的表面可与牺牲层700的顶表面齐平。
步骤S260，去除位于所述通孔内的所述钝化层，以形成电容接触结 构。
如图25所示，可去除位于通孔702内的钝化层903，以在通孔702 中形成电容接触结构920，即：电容接触结构920可包括形成于衬底600 上的导电层。举例而言，可采用非等向蚀刻工艺去除位于各通孔702内 的钝化层903，以在各通孔702内均形成电容接触结构920。
在本公开的一种实施方式中，在沟槽701和通孔702内形成导电层 和钝化层903之后，本公开的形成方法还可包括步骤：
步骤S270，去除所述填充层以暴露所述隔离间隙。
如图31-图32所示，可采用湿法蚀刻工艺去除填充隔离间隙的填充 层740，举例而言，可通过酸性溶液酸蚀填充层740以去除填充层740。 该酸性溶液可对填充层740进行选择性蚀刻，不会对其他膜层结构造成 损伤或破坏。
步骤S280，控制沉积速率形成覆盖所述隔离间隙的介质层，以对所 述第二间隙进行快速封口并形成气隙，所述气隙的顶表面不超过所述位 线结构的顶表面。
图33-图34所示，可在隔离间隙中填充介电层，介电层可由具有较 低介电常数的材料构成，可有效降低位线结构910间的寄生电容，降低 器件功耗。举例而言，其可以是氧化硅材料。在一实施方式中，介电层 可填满各隔离间隙；在另一实施方式中，在沉积介电层的过程中可在第 二间隙处快速封口，形成气隙，由于空气的介电常数小于氧化硅的介电常数，气隙的形成可降低器件的寄生电容。举例而言，可通过控制介质 层750的沉积速率沉积覆盖隔离间隙的介质层750，以对所述第二间隙 进行快速封口并形成气隙，且为了防止在后续封装及实际应用中位线结 构910之间产生裂纹，保证器件稳定性，气隙的顶表面不超过位线结构 910的顶表面。
需要说明的是，在对第二间隙进行快速封口的同时在相邻两个电容 接触结构920之间的介电层中也可形成气隙，以便进一步减小寄生电容。
本公开实施方式还提供一种半导体结构，该半导体结构可由上述任 一实施方式中的半导体结构的形成方法形成。半导体结构以及有益效果 可参考上述任一实施方式中的半导体结构的形成方法，在此不再详述。
本公开实施方式还提供一种半导体器件，该半导体器件可包括上述 任一实施方式中的半导体结构以及与该半导体结构中的电容接触结构 920接触连接的电容器，可通过电容接触结构920对电容器中收集的电 荷进行存储。半导体器件以及有益效果可参考上述实施方式中的半导体 结构的形成方法，在此不再详述。例如，其可以是动态随机存取存储器 (Dynamic Random Access Memory，DRAM)。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想 到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或 者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原 理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说 明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权 利要求指出。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，并在所述衬底上形成牺牲层；
对所述牺牲层进行图案化处理，以在所述牺牲层中形成并排分布的沟槽及通孔；
形成覆盖所述沟槽侧壁及所述通孔侧壁的绝缘层；
在所述沟槽及所述通孔内依次形成导电层和钝化层，以在所述沟槽内形成位线结构；
去除位于所述通孔内的所述钝化层，以在所述通孔内形成电容接触结构。
2.根据权利要求1所述的形成方法，其特征在于，所述沟槽侧壁的绝缘层与所述通孔侧壁的绝缘层通过所述牺牲层隔开。
3.根据权利要求1所述的形成方法，其特征在于，在所述沟槽及所述通孔内依次形成导电层和钝化层，包括：
在所述沟槽和所述通孔露出的所述衬底的表面形成第一导电层；
在所述第一导电层背离所述衬底的表面形成第二导电层，所述第二导电层的顶表面低于所述牺牲层的顶表面；
在所述第二导电层背离所述衬底的表面形成钝化层，所述钝化层的顶表面与所述牺牲层的顶表面齐平。
4.根据权利要求1-3任一项所述的形成方法，其特征在于，所述形成方法还包括：
在形成所述钝化层后，去除所述牺牲层，以形成隔离间隙；
形成覆盖所述隔离间隙的介质层。
5.根据权利要求4所述的形成方法，其特征在于，所述通孔为多个，各所述通孔分布于所述沟槽两侧，并沿所述沟槽的延伸方向间隔设置；各所述通孔中均形成有所述电容接触结构，各所述沟槽中均形成有所述位线结构。
6.根据权利要求5所述的形成方法，其特征在于，所述隔离间隙包括相邻两个所述电容接触结构之间的第一间隙，以及位于所述位线结构及与之相邻的电容接触结构之间的第二间隙；所述形成覆盖所述隔离间隙的介质层，包括：
控制所述介质层的沉积速率沉积覆盖所述隔离间隙的介质层，以对所述第二间隙进行快速封口并形成气隙，所述气隙的顶表面不超过所述位线结构的顶表面。
7.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，并在所述衬底上形成牺牲层；
对所述牺牲层进行图案化处理，以形成并排分布的第一牺牲结构及第二牺牲结构；
形成覆盖所述第一牺牲结构侧壁及所述第二牺牲结构侧壁的绝缘层；
去除所述第一牺牲结构以形成沟槽，去除所述第二牺牲结构以形成通孔；
在所述沟槽和所述通孔内依次形成导电层和钝化层，以在所述沟槽内形成位线结构；
去除位于所述通孔内的所述钝化层，以形成电容接触结构。
8.根据权利要求7所述的形成方法，其特征在于，所述第一牺牲结构的侧壁的绝缘层与所述第二牺牲结构的侧壁的绝缘层接触连接。
9.根据权利要求7所述的形成方法，其特征在于，在所述沟槽及所述通孔内依次形成导电层和钝化层，包括：
在所述沟槽和所述通孔露出的所述衬底的表面形成第一导电层；
在所述第一导电层背离所述衬底的表面形成第二导电层，所述第二导电层的顶表面低于所述牺牲层的顶表面；
在所述第二导电层背离所述衬底的表面形成钝化层，所述钝化层的顶表面与所述牺牲层的顶表面齐平。
10.根据权利要求7-9任一项所述的形成方法，其特征在于，所述第一牺牲结构及第二牺牲结构之间具有隔离间隙，在形成覆盖所述第一牺牲结构侧壁及所述第二牺牲结构侧壁的绝缘层之后，所述形成方法还包括：
在所述隔离间隙沉积填充层。
11.根据权利要求10所述的形成方法，其特征在于，所述第二牺牲结构为多个，各所述第二牺牲结构分布于所述第一牺牲结构两侧，并沿所述第一牺牲结构的延伸方向间隔设置。
12.根据权利要求11所述的形成方法，其特征在于，所述隔离间隙包括相邻两个所述电容接触结构之间的第一间隙，以及相邻位线结构和电容接触结构之间的第二间隙；在所述沟槽和所述通孔内形成导电层和钝化层之后，还包括：
去除所述填充层以暴露所述隔离间隙；
控制沉积速率形成覆盖所述隔离间隙的介质层，以对所述第二间隙进行快速封口并形成气隙，所述气隙的顶表面不超过所述位线结构的顶表面。
13.一种半导体结构，其特征在于，所述半导体结构由权利要求1-12任一项所述的半导体结构的形成方法形成。
14.一种半导体器件，其特征在于，所述半导体器件包括权利要求13所述的半导体结构，以及与所述电容接触结构接触连接的电容器。
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