KR102400320B1 - 포토마스크 레이아웃, 미세 패턴 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

포토마스크 레이아웃, 미세 패턴 형성 방법 및 반도체 장치의 제조 방법 Download PDF

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Abstract

미세 패턴 형성 방법에 있어서, 식각 대상막 상에 복수의 제1 희생 패턴들을 형성한다. 제1 희생 패턴들의 측벽들 상에 제1 스페이서들을 형성한다. 제1 희생 패턴들을 제거한다. 제1 스페이서들과 교차하며, 각각 라인 부분 및 상기 라인 부분보다 폭이 넓은 탭 부분을 포함하는 복수의 제2 희생 패턴들을 형성한다. 제2 희생 패턴들의 측벽들 상에 제2 스페이서들을 형성한다. 제2 희생 패턴들을 제거한다. 제1 스페이서들 및 제2 스페이서들의 교차 영역들에 의해 정의되는 홀 영역들을 통해 식각 대상막을 식각한다.

Description

포토마스크 레이아웃, 미세 패턴 형성 방법 및 반도체 장치의 제조 방법{PHOTOMASK LAYOUT, METHODS OF FORMING FINE PATTERNS AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 포토마스크 레이아웃, 미세 패턴 형성 방법 및 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 미세 홀 형성을 위한 포토마스크 레이아웃, 이를 이용한 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 배선, 플러그, 콘택 등과 같은 회로 형성을 위해 포토리쏘그래피 공정이 활용되고 있다. 상기 포토리쏘그래피 공정에 있어서, 회로 패턴이 예비적으로 디자인된 포토마스크 레이아웃이 제작되며, 상기 포토마스크 레이아웃을 이용해 포토레지스트 막을 패터닝할 수 있다. 수득된 포토레지스트 패턴을 식각 마스크로 사용하여 예를 들면, 도전막을 패터닝함으로써 소정의 상기 회로 패턴을 형성할 수 있다.
반도체 장치의 집적도가 높아질수록 타겟 패턴의 임계 치수가 감소되고, 이에 따라 신규한 노광 장비 또는 더블 패터닝 공정과 같은 미세 식각 공정이 도입되고 있다.
본 발명의 일 과제는 고해상도 패턴 형성을 위한 포토마스크 레이아웃을 제공하는 것이다.
본 발명의 일 과제는 고해상도 및 고신뢰성의 미세 패턴 형성 방법을 제공하는 것이다.
본 발명의 일 과제는 고해상도 및 고신뢰성의 미세 패턴을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 미세 패턴 형성 방법에 따르면, 식각 대상막 상에 복수의 제1 희생 패턴들을 형성할 수 있다. 상기 제1 희생 패턴들의 측벽들 상에 제1 스페이서들을 형성할 수 있다. 상기 제1 희생 패턴들을 제거할 수 있다. 상기 제1 스페이서들과 교차하며, 각각 라인 부분 및 상기 라인 부분보다 폭이 넓은 탭 부분을 포함하는 복수의 제2 희생 패턴들을 형성할 수 있다. 상기 제2 희생 패턴들의 측벽들 상에 제2 스페이서들을 형성할 수 있다. 상기 제2 희생 패턴들을 제거할 수 있다. 상기 제1 스페이서들 및 상기 제2 스페이서들의 교차 영역들에 의해 정의되는 홀 영역들을 통해 상기 식각 대상막을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 희생 패턴들은 상기 식각 대상막의 상면에 평행하며 서로 수직한 제1 방향 및 제2 방향에 대해 경사진 제3 방향으로 연장할 수 있다. 상기 제2 희생 패턴들은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서들은 상기 제3 방향으로 연장하며, 상기 제2 스페이서들은 상기 제2 방향으로 연장할 수 있다.
예시적인 실시예들에 있어서, 상기 탭 부분은 상기 제2 희생 패턴의 상기 제2 방향으로의 말단부에서 상기 라인 부분과 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 홀 영역들은 상기 라인 부분의 측벽 상에 형성된 상기 제2 스페이서들의 부분들 및 상기 제1 스페이서들의 교차 영역들에 의해 정의되는 제1 홀 영역들, 및 상기 탭 부분이 제거된 공간에 의해 정의되는 제2 홀 영역들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 홀 영역들 각각의 사이즈는 상기 제1 홀 영역들 각각의 사이즈보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제2 희생 패턴들은 셀 희생 패턴들 및 상기 셀 희생 패턴들에 대해 상기 제1 방향으로의 측부에 형성된 더미 희생 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 희생 패턴 및 상기 더미 희생 패턴과 이웃하는 상기 셀 희생 패턴 사이의 간격은 상기 셀 희생 패턴들 사이의 간격보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 홀 영역들은 상기 더미 희생 패턴 및 상기 더미 희생 패턴과 이웃하는 상기 셀 희생 패턴 사이의 공간에 형성되는 제3 홀 영역들을 더 포함할 수 있다. 상기 제3 홀 영역들 각각의 사이즈는 상기 제1 홀 영역들 각각의 사이즈보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 홀 영역들은 서로 이웃하는 상기 탭 부분들 사이의 공간에 형성되는 제4 홀 영역을 더 포함할 수 있다. 상기 제4 홀 영역은 상기 제1 홀 영역들 각각의 사이즈 및 상기 제2 홀 영역들 각각의 사이즈보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 희생 패턴들의 상기 측벽들 상에 상기 제2 스페이서들을 형성함에 있어서, 상기 제2 희생 패턴들의 표면들을 따라 연속적으로 연장되며 이웃하는 상기 탭 부분들 사이의 공간을 완전히 채우는 제2 스페이서 막을 형성할 수 있다. 상기 제2 스페이서 막을 부분적으로 제거하여 상기 제2 희생 패턴들의 상기 측벽들 상에 선택적으로 상기 제2 스페이서들을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서들에 의해 이웃하는 상기 탭 부분들 사이의 상기 공간이 완전히 충진될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 희생 패턴들을 형성하기 전에 상기 식각 대상막 상에 마스크 막을 형성할 수 있다. 상기 홀 영역들을 상기 마스크 막에 전사하여 마스크 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 희생 패턴들, 상기 제2 희생 패턴들 및 상기 마스크 막은 스핀-온 하드 마스크(Spin-On Hardmask: SOH) 물질을 사용하여 형성될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 미세 패턴 형성 방법에 따르면, 셀 영역 및 더미 영역을 포함하는 기판 상에 식각 대상막을 형성할 수 있다. 상기 식각 대상막 상에 제1 더블 패터닝 공정을 통해 사선 방향으로 연장하는 복수의 제1 스페이서들을 형성할 수 있다. 제2 더블 패터닝 공정을 통해 각각 상기 제1 스페이서들과 교차하며 직선 방향으로 연장하고, 상기 더미 영역 상에서 간격의 증감이 교대로 반복되는 복수의 제2 스페이서들을 형성할 수 있다. 상기 제1 스페이서들 및 상기 제2 스페이서들 사이의 공간들을 통해 상기 식각 대상막을 식각하여 콘택 홀들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 더블 패터닝 공정에 있어, 상기 식각 대상막 상에 상기 사선 방향으로 연장하는 복수의 제1 희생 패턴들을 형성할 수 있다. 상기 제1 희생 패턴들의 측벽들 상에 상기 제1 스페이서들을 형성할 수 있다. 상기 제1 희생 패턴들을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 더블 패터닝 공정에 있어, 상기 제1 스페이서들과 교차하며 상기 직선 방향으로 연장하고, 각각 라인 부분 및 상기 라인 부분의 말단과 연결되며 상기 라인 부분보다 확장된 폭을 갖는 탭 부분을 포함하는 복수의 제2 희생 패턴들을 형성할 수 있다. 상기 제2 희생 패턴들의 측벽들 상에 상기 제2 스페이서들을 형성할 수 있다. 상기 제2 희생 패턴들을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서들 및 상기 제2 스페이서들 사이의 상기 공간들 중 상기 셀 영역 상의 공간들에 의해 홀 영역들이 정의되며, 상기 제1 스페이서들 및 상기 제2 스페이서들 사이의 상기 공간들 중 상기 더미 영역 상의 공간들에 의해 더미 홀 영역들 정의될 수 있다. 상기 더미 홀 영역들 각각은 상기 홀 영역들 각각보다 큰 사이즈를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 더미 홀 영역들 중 적어도 일부는 상기 탭 부분이 제거된 공간에 형성될 수 있다.
예시적인 실시예들에 있어서, 이웃하는 상기 탭 부분들 사이의 공간에 의해 기생 홀 영역이 정의되며, 상기 기생 홀 영역은 상기 홀 영역들 각각보다 작은 사이즈를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 기생 홀 영역을 블로킹하는 트림 패턴을 형성할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 반도체 장치의 제조 방법에 따르면, 기판 상에 소자 분리막을 형성하여 상기 기판의 상부로부터 액티브 패턴들을 형성할 수 있다. 상기 액티브 패턴들 및 상기 소자 분리막 상에 게이트 구조물들을 형성할 수 있다. 상기 게이트 구조물들과 인접한 상기 액티브 패턴들의 상부에 소스/드레인 영역들을 형성할 수 있다. 상기 액티브 패턴들 및 상기 소자 분리막 상에 상기 게이트 구조물들 및 상기 소스/드레인 영역들을 덮는 층간 절연막을 형성할 수 있다. 상기 층간 절연막 상에 복수의 제1 희생 패턴들을 형성할 수 있다. 상기 제1 희생 패턴들의 측벽들 상에 제1 스페이서들을 형성할 수 있다. 상기 제1 희생 패턴들을 제거할 수 있다. 상기 제1 스페이서들과 교차하며, 각각 라인 부분 및 상기 라인 부분보다 폭이 넓은 탭 부분을 포함하는 복수의 제2 희생 패턴들을 형성할 수 있다. 상기 제2 희생 패턴들의 측벽들 상에 제2 스페이서들을 형성할 수 있다. 상기 제2 희생 패턴들을 제거할 수 있다. 상기 제1 스페이서들 및 상기 제2 스페이서들의 교차 영역들에 의해 정의되는 홀 영역들을 통해 상기 층간 절연막을 부분적으로 제거하여 상기 소스/드레인 영역들 중 적어도 일부의 소스/드레인 영역들을 노출시키는 콘택 홀들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 희생 패턴들은 상기 기판의 상면에 대해 평행하며 서로 수직한 제1 방향 및 제2 방향에 대해 사선 방향인 제3 방향으로 연장할 수 있다. 상기 제2 희생 패턴들은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 탭 부분이 제거된 공간을 통해 더미 홀 영역이 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 홀 영역을 통해 상기 층간 절연막을 식각하여 더미 콘택 홀을 형성할 수 있다. 상기 콘택 홀들 및 상기 더미 콘택 홀들 내에 각각 콘택들 및 더미 콘택을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 콘택은 상기 콘택들 각각보다 큰 부피를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 콘택들 상에 커패시터들을 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 영역들 중 일부의 소스/드레인 영역들과 전기적으로 연결되는 도전 라인 구조물들을 형성할 수 있다. 상기 게이트 구조물들 및 상기 도전 라인 구조물들은 서로 교차하며, 상기 콘택 홀들을 통해 상기 소스/드레인 영역들 중 상기 도전 라인 구조물들과 연결된 상기 일부의 소스/드레인 영역들을 제외한 나머지 소스/드레인 영역들이 노출될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 포토마스크 레이아웃은 사선 방향으로 연장하는 복수의 제1 패턴 영역들, 및 각각 상기 제1 패턴 영역들과 교차하며 직선 방향으로 연장하는 복수의 제2 패턴 영역들을 포함할 수 있다. 각각의 상기 제2 패턴 영역은 라인 영역, 및 상기 라인 영역의 말단에 연결되며 상기 라인 영역보다 확장된 폭을 갖는 탭 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 패턴 영역들은 셀 패턴 영역들 및 상기 셀 패턴 영역들의 측부에 배치된 더미 패턴 영역을 포함할 수 있다. 상기 더미 패턴 영역 및 상기 더미 패턴 영역과 인접하는 상기 셀 패턴 영역 사이의 간격은 이웃하는 상기 셀 패턴 영역들 사이의 간격보다 클 수 있다.
예시적인 실시예들에 있어서, 이웃하는 상기 탭 영역들 사이의 간격은 이웃하는 상기 라인 영역들 사이의 간격보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 패턴 영역들은 제1 더블 패터닝 공정을 위한 마스크로 제공되며, 상기 제2 패턴 영역들은 상기 제1 더블 패터닝 공정 후에 수행되는 제2 더블 패터닝 공정을 위한 마스크로 제공될 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 예를 들면 사선 방향 및 직선 방향으로 각각 이중으로 수행되는 더블 패터닝 공정에 있어서, 상기 직선 방향으로 연장하는 패턴 영역 또는 희생 패턴의 단부에 상대적으로 폭이 넓은 탭(Tab) 부분을 형성할 수 있다. 상기 탭 부분에 의해 예를 들면, 셀 영역의 엣지부에서의 홀의 사이즈가 증가될 수 있다. 또한, 이웃하는 상기 탭 부분들 사이의 공간이 감소됨에 따라, 원하지 않는 기생 홀들의 생성이 감소 또는 억제될 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 포토마스크 레이아웃들을 나타내는 평면도들이다.
도 2 내지 도 21은 예시적인 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 22 내지 도 24는 예시적인 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 25 및 도 26은 비교예들에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 27 내지 도 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 포토마스크 레이아웃들을 나타내는 평면도들이다.
도 1a 및 도 1b에서, 서로 평행하며 수직하게 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의할 수 있다. 상기 제1 방향 또는 상기 제2 방향에 대해 사선 방향을 제3 방향으로 정의할 수 있다.
도 1a를 참조하면, 상기 포토마스크 레이아웃은 블랭크(blank) 영역(100), 제1 패턴 영역(110) 및 제2 패턴 영역(120)을 포함할 수 있다.
블랭크 영역(100)은 노광 공정이 수행되는 식각 대상막, 마스크막 또는 희생막에 대응될 수 있다.
제1 패턴 영역(110)은 사선 방향으로 연장될 수 있다. 예를 들면, 제1 패턴 영역(110)은 상기 제3 방향으로 연장될 수 있다. 복수의 제1 패턴 영역들(110)이 상기 제3 방향에 수직한 방향을 따라 배열될 수 있다.
이웃하는 제1 패턴 영역들(110) 사이에는 상기 제3 방향을 따라 연장하는 제1 스페이스(115)가 정의될 수 있다. 일부 실시예들에 있어서, 제1 스페이스들(115)은 상기 제3 방향에 수직한 방향으로 서로 동일한 너비를 가질 수 있다.
예시적인 실시예들에 따르면, 제1 패턴 영역(110)은 제1 더블 패터닝(DPT) 공정을 위한 제1 DPT 패턴에 해당될 수 있다.
제2 패턴 영역(120)은 직선 방향으로 연장될 수 있다. 예를 들면, 제2 패턴 영역(120)은 상기 제2 방향으로 연장하며, 제1 패턴 영역(110) 상부에서 복수의 제1 패턴 영역들(110)과 교차할 수 있다. 또한, 복수의 제2 패턴 영역들(120)이 상기 제1 방향을 따라 배열될 수 있다.
이웃하는 제2 패턴 영역들(120) 사이에는 상기 제2 방향으로 연장하는 제2 스페이스(130)가 정의될 수 있다. 일부 실시예들에 있어서, 제2 스페이스들(130)은 상기 제1 방향으로 서로 동일한 너비를 가질 수 있다.
예시적인 실시예들에 따르면, 제2 패턴 영역(120)은 라인 영역(123) 및 탭(tab) 영역(125)을 포함할 수 있다. 탭 영역(125)은 라인 영역(123)의 단부와 연결되며, 라인 영역(123) 보다 큰 면적 또는 큰 너비(예를 들면, 상기 제1 방향으로의 너비)를 가질 수 있다.
제2 스페이스(130) 중 이웃하는 탭 영역들(125) 사이의 부분은 이웃하는 라인 영역들(123) 사이의 부분보다 감소된 너비를 가질 수 있다. 따라서, 이웃하는 탭 영역들(125) 사이의 부분을 통해 노출되는 블랭크 영역(100)의 면적은 이웃하는 라인 영역들(123) 사이의 부분을 통해 노출되는 블랭크 영역(100)의 면적보다 감소될 수 있다.
도 1a에서는 라인 영역(123)의 일 단부에 연결된 탭 영역(125)을 도시하였으나, 라인 영역(123)의 양 단부들에 탭 영역(125)이 연결될 수 있다.
도 1b를 참조하면, 제2 패턴 영역들(120) 중 주변부 또는 엣지부에 배열된 제2 패턴 영역(120)은 상대적으로 넓은 피치 또는 간격으로 배열될 수 있다. 예를 들면, 상기 포토마스크 레이아웃에 포함된 제2 패턴 영역(120)은 셀 패턴 영역(120a) 및 더미 패턴 영역(120b)을 포함할 수 있다.
일부 실시예들에 있어서, 셀 패턴 영역들(120a)은 반도체 장치의 소정의 셀 영역 또는 셀 블록에 대응되는 영역에 배열될 수 있다. 더미 패턴 영역(120b)은 상기 셀 영역 또는 상기 셀 블록의 경계부 또는 주변부에 배열될 수 있다. 도 1b에 도시된 바와 같이, 셀 패턴 영역들(120a)의 양 측부에 2개의 더미 패턴 영역들(120b)이 배열될 수 있다.
예시적인 실시예들에 따르면, 제2 스페이스들(130) 중 더미 패턴 영역(120b) 및 셀 패턴 영역(120a) 사이의 제2 스페이스(130b)는 이웃하는 셀 패턴 영역들(120a) 사이의 제2 스페이스(130a)보다 큰 너비(예를 들면, 상기 제1 방향으로의 너비)를 가질 수 있다.
도 1a를 참조로 설명한 바와 같이, 셀 패턴 영역(120a) 및 더미 패턴 영역(120b)은 각각 상기 제2 방향으로 연장하며, 라인 영역(123) 및 탭 영역(125)을 포함할 수 있다.
도 2 내지 도 21은 예시적인 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 2, 도 4, 도 6, 도 8, 도 10, 도 12, 및 도 14 내지 도 18 상기 미세 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13은 도 4, 도 6, 도 8, 도 10 및 도 12에 표시된 I-I' 라인을 따라 절단한 단면도들이다. 도 19 내지 도 21은 도 18에 표시된 II-II' 라인을 따라 절단한 단면도들이다.
도 2 내지 도 21에서, 기판 상면에 평행하며 서로 수직하게 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 상기 기판 상면에 평행하며, 상기 제1 방향 또는 상기 제2 방향에 사선 방향을 제3 방향으로 정의한다. 상기 방향의 정의는 이후 나머지 도면들에서도 동일하게 적용될 수 있다.
도 2 및 도 3을 참조하면, 기판(200) 상에 순차적으로 식각 대상막(210), 마스크 막(220), 버퍼막(230) 및 제1 희생막(240)을 형성할 수 있다.
기판(200)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판이 사용될 수 있다. 기판(200)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(200) 상에는 게이트 구조물, 불순물 영역, 배선, 플러그 등과 같은 회로 구조물이 형성될 수 있다.
식각 대상막(210)은 예를 들면, 상기 더블 패터닝 공정에 의해 미세 패턴으로 변환되는 층을 지칭할 수 있다. 예를 들면, 식각 대상막(210)은 상기 더블 패터닝 공정에 의해 부분적으로 식각되어 미세 홀들을 포함할 수 있다.
식각 대상막(210)은 기판(200) 상에 형성되어, 예를 들면 상기 회로 구조물을 적어도 부분적으로 덮을 수 있다. 예시적인 실시예들에 따르면, 식각 대상막(210)은 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS), 실리케이트 글래스 등과 같은 실리콘 산화물 계열 물질을 포함하도록 형성될 수 있다. 식각 대상막(210)은 폴리실록산, 실세스퀴옥산과 같은 저유전 유기 산화물을 포함하도록 형성될 수도 있다.
식각 대상막(210)은 화학 기상 증착(Chemical Vapor Deposition: ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 스핀 코팅(spin coating) 공정 등을 통해 형성될 수 있다.
마스크 막(220)은 식각 대상막(210) 상에 형성되며, 예를 들면 상기 더블 패터닝 공정에 의해 식각 대상막(210)의 식각을 위한 마스크 패턴으로 변환되는 막일 수 있다.
일부 실시예들에 있어서, 마스크 막(220)은 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin-On Hardmask: SOH) 물질을 사용하여 예를 들면, 스핀 코팅 공정을 통해 형성될 수 있다.
버퍼막(230)은 마스크 막(220) 상에 형성되며, 예를 들면 실질적으로 식각 저지막으로 제공될 수 있다. 버퍼막(230)은 예를 들면, 실리콘 산질화물 또는 실리콘 질화물을 포함하도록 CVD 공정, 스퍼터링(sputtering) 공정 또는 ALD 공정을 통해 형성될 수 있다.
제1 희생막(240)은 버퍼막(230) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 희생막(240)은 제1 더블 패터닝 공정의 타겟 막일 수 있다. 예를 들면, 제1 희생막(240)은 SOH 물질을 사용하여 스핀 코팅 공정을 통해 형성될 수 있다.
도 4 및 도 5를 참조하면, 제1 희생막(240)을 패터닝하여 제1 희생 패턴(245)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 희생 패턴(245)은 도 1a 또는 도 1b를 참조로 설명한 포토마스크 레이아웃의 제1 패턴 영역(110)이 전사되어 형성될 수 있다.
예를 들면, 제1 희생막(240) 상에 제1 포토레지스트 막(도시되지 않음)을 형성할 수 있다. 상기 제1 포토레지스트 막에 대해 상기 포토마스크 레이아웃의 제1 패턴 영역(110)을 사용한 제1 노광 공정을 수행하여, 제1 포토레지스트 패턴을 형성할 수 있다. 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 제1 희생막(240)을 패터닝함으로써, 제1 희생 패턴(245)을 형성할 수 있다. 제1 희생 패턴(245) 형성 후, 상기 제1 포토레지스트 패턴은 예를 들면, 스트립(strip) 공정을 통해 제거될 수 있다.
예시적인 실시예들에 따르면, 제1 희생 패턴(245)은 사선 방향, 예를 들면 상기 제3 방향으로 연장할 수 있다. 또한, 예를 들면 상기 제3 방향에 수직하며, 기판(200) 상면에 평행한 방향을 따라 복수의 제1 희생 패턴들(245)이 형성될 수 있다. 이웃하는 제1 희생 패턴들(245) 사이에서는 버퍼막(230)의 상면이 노출될 수 있다.
도 6 및 도 7을 참조하면, 제1 희생 패턴들(245)의 표면들 및 노출된 버퍼막(230)의 상기 상면을 따라 제1 스페이서 막(250)을 형성할 수 있다.
제1 스페이서 막(250)은 스텝 커버리지(step coverage) 특성 또는 컨포멀 특성이 우수한 물질 및/또는 공정 조건을 활용하여 형성될 수 있다. 일부 실시예들에 있어서, 제1 스페이서 막(250)은 ALD 산화물을 사용하여 형성될 수 있다.
도 8 및 도 9를 참조하면, 제1 스페이서 막(250)을 부분적으로 제거하여, 제1 희생 패턴(245)의 양 측벽 상에 제1 스페이서(255)를 형성할 수 있다.
예를 들면, 에치-백(etch-back) 공정을 통해 제1 희생 패턴(245)의 상면 및 버퍼막(230)의 상기 상면 상에 형성된 제1 스페이서 막(250)의 부분들을 제거할 수 있다. 이에 따라, 제1 희생 패턴(245)의 상기 양 측벽 상에 잔류하는 제1 스페이서 막(250) 부분에 의해 제1 스페이서(255)가 형성될 수 있다.
도 10 및 도 11을 참조하면, 예를 들면 애싱(ashing) 공정 또는 스트립(strip) 공정을 통해 제1 희생 패턴들(245)을 제거할 수 있다.
제1 희생 패턴들(245)이 제거됨에 따라, 버퍼막(230) 상에는 상기 제3 방향으로 연장하는 제1 스페이서들(255)이 잔류할 수 있다. 상술한 제1 더블 패터닝 공정에 의해, 이웃하는 제1 스페이서들(255) 사이의 공간으로부터 제1 개구부들(260)이 형성될 수 있다.
제1 개구부(260)는 상기 사선 방향(예를 들면, 상기 제3 방향)을 따라 연장하며, 예를 들면 상기 제3 방향에 수직한 방향을 따라 복수의 제1 개구부들(260)이 형성될 수 있다.
도 12 및 도 13을 참조하면, 버퍼막(230) 상에 제1 스페이서들(255)을 덮는 제2 희생막(270)을 형성할 수 있다.
제2 희생막(270)은 제1 희생막(240)과 실질적으로 동일하거나 유사한 물질 및 공정을 사용하여 형성될 수 있다. 예를 들면, 제2 희생막(270)은 SOH 물질을 사용하여 스핀 코팅 공정을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 희생막(270)은 제1 개구부들(260)을 완전히 채우며, 제1 스페이서들(255)을 커버하도록 충분한 두께로 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 희생막(270)은 제2 더블 패터닝 공정의 타겟 막일 수 있다.
도 14를 참조하면, 제2 희생막(270)을 패터닝하여 제2 희생 패턴(275)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 희생 패턴(275)은 도 1a 또는 도 1b를 참조로 설명한 포토마스크 레이아웃의 제2 패턴 영역(120)이 전사되어 형성될 수 있다.
예를 들면, 제2 희생막(270) 상에 제2 포토레지스트 막(도시되지 않음)을 형성할 수 있다. 상기 제2 포토레지스트 막에 대해 상기 포토마스크 레이아웃의 제2 패턴 영역(120)을 사용한 제2 노광 공정을 수행하여, 제2 포토레지스트 패턴을 형성할 수 있다. 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 제2 희생막(270)을 패터닝함으로써, 제2 희생 패턴(275)을 형성할 수 있다. 제2 희생 패턴(275) 형성 후, 상기 제2 포토레지스트 패턴은 예를 들면, 스트립 공정을 통해 제거될 수 있다.
예시적인 실시예들에 따르면, 제2 희생 패턴(275)은 복수의 제1 스페이서들(255)과 교차하며, 상기 제2 방향으로 연장될 수 있다. 또한, 복수의 제2 희생 패턴들(275)이 상기 제1 방향을 따라 형성될 수 있다.
제2 희생 패턴(275)은 라인 부분(276) 및 탭 부분(277)을 포함할 수 있다. 라인 부분(276)은 상기 포토마스크 레이아웃의 라인 영역(123)이 제2 희생막(270)으로 전사되어 형성될 수 있다. 탭 부분(277)은 상기 포토마스크 레이아웃의 탭 영역(125)이 제2 희생막(270)으로 전사되어 형성될 수 있다.
탭 부분(277)은 라인 부분(276)의 단부에 연결되며, 라인 부분(276)보다 넓은 면적 또는 넓은 폭(예를 들면, 상기 제1 방향으로의 폭)을 가질 수 있다. 일부 실시예들에 있어서, 탭 부분(277)은 라인 부분(276) 양 단부들에 각각 형성될 수 있다.
일부 실시예들에 있어서, 도 1b에 도시된 포토마스크 레이아웃을 사용하는 경우, 제2 희생 패턴들(275) 중 상기 제1 방향으로의 주변부에 형성된 제2 희생 패턴(275)은 상대적으로 넓은 피치 또는 넓은 간격으로 형성될 수 있다.
이 경우, 도 14에 도시된 바와 같이, 제2 희생 패턴들(275)은 셀 희생 패턴(275a) 및 더미 희생 패턴(275b)을 포함할 수 있다. 셀 희생 패턴(275a)은 상기 포토마스크 레이아웃의 셀 패턴 영역(120a)이 제2 희생막(270)으로 전사되어 형성될 수 있다. 더미 희생 패턴(275b)은 상기 포토마스크 레이아웃의 더미 패턴 영역(120b)이 제2 희생막(270)으로 전사되어 형성될 수 있다.
예시적인 실시예들에 따르면, 셀 희생 패턴들(275a)의 라인 부분들(276)은 실질적으로 예를 들면, 반도체 장치의 소정의 셀 영역 또는 셀 블록 내에 배치될 수 있다. 셀 희생 패턴들(275a)의 탭 부분들(277) 및 더미 희생 패턴들(275b)은 실질적으로 상기 셀 영역 또는 셀 블록의 경계부 또는 주변부에 배치될 수 있다.
이웃하는 더미 희생 패턴(275b) 및 셀 희생 패턴(275a) 사이의 간격은 상기 제1 방향으로 이웃하는 셀 희생 패턴들(275a) 사이의 간격보다 클 수 있다. 한편, 이웃하는 제2 희생 패턴들(275) 사이에서 제1 스페이서들(255) 및 버퍼막(230)이 부분적으로 노출될 수 있다.
도 15를 참조하면, 제2 희생 패턴(275)의 측벽 상에 제2 스페이서(280)를 형성할 수 있다.
제2 스페이서(280)는 도 6 내지 도 9를 참조로 설명한 제1 스페이서(255)의 형성 공정과 실질적으로 동일하거나 유사한 공정을 통해 형성될 수 있다. 예를 들면, 제2 희생 패턴들(275)의 표면들, 및 노출된 버퍼막(230) 및 제1 스페이서들(255) 상에 제2 스페이서 막을 컨포멀하게 형성할 수 있다. 이후, 에치-백 공정을 통해 상기 제2 스페이서 막을 부분적으로 제거하여, 제2 희생 패턴들(275)의 상기 측벽들 상에 제2 스페이서(280)를 형성할 수 있다.
일부 실시예들에 있어서, 상기 제2 스페이서 막은 제1 스페이서(255)와의 식각 선택비 확보를 위해, 상기 제1 스페이서 막과 다른 물질로 형성될 수 있다. 예를 들면, 상기 제2 스페이서 막은 실리콘 질화물을 사용하여 ALD 공정을 통해 형성될 수 있다.
도 16을 참조하면, 예를 들면 애싱 공정 및/또는 스트립 공정을 통해 제2 희생 패턴들(275)을 제거할 수 있다.
제2 희생 패턴들(275)이 제거됨에 따라, 제2 스페이서들(280)이 잔류하며, 상기 제1 방향으로 이웃하는 제2 스페이서들(280) 사이의 공간에 의해 제2 개구부(285)가 정의될 수 있다. 제2 개구부(285)는 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 제2 개구부들(285)이 형성될 수 있다.
탭 부분들(277)이 배치 또는 제거된 영역에서는 제2 개구부(285)의 상기 제1 방향으로의 너비(또는 제2 스페이서들(280) 사이의 간격)의 증감이 교대로 반복될 수 있다.
상술한 제1 및 제2 더블 패터닝 공정들에 의해 상기 제3 방향으로 연장하는 제1 스페이서들(255) 및 상기 제2 방향으로 연장하는 제2 스페이서들(280)이 버퍼막(230) 상에서 서로 교차할 수 있다. 예시적인 실시예들에 따르면, 제1 스페이서들(255) 및 제2 스페이서들(280)에 의해 예를 들면, 평행 사변형 모양의 방들(rooms)이 형성될 수 있다. 상기 방들에 의해 도 16에서 점선으로 표시된 홀 영역들이 정의될 수 있다.
상기 홀 영역들은 제1 홀 영역(290), 제2 홀 영역(292), 제3 홀 영역(294) 및 제4 홀 영역(296)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 홀 영역(290)은 상기 셀 영역 또는 셀 블록 내에 형성될 수 있다. 제2 및 제3 홀 영역들(292, 294)은 상기 셀 영역 또는 셀 블록의 상기 경계부 또는 주변부에 형성될 수 있다. 상기 제4 홀 영역(296)은 상기 셀 영역 또는 셀 블록의 외부에 형성될 수 있다.
제2 홀 영역(292)은 제2 희생 패턴(275)의 탭 부분(277, 도 14 및 도 15 참조)이 제거된 공간에 의해 정의될 수 있다. 라인 부분(276)에 비해 상대적으로 면적 또는 폭이 넓은 탭 부분(277)에 의해 제2 홀 영역(292)은 제1 홀 영역(290) 보다 큰 사이즈로 형성될 수 있다.
제3 홀 영역(294)은 제2 개구부들(285) 중 도 14에 도시된 셀 희생 패턴(275a) 및 더미 희생 패턴(275b) 사이의 공간(예를 들면, 도 1b의 제2 스페이스(130b)에 대응되는 공간)에 형성될 수 있다. 상술한 바와 같이, 셀 희생 패턴(275a) 및 더미 희생 패턴(275b) 사이에는 상대적으로 넓은 폭의 공간이 형성되므로, 제3 홀 영역(294)은 상기 제1 홀 영역(290) 보다 큰 사이즈로 형성될 수 있다.
일부 예시적인 실시예들에 있어서, 제2 홀 영역(292) 및 제3 홀 영역(294)은 더미 홀 영역들로 제공될 수 있다.
제4 홀 영역(296)은 이웃하는 탭 부분들(277) 사이의 제2 개구부(285) 부분에 형성될 수 있다. 탭 부분(277)은 상대적으로 넓은 폭을 가지므로, 이웃하는 탭 부분들(277) 사이의 제2 개구부(285)의 폭 역시 감소될 수 있다. 또한, 탭 부분(277)의 측벽 상에 형성된 제2 스페이서(280)에 의해 제2 개구부(285)의 상기 폭은 더욱 감소될 수 있다.
따라서, 예를 들면 상기 셀 영역 또는 셀 블록의 상기 외부에 형성되는 기생 홀 영역인 제4 홀 영역(296)의 크기를 감소시킬 수 있다.
도 17을 참조하면, 버퍼막(230), 제1 스페이서(255) 및 제2 스페이서(280) 상에 제4 홀 영역들(296)을 커버 또는 블로킹하는 제1 트림(trim) 패턴(300)을 형성할 수 있다.
예를 들면, 제1 트림 패턴(300)은 포토레지스트 물질을 사용하여 노광 및 현상 공정을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 트림 패턴(300)은 상기 제1 방향으로 연장하며 제4 홀 영역들(296)을 실질적으로 완전히 커버할 수 있다. 또한, 제1 트림 패턴(300)은 제2 홀 영역들(292)은 커버하지 않을 수 있다. 상술한 바와 같이, 탭 부분(277)을 활용하여 상기 기생 홀 영역인 제4 홀 영역(296)의 크기가 충분히 감소되므로, 제2 홀 영역(292)은 블로킹하지 않으면서 제4 홀 영역들(296)만을 커버하는 제1 트림 패턴(300)이 형성될 수 있다.
일부 실시예들에 있어서, 상기 제2 방향으로 연장하는 제2 트림 패턴(310)이 더 형성될 수도 있다. 제2 트림 패턴(310)은 제3 홀 영역들(294)의 외부 영역을 커버할 수 있다.
도 18 및 도 19를 참조하면, 제1 및 제2 스페이서들(255, 280)을 실질적으로 식각 마스크로 사용하여 버퍼막(230) 및 마스크 막(220)을 부분적으로 식각할 수 있다.
이에 따라, 제1 내지 제3 홀 영역들(290, 292, 294)이 마스크 막(220) 내로 확장되어 마스크 패턴(225)이 형성될 수 있다. 제4 홀 영역(296)은 제1 트림 패턴(300)에 의해 커버되므로, 마스크 막(220)으로 전사되지 않을 수 있다.
도 20을 참조하면, 트림 패턴(300, 310), 제1 및 제2 스페이서들(255, 280), 및 버퍼막(230)을 예를 들면, CMP 공정을 통해 제거할 수 있다. 이에 따라, 식각 대상막(210) 상에 마스크 패턴(225)이 잔류할 수 있다.
도 21을 참조하면, 마스크 패턴(225)을 사용하여 식각 대상막(210)을 부분적으로 식각할 수 있다.
상기 식각 공정에 의해 제1 홀 영역 내지 제3 홀 영역들(290, 292, 294)이 식각 대상막(210) 내로 전사되어 콘택 홀들이 형성될 수 있다.
상기 콘택 홀들은 제1 홀 영역(290)이 전사되어 형성된 제1 콘택 홀(320), 제2 홀 영역(292)이 전사되어 형성된 제2 콘택 홀(도시되지 않음) 및 제3 홀 영역(294)이 전사되어 형성된 제3 콘택 홀(330)을 포함할 수 있다.
일부 실시예들에 있어서, 상기 콘택 홀들 내에 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘과 같은 도전 물질을 충진하여 콘택들을 형성할 수 있다. 제1 콘택 홀(320) 내에는 예를 들면, 반도체 장치의 상기 셀 영역 또는 셀 블록 내에 형성되는 셀 콘택이 형성될 수 있다.
상기 제2 콘택 홀 및 제3 콘택 홀(330) 내에는 상기 셀 영역 또는 셀 블록의 상기 경계부 또는 주변부에 형성되는 더미 콘택들이 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 콘택 홀 및 제3 콘택 홀(330)은 제1 콘택 홀(320) 보다 큰 면적 또는 부피를 가질 수 있다. 따라서, 상기 더미 콘택은 상기 셀 콘택에 비해 큰 부피 또는 면적을 가질 수 있다.
상기 콘택들 형성 후, 증착 공정 및/또는 식각 공정들을 포함하는 후속 반도체 소자 공정이 상기 셀 영역 또는 셀 블록에 상대적으로 집중될 수 있다. 상기 반도체 소자 공정에 의해 야기되는 로드 또는 스트레스가 상기 더미 콘택들을 통해 완충 또는 흡수될 수 있다.
상기 콘택 홀들 또는 상기 콘택들 형성 후, 마스크 패턴(225)은 예를 들면, 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다.
도 22 내지 도 24는 예시적인 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 2 내지 도 21을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정들에 대한 상세한 설명은 생략된다.
도 22를 참조하면, 도 2 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들이 수행될 수 있다.
예시적인 실시예들에 따르면, 버퍼막(230) 상에 상기 제3 방향으로 연장하는 제1 스페이서들(255)이 형성될 수 있다. 제1 스페이서들(255) 및 버퍼막(230) 상에는 상기 제2 방향으로 연장하는 제2 희생 패턴들(275)이 형성될 수 있다.
제2 희생 패턴(275)은 라인 부분(276) 및 탭 부분(278)을 포함할 수 있다. 일부 실시예들에 있어서, 탭 부분(278)은 도 14에 도시된 탭 부분(277) 보다 큰 면적 또는 큰 폭(예를 들면, 상기 제1 방향으로의 폭)을 가질 수 있다.
탭 부분(278)의 폭이 더 증가됨에 따라, 이웃하는 탭 부분들(278) 사이의 공간도 도 14에 도시된 것보다 감소될 수 있다.
일부 실시예들에 있어서, 도 14를 참조로 설명한 바와 같이, 제2 희생 패턴(275)은 셀 희생 패턴(275a) 및 더미 희생 패턴(275b)을 포함할 수 있다. 더미 희생 패턴(275b) 및 셀 희생 패턴(275a) 사이의 간격은 이웃하는 셀 희생 패턴들(275a) 사이의 간격보다 더 클 수 있다.
도 23을 참조하면, 도 15를 참조로 설명한 공정과 실질적으로 유사한 공정을 통해 제2 희생 패턴들(275)의 측벽들 상에 제2 스페이서(282)를 형성할 수 있다.
예시적인 실시예들에 따르면, 이웃하는 탭 부분들(278) 사이의 상기 공간은 실질적으로 제2 스페이서(282)에 의해 완전히 채워질 수 있다.
도 24를 참조하면, 도 16을 참조로 설명한 바와 같이, 제2 희생 패턴들(275)을 제거하여, 서로 교차하는 제1 및 제2 스페이서들(255, 282)에 의해 정의되는 홀 영역들이 형성될 수 있다.
예를 들면, 반도체 장치의 셀 영역 또는 셀 블록에는 제1 홀 영역들(290)이 형성되며, 상기 셀 영역 또는 셀 블록의 경계부 또는 주변부에는 더미 홀 영역들로 제공되는 제2 홀 영역(292a) 및 제3 홀 영역(294)이 형성될 수 있다.
이웃하는 탭 부분들(278) 사이의 상기 공간은 실질적으로 제2 스페이서(282)에 의해 완전히 채워지므로, 도 16에 도시된 제4 홀 영역(296)은 형성되지 않을 수 있다. 따라서, 도 17을 참조로 설명한 바와 같이, 기생 홀 영역을 블로킹하기 위한 제1 트림 패턴(300)은 생략될 수도 있다.
이후, 도 18 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 상기 홀 영역들을 식각 대상막으로 전사하여 콘택 홀들을 형성할 수 있다.
도 25 및 도 26은 비교예들에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 2 내지 도 21, 또는 도 22 내지 도 24를 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및/또는 공정들에 대한 상세한 설명은 생략된다.
도 25를 참조하면, 비교예에 있어서, 상기 제2 방향으로 연장하는 제2 희생 패턴은 탭 부분을 포함하지 않고 균일한 선 폭을 갖는 라인 부분만을 포함할 수 있다. 또한, 복수의 상기 제2 희생 패턴들이 균일한 간격들로 형성될 수 있다.
이 경우, 제1 스페이서들(340) 및 제2 스페이서들(350)의 교차 영역 마다 형성되는 홀 영역들은 실질적으로 동일한 사이즈를 가질 수 있다. 예를 들면, 제1 홀 영역(360), 제2 홀 영역(362), 제3 홀 영역(364) 및 제4 홀 영역(366) 모두 실질적으로 동일한 사이즈를 가질 수 있다.
셀 영역의 외부에 기생 홀 영역으로 형성되는 제4 홀 영역들(366)을 블로킹하기 위해 제1 트림 패턴(370)을 형성할 수 있다. 비교예에 따르면, 제1 내지 제4 홀 영역들(360, 362, 364, 366)이 실질적으로 동일한 사이즈를 가지며, 허니컴(honeycomb) 형태로 배열되므로, 제1 트림 패턴(370)에 의해 제2 홀 영역들(362) 역시 부분적으로 블로킹될 수 있다.
또한, 제2 홀 영역(362) 및 제3 홀 영역(364)의 사이즈가 제1 홀 영역(360)의 사이즈와 동일함에 따라, 예를 들면 충분한 면적 또는 부피를 갖는 더미 콘택 형성이 곤란할 수 있다.
도 26을 참조하면, 제4 홀 영역들(366) 만을 선택적으로 블로킹하기 위해 제1 트림 패턴(375)을 실질적으로 물결(wavy) 모양으로 형성하는 것을 고려할 수 있다. 그러나, 이 경우, 제1 트림 패턴(375) 형성을 위해 고해상도의 노광 장비 또는 광원이 요구되며 트림 공정의 비용이 지나치게 증가할 수 있다.
그러나, 상술한 예시적인 실시예들에 따르면, 도 14에 도시된 바와 같이, 제2 희생 패턴(275)에 탭 부분(277)을 포함시킴으로서, 불필요한 기생 홀 영역의 크기를 감소시키거나 제거할 수 있다. 따라서, 상기 기생 홀 영역을 블로킹하기 위한 트림 공정을 용이하게 수행할 수 있으며, 일부 실시예들에 있어서, 상기 트림 공정을 생략할 수도 있다.
또한, 더미 희생 패턴(275b) 및 셀 희생 패턴(275a) 사이의 간격 또는 공간을 증가시킴으로서, 더미 홀 영역의 사이즈를 증가시킬 수 있다. 따라서, 공정 로드 또는 공정 스트레스를 완충할 수 있는 증가된 부피의 더미 콘택을 형성할 수 있다.
도 27 내지 도 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 27, 도 29 및 도 33은 상기 제조 방법을 설명하기 위한 평면도들이다. 도 28, 도 30 내지 도 32, 및 도 34 내지 도 37은 각각 상기 평면도들에 표시된 I-I' 라인 및 II-II' 라인을 따라 절단한 단면도들을 포함하고 있다.
예를 들면, 도 27 내지 도 37은 매립 셀 어레이 트랜지스터(buried cell array transistor: BCAT) 구조를 포함하는 디램(Dynamic Random Access Memory: DRAM) 장치의 제조 방법을 도시하고 있다. 도 2 내지 도 21, 또는 도 22 내지 도 24를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정들에 대한 상세한 설명은 생략된다.
도 27 및 도 28을 참조하면, 기판(400) 상부에 소자 분리막(402)을 형성하여 액티브 패턴들(405)을 정의할 수 있다.
기판(400)은 예를 들면, 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수 있다. 일부 실시예에 따르면, 기판(400)은 SOI 기판, 또는 GOI 기판일 수 있다.
일부 실시예들에 있어서, 기판(400) 또는 상기 반도체 장치는 셀 영역(C) 및 더미 영역(D)을 포함할 수 있다. 예를 들면, 셀 영역(C) 내에서는 소정의 개수의 메모리 셀들이 형성되어 셀 블록이 정의될 수 있다. 더미 영역(D)은 셀 영역(C)을 둘러싸는 주변 영역에 의해 정의될 수 있다.
소자 분리막(402) 및 액티브 패턴(405)은 얕은 트렌치 소자 분리(Shallow trench Isolation: STI) 공정을 통해 형성될 수 있다. 예를 들면, 이방성 식각 공정을 통해 기판(400) 상부를 제거하여 소자 분리 트렌치를 형성할 수 있다. 이후, 상기 소자 분리 트렌치를 채우며 예를 들면, 실리콘 산화물을 포함하는 절연막을 기판(400) 상에 형성할 수 있다. 이어서 상기 절연막 상부를 액티브 패턴(405)의 상면이 노출될 때까지 예를 들면, CMP 공정을 통해 평탄화하여 소자 분리막(402)을 형성할 수 있다.
소자 분리막(402)이 형성됨에 따라, 소자 분리막(402)에 의해 한정되어 서로 이격된 복수의 액티브 패턴들(405)이 형성될 수 있다. 도 27에 도시된 바와 같이, 각 액티브 패턴(405)은 사선 방향, 예를 들면 상기 제3 방향으로 연장될 수 있다. 또한, 복수의 액티브 패턴들(405)이 상기 제1 및 제2 방향을 따라 배열될 수 있다.
도 29 및 도 30을 참조하면, 액티브 패턴들(405) 및 소자 분리막(402)의 상부를 관통하며 연장하는 게이트 구조물들(428)을 형성할 수 있다.
예시적인 실시예들에 따르면, 액티브 패턴들(405) 및 소자 분리막의 상기 상부를 식각하여 게이트 트렌치들(409)을 형성할 수 있다. 예를 들면, 게이트 트렌치(409)는 상기 제2 방향을 따라 연장될 수 있다. 또한, 복수의 게이트 트렌치들(409)이 상기 제1 방향을 따라 형성될 수 있다. 일부 실시예들에 있어서, 하나의 액티브 패턴(405)에 2 개의 게이트 트렌치들(409)이 형성될 수 있다.
게이트 트렌치(409)에 의해 노출된 액티브 패턴(405)의 표면에 대해 열산화 공정을 수행하거나, 액티브 패턴(405)의 상기 표면 상에 예를 들면, CVD 공정을 통해 실리콘 산화물 또는 금속 산화물을 증착하여 게이트 절연막을 형성할 수 있다.
상기 게이트 절연막 상에 게이트 트렌치(409)의 나머지 부분을 채우는 게이트 도전막을 형성할 수 있다. 이후, CMP 공정을 통해 액티브 패턴(405)의 상면이 노출될 때까지 상기 게이트 도전막을 평탄화하고, 에치-백 공정을 통해 게이트 트렌치(409) 내부에 형성된 상기 게이트 절연막 및 상기 게이트 도전막의 일부를 제거할 수 있다. 이에 따라, 게이트 트렌치(409)의 저부를 채우는 게이트 절연 패턴(422) 및 게이트 전극(424)을 형성할 수 있다.
상기 게이트 도전막은 예를 들면, 금속 및/또는 금속 질화물을 사용하여ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
게이트 절연 패턴(422) 및 게이트 전극(424) 상에 게이트 트렌치(409)의 나머지 부분을 채우는 마스크 막을 형성한 후, 상기 마스크 막의 상부를 액티브 패턴(405)의 상기 상면이 노출될 때까지 평탄화하여 게이트 마스크(426)을 형성할 수 있다. 상기 마스크 막은 예를 들면, 실리콘 질화물을 사용하여 CVD 공정을 통해 형성될 수 있다.
이에 따라, 게이트 트렌치(409) 내부에 순차적으로 적층된 게이트 절연 패턴(422), 게이트 전극(424) 및 게이트 마스크(426)를 포함하는 게이트 구조물(428)이 형성될 수 있다.
상술한 게이트 트렌치(409)의 배열 형태에 따라, 게이트 구조물(428)은 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수로 형성될 수 있다. 게이트 구조물(428)은 액티브 패턴(405) 내에 매립되며, 액티브 패턴(405)의 상부는 예를 들면, 2 개의 게이트 구조물들(428) 사이의 중앙부, 및 상기 2 개의 게이트 구조물들(428) 각각을 사이에 두고, 상기 중앙부와 대향하는 외곽부들로 구분될 수 있다.
이후, 게이트 구조물들(428)과 인접한 액티브 패턴(405)의 상기 상부에 이온 주입 공정을 수행하여 제1 불순물 영역(401) 및 제2 불순물 영역(403)을 형성할 수 있다. 예를 들면, 액티브 패턴(405)의 상기 중앙부에 제1 불순물 영역(401)이 형성되고, 액티브 패턴(405)의 상기 외곽부들에 제2 불순물 영역(403)이 형성될 수 있다. 제1 및 제2 불순물 영역들(401, 403)은 상기 반도체 장치의 소스/드레인 영역으로 제공될 수 있다.
일부 실시예들에 있어서, 도 30에 도시된 바와 같이, 소자 분리막(402) 상부를 에치-백 공정을 통해 일부 제거하여, 액티브 패턴(405)의 상기 상부를 노출시킨 후 상기 이온 주입 공정을 수행하여 불순물 영역들(401, 403)을 형성할 수도 있다.
제1 및 제2 불순물 영역들(401, 403) 및 게이트 구조물들(428)에 의해 BCAT 구조가 정의될 수 있다. 액티브 패턴(405) 및 소자 분리막(402) 상에 상기 BCAT 구조를 덮는 제1 층간 절연막(430)을 형성할 수 있다. 예를 들면, 제1 층간 절연막(430) TEOS와 같은 실리콘 산화물을 포함하도록 CVD 공정을 통해 형성될 수 있다.
도 31을 참조하면, 제1 층간 절연막(430)을 부분적으로 식각하여 제1 불순물 영역들(301)을 노출시키는 그루브(groove)(437)를 형성할 수 있다. 그루브(437)는 도 27 또는 도 29에 표시된 상기 제1 방향을 따라 연장하며, 상기 제2 방향을 따라 복수로 형성될 수 있다.
도 32를 참조하면, 제1 층간 절연막(430) 상에 그루브(437)를 채우는 제1 도전막(440)을 형성할 수 있다. 제1 도전막(440) 상에는 배리어 도전막(445) 및 제2 도전막(447)을 형성하고, 제2 도전막(447) 상에는 마스크 패턴(450)을 형성할 수 있다.
예를 들면, 제1 도전막(440)은 도핑된 폴리실리콘을 사용하여 형성될 수 있으며, 배리어 도전막(445)은 금속 질화물 또는 금속 실리사이드 질화물을 사용하여 형성될 수 있다. 제2 도전막(447)은 금속을 사용하여 형성될 수 있다. 제1 도전막(440), 배리어 도전막(445) 및 제2 도전막(447)은 예를 들면, 스퍼터링 공정, PVD 공정, 또는 ALD 공정 등을 통해 형성될 수 있다.
마스크 패턴(450)은 예를 들면, 실리콘 질화물을 포함하며, 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 마스크 패턴(450)의 폭(예를 들면, 상기 제2 방향으로의 폭)은 그루브(437)의 폭보다 작을 수 있다.
도 33 및 도 34를 참조하면, 마스크 패턴(450)을 식각 마스크로 사용하여 제2 도전막(447), 배리어 도전막(445) 및 제1 도전막(440)을 순차적으로 식각할 수 있다. 이에 따라, 제1 불순물 영역(401) 상에 순차적으로 적층되는 제1 도전 패턴(442), 배리어 도전 패턴(446) 및 제2 도전 패턴(448)이 형성될 수 있다. 설명의 편의를 위해, 도 33에서 제1 층간 절연막(430) 의 도시는 생략되었다.
이에 따라, 제1 도전 패턴(442), 배리어 도전 패턴(446), 제2 도전 패턴(448) 및 마스크 패턴(450)을 포함하며, 제1 불순물 영역(401) 상에서 상기 제1 방향을 따라 연장하는 도전라인 구조물(455)이 형성될 수 있다. 예시적인 실시예들에 따르면, 도전라인 구조물(455)는 비트 라인으로 제공될 수 있다.
일부 실시예들에 있어서, 도전라인 구조물(455)은 그루브(437) 보다 작은 폭을 가질 수 있다. 따라서, 도전라인 구조물(455)의 측벽은 그루브(437)의 측벽과 이격될 수 있다.
도 33에 도시된 바와 같이, 도전 라인 구조물(455) 및 게이트 구조물(428)이 서로 교차하며, 제2 불순물 영역들(403)과 적어도 부분적으로 오버랩되는 제1 홀 영역들(458a)이 정의될 수 있다. 제1 홀 영역들(458a)은 셀 영역(C) 내에서 정의될 수 있다. 더미 영역(D) 내에서는 제2 홀 영역들(458b) 및 제3 홀 영역들(458c)이 정의될 수 있다. 예시적인 실시예들에 따르면, 제2 홀 영역(458b) 및 제3 홀 영역(458c)은 제1 홀 영역(458a) 보다 큰 사이즈를 가질 수 있다.
도 35를 참조하면, 도전라인 구조물(455)의 상기 측벽 상에 스페이서(457)를 형성할 수 있다. 예를 들면, 실리콘 질화물을 사용하여 제1 층간 절연막(430) 상에 도전라인 구조물(455)을 덮는 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하여 스페이서(457)를 형성할 수 있다.
이어서, 제1 층간 절연막(430) 상에 도전라인 구조물(455)을 덮는 제2 층간 절연막(460)을 형성할 수 있다. 제2 층간 절연막(460)은 그루브(437)의 나머지 부분을 채울 수 있다. 제2 층간 절연막(460)은 실리콘 산화물 또는 폴리실록산과 같은 유기 산화물을 포함하도록 CVD 공정 또는 스핀코팅 공정을 통해 형성될 수 있다. 일부 실시예들에 있어서, CMP 공정을 통해 제2 층간 절연막(460)의 상부를 평탄화하여 마스크 패턴(450) 상면을 노출시킬 수 있다.
제2 층간 절연막(460) 및 마스크 패턴(450) 상에, 도 3을 참조로 설명한 바와 같이, 순차적으로 마스크 막(500), 버퍼막(510) 및 제1 희생막(520)을 형성할 수 있다.
도 36을 참조하면, 도 4 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, 제1 희생막(520)에 대한 제1 더블 패터닝 공정을 수행하여, 버퍼막(510) 상에 도 10 및 도 11에 도시된 바와 같이, 상기 제3 방향으로 연장하는 제1 스페이서들을 형성할 수 있다.
이후, 버퍼막(510) 상에 상기 제1 스페이서들을 덮는 제2 희생막을 형성하고, 상기 제2 희생막에 대한 제2 더블 패터닝 공정을 수행할 수 있다. 도 14를 참조로 설명한 바와 같이, 상기 제2 희생막을 식각하여 각각 라인 부분 및 탭 부분을 포함하며, 예를 들면 상기 제2 방향으로 연장하는 제2 희생 패턴들을 형성할 수 있다. 도 15 및 도 16을 참조로 설명한 바와 같이, 상기 제2 희생 패턴들의 측벽들 상에 상기 제1 스페이서들과 교차하며 각각 상기 제2 방향으로 연장하는 제2 스페이서들을 형성할 수 있다. 이후, 상기 제2 희생 패턴들은 제거될 수 있다.
상기 제1 및 제2 스페이서들의 교차 영역들에 의해 실질적으로 허니컴 형태로 배열된 홀 영역들(도 33 참조)이 정의될 수 있다. 예시적인 실시예들에 셀 영역(C) 내에서는 제1 홀 영역들(458a)이 정의될 수 있다. 더미 영역(D)에서는 상기 탭 부분들이 제거된 공간에 의해 제2 홀 영역들(458b)이 정의될 수 있다. 상기 제1 방향으로의 셀 영역(C)의 주변부에 정의되는 더미 영역(C) 내에는 제3 홀 영역들(458c)이 정의될 수 있다.
도 16 및 도 17을 참조로 설명한 바와 같이, 제2 홀 영역(458b) 및 제3 홀 영역(458c)은 각각 제1 홀 영역(458a) 보다 큰 사이즈를 가질 수 있다.
일부 실시예들에 있어서, 더미 영역(D)의 외부에 기생 홀 영역들이 생성될 수 있으나, 도 16을 참조로 설명한 바와 같이 상기 탭 부분들에 의해 상기 기생 홀 영역의 크기가 감소될 수 있다. 일부 실시예들에 있어서, 도 22 내지 도 24를 참조로 설명한 바와 같이, 상기 기생 홀 영역은 생성되지 않을 수 있다.
이후, 제2 층간 절연막(460) 및/또는 제1 층간 절연막(430)을 식각 대상막으로 사용하여 도 18 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, 제1 내지 제3 홀 영역들(458a, 458b, 458c)을 통해 버퍼막(510) 및 마스크 막(500)을 식각하여 마스크 패턴을 형성할 수 있다. 상기 마스크 패턴을 통해 제2 층간 절연막(460) 및 제1 층간 절연막(430)을 식각하여 콘택 홀(470)을 형성할 수 있다.
콘택 홀(470)은 제1 홀 영역(458a)이 제2 층간 절연막(460) 및 제1 층간 절연막(430)으로 전사되어 형성될 수 있다. 콘택 홀(470)에 의해 제2 불순물 영역(403)이 적어도 부분적으로 노출될 수 있다.
도 36에 도시되지는 않았으나, 제2 및 제3 홀 영역들(458b, 458c)이 전사되어 더미 콘택 홀들이 형성될 수 있다. 상기 더미 콘택 홀들은 콘택 홀(470) 보다 큰 사이즈를 가질 수 있다.
일부 실시예들에 있어서, 상기 기생 홀 영역을 블로킹하기 위한 트림 패턴을 형성할 수도 있다. 일부 실시예들에 있어서, 상기 트림 패턴은 생략될 수도 있다.
도 37을 참조하면, 콘택 홀(370)을 채우며, 제2 불순물 영역(403)과 접촉하거나 전기적으로 연결되는 도전 콘택(475)을 형성할 수 있다. 도전 콘택(475) 상에는 예를 들면, 커패시터(490)를 형성할 수 있다. 이 경우, 도전 콘택(490)은 커패시터 콘택으로 기능할 수 있다.
예를 들면, 콘택 홀들(470) 채우는 도전막을 형성한 후, 상기 도전막의 상부를 예를 들면, CMP 공정을 통해 마스크 패턴(450)의 상면이 노출될 때까지 평탄화할 수 있다. 이에 따라, 각 콘택 홀(470) 내부에 제2 불순물 영역(403)과 접촉하는 도전 콘택(475)이 형성될 수 있다.
도전 콘택(475)과 함께 상기 더미 콘택 홀들 내에 더미 콘택들이 형성될 수 있다. 상기 더미 콘택은 도전 콘택(475) 보다 큰 부피를 가지며, 셀 영역(C)에 집중되는 공정 스트레스를 완화하는 버퍼 콘택으로 기능할 수 있다.
상기 도전막은 구리 또는 텅스텐과 같은 금속 물질을 사용하여 스퍼터링 공정, PVD 공정, ALD 공정, 또는 CVD 공정 등을 통해 형성될 수 있다. 일 실시예에 있어서, 상기 도전막은 전해 도금 혹은 무전해 도금을 통해 형성될 수도 있다. 일 실시예에 있어서, 콘택 홀(470) 내벽에 티타늄 질화물, 티타늄 등을 포함하는 배리어 도전막을 먼저 형성할 수도 있다.
이후, 도전 콘택(475)과 전기적으로 연결되는 커패시터(490)를 형성할 수 있다. 이에 따라, BCAT 구조를 갖는 디램 장치가 제조될 수 있다.
예를 들면, 마스크 패턴(450), 제2 층간 절연막(460) 및 도전 콘택(475) 상에 식각 저지막(도시되지 않음) 및 몰드막(도시되지 않음)을 형성하고, 상기 몰드막 및 상기 식각 저지막의 일부를 제거하여 도전 콘택(475)의 상면을 노출시키는 커패시터 개구부(도시되지 않음)를 형성할 수 있다.
상기 커패시터 개구부의 내벽 및 상기 몰드막의 상면을 따라 하부 전극막을 형성할 수 있다. 상기 하부 전극막 상에 희생막(도시되지 않음)을 형성한 후, 상기 몰드막의 상면이 노출되도록 상기 희생막 및 하부 전극막의 상부를 평탄화할 수 있다. 이후, 상기 희생막 및 상기 몰드막을 제거함으로써, 하부 전극(480)을 형성할 수 있다.
상기 식각 저지막 및 하부 전극(480)의 표면을 따라 유전막(485)을 형성하고, 유전막(485) 상에 상부 전극(487)을 형성하여 커패시터(490)를 형성할 수 있다. 유전막(485)은 실리콘 산화물 또는 고유전율의 금속 산화물을 사용하여 형성될 수 있다. 하부 전극(480) 및 상부 전극(487)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 또는 루테늄 등과 같은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다.
전술한 예시적인 실시예들에 따른, 미세 패턴 형성 방법은 디램 장치의 커패시터 콘택과 같이 미세 임계 치수, 미세 피치로 배열되는 반도체 장치의 구조물 형성을 위해 적용될 수 있다. 상기 미세 패턴 형성 방법은 로직 소자, 에스램(SRAM) 장치, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 각종 반도체 장치의 미세 구조물 형성을 위해 적용될 수도 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 블랭크 영역 110: 제1 패턴 영역
115: 제1 스페이스 120: 제2 패턴 영역
120a: 셀 패턴 영역 120b: 더미 패턴 영역
123: 라인 영역 125: 탭 영역
130, 130a, 130b: 제2 스페이스 200, 400: 기판
210: 식각 대상막 220, 500: 마스크 막
225: 마스크 패턴 230, 510: 버퍼막
240, 520: 제1 희생막 245: 제1 희생 패턴
250: 제1 스페이서 막 255: 제1 스페이서
260: 제1 개구부 270: 제2 희생막
275: 제2 희생 패턴 275a: 셀 희생 패턴
275b: 더미 희생 패턴 276: 라인 부분
277: 탭 부분 280, 282: 제2 스페이서
285: 제2 개구부 290, 360, 458a: 제1 홀 영역
292, 362, 458b: 제2 홀 영역 294, 364, 458c: 제3 홀 영역
296, 366: 제4 홀 영역 300, 370, 375: 제1 트림 패턴
310: 제2 트림 패턴 320: 제1 콘택 홀
330: 제3 콘택 홀 401: 제1 불순물 영역
402: 소자 분리막 403: 제2 불순물 영역
405: 액티브 패턴 409: 게이트 트렌치
428: 게이트 구조물 430: 제1 층간 절연막
437: 그루브 440: 제1 도전막
442: 제1 도전 패턴 445: 배리어 도전막
446: 배리어 도전 패턴 447: 제2 도전막
448: 제2 도전 패턴 450: 마스크 패턴
455: 도전라인 구조물 457: 스페이서
470: 콘택 홀 475: 도전 콘택
480: 하부 전극 485: 유전막
487: 상부 전극 490: 커패시터

Claims (20)

  1. 식각 대상막 상에 복수의 제1 희생 패턴들을 형성하고;
    상기 제1 희생 패턴들의 측벽들 상에 제1 스페이서들을 형성하고;
    상기 제1 희생 패턴들을 제거하고;
    상기 제1 스페이서들과 교차하며, 각각 라인 부분 및 상기 라인 부분보다 폭이 넓은 탭 부분을 포함하는 복수의 제2 희생 패턴들을 형성하고;
    상기 제2 희생 패턴들의 측벽들 상에 제2 스페이서들을 형성하고;
    상기 제2 희생 패턴들을 제거하고; 그리고
    상기 제1 스페이서들 및 상기 제2 스페이서들의 교차 영역들에 의해 정의되는 홀 영역들을 통해 상기 식각 대상막을 식각하는 것을 포함하는 미세 패턴 형성 방법.
  2. 제1항에 있어서, 상기 제1 희생 패턴들은 상기 식각 대상막의 상면에 평행하며 서로 수직한 제1 방향 및 제2 방향에 대해 경사진 제3 방향으로 연장하며,
    상기 제2 희생 패턴들은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 배열되는 미세 패턴 형성 방법.
  3. 제2항에 있어서, 상기 제1 스페이서들은 상기 제3 방향으로 연장하며, 상기 제2 스페이서들은 상기 제2 방향으로 연장하는 미세 패턴 형성 방법.
  4. 제2항에 있어서, 상기 탭 부분은 상기 제2 희생 패턴의 상기 제2 방향으로의 말단부에서 상기 라인 부분과 연결되는 미세 패턴 형성 방법.
  5. 제4항에 있어서, 상기 홀 영역들은 상기 라인 부분의 측벽 상에 형성된 상기 제2 스페이서들의 부분들 및 상기 제1 스페이서들의 교차 영역들에 의해 정의되는 제1 홀 영역들, 및 상기 탭 부분이 제거된 공간에 의해 정의되는 제2 홀 영역들을 포함하는 미세 패턴 형성 방법.
  6. 제5항에 있어서, 상기 제2 홀 영역들 각각의 사이즈는 상기 제1 홀 영역들 각각의 사이즈보다 큰 미세 패턴 형성 방법.
  7. 제5항에 있어서, 상기 제2 희생 패턴들은 셀 희생 패턴들 및 상기 셀 희생 패턴들에 대해 상기 제1 방향으로의 측부에 형성된 더미 희생 패턴을 포함하는 미세 패턴 형성 방법.
  8. 제7항에 있어서, 상기 더미 희생 패턴 및 상기 더미 희생 패턴과 이웃하는 상기 셀 희생 패턴 사이의 간격은 상기 셀 희생 패턴들 사이의 간격보다 큰 미세 패턴 형성 방법.
  9. 제8항에 있어서, 상기 홀 영역들은 상기 더미 희생 패턴 및 상기 더미 희생 패턴과 이웃하는 상기 셀 희생 패턴 사이의 공간에 형성되는 제3 홀 영역들을 더 포함하며,
    상기 제3 홀 영역들 각각의 사이즈는 상기 제1 홀 영역들 각각의 사이즈보다 큰 미세 패턴 형성 방법.
  10. 제5항에 있어서, 상기 홀 영역들은 서로 이웃하는 상기 탭 부분들 사이의 공간에 형성되는 제4 홀 영역을 더 포함하며,
    상기 제4 홀 영역은 상기 제1 홀 영역들 각각의 사이즈 및 상기 제2 홀 영역들 각각의 사이즈보다 작은 미세 패턴 형성 방법.
  11. 제1항에 있어서, 상기 제2 희생 패턴들의 상기 측벽들 상에 상기 제2 스페이서들을 형성하는 것은,
    상기 제2 희생 패턴들의 표면들을 따라 연속적으로 연장되며 이웃하는 상기 탭 부분들 사이의 공간을 완전히 채우는 제2 스페이서 막을 형성하고; 그리고
    상기 제2 스페이서 막을 부분적으로 제거하여 상기 제2 희생 패턴들의 상기 측벽들 상에 선택적으로 상기 제2 스페이서들을 형성하는 것을 포함하는 미세 패턴 형성 방법.
  12. 제11항에 있어서, 상기 제2 스페이서들에 의해 이웃하는 상기 탭 부분들 사이의 상기 공간이 완전히 충진되는 미세 패턴 형성 방법.
  13. 셀 영역 및 더미 영역을 포함하는 기판 상에 식각 대상막을 형성하고;
    상기 식각 대상막 상에 제1 더블 패터닝 공정을 통해 사선 방향으로 연장하는 복수의 제1 스페이서들을 형성하고;
    제2 더블 패터닝 공정을 통해 각각 상기 제1 스페이서들과 교차하며 직선 방향으로 연장하고, 상기 더미 영역 상에서 간격의 증감이 교대로 반복되는 복수의 제2 스페이서들을 형성하고; 그리고
    상기 제1 스페이서들 및 상기 제2 스페이서들 사이의 공간들을 통해 상기 식각 대상막을 식각하여 콘택 홀들을 형성하는 것을 포함하며,
    상기 제2 더블 패터닝 공정은,
    상기 제1 스페이서들과 교차하며 상기 직선 방향으로 연장하고, 각각 라인 부분 및 상기 라인 부분의 말단과 연결되며 상기 라인 부분보다 확장된 폭을 갖는 탭 부분을 포함하는 복수의 제2 희생 패턴들을 형성하고;
    상기 제2 희생 패턴들의 측벽들 상에 상기 제2 스페이서들을 형성하고; 그리고
    상기 제2 희생 패턴들을 제거하는 것을 포함하는 미세 패턴 형성 방법.
  14. 제13항에 있어서, 상기 제1 더블 패터닝 공정은,
    상기 식각 대상막 상에 상기 사선 방향으로 연장하는 복수의 제1 희생 패턴들을 형성하고;
    상기 제1 희생 패턴들의 측벽들 상에 상기 제1 스페이서들을 형성하고; 그리고
    상기 제1 희생 패턴들을 제거하는 것을 포함하는 미세 패턴 형성 방법.
  15. 삭제
  16. 제13항에 있어서, 상기 제1 스페이서들 및 상기 제2 스페이서들 사이의 상기 공간들 중 상기 셀 영역 상의 공간들에 의해 홀 영역들이 정의되며, 상기 제1 스페이서들 및 상기 제2 스페이서들 사이의 상기 공간들 중 상기 더미 영역 상의 공간들에 의해 더미 홀 영역들 정의되고,
    상기 더미 홀 영역들 각각은 상기 홀 영역들 각각보다 큰 사이즈를 갖는 미세 패턴 형성 방법.
  17. 제16항에 있어서, 상기 더미 홀 영역들 중 적어도 일부는 상기 탭 부분이 제거된 공간에 형성되는 미세 패턴 형성 방법.
  18. 제16항에 있어서, 이웃하는 상기 탭 부분들 사이의 공간에 의해 기생 홀 영역이 정의되며, 상기 기생 홀 영역은 상기 홀 영역들 각각보다 작은 사이즈를 갖는 미세 패턴 형성 방법.
  19. 제18항에 있어서, 상기 기생 홀 영역을 블로킹하는 트림 패턴을 형성하는 것을 더 포함하는 미세 패턴 형성 방법.
  20. 기판 상에 소자 분리막을 형성하여 상기 기판의 상부로부터 액티브 패턴들을 형성하고;
    상기 액티브 패턴들 및 상기 소자 분리막 상에 게이트 구조물들을 형성하고;
    상기 게이트 구조물들과 인접한 상기 액티브 패턴들의 상부에 소스/드레인 영역들을 형성하고;
    상기 액티브 패턴들 및 상기 소자 분리막 상에 상기 게이트 구조물들 및 상기 소스/드레인 영역들을 덮는 층간 절연막을 형성하고;
    상기 층간 절연막 상에 복수의 제1 희생 패턴들을 형성하고;
    상기 제1 희생 패턴들의 측벽들 상에 제1 스페이서들을 형성하고;
    상기 제1 희생 패턴들을 제거하고;
    상기 제1 스페이서들과 교차하며, 각각 라인 부분 및 상기 라인 부분보다 폭이 넓은 탭 부분을 포함하는 복수의 제2 희생 패턴들을 형성하고;
    상기 제2 희생 패턴들의 측벽들 상에 제2 스페이서들을 형성하고;
    상기 제2 희생 패턴들을 제거하고; 그리고
    상기 제1 스페이서들 및 상기 제2 스페이서들의 교차 영역들에 의해 정의되는 홀 영역들을 통해 상기 층간 절연막을 부분적으로 제거하여 상기 소스/드레인 영역들 중 적어도 일부의 소스/드레인 영역들을 노출시키는 콘택 홀들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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