CN109994474A - 半导体器件 - Google Patents

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Abstract

提供了一种半导体器件，所述半导体器件包括：在衬底上的位线结构；间隔物结构，所述间隔物结构包括与所述位线结构的侧壁直接接触的第一间隔物、与所述第一间隔物的外侧壁的一部分直接接触的第二间隔物以及与所述第一间隔物的上部直接接触且覆盖所述第二间隔物的外侧壁和上表面的第三间隔物，所述第二间隔物包括空气；以及接触插塞结构，所述接触插塞结构在基本垂直于所述衬底的上表面的竖直方向上延伸，并且至少在所述第二间隔物的底表面的高度和顶表面的高度之间的高度处直接接触所述第三间隔物的外侧壁。

Description

半导体器件
相关申请的交叉引用
2018年1月2日在韩国知识产权局(KIPO)提交的名为“Semiconductor Device andMethod of Manufacturing the Same(半导体器件及其制造方法)”的韩国专利申请No.10-2018-0000355通过引用的方式全文结合于本申请中。
技术领域
示例实施例涉及半导体器件及其制造方法。更具体地，示例实施例涉及动态随机存取存储器(DRAM)器件及其制造方法。
背景技术
当制造DRAM器件时，在位线与电容器接触插塞之间可能产生寄生电容。为了减小寄生电容，需要一种在位线与电容器接触插塞之间形成气隙的方法。
发明内容
根据示例实施例，提供了一种半导体器件，所述半导体器件包括：在衬底上的位线结构；间隔物结构，所述间隔物结构包括与所述位线结构的侧壁直接接触的第一间隔物、与所述第一间隔物的外侧壁的一部分直接接触的第二间隔物以及与所述第一间隔物的上部直接接触且覆盖所述第二间隔物的外侧壁和上表面的第三间隔物，所述第二间隔物包括空气；以及接触插塞结构，所述接触插塞结构在基本垂直于所述衬底的上表面的竖直方向上延伸，并且至少在所述第二间隔物的底表面的高度和顶表面的高度之间的高度处直接接触所述第三间隔物的外侧壁。
根据示例实施例，提供了一种半导体器件。所述半导体器件可以包括在衬底上的位线结构、间隔物结构、覆盖图案以及与所述覆盖图案相邻的接触插塞结构。所述位线结构可以在与所述衬底的上表面基本平行的第一方向上延伸。所述间隔物结构可以包括在与所述衬底的所述上表面基本平行且与所述第一方向基本垂直的第二方向上依次堆叠在所述位线结构的相对侧壁中的每个侧壁上的第一间隔物、第二间隔物和第三间隔物。所述第一间隔物、所述第二间隔物和所述第三间隔物可以分别包括氮化物、空气和氮化物。所述覆盖图案可以在所述衬底上沿所述第二方向延伸并覆盖所述位线结构和所述间隔物结构。所述接触插塞结构可以在基本垂直于所述衬底的上表面的竖直方向上延伸并且接触所述间隔物结构的外侧壁和所述位线结构的上表面的一部分。所述第二间隔物可以包括在所述竖直方向上与所述接触插塞结构交叠的第一部分和在所述竖直方向上与所述覆盖图案交叠的第二部分，并且所述第二间隔物的第一部分的上表面和第二部分的上表面可以彼此基本共面。
根据示例实施例，提供了一种半导体器件。所述半导体器件可以包括在衬底上的位线结构、间隔物结构、第一覆盖图案和与所述第一覆盖图案相邻的接触插塞结构。所述位线结构可以在与所述衬底的上表面基本平行的第一方向上延伸。所述间隔物结构可以包括在与所述衬底的所述上表面基本平行且与所述第一方向基本垂直的第二方向上依次堆叠在所述位线结构的相对侧壁中的每个侧壁上的第一间隔物、第二间隔物和第三间隔物。所述第一间隔物、所述第二间隔物和所述第三间隔物可以分别包括氮化物、空气和氮化物。所述第一覆盖图案可以在所述衬底上沿所述第二方向延伸并覆盖所述位线结构和所述间隔物结构。所述接触插塞结构可以在基本垂直于所述衬底的上表面的竖直方向上延伸并与所述间隔物结构的外侧壁接触。所述位线结构的被所述第一覆盖图案覆盖的部分的顶表面的高度可以低于所述位线结构的未被所述第一覆盖图案覆盖的部分的顶表面的高度。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员而言将变得显而易见，其中：
图1、图3、图5、图7、图10、图17、图19、图23和图26示出了根据示例实施例的制造半导体器件的方法中的各阶段的俯视图；以及
图2、图4、图6至图9、图11至图16、图18、图20至图22、图24至图25和图27示出了根据示例实施例的制造半导体器件的方法中的各阶段的截面图。
具体实施方式
根据以下结合附图进行的详细描述，将更清楚地理解示例实施例。
图1、图3、图5、图7、图10、图17、图19、图23和图26是示出根据示例实施例的制造半导体器件的方法的俯视图，图2、图4、图6至图9、图11至图16、图18、图20至图22、图24至图25和图27是示出根据示例实施例的制造半导体器件的方法的截面图。截面图包括分别沿相应的俯视图的线A-A'和B-B'截取的截面。
参照图1和图2，可以在衬底100上形成有源图案105，并且可以形成隔离图案110以覆盖有源图案105的侧壁。
衬底100可以包括半导体材料(例如，硅、锗、硅锗等)或III-V族半导体化合物(例如，GaP、GaAs、GaSb等)。在示例实施例中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
在示例实施例中，多个有源图案105可以形成为在第一方向和第二方向中的每个方向上彼此隔开，第一方向和第二方向可以基本上平行于衬底100的上表面并且基本上彼此垂直，并且多个有源图案105中的每一个可以在相对于第一方向和第二方向具有锐角的第三方向上延伸。
可以通过去除衬底100的上部以形成第一凹陷R1来形成有源图案105，并且可以通过在衬底100上形成隔离层以填充第一凹陷R1并且平坦化隔离层直到有源图案105的上表面被暴露来形成隔离图案110。平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺。
参照图3和图4，可以在衬底100上执行离子注入工艺以形成杂质区，并且可以部分地蚀刻有源图案105和隔离图案110以形成沿第一方向延伸的第二凹陷R2。
可以在第二凹陷R2中形成栅极结构160。栅极结构160可以包括在有源图案105的由第二凹陷R2暴露的表面上的栅极绝缘层130、在栅极绝缘层130上填充第二凹陷R2的下部的栅电极140、以及在栅电极140上填充第二凹陷R2的上部的第一覆盖图案150。栅极结构160可以沿第一方向延伸，并且多个栅极结构160可以沿第二方向形成。需要指出，图3所示的第一覆盖图案150表示第二凹陷R2中的栅极结构160的顶部，而图4的右侧(沿线B-B'的截面)表示穿过第二凹陷R2的截面。
在示例实施例中，栅极绝缘层130可以通过热氧化工艺形成在有源图案105的由第二凹陷R2暴露的表面上，并且因此可以包括氧化物，例如氧化硅。
栅电极140可以通过在栅极绝缘层130和隔离图案110上形成栅电极层以充分填充第二凹陷R2，并且通过CMP工艺和/或回蚀工艺去除栅电极层的上部来形成。因此，栅电极140可以形成在第二凹陷R2的下部中。栅电极层可以包括金属(例如，钨、钛、钽等)或金属氮化物(例如，氮化钨、氮化钛、氮化钽等)。
第一覆盖图案150可以通过在栅电极140和隔离图案110上形成第一覆盖层以填充第二凹陷R2的剩余部分，并且平坦化第一覆盖层的上部直到隔离图案110的上表面可以被暴露来形成。第一覆盖图案150可以形成在第二凹陷R2的上部中。第一覆盖层可以包括氮化物，例如氮化硅。
参照图5和图6，可以在有源图案105、隔离图案110和第一覆盖图案150上依次形成绝缘层结构200、第一导电层210和第一蚀刻掩模220。可以使用第一蚀刻掩模220蚀刻第一导电层210和绝缘层结构200，以形成暴露有源图案105的第一开口230。例如，如图5所示，第一蚀刻掩模220可以包括开口，因此第一开口230可以通过第一蚀刻掩模220的开口形成为具有相同的形状和位置。
在示例实施例中，绝缘层结构200可以包括依次堆叠的第一绝缘层170、第二绝缘层180和第三绝缘层190。第一绝缘层170可以包括氧化物，例如氧化硅；第二绝缘层180可以包括氮化物，例如氮化硅；第三绝缘层190可以包括氧化物，例如氧化硅。
第一导电层210可以包括例如掺杂的多晶硅，第一蚀刻掩模220可以包括氮化物，例如氮化硅。
在蚀刻工艺过程中，有源图案105的由第一开口230暴露的上部和与其相邻的隔离图案110的上部以及第一覆盖图案150的上部也可以被蚀刻以形成第三凹陷。也就是说，第一开口230的底部可以称为第三凹陷。在示例实施例中，第一开口230可以暴露在第三方向上延伸的每个有源图案105的中心上表面，因此可以在第一方向和第二方向中的每个方向上形成多个第一开口230。
参照图7和图8，可以形成第二导电层240以填充第一开口230。
在示例实施例中，第二导电层240可以通过在有源图案105、隔离图案110、第一覆盖图案150和第一蚀刻掩模220上形成预备第二导电层以填充第一开口230，并且通过CMP工艺和/或回蚀工艺去除预备第二导电层的上部来形成。第二导电层240可以形成为具有与第一导电层210的上表面基本共面的上表面。
在示例实施例中，多个第二导电层240可以形成为在第一方向和第二方向中的每个方向上彼此隔开，例如形成在每个第一开口230中。第二导电层240可以包括例如掺杂的多晶硅，因此可以与第一导电层210合并。
参照图9，在去除第一蚀刻掩模220之后，可以在第一导电层210和第二导电层240上依次形成第三导电层250、阻挡层270、第一金属层280和第二覆盖层290。例如，参照图7和图9，第三导电层250、阻挡层270、第一金属层280和第二覆盖层290可以覆盖衬底100的整个上表面。
在示例实施例中，第三导电层250可以包括与第一导电层210和第二导电层240的材料基本相同的材料。也就是说，第三导电层250可以包括掺杂的多晶硅，因此可以与第一导电层210和第二导电层240合并，例如，第一导电层210、第二导电层240和第三导电层250可以限定包括相同材料(例如，由相同材料组成)的单个整体结构。
阻挡层270可以包括金属(例如，钛、钽等)和/或金属氮化物(例如，氮化钛、氮化钽等)。第一金属层280可以包括金属，例如钨。第二覆盖层290可以包括氮化物，例如氮化硅。
参照图10和图11，可以蚀刻第二覆盖层290以形成第二覆盖图案295，并且可以使用第二覆盖图案295作为蚀刻掩模依次蚀刻第一金属层280、阻挡层270、第三导电层250以及第一导电层210和第二导电层240，并且也可以蚀刻位于绝缘层结构200的最上层的第三绝缘层190。例如，如图10所示，所得的层状结构可以具有在第二覆盖图案295下方沿第二方向延伸的线形。
因此，第二导电图案245、第三导电图案255、阻挡图案275、第一金属图案285和第二覆盖图案295可以依次堆叠在第一开口230中的有源图案105、隔离图案110和第一覆盖图案150上。第三绝缘图案195、第一导电图案215、第三导电图案255、阻挡图案275、第一金属图案285和第二覆盖图案295可以依次堆叠在第一开口230外部的绝缘层结构200的第二绝缘层180上。例如，参考图10至图11，虽然第二覆盖图案295(例如，图10中的右侧的覆盖图案295)下方的所得的层状结构例如连续地在第二方向上延伸，但是一些层状结构(例如，图11中的沿着线B-B'的最右边的结构)可以在第一开口230中，而一些层状结构(例如，图11中的沿着线A-A'的最右边的结构)可以在第二绝缘层180上。
如上所述，第一导电层210、第二导电层240和第三导电层250可以彼此合并，因此依次堆叠在第一开口230中的第二导电图案245和第三导电图案255以及依次堆叠在第一开口230外部的第一导电图案215和第三导电图案255可以形成一个导电图案结构265。在下文中，依次堆叠的导电图案结构265、阻挡图案275、第一金属图案285和第二覆盖图案295可以被称为位线结构305。在示例实施例中，位线结构305可以在第二方向上延伸(到图11的页面中)，并且多个位线结构305可以在第一方向上形成，即在第一方向上彼此隔开。
参照图12，可以在有源图案105、隔离图案110和第一覆盖图案150暴露的上表面、第一开口230的侧壁以及第二绝缘层180上形成第一间隔物层310，以覆盖位线结构305。可以在第一间隔物层310上依次形成第四绝缘层和第五绝缘层。例如，第四绝缘层可以共形地形成在第一间隔物层310上(例如在位线结构305上)，并且勾画出第一开口230的在位线结构305外部的部分的轮廓，并且第五绝缘层可以形成在第四绝缘层上，例如填充第一开口230的剩余部分。
第一间隔物层310可以在第二绝缘层180上覆盖位线结构305下方的第三绝缘图案195的侧壁。第一间隔物层310可以包括氮化物，例如氮化硅。第四绝缘层可以包括氧化物，例如氧化硅。第五绝缘层可以包括氮化物，例如氮化硅。第五绝缘层可以充分地填充第一开口230。
可以通过蚀刻工艺蚀刻第四绝缘层和第五绝缘层。在示例实施例中，蚀刻工艺可以包括湿蚀刻工艺，并且可以去除第四绝缘层和第五绝缘层的除了其在第一开口230(图12)中的部分之外的所有部分。因此，第一间隔物层310的几乎整个表面(即，第一间隔物层310的除了其在第一开口230中的部分之外的所有部分)可以被暴露，并且第四绝缘层和第五绝缘层的保留在第一开口230中的部分可以分别形成第四绝缘图案320和第五绝缘图案330。
参照图13，可以在第一间隔物层310的暴露表面以及第四绝缘层320和第五绝缘图案330的在第一开口230中的部分上形成第二间隔物层，例如，
第二间隔物层可以完全覆盖第一间隔物层310的暴露表面以及第四绝缘层320和第五绝缘图案330的在第一开口230中的部分。如图13所示，可以各向异性地蚀刻第二间隔物层，以在第一间隔物层310以及第四绝缘层320和第五绝缘图案330的表面上形成第二间隔物340，以覆盖位线结构305的侧壁。第二间隔物340可以包括氧化物，例如氧化硅。
可以使用第二覆盖图案295和第二间隔物340作为蚀刻掩模来执行干蚀刻工艺，以形成暴露有源图案105的上表面的第二开口350，并且隔离图案110和第一覆盖图案150的上表面也可以由第二开口350暴露。通过干蚀刻工艺，可以去除第一间隔物层310的在第二覆盖图案295和第二绝缘层180上的部分，因此可以形成第一间隔物315以覆盖位线结构305的侧壁。在干蚀刻工艺期间，可以部分地去除第一绝缘层170和第二绝缘层180，以分别形成第一绝缘图案175和第二绝缘图案185。依次堆叠在位线结构305下方的第一绝缘图案175、第二绝缘图案185和第三绝缘图案195可以形成绝缘图案结构。例如，第一间隔物315和第二间隔物340中的每一个可以沿着位线结构305的每个侧壁的整个长度在第二方向上例如连续地延伸。
参考图14，可以形成第一牺牲图案360来填充第二开口350并且覆盖位线结构305的侧壁上的第二间隔物340的下部，例如，第二间隔物340的上部可以保持暴露。可以通过例如沿着在第二方向上的整个长度形成第一牺牲层以填充第二开口350并覆盖位线结构305，并且去除第一牺牲层的上部来形成第一牺牲图案360。第一牺牲层可以包括例如硬掩模上硅(SOH)、无定形碳层(ACL)等。
可以通过CMP工艺和/或回蚀工艺去除第一牺牲层的上部。在示例实施例中，第一牺牲图案360的上表面可以高于第一金属图案285的上表面。
第二间隔物340的未被第一牺牲图案360覆盖的上部可以被去除。在示例实施例中，第二间隔物340的上部可以通过湿蚀刻工艺去除。如图14所示，可以仅去除位于位线结构305的侧壁上的第二间隔物340的未被第一牺牲图案360覆盖的上部，并且通过平坦化工艺，第一牺牲图案360的上表面可以具有恒定的高度，从而在蚀刻工艺之后，第二间隔物340的剩余部分可以具有恒定的高度。例如，如图14所示，第一牺牲图案360的上表面和第二间隔物340的上表面可以彼此处于恒定的高度和水平面。
参照图15，可以去除第一牺牲图案360，并且可以在位线结构305的第二覆盖图案295的上表面、第一间隔物315的位于第二覆盖图案295的上侧壁上的部分、第二间隔物340、第四绝缘图案320和第五绝缘图案330的上表面的一部分、由第二开口350暴露的有源图案105、隔离图案110以及第一覆盖图案150的上表面上例如共形地形成第三间隔物层370。第三间隔物层370可以包括氮化物，例如氮化硅。
参照图16，可以在第三间隔物层370上形成第一绝缘中间层380，例如以覆盖第三间隔物层370的最上表面。接下来，可以平坦化第一绝缘中间层380，直到第三间隔物层370的顶表面可以被暴露，例如，第一绝缘中间层380和第三间隔物层370的顶表面可以彼此齐平。第一绝缘中间层380可以包括氧化物，例如氧化硅，并且平坦化工艺可以包括CMP工艺和/或回蚀工艺。
参照图17和图18，可以在第一绝缘中间层380以及第三间隔物层370暴露的顶表面上形成第二蚀刻掩模390。例如，如图17所示，第二蚀刻掩模390的线性部分可以在第一方向上彼此平行地延伸，使得第一绝缘中间层380的一些部分可以暴露在第二蚀刻掩模390的相邻的线性部分之间。
可以使用第二蚀刻掩模390通过干蚀刻工艺蚀刻第一绝缘中间层380的暴露部分，以形成第三开口400。即，参考图17，可以去除第一绝缘中间层380以在第二蚀刻掩模390的线性部分之间形成第三开口400，因此位线结构305的部分可以通过第三开口400暴露。
在示例实施例中，第二蚀刻掩模390可以沿第一方向延伸，并且多个第二蚀刻掩模390可以沿第二方向形成。每个第二蚀刻掩模390可以不与栅极结构160交叠。即，第三开口400可以与栅极结构160交叠。
通过干蚀刻工艺，可以去除第三间隔物层370的将位线结构305的第二覆盖图案295的上部以及第一覆盖图案150进行覆盖的部分，以形成覆盖位线结构305的侧壁的第三间隔物375。另外，可以部分地去除第一间隔物315的在第二覆盖图案295的上侧壁上的部分和第二覆盖图案295的上部。例如，如图18所示，即使第一间隔物315和第三间隔物375在第三开口400中的高度减小，第二间隔物340也可以沿着位线结构305的整个长度在第二方向上被第一间隔物315和第三间隔物层370完全包围。
如参照图15所示，去除第二间隔物340的上部，使得第二间隔物340可以不形成在第二覆盖图案295的上侧壁上，因此，第二间隔物340可以被第三间隔物层370充分保护。因此，第二间隔物340不会被干蚀刻工艺暴露或损坏，使得第二间隔物340的上表面可以具有(例如，保持)恒定的高度。
参照图19和图20，可以去除第二蚀刻掩模390以暴露第一绝缘中间层380的上表面，并且可以形成第三覆盖图案410以填充第三开口400。第三覆盖图案410可以如下形成：通过在第一覆盖图案150的上表面、第二覆盖图案295的上表面、第一间隔物315和第三间隔物375以及第一绝缘中间层380的暴露的上表面上形成第三覆盖层以填充第三开口400，并且将第三覆盖层平坦化，直到第一绝缘中间层380的上表面可以被暴露。
第三覆盖图案410可以包括氮化物，例如氮化硅，因此可以与第一覆盖图案150和第二覆盖图案295以及第一间隔物315和第三间隔物375中的一个或多个合并。平坦化工艺可以包括CMP工艺和/或回蚀工艺。
可以去除上表面被暴露的第一绝缘中间层380以形成暴露第三间隔物层370的第四开口420，例如，第四开口420可以限定在相邻的第三覆盖图案410之间以暴露第三间隔物层370。在示例实施例中，可以通过湿蚀刻工艺去除第一绝缘中间层380。因此，与用于形成第三开口400的干蚀刻工艺相比，覆盖位线结构305的第三间隔物层370可以几乎不被去除。
可以各向异性地蚀刻暴露的第三间隔物层370以形成覆盖位线结构305的第三间隔物375。第一间隔物315、第二间隔物340和第三间隔物375可称为初步间隔物结构。使用第三间隔物375和第二覆盖图案295作为蚀刻掩模，可以通过干蚀刻工艺蚀刻有源图案105的上部，以形成连接到第四开口420的第五开口430。即，第五开口430可以形成在相邻的位线结构305之间的有源图案105中，并且与第四开口420流体连通，例如，第五开口430可以在第四开口420的底部和延伸部分中。在干蚀刻工艺期间，也可以蚀刻隔离图案110的与有源图案105的上部相邻的上部。
在示例实施例中，在形成第四开口420和第五开口430之后，位线结构305的由第四开口420暴露的部分的上表面(即，图20的左侧)的高度可以大于位线结构305的由第三开口400暴露的部分的上表面(即，图20的右侧)的高度。
参照图21，可以形成下接触插塞440以填充第五开口430以及第四开口420的下部。下接触插塞440可以通过在有源图案105和隔离图案110的由第五开口430、第三间隔物375、第二覆盖图案295和第三覆盖图案410暴露的上表面上形成第四导电层并且去除第四导电层的上部来形成。可以通过CMP工艺和/或回蚀工艺去除第四导电层的上部。
下接触插塞440可以包括例如掺杂的多晶硅。在示例实施例中，下接触插塞440的上表面可以低于第一金属图案285的上表面，然而，实施例不限于此。当形成下接触插塞440时，可以不完全填充第五开口430，从而可以在下接触插塞440中形成气隙。
参照图22，可以在下接触插塞440上形成金属硅化物图案450，并且可以在金属硅化物图案450、第三间隔物375以及第二覆盖图案295和第三覆盖图案410上形成上接触插塞层460。金属硅化物图案450可以通过在下接触插塞440、第三间隔物375以及第二覆盖图案295和第三覆盖图案410上形成第二金属层、对第二金属层执行热处理并且去除第二金属层的未反应部分来形成。第二金属层可以包括例如钴、镍、钛等，因此，金属硅化物图案450可以包括例如硅化钴、硅化镍、硅化钛等。
如图18至图22所示，第三间隔物层370可以形成为覆盖位线结构305，并且各向异性地蚀刻第三间隔物层370，以形成覆盖位线结构305的侧壁(例如，整个侧壁)的第三间隔物375，并且下接触插塞440可以形成在第三间隔物375之间，从而没有残余物(例如，第三间隔物层375的氮化物)会保留在下接触插塞440上。具体地，下接触插塞440可以通过形成第四导电层并去除第四导电层的上部来形成，并且在下接触插塞440的形成期间，在预备间隔物结构上可以不形成额外的间隔物结构。
在根据对比实施例的制造半导体器件的方法中，例如，可以去除第四导电层的上部，可以在第三间隔物375和第四导电层上形成第四间隔物层，并且可以再次去除第四间隔物层和第四导电层，从而可以在初步间隔物结构的上侧壁上进一步形成第四间隔物。因此，在比下接触插塞440的上表面高的高度处，包括第四间隔物的对比初步间隔物结构的上部的宽度可以大于对比初步间隔物结构的下部的宽度。
然而，在示例实施例中，下接触插塞440可以通过简单的工艺形成，因此，金属硅化物图案450可以很好地形成在下接触插塞440上。因此，下接触插塞440与上接触插塞层460之间的接触电阻可以较低。上接触插塞层460可以包括金属(例如，钨、铝、铜等)和/或掺杂的多晶硅。
参照图23和图24，可以将上接触插塞层460图案化以形成上接触插塞465(即，图23中的阴影圆)。上接触插塞465可以通过在上接触插塞层460上形成第三蚀刻掩模，并且使用第三蚀刻掩模蚀刻上接触插塞层460的上部、第二覆盖图案295的上部以及第一间隔物315和第二间隔物375的上部来形成。可以通过蚀刻工艺形成第六开口470，以暴露第二间隔物340的上表面，例如，第六开口470可以是限定在上接触插塞465与第三覆盖图案410之间的开口(图23)。
在示例实施例中，多个上接触插塞465可以在第一方向和第二方向中的每一个方向上形成，并且当在俯视图中观察时，多个上接触插塞465可以以蜂窝图案布置(图23)。在图23中，每个上接触插塞465的上表面不与第三覆盖图案410交叠，然而，实施例不限于此，例如，每个上接触插塞465的上表面可以部分地与第三覆盖图案410交叠。在俯视图中，每个上接触插塞465可以具有例如圆形、椭圆形、多边形等形状。
依次堆叠的下接触插塞440、金属硅化物图案450和上接触插塞465可以形成接触插塞结构。可以去除暴露的第二间隔物340以形成连接到第六开口470的第七开口480。第二间隔物340可以通过例如湿蚀刻工艺去除。
在示例实施例中，在位于沿第二方向延伸的位线结构305的侧壁上的第二间隔物340中，不仅可以去除第二间隔物340的由第六开口470暴露的部分，而且可以去除第二间隔物340的与所暴露的部分平行的部分。即，不仅可以去除第二间隔物340的由第六开口470暴露而未被上接触插塞465覆盖的部分(暴露部分)，而且还可以去除第二间隔物340的在第二方向上与其暴露部分相邻的被第三覆盖图案410覆盖的部分(被覆盖的部分)以及第二间隔物340的在第二方向上与其被覆盖的部分相邻的被上接触插塞465覆盖的部分。换句话说，整个第二间隔物340可通过第六开口470去除，从而第七开口480可沿位线结构305的侧壁的整个长度在第二方向上连续延伸(例如，第七开口480在图23中由实线和虚线表示)。
详细地，如参照图14、图17和图18所示，第二间隔物340的未被第三覆盖图案410覆盖的部分的上表面的高度可以基本上等于第二间隔物340的被第三覆盖图案410覆盖的部分的上表面的高度。因此，在去除第二间隔物340期间，第二间隔物340的由第六开口470暴露的部分的上表面的高度可以基本上等于第二间隔物340的由第三覆盖图案410覆盖的部分的上表面的高度，因此，当在湿蚀刻工艺期间去除第二间隔物340的暴露部分时，可以容易地去除第二间隔物340的与其暴露部分相邻且被第三覆盖图案410覆盖的部分。另外，当第二间隔物340的被第三覆盖图案410覆盖的部分被去除时，也可以容易地去除第二间隔物340的与其被覆盖的部分相邻并被上接触插塞465覆盖的部分。
参照图25，可以形成包括第二绝缘中间层490和第三绝缘中间层500的绝缘中间层结构510以填充第六开口470。可以通过在第六开口470的底部、上接触插塞465和第三覆盖图案410上形成第二绝缘中间层490，并且在第二绝缘中间层490上形成第三绝缘中间层500以填充第六开口470的剩余部分来形成绝缘中间层结构510。
第二绝缘中间层490可以包括具有差的间隙填充特性的材料，因此，位于第六开口470下方的第七开口480的下部可能未被填充而是保持为气隙520。气隙520可以称为空气间隔物，并且可以与第一间隔物315和第三间隔物375一起形成间隔物结构。即，气隙520可以是包括空气的间隔物。第三绝缘中间层500可以包括氧化物，例如氧化硅。
如上所述，不仅可以容易地去除第二间隔物340的被第三覆盖图案410覆盖的部分，而且可以容易地去除第二间隔物340的被上接触插塞465覆盖的部分，因此可以在位线结构305的侧壁上形成气隙520。换句话说，气隙520可以形成在绝缘中间层结构510下方(即，在第六开口470中形成第二绝缘中间层490期间)，并且可以限定在第三覆盖图案410下方和上接触插塞465下方(即，在通过去除整个第二间隔物340形成第七开口480期间)。这样，气隙520可以沿着位线结构305的侧壁的整个长度在第二方向上形成。因此，可以有效地减小位线结构305与上接触插塞465和/或下接触插塞440之间的寄生电容。
参照图26和图27，可以形成电容器570以接触上接触插塞465的上表面。即，可以在上接触插塞465和绝缘中间层结构510上依次形成蚀刻停止层530和模制层，并且部分地蚀刻蚀刻停止层530和模制层，以形成暴露上接触插塞465的上表面的第八开口。
可以在第八开口的侧壁、上接触插塞465的暴露的上表面以及模制层上形成下电极层，可以在下电极层上形成第二牺牲层，以充分填充第八开口的剩余部分，并且可以将下电极层的上部和第二牺牲层的上部平坦化，直到可以暴露出模制层的上表面以划分下电极层。可以通过例如湿蚀刻工艺去除剩余的第二牺牲层和模制层，因此，可以在上接触插塞465的暴露的上表面上形成圆柱形下电极540。或者，可以形成填充第八开口的柱状下电极540。
可以在下电极540和蚀刻停止层530上形成介电层550，并且可以在介电层550上形成上电极560，以形成包括下电极540、介电层550和上电极560的电容器570。
在示例实施例中，下电极540和上电极560可以包括基本相同的材料，例如掺杂的多晶硅或金属。介电层550可以包括氧化物(例如，氧化硅、金属氧化物等)和/或包括氮化物(例如，氮化硅、金属氮化物等)。介电层550中包含的金属可以包括例如铝、锆、钛、铪等。可以形成第四绝缘中间层580以覆盖电容器570，这可以完成半导体器件。
如上所述，在制造半导体器件的方法中，在形成用于第三覆盖图案410的第三开口400之前，可以去除第二间隔物340的上部，并且可以形成第三间隔物层370以覆盖第二间隔物340。因此，当形成第三开口400时，即使第二覆盖图案295和第三间隔物层370被部分去除，第二间隔物340也不会被暴露，因此第二间隔物340的无论哪个部分都可以具有恒定的高度。
因此，当通过去除第二间隔物340来形成用于形成空气间隔物520的第七开口480时，也可以容易地去除第二间隔物340的未被第六开口470暴露的部分(即，第二间隔物340的被第三覆盖图案410覆盖的部分)，此外，也可以容易地去除第二间隔物340的被上接触插塞465覆盖的部分。即，第二间隔物340的被第三覆盖图案410覆盖的部分被去除，以便用作去除第二间隔物340的被上接触插塞465覆盖的部分的路径。结果，空气间隔物520可以形成在沿第二方向延伸的位线结构305的整个侧壁上，例如以代替被去除的第二间隔物340，因此，可有效地减小位线结构305与接触插塞结构之间的寄生电容。
在形成第三间隔物375以暴露有源图案105之后，下接触插塞440可以形成在暴露的有源图案105上，并且金属硅化物图案450可以直接形成在下接触插塞440上。因此，包括例如氮化物的残留物不会保留在下接触插塞440上，从而可以通过金属硅化物图案450有效地减小下接触插塞440与上接触插塞465之间的接触电阻。
根据示例实施例的半导体器件可以包括位线结构305、间隔物结构和接触插塞结构。
位线结构305可以在基本垂直于衬底100的上表面的垂直方向上延伸，并且可以包括在垂直方向上依次堆叠的导电图案结构265、阻挡图案275、金属图案285和第二覆盖图案295。在示例实施例中，位线结构305可以在第二方向上延伸。
间隔物结构可以形成在位线结构305的每个相对侧壁上，因此可以在第二方向上延伸。间隔物结构可以包括在位线结构305的每个相对侧壁上沿第一方向依次堆叠的第一间隔物315、空气间隔物520和第三间隔物375。
第一间隔物315可直接接触位线结构305的侧壁，空气间隔物520可直接接触第一间隔物315的外侧壁的一部分，并且第三间隔物375可直接接触第一间隔物315的上部并覆盖空气间隔物520的外侧壁和上表面。在示例实施例中，空气间隔物520的上表面可以低于第一间隔物315和第三间隔物375的上表面，并且可以被第三间隔物375覆盖。在示例实施例中，空气间隔物520的上表面可以沿着第二方向具有恒定的高度。
接触插塞结构可以在竖直方向上延伸，并且可以包括在竖直方向上依次堆叠的下接触插塞440、金属硅化物图案450和上接触插塞465。在示例实施例中，金属硅化物图案450可以设置在金属图案285的底部与顶部之间的高度处。在示例实施例中，接触插塞结构可以在空气间隔物520的底部与顶部之间的高度处直接接触第三间隔物375的外侧壁。
隔离图案110可以形成在衬底100上，因此可以限定被隔离图案110包围的有源图案105。半导体器件还可以包括在有源图案105和隔离图案110上沿第一方向延伸的栅极结构160，并且位线结构305可以在有源图案105、隔离图案110和栅极结构160上沿第二方向延伸。在示例实施例中，可以在第一方向和第二方向中的每个方向上形成多个有源图案105，可以在第二方向上形成多个栅极结构160，并且可以在第一方向上形成多个位线结构305。
凹陷230可以形成在有源图案105、隔离图案110和栅极结构160上，并且第一间隔物315可以覆盖位线结构305的在凹陷230中的部分的侧壁以及凹陷230的底部。第四绝缘图案320可以形成第一间隔物315的在凹陷230中的部分上，而对凹陷230的剩余部分进行填充的第五绝缘图案330可以形成在第四绝缘图案320上。在示例实施例中，空气间隔物520和第三间隔物375可以分别接触第五绝缘图案330的上表面和第四绝缘图案320的上表面。
绝缘图案结构可以包括依次堆叠在有源图案105和绝缘图案110的在其上没有凹陷230且在位线结构305之间的部分上的第一绝缘图案175、第二绝缘图案185和第三绝缘图案195。第二绝缘图案185可以接触具有“L”形状的截面的第一间隔物315的底部，并且第三绝缘图案195可以接触位线结构305的底部。
在示例实施例中，凹陷230中的位线结构305的位于栅极结构160上的部分可以具有从其顶部向底部逐渐减小的宽度。
半导体器件还可以包括在栅极结构160上沿第一方向延伸并覆盖位线结构305和间隔物结构的第三覆盖图案410。
在示例实施例中，位线结构305的被第三覆盖图案410覆盖的部分的顶表面的高度可以低于位线结构305的未被第三覆盖图案410覆盖的部分的顶表面的高度。在示例实施例中，空气间隔物520的在竖直方向上与第三覆盖图案410交叠的部分的上表面可以与空气间隔物520的在竖直方向上与接触插塞结构交叠的部分的上表面基本共面。
半导体器件还可以包括延伸穿过位线结构305的上部和接触插塞结构的上部并与空气间隔物520的上表面接触的绝缘中间层510以及与接触插塞结构的上表面接触的电容器570。
通过总结和回顾，示例实施例提供了具有良好的特性的半导体器件。即，在根据示例实施例的制造半导体器件的方法中，可以在位线结构的整个侧壁上形成空气间隔物，因此可以减小位线结构与接触插塞结构之间的寄生电容。残留物不会留在下接触插塞上，因此金属硅化物图案可以很好地形成在其上。因此，由于金属硅化物图案，可以有效地减小下接触插塞与上接触插塞之间的接触电阻。
在此已经公开了示例实施例，尽管使用了特定术语，但是它们仅以一般的和描述性的意义使用和解释，而不是为了限制的目的。在一些情况下，对于到提交本申请时为止的本领域普通技术人员而言将明显的是，结合具体实施例描述的特征、特性和/或元件可以单独使用，或与结合其他实施例描述的特征、特性和/或元件组合使用，除非另有明确说明。因此，本领域的技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
位于衬底上的位线结构；
间隔物结构，所述间隔物结构包括：
第一间隔物，所述第一间隔物与所述位线结构的侧壁直接接触；
第二间隔物，所述第二间隔物与所述第一间隔物的外侧壁的一部分直接接触，所述第二间隔物包括空气；以及
第三间隔物，所述第三间隔物与所述第一间隔物的上部直接接触，并且覆盖所述第二间隔物的外侧壁和上表面；以及
接触插塞结构，所述接触插塞结构在与所述衬底的上表面垂直的竖直方向上延伸，并且至少在所述第二间隔物的底表面的高度和顶表面的高度之间的高度处直接接触所述第三间隔物的外侧壁。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括：
有源图案，所述有源图案在所述衬底上由隔离图案限定；以及
栅极结构，所述栅极结构在所述有源图案和所述隔离图案上沿与所述衬底的上表面平行的第一方向延伸，
其中，所述位线结构在所述有源图案、所述隔离图案和所述栅极结构上沿与所述衬底的所述上表面平行且与所述第一方向交叉的第二方向延伸。
3.根据权利要求2所述的半导体器件，所述半导体器件还包括位于所述有源图案、所述隔离图案和所述栅极结构中的凹陷，所述第一间隔物覆盖所述位线结构的在所述凹陷中的部分的侧壁以及所述凹陷的底部。
4.根据权利要求3所述的半导体器件，所述半导体器件还包括：
第一绝缘图案，所述第一绝缘图案位于所述第一间隔物的在所述凹陷中的部分上；以及
第二绝缘图案，所述第二绝缘图案位于所述第一绝缘图案上，并且填充所述凹陷的剩余部分。
5.根据权利要求4所述的半导体器件，其中，所述第二间隔物和所述第三间隔物分别与所述第二绝缘图案的上表面和所述第一绝缘图案的上表面接触。
6.根据权利要求4所述的半导体器件，其中，所述第二间隔物和所述第三间隔物分别包括氧化物和氮化物。
7.根据权利要求3所述的半导体器件，所述半导体器件还包括位于所述位线结构与所述有源图案和所述隔离图案的其上没有凹陷的部分之间的绝缘图案结构。
8.根据权利要求7所述的半导体器件，其中：
所述绝缘图案结构包括依次堆叠的第三绝缘图案、第四绝缘图案和第五绝缘图案，
所述第四绝缘图案接触所述第一间隔物的底部，所述第五绝缘图案接触所述位线结构的底部。
9.根据权利要求8所述的半导体器件，其中，所述第三绝缘图案、所述第四绝缘图案和所述第五绝缘图案分别包括氧化物、氮化物和氧化物。
10.根据权利要求3所述的半导体器件，其中，在所述凹陷中的所述位线结构的在所述栅极结构上的部分具有从其顶部向底部逐渐减小的宽度。
11.根据权利要求2所述的半导体器件，所述半导体器件还包括在所述栅极结构上沿所述第一方向延伸并覆盖所述位线结构和所述间隔物结构的第一覆盖图案。
12.根据权利要求2所述的半导体器件，其中，所述第二间隔物的上表面沿着所述第二方向具有恒定的高度。
13.根据权利要求1所述的半导体器件，其中：
所述位线结构包括依次堆叠的导电图案、阻挡图案、金属图案和第二覆盖图案，
所述接触插塞结构包括依次堆叠的下接触插塞、金属硅化物图案和上接触插塞，
所述金属硅化物图案处于所述金属图案的底部的高度和顶部的高度之间的高度处。
14.根据权利要求13所述的半导体器件，其中，所述间隔物结构在比所述金属硅化物图案的上表面的高度高的高度处不包括宽度从其底部向顶部逐渐增加的部分。
15.一种半导体器件，所述半导体器件包括：
位于衬底上的位线结构，所述位线结构在与所述衬底的上表面平行的第一方向上延伸；
间隔物结构，所述间隔物结构包括在与所述衬底的所述上表面平行且与所述第一方向垂直的第二方向上依次堆叠在所述位线结构的相对侧壁中的每个侧壁上的第一间隔物、第二间隔物和第三间隔物，所述第一间隔物、所述第二间隔物和所述第三间隔物分别包括氮化物、空气和氮化物；
覆盖图案，所述覆盖图案在所述衬底上沿所述第二方向延伸并覆盖所述位线结构和所述间隔物结构；以及
与所述覆盖图案相邻的接触插塞结构，所述接触插塞结构在垂直于所述衬底的所述上表面的竖直方向上延伸，并与所述间隔物结构的外侧壁以及所述位线结构的上表面的一部分接触，
其中，所述第二间隔物包括在所述竖直方向上与所述接触插塞结构交叠的第一部分和在所述竖直方向上与所述覆盖图案交叠的第二部分，并且所述第二间隔物的所述第一部分的上表面和所述第二部分的上表面彼此共面。
16.根据权利要求15所述的半导体器件，其中，所述第二间隔物的上表面低于所述第一间隔物的上表面和所述第三间隔物的上表面，并且被所述第三间隔物覆盖。
17.根据权利要求15所述的半导体器件，所述半导体器件还包括延伸穿过所述位线结构的上部和所述接触插塞结构的上部并与所述第二间隔物的上表面接触的绝缘中间层结构。
18.根据权利要求15所述的半导体器件，所述半导体器件还包括：
有源图案，所述有源图案在所述衬底上由隔离图案限定；以及
栅极结构，所述栅极结构在所述有源图案和所述隔离图案上沿所述第二方向延伸，
其中，所述覆盖图案在所述栅极结构上沿所述第二方向延伸，并且
其中，所述位线结构在所述有源图案、所述隔离图案和所述栅极结构上沿所述第一方向延伸。
19.一种半导体器件，所述半导体器件包括：
位于衬底上的位线结构，所述位线结构在与所述衬底的上表面平行的第一方向上延伸；
间隔物结构，所述间隔物结构包括在与所述衬底的所述上表面平行且与所述第一方向垂直的第二方向上依次堆叠在所述位线结构的相对侧壁中的每个侧壁上的第一间隔物、第二间隔物和第三间隔物，所述第一间隔物、所述第二间隔物和所述第三间隔物分别包括氮化物、空气和氮化物；
第一覆盖图案，所述第一覆盖图案在所述衬底上沿所述第二方向延伸并覆盖所述位线结构和所述间隔物结构；以及
与所述覆盖图案相邻的接触插塞结构，所述接触插塞结构在垂直于所述衬底的上表面的竖直方向上延伸并接触所述间隔物结构的外侧壁，
其中，所述位线结构的被所述第一覆盖图案覆盖的部分的顶表面的高度低于所述位线结构的未被所述第一覆盖图案覆盖的部分的顶表面的高度。
20.根据权利要求19所述的半导体器件，其中：
所述位线结构包括依次堆叠的导电图案、阻挡图案、金属图案和第二覆盖图案，
所述接触插塞结构包括依次堆叠的下接触插塞、金属硅化物图案和上接触插塞，
所述金属硅化物图案处于所述金属图案的底部的高度和顶部的高度之间的高度处。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111710679A (zh) * 2020-06-24 2020-09-25 福建省晋华集成电路有限公司 存储器及其形成方法
CN112397511A (zh) * 2019-08-14 2021-02-23 南亚科技股份有限公司 具有气隙结构的半导体元件及其制备方法
CN113707602A (zh) * 2021-08-25 2021-11-26 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
WO2022028164A1 (zh) * 2020-08-05 2022-02-10 长鑫存储技术有限公司 半导体结构及其制作方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10347643B1 (en) * 2018-06-07 2019-07-09 Micron Technology, Inc. Methods of forming integrated assemblies having dielectric regions along conductive structures
KR20210037211A (ko) * 2019-09-27 2021-04-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20210051401A (ko) * 2019-10-30 2021-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20210087352A (ko) * 2020-01-02 2021-07-12 삼성전자주식회사 에어 스페이서를 가지는 반도체 소자
US11665885B2 (en) 2020-05-29 2023-05-30 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor memory device
CN114068420B (zh) * 2020-08-05 2024-06-07 长鑫存储技术有限公司 一种存储器的形成方法和存储器
US20220045066A1 (en) * 2020-08-05 2022-02-10 Changxin Memory Technologies, Inc. Semiconductor structure and method of manufacturing same
CN114284214B (zh) * 2020-09-27 2024-07-02 长鑫存储技术有限公司 半导体器件及其制备方法、存储装置
KR20220060086A (ko) * 2020-11-03 2022-05-11 삼성전자주식회사 반도체 소자
KR20220062959A (ko) * 2020-11-09 2022-05-17 삼성전자주식회사 반도체 장치
US11437384B1 (en) * 2021-04-12 2022-09-06 Nanya Technology Corporation Semiconductor memory device and method for manufacturing the same
US11942425B2 (en) * 2022-04-19 2024-03-26 Nanya Technology Corporation Semiconductor structure having contact structure

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW452940B (en) * 1998-05-27 2001-09-01 Vanguard Int Semiconduct Corp A word line resistance reduction method and design for high density memory with relaxed metal pitch
US20040238867A1 (en) * 2003-05-26 2004-12-02 Park Je-Min Semiconductor memory device and method of manufacturing the same
CN102157527A (zh) * 2009-12-31 2011-08-17 三星电子株式会社 半导体存储器件
US20130134494A1 (en) * 2011-11-30 2013-05-30 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US20140061736A1 (en) * 2012-09-06 2014-03-06 Yoo-Sang Hwang Semiconductor device and method of manufacturing the same
US20150061134A1 (en) * 2013-08-30 2015-03-05 Eun-Ok Lee Semiconductor devices including air gap spacers and methods of manufacturing the same
CN104425511A (zh) * 2013-08-29 2015-03-18 三星电子株式会社 具有垂直沟道结构的半导体器件
US20150126013A1 (en) * 2013-11-07 2015-05-07 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
US20150262625A1 (en) * 2014-03-17 2015-09-17 Samsung Electronics Co., Ltd. Semiconductor device having air-gap

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063852A (ko) * 1999-12-24 2001-07-09 박종섭 반도체소자의 자기정렬적인 콘택 형성방법
US6492245B1 (en) * 2001-10-16 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming air gap isolation between a bit line contact structure and a capacitor under bit line structure
KR101979752B1 (ko) * 2012-05-03 2019-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101917815B1 (ko) * 2012-05-31 2018-11-13 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20150012033A (ko) * 2013-07-24 2015-02-03 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102154085B1 (ko) 2014-02-12 2020-09-09 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102321390B1 (ko) 2014-12-18 2021-11-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102188063B1 (ko) * 2015-01-21 2020-12-07 삼성전자 주식회사 반도체 소자
KR102403604B1 (ko) 2015-08-31 2022-05-30 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW452940B (en) * 1998-05-27 2001-09-01 Vanguard Int Semiconduct Corp A word line resistance reduction method and design for high density memory with relaxed metal pitch
US20040238867A1 (en) * 2003-05-26 2004-12-02 Park Je-Min Semiconductor memory device and method of manufacturing the same
CN102157527A (zh) * 2009-12-31 2011-08-17 三星电子株式会社 半导体存储器件
US20130134494A1 (en) * 2011-11-30 2013-05-30 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US20140061736A1 (en) * 2012-09-06 2014-03-06 Yoo-Sang Hwang Semiconductor device and method of manufacturing the same
CN104425511A (zh) * 2013-08-29 2015-03-18 三星电子株式会社 具有垂直沟道结构的半导体器件
US20150061134A1 (en) * 2013-08-30 2015-03-05 Eun-Ok Lee Semiconductor devices including air gap spacers and methods of manufacturing the same
US20150126013A1 (en) * 2013-11-07 2015-05-07 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
US20160329337A1 (en) * 2013-11-07 2016-11-10 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
US20150262625A1 (en) * 2014-03-17 2015-09-17 Samsung Electronics Co., Ltd. Semiconductor device having air-gap

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397511A (zh) * 2019-08-14 2021-02-23 南亚科技股份有限公司 具有气隙结构的半导体元件及其制备方法
CN111710679A (zh) * 2020-06-24 2020-09-25 福建省晋华集成电路有限公司 存储器及其形成方法
WO2022028164A1 (zh) * 2020-08-05 2022-02-10 长鑫存储技术有限公司 半导体结构及其制作方法
CN114068545A (zh) * 2020-08-05 2022-02-18 长鑫存储技术有限公司 半导体结构及其制作方法
CN114068545B (zh) * 2020-08-05 2024-09-20 长鑫存储技术有限公司 半导体结构及其制作方法
CN113707602A (zh) * 2021-08-25 2021-11-26 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
WO2023024344A1 (zh) * 2021-08-25 2023-03-02 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN113707602B (zh) * 2021-08-25 2023-10-27 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构

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