CN104425511A - 具有垂直沟道结构的半导体器件 - Google Patents

具有垂直沟道结构的半导体器件 Download PDF

Info

Publication number
CN104425511A
CN104425511A CN201410437175.9A CN201410437175A CN104425511A CN 104425511 A CN104425511 A CN 104425511A CN 201410437175 A CN201410437175 A CN 201410437175A CN 104425511 A CN104425511 A CN 104425511A
Authority
CN
China
Prior art keywords
layer
channel
channel structure
substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410437175.9A
Other languages
English (en)
Other versions
CN104425511B (zh
Inventor
李昌炫
朴镇泽
朴泳雨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority to CN201910951061.9A priority Critical patent/CN110600479B/zh
Publication of CN104425511A publication Critical patent/CN104425511A/zh
Application granted granted Critical
Publication of CN104425511B publication Critical patent/CN104425511B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Abstract

本发明提供具有垂直沟道结构的半导体器件。该半导体器件可以包括半导体衬底、地选择栅极电极和沟道结构。沟道结构可以在垂直于衬底的顶表面的第一方向上延伸穿过地选择栅极电极，并且包括沟道层、沟道接触层和台阶部分。沟道接触层可以接触衬底并且包括在垂直于第一方向的第二方向上的第一宽度。沟道层可以接触沟道接触层，包括在第一方向上在地选择栅极电极的底表面与衬底的顶表面之间的底表面，并且包括在第二方向上的不同于第一宽度的第二宽度。

Description

具有垂直沟道结构的半导体器件
技术领域
本发明构思的一些实施方式涉及半导体器件，更具体地，涉及具有垂直沟道结构的半导体存储器件。
背景技术
半导体存储器件可以包括垂直沟道结构，从而与先前的平面晶体管结构相比，增加存储器件的集成度。垂直沟道结构可以通过形成沟道孔以及在该沟道孔中生长硅而形成。然而，在形成沟道结构的工艺期间，在沟道孔的侧壁上的多晶硅可能被氧化或损坏，这会不利地影响所得的半导体存储器件的电特性。
发明内容
根据本发明构思的一些实施方式，提供半导体器件。一种半导体器件可以包括：半导体衬底；第一绝缘层，在衬底的顶表面上；地选择栅极电极，在第一绝缘层上；第二绝缘层，在地选择栅极电极上；沟道结构；以及栅极绝缘层。沟道结构可以接触衬底，在垂直于衬底的顶表面的第一方向上延伸穿过第一绝缘层、地选择栅极电极和第二绝缘层，并且包括沟道层、沟道接触层和台阶部分。栅极绝缘层可以围绕沟道结构的部分外壁。栅极绝缘层可以包括在沟道结构上的隧道绝缘层、在隧道绝缘层上的电荷储存层和在电荷储存层上的阻挡绝缘层。沟道接触层可以接触衬底，在第一方向上延伸，包括掺杂有第一导电类型的杂质的导电材料，并且包括在垂直于第一方向的第二方向上的第一宽度。沟道层可以接触沟道接触层，在第一方向上延伸，包括掺杂有第一导电类型的杂质的导电材料，包括在第一方向上在地选择栅极电极的底表面与衬底的所述顶表面之间的底表面，并且包括在第二方向上的不同于第一宽度的第二宽度。
在一些实施方式中，沟道层可以包括接触沟道接触层的部分外表面的内表面。第二宽度可以大于第一宽度。沟道层的底表面可以形成沟道结构的台阶部分。
在一些实施方式中，该半导体器件可以包括在衬底与第一绝缘层之间的蚀刻停止层。沟道层的底表面可以在第一方向上在蚀刻停止层的顶表面与底表面之间。沟道层的底表面可以接触沟道接触层的顶表面。第二宽度可以小于第一宽度。
在一些实施方式中，该半导体器件可以包括字线栅极电极，字线栅极电极在第二绝缘层上。字线栅极电极可以包括第一半导体材料。地选择栅极电极可以包括不同于第一半导体材料的第二半导体材料。
在一些实施方式中，阻挡绝缘层可以包括在电荷储存层上的第一阻挡绝缘层和将第一阻挡绝缘层与地选择栅极电极分离的第二阻挡绝缘层。
在一些实施方式中，第一绝缘层和第二绝缘层可以接触第二阻挡绝缘层。
在一些实施方式中，第一绝缘层和第二绝缘层可以接触第一阻挡绝缘层。
在一些实施方式中，第一绝缘层和第二绝缘层可以接触电荷储存层。
根据本发明构思的一些实施方式，一种半导体器件可以包括：沟道结构、地选择线、多条字线以及串选择线。沟道结构可以突出衬底的顶表面并且在垂直于衬底的顶表面的第一方向上延伸。地选择线、多条字线和串选择线可以顺序地设置在衬底上，在第一方向上彼此分离，并且均围绕沟道结构的侧表面的相应部分。沟道结构可以包括在地选择线和衬底的顶表面之间形成在沟道结构的侧表面中的台阶部分。
在一些实施方式中，沟道结构的在第一方向上位于与地选择线相同的高度的部分可以在垂直于第一方向的第二方向上具有第一宽度。沟道结构的在第一方向上位于与衬底的顶表面相同的高度的部分可以在第二方向上具有小于第一宽度的第二宽度。
在一些实施方式中，沟道结构可以包括连接到衬底并且在第一方向上延伸的沟道接触层和围绕沟道接触层的部分外表面的沟道层。沟道层的底部分可以形成沟道结构的台阶部分。
在一些实施方式中，该半导体器件可以包括设置在地选择线与衬底之间的蚀刻停止层。沟道结构的台阶部分与衬底的顶表面之间的距离可以小于蚀刻停止层的顶表面与衬底的顶表面之间的距离。
在一些实施方式中，蚀刻停止层可以围绕沟道接触层的部分外表面。
在一些实施方式中，沟道结构的在第一方向上位于与地选择线相同高度的部分可以在垂直于第一方向的第二方向上具有第一宽度。沟道结构的在第一方向上位于与衬底的顶表面相同高度的部分可以在第二方向上具有大于第一宽度的第二宽度。
在一些实施方式中，沟道结构可以包括连接到衬底的沟道接触层和在沟道接触层上的沟道层。沟道接触层的上部分可以形成沟道结构的台阶部分。
在一些实施方式中，地选择线可以包括第一材料，字线可以包括不同于第一材料的第二材料。
在一些实施方式中，该半导体器件可以包括栅极绝缘层。栅极绝缘层可以围绕沟道结构的部分外表面并且在第一方向上延伸。
根据本发明构思的一些实施方式，一种半导体器件可以包括：地选择线、多条字线、串选择线以及沟道结构。地选择线、多条字线和串选择线可以在垂直于衬底的顶表面的第一方向上顺序地设置在衬底上。沟道结构可以穿过地选择线、字线和串选择线并且可以接触衬底。沟道结构可以包括台阶部分，该台阶部分包括在垂直于第一方向的第二方向上的阶梯高度。台阶部分可以在地选择线与衬底的顶表面之间形成在沟道结构的侧壁表面中。
在一些实施方式中，在沟道结构的侧壁表面的在第一方向上位于比台阶部分高的水平的部分中，沟道结构可以在第二方向上具有第一宽度。在沟道结构的侧壁表面的在第一方向上位于比台阶部分低的水平的部分中，沟道结构可以在第二方向上具有大于第一宽度的第二宽度。
注意到，关于一个实施方式描述的本发明构思的多个方面可以被结合在不同的实施方式中，虽然没有对其具体描述。也就是，所有实施方式和/或任何实施方式的特征能够以任何方式和/或组合而结合。本发明构思的这些和其他目的和/或方面在以下阐述的说明书中被详细说明。
附图说明
附图被包括以提供对本发明构思的进一步理解，并且附图被结合到本说明书的一部分中而且组成本说明书的一部分。附图示出了本发明构思的一些实施方式，并且与描述一起，用于解释本发明构思的原理。
图1是示出根据本发明构思的一些实施方式的半导体器件的存储单元阵列的示意性电路图。
图2A是示意性地示出根据本发明构思的一些实施方式的半导体器件的透视图。
图2B是图2A的部分2B的放大截面图。
图3A-3M是示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。
图4A-4F是示意性地示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。
图5A-5H是示意性地示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。
图6A-6H是示意性地示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。
图7A-7C是示意性地示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。
图8A-8F是示意性地示出根据本发明构思的一些实施方式的半导体器件的栅极绝缘层结构的截面图。图8A-8F是图2A的部分8A的放大截面图。
图9是示出根据本发明构思的一些实施方式的非易失性存储器件的示意性框图。
具体实施方式
将参考附图详细描述实施方式。然而，本发明构思可以以各种不同的形式实施，并且不应被理解为仅限于在此阐述的所示实施方式。而是，提供这些实施方式作为示例使得本公开将透彻和完整，并且将向本领域的技术人员全面传达本发明构思的原理。除非另作说明，相同的附图标记在整个附图和书面描述中表示相同的元件，因而可以不重复说明。
在此使用的术语仅用于描述特定实施方式，不意欲限制本发明构思。在此使用时，单数术语“一”和“该”也旨在包括复数形式，除非上下文清晰地另外表示。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。
将理解，当元件诸如层、区域或衬底被称为在另一元件“上”时，它可以直接在所述另一元件上，或者可以存在居间元件。相反，术语“直接”指的是不存在居间元件。还将理解，当在此使用时，术语“包括”和/或“包含”表示所述特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或更多其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
为了描述方便，空间关系术语，诸如“在……下面”、“在……以下”、“下”、“在……之下”、“在……上方”、“上”等等可以在此使用以描述一个元件或特征与另一元件(或多个元件)或特征(或多个特征)如图中所示的关系。将理解，空间关系术语旨在包含除了图中所描绘的取向之外，装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征“以下”或“下面”或“之下”的元件可以被取向为在其它元件或特征“上方”。因而，示例性术语“在……下面”和“在……之下”可以包含上和下两种取向。器件可以被另外地取向(旋转90度或其它取向)，并且在此使用的空间关系描述语可以被相应地解释。此外，还将理解，当一层被称为在两个层“之间”时，它可以是在这两个层之间的唯一层，或者也可以存在一个或多个居间层。
还将理解，虽然术语第一、第二、第三等可以在此使用以描述不同的元件，但是这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一元件。因而，在一些实施方式中的第一元件可以在其它实施方式中被称为第二元件，而不偏离本发明构思的教导。在此说明和示出的本发明构思的多个方面的示例实施方式包括它们的补充对应物。相同的附图标记或相同的参考符号在整个说明书中表示相同的元件。
此外，在此参考作为理想的示例图示的截面图示和/或平面图示描述示例实施方式。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，示例实施方式不应被理解为限于在此示出的区域形状，而是将包括例如由制造引起的形状的偏离。例如，被示为矩形的蚀刻区域通常将具有圆化或弯曲的特征。因而，在图中示出的区域本质上是示意性的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制示例实施方式的范围。
除非另外地定义，在此使用的所有术语(包括技术和科学术语)具有与本发明构思所属的领域中的普通技术人员通常理解的相同含义。还将理解，术语(诸如在通常使用的字典中所定义的那些)应被理解为具有与在相关领域的背景中和/或本说明书中的含义一致的含义，将不被理解为理想化或过度正式的意义，除非在此清楚地如此定义。
如通过本发明的实体可理解的，根据这里描述的不同实施方式的器件和形成器件的方法可以被实施在微电子装置中，诸如集成电路中，其中根据这里描述的不同实施方式的多个器件集成在同一微电子器件中。因此，在微电子装置中，在此处示出的截面图可以在两个不同的方向(其不需正交)上重复。因而，实施根据这里描述的不同实施方式的器件的微电子装置的平面图可以包括基于微电子装置的功能性的阵列和/或二维图案的多个器件。根据这里描述的不同实施方式的器件可以取决于微电子装置的功能性而散置在其他器件之间。
图1是示出根据本发明构思的一些实施方式的半导体器件的存储单元阵列的示意性电路图。图1示出具有垂直结构(其具有垂直沟道结构)的NAND快闪存储器件的示意性电路图。参考图1，存储单元阵列10可具有三维结构。存储单元阵列10可以包括在垂直方向上延伸的多个单元串CS11、CS12、CS21和CS22。单元串CS11、CS12、CS21和CS22的每个可以包括彼此串联连接的地选择晶体管GST、多个存储单元晶体管MC1、MC2、…、MC6以及串选择晶体管SST。虽然图1示出了一个地选择晶体管GST和一个串选择晶体管SST连接到单元串CS11、CS12、CS21和CS22，但是两个或更多地选择晶体管GST和/或两个或更多串选择晶体管SST可串联连接到单元串CS11、CS12、CS21和CS22。此外，存储单元晶体管MC1、MC2…MC6的数目不限于此。
多个单元串CS11、CS12、CS21和CS22可在行单元和列单元中彼此连接。单元串CS11、CS12、CS21和CS22的每个的串选择晶体管SST可连接到相应位线BL1和BL2。例如，单元串CS11和CS21可共同连接到第一位线BL1而形成第一列，单元串CS12和CS22可共同连接到第二位线BL2而形成第二列。此外，单元串CS11、CS12、CS21和CS22的每个的串选择晶体管SST可连接到串选择线SSL1和SSL2。例如，单元串CS11和CS12可共同连接到第一串选择线SSL1而形成第一行，单元串CS21和CS22可共同连接到第二串选择线SSL2而形成第二行。
各单元串CS11、CS12、CS21和CS22的地选择晶体管GST可通过地选择线GSL连接到彼此。公共源极线CSL可连接到各单元串CS11、CS12、CS21和CS22的地选择晶体管GST。
每个单元串的存储单元晶体管MC1、MC2…MC6可分别位于与其他单元串的相应单元晶体管MC1、MC2…MC6相同的高度处，并且可分别连接到分别位于相同高度的字线WL1、WL2…WL6。例如，单元串CS11的第一存储单元晶体管MC1可连接到单元串CS11的地选择晶体管GST并且可通过第一字线WL1连接到相邻列的第一存储单元晶体管MC1。
图2A是示意性地示出根据本发明构思的一些实施方式的半导体器件的透视图。图2B是图2A的部分2B的放大截面图。图2A和图2B中示出的半导体器件1000相应于图1中示出的存储单元阵列10。参考图2A和图2B，可提供衬底100。衬底100可以包括硅衬底、锗衬底、硅-锗衬底、绝缘体上硅(SOI)衬底或类似物。衬底100可以是具有第一导电类型的阱。例如，衬底100可以是通过注入第3族元素诸如硼(B)到其上而形成的p阱。备选地，衬底100可以是在n阱中提供的袋式p阱。
多个杂质区102，沿着第一方向延伸并沿着垂直于第一方向的第二方向彼此分离，可以提供在衬底100上。多个杂质区102可具有与衬底100的导电类型不同的第二导电类型。例如，多个杂质区102可具有n导电类型。
沟道结构160，其沿着垂直于第一方向和第二方向的第三方向延伸，可以形成在相邻的杂质区102之间的衬底100上。沟道结构160可以包括：沟道层162，在沟道结构160的外侧形成为具有圆筒形；以及沟道接触层164，形成在沟道层162的内壁上并且接触衬底100的顶表面。沟道层162的底表面可以形成在比衬底100的顶表面高的水平处，沟道接触层164的底表面可以形成为延伸直到比衬底100的顶表面低的水平。例如，沟道结构160可以包括具有第一导电类型的硅、本征硅、或具有第二导电类型的硅。沟道结构160可以用作图1中示出的每个单元串(图1的CS11、CS12、CS21和CS22)的沟道区。
在沟道结构160的侧壁部分中，沟道结构160可以包括台阶部分160a，该台阶部分160a具有在第一方向和/或第二方向上的台阶高度。沟道层162的底部分可以形成沟道结构160的台阶部分160a。台阶部分160a可以形成在第一栅极电极182与衬底100的顶表面之间的沟道结构160的侧壁部分中。沟道结构160可以在沟道结构160的侧壁部分(其位于比台阶部分160a高的水平)中具有在第二方向上的第一宽度W1。沟道结构160可以在沟道结构160的侧壁部分(其位于比台阶部分160a低的水平)中具有在第二方向上的小于第一宽度的第二宽度W2。
掩埋绝缘层172可以形成在沟道结构160内。掩埋绝缘层172可以包括绝缘材料诸如硅氧化物、硅氮氧化物或硅氮化物，或可以包括空气隙(air-gap)。
此外，第一导电层174可以形成在沟道结构160内的掩埋绝缘层172上。第一导电层174可以用作图1中示出的每个单元串(图1的CS11、CS12、CS21和CS22)的漏极区。第一导电层174可以是掺杂有第二导电类型的杂质的多晶硅材料中的任一种。例如，第一导电层174可以包括包含n型杂质诸如磷(P)或砷(As)的n导电类型多晶硅。
栅极绝缘层150可以形成在沟道结构160的外壁上。栅极绝缘层150可具有其中隧道绝缘层、电荷储存层、第一阻挡绝缘层以及第二阻挡绝缘层顺序层叠的结构。栅极绝缘层150的结构被参考图8A-8F详细描述。
沿着第一方向延伸的第一栅极电极182可以形成在衬底100的在相邻的杂质区102之间的区域上。第一栅极电极182可以形成为围绕沟道结构160的外壁。第一栅极电极182可以包括导电材料诸如金属或金属硅化物。例如，第一栅极电极182可以包括钛、钽、钨、钴、钛氮化物、钽氮化物、钛硅化物、钽硅化物、钨硅化物、钴硅化物、镍硅化物、或类似物。第一栅极电极182可以起图1的地选择线(图1的GSL)的作用。
多个第二栅极电极184可以形成在第一栅极电极182之上使得它们可以在沿着沟道结构160的外壁的第三方向上彼此分离。栅极绝缘层150可以插置在沟道结构160与多个第二栅极电极184之间。多个第二栅极电极184可以包括金属硅化物材料。例如，第二栅极电极184可以包括钛硅化物、钽硅化物、钨硅化物、钴硅化物、镍硅化物、或类似物。多个第二栅极电极184可以起图1的字线(图1的WL1、WL2…WL6)的作用。
第三栅极电极186可以形成在多个第二栅极电极184之上使得它们可以在沿着沟道结构160的外壁的第三方向上彼此分离。第三栅极电极186可以包括导电材料诸如金属或金属硅化物。例如，第三栅极电极186可以包括钛、钽、钨、钴、钛氮化物、钽氮化物、钛硅化物、钽硅化物、钨硅化物、钴硅化物、镍硅化物或类似物。第三栅极电极186可以起图1的串选择线(图1的SSL1和SSL2)的作用。
第一绝缘层122可以插置在第一栅极电极182与衬底100之间，多个第二绝缘层124可以插置在第一栅极电极182与多个第二栅极电极184之间。此外，第三绝缘层126可以形成在第三栅极电极186上。第一、第二和第三绝缘层122、124和126可以包括绝缘材料，诸如硅氧化物、硅氮化物或硅氮氧化物。
公共源极线192可以形成在每个杂质区102上以沿着第一方向延伸。第五绝缘层190可以形成在公共源极线192的相对侧壁上以使第一、第二和第三栅极电极182、184以及186与公共源极线192彼此电绝缘。
位线接触196可以形成在沟道结构160和第一导电层174上，在第二方向上延伸的位线198可以形成在位线接触196上。
参考图1以及图2A和图2B，沟道结构160、相邻的栅极绝缘层150以及第一、第二和第三栅极电极182、184和186的部分可以组成单元串C11、C12、C21和C22。例如，沟道结构160、第一栅极电极182、以及栅极绝缘层150的插置在沟道结构160与第一栅极电极182之间的部分可以起地选择晶体管GST的作用。沟道结构160、多个第二栅极电极184、以及栅极绝缘层150的插置在沟道结构160与多个第二栅极电极184之间的部分可以起存储单元晶体管MC1、MC2、…、MC6的作用。沟道结构160、第三栅极电极186、以及栅极绝缘层150的插置在沟道结构160与第三栅极电极186之间的部分可以起串选择晶体管SST的作用。
图1以及图2A和图2B中示出的存储单元阵列10仅仅是本发明构思的说明，作为示例描述的字线的数目、串选择线的数目、以及地选择线的数目不限于此。例如，两条或更多串选择线可以沿着第二方向顺序地提供，或者两条或更多地选择线可以沿着第二方向顺序地提供。此外，字线的数目可以变化，例如，八条、十六条或三十二条。此外，连接到位线BL的单元串的数目不限于图1以及图2A和图2B中示出的数目，而是可以根据存储单元阵列10的设计而变化。此外，图1以及图2A和图2B中示出的存储单元阵列10的结构仅仅是本发明构思的说明。此外，该结构不限于在此处描述的实施方式，并且可以包括形成为具有三维阵列结构的各种类型的存储单元阵列。
图3A-3M是示意性地示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。图3A-3M是图2A和图2B的透视图的根据工艺进程从第一方向看到的截面图。参考图3A，第一绝缘层122可以形成在衬底100上，第一牺牲层132可以形成在第一绝缘层122上。多个第二绝缘层124和多个第二牺牲层134可以交替地层叠在第一牺牲层132上。层叠的第二牺牲层134的数目可以取决于待形成的存储单元晶体管的数目而变化。此外，第三牺牲层136可以形成在最高的第二绝缘层124上，第三绝缘层126可以形成在第三牺牲层136上。
第一、第二和第三绝缘层122、124和126可以由绝缘材料诸如硅氧化物、硅氮化物或硅氮氧化物形成。第一、第二和第三绝缘层122、124和126可具有不同的厚度。
第一牺牲层132可以利用硅氮化物(SiNx)、铝氧化物(AlOx)、硅碳化物(SiC)或类似物形成为具有第一厚度T1。例如，第一牺牲层132的第一厚度T1可以在大致2nm至20nm的范围内。第一牺牲层132可以利用相对于第一、第二和第三绝缘层122、124和126具有蚀刻选择性的材料形成。图3A示出第一牺牲层132可以形成为单层，但是可以层叠两个或更多第一牺牲层132。
多个第二牺牲层134可以利用导电材料诸如掺杂有杂质的多晶硅形成为具有第二厚度T2。例如，第二厚度T2可以形成为小于第一厚度T1，但是不限于此。
第三牺牲层136可以利用导电材料诸如掺杂有杂质的多晶硅形成为具有第三厚度T3。备选地，第三牺牲层可以利用硅氮化物、铝氧化物、硅碳化物或类似物形成。例如，第三牺牲层136的第三厚度T3可以形成为大于第二厚度T2，但是不限于此。
参考图3B，可以形成穿过第二和第三绝缘层124和126以及第一、第二和第三牺牲层132、134和136的第一开口141。掩模图案可以形成在第三绝缘层126上，第三绝缘层126、多个第二绝缘层124、多个第二牺牲层134以及第一牺牲层132可以利用该掩模图案作为蚀刻掩模被依次各向异性地蚀刻直到第一绝缘层122的顶表面可以被暴露，由此形成第一开口141。第一绝缘层122可以通过第一开口141被蚀刻至预定深度，使得第一开口141的底部分可以形成在第一绝缘层122内。
参考图3C，栅极绝缘层150可以形成在第一开口141的侧壁和底部分上。栅极绝缘层150可以共形地形成在第一开口141的侧壁和底部分上以具有预定厚度，第一开口141可以不被完全填充。
栅极绝缘层150可以形成为包括顺序层叠的隧道绝缘层、电荷储存层、第一阻挡绝缘层和第二阻挡绝缘层。隧道绝缘层、电荷储存层、以及第一阻挡绝缘层和第二阻挡绝缘层可以利用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或类似工艺形成。隧道绝缘层可以包括硅氧化物。电荷储存层可以是电荷捕获层或浮置栅层。电荷储存层可以包括量子点或纳米晶。第一阻挡绝缘层和第二阻挡绝缘层可以包括具有高介电常数的高k电介质材料。此外，第二阻挡绝缘层可以利用具有比第一阻挡绝缘层的介电常数大的介电常数的材料形成。
此后，沟道层162可以形成在第一开口141内的栅极绝缘层150上。沟道层162可以形成在第一开口141的侧壁上以具有预定厚度。
导电层可以共形地形成在第一开口141的底部分和侧壁上，在导电层上可以执行各向异性蚀刻工艺以除去导电层的形成在第一开口141的底部分上的部分，由此形成沟道层162。此后，栅极绝缘层150的通过第一开口141的底部分暴露的部分也可以通过各向异性蚀刻工艺被除去以暴露第一绝缘层122的顶表面。因而，其中栅极绝缘层150和沟道层162顺序层叠的结构可以形成在第一开口141的侧壁上。
沟道层162可以利用导电材料诸如掺杂有杂质的多晶硅形成。例如，杂质可以是p型杂质诸如磷(P)或砷(As)或者n型杂质诸如硼(B)。杂质可以在形成沟道层162的工艺中原位掺杂。备选地，在形成沟道层162之后，杂质可以利用离子注入工艺被注入到沟道层162中。
参考图3D，第二开口143可以形成为在第一开口141(见图3C)下面向下延伸并暴露衬底100的上部分。第一绝缘层122的在第一开口141内暴露的部分可以被除去，可以执行各向异性蚀刻工艺直到衬底100的顶表面被暴露，由此形成第二开口143。第二开口143可以从衬底100的顶表面凹进直到预定深度。
参考图3E，沟道接触层164可以形成在第二开口143的侧壁和底部分上。沟道接触层164可以形成在第二开口143内的沟道层162上以具有预定厚度，沟道接触层164可以形成为接触通过第二开口143的底部分暴露的衬底100的顶表面。
沟道接触层164可以利用导电材料诸如掺杂有杂质的多晶硅形成。沟道接触层164可以利用与沟道层162相同的材料形成，但是沟道接触层164的材料不限于此。此外，沟道接触层164的杂质掺杂浓度可以与沟道层162的杂质掺杂浓度相同或者不同。
沟道层162和沟道接触层164的层叠结构可以被定义为沟道结构160。沟道结构160可以包括接触衬底100并在垂直方向上延伸的沟道接触层164以及围绕沟道接触层164的外壁的沟道层162。
参考图3F，掩埋绝缘层172可以形成在第二开口143内的沟道接触层164上。可以形成填充第二开口143的绝缘层，在该绝缘层上可以执行化学机械抛光(CMP)工艺和/或回蚀工艺，由此形成掩埋绝缘层172。掩埋绝缘层172的顶表面可以形成在比第三绝缘层126的顶表面低的水平，从而不填充第三开口143的上部分的一部分。掩埋绝缘层172的顶表面可以形成在比最高的第三牺牲层134的顶表面高的水平。
参考图3G，填充第三开口143(见图3F)的第一导电层174可以形成在沟道接触层164的侧壁以及掩埋绝缘层172上。例如，导电材料可以形成在沟道接触层164的侧壁、掩埋绝缘层172、以及第三绝缘层126上，然后该导电材料的上部分可以被平坦化直到第三绝缘层126的顶表面被暴露，由此形成第一导电层174。第一导电层174可以利用导电材料诸如掺杂有杂质的多晶硅形成。
此后，第四绝缘层176可以形成在第三绝缘层126、沟道结构160以及第一导电层174上。
参考图3H，在相邻的沟道结构160之间的第一、第二、第三和第四绝缘层122、124、126和176以及第一、第二和第三牺牲层132、134和136(见图3G)可以被各向异性地蚀刻，因而可以形成暴露衬底100的顶表面的第三开口177。第三开口177可以形成为沿着第一方向延伸。此外，第一、第二、第三和第四绝缘层122、124、126和176以及第一、第二和第三牺牲层132、134和136的侧表面可以通过第三开口177的形成而被暴露。
此后，第一牺牲层132可以被除去，因而第四开口179可以形成在第一绝缘层122与最下面的第二绝缘层124之间的空间中。栅极绝缘层150的侧壁可以通过第四开口179暴露。
第一牺牲层132可以利用相对于多个第二牺牲层134具有蚀刻选择性132的材料形成，因而仅第一牺牲层132可以被选择性地除去。例如，当第一牺牲层132包括硅氮化物，多个第二牺牲层134包括多晶硅以及第一、第二、第三和第四绝缘层122、124、126和176包括硅氧化物时，仅第一牺牲层132可以通过利用包含磷酸(H3PO4)的蚀刻剂执行湿法蚀刻工艺而被选择性地除去。
参考图3I，可以形成填充第三开口177(见图3H)和第四开口179(见图3H)的第二导电层180。第二导电层180可以完全填充在可通过第四开口179暴露的栅极绝缘层150、第一绝缘层122和最下面的第二绝缘层124之间的空间中，并可以形成在通过第三开口177暴露的衬底100的顶表面上、第二和第三牺牲层134和136的侧壁上、以及第一、第二、第三和第四绝缘层122、124、126和176的侧壁上。
第二导电层180可以通过利用导电材料诸如钨、铜、铝、钛、钛氮化物、钽、钽氮化物或钌的电镀工艺形成。备选地，第二导电层180可以利用掺杂有杂质的多晶硅形成。在形成第二导电层180之前，可以进一步执行在通过第四开口179暴露的栅极绝缘层150上形成扩散阻挡层的工艺。扩散阻挡层可以包括钨氮化物、钽氮化物或钛氮化物。
第二导电层180的形成在第四绝缘层176上的部分可以通过执行平坦化工艺直到第四绝缘层176的顶表面被暴露而被去除，第二导电层180的顶表面可以形成在与第四绝缘层176相同的水平。
参考图3J，可以利用第四绝缘层176的暴露顶表面作为蚀刻掩模来执行各向异性蚀刻工艺，以形成暴露衬底100的顶表面的第五开口181。绝缘层122、124、126和176的侧表面以及第二和第三牺牲层134和136的侧表面可以通过第五开口181的形成而被暴露。此外，第二导电层180(见图3I)中的仅在第一绝缘层122与最下面的第二绝缘层124之间的空间中且在栅极绝缘层150的侧壁上的部分保留，由此形成第一栅极电极182。
此后，杂质可以被注入到通过第五开口181暴露的衬底10的上部分以在衬底100上形成杂质区102。杂质可以是n型杂质诸如磷或砷或者p型杂质诸如硼。杂质区102可以起源极区的作用。
参考图3K，可以在通过第五开口181暴露的第二和第三牺牲层134和136上执行硅化工艺，以将多个第二牺牲层134变为多个第二栅极电极184以及将第三牺牲层136变为第三栅极电极186。
例如，第二和第三栅极电极184和186可以包括钛硅化物、钽硅化物、钨硅化物、钴硅化物、镍硅化物、或类似物。此外，硅化工艺可以被执行而使得在衬底100上的杂质区102的暴露的部分可以转变为金属硅化物。
当第一栅极电极182形成为包括金属或者金属氮化物时，第一栅极电极182的材料不通过硅化工艺改变，因而第一栅极电极182可以包括与多个第二栅极电极184的材料不同的材料。备选地，当第一栅极电极182形成为包括掺杂有杂质的多晶硅时，第一栅极电极182也可以通过硅化工艺转变为金属硅化物材料。在此情形下，第一栅极电极182可以形成为包括与第二栅极电极184相同的材料。
参考图3L，第四绝缘层176(见图3K)可以被除去以暴露沟道结构160和第一导电层174的顶表面。
此后，具有预定厚度的绝缘层可以形成在第三绝缘层126和第一导电层174的暴露表面上以及第五开口181的侧壁上，然后可以在该绝缘层上执行各向异性蚀刻工艺直到在第五开口181的底部分上的衬底100的顶表面可以被暴露，由此形成覆盖第五开口181的侧壁的第五绝缘层190。沟道结构160、第一导电层174和第三绝缘层126的顶表面可以也通过该各向异性蚀刻工艺被暴露。
此后，填充第五开口181的公共源极线可以形成在第五绝缘层190的侧壁上。公共源极线192可以电连接到衬底100的杂质区102，并可以形成为在第一方向上延伸。
在示例性工艺中，导电材料可以形成在第三绝缘层126和第一导电层174的暴露表面上以及第五开口181的侧壁上。导电材料的上部分可以被平坦化，直到第一导电层174和第三绝缘层126的顶表面被暴露，由此形成公共源极线192。例如，公共源极线192可以由金属、金属硅化物或者其组合形成。例如，公共源极线192可以利用钨、铝、铜、钴硅化物、或类似物形成。
参考图3M，第六绝缘层194可以形成在沟道结构160、第一导电层174、第三绝缘层126和公共源极线192上，可以形成穿过第六绝缘层196并电连接到沟道结构160和第一导电层174的多个位线接触196。
此后，在第二方向上布置的将位线接触196彼此连接的位线198可以形成在第六绝缘层196上。位线198可以形成为具有在第二方向上延伸的线性形状。
因而，可以完成半导体器件1000的形成。
根据制造半导体器件1000的一些方法，用于形成第一栅极电极182的第一牺牲层132可以利用与用于形成第二栅极电极184的第二牺牲层134不同的材料形成，因而第一栅极电极182可以形成为具有不同于第二栅极电极184的材料和/或高度。晶体管的阈值电压可以取决于栅极电极的材料和/或栅极电极的高度(取决于栅极电极的第三方向的宽度)而变化。因而，根据本发明构思，可以调整地选择晶体管的阈值电压，因而可以提高半导体器件1000的可靠性。
此外，根据制造半导体器件1000的一些方法，可以形成包括导电材料诸如掺杂有杂质的多晶硅的第二牺牲层134，然后第二牺牲层134可以通过硅化工艺而变为第二栅极电极184。通过省略除去第二牺牲层134的工艺和掩埋导电材料的工艺而是代替地利用硅化工艺形成第二栅极电极184，可以使制造半导体器件1000的方法更容易。
此外，可以防止包括导电材料的第二牺牲层134在形成沟道接触层164的工艺期间被氧化或者损坏，因而可以改善半导体器件1000的电特性。
图4A-4F是示意性地示出根据本发明构思的一些实施方式的制造半导体器件1000a的方法的截面图。除了例如可以进一步形成蚀刻停止层202之外，该制造方法可以类似于参考图3A至图3M描述的制造半导体器件1000的方法，因而将着重于其间的差异进行描述。在图4A至图4F中，与图3A至图3M相同的附图标记和标号表示相同的组件。
参考图4A，蚀刻停止层202可以形成在衬底100上以具有预定厚度。此后，第一绝缘层122和第一牺牲层132可以顺序地形成在蚀刻停止层202上，多个第二绝缘层124和多个第二牺牲层134可以交替地层叠，第三牺牲层136和第三绝缘层126可以形成在最高的绝缘层124上。
蚀刻停止层202可以利用诸如铝氧化物(AlOx)、硅氮化物或者硅碳化物的材料形成。蚀刻停止层202可以利用相对于第一牺牲层132具有蚀刻选择性的材料形成。此外，蚀刻停止层202可以利用相对于多个第二牺牲层134和第三牺牲层136具有蚀刻选择性的材料形成。蚀刻停止层202可以形成为具有小于第一牺牲层132的厚度，但是不限于此。
参考图4B，第一、第二和第三绝缘层122、124和126以及第一、第二、和第三牺牲层132、134和136可以被各向异性地蚀刻，直到蚀刻停止层202的顶表面被暴露，由此形成穿过第一、第二和第三绝缘层122、124和126以及第一、第二和第三牺牲层132、134和136的第一开口141。蚀刻停止层202的顶表面的一部分可以通过该各向异性蚀刻工艺被蚀刻，因而第一开口141的底部分可以形成在蚀刻停止层202内。
参考图4C，栅极绝缘层150和沟道层162可以利用与参考图3C至图3E描述的工艺类似的工艺形成在第一开口141的侧壁上。此后，第二开口143可以形成为在第一开口141(见图4B)的下面向下延伸并暴露衬底100的上部分，然后沟道接触层164可以形成在第二开口143的侧壁和底部分上。沟道层162和沟道接触层164的层叠结构可以被定义为沟道结构160。
参考图4D，掩埋绝缘层172和第一导电层174可以通过执行与参考图3F至图3I描述的工艺类似的工艺形成在第二开口143(见图4C)内，暴露蚀刻停止层202的顶表面的第三开口177可以通过各向异性地蚀刻在相邻沟道结构160之间的第一、第二、第三和第四绝缘层122、124、126和176以及第一到第三牺牲层132、134、136(见图4C)而形成。此后，第一牺牲层132可以被除去，第四开口179可以形成在第一绝缘层122与最下面的第二绝缘层124之间的空间中。
可以形成填充第三开口177和第四开口179的第二导电层180。第二导电层180可以完全填充在通过第四开口179暴露的栅极绝缘层150、第一绝缘层122和最下面的第二绝缘层124之间的空间中，并可以形成在可通过第三开口177暴露的蚀刻停止层202的顶表面上以及第一、第二、第三和第四绝缘层122、124、126和176的侧壁上。
图4D示出在形成第三开口177时蚀刻停止层202保留在衬底100上，但是被暴露的蚀刻停止层202可以在用于形成第三开口177的各向异性蚀刻工艺期间被另外去除，衬底100的顶表面可以被暴露。
参考图4E和图4F，可以通过与参考图3J-3M描述的工艺类似的工艺利用第四绝缘层176的暴露顶表面作为蚀刻掩模来执行各向异性蚀刻工艺，由此形成暴露蚀刻停止层202的顶表面的第五开口181。
此后，可以另外执行用于除去蚀刻停止层202的可以通过第五开口181暴露的部分的各向异性蚀刻工艺，以暴露衬底100的顶表面，杂质可以被注入到衬底100的可被暴露的上部分中，由此在衬底100的上部分中形成杂质区102。此后，可以在通过第五开口181暴露的第二牺牲层134和第三牺牲层136上执行硅化工艺，以将多个第二牺牲层134改变为多个第二栅极电极184并且将第三牺牲层136变为第三栅极电极186。
第五绝缘层190和公共源极线192可以形成在第五开口181的侧壁上，位线接触196和位线198可以形成在沟道结构160和第一导电层174上。因而，可以完成半导体器件1000a的形成。
根据制造半导体器件1000a的方法，沟道结构160可以通过利用蚀刻停止层202的顺序蚀刻工艺而形成，因而可以提高蚀刻精度，由此提高半导体器件1000a的可靠性。
图4E和图4F中示出的半导体器件1000a的沟道结构160被简要地描述。图4F是图4E的部分4F的放大截面图。
参考图4E和图4F，蚀刻停止层202可以形成在衬底100与第一绝缘层122之间，蚀刻停止层202可以形成为覆盖沟道接触层164的外壁。在沟道结构160的侧壁部分中，沟道结构160可以包括在第一方向或第二方向上具有台阶高度的台阶部分160b。沟道层162的底部分可以形成沟道结构160的台阶部分160b。此外，蚀刻停止层202和沟道结构160的台阶部分160b可以在水平方向上彼此重叠。
台阶部分160b可以在第一栅极电极182与衬底100的顶表面之间形成在沟道结构160的侧壁部分中。沟道结构160可以在沟道结构160的位于比台阶部分160b高的水平处的侧壁部分中具有在第二方向上的第一宽度W3，沟道结构160可以在沟道结构160的位于比台阶部分160b低的水平处的侧壁部分中具有在第二方向上的小于第一宽度的第二宽度W4。
图5A至图5H为示出根据本发明构思的其他示例实施方式的制造半导体器件1000b的方法的截面图。除了例如沟道结构220(见图5E)的结构之外，该制造方法可以类似于参考图3A至图3M描述的制造方法，因而将着重于其间的差异进行描述。
参考图5A，第一绝缘层122和第一牺牲层132可以形成在衬底100上，多个第二绝缘层124和多个第二牺牲层134可以交替地形成在第一牺牲层132上，第三牺牲层136和第三绝缘层126可以顺序地形成在最高的第二绝缘层124上。
此后，第一开口211可以通过穿过第一、第二和第三绝缘层122、124和126以及第一、第二和第三牺牲层132、134和136的层叠结构而形成为暴露衬底100的顶表面。衬底100的上部分可以在形成第一开口211时凹进，使得第一开口211的底部分可以形成在衬底100内。
参考图5B，可以形成填充第一开口211的绝缘材料，然后可以在绝缘材料的上部分上执行平坦化工艺和/或回蚀工艺，以导致绝缘材料保留从第一开口211的底部分起的预定高度，由此在第一开口211内形成第一保护层212。
第一保护层212可以包括绝缘材料诸如旋涂硬掩模(SOH)材料。第一保护层212的顶表面可以形成在比衬底100的顶表面高并且比最低的第二牺牲层134的底表面低的水平处。
此外，第二保护层214可以形成在第一开口211的侧壁上。第二保护层214可以形成为完全地覆盖多个第二牺牲层134的侧壁。
在用于形成第二保护层214的示例性工艺中，覆盖第一开口211的内壁的绝缘材料可以形成在第三绝缘层126上以具有预定厚度，可以在该绝缘材料上可以执行蚀刻工艺，使得该绝缘材料仅保留在第一开口211的侧壁上，由此形成第二保护层214。第二保护层214可以包括硅氧化物、硅氮化物或者硅氮氧化物。
参考图5C，可以位于第一开口211的底部分中的第一保护层212(见图5B)可以被去除，因而衬底100的顶表面可以再次暴露。在第一开口211的侧壁上的第二保护层214可以不被去除并且可以保留。因而，第二保护层214可以覆盖第二牺牲134的侧壁和第三牺牲层136的侧壁，其中第二牺牲134的侧壁和第三牺牲层136的侧壁可在第一开口211的侧壁上暴露。此外，由于第一保护层212的顶表面可以形成在比第一牺牲层132的顶表面高的水平处，所以第一牺牲层132的侧壁可以经由第一保护层212的去除而通过第一开口211再次暴露。
此后，沟道接触层222可以形成在通过第一开口211暴露的衬底100的上部分中。在用于形成沟道接触层222的示例性工艺中，可以利用衬底100的暴露的上部分作为籽晶层来执行选择性外延生长工艺，由此从衬底100的上部分生长沟道接触层222。
选择性外延生长工艺可以利用反应气体诸如SiH4或Si2Cl2在大约950℃至1100℃的温度下执行。例如，沟道接触层222可以位于比衬底100的顶表面高的水平。此外，沟道接触层222的顶表面可以生长为位于比第一牺牲层132的底表面低的水平。
第二保护层214可以覆盖第二牺牲层134的侧壁，因而即使在多个第二牺牲层134包括导电材料诸如掺杂有杂质的多晶硅时，仍可以通过选择性外延生长工艺来避免不期望的硅层从多个第二牺牲层134的侧壁生长。
此后，可以执行离子注入工艺以用杂质掺杂沟道接触层222。杂质可以是p型杂质诸如P或As或者n型杂质诸如B。备选地，杂质可以在形成沟道接触层222的工艺期间原位掺杂。
参考图5D，第二保护层214(见图5C)可以被去除，栅极绝缘层150a可以形成在第一开口211的侧壁上。
在用于形成栅极绝缘层150a的示例性工艺中，栅极绝缘层150a可以形成在第三绝缘层126的暴露表面和第一开口211的侧壁上，然后可以在栅极绝缘层150a上执行各向异性蚀刻工艺，因而栅极绝缘层150a可以仅保留在第一开口211的侧壁上。
栅极绝缘层150a可以形成为完全覆盖第一牺牲层132、多个第二牺牲层134和第三牺牲层136的侧壁。因而，当第一至第三栅极电极在后续工艺中形成在第一、第二和第三牺牲层132、134和136的位置处时，可以避免在第一至第三栅极电极与沟道层224(见图5E)之间发生电短路或者漏电流。
参考图5E，接触沟道接触层222的沟道层224可以形成在第一开口211的内壁上。图5E示出了沟道层224可以共形地形成在第一开口211的内壁上并且可以形成为不完全填充第一开口211，但是沟道层224可以形成为完全填充第一开口211的内部。
在用于形成沟道层224的示例性工艺中，导电层可以形成为覆盖第三绝缘层126的顶表面和第一开口211的内壁，绝缘层可以进一步形成为将导电层掩埋在第一开口211内，然后绝缘层和导电层的上部分可以被平坦化，直到第三绝缘层126的顶表面被暴露，由此形成沟道层224。此后，绝缘层的填充第一开口211的内部的部分可以被去除。
在用于形成沟道层224的另一示例性工艺中，导电层可以形成为覆盖绝缘层126的顶表面和第一开口211的内壁，然后可以在导电层的上部分上执行各向异性蚀刻工艺，由此形成沟道层224。
沟道层224可以利用导电材料诸如掺杂有杂质的多晶硅而形成。例如，杂质可以是p型杂质诸如P或As或者n型杂质诸如B。杂质可以在形成沟道层224的工艺中被原位掺杂，或者可以在形成沟道层224之后利用离子注入工艺而被注入到沟道层224中。
沟道接触层222和沟道层224的层叠结构可以被定义为沟道结构220。也就是，沟道结构220可以包括在第一开口211的底部分接触衬底100的上部分的沟道接触层222和可以形成在第一开口211的侧壁上并且可以在第一开口211的底部分接触沟道接触层222的沟道层224。
参考图5F，填充沟道层224的内部的掩埋绝缘层172a和第一导电层174可以通过执行与参考图3F至图3H描述的工艺类似的工艺而形成，第三开口177可以形成在相邻的沟道结构220之间，暴露衬底100的顶表面，以及第四开口179可以形成在其中第一牺牲层132被去除的空间中。
如果沟道层224形成为完全填充第一开口211的内部(见图5E)，则可以不形成掩埋绝缘层172a和第一导电层174。
参考图5G和图5H，可以执行与参考图3I至图3M描述的工艺类似的工艺以形成半导体器件1000b。图5H为图5G的部分5H的放大截面图。
根据制造半导体器件1000b的方法，第二保护层214可以形成在第一开口211的内壁上，然后可以在衬底100的上部分上执行用于形成沟道接触层222的选择性外延生长工艺。因而，可以避免第二牺牲层134的侧壁在高温外延生长工艺期间被氧化，或者可以避免从牺牲层134的侧壁生长不期望的导电层。
利用所述方法制造的半导体器件1000b被参考图5G和图5H简要地描述。参考图5G和图5H，半导体器件1000b可以包括在衬底100上沿着第三方向延伸的沟道结构220。沟道结构220可以包括接触衬底100的上部分的沟道接触层222和接触沟道接触层222的上部分并且以圆筒形状沿着第三方向延伸的沟道层224。
在沟道结构220的侧壁部分中，沟道结构220可以包括具有在第一方向或第二方向上的台阶高度的台阶部分220a。沟道接触层222的上部分可以形成沟道结构220的台阶部分220a。台阶部分220a可以在第一栅极电极182与衬底100的顶表面之间形成在沟道结构220的侧壁部分中。沟道结构220可以在沟道结构220的位于比台阶部分220a高的水平的侧壁部分中具有在第二方向上的第一宽度W5，沟道结构220可以在沟道结构220的位于比台阶部分220a低的水平的侧壁部分中具有在第二方向上的大于第一宽度的第二宽度W6。
栅极绝缘层150a可以形成在沟道结构220的外壁上。栅极绝缘层150a可以形成为具有围绕沟道层224的圆筒状形状。
第一栅极电极182、多个第二栅极电极184以及第三栅极电极186可以在从衬底100的顶表面沿着栅极绝缘层150的侧壁的第三方向上设置为彼此分离。第一栅极电极182可以形成为包括与多个第二栅极电极184和/或第三栅极电极186的材料不同的材料。例如，多个第二栅极电极184可以包括金属硅化物材料，第一栅极电极182可以包括金属、金属氮化物或者金属硅化物材料。
半导体器件1000b可以包括沟道结构220，该沟道结构220可以是沟道接触层222和沟道层224的层叠结构，因而半导体器件1000b可以具有优良的电特性。
图6A至图6H为示出根据本发明构思的一些实施方式的制造半导体器件1000c的方法的截面图。除了例如沟道结构230的结构(见图6C)之外，该制造方法可以类似于参考图5A至图5H描述的制造方法，因此将着重于其间的差异进行描述。
参考图6A，可以执行与参考图5A和图5B描述的工艺类似的工艺，以在第一开口211的底部分中形成第一保护层212并且在第一开口211的侧壁上形成第二保护层214。
第一保护层212的顶表面可以位于比第一牺牲层132的顶表面高的水平并且可以位于比最低的第二牺牲层134的底表面低的水平。第二保护层214的底表面可以形成为接触第一保护层212的顶表面，因而第二保护层214的底表面可以位于比第一牺牲层132的顶表面高的水平并且可以位于比最低的第二牺牲层134的底表面低的水平。因此，第二保护层214可以覆盖通过第一开口211暴露的多个第二牺牲层134和第三牺牲层136。
参考图6B，第一保护层212可以被去除。形成在第一开口211的侧壁上的第二保护层214可以保留，因而，衬底100的一部分以及第一绝缘层122、第一牺牲层132和最低的第二绝缘层124的侧壁可以在第一开口211之下被暴露。
此后，可以利用衬底100的通过第一开口211暴露的部分作为籽晶层来执行选择性外延生长工艺，因而可以形成填充第一开口211的下部分的沟道接触层232。
沟道接触层232可以生长，直到沟道接触层232接触第二保护层214的底表面。沟道接触层232的顶表面可以形成在比第一牺牲层132的顶表面高的水平并且可以形成在比最低的第二牺牲层134的底表面低的水平。因而，沟道接触层232的侧壁可以接触第一牺牲层132的侧壁。
参考图6C，第二保护层214(见图6B)可以被去除。因而，多个第二牺牲层134、多个第二绝缘层124、第三牺牲层136以及第三绝缘层126的侧壁可以被再次暴露。
此后，第一栅极绝缘层150b可以形成在第一开口211的侧壁上。
在示例性工艺中，可以形成覆盖第三绝缘层126和第一开口211的内壁的第一栅极绝缘层150b，然后可以在第一栅极绝缘层150b的上部分上执行各向异性蚀刻工艺，由此导致第一栅极绝缘层150b保留在第一开口211的侧壁上。第一栅极绝缘层150b的覆盖沟道接触层232的顶表面的一部分可以被去除，沟道接触层232的顶表面的一部分可以被暴露，使得在后续工艺中待形成的沟道层234电连接到沟道接触层232。
此后，沟道层234可以形成在第一开口211内的第一栅极绝缘层150b上。沟道层234的底表面可以形成为接触沟道接触层232的顶表面。沟道层234和沟道接触层232的层叠结构可以被定义为沟道结构230。
参考图6D，可以形成填充沟道层234的内部的掩埋绝缘层172a和第一导电层174，第四绝缘层176可以形成在掩埋绝缘层172a、第一导电层174和第三绝缘层126上。
此后，可以形成暴露衬底100的在相邻的沟道结构230之间的上部分的第二开口177，第一牺牲层132的通过第二开口177暴露的部分可以被去除，由此在第一绝缘层122与最低的第二绝缘层124之间的空间中形成第三开口179。沟道接触层232的侧壁可以通过第三开口179的形成而被暴露。
备选地，可以执行热氧化工艺，因而热氧化层可以形成在沟道接触层232的通过第三开口179暴露的侧壁上。
参考图6E，初始第二栅极绝缘层242可以形成在衬底100的顶表面上以及第一、第二、第三和第四绝缘层122、124、126和176、第二和第三牺牲层134和136以及沟道接触层232的通过第二开口177和第三开口179暴露的侧壁上。初始第二栅极绝缘层242可以利用与第一栅极绝缘层150b相同的材料和/或结构来形成，但是可以利用与第一栅极绝缘层150b不同的材料和/或结构形成。
参考图6F，填充第二开口177和第三开口179的第二导电层180可以形成在初始第二栅极绝缘层242上。
第二导电层180可以利用金属或金属氮化物诸如钨、铜、铝、钛、钽、钴、钌、钛氮化物或者钽氮化物形成，或者可以利用导电材料诸如掺杂有杂质的多晶硅形成。
参考图6G和图6H，初始第二栅极绝缘层242的在第四绝缘层176(见图6F)上的部分可以通过执行平坦化工艺被去除，衬底100的与第二开口177(见图6F)相应的部分可以通过利用暴露的第四绝缘层176作为蚀刻掩模执行各向异性蚀刻工艺而被再次暴露。多个第二牺牲层134和第三牺牲层136的被初始第二栅极绝缘层242覆盖的侧壁可以利用各向异性蚀刻工艺而被再次暴露。此外，衬底100的被初始第二栅极绝缘层242覆盖的顶表面也可以利用各向异性蚀刻工艺而被再次暴露。
只有初始第二栅极绝缘层242的形成在第一绝缘层122的顶表面、最低的第二绝缘层124的底表面、和沟道接触层232的侧壁上的部分可以保留在第三开口179中，因而可以形成第二栅极绝缘层242a。此外，只有第二导电层180的形成在第二栅极绝缘层242a上的部分可以保留在第三开口179中，因而可以形成第一栅极电极182a。
此后，可以执行与参考图3K至图3M描述的工艺类似的工艺以完成半导体器件1000c的形成。
利用所述方法制造的半导体器件1000c被参考图6G和图6H简要地描述。图6H是图6G的部分6H的放大截面图。
半导体器件1000c包括在衬底100上沿着第三方向延伸的沟道结构230。沟道结构230可以包括接触衬底100的上部分的沟道接触层232以及接触沟道接触层232的上部分并且以圆筒形状沿着第三方向延伸的沟道层234。
在沟道结构230的侧壁部分中，沟道结构230可以包括在第一方向或第二方向上具有台阶高度的台阶部分230a。沟道层234的下部分可以形成沟道结构230的台阶部分230a。台阶部分230a可以形成在沟道结构230的在最低的第二栅极电极184与第一栅极电极182a之间的侧壁部分中。沟道结构230可以在沟道结构230的位于比台阶部分230a高的水平的侧壁部分中具有在第二方向上的第一宽度W7，并且可以在沟道结构230的位于比台阶部分230a低的水平的侧壁部分中具有在第二方向上的大于第一宽度的第二宽度W8。
沟道接触层232的顶表面可以形成在比第一栅极电极182a的顶表面高的水平。第二栅极绝缘层242a可以插设在沟道接触层232与第一栅极电极182a之间。第一栅极绝缘层150b可以插设在沟道层234的侧壁与第二和第三栅极电极184和186之间。
半导体器件1000c可以包括沟道结构230，该沟道结构230可以是沟道接触层232和沟道层234的层叠结构，因而半导体器件1000c可以具有优良的电特性。
图7A至图7C为示出根据本发明构思的一些实施方式的制造半导体器件1000d的方法的截面图。除了例如第一牺牲层132a之外，该制造方法可以类似于参考图3A至图3M描述的制造方法，因此将着重于其间的差异进行描述。
参考图7A，第一绝缘层122可以形成在衬底100上，第一牺牲层132a可以形成在第一绝缘层122上。第一牺牲层132a可以形成为包括金属或金属硅化物材料。例如，第一牺牲层132a可以利用导电材料诸如钛、钽、钨、钛氮化物、钽氮化物、钨氮化物、钛硅化物、钽硅化物、钨硅化物、钴硅化物或镍硅化物来形成。
多个第二绝缘层124和多个第二牺牲层134可以交替地形成在第一牺牲层132a上。第二牺牲层134可以利用相对于第一牺牲层132a具有蚀刻选择性的材料来形成。例如，第二牺牲层134可以利用掺杂有杂质的多晶硅或类似物来形成。
此后，可以执行与参考图3A至图3G描述的工艺类似的工艺。
参考图7B，暴露衬底100的顶表面的第三开口177可以通过利用第四绝缘层176作为蚀刻掩模执行各向异性蚀刻工艺来形成。此外，第一、第二、第三和第四绝缘层122、124、126和176以及第一、第二和第三牺牲层132a、134和136的侧表面可以通过形成第三开口177而被暴露。不同于参考图3H描述的制造方法，第一牺牲层132a可以不被去除。因为第一牺牲层132a可以包括导电材料，所以第一牺牲层132a可以被用作第一栅极电极182b(见图7C)而不用另外执行去除工艺。
参考图7C，可以执行与参考图3K至图3M描述的工艺类似的工艺以完成半导体器件1000d的形成。
根据制造半导体器件1000d的一些方法，第一牺牲层132a可以形成为包括金属或金属硅化物材料，因而第一牺牲层132a可以被用作第一栅极电极182b而不用另外地执行去除第一牺牲层132a的工艺和形成第一栅极电极182b的工艺。因此，可以便于制造半导体器件1000d的工艺。
图8A至图8F为示意性示出根据本发明构思的其他实施方式的半导体器件的栅极绝缘层结构的截面图。图8A至图8F为图2A的部分8A的放大截面图。
参考图8A，沟道结构160可以形成为具有沿着第三方向延伸的圆筒形状。沟道结构160可以形成为具有沿着第三方向延伸的沟道层162和形成在沟道层162的内壁上的沟道接触层164的层叠结构。
多个第二绝缘层124和多个第二栅极电极184可在衬底上沿着第三方向交替地具有层叠结构。
栅极绝缘层150可以插设在沟道结构160与多个第二绝缘层124和多个第二栅极电极184的层叠结构之间。栅极绝缘层150可以形成为围绕沟道层162的部分外壁。
栅极绝缘层150可以具有层叠结构，在该层叠结构中，隧道绝缘层152、电荷储存层154、第一阻挡绝缘层156和第二阻挡绝缘层158从沟道结构160的外壁顺序地层叠。形成在栅极绝缘层150的最外侧上的第二阻挡绝缘层158可以接触多个第二栅极电极184的侧壁。
隧道绝缘层152可以包括硅氧化物。电荷储存层154可以是电荷俘获层或者浮置栅层。电荷储存层154可以包括量子点或纳米晶体。第一和第二阻挡绝缘层156和158可以包括高k电介质材料。此外，第二阻挡绝缘层158可以包括具有比第一阻挡绝缘层156的介电常数高的介电常数的材料。
参考图8B，势垒材料层250可以进一步插设在栅极绝缘层150与多个第二栅极电极184之间。
具体而言，势垒材料层250可以形成在栅极绝缘层150的第二阻挡绝缘层158与第二栅极电极184之间。也就是，第二阻挡绝缘层158和第二栅极电极184可以形成为不彼此接触。势垒材料层250可以包括钛氮化物、钨氮化物、钽氮化物或者类似物。势垒材料层250可以不形成在第二阻挡绝缘层158与第二绝缘层124之间。
参考图8C，栅极绝缘层150c的第二阻挡绝缘层158a可以形成为围绕第二栅极电极184。也就是，第二阻挡绝缘层158a可以形成为具有围绕第二栅极电极184的结构，从而形成第二栅极电极184与第一阻挡绝缘层156之间的边界以及第二栅极电极184与第二绝缘层124之间的边界。
参考图8D，栅极绝缘层150d的第二阻挡绝缘层158b可以形成在第一阻挡绝缘层156与第二栅极电极184之间。第二阻挡绝缘层158b可以不形成在第一阻挡绝缘层156与第二绝缘层124之间。也就是，第二阻挡绝缘层158b可以具有被截断以具有与第二栅极电极184相同的高度的结构。
参考图8E，栅极绝缘层150e的第二阻挡绝缘层158b可以形成在第一阻挡绝缘层156a与第二栅极电极184之间，第一阻挡绝缘层156a可以形成在第二阻挡绝缘层158b与电荷储存层154之间。第一和第二阻挡绝缘层156a和158b可以不形成在电荷储存层154与第二绝缘层124之间。也就是，第一和第二阻挡绝缘层156a和158b可以具有被截断以具有与第二栅极电极184相同的高度的结构。
参考图8F，栅极绝缘层150f的电荷储存层154a可以形成在隧道绝缘层152与第一阻挡绝缘层156a之间。电荷储存层154a可以不形成在隧道绝缘层152与第二绝缘层124之间。也就是，电荷储存层154a可以具有被截断以具有与第二栅极电极184相同的高度的结构。
参考图8A至图8F描述了制造栅极绝缘层150、150c、150d、150e和150f的方法。
返回参考图8A，可以形成第一开口141(见图3B)，该第一开口141穿过形成在衬底100(见图3B)上的多个第二牺牲层134(见图3B)和第二绝缘层124的层叠结构。第二阻挡绝缘层158、第一阻挡绝缘层156、电荷储存层154和隧道绝缘层152可以顺序地形成在第一开口141的侧壁上。第二阻挡绝缘层158、第一阻挡绝缘层156、电荷储存层154和隧道绝缘层152可以利用ALD工艺、CVD工艺或者类似工艺而共形地形成在第一开口141的侧壁上。此后，沟道层162和沟道接触层164可以顺序地层叠在第一开口141内的隧道绝缘层152上，填充第一开口141的掩埋绝缘层172可以形成在沟道接触层164内。此后，可以在多个第二牺牲层134上执行硅化工艺以将多个第二牺牲层134变为多个第二栅极电极184，由此完成图8A中示出的包括栅极绝缘层150的半导体器件的形成。
图8C中示出的栅极绝缘层150c可以利用由多个第二栅极电极184替换多个第二牺牲层134而不用在多个第二牺牲层134上执行硅化工艺的方法来形成。第一阻挡绝缘层156、电荷储存层154和隧道绝缘层152可以顺序地形成在第一开口141(见图3B)的侧壁上，然后可以形成沟道结构160和掩埋绝缘层172。此后，多个第二牺牲层134可以被去除以在多个第二绝缘层124之间的空间中暴露第一阻挡绝缘层156的侧壁。第二阻挡绝缘层158a可以共形地形成于在该空间中暴露的多个第二绝缘层124和第一阻挡绝缘层156上，导电材料可以被掩埋在该空间内的第二阻挡绝缘层158a上，由此形成第二栅极电极184。因而，可以完成图8C中示出的包括栅极绝缘层150c的半导体器件的形成。
再次参考图8B，可以形成多个第二牺牲层134(见图3B)和多个间隔物的层叠结构，然后可以形成穿过层叠结构的开口。此后，初始势垒材料层、第二阻挡绝缘层158、第一阻挡绝缘层156、电荷储存层154以及隧道绝缘层152可以顺序地形成在开口的侧壁上。此后，多个间隔物可以被去除以在多个第二牺牲层134之间的空间中暴露初始势垒材料层的侧壁。此外，在多个第二牺牲层134之间的空间中暴露的初始势垒材料层可以被选择性地去除，直到第二阻挡绝缘层158的侧壁被暴露，因而可以在多个第二牺牲层134的侧壁上形成被截断以具有与多个第二牺牲层134相同的高度的多个势垒材料层250。此后，多个第二绝缘层124可以形成在多个第二牺牲层134之间的空间中，然后多个第二牺牲层134可以通过执行硅化工艺而变为多个第二栅极电极184，因而可以完成图8B中示出的包括栅极绝缘层150的半导体器件的形成。
图8D至图8F中示出的栅极绝缘层150d、150e和150f可以利用与参考图8B描述的制造方法类似的方法形成。
首先，第二阻挡绝缘层158(见图8B)、第一阻挡绝缘层156、电荷储存层154以及隧道绝缘层152可以顺序地形成在穿过多个第二牺牲层134和多个间隔物的层叠结构的开口的侧壁上。此后，当多个间隔物可被去除以在多个第二牺牲层134之间的空间中暴露第二阻挡绝缘层158并且第二阻挡绝缘层158的暴露的部分可以被选择性地去除时，在多个第二牺牲层134的侧壁上可以形成被截断以具有与多个第二牺牲层134相同的高度的多个第二阻挡绝缘层158b。此后，可以形成多个第二绝缘层124和多个第二栅极电极184，因而可以形成图8D中示出的栅极绝缘层150d。
当第二阻挡绝缘层158(见图8B)和第一阻挡绝缘层156(见图8B)的在多个第二牺牲层134之间的空间中暴露的部分被选择性地去除时，可以在多个第二牺牲层134的侧壁上形成被截断以具有与多个第二牺牲层134相同的高度的多个第二阻挡绝缘层158b以及多个第一阻挡绝缘层156a。因而，可以形成图8E中示出的栅极绝缘层150e。
当第二阻挡绝缘层158(见图8B)、第一阻挡绝缘层156(见图8B)和电荷储存层154(见图8B)的部分被选择性地去除时，可以在多个第二牺牲层134的侧壁上形成被截断以具有与多个第二牺牲层134相同的高度的多个第二阻挡绝缘层158b、多个第一阻挡绝缘层156a以及多个电荷储存层154a。因而，可以形成图8F中示出的栅极绝缘层150f。
图9为示出根据本发明构思的一些实施方式的非易失性存储器件2000的示意性模块结构图。参考图9，在非易失性存储器件2000中，NAND单元阵列1100可以联接到芯(core)电路单元1200。例如，NAND单元阵列1100可以包括参考图2A-7C描述的具有垂直结构的半导体器件1000、1000a、1000b、1000c和1000d中的其中一个或多个。芯电路单元1200可以包括控制逻辑1210、行解码器1220、列解码器1230、读出放大器1240以及页缓冲器1250。
控制逻辑1210可以与行解码器1220、列解码器1230以及页缓冲器120通信。行解码器1220可以经由多条串选择线SSL、多条字线WL以及多条地选择线GSL而与NAND单元阵列1100通信。列解码器1230可以经由多条位线BL而与NAND单元阵列1100通信。读出放大器1240在信号从NAND单元阵列1100输出时可以连接到列解码器1230，并且在将信号发送到NAND单元阵列1100时可以不连接到列解码器1230。
例如，控制逻辑1210可以将行地址信号传送到行解码器1220，行解码器1220可以解码行地址信号并且经由串选择线SSL、字线WL和地选择线GSL将行地址信号传送到NAND单元阵列1100。控制逻辑1210可以将列地址信号发送到列解码器1230或者页缓冲器1250，列解码器1230可以解码列地址信号并且经由多条位线BL将列地址信号传送到NAND单元阵列1100。NAND单元阵列1100的信号可以经由列解码器1230被传送到读出放大器1240，并且可以在读出放大器1240中被放大并且可以经由页缓冲器1250被传送到控制逻辑1210。
虽然已经参考一些实施方式描述了本发明构思，但是对于本领域技术人员显然的是，可以进行各种变化和修改而不背离本发明构思的精神和范围。因此，应该理解，上述实施方式不是限制性的，而是说明性的。因而，本发明构思的范围将由权利要求及其等价物的最宽允许解释来确定，而不应受到以上描述的限制或限定。
本申请要求享有在2013年8月29日在韩国知识产权局提交的第10-2013-0103426号韩国专利申请的优先权，其公开通过全文引用结合于此。

Claims (20)

1.一种半导体器件，包括：
衬底，包括顶表面；
第一绝缘层，在所述衬底的所述顶表面上；
地选择栅极电极，在所述第一绝缘层上；
第二绝缘层，在所述地选择栅极电极上；
沟道结构，接触所述衬底，在垂直于所述衬底的所述顶表面的第一方向上延伸穿过所述第一绝缘层、所述地选择栅极电极和所述第二绝缘层，并且包括沟道层、沟道接触层和台阶部分；以及
栅极绝缘层，围绕所述沟道结构的部分外壁，其中所述栅极绝缘层包括在所述沟道结构上的隧道绝缘层、在所述隧道绝缘层上的电荷储存层和在所述电荷储存层上的阻挡绝缘层，
其中所述沟道接触层接触所述衬底，在所述第一方向上延伸，包括掺杂有第一杂质类型的杂质的导电材料，并且包括在垂直于所述第一方向的第二方向上的第一宽度，以及
其中所述沟道层接触所述沟道接触层，在所述第一方向上延伸，包括掺杂有所述第一杂质类型的杂质的导电材料，包括在所述第一方向上在所述地选择栅极电极的底表面与所述衬底的所述顶表面之间的底表面，并且包括在所述第二方向上的与所述第一宽度不同的第二宽度。
2.根据权利要求1所述的半导体器件，
其中所述沟道层包括接触所述沟道接触层的部分外表面的内表面，
其中所述第二宽度大于所述第一宽度，以及
其中所述沟道层的底表面形成所述沟道结构的台阶部分。
3.根据权利要求2所述的半导体器件，还包括在所述衬底与所述第一绝缘层之间的蚀刻停止层，其中所述沟道层的所述底表面在所述第一方向上在所述蚀刻停止层的顶表面与底表面之间。
4.根据权利要求1所述的半导体器件，其中所述沟道层的所述底表面接触所述沟道接触层的顶表面，其中所述第二宽度小于所述第一宽度。
5.根据权利要求1所述的半导体器件，还包括字线栅极电极，所述字线栅极电极在所述第二绝缘层上并且包括第一半导体材料，
其中所述地选择栅极电极包括与所述第一半导体材料不同的第二半导体材料。
6.根据权利要求1所述的半导体器件，其中所述阻挡绝缘层包括在所述电荷储存层上的第一阻挡绝缘层和将所述第一阻挡绝缘层与所述地选择栅极电极分离的第二阻挡绝缘层。
7.根据权利要求6所述的半导体器件，其中所述第一绝缘层和所述第二绝缘层接触所述第二阻挡绝缘层。
8.根据权利要求6所述的半导体器件，其中所述第一绝缘层和所述第二绝缘层接触所述第一阻挡绝缘层。
9.根据权利要求6所述的半导体器件，其中所述述第一绝缘层和所述第二绝缘层接触所述电荷储存层。
10.一种半导体器件，包括：
沟道结构，突出衬底的顶表面并且在垂直于所述衬底的所述顶表面的第一方向上延伸；以及
地选择线、多条字线、和串选择线，顺序地设置在所述衬底上，在所述第一方向上彼此分离，并且均围绕所述沟道结构的侧表面的相应部分，
其中所述沟道结构包括在所述地选择线与所述衬底的所述顶表面之间形成在所述沟道结构的所述侧表面中的台阶部分。
11.根据权利要求10所述的半导体器件，
其中所述沟道结构的在所述第一方向上位于与所述地选择线相同的高度的部分在垂直于所述第一方向的第二方向上具有第一宽度，以及
其中所述沟道结构的在所述第一方向上位于与所述衬底的所述顶表面相同的高度的部分在所述第二方向上具有小于所述第一宽度的第二宽度。
12.根据权利要求10所述的半导体器件，
其中所述沟道结构包括连接到所述衬底并且在所述第一方向上延伸的沟道接触层和围绕所述沟道接触层的部分外表面的沟道层，以及
其中所述沟道层的底表面形成所述沟道结构的所述台阶部分。
13.根据权利要求10所述的半导体器件，还包括设置在所述地选择线与所述衬底之间的蚀刻停止层，
其中所述沟道结构的所述台阶部分与所述衬底的所述顶表面之间的距离小于所述蚀刻停止层的顶表面与所述衬底的所述顶表面之间的距离。
14.根据权利要求13所述的半导体器件，其中所述蚀刻停止层围绕所述沟道接触层的外表面的一部分。
15.根据权利要求10所述的半导体器件，
其中所述沟道结构的在所述第一方向上位于与所述地选择线相同的高度的一部分在垂直于所述第一方向的第二方向上具有第一宽度，以及
其中所述沟道结构的在所述第一方向上位于与所述衬底的所述顶表面相同的高度的一部分在所述第二方向上具有大于所述第一宽度的第二宽度。
16.根据权利要求10所述的半导体器件，
其中所述沟道结构包括连接到所述衬底的沟道接触层和在所述沟道接触层上的沟道层，以及
其中所述沟道接触层的上部分形成所述沟道结构的所述台阶部分。
17.根据权利要求10所述的半导体器件，其中所述地选择线包括第一材料，所述字线包括不同于所述第一材料的第二材料。
18.根据权利要求10所述的半导体器件，还包括围绕所述沟道结构的部分外表面并且在所述第一方向上延伸的栅极绝缘层。
19.一种半导体器件，包括：
地选择线、多条字线、和串选择线，在垂直于衬底的顶表面的第一方向上顺序地设置在所述衬底上；以及
沟道结构，穿过所述地选择线、所述字线和所述串选择线并且接触所述衬底，
其中所述沟道结构包括台阶部分，所述台阶部分包括在垂直于所述第一方向的第二方向上的台阶高度，
其中所述台阶部分在所述地选择线与所述衬底的所述顶表面之间形成在所述沟道结构的侧壁表面中。
20.根据权利要求19所述的半导体器件，
其中在所述沟道结构的所述侧壁表面的在所述第一方向上位于比所述台阶部分高的水平的部分中，所述沟道结构在所述第二方向上具有第一宽度，以及
其中在所述沟道结构的所述侧壁表面的在所述第一方向上位于比所述台阶部分低的水平的部分中，所述沟道结构在所述第二方向上具有大于所述第一宽度的第二宽度。
CN201410437175.9A 2013-08-29 2014-08-29 具有垂直沟道结构的半导体器件 Active CN104425511B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910951061.9A CN110600479B (zh) 2013-08-29 2014-08-29 具有垂直沟道结构的半导体器件及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130103426A KR102078852B1 (ko) 2013-08-29 2013-08-29 반도체 장치 및 그 제조 방법
KR10-2013-0103426 2013-08-29

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201910951061.9A Division CN110600479B (zh) 2013-08-29 2014-08-29 具有垂直沟道结构的半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN104425511A true CN104425511A (zh) 2015-03-18
CN104425511B CN104425511B (zh) 2019-11-01

Family

ID=52581980

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910951061.9A Active CN110600479B (zh) 2013-08-29 2014-08-29 具有垂直沟道结构的半导体器件及其制造方法
CN201410437175.9A Active CN104425511B (zh) 2013-08-29 2014-08-29 具有垂直沟道结构的半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201910951061.9A Active CN110600479B (zh) 2013-08-29 2014-08-29 具有垂直沟道结构的半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US20150060977A1 (zh)
KR (1) KR102078852B1 (zh)
CN (2) CN110600479B (zh)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449691A (zh) * 2015-08-06 2017-02-22 三星电子株式会社 半导体器件
CN106972024A (zh) * 2015-10-19 2017-07-21 三星电子株式会社 三维半导体器件
CN107302006A (zh) * 2016-04-13 2017-10-27 旺宏电子股份有限公司 存储器结构及其制造方法
CN107658302A (zh) * 2016-07-25 2018-02-02 上海新昇半导体科技有限公司 一种存储器结构及其制备方法
CN107689392A (zh) * 2016-08-05 2018-02-13 三星电子株式会社 垂直型存储器件
CN108346661A (zh) * 2017-01-24 2018-07-31 三星电子株式会社 半导体器件
CN108933143A (zh) * 2017-05-29 2018-12-04 三星电子株式会社 半导体器件
CN109003987A (zh) * 2017-06-06 2018-12-14 旺宏电子股份有限公司 存储器元件及其制作方法
CN109003981A (zh) * 2018-07-12 2018-12-14 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109216368A (zh) * 2017-06-30 2019-01-15 三星电子株式会社 具有垂直沟道结构的半导体装置
CN109473445A (zh) * 2018-11-09 2019-03-15 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN109994474A (zh) * 2018-01-02 2019-07-09 三星电子株式会社 半导体器件
CN111106125A (zh) * 2018-10-29 2020-05-05 三星电子株式会社 制造垂直存储器装置的方法
CN111180449A (zh) * 2017-08-23 2020-05-19 长江存储科技有限责任公司 形成三维存储设备的栅极结构的方法
CN112530975A (zh) * 2020-12-07 2021-03-19 长江存储科技有限责任公司 三维存储器及其制备方法
WO2023108387A1 (en) * 2021-12-14 2023-06-22 Yangtze Memory Technologies Co., Ltd. Vertical memory devices and methods for forming the same

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160087479A (ko) * 2015-01-13 2016-07-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9524977B2 (en) 2015-04-15 2016-12-20 Sandisk Technologies Llc Metal-semiconductor alloy region for enhancing on current in a three-dimensional memory structure
KR102423765B1 (ko) 2015-08-26 2022-07-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
US9646975B2 (en) 2015-09-21 2017-05-09 Sandisk Technologies Llc Lateral stack of cobalt and a cobalt-semiconductor alloy for control gate electrodes in a memory structure
KR102336739B1 (ko) * 2015-09-25 2021-12-06 삼성전자주식회사 비휘발성 메모리 장치
KR102532490B1 (ko) * 2015-10-08 2023-05-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9793139B2 (en) 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
US9842851B2 (en) 2015-10-30 2017-12-12 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion
US9754958B2 (en) * 2015-10-30 2017-09-05 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion and method of making thereof
KR102609516B1 (ko) * 2016-05-04 2023-12-05 삼성전자주식회사 반도체 장치
CN107768374A (zh) * 2016-08-17 2018-03-06 上海新昇半导体科技有限公司 一种纳米线存储器结构及其制备方法
CN107768381B (zh) * 2016-08-17 2021-11-09 上海新昇半导体科技有限公司 一种纳米管存储器结构及其制备方法
US9748268B1 (en) * 2016-09-07 2017-08-29 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20180033369A (ko) 2016-09-23 2018-04-03 삼성전자주식회사 반도체 장치의 제조 방법
KR102636463B1 (ko) * 2016-10-05 2024-02-14 삼성전자주식회사 반도체 메모리 장치
JP6817895B2 (ja) * 2017-05-24 2021-01-20 株式会社東芝 半導体装置
US10224340B2 (en) * 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
KR102427324B1 (ko) 2017-07-25 2022-07-29 삼성전자주식회사 3차원 반도체 메모리 장치
CN107731833B (zh) * 2017-08-31 2018-12-14 长江存储科技有限责任公司 一种阵列共源极填充结构及其制备方法
KR102508522B1 (ko) * 2017-11-09 2023-03-10 삼성전자주식회사 3차원 반도체 메모리 소자 및 이의 전기적 불량 판별 방법
KR102522164B1 (ko) * 2017-11-20 2023-04-17 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102465936B1 (ko) * 2017-11-30 2022-11-10 삼성전자주식회사 수직형 메모리 장치
KR102533146B1 (ko) * 2017-12-08 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20190139528A (ko) * 2018-06-08 2019-12-18 삼성전자주식회사 수직형 메모리 장치
CN109496360A (zh) * 2018-10-09 2019-03-19 长江存储科技有限责任公司 用于减少三维存储器件中的半导体插塞中的缺陷的方法
KR20200051301A (ko) 2018-11-05 2020-05-13 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치 및 그 제조방법
KR20200053067A (ko) 2018-11-07 2020-05-18 삼성전자주식회사 수직형 메모리 장치
US11107829B2 (en) * 2018-12-17 2021-08-31 SK Hynix Inc. Method of manufacturing a three-dimensional non-volatile memory device
CN111180463A (zh) * 2020-01-03 2020-05-19 长江存储科技有限责任公司 三维存储器及其制作方法
KR20210096391A (ko) * 2020-01-28 2021-08-05 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP7414600B2 (ja) 2020-03-16 2024-01-16 キオクシア株式会社 半導体記憶装置の製造方法
CN111430233A (zh) * 2020-04-02 2020-07-17 长江存储科技有限责任公司 刻蚀方法
US11469319B2 (en) * 2020-04-10 2022-10-11 Nanya Technology Corporation Semiconductor device with recessed access transistor and method of manufacturing the same
CN113725228B (zh) * 2021-08-26 2023-08-08 长江存储科技有限责任公司 三维存储器及其制作方法
CN113782542B (zh) * 2021-08-26 2024-02-27 长江存储科技有限责任公司 三维存储器及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122661A (zh) * 2009-12-16 2011-07-13 三星电子株式会社 半导体器件及其制造方法
US20120003828A1 (en) * 2010-07-01 2012-01-05 Sung-Il Chang Semiconductor memory device and method of forming the same
US20120068255A1 (en) * 2010-09-16 2012-03-22 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
CN102468280A (zh) * 2010-11-05 2012-05-23 三星电子株式会社 三维半导体器件

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050127A (ja) 2008-08-19 2010-03-04 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20100133212A (ko) 2009-06-11 2010-12-21 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101525130B1 (ko) 2009-08-03 2015-06-03 에스케이하이닉스 주식회사 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR20110060752A (ko) 2009-11-30 2011-06-08 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자의 제조 방법
JP2011199194A (ja) 2010-03-23 2011-10-06 Toshiba Corp 半導体装置の製造方法
US9536970B2 (en) * 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR20110121938A (ko) 2010-05-03 2011-11-09 주식회사 하이닉스반도체 수직 채널형 비휘발성 메모리 장치 제조방법
KR20110122523A (ko) * 2010-05-04 2011-11-10 삼성전자주식회사 반도체 메모리 소자 및 그의 형성방법
KR20110135692A (ko) 2010-06-11 2011-12-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
KR101825539B1 (ko) 2010-10-05 2018-03-22 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101784695B1 (ko) 2010-10-21 2017-10-13 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20120068392A (ko) * 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
KR101825534B1 (ko) 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
JP2012227326A (ja) 2011-04-19 2012-11-15 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
KR101916222B1 (ko) * 2011-04-29 2018-11-08 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20120128438A (ko) 2011-05-17 2012-11-27 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122661A (zh) * 2009-12-16 2011-07-13 三星电子株式会社 半导体器件及其制造方法
US20120003828A1 (en) * 2010-07-01 2012-01-05 Sung-Il Chang Semiconductor memory device and method of forming the same
US20120068255A1 (en) * 2010-09-16 2012-03-22 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
CN102468280A (zh) * 2010-11-05 2012-05-23 三星电子株式会社 三维半导体器件

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449691A (zh) * 2015-08-06 2017-02-22 三星电子株式会社 半导体器件
CN106449691B (zh) * 2015-08-06 2020-09-15 三星电子株式会社 半导体器件
CN106972024A (zh) * 2015-10-19 2017-07-21 三星电子株式会社 三维半导体器件
CN107302006A (zh) * 2016-04-13 2017-10-27 旺宏电子股份有限公司 存储器结构及其制造方法
CN107302006B (zh) * 2016-04-13 2020-01-07 旺宏电子股份有限公司 存储器结构及其制造方法
CN107658302A (zh) * 2016-07-25 2018-02-02 上海新昇半导体科技有限公司 一种存储器结构及其制备方法
TWI630706B (zh) * 2016-07-25 2018-07-21 上海新昇半導體科技有限公司 一種記憶體結構及其製備方法
CN107689392A (zh) * 2016-08-05 2018-02-13 三星电子株式会社 垂直型存储器件
CN108346661B (zh) * 2017-01-24 2024-04-09 三星电子株式会社 半导体器件
CN108346661A (zh) * 2017-01-24 2018-07-31 三星电子株式会社 半导体器件
CN108933143B (zh) * 2017-05-29 2023-09-05 三星电子株式会社 半导体器件
CN108933143A (zh) * 2017-05-29 2018-12-04 三星电子株式会社 半导体器件
CN109003987A (zh) * 2017-06-06 2018-12-14 旺宏电子股份有限公司 存储器元件及其制作方法
CN109216368A (zh) * 2017-06-30 2019-01-15 三星电子株式会社 具有垂直沟道结构的半导体装置
CN109216368B (zh) * 2017-06-30 2023-05-19 三星电子株式会社 具有垂直沟道结构的半导体装置
CN111180449A (zh) * 2017-08-23 2020-05-19 长江存储科技有限责任公司 形成三维存储设备的栅极结构的方法
CN109994474A (zh) * 2018-01-02 2019-07-09 三星电子株式会社 半导体器件
CN109003981A (zh) * 2018-07-12 2018-12-14 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111106125A (zh) * 2018-10-29 2020-05-05 三星电子株式会社 制造垂直存储器装置的方法
CN109473445B (zh) * 2018-11-09 2021-01-29 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN109473445A (zh) * 2018-11-09 2019-03-15 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
US11895845B2 (en) 2018-11-09 2024-02-06 Institute of Microelectronics, Chinese Academy of Sciences Memory device and method for manufacturing the same, and electronic apparatus including the memory device
CN112530975A (zh) * 2020-12-07 2021-03-19 长江存储科技有限责任公司 三维存储器及其制备方法
CN112530975B (zh) * 2020-12-07 2022-05-20 长江存储科技有限责任公司 三维存储器及其制备方法
WO2023108387A1 (en) * 2021-12-14 2023-06-22 Yangtze Memory Technologies Co., Ltd. Vertical memory devices and methods for forming the same

Also Published As

Publication number Publication date
KR20150025481A (ko) 2015-03-10
US20150060977A1 (en) 2015-03-05
KR102078852B1 (ko) 2020-02-18
US10263009B2 (en) 2019-04-16
CN110600479A (zh) 2019-12-20
US20180026050A1 (en) 2018-01-25
CN110600479B (zh) 2023-07-07
CN104425511B (zh) 2019-11-01

Similar Documents

Publication Publication Date Title
US10263009B2 (en) Semiconductor devices with vertical channel structures
US9905664B2 (en) Semiconductor devices and methods of manufacturing the same
US10490570B2 (en) Method of fabricating vertical memory devices having a plurality of vertical channels on a channel layer
CN107611136B (zh) 垂直型非易失性存储器件及其制造方法以及字线凹陷结构
KR102114341B1 (ko) 수직형 반도체 장치
US9543316B2 (en) Semiconductor memory device and method of fabricating the same
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
US20160027796A1 (en) Semiconductor devices
US9543307B2 (en) Vertical memory devices and methods of manufacturing the same
US20140264549A1 (en) Vertical memory devices with vertical isolation structures and methods of fabricating the same
US10559580B2 (en) Semiconductor memory device
CN105374826A (zh) 三维半导体器件及其制造方法
US20120168848A1 (en) Non-volatile memory device and method for fabricating the same
KR20120068392A (ko) 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
US10971513B2 (en) Three-dimensional semiconductor memory devices and method of manufacturing the same
KR20180006817A (ko) 수직형 메모리 장치
KR20120128438A (ko) 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템
KR20160109989A (ko) 수직형 메모리 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant