CN108933143A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：衬底，包括单元区域和周边区域；以及衬底上的底部电极。底部电极布置在均在第一方向上延伸的第一行和第二行中。第一行和第二行在垂直于第一方向的第二方向上彼此相邻。第一行中的底部电极包括在第一方向上分开第一距离的最外面的底部电极和次最外面的底部电极。第二行中的底部电极包括在第一方向上分开第二距离的最外面的底部电极和次最外面的底部电极。第一行中的最外面的底部电极位于衬底的周边区域上。第二行中的最外面的底部电极位于衬底的单元区域上。

Description

半导体器件
相关申请的交叉引用
本申请要求于2017年5月29日在韩国知识产权局递交的韩国专利申请No.10-2017-0066259的优先权，其公开内容通过引用全部合并于此。
技术领域
本公开的示例实施例涉及一种半导体器件，并且更具体地涉及一种包括电容器的半导体器件。
背景技术
为了高度集成半导体器件，可以形成小的元件和精细的图案。节距是每个图案的宽度和相邻图案之间的距离的和。为了高度集成半导体器件，可以减小节距。
然而，由于光刻工艺中分辨率的限制，可能难以形成具有精细节距的图案。
发明内容
根据本发明构思的示例实施例，一种半导体器件可以包括：
衬底，包括单元区域和周边区域；以及衬底上的底部电极。底部电极可以布置成均在第一方向上延伸的第一行和第二行。第一行和所述第二行可以在垂直于所述第一方向的第二方向上彼此相邻。第一行中的底部电极可以包括在所述第一方向上分开第一距离的最外面的底部电极和次最外面的底部电极。第二行中的底部电极可以包括在所述第一方向上分开第二距离的最外面的底部电极和次最外面的底部电极。第一行中的最外面的底部电极可以位于所述衬底的周边区域上。第二行中的最外面的底部电极可以位于所述衬底的单元区域上。根据本发明构思的示例实施例，半导体器件可以包括衬底、衬底上的层间绝缘层、层间绝缘层中的连接盘(landing pad)、层间绝缘层中的连接挡板(1anding dam)以及层间绝缘层上的底部电极。底部电极可以在第一方向上布置。在平面图中，连接挡板可以围绕连接盘。底部电极可以包括第一底部电极和第二底部电极。在平面图中，第一底部电极可以分别与连接盘交叠，并且第二底部电极可以与连接挡板交叠。
根据本发明构思的示例实施例，一种半导体器件可以包括衬底、衬底上的层间绝缘层、层间绝缘层中的连接盘、层间绝缘层中的连接挡板以及层间绝缘层上的底部电极。底部电极可以以二维布置。在平面图中，连接挡板可以围绕连接盘。底部电极可以包括分别接触连接盘的第一底部电极以及接触连接挡板的第二底部电极。
附图说明
图1是示出了根据示例实施例的半导体器件的示意性平面图。
图2A是示出了根据示例实施例的半导体器件的示意性平面图。
图2B、图2C和图2D是示出了根据示例实施例的半导体器件的示意性横截面图。
图3是示出了根据示例实施例的半导体器件的示意性平面图。
图4是示出了根据示例实施例的半导体器件的示意性平面图。
图5A至图21A是示出了根据示例实施例的制造半导体器件的方法的示意性平面图。
图5B至图21B、图5C至图21C以及图11D至图21D是示出了根据示例实施例的制造半导体器件的方法的示意性横截面图。
具体实施方式
现在将参考附图在下文中更全面地描述各种示例实施例。贯穿本申请，相同的附图标记可以指代相同的元件。
图1是示出了根据示例实施例的半导体器件的示意性平面图。图2A是示出了根据示例实施例的半导体器件的示意性平面图，并且更具体地，是图1的区域A的放大图。图2B和图2C是示出了根据示例实施例的半导体器件的示意性横截面图。更具体地说，图2B是沿图2A的线I-I′截取的横截面图，图2C是沿图2A的线II-II′截取的横截面图，并且图2D是沿图2A的线III-III′截取的横截面图。
参考图1和图2A至图2D，可以提供衬底100。衬底100可以是半导体衬底。例如，衬底100可以是硅衬底、锗衬底或硅锗衬底。
衬底100可以包括布置有存储器单元的单元区域CA以及与单元区域CA相邻的周边区域PA。例如，周边区域PA可以围绕单元区域CA.存储器单元均可以包括稍后将描述的选择器件和电容器。
选择器件可以设置在衬底100的单元区域CA上。在一些实施例中，选择器件可以是晶体管。可以在衬底100中设置晶体管的一些元件(例如，源极/漏极区域)，并且可以在衬底100上设置晶体管的其他元件(例如，栅极电极)。
第一层间绝缘层110可以设置在衬底100上。第一层间绝缘层110可以覆盖选择器件。第一层间绝缘层110可以包括例如氧化硅、氮化硅和/或氮氧化硅。
接触塞112可以设置在单元区域CA中的第一层间绝缘层110中。接触塞112可以电连接到选择器件。接触塞112可以包括导电材料，例如掺杂杂质的半导体材料(例如，掺杂硅、掺杂锗、掺杂硅锗)、金属(例如，钛、钽或钨)、导电金属氮化物(例如，氮化钛或氮化钽)、金属-半导体化合物(例如，金属硅化物)和/或其组合。
第二层间绝缘层120可以设置在第一层间绝缘层110上。第二层间绝缘层120可以包括例如氧化硅、氮化硅和/或氮氧化硅。
连接盘130可以二维地布置在单元区域CA中的第二层间绝缘层120中。连接盘130可以分别电连接到接触塞112。连接盘130可以包括导电材料。例如，连接盘130可以包括掺杂杂质的半导体材料、金属、导电金属氮化物和/或金属-半导体化合物。
连接挡板132可以设置在周边区域PA中的第二层间绝缘层120中。连接挡板132可以设置成与最外面的连接盘130相邻，并且可以在平面图中延伸以围绕连接盘130。连接挡板132可以包括导电材料。例如，连接挡板132可以包括掺杂杂质的半导体材料、金属、导电金属氮化物和/或金属-半导体化合物。
蚀刻停止层140可以设置在第二层间绝缘层120上。蚀刻停止层140可以覆盖连接盘130和连接挡板132。蚀刻停止层140可以包括例如氧化硅、氮化硅和/或氮氧化硅。
电容器CAP可以设置在第二层间绝缘层120上。电容器CAP可以包括底部电极BE、介电层DL和顶部电极TE。例如，电容器CAP可以分别包括底部电极BE，并且介电层DE和顶部电极TE可以由电容器CAP共享。底部电极BE可以布置成二维阵列。底部电极BE可以被布置为形成在第一方向D1上延伸的多个行R1和R2。多个行R1和R2可以在垂直于第一方向D1的第二方向D2上彼此间隔开。
多个行R1和R2可以包括第一行R1和第二行R2。第一行R1和第二行R2可以在第二方向D2上交替布置。在一些实施例中，第一行R1可以对应于底部电极BE的阵列的奇数行，并且第二行R2可以对应于底部电极BE的阵列的偶数行。在其他实施例中，第一行R1可以对应于底部电极BE的阵列的偶数行，并且第二行R2可以对应于底部电极BE的阵列的奇数行。
底部电极BE可以包括单元区域CA中的第一底部电极BE1和周边区域PA中的第二底部电极BE2。在平面图中，每个第一底部电极BE1可以至少部分地与对应的一个连接盘130交叠，并且每个第二底部电极BE2可以至少部分地与连接挡板132交叠。例如，第一底部电极BE1中的每一个可以接触对应的一个连接盘130，并且第二底部电极BE2可以接触连接挡板132。
每个第一行R1可以包括第一底部电极BE1和至少一个第二底部电极BE2。如图2A和图2C所示，每个第一行R1可以包括一个第二底部电极BE2，但不限于此。在下文中，将描述每个第一行R1包括一个第二底部电极BE2。当第一行R1中的每一个包括一个第二底部电极BE2时，第二底部电极BE2可以是每个第一行R1中的最下面的一个底部电极BE(例如，设置在每个第一行R1中的最外面位置处的底部电极BE)。
每个第二行R2可以包括第一底部电极BE1。每个第二行R2可以不包括第二底部电极BE2。在多个行R1和R2中的每一行中，第一底部电极BE1可以布置成在第一方向D1上彼此相距一定距离。例如，底部电极BE可以在每个第一行R1中彼此间隔开第一距离DS1，并且底部电极BE可以在每个第二行R2中彼此间隔开第二距离DS2。第一距离DS1可以基本上等于第二距离DS2。单元区域CA中的每个第一行R1可以包括与周边区域PA相邻(或者设置在单元区域CA中的每个第一行R1中的最外面位置处)的第一底部电极BE1(指的是第一行R1中的最外面的第一底部电极BE1_O1)。单元区域CA中的每个第二行R2可以包括与周边区域PA相邻(或者设置在单元区域CA中的每个第二行中R2的最外面位置处)的第一底部电极BE1(指的是第二行R2中的最外面的第一底部电极BE1_O2)。当每个第一行R1包括一个第二底部电极BE2时，第一行R1中的最外面的第一底部电极BE_O1可以是每个第一行R1中的次最外面的底部电极BE。由于第二行R2不包括第二底部电极BE2，所以第二行R2中的最外面的第一底部电极BE1_O2可以是每个第二行R2中的最外面的底部电极BE。
在每个第一行R1中，第一行R1中的最外面的第一底部电极BE_O1和与第一底部电极BE_O1相邻的第二底部电极BE2之间的第一方向D1上的距离可以是第三距离DS3。第三距离DS3可以基本上等于第一距离DS1。在每个第二行R2中，第二行R2中的最外面的第一底部电极BE_O2与虚拟的第二底部电极iBE2(虚拟地设置在第二底部电极BE2之间的在第一方向D1上与第二行R2中的最外面的第一底部电极BE_O2相邻的位置处)之间的距离可以是第四距离DS4。
参考图2A，每个第一行R1的第一底部电极BE1和每个第二行R2的第一底部电极BE1可以以Z字形式布置。例如，相邻的成对的第一行R1和第二行R2的第一底部电极BE1可以以Z字形式布置。例如，第一行R1的第一底部电极BE1可以相对于第二行R2的第一底部电极BE1在第一方向D1上偏移第一距离DS1的一半。
在这种情况下，第一行R1的最外面的第一底部电极BE_O1和第二行R2的最外面的第一底部电极BE_O2可以在第二方向D2上以Z字形式布置。例如，第一行R1的最外面的第一底部电极BE_O1可以相对于第二行R2的最外面的第一底部电极BE_O2在第一方向D1上偏移第一距离DS1的一半。第一行R1的最外面的第一底部电极BE_O1可以比第二行R2的最外面的第一底部电极BE_O2更靠近周边区域PA。第三距离DS3可以小于第四距离DS4。在平面图中，第一行R1的最外面的第一底部电极BE_O1与连接挡板132之间的最短距离DS5可以小于第二行R2的最外面的第一底部电极BE_O2与连接挡板132之间的最短距离DS6。
参考图2B至图2D，底部电极BE均可以具有圆柱形形状，该圆柱形形状具有下部分以及在大致垂直于衬底100的第三方向D3上从下部分延伸的侧壁部分。然而，底部电极BE不限于此并且可以具有各种形状。例如，与图2B至图2D所示不同，底部电极BE可以具有在第三方向上延伸的柱形形状。底部电极BE可以包括导电材料。例如，底部电极BE可以包括掺杂杂质的半导体材料、金属、导电金属氮化物、金属-半导体化合物和/或它们的组合。
可以设置支撑图案150以支撑底部电极BE。支撑图案150可以连接到底部电极BE的侧壁。支撑图案150可以包括开口150a。开口150a均可以具有条形形状、矩形形状或线性形状。与图2B到图2D所示不同，可以设置多个支撑图案150。多个支撑图案150可以设置在相对于衬底100不同的高度或水平处。例如，支撑图案150可以包括氮化硅和/或碳氮化硅。
介电层DL可以沿着底部电极BE的表面共形地延伸或者覆盖底部电极BE的表面。介电层DL可以在底部电极BE的表面上设置有均匀的厚度。介电层DL可以在蚀刻停止层140的上表面和支撑图案150的表面上延伸。介电层DL可以包括例如氧化硅、氮化硅、金属氧化物(例如，氧化铪、氧化铝、氧化钽或氧化钛)和/或具有钙钛矿结构的介电材料(例如SrTiO3(STO)、(Ba，Sr)TiO3(BST)、BaTiO3、PZT、PLZT)。介电层DL可以具有约5nm至约15nm的厚度。
顶部电极TE可以设置在介电层DL上以覆盖底部电极BE。当底部电极BE均具有如图2B至图2D所示的圆柱形形状时，顶部电极TE可以填充在圆柱形形状的底部电极BE内部。介电层DL可以插入在顶部电极TE和每个底部电极BE之间。顶部电极TE可以包括导电材料，例如掺杂杂质的半导体材料、金属、导电金属氮化物、金属-半导体化合物和/或其组合。
通常，与设置在单元区域的中心部分中的底部电极BE相比，设置在单元区域的边缘部分中的底部电极BE可能具有相对低的均匀性和可靠性。这可能是因为与单元区域的中心部分相比，单元区域的周边部分中没有提供均匀的工艺条件或环境。设置在单元区域的周边部分中的底部电极BE可以用作虚设底部电极以解决该问题。由于底部电极更多地用作虚设电极，所以半导体器件的可靠性增加。然而，随着用作有源底部电极的底部电极的数目减少，半导体器件的集成密度可能降低。
根据本发明构思的示例实施例，底部电极BE可以以二维布置以形成第一行R1和第二行R2。第一行R1可以包括周边区域PA中的第二底部电极BE2(例如，连接挡板132上的第二底部电极BE2)。在形成底部电极BE的过程中，第二底部电极BE2可以充当虚设底部电极以允许更均匀地形成第一底部电极BE1。由于第二底部电极BE2设置在周边区域PA中而非单元区域CA中，因此第二底部电极BE2可以不占据单元区域CA中的附加空间(所有第一底部电极BE1可以充当有源底部电极)。因此，半导体器件的集成密度可以不降低，并且可以提高半导体器件的可靠性。
图3是示出了根据示例实施例的半导体器件的示意性平面图。
参考图3，半导体器件可以具有与参考图1和图2A至图2D所描述的结构基本相似或相同的结构，除了每个第一行R1包括多个第二底部电极BE2。下文中，将详细描述第一行R1。
每个第一行R1可以包括多个第一底部电极BE1和多个第二底部电极BE2。第一底部电极BE1可以设置在单元区域CA中，并且第二底部电极BE2可以设置在周边区域PA中。在平面图中，每个第一底部电极BE1可以至少部分地与对应的一个连接盘130交叠。在平面图中，第二底部电极BE1中的至少一个可以至少部分地与连接挡板132交叠，并且其他第二底部电极BE1可以与连接挡板132交叠。例如，第一底部电极BE1可以分别接触连接盘130，并且第二底部电极BE2可以接触连接挡板132。
每个第一行R1中的第二底部电极BE1可以在第一方向D1上彼此间隔开第七距离DS7。第七距离DS7可以基本上等于第一距离DS1与第三距离DS3。
图4是示出了根据示例实施例的半导体器件的示意性平面图。
参考图4，半导体器件可以具有与参考图1和图2A至图2D所描述的结构基本相似或相同的结构，除了底部电极BE的平面布置。
底部电极BE可以以二维布置。具体地，底部电极BE可以形成均在第一方向D1上延伸的多个行R1和R2。多个行R1和R2可以在垂直于第一方向D1的第二方向D2上彼此间隔开。另外，第一底部电极BE1可以形成均在第二方向D2上延伸的多个列C。例如，第一底部电极BE1可以沿第一方向D1和第二方向D2以矩阵阵列布置。
多个行R1和R2可以包括第一行R1和第二行R2。第一行R1和第二行R2可以在第二方向D2上交替布置。在一些实施例中，第一行R1可以对应于底部电极BE的阵列的奇数行，并且第二行R2可以对应于底部电极BE的阵列的偶数行。在其他实施例中，第一行R1可以对应于底部电极BE的阵列的偶数行，并且第二行R2可以对应于底部电极BE的阵列的奇数行。
每个第一行R1可以包括第一底部电极BE1和至少一个第二底部电极BE2。第一底部电极BEl可以设置在单元区域CA中，并且第二底部电极BE2可以设置在周边区域PA中。在平面图中，第一底部电极BE1中的每一个可以部分地与对应的一个连接盘130交叠，并且第二底部电极BE2可以至少部分地与连接挡板132交叠。例如，第一底部电极BE1中的每一个可以接触对应的一个连接盘130，并且第二底部电极BE2可以接触连接挡板132。在图4的示例实施例中，第一行R1中的每一行可以包括一个第二底部电极BE2，但是本发明构思不限于此。例如，第一行R1中的每一行可以包括多个第二底部电极BE2，如图3所示。
每个第二行R2可以包括第一底部电极BE1。每个第二行R2可以不包括第二底部电极BE2。
第一行R1和第二行R2中的每一行中的第一底部电极BE1可以布置成在第一方向D1上彼此相距一定距离。例如，第一行R1中的每一行中的第一底部电极BE1可以布置成彼此间隔开第一距离DS1，并且第二行R2中的每一行中的第一底部电极BE1可以布置成彼此间隔开第二距离DS2。第一距离DS1可以基本上等于第二距离DS2。
单元区域CA中的每个第一行R1可以包括与周边区域PA相邻(或者设置在单元区域CA中的每个第一行R1中的最外面位置处)的第一底部电极BE1(指的是第一行R1的最外面的第一底部电极BE1_O1)。单元区域CA中的每个第二行R2可以包括与周边区域PA相邻(或者设置在单元区域中的每个第二行中R2的最外面位置处)的第一底部电极BE1(指的是第二行R2的最外面的第一底部电极BE1_O2)。在每个第一行R1中，第一行R1的最外面的第一底部电极BE_O1和与第一底部电极BE_O1相邻的第二底部电极BE2之间的第一方向D1上的距离可以是第三距离DS3。第三距离DS3可以基本上等于第一距离DS1。在每个第二行R2中，第二行R2的最外面的第一底部电极BE_O2与虚拟的第二底部电极iBE2(虚拟地设置在第二底部电极BE2之间的在第一方向D1上与第二行R2的最外面的第一底部电极BE_O2相邻的位置处)之间的距离可以是第四距离DS4。
在图4的示例实施例中，第一行R1的最外面的第一底部电极BE_O1和第二行R2的最外面的第一底部电极BE_O2可以形成在第二方向D2上延伸的列C.第三距离DS3可以基本上等于第四距离DS4。在平面图中，第一行R1的最外面的第一底部电极BE_O1与连接挡板32之间的最短距离DS5可以基本上等于第二行R2的最外面的第一底部电极BE_O2与连接挡板132之间的最短距离DS6。
图5A至图21A是示出了根据示例实施例的制造半导体器件的方法的示意性平面图。图5A至图21A是图示图1的部分A的放大视图。图5B至图21B、图5C至图21C以及图11D至图21D是示出了根据示例实施例的制造半导体器件的方法的示意性横截面图。图5B至图21B是分别沿着图5A至图21A的线I-I′截取的横截面图。图5C至图21C是分别沿着图5A至图21A的线II-II′截取的横截面图。图11D至图21D是分别沿着图11A至图21A的线III-III′截取的横截面图。
参考图1和图5A至图5C，半导体器件可以包括衬底100，衬底100包括设置有存储器单元的单元区域CA以及与单元区域CA相邻的周边区域PA。例如，周边区域PA可以围绕单元区域CA.
衬底100可以是半导体衬底。选择器件(例如，晶体管)可以设置在衬底100的单元区域CA上。
第一层间绝缘层110可以形成在衬底100上。第一层间绝缘层110可以覆盖单元区域CA和周边区域PA中的衬底100。第一层间绝缘层110可以覆盖选择器件。
接触塞112可以形成在单元区域CA中的第一层间绝缘层110中。接触塞112可以穿透第一层间绝缘层110以分别电连接到选择器件。
第二层间绝缘层120可以形成在第一层间绝缘层110上。第二层间绝缘层120可以覆盖单元区域CA和周边区域PA中的第一层间绝缘层110。
连接盘130和连接挡板132可以形成在第一层间绝缘层110中。连接盘130可以二维地形成在单元区域CA中。例如，连接盘130的平面布置可以与图2A所示的单元区域CA中的第一底部电极BE1的平面布置相似或相同。在一些实施例中，连接盘130的平面布置可以与图4所示的单元区域CA中的第一底部电极BE1的平面布置相似或相同。连接挡板132可以形成在周边区域PA中。在平面图中，连接挡板132可以围绕连接盘130。连接盘130和连接挡板132可以同时形成。
参考图1和图6A至图6C，可以在第二层间绝缘层120上依次形成蚀刻停止层140、牺牲层SL、支撑层155、孔掩模结构HMS、第一下掩模层LM1和第二下掩模层。可以通过例如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或旋涂工艺形成蚀刻停止层140、牺牲层SL、支撑层155、孔掩模结构HMS、第一下掩模层LM1和第二下掩模层。
牺牲层SL可以包括例如氧化硅。蚀刻停止层140和支撑层155可以包括相对于牺牲层SL具有蚀刻选择性的材料。例如，蚀刻停止层140可以包括氮化硅，并且支撑层155可以包括氮化硅和/或碳氮化硅。
孔掩模结构HMS可以包括依次堆叠在支撑层155上的第一孔掩模层HML1、第二孔掩模层HML2和第三孔掩模层HML3。第二孔掩模层HML2可以包括相对于第一孔掩模层HML1具有蚀刻选择性的材料。第三孔掩模层HML3可以包括相对于第二孔掩模层HML2具有蚀刻选择性的材料。第一孔掩模层HML1可以包括例如多晶硅。第二孔掩模层HML2可以包括例如氧化硅。第三孔掩模层HML3可以包括例如碳基硬掩模上旋涂(SOH)材料。
第一下掩模层LML1可以包括相对于孔掩模结构HMS(例如，第三孔掩模层HML3)的上部分具有蚀刻选择性的材料。第二下掩模层可以包括相对于第一下掩模层LML1具有蚀刻选择性的材料。第一下掩模层LML1可以包括例如多晶硅。第二下掩模层可以包括例如碳基SOH材料。
第二下掩模层可以被图案化以形成第二下掩模图案LMP2。第二下掩模图案LMP2均可以具有在一方向上延伸的线性形状。在一些实施例中，第二下掩模图案LMP2的端部可以被连接。
在一些实施例中，参考图6A，每个第二下掩模图案LMP2可以在与第一方向D1和第二方向D2交叉的第四方向D4上延伸。可以使用图6A所示的第二下掩模图案LMP2来制造图2A或图3所示的半导体器件。
在其他实施例中，不像图6A所示，每个第二下掩模图案LMP2可以在第二方向D2上延伸。可以使用这种第二下掩模图案LMP2来制造图4所示的半导体器件。
参考图1和图7A至图7C，下间隔物LS可以分别形成在第二下掩模图案LMP2的侧壁上。例如，可以通过以下来形成下间隔物LS：形成下间隔物层以在第一下掩模层LML1的表面和第二下掩模图案LMP2的表面上共形地延伸，并且各向异性地蚀刻下间隔物层。下间隔物LS可以包括相对于第一下掩模层LML1和第二下掩模图案LMP2具有蚀刻选择性的材料。例如，下间隔物LS可以包括氧化硅。
参考图1和图8A至图8C，可以选择性地去除第二下掩模图案LMP2。因此，第一下掩模层LML1可以暴露在下间隔物LS之间。
参考图1和图9A至图9C，可以形成第一下掩模图案LMP1。可以通过使用下间隔物LS作为蚀刻掩模来图案化第一下掩模层LML1而形成第一下掩模图案LMP1。第一下掩模图案LMP1之间的间隙可以指下间隙LG。每个下间隙LG可以具有在与第二下掩模图案LMP2的延伸方向平行的方向(例如，第四方向D4)上延伸的线性形状。
参考图1和图10A至图10C，可以形成掩埋图案FP以填充下间隙LG。例如，可以通过以下来形成掩埋图案FP：形成掩埋层以填充下间隙LG，并去除掩埋层的上部分直到露出第一下掩模图案LMP1的上表面。掩埋图案FP可以包括相对于第一下掩模图案LMP1具有蚀刻选择性的材料。例如，掩埋图案FP可以包括碳基SOH材料。
参考图1和图11A至图11D，可以形成第一上掩模层UML1以覆盖第一下掩模图案LMP1和掩埋图案FP。第一上掩模层UML1可以包括相对于掩埋图案FP具有蚀刻选择性的材料。例如，第一上掩模层UML1可以包括多晶硅。第一上掩模层UML1可以通过例如CVD工艺、PVD工艺或ALD工艺形成。
第二上掩模图案UMP2可以形成在第一上掩模层UML1上。第二上掩模图案UMP2可以包括相对于第一上掩模层UML1具有蚀刻选择性的材料。例如，第二上掩模图案UMP2可以包括碳基SOH材料。
第二上掩模图案UMP2可以包括均在第一方向D1上延伸的掩模开口UMP2a。掩模开口UMP2a可以在第二方向D2上彼此间隔开。每个掩模开口UMP2a可以具有彼此连接的第一区域P1和第二区域P2。每个掩模开口UMP2a的第一区域P1可以在第二方向D2上具有第一内侧壁。每个掩模开口UMP2a的第二区域P2可以在第二方向D2上具有第二内侧壁。第一区域P1在第二方向D2上的第一宽度P1_W(例如，第一区域P1的第一内侧壁之间的距离)可以大于第二区域P2在第二方向D2上的第二宽度P2_W(例如，第二区域P2的第二内侧壁之间的距离)。第一区域P1可以位于单元区域CA中，并且第二区域P2可以位于周边区域PA中。
可以通过形成第二上掩模层并图案化第二上掩模层来形成第二上掩模图案UMP2。
参考图1和图12A至图12D，可以形成上间隔物层USL以共形地覆盖第一上掩模层UML1和第二上掩模图案UMP2。上间隔物层USL可以包括相对于第一上掩模层UML1和第二上掩模图案UMP2具有蚀刻选择性的材料。例如，上间隔物层USL可以包括氧化硅。上间隔物层USL可以通过例如CVD工艺、PVD工艺或ALD工艺形成。
上间隔物层USL可以共形地形成在第二上掩模图案UMP2的掩模开口UMP2a的内表面上。由每个掩模开口UMP2a的第一区域P1的第一内侧壁上的上间隔物层USL限定的空间的宽度可以大于由每个掩模开口UMP2a的第二区域P2的第二内侧壁上的上间隔物层USL限定的空间的宽度。在一些实施例中，第二区域P2的第二内侧壁上的上间隔物层USL的各部分可以彼此接触。
阻挡掩模图案BMP可以形成在周边区域PA中的上间隔物层USL上。阻挡掩模图案BMP可以暴露覆盖掩模开口UMP2a的第一区域P1的上间隔物层USL的一部分。阻挡掩模图案BMP可以包括光致抗蚀剂。
参考图1和图13A至图13D，上间隔物US可以形成在第二上掩模图案UMP2的掩模开口UMP2a的内侧壁上。可以通过使用阻挡掩模图案BMP作为蚀刻掩模各向异性地蚀刻上间隔物层USL来形成上间隔物US。因此，单元区域CA中的第二上掩模图案UMP2的上表面和掩模开口UMP2a的第二区域P2中的第一上掩模层UML1的上表面可以被上间隔物US暴露。
上间隔物US均可以包括每个掩模开口UMP2a的第一区域P1中的第一部分USa和每个掩模开口UMP2a的第二区域P2中的第二部分USb。每个间隔物US的第一部分USa和第二部分USb可以彼此连接。
一对上间隔物US可以形成在每个掩模开口UMP2a中。该对上间隔物US的第一部分USa之间的距离可以大于该对上间隔物US的第二部分USb之间的距离。在一些实施例中，该对上间隔物US的第二部分USb可以彼此接触。
形成在每个掩模开口UMP2a中的该对上间隔物US之间的间隙可以指第一上间隔物间隙US_Ga。第一上间隔物间隙US_Ga可以暴露单元区域CA中的第一上掩模层UML1的上表面。第一上间隔物间隙US_Ga可以具有在第一方向D1上延伸的线性形状。多个第一上间隔物间隙US_Ga可以在第二方向D2上布置。
上间隔物层USL的部分USLr可以保持在块掩模图案BMP下方。剩余的上间隔物层USLr可以连接周边区域PA中的上间隔物US的第二部分USb。
参考图1和图14A至图14D，第二上掩模图案UMP2可以被部分地去除。例如，第二上掩模图案UMP2可以通过各向同性蚀刻工艺或灰化工艺被部分去除。第二上掩模图案UMP2的部分UMP2r可以保留在周边区域PA中。
具体而言，可以去除单元区域CA中的第二上掩模图案UMP2。第二上掩模图案UMP2被去除的区域可以被称为第二上间隔物间隙US_Gb。第二上间隔物间隙US_Gb均可以具有在第一方向D1上延伸的线性形状。
此外，可以去除周边区域PA中的第二上掩模图案UMP2的与单元区域CA相邻的部分。因此，可以在周边区域PA中剩余的上间隔物层USLr下方形成底切区域UC。因此，第二上间隔物间隙US_Gb可以分别包括上间隔物间隙UC。
第二上间隔物间隙US_Gb和第一上间隔物间隙US_Ga可以在第二方向D2上交替布置。第二上间隔物间隙US_Gb可以暴露第一上掩模层UML1的上表面。
阻挡掩模图案BMP也可以通过部分去除第二上掩模图案UMP2的过程来去除。
参考图1和图15A至图15D，剩余的上间隔物层USLr可以被去除，由此暴露剩余的第二上掩模图案UMP2r。剩余的上间隔物层USLr可以通过例如各向异性蚀刻工艺去除。由于去除剩余的上间隔物层USLr的过程，上间隔物层US的厚度也可以减小。
参考图1和图16A至图16D，可以形成第一上掩模图案UMP1。第一上掩模图案UMP1可以通过以下来形成：使用上间隔物US和剩余的第二上掩模图案UMP2r作为蚀刻掩模来图案化第一上掩模层UML1。
上掩模图案UMP1可以包括上间隙UG。上间隙UG可以包括在第二方向D2上交替布置的第一上间隙UGa和第二上间隙UGb。第一上间隙UGa可以是与第一上间隔物间隙UG_Ga对应形成的区域。第二上间隙UGb可以是与第二上间隔物间隙UG_Gb对应形成的区域。
第一上间隙UGa均可以具有在第一方向D1上延伸的线性形状。第一上间隙UGa可以形成在单元区域CA中并且可以不延伸到周边区域PA。这可以是因为，在每个掩模开口UMP2a中形成的一对上间隔物US中，该对上间隔物US的第二部分USb之间的距离小于该对上间隔物US的第一部分USa之间的距离。例如，由于在每个掩模开口UMP2a中形成的一对上间隔物US的第二部分USb之间的距离非常窄(或者第二部分USb彼此接触)，所以第一上掩模层UML1可以不被图案化，使得第一上间隙UGa可以不形成在周边区域PA中。
第二上间隙UGb均可以具有在第一方向D1上延伸的线性形状。第二上间隙UGb可以形成在单元区域CA中，并且可以延伸到周边区域PA中。这可能是因为，当第二上掩模图案USP2被部分地去除时，周边区域PA中的第二上掩模图案USP2的与单元区域CA相邻的部分被去除(或者形成底切区域)。
第一下掩模图案LMP1的上表面和掩埋图案FP的上表面可以通过上间隙UG暴露。当形成第一上掩模图案UMP1时或之后，上间隔物US和剩余的第二上掩模图案UMP2可以被去除。
参考图1和图17A至图17D，可以形成第三孔掩模图案HMP3。第三孔掩模图案HMP3可以通过以下来形成：使用第一下掩模图案LMP1和第一上掩模图案UMP1作为蚀刻掩模来图案化第三孔掩模层HML3。
第三孔掩模图案HMP3可以包括孔H1和H2。在平面图中，孔H1和H2可以形成在上间隙UG和下间隙LG的交叉点处。
孔H1和H2可以二维地布置。孔H1和H2可以形成在第一方向D1上延伸的多个行R1和R2。多个行R1和R2可以在第二方向D2上彼此间隔开。
多个行R1和R2可以包括第一行R1和第二行R2。第一行R1和第二行R2可以在第二方向D2上交替布置。第一行R1可以包括与第二上间隙UGb对应形成的孔H1和H2。第二行R2可以包括与第一上间隙UGa对应形成的孔H1。
孔H1和H2可以包括单元区域CA中的第一孔H1和周边区域PA中的第二孔H2。每个行R1可以包括第一孔H1和至少一个第二孔H2。这可能是因为第二上间隙UGb延伸到周边区域PA中。每个第二行R2可以包括第一孔H1并且可以不包括第二孔H2。这可能是因为第一上间隙UGa没有延伸到周边区域PA。
第一孔H1的平面布置可以与参考图2A描述的第一底部电极BE1的平面布置相同。第二孔H2的平面布置可以与参考图2A描述的第二底部电极BE2的平面布置相同。在一些实施例中，第一孔H1和第二孔H2的平面布置可以与参考图3或图4描述的第二底部电极BE2的平面布置相同。
图1和图18A至图18D，可以依次地形成第二孔掩模图案HMP2和第一孔掩模HMP1。第二孔掩模图案HMP2可以通过以下来形成：使用第三孔掩模图案HMP3作为蚀刻掩模来图案化第二孔掩模层HML2。第一孔掩模图案HMP1可以通过以下来形成：使用第二孔掩模图案HMP2作为蚀刻掩模来图案化第一孔掩模层HML1。在一些实施例中，当图案化第一孔掩模层HML1时，可以去除第三孔掩模图案HMP3。
在上述图案化工艺期间，第三孔掩模图案HMP3的第一孔H1和第二孔H2可以依次地转移到第二孔掩模图案HMP2和第一孔掩模图案HMP1。因此，第一孔掩模图案HMP1和第二孔掩模图案HMP2中的每一个可以包括第一孔H1和第二孔H2。
参考图1和图19A至图19D，可以形成第一电极孔SLa和第二电极孔SLb，以依次穿透支撑层155、牺牲层SL和蚀刻停止层140。第一电极孔Sla和第二电极孔SLb可以通过以下来形成：使用第一孔掩模图案HMP1作为蚀刻掩模来依次地蚀刻支撑层155、牺牲层SL和蚀刻停止层140。
第一电极孔SLa可以对应于第一孔H1，并且第二电极孔SLb可以对应于第二孔H2。连接盘130的上表面可以分别被第一电极孔Sla暴露。连接挡板132可以被第二电极孔SLb暴露。
在形成第一电极孔SLa和第二电极孔SLb的过程中，由于第二电极孔SLb，可以更均匀地形成最外面的第一电极孔SLa(与周边区域PA相邻)。因为第二电极孔SLb位于周边区域PA中而不位于单元区域CA中，所以第二电极孔SLb可以不占据单元区域CA中的附加空间。因此，半导体器件的集成密度可以不降低，并且可以提高半导体器件的可靠性。
参考图1和图20A至图20D，底部电极BE可以形成在第一电极孔SLa和第二电极孔SLb中。第一电极孔SLa中的底部电极BE可以对应于参考图1和图2A至图2D描述的第一底部电极BE1。第二电极孔SLb中的底部电极BE可以对应于参考图1和图2A至图2D描述的第二底部电极BE2。在一些实施例中，第一电极孔SLa和第二电极孔SLb中的底部电极BE可以分别对应于参考图3或图4描述的第一底部电极BE1和第二底部电极BE2。第一底部电极BE1可以与连接盘130接触。第二底部电极BE2可以与连接挡板132接触。
参考图1和图21A至图21D，支撑层155可以被图案化以形成支撑图案150。支撑图案150可以包括开口150a。开口150a均可以具有条形形状、矩形形状或线性形状。牺牲层SL可以被开口150a暴露。
再次参考图1和图2A至图2D，牺牲层SL可以被去除。可以通过对蚀刻停止层140、底部电极BE和支撑图案150的具有蚀刻选择性的湿法蚀刻工艺来去除牺牲层SL。
介电层DL可以形成为共形地沿着底部电极BE的暴露表面延伸。介电层DL可以在蚀刻停止层140的上表面和支撑图案150的表面上延伸。顶部电极TE可以形成为覆盖介电层DL。
底部电极BE、介电层DL和顶部电极TE可以构成电容器CAP。
虽然已经参考本发明构思的示例实施例示出和描述了一些发明构思，但是本领域普通技术人员将理解的是，可以在不脱离本发明构思的如所附权利要求阐明的精神和范围的情况下，对其进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：
衬底，包括单元区域和周边区域；以及
在衬底上的底部电极，
所述底部电极布置在均在第一方向上延伸的第一行和第二行中，
所述第一行和所述第二行在垂直于所述第一方向的第二方向上彼此相邻，
所述第一行中的底部电极包括在所述第一方向上分开第一距离的最外面的底部电极和次最外面的底部电极，
所述第二行中的底部电极包括在所述第一方向上分开第二距离的最外面的底部电极和次最外面的底部电极，
所述第一行中的最外面的底部电极位于所述衬底的周边区域上，并且
所述第二行中的最外面的底部电极位于所述衬底的单元区域上。
2.根据权利要求1所述的半导体器件，其中，所述第一行中的底部电极和所述第二行中的底部电极在所述第一方向上以Z字形式布置。
3.根据权利要求1所述的半导体器件，其中，
所述第一行中的底部电极在所述第一方向上布置成彼此相距第三距离，
所述第二行中的底部电极在所述第一方向上布置成彼此相距所述第二距离，
所述第二距离基本上等于所述第三距离。
4.根据权利要求3所述的半导体器件，其中，
所述第一距离基本上等于所述第三距离，并且
所述第一距离基本上等于所述第二距离。
5.根据权利要求1所述的半导体器件，还包括：
所述衬底与所述底部电极之间的层间绝缘层；
所述层间绝缘层中的连接盘；以及
所述层间绝缘层中的连接挡板，其中，
在平面图中，所述连接挡板围绕所述连接盘。
6.根据权利要求5所述的半导体器件，其中，在平面图中，所述第一行中的最外面的底部电极与所述连接挡板交叠。
7.根据权利要求6所述的半导体器件，其中，所述第一行中的最外面的底部电极接触所述连接挡板。
8.根据权利要求5所述的半导体器件，其中，在平面图中，所述第一行中的次最外面的底部电极和所述第二行中的最外面的底部电极分别与所述连接盘交叠。
9.根据权利要求5所述的半导体器件，其中，在平面图中，所述第一行中的次最外面的底部电极与所述连接挡板之间的最短距离小于所述第二行中的最外面的底部电极与所述连接挡板之间的最短距离。
10.根据权利要求1所述的半导体器件，还包括：
覆盖所述底部电极的顶部电极；以及
所述顶部电极与所述底部电极之间的介电层。
11.一种半导体器件，包括：
衬底；
所述衬底上的层间绝缘层；
所述层间绝缘层中的连接盘；
所述层间绝缘层中的连接挡板，在平面图中，所述连接挡板围绕所述连接盘；以及
所述层间绝缘层上的底部电极，
所述底部电极在第一方向上布置，
所述底部电极包括第一底部电极和第二底部电极，
在平面图中，所述第一底部电极分别与所述连接盘交叠，并且所述第二底部电极与所述连接挡板交叠。
12.根据权利要求11所述的半导体器件，其中，
所述第一底部电极分别接触所述连接盘，并且
所述第二底部电极接触所述连接挡板。
13.根据权利要求11所述的半导体器件，其中，所述第二底部电极位于所述底部电极当中的所述第一方向上的最外面位置处。
14.根据权利要求11所述的半导体器件，其中，
所述第一底部电极在所述第一方向上布置成彼此相距第一距离，
所述第二底部电极与紧邻的第一底部电极在所述第一方向上间隔开第二距离，并且
所述第一距离基本上等于所述第二距离。
15.根据权利要求11所述的半导体器件，还包括：
覆盖所述底部电极的顶部电极；以及
所述顶部电极与所述底部电极之间的介电层。
16.一种半导体器件，包括：
衬底；
所述衬底上的层间绝缘层；
所述层间绝缘层中的连接盘；
所述层间绝缘层中的连接挡板，在平面图中，所述连接挡板围绕所述连接盘；以及
所述层间绝缘层上的底部电极，
所述底部电极以二维布置，并且
所述底部电极包括分别接触所述连接盘的第一底部电极以及接触所述连接挡板的第二底部电极。
17.根据权利要求16所述的半导体器件，其中，在平面图中，所述第二底部电极与所述连接挡板交叠。
18.根据权利要求16所述的半导体器件，其中，
所述底部电极布置于在第一方向上延伸的第一行和第二行中，
所述底部电极在垂直于所述第一方向的第二方向上交替布置，并且
每个第一行中的底部电极包括所述第一底部电极和至少一个所述第二底部电极。
19.根据权利要求18所述的半导体器件，其中，
每个第二行中的底部电极包括所述第一底部电极，而不包括所述第二底部电极。
20.根据权利要求18所述的半导体器件，其中，所述底部电极在所述第一方向和所述第二方向上以矩阵布置。
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