CN108695326A - 易失性存储器件 - Google Patents

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Abstract

本公开提供了易失性存储器件。一种易失性存储器件可以包括具有垂直侧壁的位线结构。下间隔物可以在垂直侧壁的下部分上，其中下间隔物可以由从垂直侧壁到下间隔物的外侧壁的第一厚度限定。上间隔物可以在垂直侧壁的在该下部分之上的上部分上，其中上间隔物可以由小于第一厚度的第二厚度限定，上间隔物暴露下间隔物的外侧壁的最上部分。

Description

易失性存储器件
技术领域
本发明构思涉及一种半导体存储器件。
背景技术
可以减小半导体器件的图案的线宽以提高半导体器件的集成。然而，考虑到这样的线宽所需的曝光技术，会难以提高这样的半导体器件的集成。因此，近来对于新的集成技术进行了各种研究。
发明内容
本发明构思的实施方式可以提供包括分别的上位线间隔物和下位线间隔物的半导体存储器件及其形成方法。
在一些实施方式中，一种易失性存储器件可以包括具有垂直侧壁的位线结构。下间隔物可以在垂直侧壁的下部分上，其中下间隔物可以由从垂直侧壁到下间隔物的外侧壁的第一厚度限定。上间隔物可以在垂直侧壁的在该下部分之上的上部分上，其中上间隔物可以由小于第一厚度的第二厚度限定，上间隔物暴露下间隔物的外侧壁的最上部分。
在一些实施方式中，一种易失性存储器件可以包括位线结构，该位线结构包括堆叠在彼此上的位线接触插塞、位线含金属图案和位线盖图案。存储节点接触插塞可以在与位线结构相邻的存储节点接触孔中，并且下间隔物可以包括第一子间隔物和在第一子间隔物上的第二子间隔物，其中第一子间隔物和第二子间隔物可以具有组合厚度，下间隔物在位线结构的垂直侧壁上以提供存储节点接触孔的侧壁，下间隔物具有包括第一子间隔物和第二子间隔物的相应部分的最上表面。上间隔物可以具有小于该组合厚度的上部厚度，其中上间隔物具有终止在该最上表面处的最下表面以覆盖该最上表面的一部分并暴露该最上表面的剩余部分。
在一些实施方式中，一种易失性存储器件可以包括位线结构，该位线结构包括堆叠在彼此上的位线接触插塞、位线含金属图案和位线盖图案。存储节点接触插塞可以在与位线结构相邻的存储节点接触孔中，并且下间隔物可以包括第一子间隔物和在第一子间隔物上的第二子间隔物，第一子间隔物和第二子间隔物具有组合厚度，下间隔物在位线结构的垂直侧壁上以提供存储节点接触孔的垂直侧壁，下间隔物具有包括第一子间隔物和第二子间隔物的相应部分的最上表面。上间隔物可以具有小于该组合厚度的上部厚度，上间隔物终止在该最上表面处以完全覆盖第一子间隔物和第二子间隔物的相应部分。
在一些实施方式中，一种易失性存储器件可以包括位线结构，该位线结构包括堆叠在彼此上的位线接触插塞、位线含金属图案和位线盖图案。存储节点接触插塞可以在与位线结构相邻的存储节点接触孔中，并且下间隔物可以包括第一子间隔物和在第一子间隔物上的第二子间隔物，下间隔物具有在位线结构的垂直侧壁上的组合厚度以提供存储节点接触孔的垂直侧壁，第一子间隔物相对于第二子间隔物具有凹进表面以在第一子间隔物中提供间隙。上间隔物可以具有小于该组合厚度的第二厚度，上间隔物在位线盖图案上延伸到凹进表面以填充该间隙。
在一些实施方式中，一种易失性存储器件包括具有垂直侧壁的位线结构和与位线结构相邻的存储节点接触插塞。着陆焊盘可以与位线结构相邻且在存储节点接触插塞上，并且下间隔物可以由第一厚度限定以限定存储节点接触插塞的临界尺寸，下间隔物在位线结构的垂直侧壁的下部分上。上间隔物可以由小于第一厚度的第二厚度限定，并且上间隔物是与下间隔物不同的间隔物以限定着陆焊盘的临界尺寸，上间隔物在位线结构的垂直侧壁的在该下部分之上的上部分上。
在一些实施方式中，一种易失性存储器件可以包括位线结构。下间隔物可以限定第一厚度，下间隔物限于位线结构的垂直侧壁的下部分。上间隔物可以限定小于第一厚度的第二厚度，上间隔物限于位线结构的垂直侧壁的在下部分之上的上部分。
在一些实施方式中，一种形成易失性存储器件的方法可以包括：形成位线结构，该位线结构具有从衬底突出的垂直侧壁；在垂直侧壁上形成下间隔物层以具有第一厚度；从邻近位线结构的衬底去除下间隔物层以形成具有从垂直侧壁到下间隔物的外侧壁的第一厚度的下间隔物；在衬底上形成与下间隔物对准的存储节点接触插塞，以覆盖下间隔物的外侧壁并暴露下间隔物的上部分；使用存储节点接触插塞作为掩模去除下间隔物的上部分；以及在垂直侧壁上形成上间隔物以暴露下间隔物的外侧壁的最上部分，上间隔物形成为具有小于第一厚度的第二厚度。
附图说明
图1A是根据本发明构思的示范性实施方式的半导体存储器件的平面图。
图1B是沿着图1A的线A-A'截取的截面图。
图1C是沿着图1A的线B-B'截取的截面图。
图2A至图6A是示出制造图1A-图1C的半导体存储器件的平面图。
图2B至图6B是分别沿着图2A至图6A的线A-A'截取的截面图。
图2C至图6C是分别沿着图2A至图6A的线B-B'截取的截面图。
图7是根据本发明构思的示范性实施方式的沿着图1A的线A-A'截取的截面图。
图8A至图8D是示出制造具有图7的截面的半导体存储器件的截面图。
图9是根据本发明构思的示范性实施方式的沿着图1A的线A-A'截取的截面图。
图10A至图10C是示出制造图9的半导体存储器件的截面图。
图11是根据本发明构思的示范性实施方式的沿着图1A的线A-A'截取的截面图。
图12A至图12C是示出制造图11的半导体存储器件的截面图。
图13是根据本发明构思的示范性实施方式的沿着图1A的线A-A'截取的截面图。
图14是根据本发明构思的示范性实施方式的沿着图1A的线A-A'截取的截面图。
具体实施方式
在下文，将结合附图详细描述本发明构思的示范性实施方式，以帮助更清楚地理解本发明构思。
图1A是根据本发明构思的示范性实施方式的半导体易失性存储器件的平面图。图1B是沿着图1A的线A-A'截取的截面图。图1C是沿着图1A的线B-B'截取的截面图。
参照图1A至图1C，半导体衬底100(在下文称为衬底)可以在其中提供有限定有源部分ACT的器件隔离图案102。在平面图中，每个有源部分ACT可以具有沿着第一方向D1伸长的条形。如在平面图中看到的，有源部分ACT可以分别对应于衬底100的被器件隔离图案102围绕的部分。衬底100可以包括半导体材料。例如，衬底100可以是硅衬底、锗衬底或硅锗衬底。器件隔离图案102可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和/或氮氧化物(例如硅氮氧化物)。有源部分ACT可以彼此平行，使得有源部分ACT中的一个可以具有与相邻的一个有源部分ACT的中心部分相邻的端部。
字线WL可以交叉有源部分ACT。字线WL可以设置在形成于器件隔离图案102和有源部分ACT中的凹陷区域105内。字线WL可以平行于与第一方向D1交叉的第二方向D2。字线WL可以由导电材料形成。栅电介质层107可以设置在每条字线WL与每个凹陷区域105的内表面之间。每个凹陷区域105可以具有在器件隔离图案102中设置得相对较深并且在有源部分ACT中设置得相对较浅的底面。栅电介质层107可以包括热氧化物、硅氮化物、硅氮氧化物和高k电介质中的一种或多种。
第一掺杂区域112a可以设置在一对字线WL之间的有源部分ACT中，并且一对第二掺杂区域112b可以分别设置在每个有源部分ACT的两个相反的边缘部分中。第一掺杂区域112a可以对应于公共漏极区域，第二掺杂区域112b可以对应于源极区域。晶体管可以包括每条字线WL及其相邻的第一掺杂区域112a和第二掺杂区域112b。在字线WL下面的沟道区域的长度可以在有限的平面区域内增加。因此可以使短沟道效应等最小化。
字线WL可以具有比有源部分ACT的顶表面低的顶表面。字线盖图案110可以设置在每条字线WL上。字线盖图案110可以具有沿着字线WL的纵向方向延伸的线性形状，并覆盖字线WL的整个顶表面。凹陷区域105可以具有未被字线WL占据的内部空间，并且字线盖图案110可以填充凹陷区域105的未被占据的内部空间。
第一层间电介质图案5可以设置在衬底100上。第一层间电介质图案5可以由从硅氧化物层、硅氮化物层和硅氮氧化物层中选择的至少一个层或多个层形成。在平面图中，第一层间电介质图案5可以形成为具有彼此间隔开的岛形状。第一层间电介质图案5可以形成为覆盖两个相邻的有源部分ACT的两个端部。
位线接触插塞DC可以穿过第一层间电介质图案5，并可以分别设置在线接触开口7中，每个线接触开口7形成在衬底100以及器件隔离图案102的一部分中。位线接触插塞DC可以分别联接到第一掺杂区域112a。位线接触插塞DC可以由导电材料形成。如图1C所示，位线接触插塞DC可以每个具有与第一层间电介质图案5的侧表面接触的侧壁。参照图1A的平面图，位线接触插塞DC可以具有与第一层间电介质图案5接触的凹入侧表面。
绝缘间隔物141可以插置在位线接触插塞DC与线接触开口7的内侧壁之间。绝缘间隔物141可以由作为将在下面讨论的位线结构的部分的层的一部分形成。绝缘间隔物141可以由从硅氧化物层、硅氮化物层和硅氮氧化物层组成的组中选择的至少一个层或多个层形成。
位线BL可以设置在第一层间电介质图案5上。位线BL可以跨越字线盖图案110和字线WL。如图1A所公开的，位线BL可以平行于与第一方向D1和第二方向D2交叉的第三方向D3。位线BL可以每个包括顺序地堆叠的位线多晶硅图案130和位线含金属图案132。位线BL可以包括位线接触插塞DC的上部分。位线盖图案137可以设置在每条位线BL上。位线多晶硅图案130、位线含金属图案132和位线盖图案137可以共同地提供具有垂直侧壁的位线结构。位线BL可以联接到布置在第三方向D3上的位线接触插塞DC。或者，位线多晶硅图案130的一部分可以构成位线接触插塞DC。位线BL可以每个通过位线接触插塞DC电联接到第一掺杂区域112a。位线含金属图案132可以包括金属(例如钨、钛、钽等)和导电金属氮化物(例如钛氮化物、钽氮化物、钨氮化物等)中的一种或多种。位线盖图案137可以由绝缘材料形成。例如，位线盖图案137可以包括氮化物(例如硅氮化物)和/或氮氧化物(例如硅氮氧化物)。
存储节点接触插塞BC可以设置在一对相邻的位线BL之间。存储节点接触插塞BC可以彼此间隔开。参照图6A，存储节点隔离图案40可以设置在沿第三方向D3布置的存储节点接触插塞BC之间。沿第二方向D2布置的存储节点接触插塞BC可以在其间提供有位线BL和覆盖位线BL的侧壁的位线间隔物20。也就是，位线间隔物20可以插置在存储节点接触插塞BC和位线BL之间。位线间隔物20也可以插置在位线盖图案137和存储节点接触插塞BC之间。位线间隔物20可以包括至少两个间隔物。例如，位线间隔物20可以包括覆盖位线BL的垂直侧壁的第一间隔物(即下间隔物)22和覆盖位线盖图案137的垂直侧壁的第二间隔物(即上间隔物)24。第二间隔物(即上间隔物)24可以具有与第一间隔物(即下间隔物)22的顶表面接触的底表面。在一些实施方式中，下间隔物22限于位线结构的垂直侧壁的下部分，并且上间隔物24限于位线结构的垂直侧壁的上部分，使得下间隔物22的外表面没有被上间隔物24覆盖。在另一些实施方式中，下间隔物22的厚度由从位线结构的垂直侧壁到下间隔物22的外侧壁的距离限定。在一些实施方式中，上间隔物24的厚度由从位线结构的垂直侧壁到上间隔物24的外侧壁的距离限定。在一些实施方式中，上间隔物24和下间隔物22可以分别形成(即分别的间隔物)。在一些实施方式中，上间隔物24和下间隔物22的厚度可以彼此独立。
第二间隔物24可以具有比第一间隔物22的宽度小的宽度。在这种配置中，位线盖图案137可以在其间提供有以大的间隔彼此间隔开的第二间隔物24，这可以增大将在下面讨论的着陆焊盘LP的形成余量。结果，可以防止着陆焊盘LP和存储节点接触插塞BC之间的不连接或不良连接。位线结构的垂直侧壁的下部分包括在存储节点接触插塞BC的最上表面处的水平面和在着陆焊盘LP的最下表面处的水平面。
第一间隔物22可以包括空气间隙或具有小于第二间隔物24的电容率(或介电常数)的层。当第一间隔物22包括空气间隙时，第一间隔物22可以具有比硅氧化物的电容率小的电容率。在这种情况下，存储节点接触插塞BC和位线BL之间的寄生电容会减小。因此，可以实现具有优良可靠性的半导体器件。此外，由于寄生电容减小，所以存储节点接触插塞BC可以以减小的间隔与位线BL间隔开，从而可以实现对于高集成优化的半导体器件。下间隔物22的厚度可以独立于上间隔物24的厚度来控制，以减小形成存储节点接触插塞BC的临界尺寸。
存储节点接触插塞BC可以由杂质掺杂的多晶硅图案形成。欧姆层9可以设置在存储节点接触插塞BC上。欧姆层9可以包括金属硅化物。欧姆层9、位线间隔物20和位线盖图案137可以用防扩散图案11a共形地覆盖在它们的顶表面上。防扩散图案11a可以包括金属氮化物。着陆焊盘LP可以设置在防扩散图案11a上。着陆焊盘LP可以由含金属材料形成。着陆焊盘LP可以具有覆盖位线盖图案137的顶表面并具有比存储节点接触插塞BC的宽度大的宽度的上部分。多个着陆焊盘隔离图案150可以每个提供为在第二方向D2和第三方向D3的全部上使相邻的着陆焊盘LP彼此分隔。着陆焊盘隔离图案150可以由从例如硅氮化物、硅氧化物和硅氮氧化物中选择的至少一种形成。上间隔物24的厚度可以独立于下间隔物22的厚度来控制，以减小用于形成着陆焊盘LP的临界尺寸。
第二层间电介质层173可以设置在着陆焊盘LP和着陆焊盘隔离图案150上。第二层间电介质层173可以由例如硅氧化物和/或硅氮化物形成。数据存储部DSP可以设置在第二层间电介质层173上。每个数据存储部DSP可以通过穿过第二层间电介质层173的通路插塞175而电联接到每个着陆焊盘LP。因此，每个数据存储部DSP可以通过着陆焊盘LP和存储节点接触插塞BC电联接到第二掺杂区域112b。在此配置中，位线BL和数据存储部DSP可以分别电联接到每个晶体管的第一掺杂区域112a和第二掺杂区域112b。数据存储部DSP及其连接的部件可以构成单个存储单元以提供半导体存储器件。
在一些实施方式中，数据存储部DSP可以是包括底部电极、电介质层和顶部电极的电容器。在一些实施方式中，数据存储部DSP可以包括磁隧道结图案。在一些实施方式中，数据存储部DSP可以包括相变材料或可变电阻材料。然而，数据存储部DSP可以是能够将数据存储在半导体存储器件中的任何类型的结构。
在下文，将说明制造参照1A至图1C讨论的半导体存储器件的方法。
图2A至图6A是顺序地示出制造图1A的半导体存储器件的方法的过程的平面图。图2B至图6B是分别沿着图2A至图6A的线A-A'截取的截面图。图2C至图6C是分别沿着图2A至图6A的线B-B'截取的截面图。
参照图2A至图2C，有源部分ACT可以通过在衬底100中形成器件隔离图案120来限定。器件隔离沟槽可以形成在衬底100中，并且器件隔离图案102可以填充器件隔离沟槽。在平面图中，器件隔离图案102可以彼此连接以构成单个图案。有源部分ACT可以如以上参照图1A至图1C讨论的那样布置。通过执行其中使用器件隔离图案102作为离子注入掩模的离子注入工艺，有源部分ACT可以每个在其上部分提供有杂质掺杂区。有源部分ACT和器件隔离图案102可以被图案化以形成凹陷区域105。凹陷区域105可以交叉有源部分ACT。一对凹陷区域105可以跨过每个有源部分ACT。凹陷区域105可以将杂质掺杂区分成多个部分。例如，一对凹陷区域105可以将杂质掺杂区划分为第一掺杂区域112a和一对第二掺杂区域112b。在一些实施方式中，如图2A中公开的，第一掺杂区域112a可以设置在一对凹陷区域105之间，并且一对第二掺杂区域112b可以分别设置在每个有源部分ACT的两个相反的边缘处。栅电介质层107可以形成在每个凹陷区域105的内表面上。栅电介质层107可以通过热氧化、化学气相沉积和/或原子层沉积形成。栅极导电层可以形成为填充凹陷区域105，然后被蚀刻以形成字线WL，每条字线WL被提供在每个凹陷区域105内。字线WL可以具有比有源部分ACT的顶表面更向下凹陷的顶表面。衬底100可以在其上提供有沉积以填充凹陷区域105的绝缘层，然后该绝缘层可以被蚀刻以形成字线盖图案110，每个字线盖图案110提供在对应的字线WL上。
参照图3A至图3C，绝缘层和第一多晶硅层可以顺序地形成在衬底100的整个表面上，然后可以被图案化以形成顺序地堆叠的第一层间电介质图案5和第一多晶硅图案130a。第一层间电介质图案5可以由从硅氧化物层、硅氮化物层和硅氮氧化物层中选择的至少一个层或多个层形成。第一层间电介质图案5可以形成为具有彼此间隔开的岛形状。第一多晶硅图案130a也可以具有与第一层间电介质图案5相同的形状。第一层间电介质图案5可以形成为覆盖两个相邻的第二掺杂区域112b，即两个相邻的有源部分ACT的端部。第一层间电介质图案5和第一多晶硅图案130a可以用作蚀刻掩模以部分地蚀刻器件隔离图案102的上部分、衬底100的上部分以及字线盖图案110的上部分，这可以形成多个凹陷区域，即线接触开口7。线接触开口7可以形成为具有网或网格形状。线接触开口7可以暴露第一掺杂区域112a。
参照图4A至图4C，衬底100的整个表面可以被填充线接触开口7的第二多晶硅层覆盖，并且可以执行平坦化工艺以在线接触开口7内形成第二多晶硅图案131并同时暴露第一多晶硅图案130a的顶表面。位线含金属层132a和位线盖层137a可以顺序地堆叠在第一多晶硅图案130a和第二多晶硅图案131上。位线盖层137a可以在其上提供有掩模图案139，每个掩模图案139限制将在下面讨论的位线BL的平面形状。掩模图案139可以由相对位线盖层137a具有蚀刻选择性的材料诸如硅氧化物层或者光致抗蚀剂图案形成。
参照图5A至图5C，掩模图案139可以用作蚀刻掩模，以顺序地蚀刻位线盖层137a、位线含金属层132a以及第一多晶硅图案130a和第二多晶硅图案131，这可以形成具有从衬底100突出的垂直侧壁的位线BL、位线接触插塞DC以及位线盖图案137。位线BL可以包括位线多晶硅图案130和位线含金属图案132，位线接触插塞DC可以包括第二多晶硅图案131。上述工艺可以部分地暴露第一层间电介质图案5的顶表面，并且还部分地暴露线接触开口7的内侧壁和底表面。衬底100可以在其整个表面上提供有填充在位线接触插塞DC与线接触开口7的内侧壁之间的绝缘层，然后可以执行各向异性蚀刻工艺以在线接触开口7内形成绝缘间隔物141。第一层间电介质图案5的顶表面可以暴露在位线BL之间。
参照图6A至图6C，第一间隔物(下间隔物)层可以共形地形成在衬底100上，然后可以从与位线BL相邻的衬底100被回蚀刻以形成覆盖位线BL的垂直侧壁和位线盖图案137的垂直侧壁至第一厚度的第一间隔物(下间隔物)22，该第一厚度从位线结构的垂直侧壁到下间隔物22的外侧壁测量。在此步骤中，第一层间电介质图案5可以暴露在第一间隔物22之间。暴露的第一层间电介质图案5可以被蚀刻以暴露衬底100的第二掺杂区域112b。之后，绝缘层可以堆叠在衬底100的整个表面上，然后可以被图案化以形成限定第一间隔物22之间的存储节点接触孔的存储节点隔离图案40。存储节点隔离图案40可以由例如硅氮化物层形成。存储节点隔离图案40可以具有处于与位线盖图案137的顶表面的高度相同的高度处的顶表面。掺杂杂质的多晶硅层可以堆叠在其上形成有存储节点隔离图案40的衬底100的整个表面上，然后可以被凹进以形成存储节点接触插塞BC，存储节点接触插塞BC设置为与相邻的第一间隔物(下间隔物)22对准以覆盖下间隔物22的外侧壁并具有比位线盖图案137的顶表面低的顶表面。可以执行各向异性蚀刻工艺以部分地去除第一间隔物(下间隔物)22的上部分，因此位线盖图案137的侧壁可以被部分地暴露。在此步骤中，位线盖图案137的上部分也可以被部分地凹进。第二间隔物(上间隔物)层可以共形地形成在衬底100上，然后可以被回蚀刻以形成覆盖位线盖图案137的暴露的垂直侧壁的第二间隔物(上间隔物)24。第二间隔物层可以形成为具有比第一间隔物(下间隔物)层的厚度小的第二厚度。也就是，第二间隔物(上间隔物)24可以具有比第一间隔物(下间隔物)22的宽度小的宽度。当进行回蚀刻工艺以形成第二间隔物24时，存储节点接触插塞BC的上部分也可以被部分地凹进。第二间隔物24也可以形成在存储节点隔离图案40的侧壁上。上间隔物24也可以暴露下间隔物22的外侧壁的最上部分。
返回参照图1A至图1C，金属层可以形成在存储节点接触插塞BC的表面上，然后可以执行热处理工艺以在存储节点接触插塞BC上形成金属硅化物层，即欧姆层9。防扩散层可以共形地形成在其上形成有欧姆层9的衬底100的整个表面上。然后，含金属层可以形成在防扩散层上。在位线BL的一侧的含金属层、防扩散层和第二间隔物24可以被顺序地图案化以形成防扩散图案11a和着陆焊盘LP，并且还在着陆焊盘LP之间形成间隙区域。在平面图中，着陆焊盘LP和防扩散图案11a可以形成为具有岛形状。绝缘材料可以填充该间隙区域、然后可以被平坦化蚀刻以形成使着陆焊盘LP彼此分隔的着陆焊盘隔离图案150。第二层间电介质层173可以形成在着陆焊盘LP和着陆焊盘隔离图案150上。第二层间电介质层173可以被与着陆焊盘LP接触的通路插塞175穿过。第二层间电介质层173可以在其上提供有与通路插塞175接触的数据存储部DSP。
在根据本发明构思的实施方式的制造半导体存储器件的方法中，第一间隔物(下间隔物)22可以形成至第一厚度以覆盖位线BL的侧壁，第一间隔物22的上部分可以被去除，然后第二间隔物(上间隔物)24可以在第一间隔物(下间隔物)22上形成至第二厚度。以此方式，第二间隔物24的第二厚度可以独立于第一间隔物22的第一厚度形成。结果，相邻的位线BL之间的第二间隔物24之间的间隔可以在期望的方向上调整。
图7是根据本发明构思的示范性实施方式的沿着图1A的线A-A'截取的截面图。
参照图7，在根据本发明构思的实施方式的半导体存储器件中，位线间隔物20a可以包括第一间隔物22和第二间隔物27a。第一间隔物22可以包括第一子间隔物21a、第二子间隔物23a和第三子间隔物25a，其最上表面包括第二子间隔物23a和第三子间隔物25a的被第二间隔物27a覆盖的部分和被第二间隔物27a暴露的剩余部分。第一子间隔物21a可以覆盖位线BL的侧表面和位线盖图案137的侧表面。第一子间隔物21a可以覆盖位线接触插塞DC的侧表面。第一子间隔物21a可以延伸并插置在绝缘间隔物141和位线接触插塞DC之间以及在绝缘间隔物141和器件隔离图案102之间。也就是，第一子间隔物21a可以延伸以覆盖每个线接触开口7的内侧壁和底表面。第二子间隔物23a可以覆盖第一子间隔物21a的侧表面。第二子间隔物23a可以具有比第一子间隔物21a的顶表面低的顶表面。在此配置中，第一子间隔物21a可以具有被暴露而没有被第二子间隔物23a覆盖的上侧壁。第三子间隔物25a可以覆盖第二子间隔物23a的侧表面。第二间隔物27a可以不被第二子间隔物23a覆盖，但是可以覆盖第一子间隔物21a的暴露的侧壁。第三子间隔物25a和第二子间隔物23a可以具有各自的厚度，所述各自的厚度一起提供比第二间隔物27a的上部厚度小的组合厚度。第二间隔物27a可以具有与第二子间隔物23a的顶表面接触的底表面。因此，第一子间隔物21a的最上表面可以被上间隔物(即第二间隔物)27a的最下表面部分地覆盖。第二子间隔物23a可以具有比第一子间隔物21a和第三子间隔物25a的宽度大并且也比第二间隔物27a的宽度大的宽度。第二子间隔物23a可以具有比第一子间隔物21a和第三子间隔物25a的电容率(或介电常数)小并且也比第二间隔物27a的电容率(或介电常数)小的电容率(或介电常数)。例如，可以采用硅氮化物层来形成第一子间隔物21a和第三子间隔物25a以及第二间隔物27a。第二子间隔物23a可以是硅氧化物层或空气间隙。其它配置可以与参照图1A至图1C讨论的那些配置相同或相似。
图8A至图8D是顺序地示出制造具有图7的截面的半导体存储器件的方法的过程的截面图。
参照图8A，掩模图案139可以提供在如图4B所示的现有结构上并用作蚀刻掩模以顺序地蚀刻位线盖层137a、位线含金属层132a以及第一多晶硅图案130a和第二多晶硅图案131，这可以形成位线BL、位线接触插塞DC和位线盖图案137。位线BL可以包括位线多晶硅图案130和位线含金属图案132，并且位线接触插塞DC可以包括第二多晶硅图案131。上述工艺可以部分地暴露第一层间电介质图案5的顶表面，并且还部分地暴露线接触开口7的内侧壁和底表面。第一子间隔物层可以共形地形成在衬底100的整个表面上。第一子间隔物层可以共形地覆盖线接触开口7的底表面和内侧壁。衬底100可以在其整个表面上提供填充在位线接触插塞DC与线接触开口7的内侧壁之间的绝缘层，然后进行各向异性蚀刻工艺以在线接触开口7内形成第一子间隔物21a和绝缘间隔物141。第二子间隔物层可以共形地形成在衬底100的整个表面上，然后可以执行各向异性蚀刻工艺以形成第二子间隔物23a。之后，第三子间隔物层可以共形地形成在衬底100的整个表面上，然后可以执行各向异性蚀刻工艺以形成第三子间隔物25a。第一间隔物22可以由第一子间隔物21a、第二子间隔物23a和第三子间隔物25a构成。第一层间电介质图案5可以暴露在相邻的第一间隔物22之间。
参照图8A和图8B，可以对在相邻的第一间隔物22之间暴露的第一层间电介质图案5执行蚀刻工艺，这可以暴露衬底100的第二掺杂区域112b。绝缘层可以堆叠在衬底100的整个表面上，然后可以被图案化以形成限定第三子间隔物25a之间的存储节点接触孔的存储节点隔离图案40。掺杂杂质的多晶硅层可以堆叠在衬底100的整个表面上，然后可以被凹进以在位线BL之间形成存储节点接触插塞BC。
参照图8C，可以对第三子间隔物25a执行各向异性蚀刻工艺，以去除第三子间隔物25a的上部分并暴露第二子间隔物23a的侧壁。可以对第二子间隔物23a执行各向异性蚀刻工艺，以去除第二子间隔物23a的上部分并暴露第一子间隔物21a的侧壁。第二子间隔物23a可以具有其高度与第三子间隔物25a的顶端的高度相同或相似的顶端。第三子间隔物25a和第二子间隔物23a的上部分可以在不同的步骤中被顺序地蚀刻，或者可以在单个各向异性/各向同性蚀刻工艺中被同时蚀刻。前述蚀刻工艺还可以部分地去除位线盖图案137和第一子间隔物21a中的每个的上部分。此外，存储节点接触插塞BC的上部分也可以被去除。
参照图8D，第二间隔物层可以共形地形成在衬底100的整个表面上，然后可以执行各向异性蚀刻工艺以形成覆盖第一子间隔物21a的暴露的侧壁的第二间隔物27a。第二间隔物层可以形成为具有比第二子间隔物层小的厚度。也就是，第二间隔物27a可以具有比第二子间隔物23a的宽度小的宽度。因此第二子间隔物23a可以在其顶表面上被部分地暴露。尽管没有在附图中示出，但是第二间隔物27a可以形成为覆盖存储节点隔离图案40的侧壁。当执行各向异性蚀刻工艺以形成第二间隔物27a时，存储节点接触插塞BC的上部分也可以被部分地去除。或者，存储节点接触插塞BC的上部分可以被另外地凹进。之后，随后的工艺将如参照图1A至图1C所讨论的那样进行。
图9是根据本发明构思的示范性实施方式的沿着图1A的线A-A'截取的截面图。
参照图9，在根据本发明构思的实施方式的半导体存储器件中，位线间隔物20b可以包括第一间隔物22和第二间隔物27b。第一间隔物22可以包括第一子间隔物21a、第二子间隔物23a和第三子间隔物25a。第二间隔物27b可以具有延伸以覆盖第二子间隔物23a和第三子间隔物25a的顶表面的端部。第二间隔物27b可以包括覆盖第一子间隔物21a的侧壁的第一段和覆盖第二子间隔物23a和第三子间隔物25a的顶表面的第二段，并且第一段和第二段中的每个可以具有“L”形状。第二间隔物27b可以具有与第三子间隔物25a的侧壁对准或突出到第三子间隔物25a的侧壁外面的下侧表面。其它配置可以与参照图7所讨论的那些相同或相似。
图10A至图10C是顺序地示出制造图9的半导体存储器件的方法的过程的截面图。
参照图10A，在图8C的步骤中，第二间隔物层27和牺牲间隔物层30可以顺序地共形地堆叠在衬底100的整个表面上。第二间隔物层27和牺牲间隔物层30的厚度之和可以等于或大于第二子间隔物23a和第三子间隔物25a的宽度之和。牺牲间隔物层30可以由对于第二间隔物层27具有蚀刻选择性的材料形成。例如，第二间隔物层27可以由硅氮化物层形成，并且牺牲间隔物层30可以由硅氧化物层形成。
参照图10B，可以对牺牲间隔物层30和第二间隔物层27执行各向异性蚀刻工艺以形成覆盖位线盖图案137的侧表面的牺牲间隔物30a和第二间隔物27b，并暴露存储节点接触插塞BC的顶表面。
参照图10C，牺牲间隔物30a可以被选择性地去除以暴露第二间隔物27b的侧表面。在此步骤中，存储节点接触插塞BC的上部分也可以被凹进。或者，可以对存储节点接触插塞BC执行额外的蚀刻工艺。之后，将如参照图1A至图1C所讨论的那样进行随后的工艺。
图11是根据本发明构思的示范性实施方式的沿着图1A的线A-A'截取的截面图。
参照图11，在根据本发明构思的实施方式的半导体存储器件中，位线间隔物20c可以包括第一间隔物22和第二间隔物27c。第一间隔物22可以包括第一、第二和第三子间隔物(内间隔物)21a、23b和25a。第二子间隔物23b可以具有在第三子间隔物25a的相邻最上表面下面凹进的最上表面(即凹进表面)。第二间隔物27c可以具有延伸并插置在第一子间隔物21a和第三子间隔物25a之间的部分。第二间隔物27c可以具有与第二子间隔物23b的侧壁对准的下侧壁。其它配置可以与参照图9讨论的那些配置相同或相似。
图9和图11示出其中第二子间隔物23a/23b可以具有被第二间隔物27b/27c的底表面覆盖并因此不暴露到外部的顶表面的结构。在形成数据存储部DSP之后，可以执行氢(H2)钝化工艺以增强单元的GIDL(栅致漏极泄漏)特性。当第二子间隔物23a/23b由硅氧化物层形成并且第三子间隔物25a和第二间隔物27b/27c由硅氮化物层形成时，第三子间隔物25a和第二间隔物27b/27c可以充当氢阻挡物，从而可以防止氢被捕获在第二子间隔物23a/23b中。可以因此防止氢钝化工艺效果变差。结果，单元可以在其GIDL特性上增强。
图12A至图12C是顺序地示出制造图11的半导体存储器件的方法的过程的截面图。
参照图12A，可以在图8C所示的状态下对第二子间隔物23b的暴露的上部分执行去除。因此，凹陷区域31可以形成在第一子间隔物21a的侧壁和第三子间隔物25a的上侧壁之间。
参照图12B，凹陷区域31可以填充有共形地堆叠在衬底100的整个表面上的第二间隔物层27。第二间隔物层27可以形成为具有比第二子间隔物23b和第三子间隔物25a的宽度之和小的厚度。
参照图12C，第二间隔物(上间隔物)27c可以通过对第二间隔物层27执行各向异性蚀刻工艺而形成。在形成第二间隔物27c期间，第二子间隔物23b可以不被暴露。因此，位线间隔物20c可以形成为具有外侧壁，该外侧壁的外形被防止不期望地变形。因此，位线间隔物20c可以稳定地保护位线BL，并且良好的绝缘特性可以在位线BL和存储节点接触插塞BC之间稳定地保持。
存储节点接触插塞BC的上部分可以在各向异性蚀刻工艺期间被部分地蚀刻。或者，可以对存储节点接触插塞BC执行额外的蚀刻工艺。之后，将如参照图1A至图1C所讨论的那样执行后面的工艺。
图13是根据本发明构思的示范性实施方式的沿着图1A的线A-A'截取的截面图。如图13所示，中央位线结构包括相对较厚的位线盖图案137，其朝向衬底100延伸经过相邻的存储节点接触插塞BC的最上表面。因此，在一些实施方式中，中央位线结构中的位线含金属图案132的最上表面处于与外部位线结构中包括的位线含金属图案132的相应最上表面不同的水平面处。另外，在一些实施方式中，存储节点接触插塞BC的最上表面在中央位线结构中的位线含金属图案132的最上表面之上。
图14是根据本发明构思的示范性实施方式的沿着图1A的线A-A'截取的截面图。如图14所示，在一些实施方式中，存储节点接触插塞BC的最上表面上的欧姆层9可以形成得比例如图7所示的欧姆层9更厚，使得着陆焊盘LP的最下表面在位线BL中的位线含金属图案132的最上表面之上。
根据本发明构思的实施方式，半导体存储器件可以具有着陆焊盘与存储节点接触插塞之间的良好的连接。此外，可以防止氢钝化工艺效果变差。而且，位线可以被稳定地保护，并且良好的绝缘特性可以在位线和存储节点接触插塞之间稳定地保持。
本申请要求于2017年4月3日提交的韩国专利申请第10-2017-0043124号的优先权以及于2017年12月18日提交的美国专利申请第15/845141号的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种易失性存储器件，包括：
位线结构，具有垂直侧壁；
下间隔物，在所述垂直侧壁的下部分上，所述下间隔物由从所述垂直侧壁到所述下间隔物的外侧壁的第一厚度限定；以及
上间隔物，在所述垂直侧壁的在所述下部分之上的上部分上，所述上间隔物由小于所述第一厚度的第二厚度限定，所述上间隔物暴露所述下间隔物的所述外侧壁的最上部分。
2.如权利要求1所述的易失性存储器件，还包括：
存储节点接触插塞；和
着陆焊盘，在所述存储节点接触插塞上，其中所述垂直侧壁的所述下部分包括所述存储节点接触插塞的最上表面处的水平面和所述着陆焊盘的最下表面处的水平面。
3.如权利要求1所述的易失性存储器件，其中所述第一厚度独立于所述第二厚度。
4.如权利要求1所述的易失性存储器件，其中所述下间隔物与所述上间隔物被分别形成。
5.如权利要求1所述的易失性存储器件，其中所述下间隔物包括：
第一子间隔物；和
第二子间隔物，在所述第一子间隔物上，其中所述第一子间隔物的最上表面被所述上间隔物的最下表面部分地覆盖，以使所述第一子间隔物的所述最上表面的一部分暴露。
6.如权利要求1所述的易失性存储器件，其中所述下间隔物包括：
第一子间隔物；和
第二子间隔物，在所述第一子间隔物上，其中所述第一子间隔物的最上表面被所述上间隔物的最下表面完全地覆盖。
7.如权利要求1所述的易失性存储器件，其中所述下间隔物包括：
第一子间隔物；和
第二子间隔物，在所述第一子间隔物上，其中所述第一子间隔物的最上表面在所述第二子间隔物的相邻最上表面下面凹进，以在所述垂直侧壁和所述第二子间隔物之间提供凹陷，其中所述上间隔物延伸到所述凹陷中。
8.如权利要求5所述的易失性存储器件，其中所述上间隔物和所述第二子间隔物每个包括硅氮化物，并且所述第一子间隔物包括氧化物或空气间隙。
9.如权利要求8所述的易失性存储器件，还包括：
包括硅氮化物的内间隔物，在所述垂直侧壁和所述第一子间隔物之间以及在所述上间隔物和所述垂直侧壁之间延伸。
10.如权利要求1所述的易失性存储器件，其中所述上间隔物不存在于所述下间隔物的所述外侧壁。
11.如权利要求1所述的易失性存储器件，其中所述位线结构包括：
位线接触插塞；
位线含金属图案，在所述位线接触插塞上；和
位线盖图案，在所述位线含金属图案上。
12.一种易失性存储器件，包括：
位线结构，包括堆叠在彼此上的位线接触插塞、位线含金属图案和位线盖图案；
存储节点接触插塞，在与所述位线结构相邻的存储节点接触孔中；
下间隔物，包括第一子间隔物和在所述第一子间隔物上的第二子间隔物，所述第一子间隔物和所述第二子间隔物具有组合厚度，所述下间隔物在所述位线结构的垂直侧壁上以提供所述存储节点接触孔的侧壁，所述下间隔物具有包括所述第一子间隔物和所述第二子间隔物的相应部分的最上表面；以及
上间隔物，具有比所述组合厚度小的上部厚度，所述上间隔物具有终止在所述最上表面处的最下表面以覆盖所述最上表面的一部分并暴露所述最上表面的剩余部分。
13.如权利要求12所述的易失性存储器件，其中所述上部厚度独立于所述组合厚度。
14.如权利要求12所述的易失性存储器件，还包括：
着陆焊盘，在所述存储节点接触插塞上，其中所述下间隔物的最上表面的水平面在所述着陆焊盘的最下表面的水平面之上。
15.如权利要求12所述的易失性存储器件，其中所述位线含金属图案包括钨；并且
其中所述存储节点接触插塞的最上表面在所述位线含金属图案的最上表面之上。
16.如权利要求12所述的易失性存储器件，其中所述下间隔物与所述上间隔物被分别形成。
17.如权利要求12所述的易失性存储器件，其中所述上间隔物和所述第二子间隔物每个包括硅氮化物，并且所述第一子间隔物包括氧化物或空气间隙。
18.如权利要求12所述的易失性存储器件，还包括：
内间隔物，在所述垂直侧壁与所述第一子间隔物之间以及在所述上间隔物与所述垂直侧壁之间延伸。
19.如权利要求12所述的易失性存储器件，其中所述最上表面的由所述上间隔物暴露的所述剩余部分包括所述第一子间隔物的厚度的至少50％。
20.如权利要求12所述的易失性存储器件，其中所述位线结构包括第一位线结构，该第一位线结构包括第一位线含金属图案，所述易失性存储器件还包括：
第二位线结构，与所述第一位线结构直接相邻，所述第二位线结构包括第二位线含金属图案，其中所述第一位线含金属图案的最上表面和所述第二位线含金属图案的最上表面处于不同的水平面。
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