CN118102700A - 半导体结构及其形成方法、存储器 - Google Patents
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Abstract
本公开是关于半导体技术领域，涉及一种半导体结构及其形成方法、存储器，本公开的形成方法包括：在衬底上形成多个位线结构，相邻的两个位线结构之间围成第一接触窗口；在第一接触窗口内形成导电接触层和第一导电层；在第一导电层的表面形成第一导电材料层，第一导电材料层填满第一接触窗口，且第一导电材料层的顶部与第一导电层远离导电接触层的端部齐平；去除位于位线结构的侧壁上远离导电接触层的一侧的第一导电层；在第一导电材料层及位线结构共同构成的结构的顶部形成第二导电材料层；对第一导电材料层及第二导电材料层进行蚀刻，以在第一导电材料层和其一侧的位线结构之间形成开口。本公开的形成方法可降低短路风险，提高产品良率。
Description
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种半导体结构及其形成方法、存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。存储节点接触塞是DRAM的重要部件，其性能的好坏直接影响着电容的存储功能。然而，在制程过程中，受制程工艺的影响，相邻的存储节点接触塞之间易发生短路，产品良率较低。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
有鉴于此，本公开提供一种半导体结构及其形成方法、存储器，可降低短路风险，提高产品良率。
根据本公开的一个方面，提供一种半导体结构的形成方法，包括：
提供衬底；
在所述衬底上形成多个间隔分布的位线结构，相邻的两个所述位线结构之间围成第一接触窗口；
在所述第一接触窗口内形成导电接触层和第一导电层，所述导电接触层的顶部低于所述位线结构的顶部，所述第一导电层覆盖所述导电接触层的顶部及所述位线结构未被所述导电接触层覆盖的侧壁；
在所述第一导电层的表面形成第一导电材料层，所述第一导电材料层填满所述第一接触窗口，且所述第一导电材料层的顶部与所述第一导电层远离所述导电接触层的端部齐平；
去除位于所述位线结构的侧壁上远离所述导电接触层的一侧的所述第一导电层；
在所述第一导电材料层及所述位线结构共同构成的结构的顶部形成第二导电材料层；
对所述第一导电材料层及所述第二导电材料层进行蚀刻，以使相邻的所述第一接触窗口对应的所述第二导电材料层相互断开，并在所述第一导电材料层和其一侧的所述位线结构之间形成开口。
在本公开的一种示例性实施例中，所述导电接触层包括第一接触层和第二接触层，所述在所述第一接触窗口内形成导电接触层，包括：
在所述第一接触窗口内形成第一接触层；
在所述第一接触层的表面形成第二接触层，所述第二接触层的表面低于所述位线结构的顶部，所述第一接触窗口中未被所述第一接触层和所述第二接触层填充的部分作为第二接触窗口。
在本公开的一种示例性实施例中，形成所述第一导电层和所述第一导电材料层，包括：
在所述第二接触层和所述位线结构共同构成的结构的表面形成所述第一导电层；
在所述第一导电层的表面形成所述第一导电材料层，所述第一导电材料层至少填满所述第二接触窗口；
对所述第一导电层和所述第一导电材料层进行平坦化处理，以使剩余的所述第一导电层的顶部和剩余的所述第一导电材料层的顶部均与所述位线结构的顶部齐平。
在本公开的一种示例性实施例中，所述位线结构包括位线导电结构、绝缘覆盖层以及隔离层，形成所述位线结构包括：
在所述衬底的表面形成所述位线导电结构及位于所述位线导电结构的顶部的所述绝缘覆盖层；
在所述位线导电结构及所述绝缘覆盖层的侧壁形成隔离材料层；
对所述隔离材料层进行回蚀刻，以形成隔离层，所述隔离层的顶部低于所述绝缘覆盖层的顶部且高于所述导电接触层及所述位线导电结构的顶部。
在本公开的一种示例性实施例中，所述第一导电层随形覆盖于所述绝缘覆盖层、所述隔离层及所述导电接触层共同构成的结构的表面，所述去除位于所述位线结构的侧壁上远离所述导电接触层的一侧的所述第一导电层，包括：
去除位于所述绝缘覆盖层的侧壁上的所述第一导电层，以在所述第一导电材料层的两侧分别形成第一空隙及第二空隙。
在本公开的一种示例性实施例中，在所述第一导电材料层及所述位线结构共同构成的结构的顶部形成第二导电材料层，包括：
在所述第一导电材料层和所述绝缘覆盖层共同构成的结构的顶部形成第二导电材料层，所述第二导电材料层至少密封所述第一空隙。
在本公开的一种示例性实施例中，对所述第一导电材料层及所述第二导电材料层进行蚀刻，以使相邻的所述第一接触窗口对应的所述第二导电材料层相互断开，并在所述第一导电材料层和其一侧的所述位线结构之间形成开口，包括：
在所述第二导电材料层的表面形成掩膜层；
在所述掩膜层的表面形成光阻层；
对所述光阻层进行曝光并显影，以形成显影区，所述第二空隙在所述衬底上的正投影在所述显影区在所述衬底上的正投影之内；
在所述显影区对所述掩膜层、所述第二导电材料层、所述第一导电材料层以及所述绝缘覆盖层进行蚀刻，以形成所述开口。
在本公开的一种示例性实施例中，所述第一导电材料层的材料与所述第二导电材料层的材料相同。
在本公开的一种示例性实施例中，所述第一导电材料层的材料与所述第二导电材料层的材料均为钨，在所述显影区对所述掩膜层、所述第二导电材料层、所述第一导电材料层以及所述绝缘覆盖层进行蚀刻，包括：
采用三氟化氮和氯气对所述第二导电材料层、所述第一导电材料层以及所述绝缘覆盖层进行选择性蚀刻。
根据本公开的一个方面，提供一种半导体结构，包括：
衬底；
多个位线结构，间隔分布于所述衬底上，所述位线结构包括位线导电结构、绝缘覆盖层以及隔离层，所述位线导电结构位于所述衬底的表面，所述绝缘覆盖层位于所述位线导电结构的顶部，所述隔离层覆盖于所述位线导电结构及所述绝缘覆盖层的侧壁，且所述隔离层的顶部低于所述绝缘覆盖层的顶部；相邻的所述位线结构之间围成第一接触窗口；
导电接触层，位于所述第一接触窗口内，所述导电接触层的顶部低于所述隔离层的顶部；
第一导电层，至少随形覆盖所述导电接触层及所述隔离层的表面；
第一导电材料层，位于所述第一导电层的表面，并与其一侧的所述位线结构之间具有第一空隙，与其另一侧的所述位线结构之间具有开口；
第二导电材料层，覆盖所述第一导电材料层的表面且密封所述第一空隙，并延伸至与所述第一空隙邻接的所述绝缘覆盖层的表面。
在本公开的一种示例性实施例中，所述导电接触层包括：
第一接触层，位于所述第一接触窗口内，所述第一接触层的顶部高于所述位线导电结构的顶部；
第二接触层，位于所述第一接触层的表面，所述第二接触层的表面低于所述隔离层的顶部。
在本公开的一种示例性实施例中，所述第一接触层的材料为多晶硅，所述第二接触层的材料为硅化钴。
在本公开的一种示例性实施例中，所述第一导电材料层的材料与所述第二导电材料层的材料相同。
在本公开的一种示例性实施例中，所述第一导电材料层的材料与所述第二导电材料层的材料均为钨。
根据本公开的一个方面，提供一种存储器，包括上述任意一项所述的半导体结构。
本公开的半导体结构的形成方法，由于第一导电材料层的顶部与第一导电层远离导电接触层的端部齐平，可将第一导电层的端部暴露出来，进而在形成第一导电材料层之后，可选择性的去除位于位线结构的侧壁上远离导电接触层的一侧的第一导电层，避免后续在不同的第一接触窗口中形成的第二导电材料层通过位线结构侧壁上的第一导电层连通，可降低短路风险，提高产品良率。与此同时，由于在蚀刻第一导电层之前，第二导电材料层尚未形成，因此对第一导电层的蚀刻过程不会受第二导电材料层的图形及对准偏差的影响，比较容易控制蚀刻深度，且在上述过程中，只去除了远离导电接触层的一侧的第一导电层，其靠近导电接触层的一侧仍保留有部分第一导电层，即，导电接触层的表面仍覆盖有第一导电层，在导电接触层的表面被第一导电层覆盖的情况下，不会蚀刻至导电接触层内部，可降低结构缺陷产生的概率，提高产品良率。
本公开的半导体结构及存储器，一方面，由于隔离层位于导电接触层与位线导电层之间，且隔离层的顶部高于位线导电结构及导电接触层的顶部，可在位线导电结构与导电接触层之间形成较高的绝缘屏障，以保证绝缘性效果，可降低位线导电结构和与其相邻的导电接触层之间短路的风险，有助于提高产品良率；另一方面，通过第二导电材料层将第一导电材料层与位线结构之间的第一空隙密封，进而将第一空隙保留在第一导电材料层和位线结构之间，由于第一空隙中的空气的介电常数相对较小，可在一定程度上减小相邻的第一导电材料层之间的寄生电容，进而降低RC延迟，以便于提高信号的传输速度。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中半导体结构的示意图；
图2为本公开实施例中半导体结构的形成方法的流程图；
图3为本公开始实例中第一导电层和第一导电材料层的示意图；
图4为本公开实施例中完成步骤S420后的结构示意图；
图5为本公开实施例中完成步骤S150后的结构示意图；
图6为本公开实施例中完成步骤S160后的结构示意图；
图7为本公开实施例中完成步骤S170后的结构示意图；
图8为本公开实施例中完成步骤S530后的结构示意图。
附图标记说明：
100、接触层；200、第一导电层；300、第二导电层；1、衬底；11、浅沟槽隔离结构；12、有源区；2、位线结构；21、位线导电结构；211、第一导电部；212、第二导电部；213、第三导电部；22、绝缘覆盖层；23、隔离层；231、第一隔离层；232、第二隔离层；233、第三隔离层；3、导电接触层；31、第一接触层；32、第二接触层；4、第一导电层；41、第一子膜层；42、第二子膜层；401、第一空隙；402、第二空隙；403、开口；5、第一导电材料层；6、第二导电材料层；7、掩膜层；8、光阻层；801、显影区。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。
动态随机存取存储器(Dynamic Random Access Memory，DRAM)包括多个存储单元，每个存储单元均包括字线、位线100和电容，其中，字线结构两侧具有第一掺杂区和第二掺杂区，位线100与第一掺杂区电连接，电容通过存储节点接触塞与第二掺杂区电连接。存储节点接触塞包括接触层200、第一导电层300及第二导电层400，通常形成存储节点接触塞的过程主要包括：在位线100的两侧分别形成接触窗口，在接触窗口内形成接触层200(接触层200的表面低于接触窗口的顶表面)，在接触层200与位线100共同构成的结构的表面形成随形贴附的第一导电层300，在第一导电层300的表面形成第二导电层400，在此过程中，第二导电层400可填满接触窗口，随后对第一导电层300和第二导电层400的部分区域进行回蚀刻，进而在各接触窗口中分别形成导电接触结构，该导电接触结构可与接触层200共同构成存储节点接触塞。
然而，在对第一导电层300和第二导电层400进行回蚀刻的过程中，绝大部分时间用来蚀刻第二导电层400，由于蚀刻第二导电层400时所用的蚀刻气体或蚀刻溶液对第一导电层300的蚀刻速率相对较慢，使得相邻的导电接触结构之间的第一导电层300容易去除不彻底，造成残留(如图1中a区域所示)，进而导致相邻的导电接触结构通过其之间残留的第一导电层300连通，进而短路。
目前，为了将残留的第一导电层300彻底去除，进而避免短路，在对第一导电层300和第二导电层400的部分区域进行回蚀刻后，可采用额外的蚀刻工艺对相邻的导电接触结构之间残留的第一导电层300进行蚀刻，该蚀刻过程易受其一侧的导电接触结构的尺寸及对准精度的影响，蚀刻的深度较难控制，为了保证残留的第一导电层300能够完全去除，需提供足够的蚀刻时间，在此过程中，易蚀刻至其下方的接触层200内，进而造成结构缺陷(如图1中b区域所示)，产品良率较低。
基于此，本公开实施例提供了一种半导体结构的形成方法，图2示出了本公开的半导体结构的形成方法的示意图，参见图2所示，该形成方法可包括步骤S110-步骤S170，其中：
步骤S110，提供衬底；
步骤S120，在所述衬底上形成多个间隔分布的位线结构，相邻的两个所述位线结构之间围成第一接触窗口；
步骤S130，在所述第一接触窗口内形成导电接触层和第一导电层，所述导电接触层的顶部低于所述位线结构的顶部，所述第一导电层覆盖所述导电接触层的顶部及所述位线结构未被所述导电接触层覆盖的侧壁；
步骤S140，在所述第一导电层的表面形成第一导电材料层，所述第一导电材料层填满所述第一接触窗口，且所述第一导电材料层的顶部与所述第一导电层远离所述导电接触层的端部齐平；
步骤S150，去除位于所述位线结构的侧壁上远离所述导电接触层的一侧的所述第一导电层；
步骤S160，在所述第一导电材料层及所述位线结构共同构成的结构的顶部形成第二导电材料层；
步骤S170，对所述第一导电材料层及所述第二导电材料层进行蚀刻，以使相邻的所述第一接触窗口对应的所述第二导电材料层相互断开，并在所述第一导电材料层和其一侧的所述位线结构之间形成开口。
本公开的半导体结构的形成方法，由于第一导电材料层的顶部与第一导电层远离导电接触层的端部齐平，可将第一导电层的端部暴露出来，进而在形成第一导电材料层之后，可选择性的去除位于位线结构的侧壁上远离导电接触层的一侧的第一导电层，避免后续在不同的第一接触窗口中形成的第二导电材料层通过位线结构侧壁上的第一导电层连通，可降低短路风险，提高产品良率。与此同时，由于在蚀刻第一导电层之前，第二导电材料层尚未形成，因此，对第一导电层的蚀刻过程不会受第二导电材料层的图形及对准偏差的影响，比较容易控制蚀刻深度，且在上述过程中，只去除了远离导电接触层的一侧的第一导电层，其靠近导电接触层的一侧仍保留有部分第一导电层，即，导电接触层的表面仍覆盖有第一导电层，在导电接触层的表面被第一导电层覆盖的情况下，不会蚀刻至导电接触层内部，可降低结构缺陷产生的概率，提高产品良率。
下面对本公开的半导体结构的形成方法的各步骤及其具体细节进行详细说明：
如图2所示，在步骤S110中，提供衬底1。
如图3所示，衬底1可呈板状，例如，其可为平板结构，其材料可以是半导体材料，例如，其材料可为硅，但是不限于硅或其他半导体材料，在此不对衬底1的形状及材料做特殊限定。
在本公开的一些实施例中，衬底1可为硅衬底1，其内部可形成有浅沟槽隔离结构11，浅沟槽隔离结构11的材料可以包括氧化硅或氮化硅等，在此不做特殊限定。浅沟槽隔离结构11能在衬底1上分隔出若干个有源区12，有源区12可包括间隔分布的第一掺杂区和第二掺杂区。衬底1内还可形成有多个字线结构(图中未示出)，各字线结构可间隔分布，每个字线结构可穿过多个有源区12，且其穿过的各有源区12中的第一掺杂区和第二掺杂区可分别位于字线结构的两侧。
如图2所示，在步骤S120中，在所述衬底1上形成多个间隔分布的位线结构2，相邻的两个所述位线结构2之间围成第一接触窗口。
继续参见图3所示，可在衬底1表面形成多个位线结构2，各位线结构2可间隔分布，相邻的位线结构2之间的空间可作为第一接触窗口(图中未示出)。每个位线结构2均可包括位线导电结构21、绝缘覆盖层22及隔离层23，其中：
位线导电结构21可与第一掺杂区接触连接，位线导电结构21可包括沿垂直于衬底1的方向依次堆叠分布的第一导电部211、第二导电部212以及第三导电部213，在平行于衬底1的方向上，第一导电部211、第二导电部212以及第三导电部213均可两端对齐。在本公开的一些实施例中，第一导电部211的材料可为多晶硅，可对第一导电部211中的多晶硅进行掺杂，进而提高第一导电部211的导电能力；第二导电部212的材料可为氮化钛，第三导电部213的材料可为钨，可通过氮化钛阻止钨向多晶硅及衬底1内扩散，以保证位线导电结构21的稳定性。
绝缘覆盖层22可位于位线导电结构21的表面，其材料可为氮化硅。隔离层23可覆盖位线导电结构21及绝缘覆盖层22靠近衬底1一侧的侧壁，隔离层23的顶部可高于导电接触层3的顶部，相邻的两个绝缘覆盖层22、相邻的两个绝缘覆盖层22之间的隔离层23以及相邻的两个绝缘覆盖层22之间的导电接触层3可共同构成倒凸形的空间。
在本公开的一些实施例中，隔离层23可包括第一隔离层231、第二隔离层232以及第三隔离层233，其中：
第一隔离层231可随形贴附于位线导电结构21与绝缘覆盖层22靠近位线导电结构21的一侧的侧壁，第一隔离层231的厚度可为2nm～4nm，例如，其可为2nm、3nm或4nm等；第二隔离层232覆盖第一隔离层231的表面，其厚度可为1nm～3nm，例如，其可为1nm、2nm或3nm等；第三隔离层233覆盖第二隔离层232的表面，其厚度可为4nm～6nm，例如，其可为4nm、5nm或6nm等。当然，第一隔离层231、第二隔离层232以及第三隔离层233还可分别为其他厚度，在此不对第一隔离层231、第二隔离层232以及第三隔离层233的厚度做特殊限定。
在本公开的一种示例性实施例中，第一隔离层231的材料与第三隔离层233的材料相同，第三隔离层233的材料与第二隔离层232的材料不同。举例而言，第一隔离层231和第三隔离层233的材料可均为氮化硅，第二隔离层232的材料可为氧化硅，第一隔离层231、第二隔离层232以及第三隔离层233可以是氮化硅-氧化硅-氮化硅构成的“三明治”结构。
在本公开的一种示例性实施例中，形成每个位线结构2可包括步骤S210-步骤S230，其中：
步骤S210，在所述衬底1的表面形成所述位线导电结构21及位于所述位线导电结构21的顶部的所述绝缘覆盖层22。
可通过化学气相沉积、物理气相沉积、原子层沉积、真空蒸镀、磁控溅射或热蒸发等方式在衬底1的表面依次形成第一材料层、第二材料层、第三材料层及绝缘材料层，可通过非等向蚀刻的方式对第一材料层、第二材料层、第三材料层及绝缘材料层进行蚀刻，进而去除位于第一掺杂区以外的区域的第一材料层、第二材料层、第三材料层及绝缘材料层，只保留位于第一掺杂区内的第一材料层、第二材料层、第三材料层及绝缘材料层，此时，第一材料层与第一掺杂区的表面接触连接。蚀刻后剩余的第一材料层、第二材料层及第三材料层可共同构成位线导电结构21，同时，可将蚀刻后剩余的绝缘材料层定义为绝缘覆盖层22。
步骤S220，在所述位线导电结构21及所述绝缘覆盖层22的侧壁形成隔离材料层。
可通过化学气相沉积、物理气相沉积或原子层沉积等方式在位线导电结构21的表面形成隔离材料层，隔离材料层可包括第一隔离材料层，第二隔离材料层以及第三隔离材料层，其中，第一隔离材料层位于位线导电结构21的侧壁及顶部，第二隔离材料层位于第一隔离材料层的表面，第三隔离材料层位于第二隔离材料层的表面。
步骤S230，对所述隔离材料层进行回蚀刻，以形成隔离层23，所述隔离层23的顶部低于所述绝缘覆盖层22的顶部且高于所述导电接触层3及所述位线导电结构21的顶部。
可通过干法蚀刻工艺对隔离材料层进行回蚀刻，进而形成隔离层23，在此过程中可扩大第一接触窗口的空间，为后续形成存储节点接触塞做准备，避免后续形成的存储节点接触塞的因宽度过小，而导致电阻增大的可能，有助于提高后续形成的存储节点接触塞的导电性能；且在上述过程中，去除了隔离层23中的部分绝缘层(例如，氧化硅)，也可在一定程度上减小电阻，进一步提高器件的导电性能。
举例而言，回蚀刻后剩余的第一隔离材料层作为第一隔离层231，回蚀刻后剩余的第二隔离材料层作为第二隔离层232，回蚀刻后剩余的第三隔离材料层作为第三隔离层233，第一隔离层231、第二隔离层232以及第三隔离层233共同构成隔离层23。蚀刻后剩余的隔离层23的高度可高于位线导电结构21及后续在其一侧形成的导电接触层3的顶部，可通过隔离层23在位线导电结构21和与其相邻的导电接触层3之间形成较高的绝缘屏障，以保证绝缘性效果，可降低位线导电结构21和与其相邻的导电接触层3之间短路的风险，有助于提高产品良率。
如图2所示，在步骤S130中，在所述第一接触窗口内形成导电接触层3和第一导电层4，所述导电接触层3的顶部低于所述位线结构2的顶部，所述第一导电层4覆盖所述导电接触层3的顶部及所述位线结构2未被所述导电接触层3覆盖的侧壁。
导电接触层3可位于第一接触窗口内，第一接触窗口可露出第二掺杂区，导电接触层3可与第一接触窗口底部的第二掺杂区接触连接。需要说明的是，导电接触层3未将第一接触窗口填满，其顶部可低于位线结构2中的隔离层23的顶部。
在本公开的一种示例性实施例中，导电接触层3可包括第一接触层31和第二接触层32，其中，第一接触层31可与第二掺杂区的表面接触连接，且其顶部高于位线导电结构21的顶部，第一接触层31的材料可为多晶硅；第二接触层32位于第一接触层31的表面，第二接触层32的材料可为硅化钴。
在本公开的一些实施例中，形成导电接触层3可包括步骤S310及步骤S320，其中：
步骤S310，在所述第一接触窗口内形成第一接触层31。
可通过化学气相沉积、物理气相沉积或原子层沉积等方式在第一接触窗口内沉积第一接触材料，为了保证后续能够精准的控制所要形成的第一接触层31的厚度，可使第一接触材料至少填满第一接触窗口，即，可在第一接触材料填满第一接触窗口后再停止沉积。在本公开的一些实施例中，第一接触材料可为多晶硅。
随后，可通过干法蚀刻工艺对第一接触材料进行选择性蚀刻，进而去除位于位线结构2顶部的第一接触材料，并蚀刻部分位于第一接触窗口内的第一接触材料。当第一接触材料为多晶硅时，干法蚀刻的蚀刻气体可为非碳氟类的气体，例如，蚀刻气体可为HCl或者Br2等。
需要说明的是，在对第一接触材料进行回蚀刻的过程中可一并完成步骤S230(对隔离材料层进行回蚀刻，以形成隔离层23)，即，在对第一接触材料进行回蚀刻的过程中可同时蚀刻掉绝缘覆盖层22的侧壁上暴露出的部分的第三隔离材料层，随后可切换蚀刻气体(碳氟类的气体，例如CF4或CHF3等)，进而去除暴露于绝缘覆盖层22的侧壁上的第二隔离材料层，最后，可再次切换蚀刻气体继续对第一接触材料进行蚀刻，直至剩余的第一接触材料达到预设高度，可将回蚀刻后剩余的第一接触材料定义为第一接触层31。
步骤S320，在所述第一接触层31的表面形成第二接触层32，所述第二接触层32的表面低于所述位线结构2的顶部，所述第一接触窗口中未被所述第一接触层31和所述第二接触层32填充的部分作为第二接触窗口。
可通过化学气相沉积、物理气相沉积或原子层沉积等方式在第一接触层31的表面形成第二接触层32，在本公开的一些实施例中，在沉积第二接触层32的过程中，沉积的材料可为钴，在高温作用下，钴可与其下方的多晶硅反应形成硅化钴，也就是说，最终形成的第二接触层32的材料为硅化钴，硅化钴可与其底部的多晶硅有效地形成欧姆接触，有助于减小电阻。
需要说明的是，第二接触层32可为随形贴附于第一接触层31的表面的一层薄膜，其顶部可低于隔离层23的顶部，第二接触层32、隔离层23以及相邻的位线结构2可构成一个倒凸形的窗口，该窗口可作为第二接触窗口(图中未示出)。
第一导电层4可随形贴附于第二接触窗口的内壁和底部，即，第一导电层4可随形覆盖于绝缘覆盖层22、隔离层23及导电接触层3共同构成的倒凸形的结构的表面。
在本公开的一种示例性实施例中，第一导电层4可为单层膜层，也可为多层膜层，在此不做特殊限定，以其为多层膜层为例，第一导电层4可包括第一子膜层41和第二子膜层42，其中，第一子膜层41可随形贴附于第二接触窗口的内壁和底部，第二子膜层42可位于第一子膜层41的表面。第一子膜层41的材料与第二子膜层42的材料不同，举例而言，第一子膜层41的材料可为钛，第二子膜层42的材料可为氮化钛，可通过钛平衡氮化钛与第二接触窗口的内壁之间的附着力及张力，同时，可通过氮化钛的设置降低后续形成的存储节点接触塞中的金属原子向导电接触层3及位线结构2中扩散的概率，有助于提高器件稳定性。
如图2所示，在步骤S140中，在所述第一导电层4的表面形成第一导电材料层5，所述第一导电材料层5填满所述第一接触窗口，且所述第一导电材料层5的顶部与所述第一导电层4远离所述导电接触层3的端部齐平。
可在第一导电层4的表面形成第一导电材料层5，第一导电材料层5可填满第二接触窗口(即，第一接触窗口中剩余的空间)，第一导电材料层5的材料可为金属材料或导电性能较好的非金属材料，例如，第一导电材料层5的材料可为钨，当然，也可为其他材料，在此不再一一列举。
在本公开的一种示例性实施例中，形成第一导电层4和第一导电材料层5可包括步骤S410-步骤S430，其中：
步骤S410，在所述第二接触层32和所述位线结构2共同构成的结构的表面形成所述第一导电层4。
可通过化学气相沉积、物理气相沉积、原子层沉积、真空蒸镀、磁控溅射或热蒸发等方式在第二接触层32和位线结构2共同构成的结构的表面(即，第二接触窗口的内壁及底部)形成第一导电层4，当然，也可通过其他方式形成第一导电层4，在此不对第一导电层4的形成方式做特殊限定。
需要说明的是，当第一导电层4为多层膜层时，例如，其包括第一子膜层41和第二子膜层42时，可在第二接触窗口内依次沉积第一子膜层41和第二子膜层42。
步骤S420，在所述第一导电层4的表面形成所述第一导电材料层5，所述第一导电材料层5至少填满所述第二接触窗口。
可通过化学气相沉积、物理气相沉积、原子层沉积、真空蒸镀、磁控溅射或热蒸发等方式在第一导电层4的表面形成第一导电材料层5，当然，也可通过其他方式形成第一导电材料层5，在此不对第一导电材料层5的形成方式做特殊限定。需要说明的是，第一导电材料层5可至少填满第二接触窗口，即，可在用于形成第一导电材料层5的材料填满第二接触窗口后停止沉积。本公开实施例中，完成步骤S420后的结构如图4所示。
步骤S430，对所述第一导电层4和所述第一导电材料层5进行平坦化处理，以使剩余的所述第一导电层4的顶部和剩余的所述第一导电材料层5的顶部均与所述位线结构2的顶部齐平。
可通过研磨工艺对第一导电层4和第一导电材料层5进行研磨，进而去除位于位线结构2顶部的第一导电层4和第一导电材料层5，并使位于第二接触窗口内的第一导电层4和第一导电材料层5远离衬底1的端部均与位线结构2的顶部齐平，可减小相邻的第二接触窗口中的第一导电材料层5通过位线顶部的第一导电材料层5连通的概率，进而减小相邻的第二接触窗口中的第一导电材料层5短路的概率，提高产品良率。
如图2所示，在步骤S150中，去除位于所述位线结构2的侧壁上远离所述导电接触层3的一侧的所述第一导电层4。
可通过选择性蚀刻工艺去除部分第一导电层4，避免后续在不同的第一接触窗口中形成的第二导电材料层6通过位线结构2侧壁上的第一导电层4连通，可降低短路风险，提高产品良率。本公开实施例中，完成步骤S150后的结构如图5所示。
举例而言，可通过湿法蚀刻工艺或干法蚀刻工艺对第一导电层4进行选择性蚀刻。在蚀刻过程中，所采用的蚀刻溶液或气体对第一导电层4的蚀刻速率较高，同时，对第一导电材料层5的蚀刻速率较低，例如，蚀刻过程中，第一导电层4和第一导电材料层5的蚀刻选择比可大于20。
需要说明的是，蚀刻过程中蚀刻溶液或蚀刻气体的类型可根据第一导电层4及第一导电材料层5的具体材料进行设定，在此不对蚀刻溶液或蚀刻气体进行具体限定。以湿法蚀刻为例，当第一导电层4的材料为氮化钛和/或钛，第一导电材料层5的材料为钨时，蚀刻溶液可为铵盐类溶液与稀硫酸的混合物，湿法蚀刻过程中，第一导电层4的蚀刻速率可为3nm/10s。
在本公开的一种示例性实施例中，可去除位于绝缘覆盖层22的侧壁上的第一导电层4，以在第一导电材料层5的两侧分别形成第一空隙401及第二空隙402。即，当第二接触窗口为倒凸形时，可去除倒凸形中在平行于衬底1的方向上横截面积较大的部分的侧壁上的第一导电层4，进而在第一导电材料层5的两侧分别形成空隙，该空隙可位于第一导电材料层5与位线结构2的绝缘覆盖层22之间，为了便于区分，可将两个空隙分别定义为第一空隙401和第二空隙402。
需要说明的是，在上述过程中，倒凸形中在平行于衬底1的方向上横截面积较小的部分的侧壁上以及倒凸形靠近衬底1的表面中的第一导电层4未被去除，即，导电接触层3表面未被露出，因此，蚀刻过程中不会蚀刻至导电接触层3内部，导电接触层3的结构不会被破坏，可降低结构缺陷产生的概率，提高产品良率。
如图2所示，在步骤S160中，在所述第一导电材料层5及所述位线结构2共同构成的结构的顶部形成第二导电材料层6。
可通过化学气相沉积、物理气相沉积、原子层沉积、真空蒸镀、磁控溅射或热蒸发等方式在第一导电材料层5及位线结构2共同构成的结构的顶部形成第二导电材料层6，当然，也可通过其他方式形成第二导电材料层6，在此不对第二导电材料层6的形成方式做特殊限定。
在本公开的一些实施例中，第二导电材料层6的材料可为金属材料或导电性能较好的非金属材料。第二导电材料层6的材料与第一导电材料层5的材料可以相同，也可以不同，在此不做特殊限定。
可选的，第二导电材料层6的材料和第一导电材料层5的材料相同，例如，第二导电材料层6的材料和第一导电材料层5的材料均可为钨，当然，也可均为其他材料，在此不再一一列举。
在本公开的一些示例性实施方例中，在第一导电材料层5和绝缘覆盖层22共同构成的结构的顶部形成第二导电材料层6的过程中，第一导电材料层5可填充第一空隙401和第二空隙402，也可将第一空隙401和/或第二空隙402密封在内。
可选的，在第一导电材料层5和绝缘覆盖层22共同构成的结构的顶部形成第二导电材料层6的过程中可至少密封第一空隙401，进而将第一空隙401保留在第一导电材料层5和位线结构2之间，在此过程中，由于第一空隙401中的空气的介电常数相对较小，可在一定程度上减小相邻的第一导电材料层5之间的寄生电容，进而降低RC延迟，以便于提高信号的传输速度。本公开实施例中，完成步骤S160后的结构如图6所示。
如图2所示，在步骤S170中，对所述第一导电材料层5及所述第二导电材料层6进行蚀刻，以使相邻的所述第一接触窗口对应的所述第二导电材料层6相互断开，并在所述第一导电材料层5和其一侧的所述位线结构2之间形成开口403。
可对第一导电材料层5和第二导电材料层6进行选择性蚀刻，以使相邻第二接触窗口对应的第二导电材料层6之间相互断开，互不干扰，降低相邻第二接触窗口内的第二导电材料层6之间发生短路的风险，有助于提高产品良率。
在蚀刻第一导电材料层5和第二导电材料层6的过程中，为了保证相邻第二接触窗口内的第二导电材料层6之间完全断开，可在第一导电材料层5和其一侧的所述位线结构2之间形成开口403，开口403可位于第一导电材料层5远离第一空隙401的一侧，即，在形成开口403的过程中，可去除与第二空隙402邻接的第一导电材料层5以及第二空隙402顶部的第一导电材料层5，且在此过程中，第二空隙402被开口403包含在内。本公开实施例中，完成步骤S170后的结构如图7所示。
在本公开的一种示例性实施例中，对所述第一导电材料层5及所述第二导电材料层6进行蚀刻，以使相邻的所述第一接触窗口对应的所述第二导电材料层6相互断开，并在所述第一导电材料层5和其一侧的所述位线结构2之间形成开口403(即步骤S170)可包括步骤S510-步骤S540，其中：
步骤S510，在所述第二导电材料层6的表面形成掩膜层7。
可通过化学气相沉积、物理气相沉积、真空蒸镀、磁控溅射、原子层沉积或其它方式在第二导电材料层6的表面形成掩膜层7，掩膜层7可为多层膜层结构，也可以为单层膜层结构，其材料可以是聚合物、SiO2、SiN、SiON、多晶硅和SiCN中至少一种，当然，也可以是其它材料，在此不再一一列举。
步骤S520，在所述掩膜层7的表面形成光阻层8。
可通过旋涂或其它方式在掩膜层7背离衬底1的表面形成光阻层8，光阻层8的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。
步骤S530，对所述光阻层8进行曝光并显影，以形成显影区801，所述第二空隙402在所述衬底1上的正投影在所述显影区801在所述衬底1上的正投影之内。
可采用掩膜版对光阻层8进行曝光，该掩膜版的图案可与开口403所需的图案匹配。随后，可对曝光后的光阻层8进行显影，从而形成多个间隔分布的显影区801，每个显影区801可分别露出掩膜层7的表面，显影区801的图案可与开口403所需的图案相同，显影区801的尺寸可与开口403所需的尺寸相同。本公开实施例中，完成步骤S530后的结构如图8所示。
步骤S540，在所述显影区801对所述掩膜层7、所述第二导电材料层6、所述第一导电材料层5以及所述绝缘覆盖层22进行蚀刻，以形成所述开口403。
可通过非等向蚀刻工艺在各显影区801对掩膜层7、第二导电材料层6、第一导电材料层5以及绝缘覆盖层22进行非等向蚀刻，进而形成开口403。在完成上述蚀刻工艺后，可去除光阻层8及掩膜层7，使经过蚀刻后的第二导电材料层6的表面暴露出来。
在本公开的一些实施例中，可通过干法蚀刻或湿法蚀刻的方式对在各显影区801对掩膜层7、第二导电材料层6、第一导电材料层5以及绝缘覆盖层22进行非等向蚀刻，在此不对蚀刻方式做特殊限定。
需要说明的是，蚀刻过程中蚀刻溶液或蚀刻气体的类型可根据第一导电材料层5、第二导电材料层6及绝缘覆盖层22的具体材料进行设定，在此不对蚀刻溶液或蚀刻气体进行具体限定。以干法蚀刻为例，当第一导电层4的材料和第二导电材料层6的材料均为钨，绝缘覆盖层22的材料为氮化硅时，蚀刻气体可为三氟化氮和氯气的混合气体，即，可采用三氟化氮和氯气对第二导电材料层6、第一导电材料层5以及绝缘覆盖层22进行选择性蚀刻。
蚀刻后剩余的第一导电材料层5和剩余的第二导电材料层6可共同构成存储节点接触塞，该存储节点接触塞可作为电容的接触结构，以便存储电容中收集的电荷。
需要说明的是，尽管在附图中以特定顺序描述了本公开中半导体结构的形成方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
本公开实施例还提供了一种半导体结构，图7示出了本公开的半导体结构的示意图，参见图7所示，该半导体结构可包括衬底1、多个位线结构2、导电接触层3、第一导电层4、第一导电材料层5以及第二导电材料层6，其中：
多个位线结构2可间隔分布于衬底1上，位线结构2包括位线导电结构21、绝缘覆盖层22以及隔离层23，位线导电结构21位于衬底1的表面，绝缘覆盖层22位于位线导电结构21的顶部，隔离层23覆盖于位线导电结构21及绝缘覆盖层22的侧壁，且隔离层23的顶部低于绝缘覆盖层22的顶部；相邻的位线结构2之间围成第一接触窗口；
导电接触层3可位于第一接触窗口内，导电接触层3的顶部低于隔离层23的顶部；
第一导电层4可至少随形覆盖导电接触层3及隔离层23的表面；
第一导电材料层5可位于第一导电层4的表面，并与其一侧的位线结构2之间具有第一空隙401，与其另一侧的位线结构2之间具有开口403；
第二导电材料层6可覆盖第一导电材料层5的表面且密封第一空隙401，并延伸至与第一空隙401邻接的绝缘覆盖层22的表面。
本公开的半导体结构，一方面，由于隔离层23位于导电接触层3与位线导电层之间，且隔离层23的顶部高于位线导电结构21及导电接触层3的顶部，可在位线导电结构21与导电接触层3之间形成较高的绝缘屏障，以保证绝缘性效果，可降低位线导电结构21和与其相邻的导电接触层3之间短路的风险，有助于提高产品良率；另一方面，通过第二导电材料层6将第一导电材料层5与位线结构2之间的第一空隙401密封，进而将第一空隙401保留在第一导电材料层5和位线结构2之间，由于第一空隙401中的空气的介电常数相对较小，可在一定程度上减小相邻的第一导电材料层5之间的寄生电容，进而降低RC延迟，以便于提高信号的传输速度。
本公开的半导体结构的其他部分的具体细节及形成工艺已经在对应的半导体结构的形成方法中进行了详细描述，因此，此处不再赘述。
本公开实施例还提供一种存储器，该存储器可包括上述任一实施方式中的半导体结构，其具体细节、形成工艺以及有益效果已经在对应的半导体结构及半导体结构的形成方法中进行了详细说明，此处不再赘述。
举例而言，该存储器可以是动态随机存取存储器(Dynamic RandomAccessMemory，DRAM)、静态随机存取存储器(static random accessmemory，SRAM)等。当然，还可以是其它存储装置，在此不再一一列举。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成多个间隔分布的位线结构，相邻的两个所述位线结构之间围成第一接触窗口；
在所述第一接触窗口内形成导电接触层和第一导电层，所述导电接触层的顶部低于所述位线结构的顶部，所述第一导电层覆盖所述导电接触层的顶部及所述位线结构未被所述导电接触层覆盖的侧壁；
在所述第一导电层的表面形成第一导电材料层，所述第一导电材料层填满所述第一接触窗口，且所述第一导电材料层的顶部与所述第一导电层远离所述导电接触层的端部齐平；
去除位于所述位线结构的侧壁上远离所述导电接触层的一侧的所述第一导电层；
在所述第一导电材料层及所述位线结构共同构成的结构的顶部形成第二导电材料层；
对所述第一导电材料层及所述第二导电材料层进行蚀刻，以使相邻的所述第一接触窗口对应的所述第二导电材料层相互断开，并在所述第一导电材料层和其一侧的所述位线结构之间形成开口。
2.根据权利要求1所述的形成方法，其特征在于，所述导电接触层包括第一接触层和第二接触层，所述在所述第一接触窗口内形成导电接触层，包括：
在所述第一接触窗口内形成第一接触层；
在所述第一接触层的表面形成第二接触层，所述第二接触层的表面低于所述位线结构的顶部，所述第一接触窗口中未被所述第一接触层和所述第二接触层填充的部分作为第二接触窗口。
3.根据权利要求2所述的形成方法，其特征在于，形成所述第一导电层和所述第一导电材料层，包括：
在所述第二接触层和所述位线结构共同构成的结构的表面形成所述第一导电层；
在所述第一导电层的表面形成所述第一导电材料层，所述第一导电材料层至少填满所述第二接触窗口；
对所述第一导电层和所述第一导电材料层进行平坦化处理，以使剩余的所述第一导电层的顶部和剩余的所述第一导电材料层的顶部均与所述位线结构的顶部齐平。
4.根据权利要求1所述的形成方法，其特征在于，所述位线结构包括位线导电结构、绝缘覆盖层以及隔离层，形成所述位线结构包括：
在所述衬底的表面形成所述位线导电结构及位于所述位线导电结构的顶部的所述绝缘覆盖层；
在所述位线导电结构及所述绝缘覆盖层的侧壁形成隔离材料层；
对所述隔离材料层进行回蚀刻，以形成隔离层，所述隔离层的顶部低于所述绝缘覆盖层的顶部且高于所述导电接触层及所述位线导电结构的顶部。
5.根据权利要求4所述的形成方法，其特征在于，所述第一导电层随形覆盖于所述绝缘覆盖层、所述隔离层及所述导电接触层共同构成的结构的表面，所述去除位于所述位线结构的侧壁上远离所述导电接触层的一侧的所述第一导电层，包括：
去除位于所述绝缘覆盖层的侧壁上的所述第一导电层，以在所述第一导电材料层的两侧分别形成第一空隙及第二空隙。
6.根据权利要求5所述的形成方法，其特征在于，在所述第一导电材料层及所述位线结构共同构成的结构的顶部形成第二导电材料层，包括：
在所述第一导电材料层和所述绝缘覆盖层共同构成的结构的顶部形成第二导电材料层，所述第二导电材料层至少密封所述第一空隙。
7.根据权利要求6所述的形成方法，其特征在于，对所述第一导电材料层及所述第二导电材料层进行蚀刻，以使相邻的所述第一接触窗口对应的所述第二导电材料层相互断开，并在所述第一导电材料层和其一侧的所述位线结构之间形成开口，包括：
在所述第二导电材料层的表面形成掩膜层；
在所述掩膜层的表面形成光阻层；
对所述光阻层进行曝光并显影，以形成显影区，所述第二空隙在所述衬底上的正投影在所述显影区在所述衬底上的正投影之内；
在所述显影区对所述掩膜层、所述第二导电材料层、所述第一导电材料层以及所述绝缘覆盖层进行蚀刻，以形成所述开口。
8.根据权利要求7所述的形成方法，其特征在于，所述第一导电材料层的材料与所述第二导电材料层的材料相同。
9.根据权利要求8所述的形成方法，其特征在于，所述第一导电材料层的材料与所述第二导电材料层的材料均为钨，在所述显影区对所述掩膜层、所述第二导电材料层、所述第一导电材料层以及所述绝缘覆盖层进行蚀刻，包括：
采用三氟化氮和氯气对所述第二导电材料层、所述第一导电材料层以及所述绝缘覆盖层进行选择性蚀刻。
10.一种半导体结构，其特征在于，包括：
衬底；
多个位线结构，间隔分布于所述衬底上，所述位线结构包括位线导电结构、绝缘覆盖层以及隔离层，所述位线导电结构位于所述衬底的表面，所述绝缘覆盖层位于所述位线导电结构的顶部，所述隔离层覆盖于所述位线导电结构及所述绝缘覆盖层的侧壁，且所述隔离层的顶部低于所述绝缘覆盖层的顶部；相邻的所述位线结构之间围成第一接触窗口；
导电接触层，位于所述第一接触窗口内，所述导电接触层的顶部低于所述隔离层的顶部；
第一导电层，至少随形覆盖所述导电接触层及所述隔离层的表面；
第一导电材料层，位于所述第一导电层的表面，并与其一侧的所述位线结构之间具有第一空隙，与其另一侧的所述位线结构之间具有开口；
第二导电材料层，覆盖所述第一导电材料层的表面且密封所述第一空隙，并延伸至与所述第一空隙邻接的所述绝缘覆盖层的表面。
11.根据权利要求10所述的半导体结构，其特征在于，所述导电接触层包括：
第一接触层，位于所述第一接触窗口内，所述第一接触层的顶部高于所述位线导电结构的顶部；
第二接触层，位于所述第一接触层的表面，所述第二接触层的表面低于所述隔离层的顶部。
12.根据权利要求11所述的半导体结构，其特征在于，所述第一接触层的材料为多晶硅，所述第二接触层的材料为硅化钴。
13.根据权利要求10所述的半导体结构，其特征在于，所述第一导电材料层的材料与所述第二导电材料层的材料相同。
14.根据权利要求13所述的半导体结构，其特征在于，所述第一导电材料层的材料与所述第二导电材料层的材料均为钨。
15.一种存储器，其特征在于，包括权利要求10-14任一项所述的半导体结构。
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