CN112652623A

CN112652623A - 半导体器件的制作方法

Info

Publication number: CN112652623A
Application number: CN201910955407.2A
Authority: CN
Inventors: 李昇
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2019-10-09
Filing date: 2019-10-09
Publication date: 2021-04-13
Anticipated expiration: 2039-10-09
Also published as: CN112652623B

Abstract

本发明涉及一种半导体器件的制作方法。制作方法包括：在位元线结构的侧壁上形成位元线隔离结构；于位元线隔离结构之间沉积接触插塞材料层，接触插塞材料层的顶表面低于位元线隔离结构的顶表面；于接触插塞材料层和位元线隔离结构表面形成第一牺牲材料层，图案化第一牺牲材料层和接触插塞材料层，于接触插塞材料层之间形成间隙；沉积绝缘材料于间隙中以形成相互间隔的接触插塞。本发明利用接触插塞材料、第一牺牲材料层以及位元线隔离结构之间的高刻蚀选择比，减少位元线隔离结构的消耗，从而降低位元线隔离结构的厚度，缩小位元线的关键尺寸。并利用接触插塞材料层为位元线隔离结构提供支撑，防止位元线隔离结构在后续工艺中出现塌陷脱离等情形。

Description

半导体器件的制作方法

技术领域

本发明涉及半导体存储器件技术领域，尤其涉及一种半导体器件的制作方法。

背景技术

随着半导体器件的发展，微缩位元线是一个重要的方向，关键尺寸缩小的位元线可以为电容连接线让出足够的空间，提升半导体器件的性能。但是随着关键尺寸的缩小，位线与电容接触线之间的漏电概率增加，通常会增加绝缘材质的厚度来改善这一现象，绝缘材质厚度增加、尺寸缩小会导致在制作过程中图形出现倾斜甚至坍塌，影响产品良率，限制了位元线关键尺寸进一步缩小的可能性。

发明内容

基于此，有必要针对微缩位元线上方的绝缘层材质可能出现坍塌的问题，提供了一种半导体器件的制作方法。

本发明实施例提供了一种半导体器件的制作方法，包括：

在半导体衬底上形成多个间隔排布的位元线结构；

在所述位元线结构的侧壁上形成位元线隔离结构；

于所述位元线隔离结构之间沉积接触插塞材料层，所述接触插塞材料层的顶表面低于所述位元线隔离结构的顶表面；

于所述接触插塞材料层和所述位元线隔离结构表面形成第一牺牲材料层，图案化所述第一牺牲材料层和所述接触插塞材料层，以于所述接触插塞材料层之间形成间隙；

沉积绝缘材料于所述间隙中以形成相互间隔的接触插塞。

在其中一个实施例中，形成所述位元线隔离结构的步骤包括：

在所述位元线结构侧壁上形成第一绝缘层；

在形成有所述第一绝缘层的半导体衬底上依次形成第二牺牲材料层和第二绝缘材料层，并通过回刻蚀工艺形成所述第二牺牲材料层和第二绝缘层，其中所述第二牺牲材料层设置在所述第一绝缘层和所述第二绝缘层之间。

在其中一个实施例中，所述制作方法还包括：

刻蚀掉所述第一牺牲材料层；

刻蚀掉所述第二牺牲材料层，在所述第一绝缘层和所述第二绝缘层之间形成空气间隔；

所述第一牺牲材料层与所述第二牺牲材料层材料相同。

在其中一个实施例中，所述第二牺牲材料层是由相对于所述第一绝缘层和所述第二绝缘层具有刻蚀选择性的材料形成。

在其中一个实施例中，形成所述接触插塞材料层，包括：

沉积用于填充相邻的所述位元线隔离结构之间沟槽区域的导电材料层；

对所述导电材料层进行回刻蚀，形成所述接触插塞材料层。

在其中一个实施例中，在图案化所述第一牺牲材料层和所述接触插塞材料层之前，还包括：

在形成所述第一牺牲材料层的所述半导体衬底上依次形成硬掩膜层、抗反射层和光刻胶层；

在所述光刻胶层中形成目标图案；

将所述目标图案转移到所述抗反射层，形成第一掩膜图案，并去除所述光刻胶层；

在所述第一掩膜图案上沉积第三牺牲材料层，形成第二掩膜图案；

将所述第二掩膜图案转移到所述硬掩膜层

去除所述第三牺牲材料层；

去除所述抗反射层，将所述第一掩膜图案转移到所述硬掩膜层；

其中，所述第一掩膜图案和所述第二掩膜图案间隔排布。

在其中一个实施例中，所述图案化所述第一牺牲材料层和所述接触插塞材料层，以于所述接触插塞材料层之间形成间隙，包括：

以所述硬掩膜层为掩膜，将所述第一掩膜图案和所述第二掩膜图案转移到所述第一牺牲材料层，图形化所述第一牺牲材料层，然后以所述第一牺牲材料层为掩膜，图形化所述接触塞插材料层，于所述接触插塞材料层之间形成所述间隙。

在其中一个实施例中，采用干法刻蚀工艺刻蚀掉所述第一牺牲材料层；采用湿法刻蚀工艺刻蚀掉所述第二牺牲材料层。

在其中一个实施例中，还包括：

沉积绝缘材料于所述空气间隙的顶端，形成封闭的空气间隔。

在其中一个实施例中，所述导电材料层为多晶硅层。

综上，本发明提供的半导体器件的制作方法中，在所述位元线结构的侧壁上形成位元线隔离结构之后，于所述位元线隔离结构之间沉积接触插塞材料层，所述接触插塞材料层的顶表面低于所述位元线隔离结构的顶表面，然后于所述接触插塞材料层和所述位元线隔离结构表面形成第一牺牲材料层，图案化所述第一牺牲材料层和所述接触插塞材料层，以于所述接触插塞材料层之间形成间隙；最后沉积绝缘材料于所述间隙中以形成相互间隔的接触插塞。本发明通过先在位元线之间填充接触插塞材料层，然后在接触插塞材料层以及位元线隔离结构表面形成第一牺牲材料层，利用牺牲材料层为掩膜图形化接触插塞材料层，在图形转移过程中，利用接触插塞材料、第一牺牲材料层以及位元线隔离结构之间的高刻蚀选择比，使得位元线隔离结构很少被消耗，从而可以降低位元线隔离结构的厚度，从而可以进一步缩小位元线的关键尺寸。并利用接触插塞材料层为位元线隔离结构提供支撑，可以防止位元线隔离结构在后续工艺中出现塌陷脱离等情形。

附图说明

图1为本发明实施例提供的一种半导体器件的制作方法流程图；

图2至图4为本发明实施例提供的一种形成位元线隔离结构的方法流程图；

图5和图6为本发明实施例提供的一种形成接触插塞材料层的方法流程图；

图7至图10为本发明实施例提供的一种形成间隙的硬掩模图案的方法流程图；

图11为本发明实施例提供的一种形成间隙的方法流程图；

图12和图13为本发明实施例提供的一种形成间隔的接触插塞的方法流程图；

图14为本发明实施例提供的形成空气间隙后的结构示意图；

图15至图16为本发明实施例提供的一种形成密封的空气间隙的方法流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施的限制。

请参见图1，本发明实施例提供了一种半导体器件的制作方法，包括：

步骤S110，在半导体衬底上形成多个间隔排布的位元线结构100；

步骤S120，在所述位元线结构100的侧壁上形成位元线隔离结构200；

步骤S130，于所述位元线隔离结构200之间沉积接触插塞材料层300a，所述接触插塞材料层300a的顶表面低于所述位元线隔离结构200的顶表面；

步骤S140，于所述接触插塞材料层300a和所述位元线隔离结构200表面形成第一牺牲材料层400，图案化所述第一牺牲材料层400和所述接触插塞材料层300a，以于所述接触插塞材料层300a之间形成间隙；

步骤S150，沉积绝缘材料于所述间隙中以形成相互间隔的接触插塞300。

可以理解，在DRAM制造过程中，由于电容接触线与金属位线之间的间距较小,为了防止位线与电容连接线之间的漏电，通常会增加位线上方绝缘材质的厚度，即增加形成所述位元线结构100的盖层的绝缘材料膜厚，但是绝缘材质厚度过大时可能会出现图形的倾斜甚至坍塌，这就限制了位元线进一步缩小的可能性。本实施例中，在所述位元线结构的侧壁上形成位元线隔离结构之后，于所述位元线隔离结构之间沉积接触插塞材料层，然后在接触插塞材料层以及位元线隔离结构表面形成第一牺牲材料层，利用牺牲材料层为掩膜图形化接触插塞材料层，在图形转移过程中，利用接触插塞材料、第一牺牲材料层以及位元线隔离结构之间的高刻蚀选择比，使得位元线隔离结构很少被消耗，从而可以降低位元线隔离结构的厚度，从而可以进一步缩小位元线的关键尺寸。并利用接触插塞材料层为位元线隔离结构提供支撑，可以防止位元线隔离结构在后续工艺中出现塌陷脱离等情形。

所述半导体衬底包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底，但不以此为限。此外，还可以通过对一多层堆叠结构进行图案化形成位元线结构100。例如，可于半导体衬底基板上形成非金属导电层110、一金属层120(包括钨材料层121和多金属层122)以及一盖层130依序堆叠的多层堆叠结构，再对此多层堆叠结构进行图案化而形成位元线结构100，其中盖层130可选用包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料制作，但不以此为限。所述位元线结构100沿第一方向X在所述半导体衬底的有源区上延伸，所述第一方向X与第二方向Y和第三方向Z相交叉。例如，位元线结构100可以电连接到沿第一方向X排布的多个接触插塞300。

请参见图2、图3和图4，在其中一个实施例中，所述形成所述位元线隔离结构200的步骤包括：

在位元线结构100的侧壁上用原子沉积(ALD)方式形成氮化硅-氧化硅-氮化硅三明治结构，蚀刻去除三明治结构的底部和顶部；具体可以为：在所述位元线结构100上形成第一绝缘材料层，并通过回刻蚀工艺在所述位元线结构的侧壁上形成所述第一绝缘层210；在形成有所述第一绝缘层210的半导体衬底上形成依次第二牺牲材料层230a和第二绝缘材料层220，并通过回刻蚀工艺形成所述第二牺牲材料层230a和第二绝缘层220，其中所述第二牺牲材料层230a设置在所述第一绝缘层210和所述第二绝缘层之间220。

本实施例中，所述位元线隔离结构200采用三明治复合结构形成，并通过第二牺牲材料层230a预先定义出了形成空气间隙AG的空间，即所述第二牺牲材料层230a所占据的空间，使得可在形成接触插塞300后通过刻蚀所述第二牺牲材料层230a形成空气间隙AG，降低半导体器件中的寄生电容和耦合效应。

在其中一个实施例中，所述第二牺牲材料层230a是由相对于所述第一绝缘层210和所述第二绝缘层220具有刻蚀选择性的材料形成。

本实施例中，利用所述第一绝缘层210和所述第二绝缘层220的刻蚀选择比自对准的进行刻蚀。具体的，采用氧化硅材料制作所述第二牺牲材料层230a，采用氮化硅材料和氮氧化硅材料所述第一绝缘层210和所述第二绝缘层220。在刻蚀工艺中，通过调节氟基气体中的氟的含量，使得氧化硅材料相对于氮化硅材料/氮氧化硅材料具有较高的刻蚀速率。

在其中一个实施例中，采用干法刻蚀工艺刻蚀掉所述第一牺牲材料层400；采用湿法刻蚀工艺刻蚀掉所述第二牺牲材料层230a。本实施例中，采用氧化硅制作所述第一牺牲材料层400。在所述间隙中沉积绝缘材料后，利用干法刻蚀工艺刻蚀到氧化硅和氮化硅的界面，即刻蚀掉所述第一牺牲材料层400；然后，利用湿法刻蚀中氧化硅相对氮化硅具有高选择比，刻蚀掉所述第二牺牲材料层230a。

请参见图5和图6，在其中一个实施例中，形成所述接触插塞材料层300a的步骤包括：

沉积用于填充相邻的两个所述位元线隔离结构200之间沟槽的导电材料层；

对所述导电材料层进行刻蚀，形成所述接触插塞材料层300a。

本实施例中，在形成所述位元线隔离结构200后，利用沉积工艺在所述半导体衬底上非金属导电材料，形成所述导电材料层，所述导电材料层填充所述位元线隔离结构200之间的沟槽，并覆盖所述半导体衬底上已形成的结构。然后，通过回刻蚀工艺将所述非金属导电材料刻蚀回去到电容连接线所需要的导电材料层的高度，形成所述接触插塞材料层300a。所述沉积工艺可以包括化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、金属有机CVD(MOCVD)、原子层沉积(ALD)以及等离子体增强ALD(PEALD)。

请参见图7、图8、图9和图10，在其中一个实施例中，在图案化所述第一牺牲材料层400和所述接触插塞材料层300a之前，所述制作方法还包括：

在形成所述第一牺牲材料层400的半导体衬底上依次形成硬掩膜层、抗反射层730和光刻胶层740；其中，所述硬掩膜层包括形成在所述第一牺牲材料层400表面的第一硬掩膜710、以及形成在所述第一硬掩膜710表面的第二硬掩膜720，所述第一硬掩膜710、第二硬掩膜720、抗反射层730和光刻胶层740依次叠层设置；

在所述光刻胶层740中形成目标图案；

将所述目标图案转移到所述抗反射层730，形成第一掩膜图案，并去除所述光刻胶层740；

在所述第一掩膜图案上沉积第三牺牲材料层750，并通过对所述第三牺牲材料层750进行光刻、刻蚀形成第二掩膜图案；

将所述第二掩膜图案转移到所述第二硬掩膜720和所述第一硬掩膜710；

去除所述第三牺牲材料层750；

去除所述抗反射层730，将所述第一掩膜图案转移到所述第二硬掩膜720和所述第一硬掩膜710；

其中，所述第一掩膜图案和所述第二掩膜图案间隔排布。

本实施例中，所述第一掩膜图案和所述第二掩膜图案共同组成硬掩膜图案。具体形成过程包括：依次在形成接触插塞材料层300a的半导体衬底上依次沉积碳层、氮氧化硅层、氮化硅层，然后涂覆光刻胶，形成叠层设置的第一硬掩膜710、第二硬掩膜720、抗反射层730和光刻胶层740。通过曝光工艺，在光刻胶层740中形成目标图案，所述目标图案位于字元线的正上方，其在半导体衬底上的投影覆盖字元线。其次将目标图案转移到抗反射层730，并去掉所述光刻胶层740。然后通过化学气相沉积工艺形成第三牺牲材料层750，例如氧化硅材料层，再通过依次通过光刻、刻蚀工艺在第三牺牲材料层750中形成第二掩膜图案，并将所述第二掩膜图案转移到所述第二硬掩膜720和所述第一硬掩膜710，之后去除所述第三牺牲材料层750，去除所述抗反射层730，将所述第一掩膜图案转移到所述第二硬掩膜720和所述第一硬掩膜710；或者，利用原子沉积技术形成第三牺牲材料层750，例如氧化硅材料层，再以所述第二硬掩膜720为阻挡层，通过回刻蚀工艺对第三牺牲材料层750进行刻蚀，保留抗反射层730中目标图案侧壁上的氧化材料，实现目标图案的倍增。然后以所述硬掩膜层为阻挡层，去除所述抗反射层，并将所述目标图案转移到所述第一硬掩膜和所述第二硬掩膜，形成硬掩膜图案。

请参见图11，在其中一个实施例中，图案化所述第一牺牲材料层400和所述接触插塞材料层，以于所述接触插塞材料层之间形成间隙，包括：

以所述硬掩膜层为掩膜，将所述第一掩膜图案和所述第二掩膜图案转移到所述第一牺牲材料层400，图形化所述第一牺牲材料层400，然后以所述第一牺牲材料层400为掩膜，图形化所述接触插塞材料层300a，于所述接触插塞材料层300a之间形成所述间隙。

本实施例中，采用氮化硅制作所述位元线结构100的盖层130、所述第一绝缘层210、所述第二绝缘层220，采用氧化硅制作所述第二牺牲材料层230a。在往下层传递图案刻蚀多晶硅时，利用多晶硅相对氮化硅具有高刻蚀选择比，使得位元线结构100的盖层130很少被消耗，因此可适当减小位线上方氮化硅材料的膜厚，减少位线的关键尺寸，为空气隔离提供空间。

请参见图12和图13，在其中一个实施例中，所述沉积绝缘材料于所述间隙中以形成相互间隔的接触插塞300，包括：

形成填充所述间隙并覆盖所述第一牺牲材料层400的第四绝缘层800；

对所述第四绝缘层800进行平坦化直至露出所述第一牺牲材料层400，形成相互间隔的接触插塞300。

本实施例中，首先在形成所述空气间隔的半导体衬底上沉积绝缘材料，形成第四绝缘层800。为保证绝缘材料完全填满所述间隙，最终形成的第四绝缘层800大于所述第一牺牲材料层400的高度，因此需要利用刻蚀工艺或化学机械研磨工艺对所述第四绝缘层800进行平坦化，直至露出所述第一牺牲材料层400的顶部，所述第四绝缘层800的顶面与所述第一牺牲材料层400的顶面齐平。此外，具体可采用氮化硅或氮氧化硅形成所述第四绝缘层800。

在其中一个实施例中，采用相同的绝缘材料制作所述位元线结构100的盖层130、所述第一绝缘层210、所述第二绝缘层220和所述第四绝缘层800。

本实施例中，由于氮化硅材料的介电系数较小，能够改善位线金属与电容连接线金属之间的耦合效应，因此采用氮化硅来制作所述位元线结构100的盖层130、所述第一绝缘层210、所述第二绝缘层220以及所述第四绝缘层800，但并以此为限，还可以根据具体需要设置每一层所需的材料。

请参见图14，在其中一个实施例中，所述半导体器件的制作方法还包括：

刻蚀掉所述第一牺牲材料层400；

刻蚀掉所述第二牺牲材料层230a，在所述第一绝缘层210和所述第二绝缘层220之间形成空气间隔AG；

所述第一牺牲材料层400与所述第二牺牲材料层230a材料相同。

可以理解，随着半导体存储器件结构尺寸的微缩，尤其是在关键尺寸小于20nm的动态随机存储器的制造过程中，对导线的绝缘材质有了更高的要求，例如，需要具有更高的带宽以保证绝缘性能良好，需要具有更低的介电系数以确保寄生电容和耦合效应较小，各种各样的具有低介电系数的介电材质广泛被应用于半导体制造的中。其中，氮化硅-空气层-氮化硅的空气层结构是最优的低k介电材质结构之一，该结构中的空气层可以确保其绝缘性能良好，同时空气层具有最低的介电系数，广泛应用于DRAM后段金属导线之间的绝缘，降低金属导线之间耦合效应、寄生电容，从而达到降低IC延迟，提高器件响应速度的效果。但是在形成位元线结构100后即制作氮化硅-空气层-氮化硅空气层结构，此时空气层外侧的氮化硅层容易倒伏脱落。本实施例中，由于所述空气间隙AG是在形成所述接触插塞300后制作的，所述接触插塞300对所述第二绝缘层220具有支撑作用，因此还可以防止第二绝缘层220倒伏所导致的脱落缺陷。

在其中一个实施例中，所述半导体器件的制作方法还包括：沉积绝缘材料于所述空气间隙的顶端，形成封闭的空气间隔。

请参见图15和图16，本实施例中形成封闭的空气间隔AG的步骤具体包括：沉积绝缘材料以形成第五绝缘材料层900a；通过刻蚀工艺去掉所述第五绝缘材料层900a中与所述接触插塞300对应的部分，在所述空气间隔AG的顶端形成密封层900，从而形成封闭的空气间隔。

可以理解，为了保证所述位元线隔离结构200具有更低的介电系数以确保寄生电容和耦合效应较小，则需要防止后续工艺中的其他材料进入空气间隙AG中，因此需要对所述空气间隙AG进行密封。具体的，可通过形成一第五绝缘材料层900a，所述第五绝缘层覆盖位元线结构100、所述位元线隔离结构200、所述第四绝缘层800以及所述接触插塞300，然后再对所述第五绝缘材料层900a的底部和顶部进行刻蚀，仅保留空间间隙开口内部的绝缘材料，实现对空气间隙AG进行密封。或者，为保证空气间隙AG良好的密封性，仅刻蚀掉接触插塞300表面的绝缘材料。

在其中一个实施例中，所述位元线结构100和位元线隔离结构200均沿第一方向延伸。可以理解，所述位元线结构和第一隔离结构200一致，能够最大限度的降低寄生电容和耦合效应。

在其中一个实施例中，所述第一方向与所述第二方向垂直，多个所述间隙沿所述第二方向Y延伸，所述第二方向Y与所述第一方向X和第三方向Z相交叉。可以理解，所述第一方向X与所述第二方向Y垂直，即所述位元线隔离结构200的延伸方向与沿所述第二方向Y排布的多个所述间隙的相互垂直时，可增大电容连接线通孔的截面面积，降低电容连接线上的阻值，改善半导体存储器件的延迟。

综上，本发明提供的半导体器件的制作方法中，在所述位元线结构100的侧壁上形成位元线隔离结构200之后，于所述位元线隔离结构200之间沉积接触插塞材料层300a，所述接触插塞材料层300a的顶表面低于所述位元线隔离结构200的顶表面，然后于所述接触插塞材料层300a和所述位元线隔离结构200表面形成第一牺牲材料层，图案化所述第一牺牲材料层400和所述接触插塞材料层300a，以于所述接触插塞材料层300a之间形成间隙；最后沉积绝缘材料于所述间隙中以形成相互间隔的接触插塞。本发明通过先在位元线之间填充接触插塞材料层，然后在接触插塞材料层以及位元线隔离结构表面形成第一牺牲材料层，利用牺牲材料层为掩膜图形化接触插塞材料层，在图形转移过程中，利用接触插塞材料、第一牺牲材料层以及位元线隔离结构之间的高刻蚀选择比，使得位元线隔离结构很少被消耗，从而可以降低位元线隔离结构的厚度，从而可以进一步缩小位元线的关键尺寸。并利用接触插塞材料层为位元线隔离结构提供支撑，可以防止位元线隔离结构在后续工艺中出现塌陷脱离等情形。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims

1.一种半导体器件的制作方法，其特征在于，包括：

在半导体衬底上形成多个间隔排布的位元线结构；

在所述位元线结构的侧壁上形成位元线隔离结构；

沉积绝缘材料于所述间隙中以形成相互间隔的接触插塞。

2.如权利要求1所述的制作方法，其特征在于，形成所述位元线隔离结构的步骤包括：

在所述位元线结构侧壁上形成第一绝缘层；

在形成有所述第一绝缘层的半导体衬底上依次形成第二牺牲材料层和第二绝缘层，其中所述第二牺牲材料层设置在所述第一绝缘层和所述第二绝缘层之间。

3.如权利要求2所述的制作方法，其特征在于，还包括：

刻蚀掉所述第一牺牲材料层；

所述第一牺牲材料层与所述第二牺牲材料层材料相同。

4.如权利要求2所述的制作方法，其特征在于，所述第二牺牲材料层是由相对于所述第一绝缘层和所述第二绝缘层具有刻蚀选择性的材料形成。

5.如权利要求1所述的制作方法，其特征在于，形成所述接触插塞材料层，包括：

沉积用于填充相邻的所述位元线隔离结构之间沟槽的导电材料层；

对所述导电材料层进行回刻蚀，形成所述接触插塞材料层。

6.如权利要求1所述的制作方法，其特征在于，在图案化所述第一牺牲材料层和所述接触插塞材料层之前，还包括：

在所述光刻胶层中形成目标图案；

将所述第二掩膜图案转移到所述硬掩膜层；

去除所述第三牺牲材料层；

其中，所述第一掩膜图案和所述第二掩膜图案间隔排布。

7.如权利要求6所述的制作方法，其特征在于，图案化所述第一牺牲材料层和所述接触插塞材料层，以于所述接触插塞材料层之间形成间隙，包括：

以所述硬掩膜层为掩膜，将所述第一掩膜图案和所述第二掩膜图案转移到所述第一牺牲材料层，图形化所述第一牺牲材料层，然后以所述第一牺牲材料层为掩膜，图形化所述接触插塞材料层，于所述接触插塞材料层之间形成所述间隙。

8.如权利要求3所述的制作方法，其特征在于，采用干法刻蚀工艺刻蚀掉所述第一牺牲材料层；

采用湿法刻蚀工艺刻蚀掉所述第二牺牲材料层。

9.如权利要求3所述的制作方法，其特征在于，还包括沉积绝缘材料于所述空气间隙的顶端，形成封闭的空气间隔。

10.如权利要求5所述的制作方法，其特征在于，所述导电材料层为多晶硅层。