CN111162076A - 半导体结构及其制造方法 - Google Patents

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CN111162076A CN201910688183.3A CN201910688183A CN111162076A CN 111162076 A CN111162076 A CN 111162076A CN 201910688183 A CN201910688183 A CN 201910688183A CN 111162076 A CN111162076 A CN 111162076A
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姜序
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Nanya Technology Corp
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Abstract

本公开提供一种半导体结构及其制造方法，其中半导体结构包括一半导体基底、一第一氧化层、一位元线接触、一位元线、一第一氮化层，以及一第二氮化层。半导体基底具有一基部以及从基部延伸且彼此分隔的多个突部。第一氧化层设置在相邻二突部之间，且暴露出突部的一上部位。位元线接触覆盖上部位。位元线设置在位元线接触上。第一氮化层位于位元线接触、位元线的侧表面，以及暴露在位元线接触外的第一氧化层的一上表面及一侧壁上。第二氮化层具有一间隔地形成在第一氮化层上，并可连接到位于侧壁上的第一氮化层，借此在第一氮化层与第二氮化层之间形成一气隙。

Description

半导体结构及其制造方法
技术领域
本公开主张2018年11月8日申请的美国正式申请案第16/184,226号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体结构及其制造方法。特别涉及一种动态随机存取存储器(dynamic random access memory(DRAM))的一沟槽电容器(trench capacitor)，其具有一气隙，以避免寄生漏电流(parasitic leakage)，以及该沟槽电容器的制造方法。
背景技术
传统现有的动态随机存取存储器单元(dynamic random access memory(DRAM)cell)100，如图1所示，包含一晶体管T以及一电容器C。晶体管T的源极(source)连接到相对应的一位元线(bit line)BL。晶体管T的漏极(drain)连接到电容器C的一存储电极(storage electrode)。晶体管T的栅极(gate)连接到相对应的字元线(word line)WL。电容器C的一对向电极(opposite electrode)是用一定电压源(constant voltage source)。
然而，当随机存取存储器单元逐渐变小时，则随机存取存储器单元的高压紧结构(high impact structures)导致在随机存取存储器单元的一沟槽电容器的一位元线与一单元板(cell plate)之间的高寄生电容(parasitic capacitance)。因此，造成寄生漏电流。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开提供一种半导体结构。该半导体结构包括一半导体基底(semiconductorsubstrate)、一第一氧化层(first oxide layer)、一位元线接触(bit line contact)、一位元线(bit line)、一第一氮化层(first nitride layer)，以及一第二氮化层(secondnitride layer)。该半导体基底具有一基部以及从该基部延伸且相互间隔设置的多个突部。该第一氧化层设置在相邻二突部之间，且暴露出该第一氧化层的各该对应部位之间的突部的一上部位。该位元线接触覆盖该上部位。该位元线设置在该位元线接触上。该第一氮化层位于该位元线接触、位元线的各侧表面上，且邻近设置在该第一氧化层暴露在该位元线接触的该上表面的一上表面及一侧壁上。该第二氮化层形成在位于所述多个侧表面上的该第一氮化层上，而其间至少具有一间隔，并连接到位于该侧壁上的该第一氮化层，借此以在该第一氮化层与该第二氮化层之间形成一气隙(air gap)。
在本公开的一些实施例中，当该上部位被该位元线接触所覆盖的一高度等于或是大于20nm时，该气隙为一钩型(hook shape)气隙。
在本公开的一些实施例中，当该上部位被该位元线接触所覆盖的一高度小于20nm时，该气隙为一线型(linear)气隙。
在本公开的一些实施例中，该第二氮化层还连接到该第一氧化层的该上表面。
在本公开的一些实施例中，该半导体结构还包括一覆盖层(coverage layer)，位于该第二氮化层上。
在本公开的一些实施例中，该第一氮化层还形成在该覆盖层上。
在本公开的一些实施例中，该半导体结构还包括一顶层，形成在该位元线上，其中该顶层的一侧表面(lateral surface)是被该第一氮化层所覆盖。
在本公开的一些实施例中，该第一氮化层还形成在该顶层上。
在本公开的一些实施例中，该位元线接触还形成在该第一氧化层的该上表面的一部位(a portion)上。
在本公开另提供一种半导体结构的制造方法。该制造方法包括：提供一半导体基底；在该半导体基底上形成相互间隔设置的多个沟槽(trenches)；在所述多个沟槽内沉积一第一介电层(first dielectric layer)；在该第一介电层与该半导体基底的一些部位上，形成一位元线接触孔(bit line contact hole)；在该位元线接触孔内沉积一接触层(contact layer)；在该接触层上沉积一位元线导电层(bit line conductive layer)；将该接触层与该位元线导电层的一些部位进行移除，以暴露出第一氧化层的一上表面与一侧壁(sidewall)的一些部位，并形成一位元线接触以及一位元线；在该位元线接触与该位元线上，以及在该第一氧化层的该上表面与该侧壁上，形成一第一氮化层；在该第一氮化层上形成一第二氧化层(second oxide layer)；在该第二氧化层上形成一第二氮化层；以及将该第二氧化层进行移除，以在该第一氮化层与该第二氮化层之间形成一气隙。
在本公开的一些实施例中，当该位元接触孔的一深度小于20nm时，该气隙为一线型(linear)气隙。
在本公开的一些实施例中，当该位元接触孔的一深度等于或大于20nm时，该气隙为一钩型(hook shape)气隙。
在本公开的一些实施例中，该第一氮化层还形成在该第一氧化层的一上表面上，以及形成在该半导体基底的一顶表面上。
在本公开的一些实施例中，在形成该第二氧化层之后，将形成在该第一氧化层的该上表面上以及在该半导体基底的该顶表面上的该第一氮化层进行移除。
在本公开的一些实施例中，将该第一氧化层的一些部位进行移除，以暴露出该第一氧化层的一内表面(inner surface)以及暴露出该半导体基底的一侧壁(sidewall)。
在本公开的一些实施例中，该第二氮化层还形成在该第一氧化层的该内表面上，以及形成在该半导底基底的该顶表面与该侧壁上。
在本公开的一些实施例中，该制造方法还包括形成一覆盖层，以覆盖该半导体基底的该侧壁与一部位、该第一氧化层的该内表面，以及该第二氮化层。
在本公开的一些实施例中，该制造方法还包括在形成所述多个沟槽之前，在该半导体基底上沉积一绝缘层(insulator layer)，其中在该第一介电层填满在所述多个沟槽中之后，将该绝缘层进行移除。
在本公开的一些实施例中，一第一绝缘层形成在该半导体基底的该顶表面上，该第一绝缘层是由含氮化硅的一上覆层(overlying layer)以及含氧化硅的一下覆层(underlying layer)所构成。
在本公开的一些实施例中，该制造方法还包括于形成该位元线接触孔之前，在该半导体基底上与在该第一介电层上形成一层间绝缘层(inter-layer insulator layer)。
在本公开的一些实施例中，该制造方法还包括执行一化学机械研磨(chemicalmechanical polishing)工艺，以将该第一氧化层从该第一绝缘层的一顶表面进行移除。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本申请相关文件标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离本申请相关文件所界定的本公开的构思和范围。
附图说明
参阅实施方式与本申请相关文件合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据现有技术的一种动态随机存取存储器单元(DRAM cell)的电路图。
图2A为依据本公开一种半导体结构的剖视示意图。
图2B为依据本公开一种半导体结构的剖视示意图。
图3A至图3O为依据本公开一种半导体结构的制造方法的结构示意图。
附图标记说明：
100 动态随机存取存储器
300 半导体基底
300a 顶表面
300b 突部
300c 基部
300d 上部位
301 主动区块
302 第一绝缘层
302a 上覆层
302b 下覆层
303 图案化光刻胶
304 沟槽
306 第一氧化层
306a 上表面
306b 侧壁
306c 前表面
306d 内表面
310 接触层
310' 位元线接触
312 侧表面、第二绝缘层
314 位元线接触遮罩
316 位元线接触孔
320 位元线导电层
320' 位元线
322 侧表面
330 硬遮罩层
330' 顶层
332 侧表面
340 第一氮化层
341 位元线遮罩
350 第二氧化层
360 第二氮化层
370 覆盖层
380 气隙
A 位元线区块
BL 位元线
C 电容器
D 深度距离、深度
H 高度
T 晶体管
WL 字元线
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技术领域中的技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由本申请相关文件定义。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括多个形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，所述多个术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
图2A为依据本公开一种半导体结构200的剖视示意图。半导体结构200包括一半导体基底300、一第一氧化层306、一位元线接触310'、一位元线320'、一第一氮化层340，以及一第二氮化层360。半导体基底300具有一基部300c以及相互间隔设置且从基部300c延伸的多个突部300b。第一氧化层306位于相邻二突部300b之间，且暴露出在第一氧化层306的所述多个对应部位之间的突部300b的一上部位300d。位元线接触310'覆盖上部位300d，且位元线320'覆盖在位元线接触310'上。第一氮化层340设置在位元线接触310'与位元线320'的各侧表面312、322上，以及位于第一氧化层306的一上表面306a与一侧壁306b上，而侧壁306b邻接暴露在位元线接触310'的上表面306a。第二氮化层360是以一间隔(interval)至少形成于位于所述多个侧表面312、322上的第一氮化层340上，并连接到位于侧壁306b上的第一氮化层340，借此在第一氮化层340与第二氮化层360之间形成一气隙(air gap)380。
在一些实施例中，半导体基底300为一半导体晶圆(semiconductor wafer)。在一些实施例中，第一氧化层306的一上表面306a与半导体基底300的一顶表面300a是在不同的水平位准(horizontal levels)。在一些实施例中，第一氮化层340的组成成分是与第二氮化层360的组成成分相同。在一些实施例中，第一氮化层340与第二氮化层360包含氮化硅(silicon nitride)。
在一些实施例中，半导体结构还包括一顶层330'，形成在位元线320'上，且第一氮化层340覆盖顶层330'的一侧表面(lateral surface)332。在一些实施例中，第一氮化层340形成在顶层330'上。在一些实施例中，半导体结构还包括一覆盖层(coverage layer)370，位于第二氮化层360的侧边(lateral side)。在一些实施例中，第一氮化层340还形成在覆盖层370上。在一些实施例中，当上部位300d被位元线接触310'所覆盖的一高度H等于或是大于20nm时，气隙380为一钩型(hook shape)气隙。
在一些实施例中，当上部位300d被位元线接触310'所覆盖的一高度H小于20nm时，则气隙380为一线型(linear)气隙，如图2B所示。在一些实施例中，第一氮化层340还位于第一氧化层306的上表面306a的一部位之上。
请参考图3A所示，提供具有一第一绝缘层302、多个沟槽(trenches)304，以及一第一氧化层306的一半导体基底300。第一绝缘层302形成在半导体基底300的一顶表面300a上，且深且窄的沟槽304是被蚀刻进入到半导体基底300中。
在一些实施例中，于第一绝缘层302形成在半导体基底300的顶表面300a上之后，使用一图案化光刻胶(patterned photoresist)303执行一遮罩步骤(masking step)，而图案化光刻胶303是相对于沟槽304是开着的；之后，执行一蚀刻工艺以形成沟槽304。在一些实施例中，图案化光刻胶303位于第一绝缘层302上，使得第一绝缘层302的预定部位以及半导体基底300的预定部位经由图案化光刻胶303而暴露，之后，通过任何适当的操作将第一绝缘层302的预定部位以及半导体基底300的预定部位进行移除，而所述适当的操作是例如反应式离子蚀刻(reactive ion etching，RIE)，或者是其他用以界定沟槽304的适当操作。在一些实施例中，半导体基底300为一半导体晶圆(semiconductor wafer)。在一些实施例中，第一绝缘层302为一复合绝缘层，是由含氮化硅的一上覆层(overlying layer)302a以及含氧化硅的一下覆层(underlying layer)302b所构成，且位于半导体基底300的顶表面300a上。
接着，沉积第一氧化层306以完全地填满沟槽304。在一些实施例中，执行一浅沟槽隔离工艺(shallow trench isolation(STI)process)，使得界定有一主动区块(activeregion，主动区域)301的第一氧化层306位于半导体基底300上。在一些实施例中，第一氧化层306配置有一厚度，足以填满沟槽304。在一些实施例中，使用一化学机械研磨(chemicalmechanical polishing，CMP)工艺，将第一氧化层306的一些部位从第一绝缘层302的一顶表面300a移除，以产生一平坦化(planarized)的主动区块301。在一些实施例中，填满沟槽304的第一氧化层306为一漏斗架构(funnel configuration)。在一些实施例中，第一氧化层306包含氧化硅(silicon oxide)。在一些实施例中，于移除并清理图案化光刻胶303之后，沟槽304是被第一氧化层306所填满。在一些实施例中，于沟槽304被第一氧化层306所填满之前，将第一绝缘层302进行移除。
请参考图3C所示，一第二绝缘层312形成在第一氧化层306与主动区块301上。
在图3C中，一位元线接触遮罩(bit line contact mask)314还形成在第二绝缘层312上。在一些实施例中，位元线接触遮罩314为一线遮罩(line mask)，且用于选择性地蚀刻第二绝缘层312及第一氧化层306。在一些实施例中，蚀刻工艺是在半导体基底300处停止。在一些实施例中，使用位元线接触遮罩314当作一蚀刻遮罩，以按照顺序蚀刻第二绝缘层312与第一氧化层306；借此形成位元线接触孔(bit line contact hole)316，如图3D所示。在一些实施例中，位元线接触孔316具有一深度D，深度D是从一前表面306c到一上表面306a的距离。
请参考图3E所示，一接触层(contact layer)310形成在半导体基底300和第一氧化层306上。在一些实施例中，接触层310是沉积来完全地填满位元线接触孔316。在一些实施例中，接触层310是与第二绝缘层312、半导体基底300，以及第一氧化层306接触。
请参考图3F所示，一位元线导电层(bit line conductive layer)320位于接触层310上，且一硬遮罩层(hard mask layer)330位于位元线导电层320上。在一些实施例中，位元线导电层320包含钨(tungsten)，硬遮罩层330可为氮化层。
于硬遮罩层330形成在位元线导电层320上之后，使用界定出一位元线区块(bitline region)A的一位元线遮罩(bit line mask)341，对硬遮罩层330进行蚀刻以形成顶层330'。接着，利用顶层330'作为遮罩对位元线导电层320及接触层310进行蚀刻，以形成330'位元线320'及位元线接触310'，如图3G所示。在一些实施例中，第一氧化层306的一侧壁(sidewall)306b以及第一氧化层306的一上表面306a的一部位，暴露在位元线接触310'。在一些实施例中，侧壁306b邻接上表面306a。在一些实施例中，侧壁306b为一锥形(tapered)且倾斜(sloped)的侧壁，是从前表面306c到第一氧化层306逐渐变细而呈锥形。在一些实施例中，上表面306a是与前表面306c平行。在一些实施例中，位元线接触310'具有一第一侧表面(first lateral surface)312，是与第一氧化层306的上表面306a相互垂直。在一些实施例中，位元线320'具有一第二侧表面322，是具有一坡度(slope)，此坡度是与位元线接触310'的第一侧表面连续。在一些实施例中，顶层330'是具有一第三侧表面332，是具有一坡度，此坡度是与位元线320'的第二侧表面322连续。
请参考图3G与图3H，一第一氮化层340至少设置在位元线接触310'、位元线320'，以及顶层330'的各侧表面312、322、332上，并位于第一氧化层306的上表面306a与侧壁306b上。在一些实施例中，第一氮化层340还位于第一氧化层306的前表面306c上以及位于半导体基底300的顶表面300a上。在一些实施例中，第一氮化层包含氮化硅(silicon nitride)。在一些实施例中，第一氮化层340可共形地(conformally)覆盖位元线接触310'、位元线320'，以及顶层的各侧表面312、322、332上，并位于第一氧化层306的上表面306a与侧壁306b上；换言之，第一氮化层340具有相同厚度。
请参考图3I所示，一第二氧化层(second oxide layer)350形成在第一氮化层340上。在一些实施例中，第二氧化层350形成在位元线接触310'、位元线320'，以及顶层330'的各侧表面312、322、332上，并位于第一氧化层306的上表面306a与侧壁306b上。在一些实施例中，第二氧化层350还形成在第一氧化层306的前表面306c上以及位于半导体基底300的顶表面300a上。
请参考图3J所示，是将第一氮化层340与第二氧化层350的一些部位进行移除。在一些实施例中，第一氮化层340与第二氧化层350形成在第一氧化层306的前表面306c上以及位于半导体基底300的顶表面300a上。在一些实施例中，还对第一氧化层306的一上部位(upper portion)进行移除。在一些实施例中，于对第一氧化层306的上部位进行移除之前，第一氧化层306的上表面306a与半导体基底300的顶表面300a是在相同的水平位准(horizontal level)。在一些实施例中，于对第一氧化层306的上部位进行移除之后，暴露第一氧化层306的一内表面306d以及半导体基底300的侧壁300b的一部位。在一些实施例中，第一氧化层306的内表面306d与半导体基底300的顶表面300a是在不同水平位准。
请参考图3K所示，一第二氮化层360至少形成在第二氧化层350上。在一些实施例中，第二氮化层360还位于第一氧化层306的内表面306d上、位于半导体基底300的顶表面300a上，以及位于半导体基底300的侧壁300b上。
请参考图3L所示，对第二氮化层360位于第一氧化层306的内表面306d上的部位、位于半导体基底300的顶表面300a与侧壁300b上的所述多个部位进行移除，以暴露出内表面306d、顶表面300a，以及侧壁300b。
请参考图3M所示，形成一覆盖层(coverage layer)370，以覆盖半导体基底300的侧壁300b与顶表面300a的一部位、覆盖第一氧化层306的内表面306d，以及围绕第二氮化层360。
请参考图3N所示，是对第二氧化层350进行移除，以形成一气隙380。在一些实施例中，当如图3D的位元接触孔316的一深度D等于或大于20nm时，气隙380为一钩型(hookshape)气隙。在一些实施例中，当如图3O的位元接触孔316的一深度D小于20nm时，气隙380为一线型(linear)气隙。
综上所述，通过上述的架构，可降低在位元线与单元板(cell plate)之间的寄生电容，以避免寄生漏电流(parasitic leakage)，也因此改善动态随机存取存储器(DRAM)的电气性能(electrical performance)。
本公开的一实施例提供一种半导体结构。该半导体结构包括一半导体基底、一第一氧化层、一位元线接触、一位元线、一第一氮化层，以及一第二氮化层。该半导体基底具有一基部以及从该基部延伸且相互间隔设置的多个突部。该第一氧化层设置在相邻二突部之间，且暴露出该第一氧化层的各该对应部位之间的突部的一上部位。该位元线接触覆盖该上部位。该位元线设置在该位元线接触上。该第一氮化层位于该位元线接触、位元线的各侧表面上，且邻近设置在该第一氧化层暴露在该位元线接触的该上表面的一上表面及一侧壁上。该第二氮化层形成在位于所述多个侧表面上的该第一氮化层上，而其间至少具有一间隔，并连接到位于该侧壁上的该第一氮化层，借此以在该第一氮化层与该第二氮化层之间形成一气隙。
在本公开的另一实施例提供一种半导体结构的制造方法。该制造方法包括提供一半导体基底；在该半导体基底上形成相互间隔设置的多个沟槽(trenches)；在所述多个沟槽内沉积一第一介电层；在该第一介电层与该半导体基底的一些部位上，形成一位元线接触孔；在该位元线接触孔内沉积一接触层；在该接触层上沉积一位元线导电层；将该接触层与该位元线导电层的一些部位进行移除，以暴露出该第一氧化层的一上表面与一侧壁的一些部位，并形成一位元线接触以及一位元线；在该位元线接触与该位元线上，以及在该第一氧化层的该上表面与该侧壁上，形成一第一氮化层；在该第一氮化层上形成一第二氧化层；在该第二氧化层上形成一第二氮化层；以及将该第二氧化层进行移除，以在该第一氮化层与该第二氮化层之间形成一气隙。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技术领域的技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。

Claims (21)

1.一种半导体结构，包括：
一半导体基底，具有一基部以及多个突部，所述多个突部从该基部延伸且相互间隔设置；
一第一氧化层，设置在相邻的二突部之间，并暴露出在该第一氧化层的一些部分之间的该突部的一上部位；
一位元线接触，覆盖在该突部的该上部位；
一位元线，设置在该位元线接触上；
一第一氮化层，设置在该位元线接触与该位元线的各侧表面上，以及设置在该第一氧化层的一上表面与一侧壁上，而该侧壁是邻近暴露在该位元线接触的该上表面处；以及
一第二氮化层，以一间隔至少形成于位于所述多个侧表面上的该第一氮化层上，并连接到位于该侧壁上的该第一氮化层，借此在第一氮化层与该第二氮化层之间形成一气隙。
2.如权利要求1所述的半导体结构，其中当该上部位被该位元线接触所覆盖的一高度等于或是大于20nm时，该气隙为一钩型气隙。
3.如权利要求1所述的半导体结构，其中当该上部位被该位元线接触所覆盖的一高度小于20nm时，该气隙为一线型气隙。
4.如权利要求3所述的半导体结构，其中该第二氮化层还连接到该第一氧化层的该上表面。
5.如权利要求1所述的半导体结构，还包括一覆盖层，位于该第二氮化层上。
6.如权利要求5所述的半导体结构，其中该第一氮化层还形成在该覆盖层上。
7.如权利要求1所述的半导体结构，还包括一顶层，设置在该位元线上，其中该顶层的一侧表面被该第一氮化层所覆盖。
8.如权利要求7所述的半导体结构，其中该第一氮化层还设置在该顶层上。
9.如权利要求1所述的半导体结构，其中该位元线接触还设置在该第一氧化层的该上表面的一部位上。
10.一种半导体结构的制造方法，包括：
提供一半导体基底；
在该半导体基底上形成相互间隔设置的多个沟槽；
在所述多个沟槽内沉积一第一介电层；
在该第一介电层与该半导体基底的一些部位上，形成一位元线接触孔；
在该位元线接触孔内沉积一接触层；
在该接触层上沉积一位元线导电层；
将该接触层与该位元线导电层的一些部位进行移除，以暴露出一第一氧化层的一上表面与一侧壁的一些部位，并形成一位元线接触以及一位元线；
在该位元线接触与该位元线上，以及在该第一氧化层的该上表面与该侧壁上，形成一第一氮化层；
在该第一氮化层上形成一第二氧化层；
在该第二氧化层上形成一第二氮化层；以及
将该第二氧化层进行移除，以在该第一氮化层与该第二氮化层之间形成一气隙。
11.如权利要求10所述的制造方法，其中当该位元接触孔的一深度小于20nm时，该气隙为一线型气隙。
12.如权利要求10所述的制造方法，其中当该位元接触孔的一深度等于或大于20nm时，该气隙为一钩型气隙。
13.如权利要求10所述的制造方法，其中该第一氮化层还形成在该第一氧化层的一上表面上，以及形成在该半导体基底的一顶表面上。
14.如权利要求13所述的制造方法，其中在形成该第二氧化层之后，将形成在该第一氧化层的该上表面上以及在该半导体基底的该顶表面上的该第一氮化层进行移除。
15.如权利要求14的制造方法，其中将该第一氧化层的一些部位进行移除，以暴露出该第一氧化层的一内表面以及暴露出该半导体基底的一侧壁。
16.如权利要求15的制造方法，其中该第二氮化层还形成在该第一氧化层的该内表面上，以及形成在该半导底基底的该顶表面与该侧壁上。
17.如权利要求15的制造方法，还包括：
形成一覆盖层，以覆盖该半导体基底的该侧壁与一部位、该第一氧化层的该内表面，以及该第二氮化层。
18.如权利要求10的制造方法，还包括：
在形成所述多个沟槽之前，在该半导体基底上沉积一绝缘层，其中在该第一介电层填满在所述多个沟槽中之后，将该绝缘层进行移除。
19.如权利要求13的制造方法，其中一第一绝缘层形成在该半导体基底的该顶表面上，该第一绝缘层是由含氮化硅的一上覆层以及含氧化硅的一下覆层所构成。
20.如权利要求10的制造方法，还包括：
于形成该位元线接触孔之前，在该半导体基底上与在该第一介电层上形成一层间绝缘层。
21.如权利要求19的制造方法，还包括：
执行一化学机械研磨工艺，以将该第一氧化层从该第一绝缘层的一顶表面进行移除。
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