TWI575606B - 具有自行對準閘極電極之垂直通道電晶體及其製造方法 - Google Patents

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Description

具有自行對準閘極電極之垂直通道電晶體及其製造方法 相關申請案之對照參考資料
本申請案主張2012年5月31日所提出之韓國專利申請案第10-2012-0058607號之優先權，在此以提及方式併入該韓國專利申請案之全部。
本發明之示範性實施例係有關於一種半導體裝置，以及更特別地，是有關於一種具有一垂直通道電晶體之半導體裝置及一種用以製造該半導體裝置之方法。
大部分半導體裝置包括電晶體。例如，在一像DRAM之記憶體裝置中，一記憶體胞元包括一像MOSFET之胞元電晶體。通常，在一MOSFET中，在一半導體基板中形成源極/汲極區，以及由於這個事實，在該源極區與該汲極區間形成一平面通道。這樣的一般MOSFET稱為一‘平面通道電晶體’。
當在一記憶體裝置中不斷地需要整合度及性能之改善時，MOSFET製造技術有物理極限(physical limit)。例如，當一記憶體胞元之尺寸減少時，一MOSFET之尺寸減少了，以及由於此事實，該MOSFET之通道長度不得不減少。如果一MOSFET之通道長度減少，則一記憶體裝置之特性可能因資料保持特性下降所造成之各種問題而下降。
考量這些問題，已提出一垂直通道電晶體。該垂直通道電晶體(VCT)具有在一柱狀物之上部分及下部分中 所形成之一源極區及一汲極區。該柱狀物做為一通道，以及在該柱狀物之側壁上形成一垂直閘極電極。
該垂直閘極電極係形成為一環繞式閘極結構(all-around gate structure)或一雙閘極結構(double gate structure)。
然而，當該臨界尺寸因高度整合而減少至20nm或以下時，因為柱狀物間之間隙係窄的，所以一閘極電極之形成不得不是薄的。如果使該閘極電極形成薄的，則電阻可能增加了。
再者，因為柱狀物間之間隙係窄的，所以如果沉積電極成比一預定厚度厚，則很難使電極分隔。如果實施一過蝕刻製程，以使該等電極分隔，則很可能在一具有寬間隙之區域(例如，一墊區(pad region))中蝕刻及侵蝕下面的結構。
本發明之實施例係有關於一種半導體裝置，該半導體裝置具有一能減少一垂直閘極電極之電阻的垂直通道電晶體，以及有關於一種用以製造該半導體裝置之方法。
依據本發明之一實施例，一種用以製造垂直通道電晶體之方法可以包括：形成具有兩個橫向相對側壁之複數個柱狀物於一基板上；形成一閘極介電層於該等柱狀物之兩個側壁上；形成覆蓋該等柱狀物之任一側壁的第一閘極電極、及覆蓋該等柱狀物之其它側壁且具有比該等第一閘極電極低之高度的屏蔽閘極電極於該閘極介電層上；以及形成與該等第一閘極電極之側壁的上部分連接 之第二閘極電極。
依據本發明之另一實施例，一種用以製造垂直通道電晶體之方法可以包括：形成具有兩個橫向相對側壁之複數個柱狀物於一基板上；形成一閘極介電層於該等柱狀物之兩個側壁上；形成覆蓋該等柱狀物之兩個側壁的任一側壁之第一閘極電極；以及形成與該等第一閘極電極之側壁的上部分連接之第二閘極電極。
依據本發明之又另一實施例，一種用以製造半導體裝置之方法可以包括：形成硬罩層圖案於一半導體基板上；藉由使用該等硬罩層圖案做為蝕刻阻障，蝕刻該半導體基板，以形成本體；形成埋入式位元線於該等本體中；蝕刻該等硬罩層圖案及該等本體之上部分，以形成具有兩個横向相對側壁之柱狀物；形成第一閘極電極於該等柱狀物之兩個側壁的任一側壁上；形成與該等第一閘極電極之側壁的上部分連接之第二閘極電極；以及形成與該等柱狀物連接之儲存節點。
依據本發明之又另一實施例，垂直通道電晶體可以包括：複數個柱狀物，其垂直地形成於一基板上且具有兩個橫向相對側壁；一閘極介電層，其形成於該等柱狀物之兩個側壁上；第一閘極電極，其形成於該閘極介電層上方之該等柱狀物的任一側壁上；以及第二閘極電極，其中該等第二閘極電極之每一者與一對應第一閘極電極之上部分連接。
依據本發明之又另一實施例，一種半導體裝置可以包括：垂直通道電晶體，其包括在一基板上所形成且具 有兩個橫向相對側壁之複數個柱狀物、一在該等柱狀物之兩個側壁上所形成之閘極介電層、及在該閘極介電層上之該等柱狀物的任一側壁上所形成之垂直閘極電極；電容器，其包括與該等柱狀物之上部分連接的儲存節點；以及埋入式位元線，其與該等柱狀物之下部分連接。
下面將參考所附圖式來更詳細描述本發明之示範性實施例。然而，本發明可以以不同形式來實施及不應該被解讀為受在此所述之實施例限制。更確切地說，提供這些實施例，以致於此揭露將是完全且完整的，以及完全將本發明之範圍傳達給熟習該項技藝者。遍及該揭露，相似元件符號意指在本發明之各種圖式及實施例中的相似部分。
該等圖式沒有必要以比例繪製，以及在一些情況中，可以誇大比例，以便清楚地描述該等實施例之特徵。當指一第一層是在一第二層“上”或在一基板“上”時，不僅指該第一層係直接形成於該第二層上或該基板上之情況，而且指一第三層存在於該第一層與該第二層或該基板間之情況。
第1A圖係描述依據本發明之第一實施例的垂直通道電晶體之視圖。第1B圖係沿著第1A圖之線A-A’所取得之平面圖，以及第1C圖係沿著第1A圖之線B-B’所取得之平面圖。
參考第1A至1C圖，依據本發明之第一實施例的垂直通道電晶體可以包括柱狀物26、第一閘極電極29、屏 蔽閘極電極30及第二閘極電極36。
首先，在一半導體基板21上形成複數個柱狀物26，從該半導體基板21之表面垂直地突出。在該等柱狀物26下方進一步形成本體24。該等柱狀物26可以從該等本體24之表面垂直地突出。可以在該等柱狀物26上形成硬罩層圖案22。該複數個柱狀物26可以具有一矩陣配置。該等柱狀物26可以是四邊形柱狀物，每一四邊形柱狀物具有複數個側壁。該等柱狀物26可以配置成在一第一方向Y上以一介電層25來隔離，以及可以在一第二方向X上暴露彼此橫向相對之該等柱狀物26的第一及第二側壁。每一柱狀物26可以具有一源極區、一汲極區及一通道區(未編號)。該汲極區可以形成於該柱狀物26之上部分中，以及該源極區可以形成於該柱狀物26之下部分中。該通道區可以形成於該汲極區與該源極區之間。該半導體基板21、該等本體24及該等柱狀物26包括含矽物質。例如，可以使用一矽基板或一矽-鍺基板。於是，該柱狀物26可以包括一半導體柱狀物、一矽柱狀物或一矽-鍺柱狀物。
在該等柱狀物26之第一側壁及第二側壁上形成一閘極介電層28。該閘極介電層28可以包括氧化矽或高介電物質。
該等第一閘極電極29係形成於該閘極介電層28上，以覆蓋該等柱狀物26之第一側壁。該等屏蔽閘極電極30係形成於該閘極介電層28上，以覆蓋該等柱狀物26之第二側壁。該等屏蔽閘極電極30係形成具有比該 等第一閘極電極29低之高度。該等第一閘極電極29可以是垂直閘極電極。
連接至該等第一閘極電極29之側壁的上部分之該等第二閘極電極36係形成於該複數個柱狀物26之間。該等第二閘極電極36可以做為字元線。該等第二閘極電極36可以具有被埋入該複數個柱狀物26間所界定之空間的上部分中之形狀。例如，該等第二閘極電極36可以埋入該等硬罩層圖案22間。可以在該等第一閘極電極29與該等屏蔽閘極電極30間形成一第一介電層31，以及可以在該等屏蔽閘極電極30上形成一第二介電層34。可以使該第一介電層31及該第二介電層34凹陷有一預定深度，以及可以在凹陷之該第一介電層31及該第二介電層34上形成該等第二閘極電極36。以該第二介電層34使鄰近該等第二閘極電極36之該等屏蔽閘極電極30隔離。
該等第一閘極電極29及該等屏蔽閘極電極30具有在該第一方向Y上延伸之線狀垂直閘極結構。該等第二閘極電極36具有以相同於該等第一閘極電極29之方式在該第一方向Y上延伸之形狀。該等第一閘極電極29及該等屏蔽閘極電極30可以包括一金屬氮化物或一低電阻金屬。例如，該等第一閘極電極29及該等屏蔽閘極電極30可以包括TiN、TiAlN、WN、TaN、W、Al、Ru、Pt、Au之類。該第二閘極電極36可以包括W、Al、Ru、Pt、Au之類。可以使該等第一閘極電極29及該等第二閘極電極36凹陷有一預定深度，以及可以在凹陷之該等 第一閘極電極29及該等第二閘極電極36上額外形成一覆蓋層37。
依據第1A至1C圖，依據本發明之第一實施例的垂直通道電晶體具有雙閘極結構，其中在該等柱狀物26之兩個側壁上形成該等屏蔽閘極電極30及該等第一閘極電極29。該等第一閘極電極29成為垂直通道電晶體之閘極電極。再者，當在該等柱狀物26之側壁上只形成該等第一閘極電極29時，該等第一閘極電極29可以形成有一實質厚度。依據此事實，可以減少閘極電阻。該等屏蔽閘極電極30的作用係遮蔽相鄰閘極(亦即該等相鄰第一閘極電極29)所造成之電場，藉此可以使相鄰閘極效應減至最小程度。
第2圖係描述一半導體裝置之立體圖，其中將依據本發明之第一實施例的垂直通道電晶體應用至該半導體裝置。
參考第2圖，垂直通道電晶體包括第一閘極電極104、第二閘極電極105及柱狀物103。在該等柱狀物103之側壁上形成屏蔽閘極電極106。當使埋入式位元線102及電容器108連接至該等垂直通道電晶體時，可以實現一像DRAM之半導體裝置。該等埋入式位元線102可以與該等柱狀物103之下部分電性連接。該等埋入式位元線102可以垂直地形成於一半導體基板101上及可以在一第一方向上延伸。該等第一閘極電極104及該等第二閘極電極105可以在一與該第一方向垂直相交之第二方向上延伸。該等電容器108可以與該等柱狀物103之上 部分電性連接。可以在該等電容器108與該等柱狀物103間額外地形成接觸插塞107。雖然未顯示，但是該等電容器108可以包括儲存節點、一介電層及平板節點(plate nodes)。該等垂直通道電晶體不僅可以應用至一像DRAM之記憶體，而且亦可以應用至一像快閃記憶體之非揮發性記憶體。
第3A至3I圖係說明一用以製造依據本發明之第一實施例的垂直通道電晶體之示範性方法的平面圖。第4A至4I圖係沿著第3A至3I圖之線C-C’所取得之剖面圖。
參考第3A及4A圖，在一半導體基板21上形成硬罩層圖案22A。該半導體基板21包括一含矽物質。例如，該半導體基板21包括一矽基板或一矽-鍺基板。該等硬罩層圖案22A包括像氮化矽之氮化物。並且，該等硬罩層圖案22A可以包括氧化矽或非晶碳。該等硬罩層圖案22A可以具有一包括氧化物或氮化物之多層結構。例如，該等硬罩層圖案22A可以依一硬罩(HM)氮化物及一硬罩氧化物之順序來堆疊。並且，該等硬罩層圖案22A可以以一硬罩氮化物、一硬罩氧化物、一硬罩氮氧化矽及硬罩碳之順序來堆疊。在包括一硬罩氮化物之情況中，可以在該半導體基板21與該等硬罩層圖案22A間額外地形成一墊氧化物。該墊氧化物可以包括氧化矽。可以在形成一硬罩層後，藉由使用光阻圖案來圖案化，以形成該等硬罩層圖案22A。該等硬罩層圖案22A可以形成為在一第二方向上延伸。
藉由使用該等硬罩層圖案22A做為一蝕刻罩幕，蝕 刻該半導體基板21有一預定深度，以形成複數個本體24A。藉由第一溝槽23使該等本體24A彼此分隔。藉由第一溝槽23使該複數個本體24A彼此分隔。藉由第一溝槽23使該複數個本體24A彼此分隔。該等本體24A係形成為從該半導體基板21之表面垂直地延伸。該等本體24A具有橫向相對側壁。當從上方觀看時，該等本體24A具有以該等第一溝槽23而彼此分隔之線性形狀。例如，該等本體24A具有在該第二方向上延伸之線性結構。
藉由形成如上述之本體24A，在該半導體基板21上形成包括該等本體24A及該等硬罩層圖案22A之複數個結構。藉由該等第一溝槽23使該複數個結構彼此分隔。雖然未顯示，在界定該等第一溝槽23後，可以使用一像金屬氮化物之物質，在該等本體24A中額外地形成埋入式位元線(BBL)。此將描述於後。
接下來，形成一層間介電層25A，以填充於該等本體24A間之空間。該層間介電層25A可以包括一像氧化矽之氧化層。可以以CMP(化學機械研磨)之類平坦化該層間介電層25A，直到暴露該等硬罩層圖案22A之表面為止。
參考第3B及4B圖，形成光阻圖案(未顯示)朝一與該等本體24A相交之方向(亦即，一第一方向)延伸。使用該等光阻圖案做為蝕刻阻障，蝕刻該等硬罩層圖案22A及該等本體24A。依據此事實，形成複數個柱狀物26。當蝕刻該等本體24A時，亦可以蝕刻該層間介電層25A及該等硬罩層圖案22A。於是，該等硬罩層圖案22A 及該層間介電層25A可以分別留下如元件符號22及25所示。
該複數個柱狀物26係以第二溝槽27來彼此分隔。該等本體24A留下如元件符號24所示，以及該等柱狀物26係形成於該等本體24上。該複數個柱狀物26可以具有一矩陣配置。每一柱狀物26可以具有4個側壁。在任一方向(該第一方向，在該第一方向上以該等第一溝槽23使該等柱狀物26彼此分隔)上彼此相對之每一柱狀物26的側壁可以接觸該層間介電層25。換言之，該層間介電層25係形成於在該第一方向上配置之該等柱狀物26間。該等第二溝槽27暴露在該第二方向上配置之該等柱狀物26的其它橫向相對側壁(以下，稱為‘第一側壁及第二側壁’)。該等第二溝槽27在與該等第一溝槽23相交之方向上延伸，以及可以具有比該等第一溝槽23淺之深度。於是，該等柱狀物26係以複數形成於每一本體24上。使該複數個本體24以該等第一溝槽23彼此分隔，以及使該複數個柱狀物26以該等第二溝槽27而彼此分隔。
參考第3C及4C圖，在該等柱狀物26之第一側壁及第二側壁上形成一閘極介電層28。該閘極介電層28可以經由像熱氧化或電漿氧化之氧化來形成。該閘極介電層28可以經由化學氣相沉積(CVD)或原子層沉積(ALD)形成於整個表面上。該閘極介電層28可以包括氧化矽、高介電物質之類。
接下來，在形成有該閘極介電層28之該等柱狀物 26的第一側壁及第二側壁上分別形成第一閘極電極29及初步屏蔽閘極電極30A。該等初步屏蔽閘極電極30A及該等第一閘極電極29在該第一方向上延伸。為了形成該等初步屏蔽閘極電極30A及該等第一閘極電極29，可以在整個表面上形成一第一導電層後，實施一回蝕刻製程。依據此事實，可以同時形成該等初步屏蔽閘極電極30A及該等第一閘極電極29。該第一導電層可以包括氧化物、具有低反應性之金屬氮化物或低電阻金屬。例如，該等初步屏蔽閘極電極30A可以包括TiN、TiAlN、WN、TaN、W、Al、Ru、Pt、Au之類。之後，在本實施例中，可以使用氮化鈦(TiN)，形成該第一導電層。
參考第3D及4D圖，形成一第一介電層31A，以填充形成有該等第一閘極電極29及該等初步屏蔽閘極電極30A之該等柱狀物26間之空間。該第一介電層31A可以包括像氧化矽之氧化物。可以以CMP之類平坦化該第一介電層31A，直到暴露該等硬罩層圖案22之表面為止。
參考第3E及4E圖，形成光阻圖案32。該等光阻圖案32可以具有暴露該等初步屏蔽閘極電極30A之上表面的形狀。
使用該等光阻圖案32做為蝕刻阻障，蝕刻該等初步屏蔽閘極電極30A有一預定深度。依據此事實，形成屏蔽閘極電極30，以及在該等屏蔽閘極電極30上界定間隙33。
藉由形成上述屏蔽閘極電極30，在該等柱狀物26 之第一側壁及第二側壁上以自行對準方式形成包括該等屏蔽閘極電極30及該等第一閘極電極29之雙閘極結構。該等屏蔽閘極電極30及該等第一閘極電極29具有一高度差。雖然該等第一閘極電極29做為垂直通道電晶體之閘極電極，但是該等屏蔽閘極電極30沒有做為閘極電極。該等屏蔽閘極電極30可以實施遮蔽該等相鄰第一閘極電極29所造成之電場的功能，藉此可使相鄰閘極效應減至最小程度。
參考第3F及4F圖，形成一第二介電層34A，以填充該等間隙33。該第二介電層34A可以包括像氧化矽之氧化物。並且，該第二介電層34A可以包括像氮化矽之氮化物。可以以CMP之類平坦化該第二介電層34A，直到暴露該等硬罩層圖案22之表面為止。該第二介電層34A係形成於該等屏蔽閘極電極30上。
參考第3G及4G圖，使該第一介電層31A及該第二介電層34A凹陷有一預定深度。依據此事實，界定凹部35。該等凹部35之深度可以相同於該等硬罩層圖案22之高度。可以控制該等凹部35之深度成比該等柱狀物26之上表面低。該等凹部35可以界定於相鄰硬罩層圖案22之間。因界定該等凹部35，暴露該等第一閘極電極29之側壁的上部分，以及該第一及第二介電層31及34保留在該等凹部35之底部上。該等凹部35係界定成沒有暴露該等屏蔽閘極電極30。
參考第3H及4H圖，形成第二閘極電極36，以填充該等凹部35。該等第二閘極電極36可以在該第一方向 上延伸。為了形成該等第二閘極電極36，可以在整個表面上形成一第二導電層後，實施一回蝕刻製程。該第二導電層可以包括W、Al、Ru、Pt、Au之類。此後，該第二導電層可以是由鎢(W)所形成。該等第二閘極電極36可以具有埋入該等凹部35之結構。
使該等第二閘極電極36與該等第一閘極電極29連接，以及藉由該第一及第二介電層31及34，使該等第一及第二閘極電極29及36與該等屏蔽閘極電極30隔離。
參考第3I及4I圖，使該等第一及第二閘極電極29及36凹陷有一預定深度。形成一覆蓋層37，以填充凹陷區域。該覆蓋層37可以包括一像氧化矽之氧化層。藉由以此方式形成該覆蓋層37，使該等第一及第二閘極電極29及36與周圍結構隔離。
第5A至5C圖係說明一用以製造該半導體裝置之電容器的方法之視圖，其中將依據本發明之第一實施例的垂直通道電晶體應用至該半導體裝置。
參考第5A圖，藉由移除該等硬罩層圖案22，界定接觸孔38。因為該層間介電層25及該覆蓋層37係氧化矽以及該等硬罩層圖案22係氮化矽，所以可以使用磷酸以一濕式蝕刻來移除該等硬罩層圖案22。依據此事實，藉由該覆蓋層37及該層間介電層25，以一自行界定方式界定該等接觸孔38。在該等接觸孔38之底部上暴露該等柱狀物26之上表面。
參考第5B圖，形成間隔物39，以包圍該等接觸孔 38之側壁。該等間隔物39可以包括像氧化矽之氧化物。為了形成該等間隔物39，可以在沉積氧化矽後，實施一回蝕刻製程。
形成埋入該等接觸孔38之接觸插塞40。該等接觸插塞40可以包括多晶矽、金屬之類。例如，在沉積多晶矽填充該等接觸孔38後，可以實施一平坦化製程。該等間隔物39包圍該等接觸插塞40之側壁。雖然未顯示，但是可以在形成該等接觸插塞40前，實施用以形成源極/汲極之離子佈植。
參考第5C圖，在該等接觸插塞40上形成電容器之儲存節點41。該等儲存節點41可以具有柱形。在另一實施例中，該等儲存節點41可以具有圓柱形。做為一用以形成該等儲存節點41之方法，可以採用眾所皆知方法。例如，在形成一模層(mold layer)(未顯示)後，藉由蝕刻該模層，形成開口部，以及在該等開口部中形成該等儲存節點41。然後，以一全浸製程(full dip-out process)移除該模層。
雖然未顯示，但是可以額外地形成用以支撐該等儲存節點41之外壁的支撐物。例如，在該模層上形成一用於支撐物之物質，以及可以在實施該全浸製程前，藉由部分蝕刻該用於支撐物之物質，形成支撐物。再者，可以在該等儲存節點41上額外地形成一介電層及平板節點。
第6圖係描述依據本發明之第二實施例的垂直通道電晶體之視圖。
參考第6圖，依據本發明之第一實施例的垂直通道電晶體可以包括柱狀物26、第一閘極電極29及第二閘極電極36。
首先，在一半導體基板21上形成複數個柱狀物26，從該半導體基板21之表面垂直地突出。可以在該等柱狀物26下方進一步形成本體24。該等柱狀物26可以從該等本體24之表面垂直地突出。可以在該等柱狀物26上形成硬罩層圖案22。該複數個柱狀物26可以具有一矩陣配置。該等柱狀物26可以是四邊形柱狀物，每一四邊形柱狀物具有複數個側壁。該等柱狀物26可以配置成在一第一方向Y上以一層間介電層來隔離，以及可以在一第二方向X上暴露彼此橫向相對之該等柱狀物26的第一及第二側壁。每一柱狀物26可以具有一源極區、一汲極區及一通道區(未編號)。該汲極區可以形成於該柱狀物26之上部分中，以及該源極區可以形成於該柱狀物26之下部分中。該通道區可以形成於該汲極區與該源極區之間。該半導體基板21、該等本體24及該等柱狀物26包括含矽物質。例如，可以使用一矽基板或一矽-鍺基板。於是，該柱狀物26可以包括一半導體柱狀物、一矽柱狀物或一矽-鍺柱狀物。
在該等柱狀物26之第一側壁及第二側壁上形成一閘極介電層28。該閘極介電層28可以包括氧化矽或高介電物質。
該等第一閘極電極29係形成於該閘極介電層28上，以覆蓋該等柱狀物26之第一側壁。該等第一閘極電 極29係垂直閘極電極。該等第一閘極電極29沒有形成於該等柱狀物26之第二側壁上。並且，不像該第一實施例，沒有形成覆蓋該等第二側壁之屏蔽閘極電極。
連接至該等第一閘極電極29之側壁的上部分之該等第二閘極電極36係形成於該複數個柱狀物26之間。該等第二閘極電極36可以做為字元線。該等第二閘極電極36可以具有埋入在該複數個柱狀物26間所界定之空間的上部分之形狀。例如，該等第二閘極電極36可以埋入該等硬罩層圖案22間。可以在該等第一閘極電極29與該等鄰接柱狀物26間形成一第一介電層31及一第二介電層34。可以使該第一介電層31及該第二介電層34凹陷有一預定深度，以及可以在凹陷之該第一介電層31及該第二介電層34上形成該等第二閘極電極36。
該等第一閘極電極29具有在該第一方向Y上延伸之線狀垂直閘極結構。該等第二閘極電極36具有以相同於該等第一閘極電極29之方式在該第一方向Y延伸之形狀。該等第一閘極電極29可以包括一金屬氮化物或一低電阻金屬。例如，該等第一閘極電極29可以包括TiN、TiAlN、WN、TaN、W、Al、Ru、Pt、Au之類。該等第二閘極電極36可以包括W、Al、Ru、Pt、Au之類。可以使該等第一閘極電極29及該等第二閘極電極36凹陷有一預定深度，以及可以在凹陷之該等第一閘極電極29及該等第二閘極電極36上額外形成一覆蓋層37。
依據第6圖，依據本發明之第二實施例的垂直通道電晶體具有單閘極結構，其中只在該等柱狀物26之側壁 上形成該等第一閘極電極29。該等第一閘極電極29變成垂直通道電晶體之閘極電極。再者，當在該等柱狀物26之側壁上只形成該等第一閘極電極29時，該等第一閘極電極29可以形成有一實質厚度。依據此事實，可以減少閘極電阻。特別地，因為只形成該等第一閘極電極29而沒有形成屏蔽閘極電極，所以可以根本地防止相鄰閘極效應。
第7圖係描述一半導體裝置之立體圖，其中將依據本發明之第二實施例的垂直通道電晶體應用至該半導體裝置。
參考第7圖，垂直通道電晶體包括第一閘極電極204、第二閘極電極205及柱狀物203。當埋入式位元線202及電容器207連接至該等垂直通道電晶體時，可以實現一像DRAM之半導體裝置。該等埋入式位元線202可以與該等柱狀物203之下部分電性連接。該等埋入式位元線202可以垂直地形成於一半導體基板201上及可以在一第一方向上延伸。該等第一閘極電極204及該等第二閘極電極205可以在一與該第一方向垂直相交之第二方向上延伸。該等電容器207可以與該等柱狀物203之上部分電性連接。可以在該等電容器207與該等柱狀物203間額外地形成接觸插塞206。雖然未顯示，該等電容器207可以包括儲存節點、一介電層及平板節點。該等垂直通道電晶體不僅可以應用至一像DRAM之記憶體，而且亦可以應用至一像快閃記憶體之非揮發性記憶體。
第8A至8E圖係說明一用以製造依據本發明之第二實施例的垂直通道電晶體之示範性方法的視圖。不像該第一實施例，當界定間隙時，完全移除屏蔽閘極電極。以下，將針對在界定該等間隙前之程序，參考第4A至4D圖。
參考第8A圖，形成光阻圖案32。該等光阻圖案32可以具有暴露該等初步屏蔽閘極電極30A之上表面的形狀。
使用該等光阻圖案32做為蝕刻阻障，完全移除該等暴露初步屏蔽閘極電極30A。依據此事實，界定間隙33。不像該第一實施例，在該第二實施例中，當完全移除該等初步屏蔽閘極電極30A時，沒有形成屏蔽閘極電極。以此方式所移除之初步屏蔽閘極電極30A可以是犧牲閘極電極。
藉由完全移除上述初步屏蔽閘極電極30A，只有該等第一閘極電極29保留在該等柱狀物26之一側壁上。
該等第一閘極電極29做為該等垂直通道電晶體之閘極電極。藉由沒有形成屏蔽閘極電極，可以根本地防止相鄰閘極所造成之相鄰閘極效應。
參考第8B圖，形成一第二介電層34A，以填充該等間隙33。該第二介電層34A可以包括像氧化矽之氧化物。並且，該第二介電層34A可以包括像氮化矽之氮化物。可以以CMP之類平坦化該第二介電層34A，直到暴露該等硬罩層圖案22之表面為止。
參考第8C圖，使該第一介電層31A及該第二介電 層34A凹陷有一預定深度。依據此事實，界定凹部35。該等凹部35之深度可以相同於該等硬罩層圖案22之高度。可以控制該等凹部35之深度成比該等柱狀物26之上表面低。該等凹部35可以界定於相鄰硬罩層圖案22之間。因界定該等凹部35，暴露該等第一閘極電極29之側壁的上部分，以及該第一及第二介電層31及34保留在該等凹部35之底部上。
參考第8D圖，形成第二閘極電極36，以填充該等凹部35。該等第二閘極電極36可以在該第一方向上延伸。為了形成該等第二閘極電極36，可以在整個表面上形成一第二導電層後，實施一回蝕刻製程。該第二導電層可以包括W、Al、Ru、Pt、Au之類。該第二導電層可以是由鎢(W)所形成。該等第二閘極電極36可以具有埋入該等凹部35之結構。
使該等第二閘極電極36與該等第一閘極電極29之側壁的上部分連接，以及可以藉由該第一及第二介電層31及34，使該等第一及第二閘極電極29及36與該等鄰接柱狀物26隔離。
參考第8E圖，使該等第一及第二閘極電極29及36凹陷有一預定深度。形成一覆蓋層37，以填充凹陷區域。該覆蓋層37可以包括一像氧化矽之氧化層。藉由以此方式形成該覆蓋層37，使該等第一及第二閘極電極29及36與周圍結構隔離。
隨後形成接觸插塞及電容器。對於一用以形成該等接觸插塞及該等電容器之方法，可以參考第5A至5C圖。
第9圖係描述依據本發明之第三實施例的垂直通道電晶體之視圖。
參考第9圖，依據本發明之第三實施例的垂直通道電晶體可以包括柱狀物54、第一閘極電極57、屏蔽閘極電極58及第二閘極電極66。
首先，在一半導體基板51上形成複數個柱狀物54，從該半導體基板51之表面垂直地突出。可以在該等柱狀物54下方進一步形成本體53。該等柱狀物54可以從該等本體53之表面垂直地突出。該複數個柱狀物54可以具有一矩陣配置。該等柱狀物54可以是四邊形柱狀物，每一四邊形柱狀物具有複數個側壁。該等柱狀物54可以配置成在一第一方向Y上以一層間介電層(未顯示)來隔離，以及可以在一第二方向X上暴露彼此橫向相對之該等柱狀物54的第一及第二側壁。每一柱狀物54可以具有一源極區、一汲極區及一通道區(未編號)。該汲極區可以形成於該柱狀物54之上部分中，以及該源極區可以形成於該柱狀物54之下部分中。該通道區可以形成於該汲極區與該源極區之間。該半導體基板51、該等本體53及該等柱狀物54包括含矽物質。例如，可以使用一矽基板或一矽-鍺基板。於是，該柱狀物54可以包括一半導體柱狀物、一矽柱狀物或一矽-鍺柱狀物。
在該等柱狀物54之第一側壁及第二側壁上形成一閘極介電層56。該閘極介電層56可以包括氧化矽或高介電物質。
該等第一閘極電極57係形成於該閘極介電層56 上，以覆蓋該等柱狀物54之第一側壁。該等第一閘極電極57可以是垂直閘極電極。該等屏蔽閘極電極58係形成為覆蓋該等柱狀物54之第二側壁。該等屏蔽閘極電極58可以形成有一比該等第一閘極電極57低之高度。並且，該等第一閘極電極57及該等屏蔽閘極電極58可以形成有比該等柱狀物54之高度低之高度。
連接至該等第一閘極電極57之側壁的上部分之該等第二閘極電極66係形成於該複數個柱狀物54之間。該等第二閘極電極66可以做為字元線。該等第二閘極電極66可以具有被埋入該複數個柱狀物54間所界定之空間的上部分中之形狀。例如，該等第二閘極電極66可以埋入硬罩層圖案52間。可以在該等第一閘極電極57與該等屏蔽閘極電極58間形成一第一介電層59，以及可以在該等屏蔽閘極電極58上形成一第二介電層62。可以使該第一介電層59及該第二介電層62凹陷有預定深度，以及該等第二閘極電極66可以形成於凹陷之該第一介電層59上。以該第二介電層62使相鄰於該等第二閘極電極66之該等屏蔽閘極電極58分隔。可以在該第二介電層62及該等第一閘極電極57上形成間隔物64。可以藉由該等間隔物64，使該等第二閘極電極66與周圍結構分隔。可以在該等第二閘極電極66上額外地形成一覆蓋層67。
該等第一閘極電極57及該等屏蔽閘極電極58具有在該第一方向Y上延伸之線狀垂直閘極結構。該等第二閘極電極66具有以相同於該等第一閘極電極57之方式 在該第一方向Y上延伸之形狀。該等第一閘極電極57及該等屏蔽閘極電極58可以包括一金屬氮化物或一低電阻金屬。例如，該等第一閘極電極57及該等屏蔽閘極電極58可以包括TiN、TiAlN、WN、TaN、W、Al、Ru、Pt、Au之類。該等第二閘極電極66可以包括W、Al、Ru、Pt、Au之類。。
依據第9圖，依據本發明之第三實施例的垂直通道電晶體具有雙閘極結構，其中在該等柱狀物54之兩個側壁上形成該等屏蔽閘極電極58及該等第一閘極電極57。該等第一閘極電極57成為垂直通道電晶體之閘極電極。再者，當在該等柱狀物54之側壁上只形成該等第一閘極電極57時，該等第一閘極電極57可以形成有一實質厚度。依據此事實，可以減少閘極電阻。該等屏蔽閘極電極58的作用係遮蔽相鄰閘極所造成之電場，藉此可以使相鄰閘極效應減至最小程度。
第10圖係描述一半導體裝置之立體圖，其中將依據本發明之第三實施例的垂直通道電晶體應用至該半導體裝置。
參考第10圖，垂直通道電晶體包括第一閘極電極304、第二閘極電極305及柱狀物303。在該等柱狀物303之側壁上形成屏蔽閘極電極306。當使埋入式位元線302及電容器308連接至該等垂直通道電晶體時，可以實現一像DRAM之半導體裝置。該等埋入式位元線302可以與該等柱狀物303之下部分電性連接。該等埋入式位元線302可以垂直地形成於一半導體基板301上及可以在 一第一方向上延伸。該等第一閘極電極304及該等第二閘極電極305可以在一與該第一方向垂直相交之第二方向上延伸。該等電容器308可以與該等柱狀物303之上部分電性連接。可以在該等電容器308與該等柱狀物303間額外地形成接觸插塞307。雖然未顯示，但是該等電容器308可以包括儲存節點、一介電層及平板節點。該等垂直通道電晶體不僅可以應用至一像DRAM之記憶體，而且亦可以應用至一像快閃記憶體之非揮發性記憶體。
第11A至11J圖係說明一用以製造依據本發明之第三實施例的垂直通道電晶體之示範性方法的視圖。
參考第11A圖，在一半導體基板51上形成硬罩層圖案52A。該半導體基板51包括一含矽物質。例如，該半導體基板51包括一矽基板或一矽-鍺基板。該等硬罩層圖案52A包括像氮化矽之氮化物。並且，該等硬罩層圖案52A可以包括氧化矽或非晶碳。該等硬罩層圖案52A可以具有一包括氧化物或氮化物之多層結構。例如，該等硬罩層圖案52A可以依一硬罩(HM)氮化物及一硬罩氧化物之順序來堆疊。並且，該等硬罩層圖案52A可以以一硬罩氮化物、一硬罩氧化物、一硬罩氮氧化矽及硬罩碳之順序來堆疊。在包括一硬罩氮化物之情況中，可以在該半導體基板51與該等硬罩層圖案52A間額外地形成一墊氧化物。該墊氧化物可以包括氧化矽。可以在形成一硬罩層後，藉由使用光阻圖案來圖案化，以形成該等硬罩層圖案52A。該等硬罩層圖案52A可以形成為在一 第二方向上延伸。
藉由使用該等硬罩層圖案52A做為一蝕刻罩幕，蝕刻該半導體基板51有一預定深度，以形成複數個本體53A。藉由第一溝槽(未顯示)使該等本體53A彼此分隔。藉由第一溝槽使該複數個本體53A彼此分隔。該等本體53A係形成為從該半導體基板51之表面垂直地延伸。該等本體53A具有橫向相對側壁。當從上方觀看時，該等本體53A具有以該等第一溝槽而彼此分隔之線性形狀。例如，該等本體53A具有在該第二方向上延伸之線性結構。對於該等第一溝槽，可以參考第3A圖之第一溝槽23。
藉由形成上述本體53A，在該半導體基板51上形成包括該等本體53A及該等硬罩層圖案52A之複數個結構。藉由該等第一溝槽使該複數個結構彼此分隔。雖然未顯示，在界定該等第一溝槽後，可以使用一像金屬氮化物之物質，在該等本體53A中額外地形成埋入式位元線(BBL)。此將描述於後。
接下來，形成一層間介電層(未顯示)，以填充於該等本體53A間之空間。該層間介電層可以包括一像氧化矽之氧化層。可以以CMP(化學機械研磨)之類平坦化該層間介電層，直到暴露該等硬罩層圖案52A之表面為止。對於該層間介電層，可以參考第3A圖之層間介電層25A。
參考第11B圖，形成光阻圖案(未顯示)朝一與該等本體53A相交之方向(亦即，一第一方向)延伸。使用該 等光阻圖案做為蝕刻阻障，蝕刻該等硬罩層圖案52A及該等本體53A。依據此事實，形成複數個柱狀物54。當蝕刻該等本體53A時，亦可以蝕刻該等硬罩層圖案52A。於是，該等硬罩層圖案52A可以留下如元件符號52所示。
該複數個柱狀物54係以第二溝槽55來彼此分隔。該等本體53A留下如元件符號53所示，以及該等柱狀物54係形成於該等本體53上。該複數個柱狀物54可以具有一矩陣配置。每一柱狀物54可以具有4個側壁。在任一方向(該第一方向，在該第一方向上以該等第一溝槽使該等柱狀物54彼此分隔)上彼此相對之每一柱狀物54的側壁可以接觸該層間介電層。換言之，該層間介電層係形成於在該第一方向上配置之該等柱狀物54間。該等第二溝槽55暴露在該第二方向上配置之該等柱狀物54的其它橫向相對側壁(以下，稱為‘第一側壁及第二側壁’)。該等第二溝槽55在與該等第一溝槽相交之方向上延伸，以及可以具有比該等第一溝槽淺之深度。於是，該等柱狀物54係以複數形成於每一本體53上。使該複數個本體53以該等第一溝槽彼此分隔，以及使該複數個柱狀物54以該等第二溝槽55彼此分隔。
參考第11C圖，在該等柱狀物54之第一側壁及第二側壁上形成一閘極介電層56。該閘極介電層56可以經由像熱氧化或電漿氧化之氧化來形成。該閘極介電層56可以經由化學氣相沉積(CVD)或原子層沉積(ALD)而形成於整個表面上。該閘極介電層56可以包括氧化矽、 高介電物質之類。
接下來，在形成有該閘極介電層56之該等柱狀物54的第一側壁及第二側壁上分別形成初步第一閘極電極57A及初步屏蔽閘極電極58A。該等初步屏蔽閘極電極58A及該等初步第一閘極電極57A在該第一方向上延伸。為了形成該等初步屏蔽閘極電極58A及該等初步第一閘極電極57A，可以在整個表面上形成一第一導電層後，實施一回蝕刻製程。依據此事實，可以同時形成該等初步屏蔽閘極電極58A及該等初步第一閘極電極57A。該第一導電層可以包括氧化物、具有低反應性之金屬氮化物或低電阻金屬。例如，該等初步屏蔽閘極電極58A可以包括TiN、TiAlN、WN、TaN、W、Al、Ru、Pt、Au之類。之後，在本實施例中，可以使用氮化鈦(TiN)，形成該第一導電層。
參考第11D圖，形成一第一介電層59A，以填充形成有該等初步第一閘極電極57A及該等初步屏蔽閘極電極58A之該等柱狀物54間之空間。該第一介電層59A可以包括像氧化矽之氧化物。可以以CMP之類平坦化該第一介電層59A，直到暴露該等硬罩層圖案52之表面為止。
參考第11E圖，形成光阻圖案60。該等光阻圖案60可以具有暴露該等初步屏蔽閘極電極58A之上表面的形狀。
使用光阻圖案60做為蝕刻阻障，將該等初步屏蔽閘極電極58A蝕刻有一預定深度。依據此事實，形成屏蔽 閘極電極58，以及在該等屏蔽閘極電極58上界定間隙61。
參考第11F圖，形成一第二介電層62A，以填充該等間隙61。該第二介電層62A可以包括像氧化矽之氧化物。並且，該第二介電層62A可以包括像氮化矽之氮化物。可以以CMP之類平坦化該第二介電層62A，直到暴露該等硬罩層圖案52之表面為止。該第二介電層62A係形成於該等屏蔽閘極電極58上。
參考第11G圖，使該等初步第一閘極電極57A、該第一介電層59A及該第二介電層62A凹陷有一預定深度。依據此事實，界定第一凹部63。該等第一凹部63之深度比該等柱狀物54之上表面低。藉由該等第一凹部63形成第一閘極電極57，以及暴露該等第一閘極電極57之上表面。第一及第二介電層59及62保留在該等第一凹部63之底部上。該等第一凹部63係界定成沒有暴露該等屏蔽閘極電極58。換句話說，該第二介電層62在該等屏蔽閘極電極58上保留有一預定厚度。
藉由形成上述第一閘極電極57，在該等柱狀物54之第一側壁及第二側壁上以一自行對準方式形成包括該等屏蔽閘極電極58及該等第一閘極電極57之雙閘極結構。該等屏蔽閘極電極58及該等第一閘極電極57具有高度差。該等屏蔽閘極電極58具有比該等第一閘極電極57低之高度。雖然該等第一閘極電極57做為垂直通道電晶體之閘極電極，但是該等屏蔽閘極電極58沒有做為閘極電極。該等屏蔽閘極電極58可以實施遮蔽該等相鄰 第一閘極電極57所造成之電場的功能，藉此可使相鄰閘極效應減至最小程度。
參考第11H圖，在該等第一凹部63之兩個側壁上形成間隔物64。該等間隔物64可以使用像氧化矽之氧化物來形成。例如，該等間隔物64係藉由在整個表面上沉積氧化矽及然後實施回蝕刻所形成。該等間隔物64之厚度可以相同於下面的該等第一閘極電極57之厚度。
部分回蝕刻該第一介電層59，以與該等間隔物64自行對準。藉由此事實，暴露該等第一閘極電極57之側壁的上部分。當回蝕刻該第一介電層59時，控制深度，以便沒有暴露該等屏蔽閘極電極58。亦即，該等第二介電層62保留在該等屏蔽閘極電極58上。
藉由依此方式使用該等間隔物64回蝕刻該第一介電層59，如元件符號65所示，暴露該等第一閘極電極57之側壁的上部分。
參考第11I圖，形成第二閘極電極66，以填充在該第一介電層59上所界定之空間。該等第二閘極電極66可以在該第一方向上延伸。為了形成該等第二閘極電極66，在整個表面上形成一第二導電層後，可以實施一回蝕刻製程。該第二導電層可以包括W、Al、Ru、Pt、Au之類。之後，該第二導電層可以由鎢(W)所形成。該等第二閘極電極66可以具有埋入式結構。
使該等第二閘極電極66與該等第一閘極電極57連接，以及可以使該等第二閘極電極66藉由該第一及第二介電層59及62與該等屏蔽閘極電極58隔離。
從上面敘述可輕易得知，依據本發明之第三實施例的垂直通道電晶體具有一雙閘極結構，其中在該等柱狀物54之兩個側壁上形成該等第一閘極電極57及該等屏蔽閘極電極58。
參考第11J圖，使該等第二閘極電極66之表面凹陷。
形成一覆蓋層67，以填充在該等凹陷第二閘極電極66上所界定之空間。該覆蓋層67可以包括一像氧化矽之氧化層。藉由依此方式形成該覆蓋層67，使該第一及第二閘極電極57及58與周圍結構隔離。
第12A至12C圖係說明一用以製造該半導體裝置之電容器的方法之視圖，其中將依據本發明之第三實施例的垂直通道電晶體應用至該半導體裝置。
參考第12A圖，藉由移除該等硬罩層圖案52，界定接觸孔68。因為該等間隔物64及該覆蓋層67係氧化矽及該等硬罩層圖案52係氮化矽，所以可以經由使用磷酸之濕式蝕刻，移除該等硬罩層圖案52。依據此事實，藉由該覆蓋層67及該等間隔物64，以自行界定方式界定該等接觸孔68。在該等接觸孔68之底部上暴露該等柱狀物54之上表面。
參考第12B圖，形成接觸插塞69，以埋入該等接觸孔68中。該等接觸插塞69可以包括多晶矽、金屬之類。例如，在沉積多晶矽以填充該等接觸孔68後，可以實施一平坦化製程。該等間隔物64包圍該等接觸插塞69之側壁。雖然未顯示，可以在形成該等接觸插塞69前，實施用以形成源極/汲極之離子佈植。
參考第12C圖，在該等接觸插塞69上形成電容器之儲存節點70。該等儲存節點70可以具有柱狀。在另一實施例中，該等儲存節點70可以具有圓柱形。做為一用以形成該等儲存節點70之方法，可以採用眾所皆知方法。例如，在形成一模層(未顯示)後，藉由蝕刻該模層，形成開口部，以及在該等開口部中形成該等儲存節點70。然後，以一全浸製程移除該模層。
雖然未顯示，但是可以額外地形成用以支撐該等儲存節點70之外壁的支撐物。例如，在該模層上形成一用於支撐物之物質，以及可以在實施該全浸製程前，藉由部分蝕刻該用於支撐物之物質，形成支撐物。再者，可以在該等儲存節點70上額外地形成一介電層及平板節點。
第13圖係描述依據本發明之第四實施例的垂直通道電晶體之視圖。
參考第13圖，依據本發明之第四實施例的垂直通道電晶體可以包括柱狀物54、第一閘極電極57及第二閘極電極66。
首先，在一半導體基板51上形成複數個柱狀物54，從該半導體基板51之表面垂直地突出。在該等柱狀物54下方進一步形成本體53。該等柱狀物54可以從該等本體53之表面垂直地突出。該複數個柱狀物54可以具有一矩陣配置。該等柱狀物54可以是四邊形柱狀物，每一四邊形柱狀物具有複數個側壁。該等柱狀物54可以配置成在一第一方向Y上以一層間介電層(未顯示)來隔 離，以及可以在一第二方向X上暴露彼此橫向相對之該等柱狀物54的第一及第二側壁。每一柱狀物54可以具有一源極區、一汲極區及一通道區(未編號)。該汲極區可以形成於該柱狀物54之上部分中，以及該源極區可以形成於該柱狀物54之下部分中。該通道區可以形成於該汲極區與該源極區之間。該半導體基板51、該等本體53及該等柱狀物54包括含矽物質。例如，可以使用一矽基板或一矽-鍺基板。於是，該柱狀物54可以包括一半導體柱狀物、一矽柱狀物或一矽-鍺柱狀物。
在該等柱狀物54之第一側壁及第二側壁上形成一閘極介電層56。該閘極介電層56可以包括氧化矽或高介電物質。
該等第一閘極電極57係形成於該閘極介電層56上，以覆蓋該等柱狀物54之第一側壁。該等第一閘極電極57可以形成為比該等柱狀物54之高度低。該等第一閘極電極57可以成為垂直閘極電極。
連接至該等第一閘極電極57之側壁的上部分之該等第二閘極電極66係形成於該複數個柱狀物54之間。該等第二閘極電極66可以做為字元線。該等第二閘極電極66可以具有被埋入該複數個柱狀物54間所界定之空間的上部分中之形狀。例如，該等第二閘極電極66可以埋入該等硬罩層圖案52間。可以在該等第一閘極電極57與該等鄰接柱狀物54間形成一第一介電層59。該等第一閘極電極57與一第二介電層62可以具有相同高度。該第一介電層59可以具有比該等第一閘極電極57 及該第二介電層62低之高度。該第二介電層62可以形成於該等柱狀物54之背向側壁上。可以使該第一介電層59凹陷有一預定深度，以及該等第二閘極電極66可以形成於凹陷的該第一介電層59上。可以在該第二介電層62及該等第一閘極電極57上形成間隔物64。可以使該等第二閘極電極66以該等間隔物64與周圍結構隔離。可以在該等第二閘極電極66上額外地形成一覆蓋層67。
該等第一閘極電極57具有在該第一方向Y上延伸之線狀垂直閘極結構。該等第二閘極電極66具有以相同於該等第一閘極電極57之方式在該第一方向Y上延伸之形狀。該等第一閘極電極57可以包括一金屬氮化物或一低電阻金屬。例如，該等第一閘極電極57可以包括TiN、TiAlN、WN、TaN、W、Al、Ru、Pt、Au之類。該等第二閘極電極66可以包括W、Al、Ru、Pt、Au之類。
依據第13圖，依據本發明之第四實施例的垂直通道電晶體具有單閘極結構，其中只在該等柱狀物54之一側壁上形成該等第一閘極電極57。該等第一閘極電極57成為垂直通道電晶體之閘極電極。再者，當在該等柱狀物54之側壁上只形成該等第一閘極電極57時，該等第一閘極電極57可以形成有一實質厚度。依據此事實，可以減少閘極電阻。特別地，因為只形成該等第一閘極電極57而沒形成屏蔽閘極電極，所以可以根本地防止相鄰閘極效應。
第14圖係描述一半導體裝置之立體圖，其中將依據本發明之第四實施例的垂直通道電晶體應用至該半導體 裝置。
參考第14圖，垂直通道電晶體包括第一閘極電極404、第二閘極電極405及柱狀物403。當使埋入式位元線402及電容器407連接至該等垂直通道電晶體時，可以實現一像DRAM之半導體裝置。該等埋入式位元線402可以與該等柱狀物403之下部分電性連接。該等埋入式位元線402可以垂直地形成於一半導體基板401上及可以在一第一方向上延伸。該等第一閘極電極404及該等第二閘極電極405可以在一與該第一方向垂直相交之第二方向上延伸。該等電容器407可以與該等柱狀物403之上部分電性連接。可以在該等電容器407與該等柱狀物403間額外地形成接觸插塞406。雖然未顯示，該等電容器407可以包括儲存節點、一介電層及平板節點。該等垂直通道電晶體不僅可以應用至一像DRAM之記憶體，而且亦可以應用至一像快閃記憶體之非揮發性記憶體。
第15A至15F圖係說明一用以製造依據本發明之第四實施例的垂直通道電晶體之示範性方法的視圖。不像該第三實施例，當界定間隙時，完全移除屏蔽閘極電極。以下，對於在界定該等間隙前之製程，將參考第11A至11D圖。
參考第15A圖，形成光阻圖案60。該等光阻圖案60可以具有暴露該等初步屏蔽閘極電極58A之上表面的形狀。
使用該等光阻圖案60做為蝕刻阻障，完全蝕刻該等 初步屏蔽閘極電極58A。依據此事實，界定間隙61。依此方式移除之該等初步屏蔽閘極電極58A可以成為犧牲閘極電極。
藉由完全移除該等初步屏蔽閘極電極58A，只有初步第一閘極電極57A保留在等柱狀物54之一側壁上。
參考第15B圖，形成一第二介電層62A，以填充該等間隙61。該第二介電層62A可以包括一像氧化矽之氧化物。並且，該第二介電層62A可以包括一像氮化矽之氮化物。可以以CMP之類平坦化該第二介電層62A，直到暴露該等硬罩層圖案52之表面為止。
參考第15C圖，使該等初步第一閘極電極57A、該第一介電層59A及該第二介電層62A凹陷有一預定深度。依據此事實，界定第一凹部63。該等第一凹部63之深度可以比該等柱狀物54之上表面低。藉由該等第一凹部63形成第一閘極電極57，以及暴露該等第一閘極電極57之上表面。第一及第二介電層59及62保留在該等第一凹部63之底部上。
該等第一閘極電極57做為該等垂直通道電晶體之閘極電極。藉由沒有形成屏蔽閘極電極，可以根本地防止相鄰閘極所造成之相鄰閘極效應。
參考第15D圖，在該等第一凹部63之兩個側壁上形成間隔物64。該等間隔物64可以由像氧化矽之氧化物所形成。例如，該等間隔物64可以藉由在整個表面上沉積氧化矽及回蝕刻該氧化矽來形成。該等間隔物64之厚度可以相同於下面的該等第一閘極電極57之厚度。
部分回蝕刻該第一介電層59，以與該等間隔物64自行對準。由於此事實，暴露該等第一閘極電極57之側壁的上部分。
藉由依此方式使用該等間隔物64回蝕刻該第一介電層59，如元件符號65所示，暴露該等第一閘極電極57之側壁的上部分。
參考第15E圖，形成第二閘極電極66，以填充在該第一介電層59上所界定之空間。該等第二閘極電極66可以在該第一方向上延伸。為了形成該等第二閘極電極66，在整個表面上形成一第二導電層後，可以實施一回蝕刻製程。該第二導電層可以包括W、Al、Ru、Pt、Au之類。該第二導電層可以由鎢(W)所形成。該等第二閘極電極66可以具有埋入式結構。
使該等第二閘極電極66與該等第一閘極電極57之側壁的上部分連接。
從上面敘述可輕易得知，依據本發明之第四實施例的垂直通道電晶體具有單閘極結構，其中只在該等柱狀物54之任一側壁上形成該等第一閘極電極57。
參考第15F圖，使該等第二閘極電極66之表面凹陷。
形成一覆蓋層67，以填充在凹陷的該等第二閘極電極66上所界定之空間。該覆蓋層67可以包括一像氧化矽之氧化物。
接著形成接觸插塞及電容器。對於一用以形成該等接觸插塞及該等電容器之方法，可以參考第12A至12C圖。
下面將描述一用以形成依據本發明之第一至第四實施例的埋入式位元線之方法。以下，將說明一用以形成該半導體裝置之埋入式位元線的方法，其中將第2圖所示之依據該第一實施例的垂直通道電晶體應用至該半導體裝置。相同方法可以應用至其它實施例。在第3B圖中，在形成該第一介電層前，可以形成該等埋入式位元線。換言之，在形成第3A圖所示之本體後，在第3B圖中，在形成該第一介電層前，可以形成該等埋入式位元線。
第16A至16K圖係說明一用以形成該半導體裝置之埋入式位元線的方法之視圖，其中將依據本發明之實施例的垂直通道電晶體應用至該半導體裝置。
參考第16A圖，在包括本體(見第4A圖之元件符號24A)之整個表面上形成鈍化層(passivation layers)。可以堆疊一第一鈍化層71及一第二鈍化層72來做為該等鈍化層。該第一鈍化層71及該第二鈍化層72之每一者可以包括氧化物、氮化物之類。因為該第一鈍化層71及該第二鈍化層72應該具有蝕刻選擇性，所以選擇不同物質做為該第一鈍化層71及該第二鈍化層72。例如，如果使用氧化物，形成該第一鈍化層71，則選擇一相對於該氧化物具有蝕刻選擇性之物質，形成該第二鈍化層72。如果該第一鈍化層71係由氧化物所形成，則該第二鈍化層72可以由氮化物所形成。
以間隙填充在該等本體24A間之第一溝槽23的方式，在一包括該第二鈍化層72之所形成的結構(resultant structure)的整個表面上形成一第一犧牲層73。可以使用一相對於該第一及第二鈍化層71及72具有不同蝕刻選擇性之物質，形成該第一犧牲層73。該第一犧牲層73可以包括一氧化層、一氮化層、一矽層之類。在此，雖然可以重複使用一做為該第一及第二鈍化層71及72之物質來做為該第一犧牲層73，但是使用不同的物質以具有不同蝕刻選擇性。以下，可以使用一矽層做為該第一犧牲層73。
參考第16B圖，平坦化該第一犧牲層73。該第一犧牲層73之平坦化包括一CMP(化學機械研磨)製程。相繼地，實施一回蝕刻製程。藉由該回蝕刻製程，形成凹陷之第一犧牲層圖案73A。在該回蝕刻製程期間，沒有蝕刻該第二鈍化層72，因為它具有不同於該第一犧牲層73之蝕刻選擇性。
參考第16C圖，選擇性地移除由該等凹陷第一犧牲層圖案73A所暴露之該第二鈍化層72的部分。藉由此事實，形成具有相同於該等第一犧牲層圖案73A之高度的第二鈍化層圖案72A。為了移除該第二鈍化層72，可以採用濕式蝕刻或乾式蝕刻。
參考第16D圖，在形成有該等第二鈍化層圖案72A之該所形成的結構的整個表面上形成一第二犧牲層74。該第二犧牲層74間隙填充該等第一溝槽23。該第二犧牲層74可以由一具有不同於該第一鈍化層71之蝕刻選擇性的物質所形成。該第二犧牲層74可以包括一氧化層、一氮化層、一矽層之類。在此，雖然可以重複使用 一做為該第一鈍化層71之物質來做為該第二犧牲層74，但是使用一具有不同蝕刻選擇性之不同物質。以下，依據本實施例，可以使用一矽層來做為該第二犧牲層74。
平坦化該第二犧牲層74。該第二犧牲層74之平坦化包括一CMP(化學機械研磨)製程。相繼地，實施一回蝕刻製程。藉由該回蝕刻製程，形成凹陷之第二犧牲層圖案74A。在該回蝕刻製程期間，沒有蝕刻該第一鈍化層71，因為它具有不同於該第二犧牲層74之蝕刻選擇性。
參考第16E圖，在包括該等第二犧牲層圖案74A之所形成的結構的整個表面上形成一第三鈍化層75。該第三鈍化層75可以包括一氧化層、一氮化層、一矽層之類。該第三鈍化層75可以是由一具有不同於該第一鈍化層71之蝕刻選擇性的物質所形成。因此，選擇不同的物質做為該第一鈍化層71及該第三鈍化層75。例如，如果使用一氧化層做為該第一鈍化層71，則選擇一具有不同於該氧化層之蝕刻選擇性的物質做為該第三純化層75。如果使用該氧化層做為該第一鈍化層71，則可以使用一氮化層做為該第三鈍化層75。
參考第16F圖，經由間隔物蝕刻來選擇性地蝕刻該第三鈍化層75。依據此事實，形成第三鈍化層圖案75A。該等第三鈍化層圖案75A具有覆蓋該等本體24A及該等硬罩層圖案22A之側壁的間隔物之形式。該等第三鈍化層圖案75A具有一在該等第二犧牲層圖案74A上覆蓋該等本體24A及該等硬罩層圖案22A之側壁的高度。該等 第三鈍化層圖案75A覆蓋該第一鈍化層71。藉由該等第三鈍化層圖案75A，暴露下面的該等第二犧牲層圖案74A。
移除該等第二犧牲層圖案74A。使用乾式蝕刻或濕式蝕刻移除該等第二犧牲層圖案74A。
當依此方式移除該等第二犧牲層圖案74A時，在該等第三鈍化層圖案75A與該等第二鈍化層圖案72A間形成初步開口部76A及76B。該等初步開口部76A及76B暴露該第一鈍化層71之部分。該等初步開口部76A及76B係以沿著該等本體24A之側壁延伸的線條之形式所形成。特別地，該等初步開口部76A及76B係形成於該等本體24A之兩個側壁上。
參考第16G圖，選擇性地移除經由該等初步開口部76A及76B所暴露之該第一鈍化層71的部分。藉由此事實，形成開口部77A及77B。以第一鈍化層圖案71A、該等第二鈍化層圖案72A及該等第三鈍化層圖案75A覆蓋形成有該等開口部77A及77B之該等本體24A的側壁。當從該等開口部77A及77B之位置觀看時，以該等第一鈍化層圖案71A及該等第二鈍化層圖案72A覆蓋該等本體24A之下側壁，以及以該等第一鈍化層圖案71A及該等第三鈍化層圖案75A覆蓋該等本體24A之上側壁。當形成該等開口部77A及77B時，可以同時移除在該等硬罩層圖案22A上所形成之該第一鈍化層71的部分。
該等開口部77A及77B可以以沿著該等本體24A之 側壁延伸的線條之形式開口。特別地，該等開口部77A及77B係在該等本體24A之兩個側壁上同時形成的。因此，一連串用以形成等開口部77A及77B之製程稱為一雙側接觸(double-side-contact,DSC)製程。該雙側接觸製程(DSC)係與一OSC(單側接觸)製程成對比的。雖然該OSC製程係一用以只在每一本體之兩個側壁中之任一者開口之製程，但是該雙側接觸(DSC)製程係一在每一本體24A之兩個側壁上開口之製程。
不像該OSC製程，上述雙側接觸(DSC)製程係簡單的。並且，可以不使用傾斜離子佈植及OSC罩幕。特別地，可以使等開口部77A及77B之高度一致。
參考第16H圖，實施電漿摻雜78。此時，摻雜經由等開口部77A及77B暴露之該等本體24A的側壁之部分。於是，形成源極/汲極區79。該等源極/汲極區79成為垂直通道電晶體之源極區或汲極區。
該等源極/汲極區79可以藉由實施傾斜離子佈植取代電漿摻雜78來形成。可以使用在原處(in situ)摻雜有一摻雜物之摻雜多晶矽，做為用以形成該等源極/汲極區79之另一方法。例如，藉由在間隙填充該摻雜多晶矽後，實施退火處理，可以將在該摻雜多晶矽中之摻雜物擴散至該等本體24A中。
參考第16I圖，在包括該等開口部77A及77B之所形成的結構的整個表面上形成一導電層80。該導電層80包括像近貴金屬及耐火金屬之金屬。該導電層80包括能矽化(silicidation)之金屬。例如，該導電層80包括選自 鈷(Co)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鎢(W)、鉑(Pt)及鈀(Pd)中之任一者。該導電層80係使用化學氣相沉積(CVD)或原子層沉積(ALD)來形成。決定該導電層80之沉積厚度為能至少填充該等開口部77A及77B之厚度。選擇這樣的厚度，以允許在一隨後矽化製程中之完全矽化。
參考第16J圖，實施退火處理(annealing)81。依據此事實，實施矽化，其中該導電層80與該等本體24A彼此反應。因為該導電層80係金屬及該等本體24A之材料包含矽，所以藉由該導電層80與該等本體24A之反應形成一金屬矽化物82。該金屬矽化物82包括選自矽化鈷、矽化鈦、矽化鉭、矽化鎳、矽化鎢、矽化鉑及矽化鈀中之任一者。該退火處理81包括快速熱退火處理(rapid thermal annealing,RTA)。依該等本體24A及該導電層80之種類而定，可以在不同溫度下實施該快速熱退火處理(RTA)。例如，在使用鈷(Co)來形成該導電層80之情況中，退火溫度範圍可以是約400℃至約800℃。該金屬矽化物82可以形成為有一完全矽化(FUSI)結構。藉由從該等本體24A之兩個側壁充分實施矽化，使經由該等開口部77A及77B暴露之本體24A的部分完全矽化。經由完全矽化，在該等本體24A中形成該金屬矽化物82。
在形成該金屬矽化物82後，留下一未反應導電層80A。經由上述矽化製程所形成之該金屬矽化物82成為埋入式化元線(BBL)。以下，該金屬矽化物稱為埋入式位元線82。
參考第16K圖，移除該未反應導電層80A。可以經由濕式蝕刻移除該未反應導電層80A。
同時，在使用鈷形成該導電層80之情況中，為了形成矽化鈷，實施快速熱退火處理(RTA)至少兩次。例如，實施第一次退火處理及第二次退火處理。該第一次退火處理係在約400℃至約600℃之溫度下實施，以及該第二次退火處理係在約600℃至約800℃之溫度下實施。藉由該第一次退火處理，形成具有CoSix(x=約0.1至約1.5)相之矽化鈷。藉由該第二次退火處理，獲得具有CoSi2相之矽化鈷。在矽化鈷間，CoSi2相之矽化鈷具有最小比電阻(specific resistance)。在該第一次退火處理與該第二次退火處理間移除未反應鈷。可以使用硫酸(H2SO4)與過氧化氫(H2O2)之混合化學物，移除該未反應鈷。
可在一電子裝置中包含依據本發明之實施例的垂直通道電晶體。該電子裝置可以是PDA、膝上型電腦、筆記型電腦、聯網平板電腦(web tablet)、無線電話、行動電話、數位音樂播放器、有線或無線電子設備或包含它們中之至少兩個的複合電子裝置中之一。該電子裝置可以包括記憶體，以及該等記憶體可以包括依據本發明之實施例的垂直通道電晶體。
可以使用依據本發明之實施例的半導體裝置，實現一記憶體系統。該記憶體系統可以包括用以儲存大量資料之記憶體及一記憶體控制器。該記憶體控制器控制該等記憶體，以從該等記憶體讀取資料或將資料寫入該等 記憶體，來回應一主機之讀取/寫入請求。該記憶體控制器可以構成一用以將從該主機(例如，行動終端機或電腦系統)所提供之位址對映至實體位址的位址對映表(address mapping table)。該等記憶體可以包括依據本發明之實施例的垂直通道電晶體。
從上面敘述可顯而易知，依據本發明之實施例，可形成具有單閘極結構或雙閘極結構之自行對準垂直閘極電極。
在本發明之實施例中，當經由在一柱狀物之該側壁上只形成一個垂直閘極電極來形成該單閘極結構時，可以形成厚的垂直閘極電極。依據此事實，可以減少閘極電阻。並且，當經由形成一垂直閘極電極而沒有一屏蔽閘極電極來形成該單閘極結構時，可以使相鄰閘極效應減至最小程度。
再者，在本發明之實施例中，甚至當經由在一柱狀物之兩個側壁上分別形成一屏蔽閘極電極及一垂直閘極電極來形成一雙閘極結構時，仍可以藉由減少該屏蔽閘極電極之高度，形成厚的垂直閘極電極。於是，可以減少閘極電阻。此外，由於該屏蔽閘極電極之存在，可以使相鄰閘極效應減至最小程度。
雖然已就該等特定實施例描述本發明，但是熟習該項技藝者顯然易知，可以實施各種變更及修改而不脫離下列申請專利範圍所界定之本發明的精神及範圍。
21‧‧‧半導體基板
22‧‧‧硬罩層圖案
22A‧‧‧硬罩層圖案
23‧‧‧第一溝槽
24‧‧‧本體
24A‧‧‧本體
25‧‧‧介電層
25A‧‧‧層間介電層
26‧‧‧柱狀物
27‧‧‧第二溝槽
28‧‧‧閘極介電層
29‧‧‧第一閘極電極
30‧‧‧屏蔽閘極電極
30A‧‧‧初步屏蔽閘極電極
31‧‧‧第一介電層
31A‧‧‧第一介電層
32‧‧‧光阻圖案
33‧‧‧間隙
34‧‧‧第二介電層
34A‧‧‧第二介電層
35‧‧‧凹部
36‧‧‧第二閘極電極
37‧‧‧覆蓋層
38‧‧‧接觸孔
39‧‧‧間隔物
40‧‧‧接觸插塞
41‧‧‧儲存節點
51‧‧‧半導體基板
52‧‧‧硬罩層圖案
52A‧‧‧硬罩層圖案
53‧‧‧本體
53A‧‧‧本體
54‧‧‧柱狀物
55‧‧‧第二溝槽
56‧‧‧閘極介電層
57‧‧‧第一閘極電極
57A‧‧‧初步第一閘極電極
58‧‧‧屏蔽閘極電極
58A‧‧‧初步屏蔽閘極電極
59‧‧‧第一介電層
59A‧‧‧第一介電層
60‧‧‧光阻圖案
61‧‧‧間隙
62‧‧‧第二介電層
62A‧‧‧第二介電層
63‧‧‧第一凹部
64‧‧‧間隔物
65‧‧‧上部分
66‧‧‧第二閘極電極
67‧‧‧覆蓋層
68‧‧‧接觸孔
69‧‧‧接觸插塞
70‧‧‧儲存節點
71‧‧‧第一鈍化層
71A‧‧‧第一鈍化層圖案
72‧‧‧第二鈍化層
72A‧‧‧第二鈍化層圖案
73‧‧‧第一犧牲層
73A‧‧‧第一犧牲層圖案
74‧‧‧第二犧牲層
74A‧‧‧第二犧牲層圖案
75‧‧‧第三鈍化層
75A‧‧‧第三鈍化層圖案
76A‧‧‧初步開口部
76B‧‧‧初步開口部
77A‧‧‧開口部
77B‧‧‧開口部
78‧‧‧電漿摻雜
79‧‧‧源極/汲極區
80‧‧‧導電層
80A‧‧‧未反應導電層
81‧‧‧退火處理
82‧‧‧金屬矽化物
101‧‧‧半導體基板
102‧‧‧埋入式位元線
103‧‧‧柱狀物
104‧‧‧第一閘極電極
105‧‧‧第二閘極電極
106‧‧‧屏蔽閘極電極
107‧‧‧接觸插塞
108‧‧‧電容器
201‧‧‧半導體基板
202‧‧‧埋入式位元線
203‧‧‧柱狀物
204‧‧‧第一閘極電極
205‧‧‧第二閘極電極
206‧‧‧接觸插塞
207‧‧‧電容器
301‧‧‧半導體基板
302‧‧‧埋入式位元線
303‧‧‧柱狀物
304‧‧‧第一閘極電極
305‧‧‧第二閘極電極
306‧‧‧屏蔽閘極電極
307‧‧‧接觸插塞
308‧‧‧電容器
401‧‧‧半導體基板
402‧‧‧埋入式位元線
403‧‧‧柱狀物
404‧‧‧第一閘極電極
405‧‧‧第二閘極電極
406‧‧‧接觸插塞
407‧‧‧電容器
X‧‧‧第二方向
Y‧‧‧第一方向
第1A圖係描述依據本發明之第一實施例的垂直通 道電晶體之視圖。
第1B圖係沿著第1A圖之線A-A’所取得之平面圖。
第1C圖係沿著第1A圖之線B-B’所取得之平面圖。
第2圖係描述一半導體裝置之立體圖，其中將依據本發明之第一實施例的垂直通道電晶體應用至該半導體裝置。
第3A至3I圖係說明一用以製造依據本發明之第一實施例的垂直通道電晶體之示範性方法的平面圖。
第4A至4I圖係沿著第3A至3I圖之線C-C’所取得之剖面圖。
第5A至5C圖係說明一用以製造該半導體裝置之電容器的方法之視圖，其中將依據本發明之第一實施例的垂直通道電晶體應用至該半導體裝置。
第6圖係描述依據本發明之第二實施例的垂直通道電晶體之視圖。
第7圖係描述一半導體裝置之立體圖，其中將依據本發明之第二實施例的垂直通道電晶體應用至該半導體裝置。
第8A至8E圖係說明一用以製造依據本發明之第二實施例的垂直通道電晶體之示範性方法的視圖。
第9圖係描述依據本發明之第三實施例的垂直通道電晶體之視圖。
第10圖係描述一半導體裝置之立體圖，其中將依據本發明之第三實施例的垂直通道電晶體應用至該半導體裝置。
第11A至11J圖係說明一用以製造依據本發明之第三實施例的垂直通道電晶體之示範性方法的視圖。
第12A至12C圖係說明一用以製造該半導體裝置之電容器的方法之視圖，其中將依據本發明之第三實施例的垂直通道電晶體應用至該半導體裝置。
第13圖係描述依據本發明之第四實施例的垂直通道電晶體之視圖。
第14圖係描述一半導體裝置之立體圖，其中將依據本發明之第四實施例的垂直通道電晶體應用至該半導體裝置。
第15A至15F圖係說明一用以製造依據本發明之第四實施例的垂直通道電晶體之示範性方法的視圖。
第16A至16K圖係說明一用以形成該半導體裝置之埋入式位元線的方法之視圖，其中將依據本發明之實施例的垂直通道電晶體應用至該半導體裝置。
101‧‧‧半導體基板
102‧‧‧埋入式位元線
103‧‧‧柱狀物
104‧‧‧第一閘極電極
105‧‧‧第二閘極電極
106‧‧‧屏蔽閘極電極
107‧‧‧接觸插塞
108‧‧‧電容器

Claims (34)

  1. 一種製造垂直通道電晶體之方法，包括：形成具有兩個橫向相對側壁之複數個柱狀物於一基板上；形成一閘極介電層於該等柱狀物之兩個側壁上；形成覆蓋該等柱狀物之任一側壁的第一閘極電極、及覆蓋該等柱狀物之其它側壁且具有比該等第一閘極電極低之高度的屏蔽閘極電極於該閘極介電層上；以及形成與該等第一閘極電極之側壁的上部分連接之第二閘極電極。
  2. 如申請專利範圍第1項之方法，其中該等第一閘極電極及該等屏蔽閘極電極之形成包括：形成分別覆蓋該等柱狀物之兩個側壁的該等第一閘極電極及初步屏蔽閘極電極；以一第一介電層填充在該複數個柱狀物之每一者間的間隙；藉由部分移除該等初步屏蔽閘極電極有一預定深度，形成該等屏蔽閘極電極；以及以一第二介電層填充在該等屏蔽閘極電極之每一者上所形成之間隙。
  3. 如申請專利範圍第2項之方法，其中該等屏蔽閘極電極之形成包括：形成暴露該等初步屏蔽閘極電極之上表面且覆蓋該等第一閘極電極及該等柱狀物之光阻圖案；以及 藉由蝕刻該等初步屏蔽閘極電極之上部分，形成在該等屏蔽閘極電極上之間隙。
  4. 如申請專利範圍第2項之方法，其中該等第二閘極電極之形成包括：藉由部分移除該第一介電層及該第二介電層，形成凹部；以及以一導電層填充該等凹部，以形成該等第二閘極電極。
  5. 如申請專利範圍第1項之方法，進一步包括：在該等第二閘極電極之形成後，使該等第一閘極電極及該等第二閘極電極之上部分凹陷；以及形成一覆蓋層，以填充該等凹陷的上部分。
  6. 如申請專利範圍第1項之方法，其中該等第一閘極電極及該等屏蔽閘極電極之形成包括：形成分別覆蓋該等柱狀物之兩個側壁的初步第一閘極電極及初步屏蔽閘極電極；以一第一介電層填充在該複數個柱狀物之每一者間的間隙；藉由部分移除該等初步屏蔽閘極電極有一預定深度，形成該等屏蔽閘極電極；以一第二介電層填充在該等屏蔽閘極電極之每一者上所形成之間隙；以及使該等初步第一閘極電極、該第一介電層及該第二介電層凹陷有一預定深度，以形成該等第一閘極電極及在該等第一閘極電極上之第一凹部。
  7. 如申請專利範圍第6項之方法，其中該等屏蔽閘極電極之形成包括：形成暴露該等初步屏蔽閘極電極之上表面且覆蓋該等第一閘極電極及該等柱狀物之光阻圖案；以及藉由蝕刻該等初步屏蔽閘極電極之上部分，形成在該等屏蔽閘極電極上之間隙。
  8. 如申請專利範圍第6項之方法，其中該等第二閘極電極之形成包括：形成間隔物於該等第一凹部之兩個側壁上；藉由使該第一介電層凹陷成與該等間隔物自行對準，形成第二凹部；以及以一導電層填充該等第二凹部，以形成該等第二閘極電極。
  9. 如申請專利範圍第1項之方法，其中該等第一閘極電極具有一在一第一方向延伸之線狀垂直閘極結構，以及該等第二閘極電極具有一在相同於該等第一閘極電極之方向延伸的形狀。
  10. 如申請專利範圍第1項之方法，其中該等第一閘極電極包括一氮化鈦層，以及該等第二閘極電極包括一鎢層。
  11. 一種製造垂直通道電晶體之方法，包括：形成具有兩個橫向相對側壁之複數個柱狀物於一基板上；形成一閘極介電層於該等柱狀物之兩個側壁上；形成覆蓋該等柱狀物之兩個側壁的任一側壁之第 一閘極電極；以及形成與該等第一閘極電極之側壁的上部分連接之第二閘極電極。
  12. 如申請專利範圍第11項之方法，其中該等第一閘極電極之形成包括：形成分別覆蓋該等柱狀物之兩個側壁的犧牲閘極電極及該等第一閘極電極；以一第一介電層填充在該複數個柱狀物之每一者間的間隙；藉由移除該等犧牲閘極電極，形成間隙；以及形成一第二介電層，以填充該等間隙。
  13. 如申請專利範圍第12項之方法，其中該等間隙之形成包括：形成暴露該等犧牲閘極電極之上表面且覆蓋該等第一閘極電極及該等柱狀物之光阻圖案；以及蝕刻該等犧牲閘極電極。
  14. 如申請專利範圍第12項之方法，其中該等第二閘極電極之形成包括：藉由部分移除該第一介電層及該第二介電層，形成凹部；以及以一導電層填充該等凹部，以形成該等第二閘極電極。
  15. 如申請專利範圍第11項之方法，進一步包括：在該等第二閘極電極之形成後，使該等第二閘極電極之部分凹陷；以及 形成一覆蓋層，以填充該等凹陷的部分。
  16. 如申請專利範圍第11項之方法，其中該等第一閘極電極之形成包括：形成分別覆蓋該等柱狀物之兩個側壁的初步第一閘極電極及犧牲閘極電極；以一第一介電層填充在該複數個柱狀物之每一者間的間隙；藉由移除該等犧牲閘極電極，形成間隙；形成一第二介電層，以填充該等間隙；以及使該等初步第一閘極電極、該第一介電層及該第二介電層凹陷有一預定深度，以形成該等第一閘極電極及在該等第一閘極電極上之第一凹部。
  17. 如申請專利範圍第16項之方法，其中該等間隙之形成包括：形成暴露該等犧牲閘極電極之上表面且覆蓋該等第一閘極電極及該等柱狀物之光阻圖案；以及蝕刻該等犧牲閘極電極。
  18. 如申請專利範圍第16項之方法，其中該等第二閘極電極之形成包括：形成間隔物於該等第一凹部之兩個側壁；藉由使該第一介電層凹陷成與該等間隔物自行對準，以形成第二凹部；以及以一導電層填充該等第二凹部，以形成該等第二閘極電極。
  19. 如申請專利範圍第11項之方法，進一步包括： 在該等第二閘極電極之形成後，使該等第二閘極電電極之部分凹陷；以及形成一覆蓋層，以填充該等凹陷的部分。
  20. 如申請專利範圍第11項之方法，其中該等第一閘極電極具有一在一第一方向延伸之線狀垂直閘極結構，以及該等第二閘極電極具有一在相同於該等第一閘極電極之方向延伸的形狀。
  21. 如申請專利範圍第11項之方法，其中該等第一閘極電極包括一氮化鈦層，以及該等第二閘極電極包括一鎢層。
  22. 一種製造半導體裝置之方法，包括：形成硬罩層圖案於一半導體基板上；藉由使用該等硬罩層圖案做為蝕刻阻障，蝕刻該半導體基板，以形成本體；形成埋入式位元線於該等本體中；蝕刻該等硬罩層圖案及該等本體之上部分，以形成具有兩個橫向相對側壁之柱狀物；形成第一閘極電極於該等柱狀物之兩個側壁的任一側壁上；形成與該等第一閘極電極之側壁的上部分連接之第二閘極電極；以及形成與該等柱狀物連接之儲存節點。
  23. 如申請專利範圍第22項之方法，進一步包括：形成具有比該等第一閘極電極低之高度的屏蔽閘極電極於該等柱狀物之其它側壁上。
  24. 如申請專利範圍第22項之方法，進一步包括：在該等第二閘極電極之形成後，使該等第一閘極電極及該等第二閘極電極之上部分凹陷有一預定深度；以及以一覆蓋層填充該等凹陷的上部分。
  25. 如申請專利範圍第22項之方法，其中該等第一閘極電極之形成包括：形成分別覆蓋該等柱狀物之兩個側壁的初步第一閘極電極及犧牲閘極電極；以一第一介電層填充在該複數個柱狀物之每一者間的間隙；藉由移除該等犧牲閘極電極，形成間隙；形成一第二介電層，以填充該等間隙；以及使該等初步第一閘極電極、該第一介電層及該第二介電層凹陷有一預定深度，以形成該等第一閘極電極及在該等第一閘極電極上之第一凹部。
  26. 如申請專利範圍第25項之方法，其中該等第二閘極電極之形成包括：形成間隔物於該等第一凹部之兩個側壁上；藉由使該第一介電層凹陷成與該等間隔物自行對準，形成第二凹部；以及以一導電層填充該等第二凹部，以形成該等第二閘極電極。
  27. 如申請專利範圍第26項之方法，進一步包括：在該等儲存節點之形成前，藉由移除該等硬罩層 圖案，形成接觸孔；以及以儲存節點接觸插塞填充該等接觸孔。
  28. 如申請專利範圍第22項之方法，進一步包括：在該等儲存節點之形成前，藉由移除該等硬罩層圖案，形成接觸孔；形成間隔物於該等接觸孔之側壁上；以及以儲存節點接觸插塞填充該等接觸孔。
  29. 一種垂直通道電晶體，包括：複數個柱狀物，其垂直地形成於一基板上且具有兩個橫向相對側壁；一閘極介電層，其形成於該等柱狀物之兩個側壁上；第一閘極電極，其形成於該閘極介電層上方之該等柱狀物的任一側壁上；第二閘極電極，其中該等第二閘極電極之每一者與對應的第一閘極電極之上部分連接；以及屏蔽閘極電極，其形成於該等柱狀物之其它側壁上且具有比該等第一閘極電極低之高度。
  30. 如申請專利範圍第29項之垂直通道電晶體，其中該等第一閘極電極具有一在一第一方向延伸之線狀垂直閘極結構，以及該等第二閘極電極具有一在相同於該等第一閘極電極之方向延伸的形狀。
  31. 如申請專利範圍第29項之垂直通道電晶體，其中該等第一閘極電極包括一氮化鈦層，以及該等第二閘極電極包括一鎢層。
  32. 一種半導體裝置，包括：垂直通道電晶體，其包括在一基板上所形成且具有兩個橫向相對側壁之複數個柱狀物、一在該等柱狀物之兩個側壁上所形成之閘極介電層、及在該閘極介電層上之該等柱狀物的任一側壁上所形成之垂直閘極電極；電容器，其包括與該等柱狀物之上部分連接的儲存節點；埋入式位元線，其與該等柱狀物之下部分連接；以及屏蔽閘極電極，其形成於該等柱狀物之其它側壁上且具有比該等第一閘極電極低之高度。
  33. 如申請專利範圍第32項之半導體裝置，其中該等垂直閘極電極包括：第一閘極電極，其形成於該等柱狀物之任一側壁上；以及第二閘極電極，其中該等第二閘極電極之每一者與一對應第一閘極電極之上部分連接。
  34. 如申請專利範圍第32項之半導體裝置，其中該等第一閘極電極具有一在一第一方向延伸之線狀垂直閘極結構，以及該等第二閘極電極具有一在相同於該等第一閘極電極之方向延伸的形狀。
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