KR20150026116A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체 소자는 지지층 상에 제1 방향으로 떨어져 있고 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 제1 방향의 상부폭은 그 아래의 하부폭보다 작게 형성된 복수개의 패턴 구조물들과, 상기 패턴 구조물들의 양측벽에서 상기 제2 방향으로 연장되면서 상기 제1 방향의 상부폭은 그 아래의 하부폭보다 크게 형성된 확장 패턴들과, 상기 패턴 구조물들 및 확장 패턴들 사이에서 상기 제1 방향 및 제2 방향으로 서로 떨어져 상기 지지층 상에 형성된 복수개의 콘택 패턴들과, 상기 패턴 구조물들 및 확장 패턴들의 상면 및 측면을 덮고 상기 콘택 패턴들과 전기적으로 연결된 복수개의 도전 패턴들을 포함한다.

Description

반도체 소자 및 그 제조방법{semiconductor device and manufacturing method thereof}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 3차원적으로 패턴 구조물들 사이에 위치한 콘택 패턴들과 전기적으로 연결된 도전 패턴들을 구비한 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있고, 소자 높이도 크게 증가하고 있다. 고집적화된 반도체 소자에서, 패턴 구조물들 사이에 위치한 콘택 패턴들과 전기적으로 연결되는 도전 패턴들을 형성하는 공정이 매우 복잡해지고 어려워지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 패턴 구조물들 사이에 위치한 콘택 패턴들에 전기적으로 연결되는 도전 패턴들간의 브릿지 발생을 억제할 수 있는 반도체 소자를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 패턴 구조물들 사이에 위치한 콘택 패턴들에 전기적으로 연결되는 도전 패턴들의 접촉 저항을 감소시킬 수 있는 반도체 소자를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하고자 하는 다른 과제는 패턴 구조물들과, 상기 패턴 구조물들 사이에 위치한 콘택 패턴들에 전기적으로 연결되는 도전 패턴들간의 미스얼라인 마진(misalign margin)을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 지지층 상에 제1 방향으로 서로 떨어져 있고 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 제1 방향의 상부폭은 그 아래의 하부폭보다 작게 형성된 복수개의 패턴 구조물들과, 상기 패턴 구조물들의 양측벽에서 상기 제2 방향으로 연장되면서 상기 제1 방향의 상부폭은 그 아래의 하부폭보다 크게 형성된 확장 패턴들과, 상기 패턴 구조물들 및 확장 패턴들 사이에서 상기 제1 방향 및 제2 방향으로 서로 떨어져 상기 지지층 상에 형성된 복수개의 콘택 패턴들과, 상기 패턴 구조물들 및 확장 패턴들의 상면 및 측면을 덮고 상기 콘택 패턴들과 전기적으로 연결된 복수개의 도전 패턴들을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 패턴 구조물들 및 확장 패턴들은 상기 제2 방향으로 연장된 라인형 패턴들일 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 도전 패턴들은 상기 제1 방향 및 제2 방향으로 서로 떨어진 아일랜드형 패턴들일 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 패턴 구조물들은 제2 방향으로 연장하는 최외각부에 형성된 적어도 하나의 스페이서를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 확장 패턴들은 상기 스페이서들 상에 형성된 확장 스페이서들일 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 콘택 패턴들 상에서 상기 확장 패턴들 사이의 하부 이격 거리가 그 상부의 상부 이격 거리보다 클 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 패턴 구조물들은 바디 패턴들과 상기 바디 패턴들의 양측벽에 형성된 적어도 하나의 스페이서를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 패턴 구조물들을 구성하는 스페이서들중 어느 하나는 에어 스페이서일 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 도전 패턴들은 상기 제2 방향을 따라서 지그재그로 형태로 서로 인접하는 상기 패턴 구조물들 및 확장 패턴들의 우측벽 및 좌측벽에 번갈아 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 지지층 상에 서로 떨어져 형성되어 있고. 상부폭이 하부폭보다 작은 적어도 하나의 스페이서를 포함한 복수개의 패턴 구조물들과, 상기 패턴 구조물들의 스페이서 상에 상부폭이 하부폭보다 크게 형성된 확장 패턴들과, 상기 패턴 구조물들 및 확장 패턴들 사이의 상기 지지층 상에 형성된 콘택 패턴들과, 상기 패턴 구조물들 및 확장 패턴들의 상면 및 측면을 덮고 상기 콘택 패턴들과 전기적으로 연결된 복수개의 도전 패턴들을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 패턴 구조물들에 포함된 스페이서는 에어 스페이서를 포함하는 다중막 스페이서일 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 확장 패턴들은 상부에서 하부 방향으로 수직 형태의 프로파일을 가질 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 확장 패턴들은 상기 패턴 구조물들에 포함된 상기 스페이서 상에 형성된 확장 스페이서일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 확장 패턴들은 상기 패턴 구조물들의 상부의 상부 영역, 및 상기 패턴 구조물들의 상부 영역보다 아래의 중간 영역에 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상에 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 떨어져 형성된 복수개의 워드 라인들과, 상기 워드 라인들과 수직하게 연장되어 형성되고 상기 제1 방향으로는 서로 떨어져 형성된 복수개의 비트 라인 구조체들과, 상기 비트 라인 구조체들의 양측벽에 형성되고 상부폭이 하부폭보다 작게 형성된 적어도 하나의 스페이서와, 상기 워드 라인들 사이 및 비트 라인 구조체들 사이의 상기 기판 상에 서로 떨어져 형성된 콘택 패턴들과, 상기 스페이서의 양측에 형성되고 상부폭이 하부폭보다 크게 형성된 확장 스페이서들과, 상기 비트 라인 구조체들, 적어도 하나의 스페이서 및 확장 스페이서들의 상면 및 측면을 덮고 상기 콘택 패턴들과 전기적으로 연결된 복수개의 랜딩 패드들을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 비트 라인 구조체들 및 확장 스페이서들의 전체 상부폭은 전체 하부폭보다 클 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 비트 라인 구조체들의 양측벽에 형성된 상기 스페이서는 에어 스페이서일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 확장 스페이서들에 의해 오픈되는 상기 콘택 패턴들의 오픈 면적은 상부보다 하부가 클 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 랜딩 패드들과 콘택 패턴들과의 접촉 면적은 상기 비트라인 구조체들 및 스페이서들의 상부 영역에서보다 하부 영역에서 클 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 랜딩 패드들은 상기 제2 방향을 따라서 지그재그로 형태로 서로 인접하는 상기 비트 라인 구조체들 및 확장 스페이서들의 우측벽 및 좌측벽에 번갈아 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 지지층 상에 서로 떨어져 있고 상부폭이 하부폭보다 작은 적어도 하나의 스페이서를 포함하는 복수개의 패턴 구조물들을 형성하는 단계와, 상기 패턴 구조물들 사이의 상기 지지층 상에 상기 패턴 구조물들보다 낮은 높이로 콘택 패턴들을 형성하는 단계와, 상기 패턴 구조물들을 구성하는 스페이서들 상에 상부폭이 하부폭보다 크게 확장 패턴들을 형성하는 단계와, 상기 패턴 구조물들 및 확장 패턴들의 상면 및 측면을 덮고 상기 콘택 패턴들과 전기적으로 연결된 복수개의 도전 패턴들을 형성하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 패턴 구조물들에 포함된 스페이서를 다중막 스페이서로 형성하고, 상기 다중막 스페이서 내에 에어 스페이서를 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 확장 패턴들을 형성하는 단계는, 상기 상부폭이 하부폭보다 크도록 스텝 커버리지를 조절하여 상기 패턴 구조물들 및 콘택 패턴들 상에 상부폭이 하부폭보다 크게 확장막을 형성하는 단계와, 상기 확장막을 식각하여 상기 패턴 구조물들의 스페이서들 상에 상기 확장 패턴들을 완성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 확장막을 형성하는 단계는 사이클릭 화학기상증착법(CVD법)을 이용하여 형성할 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 확장 패턴들은 상기 패턴 구조물들의 상부의 상부 영역 및 상기 패턴 구조물들의 상부 영역에서보다 아래의 중간 영역에서 형성하고, 상기 패턴 구조물들의 상부의 중간 영역 아래의 하부 영역에는 보강 확장 패턴들을 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 지지층 상에 제1 방향으로 서로 떨어져 있고 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 제1 방향의 상부 이격 거리가 그 아래의 하부 이격 거리보다 작게 형성된 복수개의 패턴 구조물들과, 상기 패턴 구조물들의 양측벽에서 상기 제2 방향으로 연장되면서 상기 제1 방향의 상부폭은 그 아래의 하부폭보다 크게 형성된 확장 패턴들과, 상기 패턴 구조물들 및 확장 패턴들의 상면 및 측면을 덮고 서로 전기적으로 절연된 복수개의 도전 패턴들을 포함한다.
본 발명의 기술적 사상의 일 실시예에서, 상기 패턴 구조물은 바디 도전 패턴과 그 상부에 형성된 절연 패턴을 포함하며, 상기 확장 패턴은 상기 절연 패턴의 일 측벽 상부에 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에서, 상기 패턴 구조물은 비트 라인을 포함하고, 상기 확장 패턴은 상기 비트 라인의 일측벽에 형성된 스페이서일 수 있다.
본 발명의 기술적 사상의 일 실시예에서, 상기 패턴 구조물은 비트 라인을 포함하고, 상기 비트 라인들 사이의 상기 지지층 상에 상기 비트 라인보다 낮은 높이로 매몰 콘택이 형성되어 있을 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 패턴 구조물들의 양측벽에 확장 패턴들을 형성함으로써 패턴 구조물들 및 확장 패턴들의 상부 면적을 증가시킬 수 있다. 이에 따라, 패턴 구조물들 사이에 위치한 콘택 패턴들과 연결된 도전 패턴들을 형성할 때, 패턴 구조물들과 도전 패턴들간의 미스얼라인 마진(misalign margin)을 증가시킬 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 패턴 구조물들의 양측벽에 확장 패턴들을 형성함으로써 패턴 구조물들의 측벽 경사 프로파일을 수직 형태로 할 수 있다. 이에 따라, 패턴 구조물들 사이에 위치한 콘택 패턴들과 연결된 도전 패턴들을 형성할 때, 도전 패턴들간의 브릿지 발생을 억제할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 패턴 구조물들의 양측벽에 상부폭을 하부폭보다 크게 하여 확장 패턴들을 형성한다. 패턴 구조물들 및 확장 패턴들의 상부 면적은 크게 형성하고 하부 면적은 작게 형성함으로써 패턴 구조물들 사이에 위치하는 콘택 패턴들의 오픈 면적을 크게 할 수 있다.
이에 따라, 패턴 구조물들 사이에 위치한 콘택 패턴들과 연결된 도전 패턴들을 형성할 때, 오픈 면적이 큰 콘택 패턴들과 연결되는 도전 패턴들의 접촉 저항을 감소시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃도이다.
도 2는 도 1의 II-II에 따른 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 단면도이다.
도 4 내지 도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명한 단면도들이다.
도 8 내지 도 11은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명한 단면도들이다.
도 12 내지 도 14는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명한 단면도들이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 레이아웃도이다.
도 16 내지 도 19는 본 발명의 일 실시예에 따라 도 15의 반도체 소자 및 그 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 20 내지 도 25는 본 발명의 일 실시예에 따라 도 15의 반도체 소자 및 그 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 26은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 시스템이다.
도 27은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 메모리 카드이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것이다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃도이고, 도 2는 도 1의 II-II에 따른 단면도이다.
구체적으로, 지지층(5) 상에 제1 방향(X축 방향)으로 연장되고 제1 방향과 수직한 제2 방향(Y축 방향)으로 떨어져 복수개의 제1 패턴 구조물들(6)이 형성되어 있다. 지지층(5)은 기판이나 절연층일 수 있다. 제1 패턴 구조물들(6)은 워드 라인일 수 있다. 제1 패턴 구조물들(6)은 제1 방향으로 연장되어 형성된 라인형 패턴들일 수 있다.
지지층(5) 상에 제1 방향(X축 방향)으로 떨어져 있고 제1 방향과 수직한 제2 방향(Y축 방향)으로 연장되어 복수개의 제2 패턴 구조물들(11)이 형성되어 있다. 제2 패턴 구조물들(11)은 제2 방향으로 연장되어 형성된 라인형 패턴들일 수 있다. 제2 패턴 구조물들(11)은 반도체 소자에서 비트 라인 구조체(또는 비트 라인) 및 비트라인 구조체의 양측벽에 형성된 스페이서들을 포함할 수 있다. 제1 패턴 구조물들(6)과 제2 패턴 구조물들(11)간에는 절연층(미도시)으로 절연될 수 있다.
제2 패턴 구조물들(11)은 제2 방향(Y축 방향)으로 연장하는 최외각부에 적어도 하나의 스페이서(9)를 포함할 수 있다. 제2 패턴 구조물들(11)은 도 2에 도시한 바와 같이 바디 패턴들(7)과 바디 패턴들(7)의 양측벽에 형성된 적어도 하나의 스페이서(9)를 포함할 수 있다. 바디 패턴들(7)은 반도체 소자에서 비트 라인 구조체일 수 있다. 바디 패턴들(7)은 도전 패턴들(7a, 바디 도전 패턴들) 및 그 상부에 형성된 절연 패턴들(7b)을 포함할 수 있다.
스페이서들(9)은 제1 방향의 상부폭(10a)이 하부폭(10b)보다 작을 수 있다. 스페이서들(9)의 상부폭(10a)은 반도체 제조 공정시 식각되어 작아질 수 있다. 이에 따라, 스페이서들(9)을 포함하는 제2 패턴 구조물들(11)도 제1 방향의 상부폭이 하부폭보다 작을 수 있다.
스페이서들(9)은 다중막으로 구성된 다중막 스페이서일 수 있다. 스페이서들(9)은 절연막 스페이서일 수 있다. 스페이서들(9)은 바디 패턴들(7)의 양측벽에 순차적으로 형성된 제1 스페이서들(9a), 제2 스페이서들(9b) 및 제3 스페이서들(9c)일 수 있다. 제1 스페이서들(9a), 및 제3 스페이서들(9c)은 질화막으로 구성될 수 있다. 제2 스페이서들(9b)은 산화막으로 구성될 수 있다. 제2 패턴 구조물들(11)을 구성하는 스페이서들(9)중 어느 하나는 에어 스페이서(air spacer)일 수 있다. 예컨대, 제2 스페이서들(9b)은 에어 스페이서일 수 있다.
도 1에 도시한 바와 같이 제2 패턴 구조물들(11)의 양측벽에서 제2 방향으로 연장되어 확장 패턴들(13)이 형성되어 있다. 확장 패턴들(13)은 제2 방향으로 연장된 라인형 패턴들일 수 있다. 확장 패턴들(13)은 비트 라인 구조체(또는 비트 라인 패턴들)의 양측벽에 형성된 확장 스페이서들일 수 있다.
도 2에 도시한 바와 같이 확장 패턴들(13)은 제2 패턴 구조물들(11)의 표면과 대등한 높이로 제2 패턴 구조물들(11)의 양측벽에 제3 방향(Z축 방향)으로 형성되어 있다. 제3 방향(Z축 방향)은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)을 구성하는 평면과 수직한 방향일 수 있다. 확장 패턴들(13)은 제2 패턴 구조물들(11)을 구성하는 스페이서들(9) 상에 형성될 수 있다. 확장 패턴들(13)은 상부에서 하부 방향으로 수직 형태의 프로파일을 가질 수 있다. 확장 패턴들(13)은 제2 패턴 구조물들(11)을 구성하는 스페이서들(9) 상에 형성된 확장 스페이서들일 수 있다.
도 2에 도시한 바와 같이 확장 패턴들(13)은 제2 패턴 구조물들(11)의 표면과 대등한 높이로 형성되면서 제1 방향의 상부폭(25a)은 그 아래의 중간폭(25b)보다 크게 형성되어 있다.
도 2에서, 참조번호 41, 43 및 45는 각각 제2 패턴 구조물들(11)의 상부 영역, 중간 영역 및 하부 영역일 수 있다. 확장 패턴들(13)은 제2 패턴 구조물들(11)의 상부의 상부 영역(41) 및 제2 패턴 구조물들(11)의 상부 영역(41)에서보다 아래의 중간 영역(43)에 형성될 수 있다. 일 실시예에서, 도 2에서는 도시하지 않았지만 확장 패턴들(13)은 제2 패턴 구조물들(11)의 하부 영역(45)에도 형성될 수 있다.
제2 패턴 구조물들(11) 및 확장 패턴들(13)의 상부 전체폭(23a)은 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 하부 전체폭(23b)보다 클 수 있다. 도 2에서, 참조번호 23b는 제2 패턴 구조물들(11)의 폭만을 표시하였으나, 확장 패턴들(13)이 제2 패턴 구조물들(11)의 하부 영역(45)에도 형성될 수 있어 하부 전체폭(23b)는 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 전체폭이 될 수 있다.
제2 패턴 구조물들(11)의 양측에 확장 패턴들(13)을 형성함으로써, 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 상부 면적은 증가될 수 있고, 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 측벽 경사 프로파일을 수직 형태로 할 수 있다.
제2 패턴 구조물들(11) 및 확장 패턴들(13)의 상부 면적을 증가시킬 경우, 후 공정에서 사진식각공정으로 도전 패턴들(19)을 형성할 때 제2 패턴 구조물들(11)과 도전 패턴들(19)간의 미스얼라인 마진을 증가시킬 수 있다.
또한, 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 측벽 경사 프로파일을 수직 형태로 할 경우, 후공정에서 사진식각공정으로 도전 패턴들(19)을 형성할 때 도전 패턴들(19) 간의 브릿지 발생을 억제할 수 있다.
지지층(5) 상에 제2 패턴 구조물들(11) 및 확장 패턴들(13) 사이에서 제1 방향 및 제2 방향으로 서로 떨어져 복수개의 콘택 패턴들(17)이 형성되어 있다. 콘택 패턴들(17)은 제1 패턴 구조물들(6) 사이에 형성될 수 있다. 콘택 패턴들(17)은 콘택 플러그일 수 있다. 콘택 패턴들(17)은 반도체 소자에서는 매몰 콘택(buried contact, BC 콘택)일 수 있다. 콘택 패턴들(17)은 도전막으로 형성될 수 있다.
확장 패턴들(13)로 인하여 콘택 패턴들(17) 상의 제2 패턴 구조물들(11) 및 확장 패턴들(13) 사이의 하부 이격 거리(29)가 그 상부의 상부 이격 거리(27)보다 클 수 있다.
다시 말해, 확장 패턴들(13)로 인하여 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 상부 면적은 크게 형성하고 하부 면적은 작게 형성할 수 있다. 이에 따라, 제2 패턴 구조물들(11) 및 확장 패턴들(13) 사이에 위치하는 콘택 패턴들(17)의 오픈 면적은 상부보다 하부를 크게 할 수 있다. 콘택 패턴들(17)의 오픈 면적을 상부보다 하부를 크게 할 경우 후에 형성되는 도전 패턴들(19)의 접촉 저항을 감소시킬 수 있다.
제2 패턴 구조물들(11) 및 확장 패턴들(13)로부터 콘택 패턴들(17)의 상면 및 측면을 덮고 콘택 패턴들(17)과 전기적으로 연결된 복수개의 도전 패턴들(19)이 형성되어 있다. 도전 패턴들(19)은 제1 패턴 구조물들(6), 제2 패턴 구조물들(11) 및 확장 패턴들(13), 콘택 패턴들(17)이 형성된 지지층(5)의 전면에 도전 물질막을 형성한 후, 사진식각공정으로 패터닝하여 형성될 수 있다.
도전 패턴들(19)은 제1 방향 및 제2 방향으로 서로 떨어져 형성된 아일랜드형 패턴들일 수 있다. 도전 패턴들(19)은 반도체 소자에서 랜딩 패드들일 수 있다. 앞서 설명한 바와 같이 도전 패턴들(19)은 하부폭보다 상부폭이 큰 확장 패턴들(13)로 인하여 브릿지 발생을 억제하면서도 접촉 저항도 낮게 형성할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 단면도이다.
구체적으로, 도 3은 도 1의 II-II에 따른 단면도이다. 도 3의 반도체 소자는 도 2와 비교할 때 제2 패턴 구조물들(11)의 하부 영역(45)에 보강 확장 패턴들(31)이 더 형성되어 있는 것을 제외하고는 동일하다.
도 3의 반도체 소자는 제2 패턴 구조물들(11)의 하부 영역(45)에 보강 확장 패턴들(31)이 더 형성되어 있다. 제2 패턴 구조물들(11)에 포함된 스페이서들(9)의 양측벽에 보강 확장 패턴들(31)이 형성되어 있다. 보강 확장 패턴들(31)은 질화막으로 형성할 수 있다.
보강 확장 패턴들(31)은 점선으로 표시한 바와 같이 폭을 다양하게 형성할 수 있다. 예컨대, 보강 확장 패턴들(31)의 폭(25c)은 확장 패턴들(13)의 중간폭(25b)과 같을 수 있다. 보강 확장 패턴들(31)의 폭은 확장 패턴들(13)의 중간폭(25b)보다 작을 수 있다. 보강 확장 패턴들(31)은 제2 패턴 구조물들(11)의 하부 영역(45)을 보강하기 위하여 형성될 수 있다. 보강 확장 패턴들(31)은 질화막으로 형성될 수 있다.
도 4 내지 도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명한 단면도들이다. 도 4 내지 도 7은 도 1의 II-II에 따른 단면도일 수 있고, 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다.
도 4를 참조하면, 지지층(5) 상에 제2 패턴 구조물들(11)을 형성한다. 제2 패턴 구조물들(11)은 앞서 설명한 바와 같이 바디 패턴들(7)과 바디 패턴들(7)의 양측벽에 형성된 적어도 하나의 스페이서들(9)을 포함할 수 있다. 바디 패턴들(7)은 도전 패턴들(7a) 및 그 상부에 형성된 절연 패턴들(7b)을 포함할 수 있다.
스페이서들(9)은 제1 스페이서들(9a), 제2 스페이서들(9b) 및 제3 스페이서들(9c)을 포함할 수 있다. 스페이서들(9)은 상부폭(10a)이 하부폭(10b)보다 작을 수 있다. 스페이서들(9)들의 상부폭(10a)은 반도체 제조 공정시 식각되어 작아질 수 있다.
지지층(5) 상의 제2 패턴 구조물들(11) 사이에는 콘택 패턴들(17)을 형성한다. 콘택 패턴들(17)은 제2 패턴 구조물들(11)이 형성된 지지층(5)의 전면에 도전물질막을 형성한 후, 에치백하여 형성할 수 있다. 콘택 패턴들(17)은 콘택 플러그일 수 있다.
제2 패턴 구조물들(11) 및 콘택 패턴들(17)이 형성된 지지층의 전면에 확장막(51)을 형성한다. 확장막(51)은 제2 패턴 구조물들(11)의 양측벽 및 표면과, 콘택 패턴들(17)의 표면에 형성될 수 있다. 확장막(51)은 절연막, 예컨대 질화막으로 형성할 수 있다.
확장막(51)은 스텝 커버리지를 좋지 않게 함으로써 제2 패턴 구조물들(11)의 표면을 따라 균일한 두께로 형성되지 않게 한다. 확장막(51)은, 제2 패턴 구조물들(11)의 상부 영역(41)에 형성된 상부폭(20a)이 중간 영역(43)에 형성된 중간폭(20b)보다 크게 형성할 수 있다. 확장막(51)은, 제2 패턴 구조물들(11)의 중간 영역(43)에 형성된 중간폭(20b)이 하부 영역(45)에 형성된 하부폭(20c)보다 크게 형성할 수 있다.
확장막(51)은 역 U자형 형태로 형성될 수 있으며, 전체적으로 상측 부분의 폭이 크고 하측 부분의 폭이 작을 수 있다. 확장막(51)은 제2 패턴 구조물들(11)의 상측 모양을 커버하도록 형성할 수 있다. 확장막(51)의 형성으로 인해 제2 패턴 구조물들(11) 및 확장막(51)의 상부 면적은 증가될 수 있다.
확장막(51)은 다양한 방법으로 형성할 수 있다. 일 실시예에서, 확장막(51)은 스텝 커버리지가 불량한 물리화학증착법(PVD)에 의하여 형성할 수 있다. 일 실시예에서, 확장막(51)은 스텝 커버리지가 불량하게 사이클릭(Cyclic) 화학기상증착법(CVD)을 이용하여 형성할 수 있다. 사이클릭 화학기상증착법은 원자층 증착법(ALD)과 화학기상증착법을 혼용하여 박막을 증착하는 방법이다. 사이클릭 화학기상증착법은 원자층 증착법과 같이 주기적으로 반응물들을 공급하고 배출하지만 반응물을 완전히 배출시키지 않고 반응물들 간의 화학반응을 일으켜 증착 속도를 증가시켜 스텝 커버리지를 조절하는 방법이다.
도 5를 참조하면, 확장막(51)을 식각하여 확장 패턴들(13)을 형성한다. 일 실시예에서, 확장 패턴들(13)은 도 2와는 다르게 제2 패턴 구조물들(11)의 표면 상부에도 형성될 수 있다. 일 실시예에서, 확장막(51)을 식각할 때 확장 패턴들(13)을 도 2에 도시한 바와 같이 제2 패턴 구조물들(11)의 표면에 맞추어 형성할 수도 있다.
제2 패턴 구조물들(11)의 양측에 확장 패턴들(13)을 형성함으로써, 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 상부 면적은 증가될 수 있다. 일 실시예에서, 확장막(51)을 상측 부분을 더 식각하여 도 2에서 도시한 바와 같이 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 측벽 경사 프로파일을 수직 형태로 할 수도 있다.
확장 패턴들(13)은 제2 패턴 구조물들(11)의 표면과 대등한 높이로 형성되면서 확장막(51)의 스텝 커버리지에 따라 상부폭(25a)은 그 아래의 중간폭(25b)보다 크게 형성될 수 있다. 확장 패턴들(13)은 제2 패턴 구조물들(11)의 하부 영역(45)에는 형성되어 있지 않을 수 있다. 확장막(51)의 식각에 의하여 확장 패턴들(13)은 콘택 패턴들(17) 상에는 형성되지 않는다.
도 6을 참조하면, 제2 패턴 구조물들(11) 및 확장 패턴들(13) 사이를 매립하도록 도전 물질막(55)을 형성한다. 일 실시예에서, 도전 물질막(55)은 배리어막, 예컨대 Ti/TiN막과 텅스텐막의 복합막으로 형성할 수 있다. 도전 물질막(55) 상에 사진공정을 이용하여 포토레지스트 패턴(56)을 형성한다. 포토레지스트 패턴(56)은 앞서 도 1의 도전 패턴들(19)의 레이아웃에 해당하는 부분에 형성될 수 있다.
도 7을 참조하면, 앞서의 포토레지스트 패턴(56)을 식각 마스크로 도전 물질막(55)을 식각하여 도전 패턴들(19)을 형성한다. 도전 물질막(55)의 식각 깊이는 다양하게 조절할 수 있다. 예컨대, 도전 물질막(55)을 깊게 식각하여 콘택 패턴들(17)에 더 근접하게 할 수 있다.
앞서 공정에서 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 상부 면적을 증가시키고, 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 측벽 경사 프로파일을 수직 형태로 형성한다. 이에 따라, 사진식각공정으로 도전 패턴들(19)을 형성할 때, 제2 패턴 구조물들(11)과 도전 패턴들(19)간의 미스얼라인 마진을 증가시킬 수 있고 도전 패턴들(19)간의 브릿지 발생을 억제할 수 있다.
또한, 앞서 설명한 바와 같이 상부폭(25a)이 중간폭(25b)보다 크게 형성된 확장 패턴들(13)로 인하여, 콘택 패턴들(17) 상에서 제2 패턴 구조물들(11) 및 확장 패턴들(13) 사이에 위치하는 콘택 패턴들(17)의 오픈 면적을 크게 할 수 있다. 콘택 패턴들(17)의 오픈 면적을 크게 할 경우, 도전 패턴들(19)의 접촉 저항을 감소시킬 수 있다.
도 8 내지 도 11은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명한 단면도들이다. 도 8 내지 도 11은 도 1의 II-II에 따른 단면도일 수 있고, 도 1 내지 도 3 및, 도 4 내지 7과 동일한 참조번호는 동일한 부재를 나타낸다. 도 8 내지 도 11은 확장막(51) 상에 제2 확장막(52)을 형성하고, 제2 패턴 구조물들(11)의 하부 영역(45)에도 확장 패턴들(13a)이 형성된 것을 제외하고는 도 4 내지 도 7과 동일하다.
도 8을 참조하면, 지지층(5) 상에 제2 패턴 구조물들(11)을 형성한다. 제2 패턴 구조물들(11)은 바디 패턴들(7) 및 스페이서들(9)을 포함할 수 있다. 스페이서들(9)은 상부폭(10a)이 하부폭(10b)보다 작을 수 있다. 스페이서들(9)들의 상부폭(10a)은 반도체 제조 공정시 식각되어 작아질 수 있다. 지지층(5) 상의 제2 패턴 구조물들(11) 사이에는 콘택 패턴들(17)을 형성한다.
제2 패턴 구조물들(11) 및 콘택 패턴들(17)이 형성된 지지층(5)의 전면에 확장막(51)을 형성한다. 확장막(51)은 제2 패턴 구조물들(11)의 양측벽 및 표면과, 콘택 패턴들(17)의 표면에 형성될 수 있다. 확장막(51)은 절연막, 예컨대 질화막으로 형성할 수 있다.
확장막(51)은 스텝 커버리지를 좋지 않게 함으로써 제2 패턴 구조물들(11)의 표면을 따라 균일한 두께로 형성되지 않게 한다. 확장막(51)은 앞서 설명한 바와 같이 상부폭(도 4의 20a)이 중간폭(도 4의 20b)이나 하부폭(도 4의 20c)보다 크게 형성한다. 확장막(51)의 형성 방법은 앞서 설명한 바와 같다.
확장막(51) 상에 제2 확장막(52)을 형성한다. 제2 확장막(52)은 확장막(51)의 표면을 따라 균일하게 형성될 수 있다. 제2 확장막(52)은 제2 패턴 구조물들(11)의 상부 영역(41)을 더 두껍게 형성하고, 제2 패턴 구조물들(11)의 하부 영역(45)을 보호하기 위하여 형성할 수 있다. 제2 확장막(52)은 제1 확장막(51)과 동일한 막으로 형성할 수 있다. 제2 확장막(52)은 절연막, 예컨대 질화막으로 형성할 수 있다.
확장막(51) 및 제2 확장막(52)은, 제2 패턴 구조물들(11)의 상부 영역(41)에 형성된 상부폭이 중간 영역(43)에 형성된 중간폭보다 크게 형성할 수 있다. 확장막(51) 및 제2 확장막(52)은, 제2 패턴 구조물들(11)의 중간 영역(43)에 형성된 중간폭이 하부 영역(45)에 형성된 하부폭보다 크게 형성할 수 있다.
도 9를 참조하면, 확장막(51) 및 제2 확장막(52)을 식각하여 확장 패턴들(13a)을 형성한다. 일 실시예에서, 확장막(51) 및 제2 확장막(52)을 식각할 때 제2 패턴 구조물들(13)의 표면 상부에도 형성될 수 있다. 일 실시예에서, 확장막(51) 및 제2 확장막(52)을 식각할 때 도 2에 도시한 바와 같이 확장 패턴들(13a)을 제2 패턴 구조물들(13)의 표면에 맞추어 형성할 수 있다.
본 실시예에서, 확장 패턴들(13a)은 도 2와는 다르게 제2 패턴 구조물들(11)의 하부 영역에도 형성될 수 있다. 확장 패턴들(13a)은 제2 패턴 구조물들(11)의 상부 영역(41), 중간 영역(43) 및 하부 영역(45) 모두에 형성될 수 있다.
제2 패턴 구조물들(11)의 양측에 확장 패턴들(13a)을 형성함으로써, 제2 패턴 구조물들(11) 및 확장 패턴들(13a)의 상부 면적은 증가될 수 있다. 일 실시예에서, 확장막(51) 및 제2 확장막(52)의 상측 부분을 더 식각하여 도 2에서 도시한 바와 같이 제2 패턴 구조물들(11) 및 확장 패턴들(13a)의 측벽 경사 프로파일을 수직 형태로 할 수도 있다.
확장 패턴들(13a)은 제2 패턴 구조물들(11)의 표면과 대등한 높이로 형성되면서 상부폭(25a)은 그 아래의 중간폭(25b)이나 하부폭(25d)보다 크게 형성되어 있다. 제2 확장막(52)으로 인하여 확장 패턴들(13a)은 제2 패턴 구조물들(11)의 하부 영역(45)에도 형성될 수 있다.
도 10을 참조하면, 앞서 도 6에 설명한 바와 같이 제2 패턴 구조물들(11) 및 확장 패턴들(13a) 사이를 매립하도록 도전 물질막(55)을 형성한다. 도전 물질막(55) 상에 사진공정을 이용하여 포토레지스트 패턴(56)을 형성한다. 포토레지스트 패턴(56)은 앞서 도 1의 도전 패턴들(19)의 레이아웃에 해당될 수 있다.
도 11을 참조하면, 앞서 도 7에서 설명한 바와 같이 포토레지스트 패턴(56)을 식각 마스크로 도전 물질막(55)을 식각하여 도전 패턴들(19)을 형성한다. 제2 패턴 구조물들(11) 및 확장 패턴들(13a)의 상부 면적을 증가시키고, 제2 패턴 구조물들(11) 및 확장 패턴들(13a)의 측벽 경사 프로파일을 수직 형태로 형성한다. 이에 따라, 사진식각공정으로 도전 패턴들(19)을 형성할 때 제2 패턴 구조물들(11)과 도전 패턴들(19)간의 미스얼라인 마진이 증가할 수 있고, 도전 패턴들(19)간의 브릿지 발생을 억제할 수 있다.
또한, 앞서 설명한 바와 같이 확장 패턴들(13a)로 인하여, 제2 패턴 구조물들(11) 및 확장 패턴들(13a) 사이에 위치하는 콘택 패턴들(17)의 오픈 면적을 크게 할 수 있다. 콘택 패턴들(17)의 오픈 면적을 크게 할 경우, 도전 패턴들(19)의 접촉 저항을 감소시킬 수 있다.
도 12 내지 도 14는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명한 단면도들이다. 도 8 내지 도 11은 도 1의 II-II에 따른 단면도일 수 있고, 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다. 도 12 내지 도 13은 제2 패턴 구조물들(11)의 하부 영역(45)에 보강 확장 패턴들(31)이 형성된 것을 제외하고는 도 4 내지 도 7과 동일하다.
도 12를 참조하면, 앞서 도 4 및 도 5에 설명한 바와 같이 지지층(5) 상에 제2 패턴 구조물들(11) 및 확장 패턴들(13)을 형성한다. 제2 패턴 구조물들(11)은 바디 패턴들(7) 및 스페이서들(9)을 포함할 수 있다. 스페이서들(9)은 상부폭(10a)이 하부폭(10b)보다 작을 수 있다. 스페이서들(9)들의 상부폭(10a)은 반도체 제조 공정시 식각되어 작아질 수 있다. 지지층(5) 상의 제2 패턴 구조물들(11) 사이에는 콘택 패턴들(17)을 형성한다.
확장 패턴들(13)은 제2 패턴 구조물들(11)의 양측벽 및 표면과, 콘택 패턴들(17)의 표면에 형성될 수 있다. 확장 패턴들(13)은 제2 패턴 구조물들(11)의 상부 영역(41) 및 중간 영역(43)에 형성한다.
이어서, 추가적으로 제2 패턴 구조물들(11)의 하부 영역(45)에 보강 확장 패턴들(31)을 형성한다. 보강 확장 패턴들(31)은 제2 패턴 구조물들(11)의 하부 영역(45)을 보강하기 위하여 형성한다. 보강 확장 패턴들(31)의 폭(25c)은 도 3에서 설명한 바와 같이 확장 패턴들(13)의 중간폭(25b)과 같거나 작을 수 있다. 도 12에서는, 보강 확장 패턴들(31)의 폭(25c)은 확장 패턴들(13)의 중간폭(25b)보다 작은 것을 표시한다.
앞서 설명한 바와 같이 제2 패턴 구조물들(11)의 양측에 확장 패턴들(13)을 형성함으로써, 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 상부 면적은 증가될 수 있다. 확장 패턴들(13)은 제2 패턴 구조물들(11)의 표면과 대등한 높이로 형성되면서 상부폭(25a)은 그 아래의 중간폭(25b)이나 하부폭보다 보다 크게 형성되어 있다.
도 13을 참조하면, 앞서 설명한 바와 같이 제2 패턴 구조물들(11) 및 확장 패턴들(13) 사이를 매립하도록 지지층(5) 상에 도전 물질막(55)을 형성한다. 도전 물질막(55) 상에 사진공정을 이용하여 포토레지스트 패턴(56)을 형성한다. 포토레지스트 패턴(56)은 앞서 도 1의 도전 패턴들(19)의 레이아웃에 해당될 수 있다.
도 14를 참조하면, 포토레지스트 패턴(56)을 식각 마스크로 도전 물질막(55)을 식각하여 도전 패턴들(19)을 형성한다. 앞서 설명한 바와 같이 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 상부 면적을 증가시키고, 제2 패턴 구조물들(11) 및 확장 패턴들(13)의 측벽 경사 프로파일을 수직형태로 할 수 있다. 이에 따라, 사진식각공정으로 도전 패턴들(19)을 형성할 때 제2 패턴 구조물들(11)도전 패턴들(19)간의 미스얼라인 마진을 증가시킬 수 있고, 도전 패턴들(19)간의 브릿지 발생을 억제할 수 있다.
앞서 설명한 바와 같이 확장 패턴들(13)로 인하여, 제2 패턴 구조물들(11) 및 확장 패턴들(13) 사이에 위치하는 콘택 패턴들(17)의 오픈 면적을 크게 할 수 있다. 콘택 패턴들(17)의 오픈 면적을 크게 할 경우, 도전 패턴들(19)의 접촉 저항을 감소시킬 수 있다.
이하에서는 앞서 도 1 내지 도 14의 본 발명의 기술적 사상에 의한 반도체 소자 및 그 제조 방법을 메모리 소자에 적용한 것의 일 실시예를 설명한다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 레이아웃도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(100)는 복수의 활성 영역들(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 16a의 110) 상에 형성된 소자 분리막(도 16a의 114)을 통해 정의될 수 있다. 반도체 소자의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다.
활성 영역(ACT) 상에, 활성 영역(ACT)을 가로질러 제1 방향(X축 방향)으로 상호 평행하게 연장하는 복수의 워드 라인들 또는 게이트 라인(Word Line: WL)들이 배치될 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다. 워드 라인(WL)은 도 1의 제1 패턴 구조물들(11)일 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(Y축 방향)으로 상호 평행하게 연장하는 복수의 비트 라인(Bit Line: BL)들이 배치될 수 있다. 비트 라인(BL) 역시 등 간격으로 배치될 수 있다. 비트 라인(BL)은 도 1의 제2 패턴 구조물들(11)일 수 있다. 비트 라인(BL)의 폭이나 워드 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
일부 실시예에서, 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 또한, 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 의미할 수 있다, 상기와 같은 피치 간격으로 비트 라인(BL)과 워드 라인(WL)이 배치되는 경우, 반도체 소자는 6F2의 단위 셀 사이즈를 갖는 메모리 셀을 포함할 수 있다.
본 실시예에 따른 반도체 소자(100)는 활성 영역(ACT) 상에 형성된 다양한 콘택 배열들, 예컨대, 다이렉트 콘택(Direct Contact: DC), 매몰 콘택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다. 다이렉트 콘택(DC)은 활성 영역(ACT)을 비트 라인에 연결시키는 콘택을 의미하고, 매몰 콘택(BC)은 활성 영역을 커패시터의 하부전극(미도시)에 연결시키는 콘택을 의미할 수 있다. 매몰 콘택(BC)이 도 1의 콘택 패턴들(17)에 해당될 수 있다. 랜딩 패드(LP)가 도 1의 도전 패턴들(19)에 해당될 수 있다.
일반적으로 배치 구조상 매몰 콘택(BC)과 활성 영역(ACT)의 접촉 면적이 매우 적을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적 확대와 함께 커패시터의 하부전극(미도시)과의 접촉 면적 확대를 위해 도전성의 랜딩 패드(LP)가 도입될 수 있다. 랜딩 패드(LP)는 활성 영역(ACT)과 매몰 콘택(BC) 사이에 배치될 수도 있고, 매몰 콘택(BC)과 커패시터의 하부전극 사이에 배치될 수도 있다. 이와 같이 랜딩 패드(LP) 도입을 통해 접촉 면적 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극 사이의 콘택 저항을 감소시킬 수 있다.
본 실시예의 반도체 소자(100)에서, 다이렉트 콘택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있고, 매몰 콘택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다. 매몰 콘택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
워드 라인(WL)은 반도체 소자(100)의 기판 내에 매몰된 구조로 형성되고, 다이렉트 콘택(DC)이나 매몰 콘택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 바와 같이 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치되며, 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)과 90ㅀ미만의 소정 각도를 가질 수 있다.
다이렉트 콘택(DC) 및 매몰 콘택(BC)은 대칭적으로 배치되며, 그에 따라 X축 및 Y축을 따라 일직선 상에 배치될 수 있다. 한편, 랜딩 패드(LP)는 다이렉트 콘택(DC) 및 매몰 콘택(BC)과 달리 비트 라인(BL)이 연장하는 제2 방향(Y축 방향)으로 지그재그 형태(L1)로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(X 방향)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되도록 배치될 수 있다. 예컨대, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되며, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 16 내지 도 19는 본 발명의 일 실시예에 따라 도 15의 반도체 소자 및 그 제조 방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 16a, 17a, 18a 및 19a는 도 15의 I-I' 부분을 절단한 단면도들이고, 도 16b, 17b, 18b 및 도 19b는 도 15의 Ⅱ-Ⅱ' 부분을 절단한 단면도들이며, 도 16c, 17c, 18c 및 도 19c는 도 1의 Ⅲ-Ⅲ' 부분을 절단한 단면도들이다.
도 16을 참조하면, 기판(110)에 소자 분리용 트렌치(112)를 형성하고, 소자 분리용 트렌치(112) 내에 소자 분리막(114)을 형성한다. 소자 분리막(114)에 의해 기판(110) 내에 활성 영역(116)이 정의될 수 있다. 활성 영역(116)은 도 15에서 볼 수 있듯이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있고, 상부로 형성되는 워드 라인(124)에 대하여 90ㅀ미만의 각도를 갖도록 사선 형태로 배치될 수 있다.
기판(110)은 실리콘(Si), 예컨대 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 일부 실시예들에서, 기판(310)은 저마늄(Ge), 또는 SiGe, 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예컨대 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리막(114)은 하나의 절연막으로 형성될 수도 있지만, 도 16b 또는 도 16c에서와 같이 외부 절연막(114A) 및 내부 절연막(114B)을 포함할 수도 있다. 외부 절연막(114A) 및 내부 절연막(114B)은 서로 다른 물질로 형성될 수 있다. 예컨대, 외부 절연막(114A)은 산화막으로 형성되고, 내부 절연막(114B)은 질화막으로 형성될 수 있다. 그러나 소자 분리막(114)의 구성이 상기 내용에 한정되는 것은 아니다. 예컨대, 소자 분리막(114)은 적어도 3 종류의 절연막들의 조합으로 이루어진 다중막으로 구성될 수도 있다.
도 16b에 예시된 바와 같이 기판(110)에 게이트 유전막(122), 워드 라인(124), 및 매몰 절연막(126)을 차례로 형성한다. 일부 실시예들에서, 워드 라인(124)을 형성한 후, 워드 라인(124)을 마스크로 하여 워드 라인(124) 양측의 기판(110)에 불순물 이온을 주입하여 활성 영역(116)의 상면에 소스/드레인 영역을 형성할 수 있다. 도 16a에 소스 영역(116S)이 표시되어 있다. 이러한 소스 영역(116s)으로 다이렉트 콘택(DC)이 연결될 수 있다. 다른 일부 실시예들에서, 워드 라인(124)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수도 있다.
워드 라인(124)의 상면은 기판의 상면보다 낮을 수 있다. 워드 라인(124)의 저면은 도 16b에서와 같이 요철 형상을 가지며, 활성 영역(116)에는 새들 핀 구조의 트랜지스터(saddle FINFET)가 형성될 수 있다. 일부 실시예들에서, 워드 라인(124)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 예컨대, 게이트 유전막(122)은 약 10 내지 25의 유전 상수를 가질 수 있다.
일부 실시예들에서, 게이트 유전막(122)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 또한, 게이트 유전막(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2로 형성될 수도 있다.
매몰 절연막(126)의 상면은 기판(110)의 상면과 대략 동일 레벨에 위치될 수 있다. 매몰 절연막(126)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 형성될 수 있다.
기판(110)상에 실리콘 산화막(132) 및 실리콘 질화막(134)을 형성할 수 있다. 실리콘 질화막(134)은 실리콘 산화막(132)과 함께 층간절연막 패턴(130)을 구성할 수 있다. 층간절연막 패턴(130)은 약 200 ∼ 400 Å의 두께를 가질 수 있다. 경우에 따라, 층간절연막 패턴(130)은 실리콘 산화물의 단일층으로 형성될 수도 있다. 예컨대, 층간절연막 패턴(130)은 TEOS(tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 형성될 수 있다.
활성 영역(116) 중 소스 영역(116S)과 전기적으로 연결되는 다이렉트 콘택(135)를 형성한다. 다이렉트 콘택(135)의 양측벽에는 소자 분리막(114)과 다른 재질의 스페이서(미도시)가 형성될 수 있다. 예컨대, 소자 분리막(114)이 실리콘 산화막으로 형성된 경우, 상기 스페이서는 실리콘 질화막으로 형성될 수 있다.
그 후, 층간절연막 패턴(130) 및 다이렉트 콘택(135) 상에 제2 방향(도 15의 Y축 방향)으로 상호 평행하게 연장되는 복수의 비트 라인 구조체(140)들을 형성한다. 비트 라인 구조체(140)는 도 1 내지 도 14의 제2 패턴 구조물들(11)에 포함될 수 있다. 비트 라인 구조체(140)는 도 2 및 도 3의 제2 패턴 구조물들(11)에 포함된 바디 패턴들(7)일 수 있다. 비트 라인 구조체(140) 각각은 비트 라인(145)과 비트 라인(145)의 상면을 덮는 절연 캡핑 라인(148)을 포함할 수 있다. 비트 라인(145)은 다이렉트 콘택(135)과 전기적으로 연결될 수 있다.
일부 실시예들에서, 비트 라인(145)은 불순물이 도핑된 반도체, 금속, 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 비트 라인(145)은 하나의 층으로 형성될 수도 있지만, 도시된 바와 같이 다중막으로 형성될 수도 있다. 예컨대, 비트 라인(145)은 도핑된 폴리실리콘(142), 텅스텐 질화물(144), 및 텅스텐(146)이 순차적으로 적층된 적층 구조를 가질 수 있다. 일부 실시예들에서, 절연 캡핑 라인(148)은 실리콘 질화막으로 이루어질 수 있다. 절연 캡핑 라인(148)의 두께는 비트 라인(145)의 두께보다 더 클 수 있다.
일부 실시예들에서, 비트 라인 구조체(140)를 형성하기 위하여, 먼저 층간절연막 패턴(130) 위에 비트 라인 형성용 도전막과, 상기 도전막을 덮는 절연층을 형성한다. 상기 절연층을 패터닝하여 절연 캡핑 라인(148)을 형성한 후, 절연 캡핑 라인(148)을 식각 마스크로 이용하여 비트 라인 형성용의 상기 도전막을 식각하여, 비트 라인(145)을 형성한다.
일부 실시예들에서, 상기 비트 라인 형성용의 도전막은 다중막으로 이루어질 수 있다. 예컨대, 상기 비트 라인 형성용의 도전막은 제1 금속 실리사이드막, 도전성 배리어막, 제2 금속 실리사이드막, 및 금속 또는 금속 질화물로 이루어지는 전극막이 차례로 적층된 다중막 구조를 가질 수 있다. 본 실시예의 반도체 소자에서 상기 비트 라인 형성용의 도전막은 도핑된 폴리실리콘막, 텅스텐 질화물막, 및 텅스텐막을 포함할 수 있다.
비트 라인(145)의 측벽에 제1 스페이서(152)를 형성한다. 제1 스페이서(152)는 비트 라인 구조체(140)를 보호하기 위한 보호막으로 사용될 수 있다. 일부 실시예들에서, 제1 스페이서(152)는 실리콘 질화막으로 형성될 수 있다. 이러한 제1 스페이서(152)는 예컨대, 약 30 ∼ 80 Å의 두께를 가지도록 형성될 수 있다.
계속하여, 제1 스페이서(152)가 형성된 결과물 상에 제2 스페이서용 절연막을 증착한 후, 제1 스페이서(152)를 식각 저지막으로 이용하여 상기 제2 스페이서용 절연막을 에치백하여, 비트 라인 구조체(140)의 양 측벽 상에 복수의 제2 스페이서(154)를 형성한다. 일부 실시예들에서, 제2 스페이서들(154)은 실리콘 산화물 또는 실리콘 게르마늄 화합물 (SiGe compounds), 또는 폴리머로 형성될 수 있다. 그러나 제2 스페이서들(154)의 재질이 전술한 재질에 이에 한정되는 것은 아니다.
제2 스페이서(154)는 제1 스페이서(152)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 제2 스페이서(154)는 절연 물질 또는 도전 물질로 이루어질 수 있다. 본 실시예의 반도체 소자에서 제2 스페이서(154)는 실리콘 산화물로 형성될 수 있다. 도시된 바와 같이 에치백 공정 중에 제1 스페이서(152) 및 제2 스페이서(154)의 상면과 측면 부분이 제거될 수 있다.
제2 스페이서(154)가 형성된 결과물 상에 제3 스페이서용 절연막(미도시)이 형성될 수 있다. 상기 제3 스페이서용 절연막 형성 후, 제2 스페이서(154)를 식각 저지막으로 이용하여 상기 제3 스페이서용 절연막을 에치백하여, 비트 라인 구조체(140)의 양 측벽 상에 제2 스페이서(154)를 덮는 복수의 제3 스페이서들(156)을 형성한다.
제3 스페이서(156)는 제2 스페이서(154)와는 다른 물질로 형성될 수 있다. 일부 실시예들에서, 제3 스페이서(156)는 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막으로 형성될 수 있다. 본 실시예의 반도체 소자에서 제3 스페이서(156)는 실리콘 질화막으로 형성될 수 있다. 이러한 제3 스페이서(156)는 약 20 ∼ 100 Å의 두께를 가지도록 형성될 수 있다.
도시된 바와 같이 에치백 공정 중에 제1 스페이서(152), 제2 스페이서(154) 및 제3 스페이서(156)의 상면과 측면 부분이 제거될 수 있다. 여기서, 제1 스페이서(152), 제2 스페이서(154) 그리고 제3 스페이서(156)는 비트 라인 구조체(140)의 측벽을 감싸는 다중막 스페이서(150)를 구성할 수 있다. 다중막 스페이서(150)는 도 2 및 도 3에서 제2 패턴 구조물들(11)에 포함된 스페이서들(9)에 해당될 수 있다. 다중막 스페이서(150)는 앞서 설명한 바와 같이 상부폭(10a)이 제조과정중에서 그 아래의 하부폭(10b)보다 작을 수 있다.
한편, 에치백을 통한 제3 스페이서(156) 형성 후, 층간절연막 패턴(130)이 노출될 수 있다. 예컨대, 에치백 공정에 의해 하면의 제1 스페이서(152), 제2 스페이서(154) 및 제3 스페이서(156)를 구성하는 물질막들이 제거됨에 따라, 하부의 실리콘 산화막(132)이 노출될 수 있다. 계속해서, 제3 스페이서(156)를 식각 저지막으로 하여 하부의 실리콘 산화막(132)을 식각하여 활성 영역(116)의 상면 일부를 노출시킨다. 활성 영역(116)의 상면 노출과 함께 활성 영역(116)에 인접하는 소자 분리막(114)의 상면 일부도 노출될 수 있다.
이와 같이 본 실시예의 반도체 소자의 제조방법에서는 활성 영역(116)의 오픈을 비트 라인 구조체(140)의 다중막 스페이서(150)를 형성하는 단계에서 진행할 수 있다. 그에 따라, 활성 영역(116)을 라인 형태로 오픈 시킬 수 있다.
계속하여, 활성 영역(116)의 상면의 오픈 후, 산화막, 예컨대, 실리콘 산화막(132)에 대한 습식 식각(Wet Etch)을 더 진행하여 활성 영역(116)의 상면의 오픈 면적을 확대시킨다. 이와 같이 활성 영역(116)의 상면의 오픈 면적이 확대됨에 따라, 차후 매몰 콘택(BC)과 활성 영역(116)의 접촉 면적을 확대시킬 수 있다. 그에 따라, 매몰 콘택(BC)과 활성 영역(116)의 콘택 저항을 감소시킬 수 있다. 한편, 경우에 따라, 본 단계의 습식 식각 공정은 생략될 수 있다.
매몰 절연막(126) 및 기판(110) 상에 기판(110) 및 매몰 절연막(126)의 상면을 노출하는 콘택홀(미도시)을 갖는 제1 절연막(170)을 형성한다. 도 16a에 도시된 바와 같이 매몰 콘택에 대응하는 부분의 기판(110)의 상면은 노출될 수 있고, 도16c에 도시된 바와 같이 워드 라인(124)에 대응하는 부분의 매몰 절연막(126)의 상면은 노출시킬 수 있다. 제1 절연막(170)은 예컨대 산화물 재질의 절연막일 수 있다. 제1 절연막(170)은 매몰 콘택(BC)의 양 측면을 둘러싸는 펜스가 될 수 있다.
이어서, 기판(110) 및 매몰 절연막(126)의 상면을 노출하는 콘택홀(미도시) 내에 도전 물질막을 형성한 후, 화학적기계적 연마(Chemical Mechanical Polishing: CMP)를 통해 매몰 콘택들(180, BC)을 형성한다. 즉, 비트 라인 구조체(140) 및 다중막 스페이서(150) 사이에 도전 물질막을 형성한다. 이후, 화학적기계적 연마(CMP)를 통해 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 노출하도록 도전 물질막의 상부 부분을 제거하여 복수의 매몰 콘택들(180)을 형성한다. 매몰 콘택들(BC)은 앞서 설명한 바와 같이 도 1 내지 도 14의 콘택 패턴들(17)에 해당될 수 있다.
본 실시예의 반도체 소자 제조방법에서, 매몰 콘택(180)은 폴리실리콘으로 형성될 수 있다. 여기서, 폴리실리콘은 불순물로 도핑된 폴리실리콘일 수 있다. 경우에 따라, 매몰 콘택(180)은 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합으로 형성될 수 있다. 매몰 콘택(180)은 비트 라인 구조체(140) 및 다중막 스페이서(150) 사이에 배리어막(미도시)과 상기 배리어막 상에 형성된 도전막을 포함할 수 있다. 일부 실시예에서 상기 배리어막은 Ti/TiN 적층 구조로 형성될 수 있다.
한편, 매몰 콘택(180)이 금속 물질로 형성되는 경우에, 매몰 콘택(180)과 활성 영역(116) 사이에 금속 실리사이드막(미도시)이 형성될 수 있다. 예컨대, 상기 금속 실리사이드막은 코발트(Co) 실리사이드막일 수 있다. 그러나 상기 금속 실리사이드막이 코발트 실리사이드막에 한정되는 것은 아니다. 즉, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 금속 실리사이드막이 형성될 수 있다.
도 17을 참조하면, 에치백을 통해, 매몰 콘택(180)의 상부 일부를 제거하여 그루브(181)를 형성한다. 그루브(181)를 형성할 경우, 측면이 식각된 다중막 스페이서들(150)이 노출될 수 있다. 다중막 스페이서들(150)은 도 1 내지 도 14의 제2 패턴 구조물들(11)에 포함된 스페이서들(9)일 수 있다.
다중막 스페이서들(150)은 앞서 설명한 바와 같이 제조과정중에 중에 상부 영역의 측면 부분이 제거될 수 있다. 이에 따라, 도 1 내지 도 14에서 설명한 바와 같이 다중막 스페이서들(150)의 상부폭(도 16의 10a)이 하부폭(도 16의 10b)보다 작을 수 있다.
이어서, 다중막 스페이서(150)의 양측벽에 확장 스페이서들(183)을 형성한다. 확장 스페이서들(183)은 앞서 설명한 바와 같이 확장 패턴들(13)에 해당될 수 있다. 확장 스페이서들(183)은 앞서 설명한 바와 같이 스텝 커버리지를 불량하게 형성하여 상부폭(25a)을 그 하부의 중간폭(25b)보다 크게 형성한다.
도 17에서는 편의상 확장 스페이서들(183)의 중간폭(25b)만을 도시하였으나, 그루브(181)를 깊게 형성할 경우 확장 스페이서들(183)의 상부폭(25a)을 하부폭(도 11의 25d)보다 크게 형성할 수 있다. 아울러서, 도 17의 제조 공정은 도 2 및 도 3의 본 발명의 기술적 사상을 이용하여 구현할 수 있다.
도 18을 참조하면, 에치백을 통해 형성된 상기 그루브(181)를 채우고 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮은 금속막(190)을 형성한다.
금속막(190)은 매몰 콘택(180)과의 접촉 부분에 금속 실리사이드막(미도시)을 포함할 수 있다. 예컨대, 상기 금속 실리사이드막은 코발트 실리사이드막일 수 있다. 그러나 전술한 바와 같이 상기 금속 실리사이드막이 코발트 실리사이드막에 한정되는 것은 아니다.
일부 실시예들에서, 상기 금속 실리사이드막을 형성하기 위하여 다음의 공정들을 수행할 수 있다.
먼저, 에치백을 통해 형성된 상기 그루브(181) 하면에서 노출되는 폴리실리콘 재질의 매몰 콘택(180)의 표면에 금속 물질막을 형성한 후, 제1 RTS (rapid thermal silicidation) 공정을 행한다. 상기 제1 RTS 공정은 약 450 ∼ 550 ℃의 온도 하에서 행할 수 있다. 이후, 상기 제1 RTS 공정에서 Si 원자와 반응하지 않은 금속 물질막을 제거하고, 상기 제1 RTS 공정 시보다 더 높은 온도, 예를 들면 약 800 ∼ 950 ℃의 온도하에서 제2 RTS 공정을 행하여, 상기 금속 실리사이드막을 형성한다. 상기 금속 물질막으로서 코발트막을 형성한 경우, 전술한 코발트 실리사이드막이 형성될 수 있다.
금속막(190)은 또한 상기 그루브(181)의 내벽과 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮은 배리어막(미도시)과 상기 배리어막 상으로 상기 그루브(181)의 내부를 채우는 내부 금속막, 그리고 상기 배리어막 상으로 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮는 상부 금속막을 포함할 수 있다. 일부 실시예에서 상기 배리어막은 앞서 언급한 바와 같이 Ti/TiN 적층 구조로 형성될 수 있다. 또한, 일부 실시예에서 상기 내부 금속막 및 상부 금속막 중 적어도 하나는 텅스텐을 포함할 수 있다.
일부 실시예들에서, 금속막(190)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 에치백을 통해 상기 그루브가 형성된 결과물을 세정한 후, 상기 결과물 전면에 상기 그루브의 내벽을 덮는 상기 배리어막을 형성할 수 있다. 그 후, 상기 배리어막 상에 상기 그루브 내부를 채우고 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮은 금속 물질막을 형성하고 평탄화하여 상기 내부 금속막 및 상부 금속막을 형성할 수 있다.
한편, 경우에 따라 상기 내부 금속막과 상부 금속막은 별도로 형성할 수 있다. 예컨대, 금속 물질막을 형성 후, 상기 배리어막이 노출될 때까지 상기 금속 물질막을 에치백 또는 연마하여 상기 그루브 내에 상기 내부 금속막을 형성할 수 있다. 그 후, 상기 배리어막과 내부 금속막 상에 다시 금속 물질막을 형성한 후 상기 금속 물질막을 평탄화하여 상기 상부 금속막을 형성할 수 있다.
도 19를 참조하면, 금속막(190) 위에 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 금속막(190)과 하부의 비트 라인 구조체(140) 및 다중막 스페이서(150)의 일부를 식각하여, 매몰 콘택(180)에 각각 연결되는 복수의 랜딩 패드들(190a)을 형성한다.
랜딩 패드(190a)는 앞서 설명한 바와 같이 도 1 내지 도 14의 도전 패턴들(19)에 해당할 수 있다. 확장 스페이서들(183)로 인해 비트 라인 구조체들(140), 다중막 스페이서들(150) 및 확장 스페이서들(183)의 상부 면적을 증가시키고, 비트 라인 구조체들(140), 다중막 스페이서들(150) 및 확장 스페이서들(183)의 측벽 경사 프로파일을 수직 형태로 할 수 있다. 이에 따라, 사진식각공정으로 랜딩 패드들(190a)을 형성할 때 비트라인 구조체들(140)과 랜딩 패드들(190a)간의 미스얼라인 마진을 증가시킬 수 있고, 랜딩 패드들(190a)간의 브릿지 발생을 억제할 수 있다.
앞서 설명한 바와 같이 확장 스페이서들(183)의 상부폭을 하부폭보다 더 크게 형성하여 매몰 콘택들(180)의 오픈 면적을 크게 할 수 있다. 매몰 콘택들(180)의 오픈 면적을 크게 할 경우, 랜딩 패드들(190a)의 접촉 저항을 감소시킬 수 있다.
상기 마스크 패턴은, 도 15에 도시된 랜딩 패드(LP)와 유사하게 각각 분리되어 있는 아일랜드 형상을 가질 수 있다. 그에 따라, 상기 마스크 패턴을 식각 마스크로 이용한 랜딩 패드(190a) 형성 공정 중에, 도시된 바와 같이 랜딩 패드용 그루브(Glp)가 형성되고, 이러한 랜딩 패드용 그루브(Glp)를 통해 각각의 랜딩 패드(190a)가 서로 분리될 수 있고 또한 전기적으로 절연될 수 있다. 또한, 랜딩 패드용 그루브(Glp)를 통해 비트 라인 구조체(140)의 측면과 및 다중막 스페이서(150)의 상면이 노출될 수 있다.
구체적으로, 랜딩 패드(190a)의 형성 공정, 즉 랜딩 패드용 그루브(Glp) 형성 공정 중에 비트 라인 구조체(140)의 절연 캡핑 라인(148)의 상부 부분, 및 절연 캡핑 라인(148)의 측벽에 형성된 다중막 스페이서(150)의 상부 부분이 제거되고, 그에 따라, 절연 캡핑 라인(148)의 측면과 다중막 스페이서(150)의 상면이 랜딩 패드용 그루브(Glp) 통해 노출될 수 있다.
한편, 도시된 바와 같이 랜딩 패드용 그루브(Glp) 형성 공정에서, 절연 캡핑 라인(148)은 오른쪽 측면이 제거되고, 또한 절연 캡핑 라인(148)의 오른쪽 측벽의 다중막 스페이서(150) 상부 부분만이 제거될 수 있다. 그에 따라, 랜딩 패드(190a)는 절연 캡핑 라인(148)의 왼쪽 부분과 절연 캡핑 라인(148)의 왼쪽 측벽의 다중막 스페이서(150)를 덮는 구조를 가질 수 있다. 물론, 도 15의 I-I' 절단 라인에 인접하는 다른 라인에 배열되는 랜딩 패드들은 그 반대, 즉 절연 캡핑 라인(148)의 오른쪽 부분과 절연 캡핑 라인(148)의 오른쪽 측벽의 다중막 스페이서(150)를 덮는 구조를 가질 수 있다.
결국, 도 15의 랜딩 패드(LP)와 유사하게, 랜딩 패드(190a)는 제2 방향(y 방향)을 따라서, 비트 라인 구조체(140)의 좌 측벽의 다중막 스페이서(150)와 우 측벽의 다중막 스페이서(150)를 번갈아 덮는 지그재그 구조(도 1의 L1 라인 참조)로 배치되며, 또한, 랜딩 패드(190a)는 제1 방향(x 방향)을 따라서, 비트 라인 구조체(140) 각각의 동일 방향 측벽에 형성된 다중막 스페이서(150)를 덮는 구조를 가질 수 있다. 랜딩 패드(190a) 형성 후, 상기 마스크 패턴을 제거한다.
상기 마스크 패턴 제거 후, 랜딩 패드용 그루브(Glp)를 채우고, 랜딩 패드(190a) 상면을 덮는 캡핑 절연막을 형성할 수 있다. 이어서, 캡핑 절연막을 관통하여 랜딩 패드(190a)에 전기적으로 연결되는 복수의 커패시터들(도시 생략), 즉 즉 하부 전극, 유전체 및 상부 전극을 형성할 수 있다.
참고로, 여기서 비트 라인(145) 및 랜딩 패드(190a)는 도 15에 예시한 비트 라인(BL) 및 랜딩 패드(LP) 각각에 대응할 수 있고, 매몰 콘택(180) 및 다이렉트 콘택(135)은 도 15에서 예시한 매몰 콘택(BC)과 다이렉트 콘택(DC)에 각각 대응할 수 있다.
도 20 내지 도 25는 본 발명의 일 실시예에 따라 도 15의 반도체 소자 및 그 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 20a, 21a, 22a, 23a, 24a, 및 도 25a는 도 15의 I-I' 부분을 절단한 단면도들이고, 도 20b, 21b, 22b, 23b, 24b, 및 도 25b는 도 15의 Ⅱ-Ⅱ' 부분을 절단한 단면도들이며, 도 20c, 21c, 22c, 23c, 24c 및 도 25c는 도 1의 Ⅲ-Ⅲ' 부분을 절단한 단면도들이다. 도 20 내지 25에 있어서, 도 16 내지 도 19에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 20을 참조하면, 도 16에서 설명한 바와 같이, 화학기계적연막(CMP)을 통해 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 노출하도록 도전 물질막의 상부 부분을 제거하여 복수의 매몰 콘택들(180)을 형성한다. 매몰 콘택(180)은 도 1 내지 도 14의 콘택 패턴들(17)에 해당될 수 있다.
이어서, 도 20에 도시한 바와 같이, 제1 절연막(170)의 상부 부분을 제거하여 그루브(172)를 형성한다. 전술한 바와 같이 제1 절연막(170)은 산화물 재질로 형성되므로, 폴리실리콘 재질의 매몰 콘택(180)과 질화물 재질의 비트 라인 구조체(140)와 다중막 스페이서(150)를 식각 마스크로 하여 제1 절연막(170)을 건식 식각이나 에치백 등을 통해 제거할 수 있다.
도 20c 등을 통해 알 수 있듯이, 식각을 통해 남은 제1 절연막(170) 상면은 차후 에치백을 통해 남은 매몰 콘택(180)의 상면보다 낮은 레벨로 유지될 수 있다. 물론, 제1 절연막(170) 상면의 높이가 상기 내용에 한정되는 것은 아니다. 예컨대, 제1 절연막(170) 상면이 에치백 후의 매몰 콘택(180)의 상면과 동일 레벨 또는 더 높은 레벨로 유지될 수도 있다. 그러나 제1 절연막(170) 상면이 에치백 후의 매몰 콘택(180)의 상면과 동일 레벨 또는 더 높은 레벨로 유지되는 경우에는 차후 랜딩 패드(190a) 형성 공정에서 랜딩 패드용 그루브(Glp)를 통해 제1 절연막(170)이 노출되지 않도록 해야 한다.
도 21을 참조하면, 그루브(172)를 채우고, 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮은 질화물 재질의 물질막(미도시)을 형성한다. 그 후, CMP을 통해 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면이 노출되도록 상기 물질막의 상부 부분을 제거하여 질화물 재질의 제2 절연막(175)을 형성한다. 이러한 제2 절연막(175)은 차후 에어 스페이서 형성시에 하부의 산화물 재질의 제1 절연막(170)을 보호하는 역할을 할 수 있다.
도 22를 참조하면, 도 17에서와 유사하게 에치백을 통해, 매몰 콘택(180)의 상부 일부를 제거하여 그루브(181)를 형성한다. 그루브(181)를 형성할 경우, 측면이 식각된 다중막 스페이서들(150)이 노출될 수 있다. 다중막 스페이서들(150)은 도 1 내지 도 14의 제2 패턴 구조물들(11)에 포함된 스페이서들(9)일 수 있다.
다중막 스페이서들(150)은 앞서 설명한 바와 같이 제조과정중에 중에 상부 영역의 측면 부분이 제거될 수 있다. 이에 따라, 도 1 내지 도 14에서 설명한 바와 같이 다중막 스페이서들(150)의 상부폭(도 20의 10a)이 하부폭(도 20의 10b) 보다 작을 수 있다.
이어서, 다중막 스페이서(150)의 양측벽에 확장 스페이서들(183)을 형성한다. 확장 스페이서들(183)은 앞서 설명한 바와 같이 확장 패턴들(13)에 해당될 수 있다. 확장 스페이서들(183)은 앞서 설명한 바와 같이 스텝 커버리지를 불량하게 형성하여 상부폭(25a)을 그 하부의 중간폭(25b)보다 크게 형성한다. 도 22와 관련된 제조 공정에 대해서는 도 17에서 설명하였으므로 여기서는 생략한다.
도 23을 참조하면, 도 18과 유사하게 에치백을 통해 형성된 상기 그루브(181)를 채우고 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮은 금속막(190)을 형성한다.
금속막(190)은 매몰 콘택(180)과의 접촉 부분에 금속 실리사이드막(미도시)을 포함할 수 있다. 예컨대, 상기 금속 실리사이드막은 코발트 실리사이드막일 수 있다. 금속막(190)은 또한 상기 그루브의 내벽과 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮은 배리어막(미도시)과 상기 배리어막 상으로 상기 그루브의 내부를 채우는 내부 금속막, 그리고 상기 배리어막 상으로 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮는 상부 금속막을 포함할 수 있다. 일부 실시예에서 상기 배리어막은 앞서 언급한 바와 같이 Ti/TiN 적층 구조로 형성될 수 있다. 또한, 일부 실시예에서 상기 내부 금속막 및 상부 금속막 중 적어도 하나는 텅스텐을 포함할 수 있다.
도 24를 참조하면, 도 19와 유사하게 복수의 랜딩 패드들(190a)을 형성한다. 즉, 금속막(190) 위에 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 금속막(190)과 하부의 비트 라인 구조체(140) 및 다중막 스페이서(150)의 일부를 식각하여 랜딩 패드용 그루브(Glp)를 형성함으로써, 매몰 콘택(180)에 각각에 연결되고, 서로에게 전기적으로 절연되고 물리적으로 분리된 복수의 랜딩 패드들(190a)을 형성한다. 랜딩 패드(190a)는 앞서 설명한 바와 같이 도 1 내지 도 14의 도전 패턴들(19)에 해당할 수 있다.
본 실시예의 랜딩 패드(190a) 형성 공정에서, 제2 절연막(175)의 일부가 식각되어 제거된다는 점이 도 19에서의 랜딩 패드(190a) 형성 공정과 다를 수 있다. 즉, 도 19에서의 랜딩 패드(190a) 형성 공정에서는 산화물 재질의 제1 절연막(170)의 상부 부분이 비트 라인 구조체(140) 및 다중막 스페이서(150)와 함께 제거되지만, 본 실시예의 랜딩 패드(190a) 형성 공정에서는 질화물 재질의 제2 절연막(175)의 상부 부분이 비트 라인 구조체(140) 및 다중막 스페이서(150)와 함께 제거될 수 있다.
한편, 본 실시예의 랜딩 패드(190a) 역시 도 15의 랜딩 패드(LP)와 유사하게 제2 방향(y 방향)을 따라서, 비트 라인 구조체(140)의 좌 측벽의 다중막 스페이서(150)와 우 측벽의 다중막 스페이서(150)를 번갈아 덮는 지그재그 형태(L1)로 배치되며, 또한, 제1 방향(x 방향)을 따라서, 비트 라인 구조체(140) 각각의 동일 방향 측벽에 형성된 다중막 스페이서(150)를 덮는 구조를 가질 수 있다. 랜딩 패드(190a) 형성 후, 상기 마스크 패턴을 제거한다.
도 25를 참조하면, 랜딩 패드용 그루브(Glp)를 통해 노출된 산화물 재질의 제1 스페이서(154)를 제거하여 복수의 에어(air) 스페이서들(AS)을 형성한다. 에어 스페이서(AS)는 예컨대, 습식 식각을 통해 형성될 수 있다. 물론 건식 식각을 통한 제거가 배제되는 것은 아니다.
전술한 바와 같이 에어 스페이서(AS) 형성을 위한 습식 식각 시에 제2 절연막(175)이 하부의 제1 절연막(170)이 식각되는 것을 방지하는 기능을 한다. 즉, 만약 제2 절연막(175)이 형성되지 않는 경우, 랜딩 패드용 그루브(Glp)를 통해 제1 절연막(170)이 노출될 수 있다. 제1 절연막(170)은 산화물 재질로 형성되므로, 에어 스페이서(AS) 형성을 위한 습식 식각 공정에서 제1 절연막(170)이 제1 스페이서(154)와 함께 식각될 수 있다. 이와 같이 펜스 기능을 하는 제1 절연막(170)이 식각됨에 따라 인접하는 매몰 콘택(180)이 노출되어 손상되는 문제가 발생할 수 있다.
한편, 에어 스페이서(AS)의 폭을 확대하기 위하여, 습식 식각 또는 건식 식각을 통해 질화물 재질의 제1 스페이서(152) 및 제3 스페이서(156)의 일부를 더 제거할 수 있다. 또한, 에어 스페이서(AS)의 폭을 확대하는 공정에서 제2 절연막(175)의 상부 일부도 제거될 수 있다.
이후, 앞서 설명한 바와 같이 랜딩 패드용 그루브(Glp)를 채우고, 랜딩 패드(190a) 상면을 덮는 캡핑 절연막을 형성할 수 있다. 한편, 캡핑 절연막을 형성하는 동안 랜딩 패드용 그루브(Glp)를 통해 상면이 노출된 에어 스페이서(AS)의 내부로 캡핑 절연막(178)을 구성하는 절연 물질이 퇴적될 수 있다.
그 결과, 에어 스페이서(AS) 중 랜딩 패드(190a)로 덮인 부분을 제외하고, 에어 스페이서(AS)의 내벽에 캡핑 절연막과 동일한 물질로 이루어지는 캡핑 라이너(미도시)가 형성될 수 있다. 그러나, 경우에 따라 에어 스페이서(AS) 내에 상기 캡핑 라이너가 형성되지 않을 수도 있다. 캡핑 절연막 형성 후, 캡핑 절연막을 관통하여 랜딩 패드(190a)에 전기적으로 연결되는 복수의 커패시터(도시 생략), 즉 하부 전극, 유전체 및 상부 전극을 형성할 수 있다.
도 26은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 시스템이다.
구체적으로, 본 실시예에 따른 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함할 수 있다. 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1030)는 본 발명의 기술적 사상에 의한 반도체 소자를 포함할 수 있다. 예를 들면, 상기 기억 장치(1030)는 앞서 예시한 방법으로 제조된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
본 실시예에 따른 시스템(1000)은 예컨대, 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 27은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 메모리 카드이다.
본 실시예에 따른 메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함할 수 있다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 앞서 예시한 반도체 소자를 포함할 수 있다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 앞서 예시한 적어도 하나의 반도체 소자를 포함할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
6: 제1 패턴 구조물들, 9: 스페이서들, 11: 제2 패턴 구조물들, 13: 확장 패턴들, 17: 콘택 패턴들, 19: 도전 패턴들, 100: 반도체 소자, 110: 기판, 114: 소자 분리막, 116: 활성 영역, 122: 게이트 유전막, 124: 워드 라인, 126:매몰 절연막, 130; 층간절연막 패턴, 135: 다이렉트 콘택, 140: 비트 라인 구조체, 145: 비트 라인, 148: 절연 캡핑 라인, 150: 다중막 스페이서, 152: 제1 스페이서, 154: 제2 스페이서, 156: 제3 스페이서, 170: 절연막, 180: 매몰 콘택, 190: 금속막, 190a: 랜딩 패드

Claims (20)

  1. 지지층 상에 제1 방향으로 서로 떨어져 있고 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 제1 방향의 상부폭은 그 아래의 하부폭보다 작게 형성된 복수개의 패턴 구조물들;
    상기 패턴 구조물들의 양측벽에서 상기 제2 방향으로 연장되면서 상기 제1 방향의 상부폭은 그 아래의 하부폭보다 크게 형성된 확장 패턴들;
    상기 패턴 구조물들 및 확장 패턴들 사이에서 상기 제1 방향 및 제2 방향으로 서로 떨어져 상기 지지층 상에 형성된 복수개의 콘택 패턴들; 및
    상기 패턴 구조물들 및 확장 패턴들의 상면 및 측면을 덮고 상기 콘택 패턴들과 전기적으로 연결된 복수개의 도전 패턴들을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 패턴 구조물들 및 확장 패턴들은 상기 제2 방향으로 연장된 라인형 패턴들인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 도전 패턴들은 상기 제1 방향 및 제2 방향으로 서로 떨어진 아일랜드형 패턴들인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 패턴 구조물들은 제2 방향으로 연장하는 최외각부에 형성된 적어도 하나의 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 패턴 구조물들은 바디 패턴들과 상기 바디 패턴들의 양측벽에 형성된 적어도 하나의 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 패턴 구조물들을 구성하는 스페이서들중 어느 하나는 에어 스페이서인 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 도전 패턴들은 상기 제2 방향을 따라서 지그재그로 형태로 서로 인접하는 상기 패턴 구조물들 및 확장 패턴들의 우측벽 및 좌측벽에 번갈아 형성되어 있는 것을 특징으로 하는 반도체 소자.
  8. 지지층 상에 서로 떨어져 형성되어 있고. 상부폭이 하부폭보다 작은 적어도 하나의 스페이서를 포함한 복수개의 패턴 구조물들;
    상기 패턴 구조물들의 스페이서 상에 상부폭이 하부폭보다 크게 형성된 확장 패턴들;
    상기 패턴 구조물들 및 확장 패턴들 사이의 상기 지지층 상에 형성된 콘택 패턴들; 및
    상기 패턴 구조물들 및 확장 패턴들의 상면 및 측면을 덮고 상기 콘택 패턴들과 전기적으로 연결된 복수개의 도전 패턴들을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서, 상기 패턴 구조물들에 포함된 스페이서는 에어 스페이서를 포함하는 다중막 스페이서인 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서, 상기 확장 패턴들은 상부에서 하부 방향으로 수직 형태의 프로파일을 가지는 것을 특징으로 하는 반도체 소자.
  11. 제8항에 있어서, 상기 확장 패턴들은 상기 패턴 구조물들에 포함된 상기 스페이서 상에 형성된 확장 스페이서인 것을 특징으로 하는 반도체 소자.
  12. 기판 상에 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 떨어져 형성된 복수개의 워드 라인들;
    상기 워드 라인들과 수직하게 연장되어 형성되고 상기 제1 방향으로는 서로 떨어져 형성된 복수개의 비트 라인 구조체들;
    상기 비트 라인 구조체들의 양측벽에 형성되고 상부폭이 하부폭보다 작게 형성된 적어도 하나의 스페이서;
    상기 워드 라인들 사이 및 비트 라인 구조체들 사이의 상기 기판 상에 서로 떨어져 형성된 콘택 패턴들;
    상기 스페이서의 양측에 형성되고 상부폭이 하부폭보다 크게 형성된 확장 스페이서들; 및
    상기 비트 라인 구조체들, 적어도 하나의 스페이서 및 확장 스페이서들의 상면 및 측면을 덮고 상기 콘택 패턴들과 전기적으로 연결된 복수개의 랜딩 패드들을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서, 상기 비트 라인 구조체들 및 확장 스페이서들의 전체 상부폭은 전체 하부폭보다 큰 것을 특징으로 하는 반도체 소자.
  14. 제12항에 있어서, 상기 비트 라인 구조체들의 양측벽에 형성된 상기 스페이서는 에어 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제15항에 있어서, 상기 랜딩 패드들과 콘택 패턴들과의 접촉 면적은 상기 비트라인 구조체들 및 스페이서들의 상부 영역에서보다 하부 영역에서 큰 것을 특징으로 하는 반도체 소자.
  16. 지지층 상에 서로 떨어져 있고 상부폭이 하부폭보다 작은 적어도 하나의 스페이서를 포함하는 복수개의 패턴 구조물들을 형성하는 단계;
    상기 패턴 구조물들 사이의 상기 지지층 상에 상기 패턴 구조물들보다 낮은 높이로 콘택 패턴들을 형성하는 단계;
    상기 패턴 구조물들을 구성하는 스페이서들 상에 상부폭이 하부폭보다 크게 확장 패턴들을 형성하는 단계; 및
    상기 패턴 구조물들 및 확장 패턴들의 상면 및 측면을 덮고 상기 콘택 패턴들과 전기적으로 연결된 복수개의 도전 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서, 상기 패턴 구조물들에 포함된 스페이서를 다중막 스페이서로 형성하고, 상기 다중막 스페이서 내에 에어 스페이서를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제16항에 있어서, 상기 확장 패턴들을 형성하는 단계는,
    상기 상부폭이 하부폭보다 크도록 스텝 커버리지를 조절하여 상기 패턴 구조물들 및 콘택 패턴들 상에 상부폭이 하부폭보다 크게 확장막을 형성하는 단계; 및
    상기 확장막을 식각하여 상기 패턴 구조물들의 스페이서들 상에 상기 확장 패턴을 완성하는 단계를 포함하는 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서, 상기 확장막을 형성하는 단계는 사이클릭 화학기상증착법(CVD법)을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제16항에 있어서, 상기 확장 패턴들은 상기 패턴 구조물들의 상부의 상부 영역 및 상기 패턴 구조물들의 상부 영역보다 아래의 중간 영역에 형성하고, 상기 패턴 구조물들의 상부의 중간 영역 아래의 하부 영역에는 보강 확장 패턴들을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160125207A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 콘택 플러그들을 갖는 반도체 소자 및 그 형성 방법
KR20180103402A (ko) * 2017-03-09 2018-09-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20200050323A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 스페이서 구조물 및 그 형성 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102186928B1 (ko) * 2014-07-18 2020-12-04 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
KR102276642B1 (ko) * 2014-07-28 2021-07-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102235120B1 (ko) 2015-06-30 2021-04-02 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102403604B1 (ko) 2015-08-31 2022-05-30 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
US10541509B2 (en) * 2016-01-28 2020-01-21 Sony Corporation Semiconductor light emitting device
KR20170107626A (ko) 2016-03-15 2017-09-26 삼성전자주식회사 반도체 장치
KR102558829B1 (ko) 2016-06-13 2023-07-25 삼성전자주식회사 게이트 유전 구조체를 포함하는 반도체 소자
CN108573926B (zh) * 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法
CN108962824B (zh) 2017-05-17 2019-08-13 联华电子股份有限公司 半导体元件及其制作方法
KR20190034023A (ko) 2017-09-22 2019-04-01 삼성전자주식회사 집적회로 소자
CN110299360B (zh) 2018-03-22 2022-04-26 联华电子股份有限公司 半导体结构及其制作方法
CN110459507B (zh) 2018-05-07 2020-12-01 联华电子股份有限公司 一种半导体存储装置的形成方法
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
US11508827B2 (en) 2018-09-26 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer for a gate structure of a transistor
KR20210014018A (ko) 2019-07-29 2021-02-08 삼성전자주식회사 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법
US11257903B2 (en) * 2019-11-27 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with hybrid nanostructures
CN115942744B (zh) * 2023-02-15 2023-08-04 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060107130A (ko) * 2005-04-07 2006-10-13 삼성전자주식회사 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법
KR20060113271A (ko) * 2005-04-30 2006-11-02 주식회사 하이닉스반도체 반도체장치의 제조 방법
KR20120086637A (ko) * 2011-01-26 2012-08-03 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20120121795A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003158201A (ja) 2001-11-20 2003-05-30 Sony Corp 半導体装置およびその製造方法
KR101116310B1 (ko) 2008-04-04 2012-03-14 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR101564052B1 (ko) * 2009-05-11 2015-10-28 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR101186043B1 (ko) 2009-06-22 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR101087779B1 (ko) 2009-09-16 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
JP2011129566A (ja) 2009-12-15 2011-06-30 Elpida Memory Inc 半導体装置の製造方法
JP5616720B2 (ja) 2010-08-30 2014-10-29 セイコーインスツル株式会社 半導体装置およびその製造方法
KR101213728B1 (ko) 2011-03-10 2012-12-18 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
KR20120126433A (ko) 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP2012248686A (ja) 2011-05-27 2012-12-13 Elpida Memory Inc 半導体装置及びその製造方法
KR101827353B1 (ko) 2011-07-04 2018-03-22 삼성전자주식회사 디램 소자 및 이의 제조 방법
KR101979752B1 (ko) * 2012-05-03 2019-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102032369B1 (ko) * 2013-05-06 2019-10-15 삼성전자주식회사 랜딩 패드를 구비하는 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060107130A (ko) * 2005-04-07 2006-10-13 삼성전자주식회사 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법
KR20060113271A (ko) * 2005-04-30 2006-11-02 주식회사 하이닉스반도체 반도체장치의 제조 방법
KR20120086637A (ko) * 2011-01-26 2012-08-03 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20120121795A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160125207A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 콘택 플러그들을 갖는 반도체 소자 및 그 형성 방법
KR20180103402A (ko) * 2017-03-09 2018-09-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20200050323A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 스페이서 구조물 및 그 형성 방법
US11508831B2 (en) 2018-10-31 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacer structure and method of forming same
US11705505B2 (en) 2018-10-31 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacer structure and method of forming same

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