KR20160125207A - 콘택 플러그들을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

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KR20160125207A
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Abstract

다수의 콘택 플러그들을 갖는 반도체 소자에 관한 것이다. 기판 상에 서로 평행한 제1 핀 활성영역 및 제2 핀 활성영역이 형성된다. 상기 제1 핀 활성영역 상에 제1 소스/드레인이 형성된다. 상기 제2 핀 활성영역 상에 제2 소스/드레인이 형성된다. 상기 제1 소스/드레인 상에 제1 콘택 플러그가 형성된다. 상기 제2 소스/드레인 상에 제2 콘택 플러그가 형성된다. 상기 제2 콘택 플러그의 중심은 상기 제2 소스/드레인의 중심과 어긋난다.

Description

콘택 플러그들을 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having contact plugs and method of forming the same}
다수의 콘택 플러그들을 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 필요에 따라 다수의 콘택 플러그들을 제한된 공간에 형성하는 것은 점점 어려워지고 있다. 상기 콘택 플러그들은 하부 패턴들 및 상부 배선들 사이에 전기적인 접속을 제공하는 역할을 한다. 상기 하부 패턴들은 회로의 구성을 목적으로 다양한 간격으로 형성된다. 다양한 간격을 갖는 하부 패턴들 상에 상기 콘택 플러그들을 형성하는 것은 콘택 브리지(contact bridge) 및 누설 전류의 증가와 갖은 다양한 난관에 직면하게 된다.
본 발명이 해결하고자 하는 과제는, 고집적화에 유리하고 우수한 전기적 특성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 고집적화에 유리하고 우수한 전기적 특성을 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상의 서로 평행한 제1 핀 활성영역 및 제2 핀 활성영역을 포함한다. 상기 제1 핀 활성영역 상에 제1 소스/드레인이 형성된다. 상기 제2 핀 활성영역 상에 제2 소스/드레인이 형성된다. 상기 제1 소스/드레인 상에 제1 콘택 플러그가 형성된다. 상기 제2 소스/드레인 상에 제2 콘택 플러그가 형성된다. 상기 제2 콘택 플러그의 중심은 상기 제2 소스/드레인의 중심과 어긋난다.
상기 제2 콘택 플러그의 하부표면은 상기 제1 콘택 플러그의 하부표면과 다른 경사를 포함할 수 있다.
상기 제2 콘택 플러그 및 상기 제2 소스/드레인 사이에 경사진 계면이 형성될 수 있다. 상기 제2 콘택 플러그 및 상기 제2 소스/드레인 사이의 상기 경사진 계면은 상기 제1 핀 활성영역에 가까울수록 높은 레벨에 형성되고 상기 제1 핀 활성영역에서 멀리 떨어질수록 낮은 레벨에 형성될 수 있다.
상기 제1 콘택 플러그의 수직 중심과 상기 제2 콘택 플러그의 수직 중심 사이의 간격은 상기 제1 소스/드레인의 수직 중심과 상기 제2 소스/드레인의 수직 중심 사이의 간격보다 클 수 있다.
상기 제2 콘택 플러그의 하단은 상기 제1 콘택 플러그의 하단보다 낮은 레벨에 형성될 수 있다.
상기 제1 소스/드레인의 수평 폭은 상기 제1 핀 활성영역 보다 크고, 상기 제2 소스/드레인의 수평 폭은 상기 제2 핀 활성영역 보다 클 수 있다.
상기 제2 콘택 플러그 및 상기 제2 소스/드레인 사이에 금속 실리사이드 층이 형성될 수 있다. 상기 제2 콘택 플러그 및 상기 금속실리사이드 층 사이의 계면 중 상기 제1 소스/드레인의 중심을 지나는 수직선에 가장 멀리 떨어진 지점은 상기 계면 중 상기 제1 소스/드레인의 중심을 지나는 수직선에 가장 가까운 지점에 비하여 낮은 레벨에 형성될 수 있다.
상기 기판 상에 상기 제2 핀 활성영역과 평행한 제3 핀 활성영역이 형성될 수 있다. 상기 제3 핀 활성영역 상에 제3 소스/드레인이 형성될 수 있다. 상기 제3 소스/드레인 상에 제3 콘택 플러그가 형성될 수 있다. 상기 제2 핀 활성영역은 상기 제1 핀 활성영역 및 상기 제3 핀 활성영역 사이에 위치할 수 있다. 상기 제3 콘택 플러그의 중심은 상기 제3 소스/드레인의 중심과 어긋날 수 있다.
상기 제2 핀 활성영역 및 상기 제3 핀 활성영역 사이의 간격은 상기 제1 핀 활성영역 및 상기 제2 핀 활성영역 사이의 간격보다 클 수 있다.
상기 제2 콘택 플러그의 수직 중심과 상기 제3 콘택 플러그의 수직 중심 사이의 간격은 상기 제2 소스/드레인의 수직 중심과 상기 제3 소스/드레인의 수직 중심 사이의 간격보다 좁을 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상의 제1 및 제2 풀-업 트랜지스터들(pull-up transistors), 제1 및 제2 풀-다운 트랜지스터들(pull-down transistors), 및 제1 및 제2 액세스 트랜지스터들(access transistors)을 포함한다. 상기 제2 풀-업 트랜지스터에 인접한 제1 콘택 플러그가 배치된다. 상기 제2 풀-다운 트랜지스터에 인접한 제2 콘택 플러그가 배치된다. 상기 제2 풀-업 트랜지스터의 제1 핀 활성영역 상에 형성된 제1 소스/드레인은 상기 제1 콘택 플러그에 접속된다. 상기 제2 풀-다운 트랜지스터의 제2 핀 활성영역 상에 형성된 제2 소스/드레인은 상기 제2 콘택 플러그에 접속된다. 상기 제2 콘택 플러그의 중심은 상기 제2 소스/드레인의 중심과 어긋난다.
상기 제2 핀 활성영역은 상기 제1 핀 활성영역과 평행할 수 있다.
상기 제1 소스/드레인은 P형 불순물들을 포함할 수 있다. 상기 제2 소스/드레인은 N형 불순물들을 포함할 수 있다.
상기 제1 소스/드레인은 결정 성장된 SiGe 층을 포함할 수 있다. 상기 제2 소스/드레인은 결정 성장된 Si 층, SiC 층, 또는 이들의 조합을 포함할 수 있다.
상기 제1 콘택 플러그의 수직 중심과 상기 제2 콘택 플러그의 수직 중심 사이의 간격은 상기 제1 소스/드레인의 수직 중심과 상기 제2 소스/드레인의 수직 중심 사이의 간격보다 클 수 있다.
상기 제2 콘택 플러그의 하부 표면은 상기 제1 콘택 플러그의 하부 표면과 다른 경사를 보일 수 있다.
상기 제2 콘택 플러그 및 상기 제2 소스/드레인 사이에 경사진 계면이 형성될 수 있다. 상기 제2 콘택 플러그 및 상기 제2 소스/드레인 사이의 상기 경사진 계면은 상기 제1 핀 활성영역에 가까울수록 높은 레벨에 형성되고 상기 제1 핀 활성영역에서 멀리 떨어질수록 낮은 레벨에 형성될 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상에 서로 평행한 핀 활성영역 및 멀티-핀 활성영역을 포함한다. 상기 핀 활성영역 상에 소스/드레인이 형성된다. 상기 멀티-핀 활성영역 상에 멀티 소스/드레인이 형성된다. 상기 소스/드레인 상에 제1 콘택 플러그가 형성된다. 상기 멀티 소스/드레인 상에 제2 콘택 플러그가 형성된다. 상기 제2 콘택 플러그의 중심은 상기 멀티 소스/드레인의 중심과 어긋난다.
상기 멀티-핀 활성영역은 서로 평행한 제1 및 제2 하위-핀(sub-fin) 활성영역들을 포함할 수 있다. 상기 멀티 소스/드레인은 상기 제1 하위-핀 활성영역 상의 제1 멀티 소스/드레인 및 상기 제2 하위-핀 활성영역 상의 제2 멀티 소스/드레인을 포함할 수 있다.
상기 제2 멀티 소스/드레인은 상기 제1 멀티 소스/드레인과 직접적으로 접촉될 수 있다.
상기 제2 콘택 플러그 및 상기 멀티 소스/드레인 사이에 경사진 계면이 형성될 수 있다. 상기 제2 콘택 플러그 및 상기 멀티 소스/드레인 사이의 상기 경사진 계면은 상기 핀 활성영역에 가까울수록 높은 레벨에 형성되고 상기 핀 활성영역에서 멀리 떨어질수록 낮은 레벨에 형성될 수 있다.
상기 제1 콘택 플러그의 수직 중심과 상기 제2 콘택 플러그의 수직 중심 사이의 간격은 상기 소스/드레인의 수직 중심과 상기 멀티 소스/드레인의 수직 중심 사이의 간격보다 클 수 있다.
상기 제2 콘택 플러그 및 상기 멀티 소스/드레인 사이에 금속 실리사이드 층이 형성될 수 있다. 상기 제2 콘택 플러그 및 상기 금속 실리사이드 층 사이의 계면 중 상기 소스/드레인의 중심을 지나는 수직선에 가장 멀리 떨어진 지점은 상기 계면 중 상기 소스/드레인의 중심을 지나는 수직선에 가장 가까운 지점에 비하여 낮은 레벨에 형성될 수 있다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상의 제1 및 제2 풀-업 트랜지스터들(pull-up transistors), 제1 및 제2 풀-다운 트랜지스터들(pull-down transistors), 및 제1 및 제2 액세스 트랜지스터들(access transistors)을 포함한다. 상기 제2 풀-업 트랜지스터에 인접한 제1 콘택 플러그가 배치된다. 상기 제2 풀-다운 트랜지스터에 인접한 제2 콘택 플러그가 배치된다. 상기 제2 풀-업 트랜지스터의 핀 활성영역 상에 형성된 소스/드레인은 상기 제1 콘택 플러그에 접속된다. 상기 제2 풀-다운 트랜지스터의 멀티-핀 활성영역 상에 형성된 멀티 소스/드레인은 상기 제2 콘택 플러그에 접속된다. 상기 제2 콘택 플러그의 중심은 상기 멀티 소스/드레인의 중심과 어긋난다.
상기 멀티-핀 활성영역은 서로 평행한 제1 및 제2 하위-핀(sub-fin) 활성영역들을 포함할 수 있다. 상기 멀티 소스/드레인은 상기 제1 하위-핀 활성영역 상의 제1 멀티 소스/드레인 및 상기 제2 하위-핀 활성영역 상의 제2 멀티 소스/드레인을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 제1 소스/드레인 상에 제1 콘택 플러그 및 제2 소스/드레인 상에 제2 콘택 플러그가 형성된다. 상기 제2 콘택 플러그의 중심은 상기 제2 소스/드레인의 중심과 어긋난다. 상기 제2 콘택 플러그의 하부표면은 상기 제1 콘택 플러그의 하부표면과 다른 경사를 보인다. 상기 제1 콘택 플러그의 수직 중심과 상기 제2 콘택 플러그의 수직 중심 사이의 간격은 상기 제1 소스/드레인의 수직 중심과 상기 제2 소스/드레인의 수직 중심 사이의 간격보다 클 수 있다. 상기 제1 및 제2 콘택 플러그들의 브리지(bridge)를 예방할 수 있다. 고집적화에 유리하면서 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1 내지 도 3은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 4는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 5는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 등가회로도 이다.
도 6은 도 1의 일부분을 상세히 보여주는 부분 확대도 이다.
도 7은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 8은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 9 내지 도 11은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 12 및 도 13은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 14는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 15 및 도 19는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단계별 레이아웃들 이다.
도 16 내지 도 18 및 도 20 내지 도 24는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 이다.
도 25 내지 도 32는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 이다.
도 33 및 도 34는 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1 내지 도 3은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 1을 참조하면, 기판(11) 상에 N-웰(13), P-웰(14), 소자 분리 층(17), 핀 활성 영역들(21, 22, 25, 26), 소스/드레인들(31, 32, 35, 36), 식각 정지 층(52), 하부 절연 층(54), 상부 절연 층(55), 금속 실리사이드 층(161, 162, 165, 166), 배리어 층(171, 172, 175, 176), 및 도전 층(181, 182, 185, 186)이 형성될 수 있다. 상기 배리어 층(171, 172, 175, 176) 및 상기 도전 층(181, 182, 185, 186)은 콘택 플러그들(191, 192, 195, 196)을 구성할 수 있다.
도 2를 참조하면, 기판(11) 상에 P-웰(14), 핀 활성 영역(22), 소스/드레인(32), 하부 게이트 유전 층(41), 상부 게이트 유전 층(42), 게이트 전극(43), 스페이서(51), 식각 정지 층(52), 하부 절연 층(54), 상부 절연 층(55), 금속 실리사이드 층(162), 배리어 층(172), 및 도전 층(182)이 형성될 수 있다.
도 3을 참조하면, 기판(11) 상에 P-웰(14), 소자 분리 층(17), 핀 활성 영역(22), 하부 게이트 유전 층(41), 상부 게이트 유전 층(42), 게이트 전극(43), 및 상부 절연 층(55)이 형성될 수 있다.
도 4는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 4를 참조하면, 기판(11) 상에 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28), 게이트 전극들(43, 44, 45, 46, 47, 48, 49), 및 콘택 플러그들(191, 192, 193, 195, 196, 197)이 형성될 수 있다. 상기 기판(11)은 제1 셀 영역(C1) 및 제2 셀 영역(C2)을 포함할 수 있다. 상기 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28)은 제1 핀 활성 영역(21), 제2 핀 활성 영역(22), 제3 핀 활성 영역(23), 제4 핀 활성 영역(24), 제5 핀 활성 영역(25), 제6 핀 활성 영역(26), 제7 핀 활성 영역(27), 및 제8 핀 활성 영역(28)을 포함할 수 있다. 상기 게이트 전극들(43, 44, 45, 46, 47, 48, 49)은 제1 게이트 전극(43), 제2 게이트 전극(44), 제3 게이트 전극(45), 제4 게이트 전극(46), 제5 게이트 전극(47), 제6 게이트 전극(48), 및 제7 게이트 전극(49)을 포함할 수 있다. 상기 콘택 플러그들(191, 192, 193, 195, 196, 197)은 제1 콘택 플러그(191), 제2 콘택 플러그(192), 제3 콘택 플러그(193), 제4 콘택 플러그(195), 제5 콘택 플러그(196), 및 제6 콘택 플러그(197)를 포함할 수 있다.
상기 제3 핀 활성 영역(23) 및 상기 제4 게이트 전극(46)의 교차 점에 제1 액세스 트랜지스터(access transistor; TA1)가 형성될 수 있다. 상기 제3 핀 활성 영역(23) 및 상기 제3 게이트 전극(45)의 교차 점에 제1 풀-다운 트랜지스터(pull-down transistor; TD1)가 형성될 수 있다. 상기 제4 핀 활성 영역(24) 및 상기 제3 게이트 전극(45)의 교차 점에 제1 풀-업 트랜지스터(pull-up transistor; TU1)가 형성될 수 있다. 상기 제2 핀 활성 영역(22) 및 상기 제2 게이트 전극(44)의 교차 점에 제2 액세스 트랜지스터(access transistor; TA2)가 형성될 수 있다. 상기 제2 핀 활성 영역(22) 및 상기 제1 게이트 전극(43)의 교차 점에 제2 풀-다운 트랜지스터(pull-down transistor; TD2)가 형성될 수 있다. 상기 제1 핀 활성 영역(21) 및 상기 제1 게이트 전극(43)의 교차 점에 제2 풀-업 트랜지스터(pull-up transistor; TU2)가 형성될 수 있다.
도 5는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 등가회로도 이다. 도 5의 등가회로도는 씨모스 에스램 셀(CMOS SRAM cell)에 해당될 수 있다. 도 4의 상기 제1 셀 영역(C1)은 도 5에 도시된 씨모스 에스램 셀(CMOS SRAM cell)을 포함하는 것으로 해석될 수 있다. 도 4의 상기 제2 셀 영역(C2) 또한 도 5에 도시된 씨모스 에스램 셀(CMOS SRAM cell)과 유사한 구성을 포함하는 것으로 해석될 수 있다.
도 5를 참조하면, 씨모스 에스램 셀(CMOS SRAM cell)은 한 쌍의 풀-업 트랜지스터들(pull-up transistors; TU1, TU2), 한 쌍의 풀-다운 트랜지스터들(pull-down transistors; TD1, TD2), 및 한 쌍의 액세스 트랜지스터들(access transistors; TA1, TA2)을 포함할 수 있다. 상기 한 쌍의 풀-다운 트랜지스터들(TD1, TD2) 및 상기 한 쌍의 액세스 트랜지스터들(TA1, TA2)은 모두 NMOS 트랜지스터들이고, 상기 한 쌍의 풀-업 트랜지스터들(TU1, TU2)은 모두 PMOS 트랜지스터들일 수 있다.
제1 풀-다운 트랜지스터(TD1)와 제1 액세스 트랜지스터(TA1)는 직렬 연결된다. 상기 제1 풀-다운 트랜지스터(TD1)의 소스는 접지(ground; GND)에 전기적으로 연결되고, 상기 제1 액세스 트랜지스터(TA1)의 드레인은 제1 비트라인(BL1)에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 풀-다운 트랜지스터(TD2)와 상기 제2 액세스 트랜지스터(TA2)는 직렬 연결된다. 상기 제2 풀-다운 트랜지스터(TD2)의 소스는 상기 접지(GND)에 전기적으로 연결되고, 상기 제2 액세스 트랜지스터(TA2)의 드레인은 제2 비트라인(BL2)에 전기적으로 연결된다.
제1 풀-업 트랜지스터(TU1)의 소스 및 드레인은 각각 전원(power; VDD) 및 상기 제1 풀-다운 트랜지스터(TD1)의 드레인에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 풀-업 트랜지스터(TU2)의 소스 및 드레인은 각각 상기 전원(VDD) 및 상기 제2 풀-다운 트랜지스터(TD2)의 드레인에 전기적으로 연결된다. 상기 제1 풀-업 트랜지스터(TU1)의 드레인, 상기 제1 풀-다운 트랜지스터(TD1)의 드레인 및 상기 제1 액세스 트랜지스터(TA1)의 소스는 제1 노드(N1)에 해당한다. 또한, 상기 제2 풀-업 트랜지스터(TU2)의 드레인, 상기 제2 풀-다운 트랜지스터(TD2)의 드레인 및 상기 제2 액세스 트랜지스터(TA2)의 소스는 제2 노드(N2)에 해당한다. 상기 제1 풀-다운 트랜지스터(TD1)의 게이트 전극 및 상기 제1 풀-업 트랜지스터(TU1)의 게이트 전극은 상기 제2 노드(N2)에 전기적으로 연결되고, 상기 제2 풀-다운 트랜지스터(TD2)의 게이트 전극 및 상기 제2 풀-업 트랜지스터(TU2)의 게이트 전극은 상기 제1 노드(N1)에 전기적으로 연결된다. 또한, 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트 전극들은 워드라인(WL)에 전기적으로 접속된다.
도 1은 도 4의 절단선 I-I'에 따라 취해진 단면도이며, 도 2는 도 4의 절단선 II-II'에 따라 취해진 단면도이고, 도 3은 도 4의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도일 수 있다.
도 1 내지 도 4를 다시 참조하면, 상기 기판(11)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 예를 들면, 상기 기판(11)은 P형 불순물들을 포함하는 단결정 실리콘 웨이퍼일 수 있다. 상기 기판(11) 상에 상기 N-웰(13) 및 상기 P-웰(14)이 형성될 수 있다. 예를 들면, 상기 N-웰(13)은 N형 불순물들을 포함하는 실리콘 층일 수 있으며, 상기 P-웰(14)은 P형 불순물들을 포함하는 실리콘 층일 수 있다. 상기 기판(11)이 P형 불순물들을 포함하는 단결정 실리콘 웨이퍼일 경우, 상기 P-웰(14)은 생략될 수 있다.
상기 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28)은 상기 소자 분리 층(17)에 의하여 상기 기판(11) 상에 한정될 수 있다. 상기 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28)의 각각은 평면도 상에서 라인(line) 모양 또는 바아(bar) 모양을 보일 수 있다. 상기 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28)의 각각은 단면도 상에서 수평 폭 보다 수직 높이가 클 수 있다. 상기 소자 분리 층(17)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
상기 제1 핀 활성 영역(21), 상기 제4 핀 활성 영역(24), 상기 제5 핀 활성 영역(25), 및 상기 제8 핀 활성 영역(28)은 상기 N-웰(13) 상에 형성될 수 있다. 상기 제1 핀 활성 영역(21), 상기 제4 핀 활성 영역(24), 상기 제5 핀 활성 영역(25), 및 상기 제8 핀 활성 영역(28)은 N형 불순물들을 함유하는 실리콘 층을 포함할 수 있다. 상기 제2 핀 활성 영역(22), 상기 제3 핀 활성 영역(23), 상기 제6 핀 활성 영역(26), 및 상기 제7 핀 활성 영역(27)은 상기 P-웰(14) 상에 형성될 수 있다. 상기 제2 핀 활성 영역(22), 상기 제3 핀 활성 영역(23), 상기 제6 핀 활성 영역(26), 및 상기 제7 핀 활성 영역(27)은 P형 불순물들을 함유하는 실리콘 층을 포함할 수 있다.
상기 제2 셀 영역(C2)은 상기 제1 셀 영역(C1)과 인접하게 배치될 수 있다. 상기 제1 내지 제4 핀 활성 영역들(21, 22, 23, 24)은 상기 제1 셀 영역(C1) 내에 형성될 수 있으며, 상기 제5 내지 제8 핀 활성 영역들(25, 26, 27, 28)은 상기 제2 셀 영역(C2) 내에 형성될 수 있다. 상기 제1 핀 활성 영역(21)은 상기 제2 핀 활성 영역(22)과 평행할 수 있다. 상기 제4 핀 활성 영역(24)은 상기 제3 핀 활성 영역(23)과 평행할 수 있다. 상기 제1 핀 활성 영역(21)의 연장선은 상기 제4 핀 활성 영역(24)과 평행할 수 있다. 상기 제1 핀 활성 영역(21)은 상기 제2 핀 활성 영역(22) 및 상기 제3 핀 활성 영역(23) 사이에 형성될 수 있다.
상기 제5 핀 활성 영역(25)은 상기 제6 핀 활성 영역(26)과 평행할 수 있다. 상기 제8 핀 활성 영역(28)은 상기 제7 핀 활성 영역(27)과 평행할 수 있다. 상기 제5 핀 활성 영역(25)의 연장선은 상기 제8 핀 활성 영역(28)과 평행할 수 있다. 상기 제5 핀 활성 영역(25)은 상기 제6 핀 활성 영역(26) 및 상기 제7 핀 활성 영역(27) 사이에 형성될 수 있다. 상기 제2 핀 활성 영역(22)은 상기 제1 핀 활성 영역(21) 및 상기 제6 핀 활성 영역(26) 사이에 형성될 수 있다. 상기 제6 핀 활성 영역(26)은 상기 제2 핀 활성 영역(22)과 평행할 수 있다. 상기 제6 핀 활성 영역(26)은 상기 제2 핀 활성 영역(22) 및 상기 제5 핀 활성 영역(25) 사이에 형성될 수 있다.
상기 제1 핀 활성 영역(21) 및 상기 제2 핀 활성 영역(22) 사이의 간격은 상기 제2 핀 활성 영역(22) 및 상기 제6 핀 활성 영역(26) 사이의 간격보다 좁을 수 있다. 상기 제2 핀 활성 영역(22) 및 상기 제6 핀 활성 영역(26) 사이의 간격은 상기 제5 핀 활성 영역(25) 및 상기 제6 핀 활성 영역(26) 사이의 간격보다 클 수 있다.
상기 게이트 전극들(43, 44, 45, 46, 47, 48, 49)의 각각은 일-함수 금속 층(work-function metal layer) 및 도전 층을 포함할 수 있다. 상기 제1 게이트 전극(43)은 상기 제1 핀 활성 영역(21) 및 상기 제2 핀 활성 영역(22)을 가로지를 수 있다. 상기 제2 게이트 전극(44)은 상기 제2 핀 활성 영역(22) 및 상기 제6 핀 활성 영역(26)을 가로지를 수 있다. 상기 제3 게이트 전극(45)은 상기 제3 핀 활성 영역(23) 및 상기 제4 핀 활성 영역(24)을 가로지를 수 있다. 상기 제4 게이트 전극(46)은 상기 제3 핀 활성 영역(23)을 가로지를 수 있다. 상기 제5 게이트 전극(47)은 상기 제5 핀 활성 영역(25) 및 상기 제6 핀 활성 영역(26)을 가로지를 수 있다. 상기 제6 게이트 전극(48)은 상기 제7 핀 활성 영역(27) 및 상기 제8 핀 활성 영역(28)을 가로지를 수 있다. 상기 제7 게이트 전극(49)은 상기 제7 핀 활성 영역(27)을 가로지를 수 있다.
상기 게이트 전극들(43, 44, 45, 46, 47, 48, 49) 및 상기 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28) 사이에 상기 하부 게이트 유전 층(41) 및 상기 상부 게이트 유전 층(42)이 형성될 수 있다. 예를 들면, 상기 하부 게이트 유전 층(41)은 상기 제2 핀 활성 영역(22) 및 상기 제1 게이트 전극(43) 사이에 형성될 수 있다. 상기 하부 게이트 유전 층(41)은 상기 제2 핀 활성 영역(22)의 상부표면 및 측면에 직접적으로 접촉될 수 있다. 상기 상부 게이트 유전 층(42)은 상기 하부 게이트 유전 층(41) 상에 형성될 수 있다. 상기 상부 게이트 유전 층(42)은 상기 제1 게이트 전극(43)의 하부표면 및 측면에 직접적으로 접촉될 수 있다. 상기 제1 게이트 전극(43)은 상기 제2 핀 활성 영역(22)의 상부표면 및 측면을 덮을 수 있다. 상기 제1 게이트 전극(43)의 하단은 상기 제2 핀 활성 영역(22)의 상단보다 낮은 레벨에 형성될 수 있다.
상기 하부 게이트 유전 층(41)은 세정공정에 의하여 형성된 화학적 산화물(chemical oxide)을 포함할 수 있다. 상기 하부 게이트 유전 층(41)은 H2O2 및 Si의 반응에 의한 실리콘 산화물을 포함할 수 있다. 상기 하부 게이트 유전 층(41)은 계면 산화물(interfacial oxide)로 지칭될 수 있다. 상기 상부 게이트 유전 층(42)은 고 유전물(High-K dielectrics)을 포함할 수 있다. 상기 상부 게이트 유전 층(42)은 HfO, HfSiO, 또는 이들의 조합을 포함할 수 있다.
상기 게이트 전극들(43, 44, 45, 46, 47, 48, 49) 각각의 측면들 상에 상기 스페이서(51)가 형성될 수 있다. 예를 들면, 상기 스페이서(51)는 상기 제1 게이트 전극(43)의 측면들을 덮을 수 있다. 상기 상부 게이트 유전 층(42)은 상기 제1 게이트 전극(43) 및 상기 스페이서(51) 사이에 개재될 수 있다. 상기 스페이서(51)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
상기 게이트 전극들(43, 44, 45, 46, 47, 48, 49)에 인접한 상기 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28) 상에 상기 소스/드레인들(31, 32, 35, 36)이 형성될 수 있다. 상기 소스/드레인들(31, 32, 35, 36)의 각각은 결정 성장된 물질을 포함할 수 있다. 상기 소스/드레인들(31, 32, 35, 36)의 하단들은 상기 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 소스/드레인들(31, 32, 35, 36)의 상단들은 상기 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28)의 상단들보다 높은 레벨에 형성될 수 있다. 상기 소스/드레인들(31, 32, 35, 36) 각각의 수평 폭은 상기 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28) 각각의 수평 폭 보다 클 수 있다. 상기 소스/드레인들(31, 32, 35, 36)의 각각은 상기 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28) 중 대응하는 하나의 상부에 수직 정렬될 수 있다.
예를 들면, 상기 제1 핀 활성 영역(21) 상에 제1 소스/드레인(31)이 형성될 수 있다. 상기 제1 소스/드레인(31)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 SiGe, Si, 또는 이들의 조합을 포함할 수 있다. 상기 제1 소스/드레인(31)은 P형 불순물들을 포함하는 SiGe 층을 포함할 수 있다. 상기 제2 핀 활성 영역(22) 상에 제2 소스/드레인(32)이 형성될 수 있다. 상기 제2 소스/드레인(32)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 SiC, Si, 또는 이들의 조합을 포함할 수 있다. 상기 제2 소스/드레인(32)은 N형 불순물들을 포함하는 Si층을 포함할 수 있다. 상기 제5 핀 활성 영역(25) 상에 제3 소스/드레인(35)이 형성될 수 있다. 상기 제3 소스/드레인(35)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 SiGe, Si, 또는 이들의 조합을 포함할 수 있다. 상기 제3 소스/드레인(35)은 P형 불순물들을 포함하는 SiGe 층을 포함할 수 있다. 상기 제6 핀 활성 영역(26) 상에 제4 소스/드레인(36)이 형성될 수 있다. 상기 제4 소스/드레인(36)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 SiC, Si, 또는 이들의 조합을 포함할 수 있다. 상기 제4 소스/드레인(36)은 N형 불순물들을 포함하는 Si층을 포함할 수 있다.
상기 제1 소스/드레인(31) 및 상기 제2 소스/드레인(32) 사이의 간격은 상기 제2 소스/드레인(32) 및 상기 제4 소스/드레인(36) 사이의 간격보다 좁을 수 있다. 상기 제2 소스/드레인(32) 및 상기 제4 소스/드레인(36) 사이의 간격은 상기 제3 소스/드레인(35) 및 상기 제4 소스/드레인(36) 사이의 간격보다 클 수 있다.
상기 소스/드레인들(31, 32, 35, 36) 상에 상기 식각 정지 층(52)이 형성될 수 있다. 상기 식각 정지 층(52)은 상기 소스/드레인들(31, 32, 35, 36), 상기 소자 분리 층(17), 및 상기 스페이서(51) 상을 컨포말하게 덮을 수 있다. 상기 식각 정지 층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다. 상기 식각 정지 층(52) 상에 상기 하부 절연 층(54)이 형성될 수 있다. 상기 하부 절연 층(54), 상기 식각 정지 층(52), 상기 스페이서(51), 상기 상부 게이트 유전 층(42), 및 상기 제1 게이트 전극(43)의 상단들은 실질적으로 동일평면을 이룰 수 있다. 상기 하부 절연 층(54)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
상기 식각 정지 층(52)은 상기 하부 절연 층(54)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 하부 절연 층(54)은 TEOS층을 포함할 수 있으며, 상기 식각 정지 층(52)은 실리콘 질화물 층을 포함할 수 있다. 상기 하부 절연 층(54) 상에 상기 상부 절연 층(55)이 형성될 수 있다. 상기 상부 절연 층(55)은 상기 하부 절연 층(54), 상기 식각 정지 층(52), 상기 스페이서(51), 상기 상부 게이트 유전 층(42), 및 상기 제1 게이트 전극(43)을 덮을 수 있다. 상기 상부 절연 층(55)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
상기 콘택 플러그들(191, 192, 193, 195, 196, 197)의 각각은 상기 상부 절연 층(55), 상기 하부 절연 층(54), 및 상기 식각 정지 층(52)을 관통할 수 있다. 상기 제1 콘택 플러그(191)는 상기 제1 게이트 전극(43)에 인접하고 상기 제1 소스/드레인(31) 상에 형성될 수 있다. 상기 제1 콘택 플러그(191)는 제1 도전 층(181) 및 상기 제1 도전 층(181)의 측면 및 바닥을 감싸는 제1 배리어 층(171)을 포함할 수 있다. 상기 제1 콘택 플러그(191) 및 상기 제1 소스/드레인(31) 사이에 제1 금속 실리사이드 층(161)이 형성될 수 있다. 상기 제1 콘택 플러그(191)의 중심은 상기 제1 소스/드레인(31)의 중심 상에 수직 정렬될 수 있다.
상기 제2 콘택 플러그(192)는 상기 제1 게이트 전극(43)에 인접하고 상기 제2 소스/드레인(32) 상에 형성될 수 있다. 상기 제2 콘택 플러그(192)는 제2 도전 층(182) 및 상기 제2 도전 층(182)의 측면 및 바닥을 감싸는 제2 배리어 층(172)을 포함할 수 있다. 상기 제2 콘택 플러그(192) 및 상기 제2 소스/드레인(32) 사이에 제2 금속 실리사이드 층(162)이 형성될 수 있다. 상기 제2 콘택 플러그(192)의 중심은 상기 제2 소스/드레인(32)의 중심과 어긋날 수 있다. 상기 제1 소스/드레인(31)의 중심 및 상기 제2 소스/드레인(32)의 중심 사이의 거리는 상기 제1 콘택 플러그(191)의 중심 및 상기 제2 콘택 플러그(192)의 중심 사이의 거리보다 좁을 수 있다.
상기 제2 콘택 플러그(192) 및 상기 제2 소스/드레인(32) 사이에 경사진 계면이 형성될 수 있다. 상기 제2 콘택 플러그(192)의 하부 표면은 상기 제1 콘택 플러그(191)의 하부 표면과 다른 경사를 보일 수 있다. 상기 제2 콘택 플러그(192)의 하부 표면은 상기 제1 콘택 플러그(191)의 중심을 지나는 수직선에 멀리 떨어질수록 낮은 레벨에 형성될 수 있다. 상기 제2 콘택 플러그(192)의 하단은 상기 제1 콘택 플러그(191)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 제2 콘택 플러그(192)의 하부 표면은 상기 제1 콘택 플러그(191)의 중심을 지나는 수직선에 가까울수록 높은 레벨에 형성될 수 있다. 상기 제2 콘택 플러그(192)의 하부 표면 중 가장 높은 레벨에 위치한 점은 상기 제1 콘택 플러그(191)의 하부 표면 중 가장 높은 레벨에 위치한 점보다 높은 레벨에 형성될 수 있다. 상기 제2 금속 실리사이드 층(162)의 하단은 상기 제1 금속 실리사이드 층(161)의 하단보다 낮은 레벨에 형성될 수 있다.
상기 제4 콘택 플러그(195)는 상기 제5 게이트 전극(47)에 인접하고 상기 제3 소스/드레인(35) 상에 형성될 수 있다. 상기 제4 콘택 플러그(195)는 제4 도전 층(185) 및 상기 제4 도전 층(185)의 측면 및 바닥을 감싸는 제4 배리어 층(175)을 포함할 수 있다. 상기 제4 콘택 플러그(195) 및 상기 제3 소스/드레인(35) 사이에 제4 금속 실리사이드 층(165)이 형성될 수 있다. 상기 제4 콘택 플러그(195)의 중심은 상기 제3 소스/드레인(35)의 중심 상에 수직 정렬될 수 있다.
상기 제5 콘택 플러그(196)는 상기 제5 게이트 전극(47)에 인접하고 상기 제4 소스/드레인(36) 상에 형성될 수 있다. 상기 제5 콘택 플러그(196)는 제5 도전 층(186) 및 상기 제5 도전 층(186)의 측면 및 바닥을 감싸는 제5 배리어 층(176)을 포함할 수 있다. 상기 제5 콘택 플러그(196) 및 상기 제4 소스/드레인(36) 사이에 제5 금속 실리사이드 층(166)이 형성될 수 있다. 상기 제5 콘택 플러그(196)의 중심은 상기 제4 소스/드레인(36)의 중심과 어긋날 수 있다. 상기 제3 소스/드레인(35)의 중심 및 상기 제4 소스/드레인(36)의 중심 사이의 거리는 상기 제4 콘택 플러그(195)의 중심 및 상기 제5 콘택 플러그(196)의 중심 사이의 거리보다 좁을 수 있다.
상기 제5 콘택 플러그(196) 및 상기 제4 소스/드레인(36) 사이에 경사진 계면이 형성될 수 있다. 상기 제5 콘택 플러그(196)의 하부 표면은 상기 제4 콘택 플러그(195)의 하부 표면과 다른 경사를 보일 수 있다. 상기 제5 콘택 플러그(196)의 하부 표면은 상기 제4 콘택 플러그(195)의 중심을 지나는 수직선에 멀리 떨어질수록 낮은 레벨에 형성될 수 있다. 상기 제5 콘택 플러그(196)의 하단은 상기 제4 콘택 플러그(195)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 제5 콘택 플러그(196)의 하부 표면은 상기 제4 콘택 플러그(195)의 중심을 지나는 수직선에 가까울수록 높은 레벨에 형성될 수 있다. 상기 제5 콘택 플러그(196)의 하부 표면 중 가장 높은 레벨에 위치한 점은 상기 제4 콘택 플러그(195)의 하부 표면 중 가장 높은 레벨에 위치한 점보다 높은 레벨에 형성될 수 있다. 상기 제5 금속 실리사이드 층(166)의 하단은 상기 제4 금속 실리사이드 층(165)의 하단보다 낮은 레벨에 형성될 수 있다.
상기 제1 금속 실리사이드 층(161), 상기 제2 금속 실리사이드 층(162), 상기 제4 금속 실리사이드 층(165), 및 상기 제5 금속 실리사이드 층(166)은 상기 제1 콘택 플러그(191), 상기 제2 콘택 플러그(192), 상기 제4 콘택 플러그(195), 및 상기 제5 콘택 플러그(196)의 하부에 자기-정렬될(self-aligned) 수 있다. 상기 제1 금속 실리사이드 층(161), 상기 제2 금속 실리사이드 층(162), 상기 제4 금속 실리사이드 층(165), 및 상기 제5 금속 실리사이드 층(166)은 상기 제1 콘택 플러그(191), 상기 제2 콘택 플러그(192), 상기 제4 콘택 플러그(195), 및 상기 제5 콘택 플러그(196)의 바닥 및 측면들에 직접적으로 접촉될 수 있다. 상기 제1 배리어 층(171), 상기 제2 배리어 층(172), 상기 제4 배리어 층(175), 및 상기 제5 배리어 층(176)은 TiN, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 제1 도전 층(181), 상기 제2 도전 층(182), 상기 제4 도전 층(185), 및 상기 제5 도전 층(186)은 W과 같은 금속을 포함할 수 있다.
도 6은 도 1의 일부분을 상세히 보여주는 부분 확대도 이다.
도 6을 참조하면, 상기 제1 콘택 플러그(191)의 중심을 지나는 수직선은 상기 제1 소스/드레인(31)의 중심을 지나는 수직선과 일치할 수 있다. 상기 제1 콘택 플러그(191)의 중심을 지나는 수직선은 상기 제1 소스/드레인(31)의 중심을 지나는 수직선 및 상기 제1 핀 활성 영역(21)의 중심을 지나는 수직선과 일치할 수 있다.
상기 제2 소스/드레인(32)의 중심을 지나는 수직선은 상기 제2 핀 활성 영역(22)의 중심을 지나는 수직선과 일치할 수 있다. 상기 제2 콘택 플러그(192)의 중심을 지나는 수직선은 상기 제2 소스/드레인(32)의 중심을 지나는 수직선과 제1 간격(d1) 떨어질 수 있다. 상기 제2 콘택 플러그(192)의 중심을 지나는 수직선은 상기 제2 핀 활성 영역(22)의 중심을 지나는 수직선과 제1 간격(d1) 떨어질 수 있다.
상기 제2 콘택 플러그(192)의 하단은 상기 제1 콘택 플러그(191)의 하단보다 제2 간격(d2) 낮은 레벨에 형성될 수 있다. 상기 제2 콘택 플러그(192)의 하부 표면 중 가장 높은 레벨에 위치한 점은 상기 제1 콘택 플러그(191)의 하부 표면 중 가장 높은 레벨에 위치한 점보다 제3 간격(d3) 높은 레벨에 형성될 수 있다.
도 7은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위하여 도 4의 절단선 I-I'에 따라 취해진 단면도 이다.
도 7을 참조하면, 상기 제1 콘택 플러그(191), 상기 제2 콘택 플러그(192), 상기 제4 콘택 플러그(195), 및 상기 제5 콘택 플러그(196)의 하부 표면들은 울퉁불퉁할 수 있다. 상기 제2 콘택 플러그(192) 및 상기 제5 콘택 플러그(196)의 하부 표면들은 상기 제1 콘택 플러그(191) 및 상기 제4 콘택 플러그(195)의 하부 표면들과 다른 모양을 보일 수 있다. 상기 제1 금속 실리사이드 층(161)의 상단은 상기 제1 콘택 플러그(191)의 중심을 지나는 수직선 상에 위치할 수 있다. 상기 제2 금속 실리사이드 층(162)의 상단은 상기 제2 콘택 플러그(192)의 중심을 지나는 수직선에서 벗어날 수 있다. 상기 제4 금속 실리사이드 층(165)의 상단은 상기 제4 콘택 플러그(195)의 중심을 지나는 수직선 상에 위치할 수 있다. 상기 제5 금속 실리사이드 층(166)의 상단은 상기 제5 콘택 플러그(196)의 중심을 지나는 수직선에서 벗어날 수 있다.
도 8은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이고, 도 9 는 도 8의 절단선 Ⅳ-Ⅳ'에 따라 취해진 단면도 이며, 도 10은 도 8의 절단선 Ⅴ-Ⅴ'에 따라 취해진 단면도 이고, 도 11은 도 8의 절단선 Ⅵ-Ⅵ'에 따라 취해진 단면도 이다.
도 8을 참조하면, 기판(11) 상에 핀 활성 영역들(21, 24, 25, 28), 멀티-핀 활성 영역들(22M, 23M, 26M, 27M), 게이트 전극들(43, 44, 45, 46, 47, 48, 49), 및 콘택 플러그들(191, 192, 193, 195, 196, 197)이 형성될 수 있다.
상기 기판(11)은 제1 셀 영역(C1) 및 제2 셀 영역(C2)을 포함할 수 있다. 상기 핀 활성 영역들(21, 24, 25, 28)은 제1 핀 활성 영역(21), 제4 핀 활성 영역(24), 제5 핀 활성 영역(25), 및 제8 핀 활성 영역(28)을 포함할 수 있다. 상기 멀티-핀 활성 영역들(22M, 23M, 26M, 27M)은 제1 멀티-핀 활성 영역(22M), 제2 멀티-핀 활성 영역(23M), 제3 멀티-핀 활성 영역(26M), 및 제4 멀티-핀 활성 영역(27M)을 포함할 수 있다. 상기 제1 멀티-핀 활성 영역(22M)은 서로 평행한 한 쌍의 제1 좌측 하위-핀 활성 영역(22A) 및 제1 우측 하위-핀 활성 영역(22B)을 포함할 수 있다. 상기 제2 멀티-핀 활성 영역(23M)은 서로 평행한 한 쌍의 제2 좌측 하위-핀 활성 영역(23A) 및 제2 우측 하위-핀 활성 영역(23B)을 포함할 수 있다. 상기 제3 멀티-핀 활성 영역(26M)은 서로 평행한 한 쌍의 제3 좌측 하위-핀 활성 영역(26A) 및 제3 우측 하위-핀 활성 영역(26B)을 포함할 수 있다. 상기 제4 멀티-핀 활성 영역(27M)은 서로 평행한 한 쌍의 제4 좌측 하위-핀 활성 영역(27A) 및 제4 우측 하위-핀 활성 영역(27B)을 포함할 수 있다.
상기 게이트 전극들(43, 44, 45, 46, 47, 48, 49)은 제1 게이트 전극(43), 제2 게이트 전극(44), 제3 게이트 전극(45), 제4 게이트 전극(46), 제5 게이트 전극(47), 제6 게이트 전극(48), 및 제7 게이트 전극(49)을 포함할 수 있다. 상기 콘택 플러그들(191, 192, 193, 195, 196, 197)은 제1 콘택 플러그(191), 제2 콘택 플러그(192), 제3 콘택 플러그(193), 제4 콘택 플러그(195), 제5 콘택 플러그(196), 및 제6 콘택 플러그(197)를 포함할 수 있다.
다른 실시 예에서, 상기 멀티-핀 활성 영역들(22M, 23M, 26M, 27M)의 각각은 서로 평행한 3개 이상의 하위-핀 활성 영역들을 포함할 수 있다.
도 9를 참조하면, 기판(11) 상에 N-웰(13), P-웰(14), 소자 분리 층(17, 17A), 핀 활성 영역들(21, 25), 멀티-핀 활성 영역들(22M, 26M), 소스/드레인들(31, 35), 멀티 소스/드레인들(32A, 32B, 36A, 36B), 식각 정지 층(52), 하부 절연 층(54), 상부 절연 층(55), 금속 실리사이드 층(161, 162, 165, 166), 배리어 층(171, 172, 175, 176), 및 도전 층(181, 182, 185, 186)이 형성될 수 있다. 상기 배리어 층(171, 172, 175, 176) 및 상기 도전 층(181, 182, 185, 186)은 콘택 플러그들(191, 192, 195, 196)을 구성할 수 있다.
도 10을 참조하면, 기판(11) 상에 P-웰(14), 제1 좌측 하위-핀 활성 영역(22A), 제1 멀티 소스/드레인(32A), 하부 게이트 유전 층(41), 상부 게이트 유전 층(42), 제1 게이트 전극(43), 스페이서(51), 식각 정지 층(52), 하부 절연 층(54), 상부 절연 층(55), 금속 실리사이드 층(162), 배리어 층(172), 및 도전 층(182)이 형성될 수 있다.
도 11을 참조하면, 기판(11) 상에 P-웰(14), 소자 분리 층(17, 17A), 제1 멀티-핀 활성 영역(22M), 하부 게이트 유전 층(41), 상부 게이트 유전 층(42), 제1 게이트 전극(43), 및 상부 절연 층(55)이 형성될 수 있다.
도 8 내지 도 11을 다시 참조하면, 상기 제1 좌측 하위-핀 활성 영역(22A) 및 상기 제1 우측 하위-핀 활성 영역(22B)사이의 간격은 상기 제1 핀 활성 영역(21) 및 상기 제1 멀티-핀 활성 영역(22M) 사이의 간격보다 좁을 수 있다. 상기 제1 멀티-핀 활성 영역(22M) 및 상기 제3 멀티-핀 활성 영역(26M) 사이의 간격은 상기 제1 핀 활성 영역(21) 및 상기 제1 멀티-핀 활성 영역(22M) 사이의 간격보다 클 수 있다.
상기 소자 분리 층(17, 17A)은 제1 소자 분리 층(17) 및 제2 소자 분리 층(17A)을 포함할 수 있다. 상기 제2 소자 분리 층(17A)은 상기 제1 좌측 하위-핀 활성 영역(22A) 및 상기 제1 우측 하위-핀 활성 영역(22B) 사이와 상기 제3 좌측 하위-핀 활성 영역(26A) 및 상기 제3 우측 하위-핀 활성 영역(26B) 사이에 형성될 수 있다. 상기 제2 소자 분리 층(17A)의 하단은 상기 제1 소자 분리 층(17)의 하단보다 높은 레벨에 형성될 수 있다.
상기 멀티 소스/드레인들(32A, 32B, 36A, 36B)은 제1 멀티 소스/드레인(32A), 제2 멀티 소스/드레인(32B), 제3 멀티 소스/드레인(36A), 및 제4 멀티 소스/드레인(36B)을 포함할 수 있다. 상기 제1 멀티 소스/드레인(32A)은 상기 제1 좌측 하위-핀 활성 영역(22A) 상에 형성될 수 있다. 상기 제2 멀티 소스/드레인(32B)은 상기 제1 우측 하위-핀 활성 영역(22B) 상에 형성될 수 있다. 상기 제3 멀티 소스/드레인(36A)은 상기 제3 좌측 하위-핀 활성 영역(26A) 상에 형성될 수 있다. 상기 제4 멀티 소스/드레인(36B)은 상기 제3 우측 하위-핀 활성 영역(26B) 상에 형성될 수 있다.
상기 제1 멀티 소스/드레인(32A)의 수평 폭은 상기 제1 좌측 하위-핀 활성 영역(22A)의 수평 폭보다 클 수 있다. 상기 제2 멀티 소스/드레인(32B)의 수평 폭은 상기 제1 우측 하위-핀 활성 영역(22B)의 수평 폭보다 클 수 있다. 상기 제1 멀티 소스/드레인(32A)의 측면은 상기 제2 멀티 소스/드레인(32B)의 측면과 접촉될 수 있다. 상기 제3 멀티 소스/드레인(36A)의 측면은 상기 제4 멀티 소스/드레인(36B)의 측면과 접촉될 수 있다.
상기 제2 콘택 플러그(192)는 상기 제1 게이트 전극(43)에 인접하고 상기 제1 멀티 소스/드레인(32A) 및 상기 제2 멀티 소스/드레인(32B) 상에 형성될 수 있다. 상기 제2 콘택 플러그(192)와 상기 제1 멀티 소스/드레인(32A) 및 상기 제2 멀티 소스/드레인(32B)사이에 제2 금속 실리사이드 층(162)이 형성될 수 있다. 상기 제2 콘택 플러그(192)의 중심은 상기 제1 멀티-핀 활성 영역(22M)의 중심과 어긋날 수 있다. 상기 제2 콘택 플러그(192)의 중심은 상기 제1 멀티 소스/드레인(32A) 및 상기 제2 멀티 소스/드레인(32B)의 중심과 어긋날 수 있다.
상기 제5 콘택 플러그(196)는 상기 제5 게이트 전극(47)에 인접하고 상기 제3 멀티 소스/드레인(36A) 및 상기 제4 멀티 소스/드레인(36B)상에 형성될 수 있다.
도 12 및 도 13은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 12 및 도 13을 참조하면, 소자 분리 층(17, 17B)은 제1 소자 분리 층(17) 및 제2 소자 분리 층(17B)을 포함할 수 있다. 상기 제2 소자 분리 층(17B)은 제1 좌측 하위-핀 활성 영역(22A) 및 제1 우측 하위-핀 활성 영역(22B) 사이와 제3 좌측 하위-핀 활성 영역(26A) 및 제3 우측 하위-핀 활성 영역(26B) 사이에 형성될 수 있다. 상기 제2 소자 분리 층(17B)의 하단은 상기 제1 소자 분리 층(17)의 하단과 실질적으로 동일한 레벨에 형성될 수 있다.
도 14는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 14를 참조하면, 기판(11) 상에 핀 활성 영역들(21, 24, 25, 26, 27, 28), 멀티-핀 활성 영역들(22M, 23M), 게이트 전극들(43, 44A, 44B, 45, 46, 47, 48, 49), 및 콘택 플러그들(191, 192, 193, 195, 196, 197)이 형성될 수 있다.
상기 기판(11)은 제1 셀 영역(C1) 및 제2 셀 영역(C2)을 포함할 수 있다. 상기 핀 활성 영역들(21, 24, 25, 28)은 제1 핀 활성 영역(21), 제4 핀 활성 영역(24), 제5 핀 활성 영역(25), 제6 핀 활성 영역(26), 제7 핀 활성 영역(27), 및 제8 핀 활성 영역(28)을 포함할 수 있다. 상기 멀티-핀 활성 영역들(22M, 23M)은 제1 멀티-핀 활성 영역(22M) 및 제2 멀티-핀 활성 영역(23M)을 포함할 수 있다. 상기 제1 멀티-핀 활성 영역(22M)은 서로 평행한 한 쌍의 제1 좌측 하위-핀 활성 영역(22A) 및 제1 우측 하위-핀 활성 영역(22B)을 포함할 수 있다. 상기 제2 멀티-핀 활성 영역(23M)은 서로 평행한 한 쌍의 제2 좌측 하위-핀 활성 영역(23A) 및 제2 우측 하위-핀 활성 영역(23B)을 포함할 수 있다.
상기 게이트 전극들(43, 44A, 44B, 45, 46, 47, 48, 49)은 제1 게이트 전극(43), 제2 게이트 전극(44A, 44B), 제3 게이트 전극(45), 제4 게이트 전극(46), 제5 게이트 전극(47), 제6 게이트 전극(48), 및 제7 게이트 전극(49)을 포함할 수 있다. 상기 콘택 플러그들(191, 192, 193, 195, 196, 197)은 제1 콘택 플러그(191), 제2 콘택 플러그(192), 제3 콘택 플러그(193), 제4 콘택 플러그(195), 제5 콘택 플러그(196), 및 제6 콘택 플러그(197)를 포함할 수 있다. 상기 제2 게이트 전극(44A, 44B)은 좌측 게이트 전극(44A) 및 우측 게이트 전극(44B)으로 구분될 수 있다. 상기 좌측 게이트 전극(44A) 및 상기 우측 게이트 전극(44B)은 일체 형일 수 있다. 다른 실시 예에서, 상기 좌측 게이트 전극(44A) 및 상기 우측 게이트 전극(44B)은 서로 분리될 수 있다.
도 15는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단계별 레이아웃 이고, 도 16은 도 15의 절단선 I-I'에 따라 취해진 단면도이며, 도 17은 도 15의 절단선 II-II'에 따라 취해진 단면도이고, 도 18은 도 15의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도 이다.
도 15 내지 도 18을 참조하면, 기판(11) 상에 N-웰(13), P-웰(14), 소자 분리 층(17), 및 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28)이 형성될 수 있다. 상기 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28)은 상기 소자 분리 층(17)보다 높은 레벨에 돌출될 수 있다. 상기 핀 활성 영역들(21, 22, 23, 24, 25, 26, 27, 28)의 각각은 수평 폭보다 수직 높이가 클 수 있다.
도 19는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단계별 레이아웃 이고, 도 20 및 도 23은 도 19의 절단선 I-I'에 따라 취해진 단면도들 이며, 도 21 및 도 24는 도 19의 절단선 II-II'에 따라 취해진 단면도들 이고, 도 22는 도 19의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도 이다.
도 19내지 도 22를 참조하면, 소스/드레인들(31, 32, 35, 36), 하부 게이트 유전 층(41), 상부 게이트 유전 층(42), 게이트 전극들(43, 44, 45, 46, 47, 48, 49), 스페이서(51), 식각 정지 층(52), 및 하부 절연 층(54)이 형성될 수 있다. 상기 소스/드레인들(31, 32, 35, 36)은 제1 소스/드레인(31), 제2 소스/드레인(32), 제3 소스/드레인(35), 및 제4 소스/드레인(36)을 포함할 수 있다. 상기 제1 소스/드레인(31) 및 상기 제3 소스/드레인(35)은 상기 제2 소스/드레인(32) 및 상기 제4 소스/드레인(36)과 다른 공정을 이용하여 형성될 수 있다. 상기 제1 소스/드레인(31) 및 상기 제3 소스/드레인(35)은 상기 제2 소스/드레인(32) 및 상기 제4 소스/드레인(36)과 다른 물질을 포함할 수 있다.
도 19, 도 23, 및 도 24를 참조하면, 상부 절연 층(55) 및 콘택 홀들(151, 152, 155, 156)이 형성될 수 있다. 상기 콘택 홀들(151, 152, 155, 156)은 상기 상부 절연 층(55), 상기 하부 절연 층(54), 및 상기 식각 정지 층(52)을 관통하여 상기 소스/드레인들(31, 32, 35, 36)을 노출할 수 있다.
도 1 내지 도 4를 다시 참조하면, 상기 콘택 홀들(151, 152, 155, 156)에 노출된 상기 소스/드레인들(31, 32, 35, 36) 상에 금속 실리사이드 층(161, 162, 165, 166)이 형성될 수 있다. 상기 금속 실리사이드 층(161, 162, 165, 166) 상에 상기 콘택 홀들(151, 152, 155, 156)을 채우는 콘택 플러그들(191, 192, 195, 196)이 형성될 수 있다.
도 25, 도 28, 및 도 31은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 8의 절단선 Ⅳ-Ⅳ'에 따라 취해진 단면도들 이며, 도 26, 도 29, 및 도 32는 도 8의 절단선 Ⅴ-Ⅴ'에 따라 취해진 단면도들 이고, 도 27 및 도 30은 도 8의 절단선 Ⅵ-Ⅵ'에 따라 취해진 단면도들 이다.
도8, 도 25 내지 도 27을 참조하면, 기판(11) 상에 N-웰(13), P-웰(14), 소자 분리 층(17, 17A), 핀 활성 영역들(21, 24, 25, 28), 및 멀티-핀 활성 영역들(22M, 23M, 26M, 27M)이 형성될 수 있다.
상기 멀티-핀 활성 영역들(22M, 23M, 26M, 27M)은 제1 멀티-핀 활성 영역(22M), 제2 멀티-핀 활성 영역(23M), 제3 멀티-핀 활성 영역(26M), 및 제4 멀티-핀 활성 영역(27M)을 포함할 수 있다. 상기 제1 멀티-핀 활성 영역(22M)은 서로 평행한 한 쌍의 제1 좌측 하위-핀 활성 영역(22A) 및 제1 우측 하위-핀 활성 영역(22B)을 포함할 수 있다. 상기 제2 멀티-핀 활성 영역(23M)은 서로 평행한 한 쌍의 제2 좌측 하위-핀 활성 영역(23A) 및 제2 우측 하위-핀 활성 영역(23B)을 포함할 수 있다. 상기 제3 멀티-핀 활성 영역(26M)은 서로 평행한 한 쌍의 제3 좌측 하위-핀 활성 영역(26A) 및 제3 우측 하위-핀 활성 영역(26B)을 포함할 수 있다. 상기 제4 멀티-핀 활성 영역(27M)은 서로 평행한 한 쌍의 제4 좌측 하위-핀 활성 영역(27A) 및 제4 우측 하위-핀 활성 영역(27B)을 포함할 수 있다.
도8, 도 28 내지 도 230을 참조하면, 소스/드레인들(31, 35), 멀티 소스/드레인들(32A, 32B, 36A, 36B), 하부 게이트 유전 층(41), 상부 게이트 유전 층(42), 게이트 전극들(43, 44, 45, 46, 47, 48, 49), 스페이서(51), 식각 정지 층(52), 및 하부 절연 층(54)이 형성될 수 있다.
도8, 도 31 및 도 32를 참조하면, 상부 절연 층(55) 및 콘택 홀들(151, 152, 155, 156)이 형성될 수 있다.
도 8 내지 도 11을 다시 참조하면, 금속 실리사이드 층(161, 162, 165, 166) 및 콘택 플러그들(191, 192, 195, 196)이 형성될 수 있다.
도 33 및 도 34는 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
도 33을 참조하면, 도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로프로세서 (MicroProcessor; 2120), 파워(Power; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러(Display Controller; 2150)를 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로프로세서(2120), 상기 파워(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러(2150)는 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이(2160)가 배치될 수 있다. 예를 들면, 상기 디스플레이(2160)는 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워(2130)는 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로프로세서(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로프로세서(2120)는 상기 파워(2130)로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이(2160)를 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이(2160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서(2120)에 적용될 수 있다.
도 34를 참조하면, 전자 시스템(2400)은 본 발명 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416), 버스(2420), 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 메모리 시스템(2412), 및 상기 유저 인터페이스(2418)는 상기 버스(2420)를 경유하여 상호 접속될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 데이터를 입력하거나 상기 전자 시스템(2400)으로부터 데이터를 출력하는데 사용될 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로프로세서(2414), 상기 램(2416), 또는 상기 메모리 시스템(2412)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11: 기판 13, 14: 웰
17, 17A, 17B: 소자 분리 층
21, 22, 23, 24, 25, 26, 27, 28: 핀 활성 영역
22M, 23M, 26M, 27M: 멀티-핀 활성 영역
31, 32, 35, 36: 소스/드레인
32A, 32B, 36A, 36B: 멀티-소스/드레인
41: 하부 게이트 유전 층 42: 상부 게이트 유전 층
43, 44, 45, 46, 47, 48, 49: 게이트 전극
51: 스페이서 52: 식각 정지 층
54: 하부 절연 층 55: 상부 절연 층
151, 152, 155, 156: 콘택 홀
161, 162, 165, 166: 금속 실리사이드 층
171, 172, 175, 176: 배리어 층
181, 182, 185, 186: 도전 층
191, 192, 193, 195, 196, 197: 콘택 플러그
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서
2130: 파워 2140: 기능 유닛
2150: 디스플레이 컨트롤러 2160: 디스플레이
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 시스템 2414: 마이크로프로세서
2416: 램 2418: 유저 인터페이스
2420: 버스
TA1, TA2: 액세스 트랜지스터(access transistor)
TU1, TU2: 풀-업 트랜지스터(pull-up transistor)
TD1, TD2: 풀-다운 트랜지스터(pull-down transistor)

Claims (20)

  1. 기판 상에 서로 평행한 제1 핀 활성영역 및 제2 핀 활성영역;
    상기 제1 핀 활성영역 상에 형성된 제1 소스/드레인;
    상기 제2 핀 활성영역 상에 형성된 제2 소스/드레인;
    상기 제1 소스/드레인 상의 제1 콘택 플러그; 및
    상기 제2 소스/드레인 상의 제2 콘택 플러그를 포함하되,
    상기 제2 콘택 플러그의 중심은 상기 제2 소스/드레인의 중심과 어긋나는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 콘택 플러그의 하부표면은 상기 제1 콘택 플러그의 하부표면과 다른 경사를 갖는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제2 콘택 플러그 및 상기 제2 소스/드레인 사이에 경사진 계면이 형성되며, 상기 제2 콘택 플러그 및 상기 제2 소스/드레인 사이의 상기 경사진 계면은 상기 제1 핀 활성영역에 가까울수록 높은 레벨에 형성되고 상기 제1 핀 활성영역에서 멀리 떨어질수록 낮은 레벨에 형성된 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 콘택 플러그의 수직 중심과 상기 제2 콘택 플러그의 수직 중심 사이의 간격은 상기 제1 소스/드레인의 수직 중심과 상기 제2 소스/드레인의 수직 중심 사이의 간격보다 큰 반도체 소자.
  5. 제1 항에 있어서,
    상기 제2 콘택 플러그의 하단은 상기 제1 콘택 플러그의 하단보다 낮은 레벨에 형성된 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 소스/드레인의 수평 폭은 상기 제1 핀 활성영역 보다 크고, 상기 제2 소스/드레인의 수평 폭은 상기 제2 핀 활성영역 보다 큰 반도체 소자.
  7. 제1 항에 있어서,
    상기 제2 콘택 플러그 및 상기 제2 소스/드레인 사이의 금속실리사이드 층을 더 포함하되,
    상기 제2 콘택 플러그 및 상기 금속실리사이드 층 사이의 계면 중 상기 제1 소스/드레인의 중심을 지나는 수직선에 가장 멀리 떨어진 지점은 상기 계면 중 상기 제1 소스/드레인의 중심을 지나는 수직선에 가장 가까운 지점에 비하여 낮은 레벨에 형성된 반도체 소자.
  8. 제1 항에 있어서,
    상기 기판 상에 상기 제2 핀 활성영역과 평행한 제3 핀 활성영역;
    상기 제3 핀 활성영역 상에 형성된 제3 소스/드레인; 및
    상기 제3 소스/드레인 상의 제3 콘택 플러그를 더 포함하되,
    상기 제2 핀 활성영역은 상기 제1 핀 활성영역 및 상기 제3 핀 활성영역 사이에 위치하고,
    상기 제3 콘택 플러그의 중심은 상기 제3 소스/드레인의 중심과 어긋나는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제2 핀 활성영역 및 상기 제3 핀 활성영역 사이의 간격은 상기 제1 핀 활성영역 및 상기 제2 핀 활성영역 사이의 간격보다 큰 반도체 소자.
  10. 제8 항에 있어서,
    상기 제2 콘택 플러그의 수직 중심과 상기 제3 콘택 플러그의 수직 중심 사이의 간격은 상기 제2 소스/드레인의 수직 중심과 상기 제3 소스/드레인의 수직 중심 사이의 간격보다 좁은 반도체 소자.
  11. 기판 상의 제1 및 제2 풀-업 트랜지스터들(pull-up transistors), 제1 및 제2 풀-다운 트랜지스터들(pull-down transistors), 및 제1 및 제2 액세스 트랜지스터들(access transistors);
    상기 제2 풀-업 트랜지스터에 인접한 제1 콘택 플러그; 및
    상기 제2 풀-다운 트랜지스터에 인접한 제2 콘택 플러그를 포함하되,
    상기 제2 풀-업 트랜지스터의 제1 핀 활성영역 상에 형성된 제1 소스/드레인은 상기 제1 콘택 플러그에 접속되고,
    상기 제2 풀-다운 트랜지스터의 제2 핀 활성영역 상에 형성된 제2 소스/드레인은 상기 제2 콘택 플러그에 접속되며,
    상기 제2 콘택 플러그의 중심은 상기 제2 소스/드레인의 중심과 어긋나는 반도체 소자.
  12. 제11 항에 있어서,
    상기 제2 핀 활성영역은 상기 제1 핀 활성영역과 평행한 반도체 소자.
  13. 제11 항에 있어서,
    상기 제1 소스/드레인은 P형 불순물들을 포함하고, 상기 제2 소스/드레인은 N형 불순물들을 포함하는 반도체 소자.
  14. 제11 항에 있어서,
    상기 제1 소스/드레인은 결정 성장된 SiGe 층을 포함하고, 상기 제2 소스/드레인은 결정 성장된 Si 층, SiC 층, 또는 이들의 조합을 포함하는 반도체 소자.
  15. 제11 항에 있어서,
    상기 제1 콘택 플러그의 수직 중심과 상기 제2 콘택 플러그의 수직 중심 사이의 간격은 상기 제1 소스/드레인의 수직 중심과 상기 제2 소스/드레인의 수직 중심 사이의 간격보다 큰 반도체 소자.
  16. 제11 항에 있어서,
    상기 제2 콘택 플러그의 하부 표면은 상기 제1 콘택 플러그의 하부 표면과 다른 경사를 갖는 반도체 소자.
  17. 제11 항에 있어서,
    상기 제2 콘택 플러그 및 상기 제2 소스/드레인 사이에 경사진 계면이 형성되며, 상기 제2 콘택 플러그 및 상기 제2 소스/드레인 사이의 상기 경사진 계면은 상기 제1 핀 활성영역에 가까울수록 높은 레벨에 형성되고 상기 제1 핀 활성영역에서 멀리 떨어질수록 낮은 레벨에 형성된 반도체 소자.
  18. 기판 상에 서로 평행한 핀 활성영역 및 멀티-핀 활성영역;
    상기 핀 활성영역 상에 형성된 소스/드레인;
    상기 멀티-핀 활성영역 상에 형성된 멀티 소스/드레인;
    상기 소스/드레인 상의 제1 콘택 플러그; 및
    상기 멀티 소스/드레인 상의 제2 콘택 플러그를 포함하되,
    상기 제2 콘택 플러그의 중심은 상기 멀티 소스/드레인의 중심과 어긋나는 반도체 소자.
  19. 제18 항에 있어서,
    상기 멀티-핀 활성영역은 서로 평행한 제1 및 제2 하위-핀(sub-fin) 활성영역들을 포함하고,
    상기 멀티 소스/드레인은 상기 제1 하위-핀 활성영역 상의 제1 멀티 소스/드레인 및 상기 제2 하위-핀 활성영역 상의 제2 멀티 소스/드레인을 포함하는 반도체 소자.
  20. 기판 상의 제1 및 제2 풀-업 트랜지스터들(pull-up transistors), 제1 및 제2 풀-다운 트랜지스터들(pull-down transistors), 및 제1 및 제2 액세스 트랜지스터들(access transistors);
    상기 제2 풀-업 트랜지스터에 인접한 제1 콘택 플러그; 및
    상기 제2 풀-다운 트랜지스터에 인접한 제2 콘택 플러그를 포함하되,
    상기 제2 풀-업 트랜지스터의 핀 활성영역 상에 형성된 소스/드레인은 상기 제1 콘택 플러그에 접속되고,
    상기 제2 풀-다운 트랜지스터의 멀티-핀 활성영역 상에 형성된 멀티 소스/드레인은 상기 제2 콘택 플러그에 접속되며,
    상기 제2 콘택 플러그의 중심은 상기 멀티 소스/드레인의 중심과 어긋나는 반도체 소자.
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