TWI691077B - 半導體裝置 - Google Patents

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張在蘭
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Abstract

本發明描述一種半導體裝置，其包含：基板，其具備主動 圖案；跨所述主動圖案延伸的閘電極；分別在所述閘電極之間設置於所述主動圖案的上部部分中的源極/汲極區；以及第一接點及第二接點，所述第一接點及所述第二接點分別設置於所述閘電極之間且電連接至所述源極/汲極區。所述第一接點及所述第二接點是以接點的接點中心線與對應閘極中心線隔開第一距離及第二距離的方式安置。所述第一距離不同於所述第二距離。

Description

半導體裝置 [優先權聲明]
本專利申請案主張2015年4月14日在韓國智慧財產局申請的韓國專利申請第10-2015-0052551號的優先權，其全部內容以引用的方式併入本文中。
本發明概念是關於半導體裝置及其製造方法。詳言之，本發明概念是關於具有場效電晶體及電連接至所述電晶體的源極/汲極區的垂直接點的半導體裝置及其製造。
歸因於半導體裝置的小型、多功能及/或低成本特性，半導體裝置是電子產業中的貴重元件。半導體裝置可分類為用於儲存資料的記憶體裝置、用於處理資料的邏輯裝置以及包含記憶體及邏輯元件兩者的混合型裝置。具有經改良的可靠性、效能及/或增加功能數目的的半導體裝置目前需要滿足對能夠以較高速度操作及/或耗費較少量電力的電子裝置的增加的需求。為滿足此等需求，半導體裝置的複雜度及/或積集密度在增加中。結果，裝置的電晶體的閘電極以及電晶體的源極/汲極區的間隔更小且更接近。 此使可用來形成源極/汲極區的接點的剩餘空間減小。
根據本發明概念，提供一種半導體裝置，其可包含：基板，其具有主動圖案及在所述主動圖案的上部部分中的源極/汲極區；閘電極，所述閘電極在平行於所述基板的頂部表面的第一方向上縱向延伸且與所述主動圖案交叉；以及分別電連接至所述源極/汲極區的第一接點及第二接點，且其中所述閘電極在平行於所述基板的所述頂部表面且垂直於所述第一方向的第二方向上彼此隔開，所述源極/汲極區在自平面圖觀察時位於所述閘電極之間，所述第一接點及所述第二接點中的每一者在所述第二方向上插入於所述閘電極中的鄰近閘電極之間，且所述第一接點及所述第二接點中的每一者在所述第二方向上具有在所述接點的中心的接點中心線，所述第一接點中的每一者的所述接點中心線與閘極中心線隔開第一距離，所述閘極中心線位於所述閘電極中的有所述第一接點安置於其間的鄰近閘電極中間；所述第一距離不同於所述第二接點中的每一者的所述接點中心線與閘極中心線隔開的第二距離，所述閘極中心線位於所述閘電極中的有所述第二接點安置於其間的鄰近閘電極中間。
根據本發明概念，亦提供一種半導體裝置，其可包含：基板，其具有主動圖案及在所述主動圖案的上部部分中的源極/汲極區；閘電極，所述閘電極在平行於所述基板的頂部表面的第一方向上縱向延伸、與所述主動圖案交叉且在平行於所述基板的所述頂部表面且垂直於所述第一方向的第二方向上彼此隔開，其中所述 源極/汲極區在自平面圖觀察時位於所述閘電極之間；以及第一接點及第二接點，所述第一接點及所述第二接點分別電連接至所述源極/汲極區且在所述第二方向上隔開，且其中所述第一接點中的每一者與各別對的閘電極的鄰近閘電極分別隔開第一分離距離及第二分離距離，所述第二接點中的每一者與各別對的閘電極的鄰近閘電極分別隔開第三分離距離及第四分離距離，且所述第一分離距離與所述第二分離距離的比不同於所述第三分離距離與所述第四分離距離的比。
根據本發明概念，亦提供一種半導體裝置，其可包含：基板，其具有主動圖案及在所述主動圖案的上部部分中的源極/汲極區；閘電極，所述閘電極在平行於所述基板的頂部表面的第一方向上縱向延伸且與所述主動圖案交叉；至少一個第一接點及一組第二接點，所述第一接點及所述第二接點中的每一者電連接至所述源極/汲極區中的各別源極/汲極區，且其中所述閘電極在平行於所述基板的所述頂部表面且垂直於所述第一方向的第二方向上彼此均勻隔開，所述源極/汲極區在自平面圖觀察時插入於所述閘電極之間，所述至少一個第一接點中的每一者插入於各別對的閘電極的鄰近閘電極之間，所述第二接點中的每一者插入於各別對的閘電極的鄰近閘電極之間，且所述一組第二接點在所述第二方向上相對於所述閘電極的偏移量不同於所述至少一個第一接點在所述第二方向上相對於所述閘電極的偏移量。
根據本發明概念，提供一種製造半導體裝置的方法，所述方法可包含：在基板上形成閘電極以在平行於所述基板的頂部表面的第一方向上延伸；形成層間絕緣層以覆蓋所述閘電極；形成第 一接觸孔及第二接觸孔以穿透所述層間絕緣層且配置在與所述第一方向交叉的第二方向上，所述第一接觸孔及所述第二接觸孔中的每一者在自平面圖觀察時定位於所述閘電極之間；以及分別在所述第一接觸孔所述及第二接觸孔中形成第一接點及第二接點。所述第一接觸孔中的每一者可以所述第一接觸孔的接點中心線與其對應的閘極中心線隔開第一距離的方式形成，且所述第二接觸孔中的每一者可以所述第二接觸孔的接點中心線與其對應的閘極中心線隔開第二距離的方式形成。所述第一距離可不同於所述第二距離，且所述第二接觸孔可使用不同於用於形成所述第一接觸孔的光遮罩的光遮罩來形成。
100:基板
110:第一層間絕緣層
120:第二層間絕緣層
130:第三層間絕緣層
1100:電子系統
1110:控制器
1120:輸入輸出單元
1130:記憶體裝置
1140:介面單元
1150:資料匯流排
1200:電子裝置
1210:半導體晶片
1211:處理器
1213:嵌入式記憶體
1215:快取記憶體
2000:行動或智慧型電話
3000:平板電腦或智慧型平板電腦PC
4000:膝上型電腦
A-A'、B-B'、C-C':線
AF:通道區
BL:障壁層
BL1:第一位元線
BL2:第二位元線
C01、C02、……、C0n:處理器核心
C1、C2、C3、C4:邏輯胞元
CA1:第一接點
CA2:第二接點
CA3:第三接點
CA4:第四接點
CAB1、CAB2:底部表面
CB:閘極接點
CBL:導電線
CL1:第一接點中心線
CL2:第二接點中心線
CL3:第三接點中心線
CL4:第四接點中心線
CP:導電柱
D1:第一方向
D2:第二方向
D3:第三方向
DAT1:第一資料
DATc:快取資料
FN:主動圖案
G1、G2、G3、G4、G5、G6、G7:閘電極
GI:閘極絕緣圖案
GL:閘極中心線
GP:罩蓋圖案
GS:閘極隔片
L1:第一距離
L2:第二距離
L3:第三距離
L4:第四距離
M1:第一遮罩層
M2:第二遮罩層
M3:第三遮罩層
N1:第一節點
N2:第二節點
NR:NMOSFET區
OP1:第一接觸孔
OP2:第二接觸孔
OP3:第三接觸孔
OP4:第四接觸孔
PR:PMOSFET區
PW1:第一接線
PW2:第二接線
RC1:第一凹口
RC2:第二凹口
SC:金屬矽化物層
SD:源極/汲極區
SL1:第一分離距離
SL2:第二分離距離
SL3:第三分離距離
SL4:第四分離距離
SL5:第五分離距離
SL6:第六分離距離
SP:接點隔片
ST1:第一裝置隔離層
ST2:第二裝置隔離層
TA1:第一存取電晶體
TA2:第二存取電晶體
TD1:第一下拉電晶體
TD2:第二下拉電晶體
TU1:第一上拉電晶體
TU2:第二上拉電晶體
V1:第一導通孔
V2:第二導通孔
V3:第三導通孔
Vcc:電源線
Vss:接地線
W1:第一寬度
W2:第二寬度
WL:字線
將自結合隨附圖式進行的本發明概念的實例的以下簡要描述更清楚地理解本發明概念。隨附圖式表示本發明概念的非限制性實例。
圖1 為示意性地說明根據本發明概念的半導體裝置的實例的平面圖。
圖2 為說明根據本發明概念的半導體裝置的實例的一部分的平面圖。
圖3A、圖3B以及圖3C 為分別沿著圖2的線A-A'、B-B'以及C-C'截取的剖視圖。
圖3D 為沿著圖2的線A-A'截取的剖視圖以說明根據本發明概念的半導體裝置的另一實例。
圖4、圖6以及圖8 為說明根據本發明概念的製造半導體裝 置的方法的實例的平面圖。
圖5A、圖7A以及圖9A 為分別沿著圖4、圖6以及圖8的線A-A'截取的剖視圖。
圖5B、圖7B以及圖9B 為分別沿著圖4、圖6以及圖8的線B-B'截取的剖視圖。
圖5C、圖7C以及圖9C 為分別沿著圖4、圖6以及圖8的線C-C'截取的剖視圖。
圖10 為說明根據本發明概念的半導體裝置的一部分的其他實例的平面圖。
圖11 為沿著圖10的線A-A'截取的剖視圖。
圖12、圖14以及圖16 為說明根據本發明概念的製造半導體裝置的方法的其他實例的平面圖。
圖13、圖15以及圖17A 為分別沿著圖12、圖14以及圖16的線A-A'截取的剖視圖。
圖17B 為沿著圖16的線B-B'截取的剖視圖。
圖17C 為沿著圖16的線C-C'截取的剖視圖。
圖18 為說明根據本發明概念的半導體裝置的一部分的另外其他實例的平面圖。
圖19A及圖19B 為分別沿著圖18的線A-A'及B-B'截取的剖視圖。
圖20、圖22以及圖24 為說明根據本發明概念的製造半導體裝置的方法的另外其他實例的平面圖。
圖21A、圖23A以及圖25A 為分別沿著圖20、圖22以及圖24的線A-A'截取的剖視圖。
圖21B、圖23B以及圖25B 為分別沿著圖20、圖22以及圖24的線B-B'截取的剖視圖。
圖26 為說明包含根據本發明概念的半導體裝置的電子系統的實例的方塊圖。
圖27 為說明包含根據本發明概念的半導體裝置的電子裝置的實例的方塊圖。
圖28 為說明根據本發明概念的SRAM胞元的實例的等效電路圖。
圖29、圖30以及圖31 為說明包含根據本發明概念的半導體裝置的多媒體裝置的實例的圖式。
應注意，此等圖意欲補充在下文藉由說明本發明概念的特定實例中所使用的方法、結構及/或材料的一般特性提供的書面描述。然而，此等圖式並不按比例且不可精確地反映任何給定實例的精確結構或效能特性，且不應解譯為界定或限制由所述實例涵蓋的值或性質的範圍。舉例而言，出於清楚起見，可減小或誇大分子、層、區及/或結構元件的相對厚度及定位。各種圖式中的類似或相同參考數字的使用意欲指示類似或相同元件或特徵的存在。
現將參看附圖更完全地描述本發明概念的實例。然而，本發明概念可以許多不同形式舉例說明且不應被理解為限於本文中所闡述的實施；實情為，提供此等實施使得本揭露內容將透徹且完整，並將本發明概念完全傳達至熟習此項技術者。在圖式中，為了清楚起見而誇大層及區的厚度。圖式中的相同參考數字表示相同 元件，且因此，將省略所述元件的描述。
應理解，當元件被稱作「連接」或「耦接」至另一元件時，元件可直接地連接或耦接至另一元件，或可存在介入元件。對比而言，當元件被稱作「直接連接」或「直接耦接」至另一元件時，不存在介入元件。相同數字始終指示相同元件。如本文中所使用，術語「及/或」包含對應的列出項目中的一或多者中的任一者及所有組合。用以描述元件或層之間的關係的其他詞語應按相似方式來解釋(例如，“在……之間”對“直接在……之間”、“鄰近”對“直接鄰近”、“在……上”對“直接在……上”)。然而，當相同元件(例如，閘電極)被稱作「鄰近」時，此術語描述無其他相同元件(例如，閘電極)安置於「鄰近」元件(鄰近閘電極)之間的關係。
應瞭解，雖然術語「第一」、「第二」等可在本文中使用以描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語僅用以將一個元件、組件、區、層或區段與另一元件、組件、區、層或區段區別。因此，下文所論述的第一元件、組件、區、層或區段在不脫離本發明概念的情況下可被稱作第二元件、組件、區、層或區段。
為了易於描述，在本文中可使用空間相對術語(諸如，「在…下」、「在…下方」、「下部」、「在…上方」、「上部」及類似術語)來描述如圖中所說明的一個元件或特徵與另一元件或特徵的關係。應理解，空間相對術語意欲除涵蓋圖中所描繪的定向以外亦涵蓋在使用或操作中的裝置的不同定向。舉例而言，若圖中的裝置翻轉，則描述為在其他元件或特徵「下方」或「下」的元件將定向 在其他元件或特徵「上方」。因此，例示性術語「在……下方」可涵蓋在……上方及在……下方的定向兩者。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞相應地進行解釋。
本文中所使用的術語僅用於描述特定實例的目的，而不欲限制本發明概念。如本文中所使用，單數形式「一」及「所述」意欲亦包含複數形式，除非上下文另有清晰指示。應進一步理解，術語「包括」及/或「包含」若在本文中使用，則所述術語指定所陳述的特徵、整數、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
術語「延伸」一般而言等於元件或特徵的長度方向或縱向方向，即使未明確地陳述，尤其在具有線性形式的元件或特徵的情況下。如此項技術中所理解，術語「虛設」將指形式與構成裝置的電路系統的元件基本上相同，但在裝置中被有效地電隔離以便在裝置的所有操作階段期間不起作用的特徵。
在本文中參看經理想化的截面說明來描述之本發明概念的實例(及實例的中間結構)。因而，預期與說明的形狀因(例如)製造技術及/或公差所致的變化。因此，本發明概念不應解釋為限於本文中所說明的區的特定形狀，而應包含由(例如)製造造成的形狀偏差。舉例而言，說明為矩形的植入區可在其邊緣處具有圓形或彎曲特徵及/或植入物濃度梯度，而非自植入區至非植入區的二元變化。同樣地，由植入形成的內埋區可導致在內埋區與發生植入的表面之間的區中的某一植入。因此，圖中所說明的區在本質上為 示意性的，且所述區的形狀不欲說明裝置的區的實際形狀且不欲限制本發明概念的範疇。
如熟習此項技術者可理解，本文中所描述的裝置及形成裝置的方法的各種實例可適用於整合有多個裝置的積體電路的微電子架構。因此，可在微電子架構中在無需正交的兩個不同方向上複製本文中所說明的截面圖。因此，包含根據本發明概念的裝置的微電子架構的平面圖可包含成二維圖案(亦即，成陣列)的多個裝置，所述二維圖案基於使用微電子架構的電子裝置的功能性。
根據本發明概念的裝置可視電子裝置的功能性而穿插在其他裝置中。此外，在微電子架構中，可在正交於裝置排列所在的兩個不同方向的第三方向上複製根據本發明概念的裝置，以提供三維積體電路。
因此，本文中所說明的截面圖提供對在平面圖中排列在兩個不同方向上及/或在透視圖中排列在三個不同方向上的多個裝置的支援。舉例而言，當裝置/結構的截面圖中說明單一主動區時，裝置/結構可包含多個主動區及其上的電晶體結構(視情況需要，或為記憶胞結構、閘極結構等)，如將由裝置/結構的平面圖所說明。
除非另外定義，否則本文中所使用的所有術語(包含技術及科學術語)具有與由一般熟習本發明概念所屬的此項技術者通常理解的意義相同的意義。應進一步理解，諸如常用詞典中所定義的術語的術語應被解釋為具有與其在相關技術的上下文中的意義一致的意義，且將不按理想化或過度形式化意義來解釋，除非明確地如此定義。
圖1為示意性地說明根據本發明概念的半導體裝置的實 例的平面圖。
參看圖1，半導體裝置可包含設置於基板上的多個邏輯胞元C1、C2、C3以及C4。邏輯胞元C1、C2、C3以及C4中的每一者可包含多個電晶體。作為一實例，半導體裝置可包含第一邏輯胞元C1、在第一方向D1上與第一邏輯胞元C1隔開的第二邏輯胞元C2、在與第一方向D1交叉的第二方向D2上與第一邏輯胞元C1隔開的第三邏輯胞元C3以及在第二方向D2上與第二邏輯胞元C2隔開的第四邏輯胞元C4。邏輯胞元C1、C2、C3以及C4中的每一者可包含藉由第一裝置隔離層ST1彼此隔開的主動區或「圖案」。邏輯胞元C1、C2、C3以及C4中的每一者可包含藉由第二裝置隔離層ST2彼此隔開的PMOSFET區PR及NMOSFET區NR。
作為一實例，PMOSFET區PR及NMOSFET區NR可在第一方向D1上彼此隔開。第一邏輯胞元C1的PMOSFET區PR可在第一方向D1上鄰近於第二邏輯胞元C2的PMOSFET區PR安置。在以下描述中，術語「邏輯胞元」可指經設置以執行單一邏輯運算的單位電路。此外，邏輯胞元的數目可不同於圖式中所說明的數目。
圖2為說明根據本發明概念的半導體裝置的一部分的實例的平面圖。圖3A、圖3B以及圖3C為分別沿著圖2的線A-A'、B-B'以及C-C'截取的剖視圖。圖3D為沿著圖2的線A-A'截取的剖視圖以說明根據本發明概念的半導體裝置的另一實例。舉例而言，圖2為說明圖1的第一邏輯胞元C1的平面圖。在下文中，將參考圖1的第一邏輯胞元C1來描述本發明概念，但邏輯胞元的其他胞元可具有與第一邏輯胞元C1的結構大體上相同或類似的結 構。
參看圖2、圖3A、圖3B以及圖3C，第二裝置隔離層ST2可設置於基板100上以界定PMOSFET區PR及NMOSFET區NR。舉例而言，基板100可為矽基板、鍺基板或絕緣體上矽(silicon-on-insulator；SOI)基板。此外，第一邏輯胞元C1可藉由第二裝置隔離層ST2與相鄰邏輯胞元C2、C3以及C4隔離。第二裝置隔離層ST2可形成於基板100的頂部部分中。
PMOSFET區PR及NMOSFET區NR可在平行於基板100的頂部表面的第一方向D1上藉由插入其間的第二裝置隔離層ST2彼此隔開。在所說明實例中，PMOSFET區PR及NMOSFET區NR中的每一者為單一區，但所述區可包含藉由第二裝置隔離層ST2彼此隔開的多個區。
多個主動圖案FN可設置於PMOSFET區PR及NMOSFET區NR中以在與第一方向D1交叉的第二方向D2上延伸。主動圖案FN可沿著第一方向D1配置。第一裝置隔離層ST1可設置於主動圖案FN中的每一者的兩側以在第二方向D2上延伸。在實例中，主動圖案FN中的每一者包含定位於圖案的上部層面處的鰭狀部分。作為一實例，鰭狀部分在第一裝置隔離層ST1的區段之間在向上方向上突出。
儘管設置於PMOSFET區PR及NMOSFET區NR上的主動圖案FN的數目經繪示為三個，但本發明概念不限於此。第一裝置隔離層ST1可連接至第二裝置隔離層ST2以形成單一相連絕緣層。在特定實例中，第二裝置隔離層ST2具有大於第一裝置隔離層ST1的厚度的厚度。在此情況下，第一裝置隔離層ST1可藉由 不同於用於第二裝置隔離層ST2的程序的程序形成。在其他實例中，第一裝置隔離層ST1是藉由與用於第二裝置隔離層ST2的程序相同的程序形成，因此具有與第二裝置隔離層ST2大體上相同的厚度。第一裝置隔離層ST1及第二裝置隔離層ST2可形成於基板100的上部部分中。第一裝置隔離層ST1及第二裝置隔離層ST2可藉由淺溝槽隔離(shallow-trench isolation；STI)程序形成且可包含(例如)氧化矽層。
閘電極G1至G7可設置於主動圖案FN上以與主動圖案FN交叉且平行於第一方向D1延伸。閘電極G1至G7可在第二方向D2上彼此隔開。閘電極G1至G7中的每一者可平行於第一方向D1延伸以與PMOSFET區PR、第二裝置隔離層ST2以及NMOSFET區NR交叉。
閘極絕緣圖案GI可設置於閘電極G1至G7中的每一者下方，且閘極隔片GS可設置於閘電極G1至G7中的每一者的兩側。此外，可設置罩蓋圖案GP以覆蓋閘電極G1至G7中的每一者的頂部表面。然而，在特定實例中，罩蓋圖案GP將自連接至閘極接點CB的第二閘電極G2的頂部表面的一部分移除。可設置第一至第三層間絕緣層110、120以及130以覆蓋閘電極G1至G7。
閘電極G1至G7可包含摻雜半導體、金屬以及導電金屬氮化物中的至少一者。閘極絕緣圖案GI可包含以下各者中的至少一者：氧化矽層；氮氧化矽；以及高k介電層，其介電常數高於氧化矽層的介電常數。罩蓋圖案GP及閘極隔片GS中的至少一者可包含氧化矽層、氮化矽層以及氮氧化矽層中的至少一者。第一至第三層間絕緣層110、120以及130中的每一者可包含氧化矽層或氮 氧化矽層。
源極/汲極區SD可設置於定位於閘電極G1至G7中的每一者的兩側處的主動圖案FN的部分中。源極/汲極區SD可局部地形成於主動圖案FN中，如圖3B中所示，但在特定實例中，源極/汲極區SD延伸至基板100的上部部分中(例如，在第一裝置隔離層ST1上)。PMOSFET區PR中的源極/汲極區SD可為p型雜質區，且NMOSFET區NR中的源極/汲極區SD可為n型雜質區。定位於閘電極G1至G7下方且與之重疊的鰭狀部分可充當電晶體的通道區AF。
源極/汲極區SD可為藉由選擇性磊晶生長程序形成的磊晶圖案。因此，源極/汲極區SD可具有定位於比鰭部分的層面高的層面處的頂部表面。源極/汲極區SD可包含不同於基板100的半導體元素的半導體元素。作為一實例源極/汲極區SD由晶格常數不同於(亦即，大於或小於)基板100的晶格常數的半導體材料形成或包含所述半導體材料。因此，源極/汲極區SD可在通道區AF上施加壓縮應力或拉伸應力。作為一實例，在基板100為矽晶圓的情況下，PMOSFET區PR的源極/汲極區SD由矽鍺(SiGe)或鍺層形成或包含矽鍺(SiGe)或鍺層。在此情況下源極/汲極區SD可在通道區AF上施加壓縮應力。作為另一實例，在基板100為矽晶圓的情況下，NMOSFET區NR的源極/汲極區SD由碳化矽(SiC)形成或包含碳化矽(SiC)。在此情況下，源極/汲極區SD可在通道區AF上施加拉伸應力。施加於通道區AF上的壓縮或拉伸應力使當電晶體在操作時增加載流子在通道區AF中的遷移率變得可能。
儘管未圖示，但金屬矽化物層可設置於源極/汲極區SD與下文將描述的第一接點CA1及第二接點CA2之間。將參看圖3D來描述所述接點的詳細描述。
第一接點CA1及第二接點CA2可設置於閘電極G1至G7之間。第一接點CA1及第二接點CA2可沿著主動圖案FN且在第二方向D2上配置。作為一實例，第一接點CA1及第二接點CA2交替地且重複地配置於第二方向D2上。在圖2中，第一接點CA1及第二接點CA2具有不同陰影以用於區別。又，第一接點CA1及第二接點CA2可在閘電極G1至G7之間配置於第一方向D1上。作為一實例，在第一閘電極G1與第二閘電極G2之間，第一接點CA1分別設置於PMOSFET區PR及NMOSFET區NR上且可配置於第一方向D1上。第一接點CA1及第二接點CA2可直接耦接至且電連接至源極/汲極區SD。第一接點CA1及第二第一及第二CA2可設置於第一層間絕緣層110中。
在實例中，在PMOSFET區PR上，兩個或兩個以上源極/汲極區SD(所述源極/汲極區藉由插入其間的第一裝置隔離層ST1在第一方向D1上彼此隔開)藉由第一接點CA1及第二接點CA2中的至少一者來彼此電連接。換言之，第一接點CA1及第二接點CA2中的至少一者可共同覆蓋多個主動圖案FN且連接在第一方向D1上彼此隔開的多個源極/汲極區SD(例如，參見圖3B)。此處，第一接點CA1及第二接點CA2可塑形地如同在第一方向D1上延伸的條形物。
NMOSFET區NR上的源極/汲極區SD可藉由第一接點CA1及第二接點CA2彼此連接，連接方式與PMOSFET區PR上 的源極/汲極區SD相同。換言之，在NMOSFET區NR上，兩個或兩個以上源極/汲極區SD(所述源極/汲極區藉由第一裝置隔離層ST1在第一方向D1上彼此隔開)可藉由第一接點CA1及第二接點CA2來彼此連接。
儘管未圖示，但第一接點CA1及第二接點CA2中的至少一者可在第二裝置隔離層ST2上方延伸以將PMOSFET區PR的源極/汲極區SD連接至NMOSFET區NR的源極/汲極區SD。
第一接點CA1及第二接點CA2中的每一者可包含導電柱CP及覆蓋導電柱CP的側面及底部表面的障壁層BL。導電柱CP可由具有保形厚度的障壁層BL圍封。然而，導電柱CP的頂部表面不可用障壁層BL覆蓋。導電柱CP可包含摻雜半導體、金屬以及導電金屬氮化物中的至少一者。作為一實例，導電柱CP由鎢形成或包含鎢，且障壁層BL由Ti/TiN形成或包含Ti/TiN。
閘極接點CB及導電線CBL可設置於第二閘電極G2上。第一導通孔V1可插入於閘極接點CB與導電線CBL之間。導電線CBL可經由第一導通孔V1及閘極接點CB電連接至第二閘電極G2以充當用於將信號施加至第二閘電極G2的電流路徑。
第一邏輯胞元C1可包含接近PMOSFET區PR的外邊緣設置的第一接線PW1及接近NMOSFET區NR的外邊緣設置的第二接線PW2。作為一實例，PMOSFET區PR上的第一接線PW1充當用於傳輸汲極電壓Vdd(例如，電源電壓)的電流路徑。NMOSFET區NR上的第二接線PW2可充當用於傳輸源極電壓Vss(例如，接地電壓)的電流路徑。
返回參看圖1及圖2，第一接線PW1及第二接線PW2可 平行於第二方向D2延伸且可由在第二方向D2上彼此鄰近地安置的多個邏輯胞元共用。作為一實例，第一接線PW1由第一邏輯胞元C1及第三邏輯胞元C3共用。此外，第一接線PW1可由第一邏輯胞元C1及第二邏輯胞元C2的PMOSFET區PR共用。
在實例中，第二導通孔V2設置於第一接點CA1中的一者上。因此，連接至第一接點CA1的源極/汲極區SD可經由第一接點CA1及第二導通孔V2電連接至第一接線PW1。類似地，NMOSFET區NR上的源極/汲極區SD亦可經由第一接點CA1中的一者及第三導通孔V3電連接至第二接線PW2。
將在下文更詳細地描述PMOSFET區PR上的第一接點CA1及第二接點CA2。然而，PMOSFET區PR為本發明概念的實例，且將在下文描述的第一接點CA1與第二接點CA2之間的關係可相同地應用於NMOSFET區NR上的接點。
第一接點CA1及第二接點CA2可不同地自鄰近於其的閘電極G1至G7移位。亦即，第一接點CA1自鄰近於其的閘電極橫向偏移的範圍不同於第二接點CA2自鄰近於其的閘電極橫向偏移的程度。
舉例而言，閘極中心線GL可離開第一閘電極G1及第二閘電極G2相等距離以平行於第一方向D1延伸。閘極中心線GL指假想線。閘極中心線GL亦可以相同方式界定於第二閘電極G2與第三閘電極G3之間。第一接點中心線CL1可沿著第一接點CA1的中心軸線且平行於第一方向D1而延伸。第一接點中心線CL1可安置於第一閘電極G1與第二閘電極G2之間。第二接點中心線CL2可沿著第二接點CA2的中心軸線且平行於第一方向D1而延 伸。第二接點中心線CL2可安置於第二閘電極G2與第三閘電極G3之間。
在此實例中，第一接點中心線CL1與閘極中心線GL隔開第一距離L1，閘極中心線GL安置於鄰近於其的閘電極的對應對(例如，G1及G2)之間。在所說明實例中，第一距離L1基本上為零，且因此，第一接點CA1可垂直對準以離開第一閘電極G1及第二閘電極G2相等距離。第二接點中心線CL2與閘極中心線GL隔開第二距離L2，閘極中心線GL安置於鄰近於其的閘電極的對應對(例如，G2及G3)之間。相比之下，當沿著第二方向D2量測時，第二距離L2具有正值。換言之，第二接點CA2更接近於第三閘電極G3而不是第二閘電極G2。
如下文將更詳細地描述，第一接點CA1可經由第一光微影製程同時形成，且第二接點CA2可經由第二光微影製程同時形成。作為第一接點CA1的同時形成的結果，所有第一接點CA1可能具有基本上相同的間隔(亦即，第一距離L1)。類似地，作為第二接點CA2的同時形成的結果，所有第二接點CA2可能具有基本上相同的間隔(亦即，第二距離L2)。
換言之，關於第一閘電極G1與第二閘電極G2之間的第一接點CA1，第一接點CA1可與第一閘電極G1隔開第一分離距離SL1且可與第二閘電極G2隔開第二分離距離SL2。此處，第一分離距離SL1及第二分離距離SL2可以彼此相等或不相等。舉例而言，第一接點CA1可垂直對準至第一閘電極G1及第二閘電極G2，且因此，第一分離距離SL1及第二分離距離SL2可大體上相同。換言之，第一分離距離SL1與第二分離距離SL2的比可具有 1的單位值。
關於第二閘電極G2與第三閘電極G3之間的第二接點CA2，第二接點CA2可與第二閘電極G2隔開第三分離距離SL3且可與第三閘電極G3隔開第四分離距離SL4。此處，第三分離距離SL3及第四分離距離SL4可以彼此相等或不相等。作為一實例，第二接點CA2可比接近於第二閘電極G2更接近於第三閘電極G3而定位，且在此情況下，第三分離距離SL3與第四分離距離SL4的比可具有大於1的值。
第一接點CA1的同時形成可允許所有第一接點CA1具有基本上相同的SL1/SL2的比。類似地，第二接點CA2的同時形成可允許所有第二接點CA2具有基本上相同的SL3/SL4的比。在任何情況下，SL1/SL2的比不同於SL3/SL4的比。
第二接點CA2可比接近於第二閘電極G2更接近於第三閘電極G3而定位，且此可使增加第二閘電極G2與第二接點CA2之間的分離容限變得可能。因此，有可能基本上阻止或抑制短路形成於第二閘電極G2與第二接點CA2之間。此處，第三閘電極G3可用作為具備第二接點CA2的主動圖案上的虛設電極。
此外，第二接點CA2可朝著第三閘電極G3移位，且因此，第二接點CA2的至少一部分不僅可與第二閘電極G2與第三閘電極G3之間的源極/汲極區SD重疊，而且可與第三閘電極G3下方的通道區AF重疊。因此，源極/汲極區SD的體積在第一閘電極G1與第二閘電極G2之間可小於在第二閘電極G2與第三閘電極G3之間。在PMOSFET區PR的情況下，源極/汲極區SD的體積的增加可引起施加至其間的通道區AF的壓縮應力的增加。換言 之，第二接點CA2的移位使將壓縮應力更有效地施加至定位於第二閘電極G2下方的通道區AF變得可能。
將參看圖3D更詳細地描述根據本發明概念的其他實例的PMOSFET區PR上的第一接點CA1及第二接點CA2。
當在第二方向D2上量測時，第一接點CA1中的每一者可具有第一寬度W1。當在第二方向D2上量測時，第二接點CA2中的每一者可具有第二寬度W2。在第一接點CA1是同時形成的情況下，所有第一接點CA1可具有基本上相同的寬度(亦即，第一寬度W1)。類似地，在第二接點CA2是同時形成的情況下，所有第二接點CA2可具有基本上相同的寬度(亦即，第二寬度W2)。此處，第一寬度W1可不同於第二寬度W2。此外，第一接點CA1的底部表面CAB1可定位於基本上相同的層面處，且第二接點CA2的底部表面CAB2亦可定位於基本上相同的層面處。此處，第一接點CA1的底部表面CAB1可定位於不同於第二接點CA2的底部表面CAB2的層面的層面處。
第一凹口RC1或第二凹口RC2可形成於每一源極/汲極區SD的上部部分中。此處，第一接點CA1可包含分別設置於第一凹口RC1中的下部部分，且第二接點CA2可包含分別設置於第二凹口RC2中的下部部分。此處，就凹口底部的垂直層面而言，第一凹口RC1可不同於第二凹口RC2。第一凹口RC1及第二凹口RC2的底部的垂直層面中的此差異可導致或對應於第一接點CA1及第二接點CA2的底部表面的垂直層面中的上述差異。
在一些實例中，接點隔片SP插入於第一接點CA1及第二接點CA2與第一層間絕緣層110之間。可設置接點隔片SP中 的每一者以圍封第一接點CA1及第二接點CA2的側面。接點隔片SP可由以下各者中的至少一者形成或包含以下各者中的至少一者：SiO2、SiCN、SiCON以及SiN。接點隔片SP可基本上防止短路形成於第一接點CA1及第二接點CA2與閘電極G1至G7之間。接點隔片SP的形成可包含在第一接觸孔OP1及第二接觸孔OP2中沈積分隔層(此將參看圖6及圖8來描述)及各向異性地蝕刻所述分隔層。
在一些實例中，金屬矽化物層SC插入於源極/汲極區SD與第一接點CA1及第二接點CA2之間。換言之，第一接點CA1及第二接點CA2可經由金屬矽化物層SC電連接至源極/汲極區SD。金屬矽化物層SC可由至少一種金屬矽化物材料(例如，選自由矽化鈦、矽化鉭以及矽化鎢組成的群的至少一種材料)形成或包含所述至少一種金屬矽化物材料。
然而，如先前參看圖2、圖3A、圖3B以及圖3C所描述，接點隔片SP及金屬矽化物層SC可省略，且本發明概念不限於接點隔片SP及金屬矽化物層SC的特定結構。
圖4、圖6以及圖8為說明根據本發明概念的製造半導體裝置的方法的平面圖。圖5A、圖7A以及圖9A為分別沿著圖4、圖6以及圖8的線A-A'截取的剖視圖，圖5B、圖7B以及圖9B為分別沿著圖4、圖6以及圖8的線B-B'截取的剖視圖，且圖5C、圖7C以及圖9C為分別沿著圖4、圖6以及圖8的線C-C'截取的剖視圖。
參看圖4、圖5A、圖5B以及圖5C，第二裝置隔離層ST2可形成於基板100上以界定PMOSFET區PR及NMOSFET區NR。 另外，第一裝置隔離層ST1可形成於PMOSFET區PR及NMOSFET區NR中的每一者上以界定多個主動圖案FN。第一裝置隔離層ST1的每一區段可形成為在第二方向D2上延伸。基板100可為矽基板、鍺基板或絕緣體上矽(SOI)基板。第一裝置隔離層ST1及第二裝置隔離層ST2可藉由淺溝槽隔離(STI)程序形成且可包含(例如)氧化矽層。
第一裝置隔離層ST1及第二裝置隔離層ST2中的每一者的深度或厚度指層在與第三方向D3相反的方向上的尺寸。第三方向D3為垂直於第一方向D1及第二方向D2兩者(例如，垂直於基板100的頂部表面)的方向。作為一實例，第一裝置隔離層ST1經形成具有小於第二裝置隔離層ST2的深度。在此情況下，第一裝置隔離層ST1可藉由不同於用於第二裝置隔離層ST2的程序的程序形成。作為另一實例，第一裝置隔離層ST1可與第二裝置隔離層ST2同時形成，且在此情況下，第一裝置隔離層ST1可具有與第二裝置隔離層ST2基本上相同的深度。
主動圖案FN可包含在第一裝置隔離層ST1的區段之間向上突出的鰭部分。主動圖案FN可在第二方向D2上延伸。
閘電極G1至G7可可形成於基板100上以與主動圖案FN交叉且平行於第一方向D1延伸。閘電極G1至G7可包含平行於彼此延伸且與主動圖案FN交叉的第一至第七閘電極G1至G7。閘電極G1至G7可在第二方向D2上彼此隔開。
閘極絕緣圖案GI可先於閘電極G1至G7而形成於基板100上以便插入於閘電極G1至G7中的每一者與基板100之間。閘極隔片GS可形成閘電極G1至G7中的每一者的兩側。另外， 可形成罩蓋圖案GP以覆蓋閘電極G1至G7中的每一者的頂部表面。閘極絕緣圖案GI可插入於閘電極G1至G7中的每一者與閘極隔片GS之間。
閘電極G1至G7、閘極絕緣圖案GI、罩蓋圖案GP以及閘極隔片GS的形成可包含：在基板100上形成犧牲閘極圖案(未圖示)；在犧牲閘極圖案的兩側形成閘極隔片GS；用閘極絕緣圖案GI及閘電極G1至G7替換犧牲閘極圖案；以及形成罩蓋圖案GP以覆蓋閘電極G1至G7。閘極絕緣圖案GI可由以下各者中的至少一者形成或包含以下各者中的至少一者：氧化矽層；氮氧化矽；以及高k介電層，其介電常數高於氧化矽層的介電常數。閘電極G1至G7可由摻雜半導體、金屬以及導電金屬氮化物中的至少一者形成或包含摻雜半導體、金屬以及導電金屬氮化物中的至少一者。閘極隔片GS可由氧化矽層、氮化矽層以及氮氧化矽層中的至少一者形成或包含氧化矽層、氮化矽層以及氮氧化矽層中的至少一者。
可對具備閘電極G1至G7的所得結構執行離子植入程序以在主動圖案FN的上部部分中形成源極/汲極區SD。舉例而言，源極/汲極區SD可形成於主動圖案FN中及閘電極G1至G7中的每一者的兩側處。源極/汲極區SD可不在閘電極G1至G7下方形成。換言之，源極/汲極區SD之間的鰭部分可充當通道區AF。在平面圖中，亦即，當自上方觀察時，通道區AF可分別與閘電極G1至G7重疊。作為另一實例，離子植入程序可在用閘電極G1至G7替換犧牲閘極圖案之前執行。在此情況下，源極/汲極區SD可在犧牲閘極圖案中的每一者的兩側處形成於主動圖案FN中。犧牲閘 極圖案及閘極隔片GS在離子植入程序期間可用作為遮罩。
在PMOSFET區PR上形成源極/汲極區SD可包含將p型雜質注入至主動圖案FN中，且在NMOSFET區NR上形成源極/汲極區SD可包含將n型雜質注入至主動圖案FN中。在實例中，源極/汲極區SD藉由在主動圖案FN上形成磊晶圖案來形成。磊晶圖案的形成可包含移除閘電極G1至G7的兩側處的主動圖案FN的上部部分及執行使用基板100作為晶種層的磊晶生長程序。雜質可在選擇性磊晶生長程序期間原位注入。
第一層間絕緣層110可形成於基板100上以覆蓋閘電極G1至G7及源極/汲極區SD。第一層間絕緣層110可包含氧化矽層及氮氧化矽層中的至少一者。
參看圖6、圖7A、圖7B以及圖7C，可執行第一光微影程序以形成穿透第一層間絕緣層110的第一接觸孔OP1。第一接觸孔OP1可沿著第二方向D2配置。第一接觸孔OP1可用插入其間的閘電極G1至G7中的至少一者來彼此隔開。作為一實例，閘電極G1至G7中的一對閘電極插入於彼此隔開的第一接觸孔OP1之間。此外，第一接觸孔OP1可在閘電極G1至G7中的至少一者旁邊且在第一方向D1上配置。作為一實例，第一閘電極G1與第二閘電極G2之間的第一接觸孔OP1分別形成於沿著第一方向D1依序配置的PMOSFET區PR及NMOSFET區NR上。
更詳細，第一光微影程序可包含在第一層間絕緣層110上形成光阻層。光阻圖案可使用第一光遮罩藉由圖案化程序(例如，曝光及顯影程序)自光阻層形成。可形成光阻圖案以具有界定第一接觸孔OP1的位置及形狀的開口。隨後，可使用光阻圖案作為蝕 刻遮罩來蝕刻藉由開口曝露的第一層間絕緣層110，以形成穿透第一層間絕緣層110的第一接觸孔OP1。在某些情況下，在第一層間絕緣層110的蝕刻期間，可部分地蝕刻源極/汲極區SD的上部部分。隨後，可移除光阻圖案。
可形成第一接觸孔OP1以曝露源極/汲極區SD的頂部表面。第一接觸孔OP1中的至少一者可在第一方向D1上延伸以曝露源極/汲極區SD中的至少兩個區，所述源極/汲極區在第一方向D1上彼此隔開，第一裝置隔離層ST1插入其間。
如上所述，閘極中心線GL可離開第一閘電極G1及第二閘電極G2相等距離且可平行於第一方向D1。又，第一接點中心線CL1可沿著第一接觸孔OP1的中心軸線延伸或可平行於第一方向D1。此處，第一接點中心線CL1可與閘極中心線GL隔開第一距離L1。在實例中，第一距離L1基本上為零，且因此，第一接觸孔OP1可垂直對準以離開第一閘電極G1及第二閘電極G2相等距離。
由於所有第一接觸孔OP1是藉由第一光微影程序形成，因此所有第一接觸孔OP1可形成為與在鄰近接觸孔的側的閘電極之間中間的閘極中心線GL具有基本上相同的偏移(即，第一距離L1)。此外，所有第一接觸孔OP1可形成為在第二方向D2上具有相同寬度。第一接觸孔OP1的底部可定位於基本上相同的層面處，類似於圖3D中所示的情況。
參看圖8、圖9A、圖9B以及圖9C，第一遮罩層M1可形成於第一層間絕緣層110上以填充第一接觸孔OP1。第一遮罩層M1可由旋塗硬式遮罩(spin-on-hardmask；SOH)層形成或包 含旋塗硬式遮罩層。
可執行第二光微影程序以形成穿透第一遮罩層M1及第一層間絕緣層110的第二接觸孔OP2。第二接觸孔OP2可沿著第二方向D2配置。第二接觸孔OP2可用插入其間的閘電極G1至G7中的至少一者來彼此隔開。作為一實例，各別對的閘電極G1至G7可插入於彼此隔開的第二接觸孔OP2中的鄰近接觸孔之間。又，第二接觸孔OP2可沿著閘電極G1至G7中的至少一者的側面在第一方向D1上延伸。
第二接觸孔OP2可與第一接觸孔OP1隔開而形成。換言之，第二接觸孔OP2不可疊加於第一接觸孔OP1上。第一接觸孔OP1及第二接觸孔OP2可交替地且重複地配置於第二方向D2上。在第二方向D2上彼此鄰近的第一接觸孔OP1及第二接觸孔OP2可用插入於第一接觸孔OP1及第二接觸孔OP2中的鄰近接觸孔之間的至少一個各別閘電極G1至G7來彼此隔開。
第二光微影程序可包含在第一遮罩層M1上形成光阻層。光阻圖案可使用第二光遮罩藉由圖案化程序(例如，曝光及顯影程序)自光阻層形成。可形成光阻圖案以具有界定第二接觸孔OP2的位置及形狀的開口。隨後，可使用光阻圖案作為蝕刻遮罩來蝕刻藉由開口曝露的第一遮罩層M1及第一層間絕緣層110，以形成穿透第一層間絕緣層110的第二接觸孔OP2。在特定實例中，在第一層間絕緣層110的蝕刻期間，部分地蝕刻源極/汲極區SD的上部部分。隨後，可移除光阻圖案。第二光遮罩可為不同於第一光遮罩的光遮罩。換言之，第一及第二光微影程序可單獨地執行。
可形成第二接觸孔OP2以曝露源極/汲極區SD的頂部表 面。第二接觸孔OP2中的至少一者可在第一方向D1上延伸以曝露源極/汲極區SD中的至少兩個區，所述源極/汲極區在第一方向D1上彼此隔開，第一裝置隔離層ST1插入其間。
閘極中心線GL可離開第二閘電極G2及第三閘電極G3相等距離且可平行於第一方向D1。第二接點中心線CL2可沿著第二接觸孔OP2的中心軸線且平行於第一方向D1而延伸。此處，第二接點中心線CL2可與閘極中心線GL隔開第二距離L2。作為一實例，第二接觸孔OP2更接近第三閘電極G3而不是第二閘電極G2，且在此情況下，當沿著第二方向D2量測時，第二距離L2具有正值。
由於所有第二接觸孔OP2是藉由第二光微影程序形成，因此所有第二接觸孔OP2可被形成為與其對應的閘極中心線GL具有基本上相同的偏移(即，第二距離L2)。此處，第一距離L1可不同於第二距離L2。換言之，第一接觸孔OP1的集合及第二接觸孔OP2的集合可相對於閘電極G1至G7彼此不同地橫向偏移。此外，所有第二接觸孔OP2可形成為在第二方向D2上具有相同寬度。第二接觸孔OP2的底部可定位於基本上相同的層面處，類似於圖3D中所示的情況。第二接觸孔OP2的寬度可不同於第一接觸孔OP1的寬度。第一接觸孔OP1的底部可定位於不同於第二接觸孔OP2的底部的層面處。
返回參看圖2、圖3A、圖3B以及圖3C，可移除第一遮罩層M1。舉例而言，經由灰化及剝離程序來移除第一遮罩層M1。
隨後，可在第一層間絕緣層110上形成障壁層BL及導電層以填充第一接觸孔OP1及第二接觸孔OP2。導電層可由摻雜半 導體材料、金屬以及導電金屬氮化物材料中的至少一者形成或包含摻雜半導體材料、金屬以及導電金屬氮化物材料中的至少一者。作為一實例，導電層由鎢形成或包含鎢，且障壁層BL由Ti/TiN形成或包含Ti/TiN。可對障壁層BL及導電層執行平坦化程序以曝露第一層間絕緣層110，且因此，第一接點CA1及第二接點CA2可局部地形成於第一接觸孔OP1及第二接觸孔OP2中。作為平坦化程序的結果，第一接點CA1及第二接點CA2可形成為具有大體上與第一層間絕緣層110的頂部表面共面的頂部表面。
隨後，可在第一層間絕緣層110上依序形成第二層間絕緣層120及第三層間絕緣層130以覆蓋第一接點CA1及第二接點CA2。導通孔V1至V4可形成以穿透第二層間絕緣層120，且導電線CBL及接線PW1及PW2可形成於第三層間絕緣層130中。第二層間絕緣層120及第三層間絕緣層130可由氧化矽層或氮氧化矽層形成或包含氧化矽層或氮氧化矽層。
圖10為說明根據本發明概念的半導體裝置的一部分的平面圖。圖11為沿著圖10的線A-A'截取的剖視圖。在以下描述中，先前參看圖2、圖3A、圖3B以及圖3C所描述的元件可藉由類似或相同參考數字來識別，以使得對元件的另一描述是不必要的。圖3B及圖3C對應於沿著圖10的線B-B'及C-C'截取的剖視圖。
參看圖10、圖11、圖3B以及圖3C，第一至第三接點CA1、CA2以及CA3可設置於閘電極G1至G7之間。第一至第三接點CA1、CA2以及CA3可沿著主動圖案FN或在第二方向D2上配置。作為一實例，第一接點CA1、第二接點CA2以及第三接點CA3交替地且重複地配置於第二方向D2上。在圖10中，第一 至第三接點CA1、CA2以及CA3具有不同陰影以用於區別。此外，第一至第三接點CA1、CA2以及CA3可在閘電極G1至G7中的一者旁邊在第一方向D1上延伸。作為一實例，第三接點CA3設置於第一閘電極G1與第二閘電極G2之間且在PMOSFET區PR及NMOSFET區NR中的每一者上且可配置於第一方向D1上。
更具體言之，例如，在PMOSFET區PR上，第三接點CA3中的至少一者塑形地如同在第一方向D1上延伸的條形物。第三接點CA3中的至少一者可經設置以連接多個源極/汲極區SD，所述源極/汲極區在第一方向D1上彼此隔開，第一裝置隔離層ST1插入其間。NMOSFET區NR上的源極/汲極區SD可藉由第三接點CA3彼此連接，連接方式與PMOSFET區PR上的源極/汲極區SD相同。
第一至第三接點CA1、CA2以及CA3中的每一者可包含導電柱CP及覆蓋導電柱CP的側面及底部表面的障壁層BL。作為一實例，導電柱CP由鎢形成或包含鎢，且障壁層BL由Ti/TiN形成或包含Ti/TiN。
如先前參看圖2及圖3A所描述，第一接點CA1中的每一者的第一接點中心線CL1可與閘極中心線GL中的對應閘極中心線隔開第一距離L1。第二接點CA2中的每一者的第二接點中心線CL2可與閘極中心線GL中的對應閘極中心線隔開第二距離L2。此處，閘極中心線GL可離開第三閘電極G3及第四閘電極G4相等距離且可平行於第一方向D1。又，第三接點中心線CL3可沿著第三接點CA3的中心軸線且平行於第一方向D1而延伸。此處，第三接點中心線CL3可與閘極中心線GL中的對應閘極中心線隔 開第三距離L3。在一實例中，第三距離L3在第二方向D2上具有負值。換言之，第三接點CA3與第三閘電極G3的接近可大於與第四閘電極G4的接近。
第三接點CA3可同時形成，且因此，所有第三接點CA3可與其對應的閘極中心線GL具有相同的側向偏移，即第三距離L3。第一至第三距離L1、L2以及L3可彼此不同。換言之，第一至第三接點CA1、CA2以及CA3的集合可相對於閘電極G1至G7橫向偏移不同量。
關於第三閘電極G3與第四閘電極G4之間的第三接點CA3，第三接點CA3及第三閘電極G3可彼此隔開第五分離距離SL5，且第三接點CA3及第四閘電極G4可彼此隔開第六分離距離SL6。在實例中，第五分離距離SL5及第六分離距離SL6可基本上相同，但在其他實例中，所述分離距離可以彼此不同。在第三接點CA3更接近於第三閘電極G3而不是第四閘電極G4的情況下，第五分離距離SL5與第六分離距離SL6的比可小於1。
第三接點CA3的同時形成可允許所有第三接點CA3具有相同的SL5/SL6的比。第三接點CA3的SL5/SL6的比可不同於第一接點CA1的比(例如，SL1/SL2)及第二接點CA2的比(例如，SL3/SL4)。
第三接點CA3與第三閘電極G3的接近可大於與第四閘電極G4的接近，且因此，有可能增加第四閘電極G4與第三接點CA3之間的分離容限。因此，有可能基本上阻止或抑制短路形成於第四閘電極G4與第三接點CA3之間。此處，在具備第三接點CA3的主動圖案上，第三閘電極G3可用作為虛設電極。
此外，第三接點CA3可朝著第三閘電極G3移位，且因此，第三接點CA3的至少一部分不僅可與第三閘電極G3與第四閘電極G4之間的源極/汲極區SD重疊，而且可與第三閘電極G3下方的通道區AF重疊。此可導致設置於第三閘電極G3與第四閘電極G4之間的源極/汲極區SD的體積的增加。此外，PMOSFET區PR上的第三接點CA3的移位使將壓縮應力更有效地施加至定位於第四閘電極G4下方的通道區AF變得可能。
在第三接點CA3同時形成的情況下，第三接點CA3可具有相同寬度(第二方向D2上的尺寸)。第三接點CA3的寬度可不同於第一接點CA1及第二接點CA2的寬度W1及W2，先前參看圖3D所描述。另外，第三接點CA3可以其底部表面定位於基本上相同的層面處的方式設置。此處，第三接點CA3的底部表面可定位於不同於第一接點CA1及第二接點CA2的底部表面的層面處。
圖12、圖14以及圖16為說明根據本發明概念的製造半導體裝置的方法的其他實例的平面圖。圖13、圖15以及圖17A為分別沿著圖12、圖14以及圖16的線A-A'截取的剖視圖，且圖17B及圖17C為分別沿著圖16的線B-B'及C-C'截取的剖視圖。在本實施例的以下描述中，先前參看圖4至圖9C所描述的元件或步驟可藉由類似或相同參考數字來識別，以使得對元件或步驟的另一描述是不必要的。圖7B及圖9B可對應於分別沿著圖12及圖14的線B-B'截取的剖面，且圖7C及圖9C可對應於分別沿著圖12及圖14的線C-C'截取的剖面。
參看圖12、圖13、圖7B以及圖7C，可對圖4、圖5A、 圖5B以及圖5C的結構執行第一光微影程序以形成穿透第一層間絕緣層110的第一接觸孔OP1。第一接觸孔OP1可用插入於第一接觸孔OP1中的鄰近接觸孔之間的至少一者各別閘電極G1至G7來彼此隔開。作為一實例，閘電極G1至G7中的三個各別閘電極可插入於第一接觸孔OP1中的鄰近接觸孔之間以供第一接觸孔OP1中的每一對鄰近接觸孔使用。第一光微影程序及第一接觸孔OP1可具有與參看圖6、圖7A、圖7B以及圖7C所描述的先前實例的特徵基本上相同的特徵。
參看圖14、圖15、圖9B以及圖9C，第一遮罩層M1可形成於第一層間絕緣層110上以填充第一接觸孔OP1。隨後，可執行第二光微影程序以形成穿透第一遮罩層M1及第一層間絕緣層110的第二接觸孔OP2。第二接觸孔OP2可用插入其間的閘電極G1至G7中的至少一者來彼此隔開。作為一實例，閘電極G1至G7中的三個閘電極可插入於第二接觸孔OP2中的鄰近接觸孔之間以供第二接觸孔OP2中的每一對鄰近接觸孔使用。第二光微影程序及第二接觸孔OP2可具有與參看圖8、圖9A、圖9B以及圖9C所描述的先前實例的特徵基本上相同的特徵。
參看圖16、圖17A、圖17B以及圖17C，第二遮罩層M2可形成於第一遮罩層M1上以填充第二接觸孔OP2。第二遮罩層M2可由旋塗硬式遮罩(SOH)層形成或包含旋塗硬式遮罩層。
可執行第三光微影程序以形成穿透第二遮罩層M2、第一遮罩層M1以及第一層間絕緣層110的第三接觸孔OP3。第三接觸孔OP3可沿著第二方向D2配置。第三接觸孔OP3可用插入鄰近孔之間的閘電極G1至G7中的至少一者來彼此隔開。作為一實 例，閘電極G1至G7中的三個各別閘電極插入於第三接觸孔OP3中的鄰近接觸孔之間以供第三接觸孔OP3中的每一對鄰近接觸孔使用。此外，第三接觸孔OP3可在閘電極G1至G7中的至少一者旁邊在第一方向D1上延伸。
第三接觸孔OP3可與第一接觸孔OP1及第二接觸孔OP2隔開而形成。換言之，第三接觸孔OP3不可疊加於第一接觸孔OP1及第二接觸孔OP2上。第一至第三接觸孔OP1、OP2以及OP3可交替地且重複地配置於第二方向D2上。當在第二方向D2上觀察時，第一至第三接觸孔OP1、OP2以及OP3中的鄰近接觸孔可於其間插入有閘電極G1至G7中的至少一者。
更具體言之，第三光微影程序可包含在第二遮罩層M2上形成光阻層。光阻圖案可使用第三光遮罩藉由圖案化程序(例如，曝光及顯影程序)自光阻層形成。可形成光阻圖案以具有界定第三接觸孔OP3的位置及形狀的開口。隨後，可使用光阻圖案作為蝕刻遮罩來蝕刻藉由開口曝露的第二遮罩層M2、第一遮罩層M1及第一層間絕緣層110，以形成穿透第一層間絕緣層110的第三接觸孔OP3。在特定實例中，在第一層間絕緣層110的蝕刻期間，部分地蝕刻源極/汲極區SD的上部部分。隨後，可移除光阻圖案。第三光遮罩可不同於用於第一及第二光微影程序的第一光遮罩及第二光遮罩。換言之，第一至第三光微影程序可單獨地執行。
可形成第三接觸孔OP3以曝露源極/汲極區SD的頂部表面。第三接觸孔OP3中的至少一者可在第一方向D1上延伸且可曝露源極/汲極區SD中的至少兩個區，所述源極/汲極區在第一方向D1上彼此隔開，第一裝置隔離層ST1插入其間。
在特定實例中，閘極中心線GL離開第三閘電極G3及第四閘電極G4相等距離且可平行於第一方向D1。第三接點中心線CL3可沿著第三接點CA3的中心軸線且平行於第一方向D1而延伸。此處，第三接點中心線CL3可與閘極中心線GL隔開第三距離L3。作為一實例，第三接觸孔OP3更接近於第三閘電極G3而不是第四閘電極G4，且在此情況下，當沿著第二方向D2量測時，第三距離L3具有負值。
由於所有第三接觸孔OP3是藉由第三光微影程序形成，因此所有第三接觸孔OP3可形成為與其相關聯的閘極中心線GL具有基本上相同的橫向偏移(即，第三距離L3)。此處，第三距離L3可不同於第一距離L1(第一接觸孔OP1的偏移)及第二距離L2(第二接觸孔OP2的偏移)。換言之，第一至第三接觸孔OP1、OP2以及OP3的集合可相對於閘電極G1至G7彼此橫向偏移不同量。
返回參看圖10、圖11、圖3B以及圖3C，可移除第一光罩層M1及第二光罩層M2。可經由灰化及剝離程序來移除第一遮罩層M1及第二遮罩層M2。
隨後，可在第一層間絕緣層110上形成障壁層BL及導電層以填充第一至第三接觸孔OP1、OP2以及OP3。導電層可由摻雜半導體材料、金屬以及導電金屬氮化物材料中的至少一者形成或包含摻雜半導體材料、金屬以及導電金屬氮化物材料中的至少一者。作為一實例，導電層由鎢形成或包含鎢，且障壁層BL由Ti/TiN形成或包含Ti/TiN。可對障壁層BL及導電層上執行平坦化程序以曝露第一層間絕緣層110，且因此，第一至第三CA1、CA2 以及CA3可局部地形成於第一至第三接觸孔OP1、OP2以及OP3中。作為平坦化程序的結果，第一至第三接點CA1、CA2以及CA3可形成為具有大體上與第一層間絕緣層110的頂部表面共面的頂部表面。
隨後，可在第一層間絕緣層110上依序形成第二層間絕緣層120及第三層間絕緣層130以覆蓋第一接點CA1及第二接點CA2。導通孔V1至V4可形成以穿透第二層間絕緣層120，且導電線CBL及接線PW1及PW2可形成於第三層間絕緣層130中。
圖18為說明根據本發明概念的半導體裝置的一部分的另外其他實例的平面圖。圖19A及圖19B為分別沿著圖18的線A-A'及B-B'截取的剖視圖。在本實施例的以下描述中，先前參看圖10、圖11、圖3B以及圖3C所描述的元件可藉由類似或相同參考數字來識別，以使得對元件的另一描述是不必要的。圖3C可對應於沿著圖18的線C-C'截取的剖視圖。
參看圖18、圖19A、圖19B以及圖3C，第一至第四接點CA1、CA2、CA3以及CA4可設置於閘電極G1至G7之間。第一至第四接點CA1、CA2、CA3以及CA4可沿著主動圖案FN或在第二方向D2上配置。在圖18中，第一至第四接點CA1、CA2、CA3以及CA4具有不同陰影以用於區別。此外，第一至第四接點CA1、CA2、CA3以及CA4可在閘電極G1至G7中的至少一者旁邊配置為在第一方向D1上延伸。
作為一實例，第一接點CA1及第四接點CA4的一對接點插入於閘電極G1至G7的一對閘電極之間。返回參看圖18及圖19B，在第四閘電極G4與第五閘電極G5之間，第一接點CA1及 第四接點CA4可在第一方向D1上彼此隔開地配置。第一接點CA1可接觸源極/汲極區SD中的兩個區，且第四接點CA4可接觸鄰近於其的源極/汲極區SD中的一者。然而，本發明概念不限於此實例；例如，第四接點CA4以及第二接點CA2或第三接點CA3可插入於閘電極G1至G7中的一對閘電極之間。第四接點CA4中的每一者可塑形地如同在第一方向D1上延伸的條形物且可連接彼此隔開的多個源極/汲極區SD。
第一至第四接點CA1、CA2、CA3以及CA4中的每一者可包含導電柱CP及覆蓋導電柱CP的側面及底部表面的障壁層BL。作為一實例，導電柱CP由鎢形成或包含鎢，且障壁層BL由Ti/TiN形成或包含Ti/TiN。
如先前參看圖2、圖3A、圖10以及圖11所描述，第一接點CA1中的每一者的第一接點中心線CL1可與閘極中心線GL中的對應閘極中心線隔開第一距離L1。第二接點CA2中的每一者的第二接點中心線CL2可與閘極中心線GL中的對應閘極中心線隔開第二距離L2。第三接點CA3中的每一者的第三接點中心線CL3可與閘極中心線GL中的對應閘極中心線隔開第三距離L3。在實例中，閘極中心線GL離開第四閘電極G4及第五閘電極G5相等距離且平行於第一方向D1。又，第四接點中心線CL4可沿著第四接點CA4的中心軸線且平行於第一方向D1而延伸。此處，第四接點中心線CL4可與閘極中心線GL中的對應閘極中心線隔開第四距離L4。作為一實例，當沿著第二方向D2量測時，第四距離L4具有正值。換言之，第四接點CA4與第五閘電極G5的接近可大於與第四閘電極G4的接近，以使得第七分離距離(第四接 點CA4與第四閘電極G4之間的距離)與第八分離距離(第四接點CA4與第五閘電極G5之間的距離)的比大於1。
第四接點CA4可同時形成，且在此情況下，所有第四接點可具有自其對應閘極中心線GL的相同橫向偏移(即，第四距離L4)。第一至第四距離L1、L2、L3以及L4可彼此不同。換言之，第一至第四接點CA1、CA2、CA3以及CA4的集合可相對於閘電極彼此橫向偏移不同量。
在另一實例中，儘管未圖示，但第四接點CA4與第四閘電極G4及第五閘電極G5分別隔開大體上相同的距離。
由於第四接點CA4同時形成，因此所有第四接點CA4可形成以具有相同的第七分離距離與第八分離距離的比。第四接點CA4的比(亦即，第七分離距離與第八分離距離的比)可不同於第一接點CA1的比(例如，SL1/SL2)、第二接點CA2的比(例如，SL3/SL4)以及第三接點CA3的比(例如，SL5/SL6)。
又，在第四接點CA4同時形成的情況下，第四接點CA4可具有相同寬度(第四寬度)。第四接點CA4的寬度可不同於第一接點CA1、第二接點CA2以及第三接點CA3的寬度(第一寬度W1、第二寬度W2以及第三寬度W3)。另外，第四接點CA4可以其底部表面定位於基本上相同的層面處的方式設置。此處，第四接點CA4的底部表面可定位於不同於第一接點CA1、第二接點CA2以及第三接點CA3的底部表面的層面處。
圖20、圖22以及圖24為說明根據本發明概念的製造半導體裝置的方法的另外其他實例的平面圖。圖21A、圖23A以及圖25A為分別沿著圖20、圖22以及圖24的線A-A'截取的剖視 圖，且圖21B、圖23B以及圖25B為分別沿著圖20、圖22以及圖24的線B-B'截取的剖視圖。在以下描述中，先前參看圖12至圖17C所描述的元件或步驟可藉由類似或相同參考數字來識別，使得對元件或步驟的另一描述是不必要的。
參看圖20、圖21A以及圖21B，第一遮罩層M1可形成於圖12、圖13、圖6B以及圖6C的所得結構上以填充第一接觸孔OP1。隨後，可執行第二光微影程序以形成穿透第一遮罩層M1及第一層間絕緣層110的第二接觸孔OP2。返回參看圖21B，第四閘電極G4與第五閘電極G5之間的第一接觸孔OP1可形成以曝露一對源極/汲極區SD的頂部表面，且第一遮罩層M1可形成以覆蓋所述對的源極/汲極區SD。源極/汲極區SD中的鄰近於所述對的源極/汲極區SD的區可用第一層間絕緣層110覆蓋。
參看圖22、圖23A以及圖23B，第二遮罩層M2可形成於第一遮罩層M1上以填充第二接觸孔OP2。隨後，可執行第三光微影程序以形成穿透第二遮罩層M2、第一遮罩層M1以及第一層間絕緣層110的第三接觸孔OP3。
參看圖24、圖25A以及圖25B，可在第二遮罩層M2上形成第三遮罩層M3以填充第三接觸孔OP3。第三遮罩層M3可由旋塗硬式遮罩(SOH)層形成或包含旋塗硬式遮罩層。
可執行第四光微影程序以形成穿透第三遮罩層M3、第二遮罩層M2以及第一遮罩層M1以及第一層間絕緣層110的第四接觸孔OP4。第四接觸孔OP4可沿著第二方向D2配置。第四接觸孔OP4可用插入其間的閘電極G1至G7中的至少一者來彼此隔開。此外，第四接觸孔OP4可在閘電極G1至G7中的至少一者旁 邊配置為在第一方向D1上延伸。作為一實例，第四接觸孔OP4可在第四G4及第五閘電極G5旁邊延伸為在第一方向D1上延伸且與第一接觸孔OP1隔開。第四接觸孔OP4可與第一至第三接觸孔OP1、OP2以及OP3隔開地形成。換言之，第四接觸孔OP4不可疊加於第一至第三接觸孔OP1、OP2以及OP3上。
第四光微影程序可包含在第三遮罩層M3上形成光阻層。光阻圖案可使用第四光遮罩藉由圖案化程序(例如，曝光及顯影程序)自光阻層形成。可形成光阻圖案以具有界定第四接觸孔OP4的位置及形狀的開口。隨後，可使用光阻圖案作為蝕刻遮罩來蝕刻藉由開口曝露的第三遮罩層M3、第二遮罩層M2以及第一遮罩層M1及第一層間絕緣層110，以形成穿透第一層間絕緣層110的第四接觸孔OP4。隨後，可移除光阻圖案。第四光遮罩可不同於用於第一至第三光微影程序的第一至第三光遮罩。換言之，第一至第四光微影程序可單獨地執行。
在第一層間絕緣層110的蝕刻期間，可部分地蝕刻源極/汲極區SD的上部部分。作為一實例，可形成第四接觸孔OP4以曝露安置於第四閘電極G4與第五閘電極G5與之間的源極/汲極區SD中的一者。
在一些實例中，閘極中心線GL離開第四閘電極G4及第五閘電極G5相等距離且在第一方向D1上延伸。又，第四接點中心線CL4可沿著第四接點CA4的中心軸線在第一方向D1上延伸。此處，第四接點中心線CL4可與閘極中心線GL中的對應閘極中心線隔開第四距離L4。第四接觸孔OP4可形成為更接近於第五閘電極G5而不是第四閘電極G4，且在此情況下，當沿著第二 方向D2量測時，第四距離L4可具有正值。
由於所有第四接觸孔OP4是藉由第四光微影程序形成，因此第四接觸孔OP4可形成為相對於對應的閘極中心線GL具有基本上相同的橫向偏移(即，第四距離L4)。此處，第四距離L4可不同於第一距離L1、第二距離L2以及第三距離L3(第一接觸孔OP1、第二接觸孔OP2以及第三接觸孔OP3的橫向偏移)。換言之，第一至第四接觸孔OP1、OP2、OP3以及OP4的集合可彼此相對於閘電極G1至G7偏移各別不同量。
圖26為說明包含根據本發明概念的半導體裝置的電子系統的實例的方塊圖。
參看圖26，電子系統1100可包含控制器1110、輸入-輸出(I/O)單元1120、記憶體裝置1130、介面單元1140以及資料匯流排1150。控制器1110、I/O單元1120、記憶體裝置1130以及介面單元1140中的至少兩者可經由資料匯流排1150彼此通信。資料匯流排1150提供傳輸電信號經由的路徑。
控制器1110可包含微處理器、數位信號處理器、微控制器或類似者中的至少一者。I/O單元1120可包含小鍵盤、鍵盤或顯示單元。記憶體裝置1130可儲存資料及/或命令。記憶體裝置1130可包含非揮發性記憶體裝置(例如，快閃記憶體裝置、相變記憶體裝置、磁性記憶體裝置等)。此外，記憶體裝置1130可更包含揮發性記憶體裝置。舉例而言，記憶體裝置1130可包含具有根據本發明概念的半導體裝置的靜態隨機存取記憶體(static random access memory；SRAM)裝置。視電子系統1100的用途或使用電子系統1100的電子產品的類型而定，可能有可能省略記憶體裝置 1130。介面單元1140可將電資料傳輸至通信網路或可自通信網路接收電資料。介面單元1140可以無線或有線方式操作。舉例而言，介面單元1140可包含用於無線通信的天線或用於有線及/或無線通信的收發器。可提供根據本發明概念的半導體裝置以作為控制器1110或I/O單元1120的一部分。儘管圖式中未示，但電子系統1100可更包含快速DRAM裝置及/或快速SRAM裝置，所述裝置充當用於改良控制器1110的操作的快取記憶體。
圖27為說明包含根據本發明概念的半導體裝置的電子裝置的實例的方塊圖。
參看圖27，電子裝置1200可包含半導體晶片1210。半導體晶片1210可包含處理器1211、嵌入式記憶體1213以及快取記憶體1215。
處理器1211可包含一或多個處理器核心C01至C0n。一或多個處理器核心C01至C0n可經設置以處理資料及信號。處理器核心C01至C0n可包含根據本發明概念的半導體裝置(例如，參看圖1所描述的多個邏輯胞元)。
電子裝置1200可經設置以使用經處理的資料及信號來執行其自身功能。作為一實例，處理器1211可為應用程式處理器。
嵌入式記憶體1213可與處理器1211交換第一資料DAT1。第一資料DAT1可為藉由一或多個處理器核心C01至C0n已處理或待處理的資料。嵌入式記憶體1213可管理第一資料DAT1。舉例而言，嵌入式記憶體1213可用於第一資料DAT1的緩衝操作。換言之，嵌入式記憶體1213可作為處理器1211的緩衝記憶體或工作記憶體來操作。
在實例中，使用電子裝置1200來實現可穿戴電子裝置。一般而言，可穿戴電子裝置經設置以處理相對少量的資料。在此意義上，亦即，在電子裝置1200構成可穿戴電子裝置的情況下，嵌入式記憶體1213可經設置以具有相對較小的緩衝容量。
嵌入式記憶體1213可為靜態隨機存取記憶體(SRAM)裝置。SRAM裝置可具有比動態隨機存取記憶體(dynamic random access memory；DRAM)裝置的操作速度快的操作速度。因此，在SRAM嵌入於半導體晶片1210中的情況下，電子裝置1200有可能為小型的且以高速操作。此外，在SRAM嵌入於半導體晶片1210中的情況下，有可能將電子裝置1200主動消耗的電力減至最少。作為一實例，SRAM可包含根據本發明概念的半導體裝置中的至少一者。
快取記憶體1215可與一或多個處理器核心C01至C0n一起安裝於半導體晶片1210上。快取記憶體1215可經設置以儲存快取資料DATc，所述快取資料將由一或多個處理器核心C01至C0n使用或直接存取。快取記憶體1215可具有相對較小容量且以極高的速度操作。在實例中，快取記憶體1215包含SRAM裝置，所述SRAM裝置包含根據本發明概念的半導體裝置。在使用快取記憶體1215的情況下，有可能將藉由處理器1211執行的對嵌入式記憶體1213的存取頻率或存取時間減至最小。換言之，快取記憶體1215的使用可允許電子裝置1200具有快的操作速度。
為提供對本發明概念的較好理解，快取記憶體1215在圖27中經說明為與處理器1211分離的組件。然而，快取記憶體1215可構成處理器1211。亦即，根據本發明概念的電子裝置的設置不 限於藉由圖27說明的設置。
處理器1211、嵌入式記憶體1213以及快取記憶體1215可經設置以基於各種介面協定中的至少一者來交換或傳輸資料。舉例而言，處理器1211、嵌入式記憶體1213以及快取記憶體1215可經設置以基於以下各者中的至少一者來交換或傳輸資料：通用串列匯流排(Universal Serial Bus；USB)、小型電腦系統介面(Small Computer System Interface；SCSI)、周邊組件互連(Peripheral Component Interconnect；PCI)快速、進階附接技術(Advanced Technology Attachment；ATA)、並列進階附接技術(Parallel ATA；PATA)、串列進階附接技術(Serial ATA；SATA)、串列附接小型電腦系統介面(Serial Attached SCSI；SAS)、整合式電子驅動介面(Integrated Drive Electronics；IDE)或通用快閃記儲存(Universal Flash Storage；UFS)協定。
圖28為說明根據本發明概念的SRAM胞元的一個實例的等效電路圖。SRAM胞元可包括至少一個根據本發明概念的半導體裝置。SRAM胞元可用於圖27的嵌入式記憶體1213及/或快取記憶體1215。
參看圖28，SRAM胞元可包含第一上拉電晶體TU1、第一下拉電晶體TD1、第二上拉電晶體TU2、第二下拉電晶體TD2、第一存取電晶體TA1以及第二存取電晶體TA2。第一上拉電晶體TU1及第二上拉電晶體TU2可為PMOS電晶體，而第一下拉電晶體TD1及第二下拉電晶體TD2以及第一存取電晶體TA1及第二存取電晶體TA2可為NMOS電晶體。
第一上拉電晶體TU1的第一源極/汲極及第一下拉電晶 體TD1的第一源極/汲極可連接至第一節點N1。第一上拉電晶體TU1的第二源極/汲極可連接至電源線Vcc，且第一下拉電晶體TD1的第二源極/汲極可連接至接地線Vss。第一上拉電晶體TU1的閘極與第一下拉電晶體TD1的閘極可彼此電連接。因此，第一上拉電晶體TU1及第一下拉電晶體TD1可構成第一反相器。第一上拉電晶體TU1及第一下拉電晶體TD1的相互已連接的閘極可充當第一反相器的輸入端子，且第一節點N1可充當第一反相器的輸出端子。
第二上拉電晶體TU2的第一源極/汲極及第二下拉電晶體TD2的第一源極/汲極可連接至第二節點N2。第二上拉電晶體TU2的第二源極/汲極可連接至電源線Vcc，且第二下拉電晶體TD2的第二源極/汲極可連接至接地線Vss。第二上拉電晶體TU2的閘極與第二下拉電晶體TD2的閘極可彼此電連接。因此，第二上拉電晶體TU2以及第二下拉電晶體TD2可構成第二反相器。第二上拉電晶體TU2及第二下拉電晶體TD2的相互已連接的閘極可充當第二反相器的輸入端子，且第二節點N2可充當第二反相器的輸出端子。
第一反相器與第二反相器可彼此耦接以形成鎖存器結構。換言之，第一上拉電晶體TU1及第一下拉電晶體TD1的閘極可電連接至第二節點N2，且第二上拉電晶體TU2及第二下拉電晶體TD2的閘極可電連接至第一節點N1。第一存取電晶體TA1的第一源極/汲極可連接至第一節點N1，且第一存取電晶體TA1的第二源極/汲極可連接至第一位元線BL1，第二存取電晶體TA2的第一源極/汲極可連接至第二節點N2，且第二存取電晶體TA2的 第二源極/汲極可連接至第二位元線BL2。第一存取電晶體TA1及第二存取電晶體TA2的閘極可電耦接至字線WL。
圖29至圖31為說明具有包含根據本發明概念的半導體裝置的電子裝置及/或系統的多媒體裝置的一些實例的圖。電子系統(諸如，繪示於圖26中且參看圖26所描述的電子系統)及/或電子裝置(諸如，繪示於圖27中且參看圖27所描述的電子裝置)可藉由圖29中所示的行動或智慧型電話2000、藉由圖30中所示的平板電腦或智慧型平板PC 3000或藉由圖31中所示的膝上型電腦4000來實施。
根據本發明概念的一個態樣，半導體裝置可包含第一接點及第二接點，所述第一接點及所述第二接點配置以閘電極之間，但相對於閘電極不同地橫向偏移。因此，有可能將閘電極與所述接點之間的製程範圍最大化。此外，設置於PMOS區上的接點的偏移使將壓縮應力更有效地施加至通道區變得可能。
儘管本發明概念的實例已經過特定繪製及描述，但一般熟習此項技術者將理解，在不背離如隨附申請專利範圍中所闡述的本發明概念的精神及範疇的情況下，可對此等實例進行形式及詳細上的變化。
CA1:第一接點
CA2:第一接點
CB:閘極接點
CBL:導電線
CL1:第一接點中心線
D1:第一方向
D2:第二方向
D3:第三方向
FN:主動圖案
G1、G2、G3、G4、G5、G6、G7:閘電極
L1:第一距離
L2:第二距離
NR:NMOSFET區
OP1:第一接觸孔
PR:PMOSFET區
PW1:第一接線
PW2:第二接線
V1:第一導通孔
V3:第三導通孔

Claims (20)

  1. 一種半導體裝置，包括：基板，具有主動圖案及在所述主動圖案的上部部分中的源極/汲極區；第一方向上的與所述主動圖案交叉的閘電極，所述閘電極在垂直於所述第一方向的第二方向上彼此隔開；以及一組第一接點及一組第二接點，所述第一接點及所述第二接點分別電連接至所述源極/汲極區，其中所述源極/汲極區及連接至所述源極/汲極區的所述第一接點及所述第二接點在自平面圖觀察時位於所述閘電極之間，所述一組第二接點在所述第二方向上相對於所述閘電極的偏移量不同於所述一組第一接點在所述第二方向上相對於所述閘電極的偏移量，且所述第一接點的底部表面與所述第二接點的底部表面在所述半導體裝置中安置於不同層面，其中所述源極/汲極區的各別區在其上部部分中分別具有第一凹陷，且所述源極/汲極區的各別其他區在其上部部分中分別具有第二凹陷，所述第一凹陷的底部與所述第二凹陷的底部在所述半導體裝置中位於不同層面，且所述第一接點具有分別安置於所述第一凹陷中的下部部分，且所述第二接點具有分別安置於所述第二凹陷中的下部部分。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一接點及所述第二接點中的每一者在所述第二方向上具有在接點 的中心的接點中心線，所述第一接點中的每一者的所述接點中心線與閘極中心線隔開第一距離，所述閘極中心線位於所述閘電極中的有所述第一接點安置於其間的鄰近閘電極中間；所述第一距離不同於所述第二接點中的每一者的所述接點中心線與閘極中心線隔開的第二距離，所述閘極中心線位於所述閘電極中的有所述第二接點安置於其間的鄰近的閘電極中間。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第一接點及所述第二接點安置於所述主動圖案中的一者上且在所述第二方向上隔開。
  4. 如申請專利範圍第3項所述的半導體裝置，其中所述第一接點及所述第二接點沿著所述第二方向交替地安置。
  5. 如申請專利範圍第2項所述的半導體裝置，其中所述第一接點及所述第二接點中的每一者在所述第一方向上伸長，以使得所述第一接點及所述第二接點中的每一者的所述接點中心線在所述第二方向上的接點的對置側之間的中間延伸。
  6. 如申請專利範圍第1項所述的半導體裝置，其中，當自平面圖觀察時，所述第一接點及所述第二接點中的至少一者具有在所述第一方向上沿長度方向延伸的條形物的形狀且與在所述第一方向上彼此隔開的所述源極/汲極區中的至少兩者重疊。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述第一接點中的每一者在所述第二方向上具有不同於所述第二接點中的每一者的寬度的寬度。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述主 動圖案為PMOS電晶體的部分，且電連接至所述第二接點的所述源極/汲極區的總體積小於電連接至所述第一接點的所述源極/汲極區的總體積。
  9. 如申請專利範圍第2項所述的半導體裝置，其中當在所述第二方向上量測時，所述第二距離具有正值，且所述閘電極包括虛設電極，所述虛設電極在所述第二方向上最鄰近於所述第二接點中的至少一者且以與所述第二接點中的所述至少一者接觸的方式設置於所述主動圖案上。
  10. 如申請專利範圍第1項所述的半導體裝置，更包括一組第三接點，所述第三接點設置於所述閘電極之間且電連接至所述源極/汲極區，所述一組第三接點在所述第二方向上相對於所述閘電極的偏移量不同於所述一組第一接點及所述一組第二接點在所述第二方向上相對於所述閘電極的所述偏移量中的每一者。
  11. 如申請專利範圍第10項所述的半導體裝置，其中，在所述主動圖案中的一者上，所述第一接點、所述第二接點以及所述第三接點在與所述第一方向交叉的所述第二方向上交替地配置。
  12. 如申請專利範圍第10項所述的半導體裝置，其中一對的所述閘電極安置於所述第一接點中的一者的兩側處，且所述第三接點中的一者以與所述第一方向上的所述第一接點中的一者隔開的方式安置於所述一對的所述閘電極之間。
  13. 如申請專利範圍第10項所述的半導體裝置，更包括一組第四接點，所述第四接點設置於所述閘電極之間且電連接至所述源極/汲極區， 所述一組第四接點在所述第二方向上相對於所述閘電極的偏移量不同於所述一組第一接點、所述一組第二接點以及所述一組第三接點在所述第二方向上相對於所述閘電極的所述偏移量中的每一者。
  14. 如申請專利範圍第1項所述的半導體裝置，更包括設置於所述基板上以界定所述主動圖案的裝置隔離層，其中所述主動圖案的所述源極/汲極區及所述上部部分在所述裝置隔離層之間突出。
  15. 一種半導體裝置，包括：基板，具有主動圖案及在所述主動圖案的上部部分中的源極/汲極區；閘電極，所述閘電極在平行於所述基板的頂部表面的第一方向上縱向延伸且與所述主動圖案交叉；至少一個第一接點及一組第二接點，所述第一接點及所述第二接點中的每一者電連接至所述源極/汲極區中的各別源極/汲極區，且其中所述閘電極在平行於所述基板的所述頂部表面且垂直於所述第一方向的第二方向上彼此均勻隔開，所述源極/汲極區在自平面圖觀察時插入於所述閘電極之間，所述至少一個第一接點中的每一者插入於各別對所述閘電極的鄰近的閘電極之間，所述第二接點中的每一者插入於各別對所述閘電極的鄰近的閘電極之間，所述一組第二接點在所述第二方向上相對於所述閘電極的偏 移量不同於所述至少一個第一接點在所述第二方向上相對於所述閘電極的偏移量，其中每一所述至少一個第一接點在之間有所述第一接點插入的所述各別對閘電極的所述鄰近的閘電極之間安置於中間，所述第二接點中的每一者被定位成更接近於有所述第二接點插入於之間的所述各別對閘電極的所述鄰近的閘電極中的一者而不是所述鄰近的閘電極中的另一者，所述閘電極包括電晶體的閘極及在所述半導體裝置中被電隔離以便在所述半導體裝置中電性地不起作用的虛設閘極，且所述鄰近的閘電極中比所述閘電極中的所述另一者更接近於所述第二接點中的一者而定位的每一所述閘電極包括所述虛設閘極中的各別虛設閘極。
  16. 如申請專利範圍第15項所述的半導體裝置，其中所述第二接點中的每一者在所述第二方向上比每一所述至少一個第一接點窄，所述源極/汲極區分別在其上部部分中具有凹陷，且所述第一接點及所述第二接點中的每一者具有延伸至所述凹陷中的各別凹陷中的下部部分。
  17. 如申請專利範圍第15項所述的半導體裝置，更包括一組第三接點，每一第三接點電連接至所述源極/汲極區中的各別源極/汲極區，且其中所述第三接點中的每一者插入於各別對的所述閘電極的鄰近的閘電極之間，且所述一組第三接點在所述第二方向上相對於所述閘電極的偏 移量不同於所述至少一個第一接點及所述一組第二接點在所述第二方向上相對於所述閘電極的偏移量中的每一者。
  18. 一種半導體裝置，包括：基板，具有主動圖案及在所述主動圖案的上部部分中的源極/汲極區；閘電極，所述閘電極在平行於所述基板的頂部表面的第一方向上縱向延伸且與所述主動圖案交叉；至少一個第一接點及一組第二接點，所述第一接點及所述第二接點中的每一者電連接至所述源極/汲極區中的各別源極/汲極區，且其中所述閘電極在平行於所述基板的所述頂部表面且垂直於所述第一方向的第二方向上彼此均勻隔開，所述源極/汲極區在自平面圖觀察時插入於所述閘電極之間，所述至少一個第一接點中的每一者插入於各別對所述閘電極的鄰近的閘電極之間，所述第二接點中的每一者插入於各別對所述閘電極的鄰近的閘電極之間，所述一組第二接點在所述第二方向上相對於所述閘電極的偏移量不同於所述至少一個第一接點在所述第二方向上相對於所述閘電極的偏移量，每一所述至少一個第一接點整體安置於所述第一接點所電連接至的所述源極/汲極區上，且所述第二接點中的每一者的一個部分安置於所述第二接點所電連接至的所述源極/汲極區上，且所述第二接點中的每一者的另 一部分安置於插入於所述源極/汲極區的各別源極/汲極區之間的通道區上。
  19. 如申請專利範圍第18項所述的半導體裝置，其中所述第二接點中的每一者在所述第二方向上比每一所述至少一個第一接點窄，所述源極/汲極區分別在其上部部分中具有凹陷，且所述第一接點及所述第二接點中的每一者具有延伸至所述凹陷中的各別凹陷中的下部部分。
  20. 如申請專利範圍第18項所述的半導體裝置，更包括一組第三接點，每一第三接點電連接至所述源極/汲極區中的各別源極/汲極區，且其中所述第三接點中的每一者插入於各別對的所述閘電極的鄰近的閘電極之間，且所述一組第三接點在所述第二方向上相對於所述閘電極的偏移量不同於所述至少一個第一接點及所述一組第二接點在所述第二方向上相對於所述閘電極的偏移量中的每一者。
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