CN106057887B - 半导体装置和用于制造半导体装置的方法 - Google Patents

半导体装置和用于制造半导体装置的方法 Download PDF

Info

Publication number
CN106057887B
CN106057887B CN201610113173.3A CN201610113173A CN106057887B CN 106057887 B CN106057887 B CN 106057887B CN 201610113173 A CN201610113173 A CN 201610113173A CN 106057887 B CN106057887 B CN 106057887B
Authority
CN
China
Prior art keywords
source
contact
sub
active
drain region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610113173.3A
Other languages
English (en)
Other versions
CN106057887A (zh
Inventor
尹彰燮
李炯宗
任宝琳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106057887A publication Critical patent/CN106057887A/zh
Application granted granted Critical
Publication of CN106057887B publication Critical patent/CN106057887B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

发明构思涉及一种包括场效应晶体管的半导体装置和用于制造该半导体装置的方法。所述半导体装置包括：基板，包括形成在其上的第一源极/漏极区和第二源极/漏极区；栅电极，在第一源极/漏极区和第二源极/漏极区之间且与基板交叉；以及有源接触件，使第一源极/漏极区和第二源极/漏极区彼此电连接。有源接触件与栅电极分隔开。有源接触件包括：第一子接触件，提供在第一源极/漏极区和第二源极/漏极区上以分别连接到第一源极/漏极区和第二源极/漏极区；第二子接触件，提供在第一子接触件上以使第一子接触件彼此电连接；以及阻挡层，提供在第二子接触件和每个第一子接触件之间。

Description

半导体装置和用于制造半导体装置的方法
相关申请的交叉引用
本专利申请要求于2015年4月1日在韩国知识产权局提交的第10-2015-0046283号韩国专利申请的优先权，所述专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思的实施例涉及半导体装置和用于形成半导体装置的方法。更具体地，发明构思的实施例涉及包括场效应晶体管的半导体装置和形成所述半导体装置的方法。
背景技术
半导体装置由于它们的小尺寸、多功能性能和低制造成本而在电子工业中被广泛地使用。一些半导体装置可划分为存储逻辑数据的半导体存储器装置、处理逻辑数据的半导体逻辑装置以及具有用于存储逻辑数据的半导体存储器装置的功能和用于处理逻辑数据的半导体逻辑装置的功能两者的混合半导体装置。随着电子工业的发展，对于具有优异操作特性的半导体装置的需求已经增加。例如，对于具有高可靠性、高速和/或更多功能的半导体装置的需求已经增加。为了满足这些需求，半导体装置中的结构已经变得更复杂，半导体装置已经变得更高度集成。
发明内容
发明构思的实施例可提供包括有源接触件的半导体装置，所述有源接触件与栅电极交叉并且使一对源极/漏极区彼此连接。
发明构思的实施例可提供用于制造半导体装置的方法，所述方法包括使用彼此不同的图案化工艺来形成有源接触件的方法。
在一个方面，半导体装置可包括：基板，包括形成在其上的第一源极/漏极区和第二源极/漏极区；栅电极，在第一源极/漏极区和第二源极/漏极区之间且与基板交叉；以及有源接触件，使第一源极/漏极区和第二源极/漏极区彼此电连接。有源接触件可以与栅电极分隔开。有源接触件可包括：第一子接触件，提供在第一源极/漏极区和第二源极/漏极区上以分别连接到第一源极/漏极区和第二源极/漏极区；第二子接触件，提供在第一子接触件上以使第一子接触件彼此电连接；以及阻挡层，提供在第二子接触件与每个第一子接触件之间。
在实施例中，基板可包括形成在其上的有源图案，有源图案可在平行于基板的顶表面的第一方向上延伸。有源图案可包括第一源极/漏极区和第二源极/漏极区，栅电极可在与第一方向交叉的第二方向上延伸。
在实施例中，栅电极可与有源图案交叉，第一源极/漏极区和第二源极/漏极区可分别设置在栅电极的相对侧处。有源图案可包括形成在第一源极/漏极区和第二源极/漏极区之间的沟道区。沟道区可与栅电极垂直地叠置。
在实施例中，有源图案可包括彼此分隔开的第一有源图案和第二有源图案且栅电极布置在它们之间。第一有源图案和第二有源图案可分别包括第一源极/漏极区和第二源极/漏极区，栅电极可在第一有源图案和第二有源图案之间的装置隔离层上沿第二方向延伸。
在实施例中，半导体装置还可包括在栅电极和装置隔离层之间的绝缘图案。栅电极的部分的底表面可高于第一有源图案和第二有源图案的顶表面。所述部分可设置在绝缘图案上。
在实施例中，栅电极可包括在第一源极/漏极区和第二源极/漏极区之间且与基板交叉的多个栅电极，当从平面图观察时，第二子接触件可与所述多个栅电极交叉。
在实施例中，栅电极可包括在第一源极/漏极区和第二源极/漏极区之间且与基板交叉的多个栅电极，半导体装置还可包括覆盖所述多个栅电极的顶表面的覆盖层。第一子接触件可穿透覆盖层以分别连接到第一源极/漏极区和第二源极/漏极区。
在实施例中，第二子接触件的底表面可高于栅电极的顶表面。
在实施例中，第一子接触件和第二子接触件可包括彼此不同的导电材料，阻挡层可基本上防止材料在第二子接触件与第一子接触件之间扩散。
在实施例中，半导体装置还可包括提供在有源接触件上的通孔，以及提供在通孔上以通过通孔和有源接触件电连接到第一源极/漏极区和第二源极/漏极区的导电线。
在实施例中，当从沿特定方向截取的剖视图观察时，有源接触件可具有与第一源极/漏极区或第二源极/漏极区相邻的一个侧壁。所述一个侧壁可具有阶梯式轮廓。
在另一方面，用于制造半导体装置的方法可包括下述步骤：在基板上形成第一源极/漏极区和第二源极/漏极区；在第一源极/漏极区和第二源极/漏极区之间形成与基板交叉的栅电极；以及形成使第一源极/漏极区和第二源极/漏极区彼此电连接的有源接触件。形成有源接触件的步骤可包括下述步骤：形成分别连接到第一源极/漏极区和第二源极/漏极区的第一子接触件；形成覆盖第一子接触件的层间绝缘层和掩模层；通过对掩模层分别执行第一图案化工艺和第二图案化工艺来形成第一掩模孔和第二掩模孔，其中，通过第一图案化工艺和第二图案化工艺来由掩模层形成限定第一掩模孔和第二掩模孔的掩模图案；以及通过使用掩模图案作为蚀刻掩模蚀刻层间绝缘层来形成子接触孔。
在实施例中，第一掩模孔和第二掩模孔中的至少一个可与至少一个第一子接触件叠置。第一掩模孔和第二掩模孔可彼此连接以构成一个连通孔，子接触孔可叠加在连通孔上。
在实施例中，形成第二掩模孔的步骤可包括形成从第一掩模孔的底表面的部分朝着基板垂直延伸的垂直延伸孔。
在实施例中，第一图案化工艺可使用限定第一位置的第一布局，在第一位置处形成有第一掩模孔，第二图案化工艺可使用限定第二位置的第二布局，在第二位置处形成有第二掩模孔。第一布局和第二布局可彼此部分地叠置，垂直延伸孔可形成在第三位置处。第三位置可叠加在第一布局和第二布局的叠置区域上。
在实施例中，所述方法还可包括下述步骤：在基板的上部中形成沟槽以限定有源图案；形成填充沟槽的装置隔离层；以及在彼此相邻的有源图案之间的装置隔离层上形成绝缘图案。第一源极/漏极区和第二源极/漏极区可分别形成在相邻的有源图案的上部中。栅电极可与相邻的有源图案之间的绝缘图案交叉，绝缘图案的顶表面可高于相邻的有源图案的顶表面。
在实施例中，形成有源接触件的步骤还可包括：在子接触孔中共形地形成阻挡层，以及在阻挡层上形成填充子接触孔的第二子接触件。
在又一方面，半导体装置可包括：基板，包括形成在其上并且分别包括第一源极/漏极区和第二源极/漏极区的第一有源图案和第二有源图案；装置隔离层，设置在基板中以限定第一有源图案和第二有源图案；栅电极，与第一有源图案和第二有源图案之间的装置隔离层交叉；以及有源接触件，使第一源极/漏极区和第二源极/漏极区彼此电连接。有源接触件可与栅电极分隔开。有源接触件可包括提供在第一源极/漏极区和第二源极/漏极区上以分别连接到第一源极/漏极区和第二源极/漏极区的第一子接触件，以及提供在第一子接触件上以使第一子接触件彼此电连接的第二子接触件。当从平面图观察时，第二子接触件可与装置隔离层和栅电极交叉。
在实施例中，第一有源图案和第二有源图案可在平行于基板的顶表面的第一方向上延伸并且可在第一方向上彼此分隔开。栅电极可在与第一方向交叉的第二方向上延伸。
在实施例中，栅电极的部分的底表面可高于第一有源图案和第二有源图案的顶表面。所述部分可设置在装置隔离层上。
在实施例中，栅电极可包括在第一有源图案和第二有源图案之间且与基板交叉的多个栅电极，当从平面图观察时，第二子接触件可与所述多个栅电极交叉。
在实施例中，半导体装置还可包括覆盖所述多个栅电极的顶表面的覆盖层。第一子接触件可穿透覆盖层以分别连接到第一源极/漏极区和第二源极/漏极区。
附图说明
基于附图和附随的详细描述，发明构思将变得更明显。
图1是示出根据发明构思的示例实施例的静态随机存取存储器(SRAM)单元的等效电路图。
图2是示出根据发明构思的示例实施例的半导体装置的平面图。
图3A、图3B、图3C、图3D和图3E分别是沿图2的线A-A'、线B-B'、线C-C'、线D-D'和线E-E'截取的剖视图。
图4A、图4B和图4C是根据发明构思的示例实施例的与图2的线A-A'对应的剖视图以示出半导体装置的修改的实施例。
图5、图9、图11、图13和图15是示出根据发明构思的示例实施例的用于制造半导体装置的方法的平面图。
图6A、图7A和图8A是沿图5的线A-A'截取的剖视图。
图10A、图12A、图14A和图16A分别是沿图9、图11、图13和图15的线A-A'截取的剖视图。
图6B、图7B和图8B是沿图5的线B-B'截取的剖视图。
图10B、图12B、图14B和图16B分别是沿图9、图11、图13和图15的线B-B'截取的剖视图。
图10C、图12C、图14C和图16C分别是沿图9、图11、图13和图15的线C-C'截取的剖视图。
图10D、图12D、图14D和图16D分别是沿图9、图11、图13和图15的线D-D'截取的剖视图。
图10E、图12E、图14E和图16E分别是沿图9、图11、图13和图15的线E-E'截取的剖视图。
图17是示出根据发明构思的示例实施例的包括半导体装置的电子系统的示意性框图。
图18是示出根据发明构思的示例实施例的包括半导体装置的电子装置的示意性框图。
图19至图21示出根据发明构思的示例实施例的包括半导体装置的多媒体装置的实施例。
具体实施方式
现在，将参照示出了发明构思的示例性实施例的附图来在下文中更充分地描述发明构思。通过下面将参照附图更详细地描述的示例性实施例，发明构思的优点和特征以及实现它们的方法将是明显的。然而，应该注意的是，发明构思不限于下面的示例性实施例，并且可以以各种形式来实施。因此，提供示例性实施例仅用于公开发明构思并且使本领域技术人员了解发明构思的范畴。在附图中，发明构思的实施例不限于在这里提供的特定示例并且为了清楚起见而被夸大。
在这里使用的术语仅出于描述具体实施例的目的并且不意图限制发明。除非上下文另外清楚地指示，否则如在这里使用的单数术语“一个”、“一种”和“该(所述)”也意图包括复数形式。如这里所使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和所有组合。将理解的是，当元件被称为“连接”或“结合”到另一元件时，它可直接连接或结合到所述另一元件或者可存在中间元件。
相似地，将理解的是，当诸如层、区域或基板的元件被称为“在”另一元件“上”时，它可直接在所述另一元件上或者可存在中间元件。相反地，术语“直接地”意味着没有中间元件。还将理解的是，当在这里使用术语“包括”和/或“包含”说明存在所述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
此外，将使用剖视图作为发明构思的理想示例性视图来描述在具体实施方式中的实施例。因此，可根据制造技术和/或容许误差来修改示例性视图的形状。因此，发明构思的实施例不限于在示例性视图中示出的特定形状，而可包括可根据制造工艺产生的其他形状。在附图中例示的区域具有通常的性质，并且用于示出元件的特定形状。因此，这不应被解释为局限于发明构思的范围。
还将理解的是，尽管这里可使用术语第一、第二、第三等来描述不同的元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本发明的教导的情况下，在一些实施例中的第一元件可被称为在其他实施例中的第二元件。这里解释和示出的本发明构思的多个方面的示例性实施例包括它们的互补相对物。相同的附图标记或相同的附图标识遍及说明书指示相同的元件。
而且，这里参照作为理想化示例性示图的剖视图和/或平面图来描述示例性实施例。因此，将预料到由于例如制造技术和/或公差而造成的示图的形状的变化。因此，示例性实施例不应被解释为局限于这里所示出的区域的形状，而是将包括例如由制造造成的形状上的偏差。例如，示出为矩形的蚀刻区域将典型地具有圆形的或弯曲的特征。因此，在附图中示出的区域实际上是示意性的，并且它们的形状不意图示出装置的区域的实际形状并且不意图限制示例实施例的范围。
如通过本发明实体所领会的，根据这里描述的不同实施例的装置和形成装置的方法可以在诸如集成电路的微电子装置中体现，其中，根据这里描述的不同实施例的多个装置集成在相同的微电子装置中。因此，这里示出的剖视图可以在微电子装置中以不必正交的两个不同的方向复制。因此，使根据这里描述的不同实施例的装置具体化的微电子装置的平面图可包括基于微电子装置的功能而按照阵列和/或按照二维图案的多个装置。
根据这里描述的不同实施例的装置可根据微电子装置的功能而散布在其他装置中。此外，根据这里描述的不同实施例的微电子装置可以在可与两个不同方向正交的第三方向上复制以提供三维集成电路。
因此，这里示出的剖视图对根据这里描述的不同实施例的沿平面图中的两个不同方向和/或透视图中的三个不同方向延伸的多个装置提供支持。例如，当单个有源区示出在装置/结构的剖视图中时，如通过装置/结构的平面图将示出的，装置/结构可包括多个有源区和在其上的晶体管结构(在适当的情况下，或者存储器单元结构、栅结构等)。
图1是示出根据发明构思的示例实施例的静态随机存取存储器(SRAM)单元的等效电路图。
参照图1，根据发明构思的实施例的SRAM单元可包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。第一上拉晶体管TU1和第二上拉晶体管TU2可以是P型金属氧化半导体(PMOS)晶体管，而第一下拉晶体管TD1和第二下拉晶体管TD2以及第一存取晶体管TA1和第二存取晶体管TA2可以是N型MOS(NMOS)晶体管。
第一上拉晶体管TU1的第一源极/漏极和第一下拉晶体管TD1的第一源极/漏极可连接到第一节点N1。第一上拉晶体管TU1的第二源极/漏极可连接到电源线Vcc，第一下拉晶体管TD1的第二源极/漏极可连接到接地线Vss。第一上拉晶体管TU1的栅极可电连接到第一下拉晶体管TD1的栅极。因此，第一上拉晶体管TU1和第一下拉晶体管TD1可构成第一逆变器IN1。第一上拉晶体管TU1和第一下拉晶体管TD1的彼此连接的栅极可与第一逆变器IN1的输入端子对应。第一节点N1可与第一逆变器IN1的输出端子对应。
第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一源极/漏极可连接到第二节点N2。第二上拉晶体管TU2的第二源极/漏极可连接到电源线Vcc，第二下拉晶体管TD2的第二源极/漏极可连接到接地线Vss。第二上拉晶体管TU2的栅极可电连接到第二下拉晶体管TD2的栅极。因此，第二上拉晶体管TU2和第二下拉晶体管TD2可构成第二逆变器IN2。第二上拉晶体管TU2和第二下拉晶体管TD2的彼此连接的栅极可与第二逆变器IN2的输入端子对应。第二节点N2可与第二逆变器IN2的输出端子对应。
第一逆变器和第二逆变器可彼此结合以构成锁存器结构。换句话说，第一上拉晶体管TU1和第一下拉晶体管TD1的栅极可电连接到第二节点N2，第二上拉晶体管TU2和第二下拉晶体管TD2的栅极可电连接到第一节点N1。第一存取晶体管TA1的第一源极/漏极可连接到第一节点N1，第一存取晶体管TA1的第二源极/漏极可连接到第一位线BL1。第二存取晶体管TA2的第一源极/漏极可连接到第二节点N2，第二存取晶体管TA2的第二源极/漏极可连接到第二位线BL2。第一存取晶体管TA1和第二存取晶体管TA2的栅极可电连接到字线WL。结果，可实现根据发明构思的实施例的SRAM单元。
图2是示出根据发明构思的示例实施例的半导体装置的平面图。图3A、图3B、图3C、图3D和图3E分别是沿图2的线A-A'、线B-B'、线C-C'、线D-D'和线E-E'截取的剖视图。图4A、图4B和图4C是根据发明构思的示例实施例的与图2的线A-A'对应的剖视图以示出半导体装置的修改的实施例。
参照图2以及图3A至图3E，在图2以及图3A至图3E中示出一个逻辑单元。逻辑单元可与用于执行一个逻辑操作的单元对应。例如，逻辑单元可包括参照图1描述的SRAM单元。
装置隔离层ST可提供在基板中以限定有源图案FN1至FN8。例如，基板可以是硅基板、锗基板或绝缘体上硅(SOI)基板。装置隔离层ST可形成在基板的上部中。例如，装置隔离层ST可包括氧化硅层。有源图案FN1至FN8可包括在平行于基板的顶表面的第二方向D2上延伸的第一有源图案FN1至第八有源图案FN8。有源图案FN1至FN8可在与第二方向D2交叉的第一方向D1上布置。第一方向D1可平行于基板的顶表面。装置隔离层ST可设置在有源图案FN1至FN8中的每个的相对侧处。
第二有源图案FN2和第三有源图案FN3可在第二方向D2上彼此分隔开，装置隔离层ST布置在它们之间。第二有源图案FN2和第三有源图案FN3可设置在第一有源图案FN1和第四有源图案FN4之间。第六有源图案FN6和第七有源图案FN7可在第二方向D2上彼此分隔开，装置隔离层ST布置在它们之间。第六有源图案FN6和第七有源图案FN7可设置在第五有源图案FN5和第八有源图案FN8之间。在一些实施例中，有源图案FN1至FN8的上部可具有从装置隔离层ST突出的鳍形状。
在一些实施例中，有源图案FN1至FN8中的每个可限定PMOSFET区或NMOSFET区。例如，第二有源图案FN2、第三有源图案FN3、第四有源图案FN4和第八有源图案FN8可限定PMOSFET区，第一有源图案FN1、第五有源图案FN5、第六有源图案FN6和第七有源图案FN7可限定NMOSFET区。有源图案FN1至FN8之间的距离可根据有源图案FN1至FN8的区域的类型而改变。例如，第一有源图案FN1可与NMOSFET区对应，第三有源图案FN3与不同于NMOSFET区的PMOSFET区对应。在这种情况下，第一有源图案FN1和第三有源图案FN3之间的距离可限定为第一距离。第三有源图案FN3和第四有源图案FN4可与PMOSFET区对应。换句话说，第三有源图案FN3和第四有源图案FN4可与相同种类的区对应。在这种情况下，第三有源图案FN3和第四有源图案FN4之间的距离可限定为第二距离。这里，第二距离可大于第一距离。
栅电极G1至G6可提供在有源图案FN1至FN8上。栅电极G1至G6可在第一方向D1上延伸以与有源图案FN1至FN8交叉。栅电极G1至G6可在第二方向D2上彼此分隔开。栅电极G1至G6可包括与有源图案FN1至FN8和装置隔离层ST交叉的第一栅电极G1至第六栅电极G6。
栅极绝缘图案GI可提供在栅电极G1至G6中的每个的下方，栅极间隔件GS可提供在栅电极G1至G6中的每个的相对的侧壁上。第一层间绝缘层110可提供为填充栅电极G1至G6之间的空间。覆盖层GP可提供在第一层间绝缘层110上以覆盖栅电极G1至G6的顶表面。第二层间绝缘层115、第三层间绝缘层120、第四层间绝缘层130和第五层间绝缘层140可顺序地堆叠在覆盖层GP上。第一蚀刻停止层ES1可设置在第二层间绝缘层115和第三层间绝缘层120之间，第二蚀刻停止层ES2可设置在第三层间绝缘层120和第四层间绝缘层130之间，第三蚀刻停止层ES3可设置在第四层间绝缘层130与第五层间绝缘层140之间。
栅电极G1至G6可包括掺杂的半导体材料、金属或导电金属氮化物中的至少一种。栅极绝缘图案GI可包括氧化硅层、氮氧化硅层或具有比氧化硅层的介电常数高的介电常数的高k介电层中的至少一种。覆盖层GP和栅极间隔件GS中的每个可包括氧化硅层、氮化硅层或氮氧化硅层中的至少一种。第一至第五层间绝缘层110、115、120、130和140中的每个可包括氧化硅层和/或氮氧化硅层。第一至第三蚀刻停止层ES1、ES2和ES3中的每个可包括碳氮化硅(SiCN)。
源极/漏极区SD可提供在有源图案FN1至FN8的在栅电极G1至G6中的每个的相对侧上的上部中。如在图3A、图3B和图3E中所示，源极/漏极区SD可被限制在有源图案FN1至FN8中。可选择地，源极/漏极区SD可延伸到基板上。在一些实施例中，在第二有源图案FN2、第三有源图案FN3、第四有源图案FN4和第八有源图案FN8中的源极/漏极区SD可以是P型掺杂剂区，在第一有源图案FN1、第五有源图案FN5、第六有源图案FN6和第七有源图案FN7中的源极/漏极区SD可以是N型掺杂剂区。
有源图案FN1至FN8的除了源极/漏极区SD的上部可限定为沟道区AF。沟道区AF可设置在栅电极G1至G6下方并且可与栅电极G1至G6垂直地叠置。每个沟道区AF可设置在源极/漏极区之间。
在一些实施例中，源极/漏极区SD可通过使用栅电极G1至G6作为离子注入掩模而将掺杂剂离子注入到有源图案FN1至FN8中来形成。在其他实施例中，源极/漏极区SD可包括通过选择性外延生长(SEG)工艺形成的外延图案。在这种情况下，有源图案FN1至FN8的在栅电极G1至G6的相对侧处的上部可被去除，然后可执行SEG工艺以在有源图案FN1至FN8的在栅电极G1至G6的相对侧处的下部上形成源极/漏极区SD。因此，即使未在附图中示出，源极/漏极区SD的顶表面SDT可设置在比沟道区AF的顶表面高的水平面处。外延图案可限定为有源图案FN1至FN8的在栅电极G1至G6的相对侧处的上部。当源极/漏极区SD包括外延图案时，源极/漏极区SD可包括与基板不同的半导体元素。
在一些实施例中，源极/漏极区SD可包括晶格常数大于或小于基板的半导体元素的晶格常数的半导体元素。由于源极/漏极区SD可包括与基板不同的半导体元素，因此源极/漏极区SD可向沟道区AF提供压力或张力。例如，如果基板是硅基板，则与PMOSFET区对应的第二有源图案FN2、第三有源图案FN3、第四有源图案FN4和第八有源图案FN8的源极/漏极区SD可包括嵌入的硅锗(SiGe)或锗(Ge)。在这种情况下，源极/漏极区SD可将压力提供到第二有源图案FN2、第三有源图案FN3、第四有源图案FN4和第八有源图案FN8的沟道区AF。如果基板是硅基板，则与NMOSFET区对应的第一有源图案FN1、第五有源图案FN5、第六有源图案FN6和第七有源图案FN7的源极/漏极区SD可包括碳化硅(SiC)。在这种情况下，源极/漏极区SD可将张力提供到第一有源图案FN1、第五有源图案FN5、第六有源图案FN6和第七有源图案FN7的沟道区AF。如上所述，由于源极/漏极区SD可将压力或张力提供到沟道区AF，因此当操作根据发明构思的实施例的场效应晶体管时，可改善在沟道区AF中产生的载流子的迁移率。
源极/漏极接触件SDC可提供在栅电极G1至G6中的每个的相对侧处。在一些实施例中，一些源极/漏极接触件SDC可设置成分别与一些源极/漏极区SD对应。换句话说，如同源极/漏极区SD，一些源极/漏极接触件SDC可在第一方向D1上彼此分隔开。此外，其他的源极/漏极接触件SDC中的每个可使在第一方向D1上彼此分隔开的源极/漏极区SD彼此电连接。例如，设置在源极/漏极区SD上的源极/漏极接触件SDC可使第一有源图案FN1和第二有源图案FN2的源极/漏极区SD彼此电连接(见图2)。
虽然未在附图中示出，但是源极/漏极接触件SDC可与源极/漏极区SD直接接触。在这种情况下，源极/漏极接触件SDC可完全地延伸通过第一层间绝缘层至第三层间绝缘层110、115和120以接触源极/漏极区SD。源极/漏极接触件SDC的顶表面可设置在与随后将描述的第二子接触件SC2的顶表面基本上相同的水平面处。源极/漏极接触件SDC可包括掺杂的半导体材料、金属或导电金属氮化物中的至少一种。
在其他实施例中，连接导电图案(未示出)可提供在源极/漏极接触件SDC与源极/漏极区SD之间。源极/漏极接触件SDC可通过连接导电图案电连接到源极/漏极区SD。在这种情况下，连接导电图案可提供在第一层间绝缘层110和第二层间绝缘层115中，源极/漏极接触件SDC可提供在第三层间绝缘层120中。连接导电图案可设置在与随后将描述的第一子接触件SC1相同的水平面处。连接导电图案可包括金属硅化物。例如，连接导电图案可包括硅化钛、硅化钽或硅化钨中的至少一种。
参照图3D，栅极接触件CB可提供在栅电极G1至G6中的至少一个上。例如，如图3D中所示，栅极接触件CB可设置在第三栅电极G3的一个端部上。栅极接触件CB可穿透第三层间绝缘层120和第二层间绝缘层115、第一蚀刻停止层ES1以及覆盖层GP以与第三栅电极G3的顶表面直接接触。第三栅电极G3可通过第一通孔V1电连接到第一导电线CBL1。例如，栅极接触件CB可包括掺杂的半导体材料、金属或导电金属氮化物中的至少一种。
参照图2，第二通孔V2可提供在第五栅电极G5和第六栅电极G6之间的源极/漏极接触件SDC上，第三通孔V3可提供在与第一栅电极G1相邻的源极/漏极接触件SDC上。第二导电线CBL2和第三导电线CBL3可通过第二通孔V2和第三通孔V3电连接到源极/漏极区SD。
再次参照图2以及图3A至图3E，在一些实施例中，第一有源接触件CA1可使第二有源图案FN2和第三有源图案FN3彼此连接，第二有源接触件CA2可提供在第四有源图案FN4上以将在第四有源图案FN4上的源极/漏极区SD连接在一起。第三有源接触件CA3可使第六有源图案FN6和第七有源图案FN7彼此连接，第四有源接触件CA4可提供在第七有源图案FN7上以将在第七有源图案FN7上的源极/漏极区SD连接在一起。当从平面图观察时，第一有源接触件CA1可与第三栅电极G3交叉，第二有源接触件CA2可与第四栅电极G4和第五栅电极G5交叉，第三有源接触件CA3可与第二栅电极G2和第三栅电极G3交叉，第四有源接触件CA4可与第五栅电极G5交叉。
现在将更详细地描述第一有源接触件CA1。再次参照图2和图3A，第一有源接触件CA1可电连接第二有源图案FN2和第三有源图案FN3的源极/漏极区SD，第二有源图案FN2和第三有源图案FN3彼此分隔开且第三栅电极G3布置在它们之间。第一有源接触件CA1可与第三栅电极G3分隔开以与第三栅电极G3绝缘。第一有源接触件CA1可包括分别设置在第三栅电极G3的相对侧上的第一子接触件SC1以及使第一子接触件SC1彼此连接的第二子接触件SC2。第一子接触件SC1可分别与第二有源图案FN2和第三有源图案FN3的源极/漏极区SD直接接触，或者可通过如下所述的阻挡层BL接触源极/漏极区SD。第二子接触件SC2的两端可分别与第一子接触件SC1叠置。
第一子接触件SC1可提供在第一层间绝缘层110和第二层间绝缘层115中。第一子接触件SC1的顶表面可与第二层间绝缘层115的顶表面基本上共面，第一子接触件SC1的底表面可与第一层间绝缘层110的底表面基本上共面。第二子接触件SC2可提供在第三层间绝缘层120中。第二子接触件SC2的顶表面可与第三层间绝缘层120的顶表面基本上共面。第二子接触件SC2的底表面SCB可高于第三栅电极G3的顶表面GT。
当从平面图观察时，一个第一子接触件SC1可设置在第二栅电极G2和第三栅电极G3之间，另一个子接触件SC1可设置在第三栅电极G3和第四栅电极G4之间。第一子接触件SC1可具有在第一方向D1上(即，在与栅电极相同的方向上)延伸的杆形状。在一些实施例中，在第三栅电极G3和第四栅电极G4之间的第一子接触件SC1可在第一方向D1上延伸，第一子接触件SC1的延伸可包括在第二有源接触件CA2中。因此，如图2中所示，在第三栅电极G3和第四栅电极G4之间的第一子接触件SC1可电连接第三有源图案FN3和第四有源图案FN4的源极/漏极区SD，第三有源图案FN3和第四有源图案FN4在第一方向D1上彼此分隔开。当从平面图观察时，第二子接触件SC2可与第三栅电极G3交叉并且可具有在第二方向D2上延伸的(即，与栅电极垂直的)杆形状。
参照图3A，阻挡层BL可提供在第一有源接触件CA1与第一层间绝缘层至第三层间绝缘层110、115和120之间以及在第一有源接触件CA1和源极/漏极区SD之间。阻挡层BL可具有基本上均匀的厚度并且可围绕第一有源接触件CA1。具体地，阻挡层BL还可设置在第一子接触件SC1和第二子接触件SC2之间。这是因为第一子接触件SC1和第二子接触件SC2可通过彼此不同的工艺来独立地形成。然而，第二子接触件SC2的顶表面可不被第一阻挡层BL覆盖。
第一子接触件SC1和第二子接触件SC2可包括彼此不同的导电材料。阻挡层BL可包括能够基本上防止材料在第一子接触件SC1和第二子接触件SC2之间扩散的诸如Ti/TiN的材料。例如，第一子接触件SC1可包括金属硅化物。更详细地，第一子接触件SC1可包括硅化钛、硅化钽或硅化钨中的至少一种。第二子接触件SC2可包括掺杂的半导体材料、金属或导电金属氮化物中的至少一种。在一些实施例中，第二子接触件SC2可包括与第一子接触件SC1的金属不同的金属。例如，阻挡层BL可包括Ti/TiN。因此，阻挡层BL可基本上防止金属在第一子接触件SC1和第二子接触件SC2之间扩散。
再次参照图3A，绝缘图案105可提供在第三栅电极G3与第二有源图案FN2和第三有源图案FN3之间的装置隔离层ST之间。第三栅电极G3的在绝缘图案105上方的部分的底表面GB可高于第二有源图案FN2和第三有源图案FN3的顶表面(即，第二有源图案FN2和第三有源图案FN3的源极/漏极区SD的顶表面SDT)。在一些实施例中，在第二有源图案FN2和第三有源图案FN3之间的装置隔离层ST的顶表面可高于另一区域的装置隔离层ST的顶表面(例如，在第六半导体图案FN6和第七半导体图案FN7之间的装置隔离层ST的顶表面)。由于第二有源图案FN2和第三有源图案FN3彼此分隔开且仅第三栅电极G3设置在它们之间，因此它们可彼此相对靠近。换句话说，第二有源图案FN2和第三有源图案FN3之间的距离可相对小。因此，可通过相对高的装置隔离层ST和绝缘图案105来减小或基本上防止在第二有源图案FN2和第三有源图案FN3之间的电相互作用。
在其他实施例中，如图4A至图4C中所示，第一有源接触件CA1可具有与第三有源图案FN3相邻的一个侧壁SW。所述一个侧壁SW可在第一子接触件SC1和第二子接触件SC2彼此接触的位置处具有阶梯式轮廓。更详细地，如图4A中所示，第二子接触件SC2可不与第一子接触件SC1对齐，所以第一有源接触件CA1可具有阶梯式侧壁SW。在另一实施例中，如图4B中所示，第二子接触件SC2可形成为比参照图3A描述的第二子接触件SC2小。因此，第一有源接触件CA1可具有阶梯式侧壁SW。在又一实施例中，如图4C中所示，第二子接触件SC2可形成为比参照图3A描述的第二子接触件SC2大。因此，第一有源接触件CA1可具有阶梯式侧壁SW。
上述的第一有源接触件CA1可以是根据发明构思的一些实施例的示例。以下，将更详细地描述根据发明构思的一些实施例的第二有源接触件CA2。以下，将主要描述第二有源接触件CA2与第一有源接触件CA1之间的一些差异。换句话说，出于容易和便于解释的目的，将省略或简要地提及第二接触件CA2的与第一接触件CA1的特征相同的特征。
再次参照图2和图3B，第二有源接触件CA2可包括第一子接触件SC1和第二子接触件SC2。第二有源接触件CA2可使一对源极/漏极区SD彼此电连接，所述一对源极/漏极区SD彼此分隔开且第四栅电极G4和第五栅电极G5布置在它们之间。此时，所述一对源极/漏极区SD可提供在单个第四有源图案FN4中。与第一有源接触件CA1不同，第二有源接触件CA2可与两个栅电极(例如，第四栅电极G4和第五栅电极G5)交叉。
再次参照图2和图3C，第三有源接触件CA3可包括第一子接触件SC1和第二子接触件SC2。第三有源接触件CA3可使第六有源图案FN6和第七有源图案FN7的源极/漏极区SD彼此电连接，所述源极/漏极区SD彼此分隔开且第二栅电极G2和第三栅电极G3布置在它们之间。换句话说，第三有源接触件CA3可与第二栅电极G2和第三栅电极G3交叉。
第六有源图案FN6和第七有源图案FN7之间的装置隔离层ST的顶表面可低于第二有源图案FN2和第三有源图案FN3之间的装置隔离层ST的顶表面。另外，绝缘图案105可以不提供在第六有源图案FN6和第七有源图案FN7之间的装置隔离层ST上。因此，第二栅电极G2和第三栅电极G3的特定部分的底表面可低于第六有源图案FN6和第七有源图案FN7的顶表面。第二栅电极G2和第三栅电极G3的特定部分可在第六有源图案FN6和第七有源图案FN7之间的装置隔离层ST上。由于第六有源图案FN6和第七有源图案FN7彼此分隔开且两个栅电极(例如，第二栅电极G2和第三栅电极G3)布置在它们之间，因此它们可彼此相对远离。换句话说，第六有源图案FN6和第七有源图案FN7之间的距离可相对大。因此，在没有提供在装置隔离层ST上的附加的绝缘图案105的情况下，可减少或基本上防止第六有源图案FN6和第七有源图案FN7之间的电相互作用。
第四有源接触件CA4可包括第一子接触件SC1和第二子接触件SC2。第四有源接触件CA4可使一对源极/漏极区SD彼此电连接，所述一对源极/漏极区SD彼此分隔开且第五栅电极G5布置在它们之间。所述一对源极/漏极区SD两者都可提供在单个第七有源图案FN7中。
第四导电线CBL4可设置在第四有源接触件CA4上。第四通孔V4可设置在第四有源接触件CA4与第四导电线CBL4之间。换句话说，第四通孔V4可设置在第四有源接触件CA4上。第四导电线CBL4可通过第四通孔V4和第四有源接触件CA4电连接到所述一对源极/漏极区SD以与所述一对源极/漏极区SD交换输入/输出信号。第四通孔V4可提供在第四层间绝缘层130中，第四导电线CBL4可提供在第五层间绝缘层140中。
根据本实施例，连接到第四有源接触件CA4的第四导电线CBL4作为示例被描述。然而，发明构思不限于此。第一有源接触件CA1至第三有源接触件CA3还可通过通孔电连接到导电线。
图5、图9、图11、图13和图15是示出根据发明构思的示例实施例的形成半导体装置的方法的平面图。图6A、图7A和图8A是沿图5的线A-A'截取的剖视图，图10A、图12A、图14A和图16A分别是沿图9、图11、图13和图15的线A-A'截取的剖视图。图6B、图7B和图8B是沿图5的线B-B'截取的剖视图，图10B、图12B、图14B和图16B分别是沿图9、图11、图13和图15的线B-B'截取的剖视图。图10C、图12C、图14C和图16C分别是沿图9、图11、图13和图15的线C-C'截取的剖视图。图10D、图12D、图14D和图16D分别是沿图9、图11、图13和图15的线D-D'截取的剖视图。图10E、图12E、图14E和图16E分别是沿图9、图11、图13和图15的线E-E'截取的剖视图。
参照图5、图6A和图6B，可在基板中形成装置隔离层ST以限定一个逻辑单元。另外，装置隔离层ST也可限定在基板上的有源图案FN1至FN8。例如，基板可以是硅基板、锗基板或SOI基板。装置隔离层ST可通过浅沟槽隔离(STI)工艺形成并且可包括例如氧化硅层。装置隔离层ST可填充有源图案FN1至FN8之间的沟槽。此时，装置隔离层ST的顶表面可高于有源图案FN1至FN8的顶表面。
有源图案FN1至FN8可包括第一有源图案FN1至第八有源图案FN8。有源图案FN1至FN8中的每个可在第二方向D2上延伸并且可在第一方向D1上彼此分隔开。第一方向D1和第二方向D2可平行于基板的顶表面并且可彼此交叉。同时，第二有源图案FN2和第三有源图案FN3可在第二方向D2上彼此分隔开且装置隔离层ST布置在它们之间。换句话说，可在第一有源图案FN1和第四有源图案FN4之间设置第二有源图案FN2和第三有源图案FN3。第六有源图案FN6和第七有源图案FN7可在第二方向D2上彼此分隔开且装置隔离层ST布置在它们之间。换句话说，可在第五有源图案FN5和第八有源图案FN8之间设置第六有源图案FN6和第七有源图案FN7。
参照图5、图7A和图7B，可在基板上形成第一掩模图案150。更详细地，可在基板的整个顶表面上形成第一掩模层，可图案化第一掩模层以形成具有开口OP的第一掩模图案150。开口OP可暴露第二有源图案FN2和第三有源图案FN3之间的装置隔离层ST。当形成开口OP时，可蚀刻第二有源图案FN2和第三有源图案FN3之间的装置隔离层ST的上部。因此，第二有源图案FN2和第三有源图案FN3之间的装置隔离层ST的顶表面可低于另一区域的装置隔离层ST的顶表面。
接着，可在开口OP中形成绝缘层103。可在基板的整个顶表面上形成绝缘层103，可平坦化或蚀刻绝缘层103以去除绝缘层103的设置在第一掩模图案150的顶表面上的部分。换句话说，仅填充开口OP的绝缘层103可保留。保留的绝缘层103的顶表面可与第一掩模图案150的顶表面基本上共面。绝缘层103可包括氧化硅层和/或氮氧化硅层。
参照图5、图8A和图8B，可去除第一掩模图案150以暴露装置隔离层ST。随后，可使暴露的装置隔离层ST凹进，所以有源图案FN1至FN8的上部可从装置隔离层ST突出。换句话说，可形成具有鳍形状的有源图案FN1至FN8。
同时，可使绝缘层103与装置隔离层ST一起凹进，因此，可在第二有源图案FN2和第三有源图案FN3之间形成绝缘图案105。此时，绝缘图案105的顶表面可高于有源图案FN1至FN8的顶表面。另一方面，可通过绝缘图案105保护在绝缘图案105下方的装置隔离层ST，所以装置隔离层ST可不凹进。第二有源图案FN2和第三有源图案FN3可彼此相对靠近，因此可通过在它们之间的相对高的装置隔离层ST和绝缘图案105来减少或基本上防止第二有源图案FN2和第三有源图案FN3之间的相互作用。
参照图9以及图10A至图10E，栅电极G1至G6可被形成在基板上以与有源图案FN1至FN8交叉。栅电极G1至G6可在第一方向D1上延伸。栅电极G1至G6可包括彼此平行且与有源图案FN1至FN8交叉的第一栅电极G1至第六栅电极G6。栅电极G1至G6可在第二方向D2上彼此分隔开。
可在栅电极G1至G6中的每个和基板之间形成栅极绝缘图案GI。可在栅电极G1至G6中的每个的相对的侧壁上形成栅极间隔件GS。也可在栅电极G1至G6中的每个和栅极间隔件GS之间设置栅极绝缘图案GI。形成栅电极G1至G6、栅极绝缘图案GI以及栅极间隔件GS可包括在基板上形成牺牲栅极图案(未示出)、在牺牲栅极图案中的每个的相对的侧壁上形成栅极间隔件GS以及用栅极绝缘图案GI和栅电极G1至G6来替代牺牲栅极图案。栅极绝缘图案GI可包括氧化硅层、氮氧化硅层或介电常数高于氧化硅层的介电常数的高k介电层中的至少一种。栅电极G1至G6可包括掺杂的半导体材料、金属或导电金属氮化物中的至少一种。栅极间隔件GS可包括氧化硅层、氮化硅层或氮氧化硅层中的至少一种。
可对具有栅电极G1至G6的所得的结构执行离子注入以在有源图案FN1至FN8的上部中形成源极/漏极区SD。详细地，可在栅电极G1至G6中的每个的相对侧处的第一有源图案FN1至第八有源图案FN8中分别形成源极/漏极区SD。有源图案FN1至FN8的设置在栅电极G1至G6下方并且与栅电极G1至G6叠置的上部可包括沟道区AF。不在沟槽区AF中形成源极/漏极区SD。
在一些实施例中，第二有源图案FN2、第三有源图案FN3、第四有源图案FN4和第八有源图案FN8可限定PMOSFET区，因此，可通过注入P型掺杂剂离子来形成第二有源图案FN2、第三有源图案FN3、第四有源图案FN4和第八有源图案FN8的源极/漏极区。第一有源图案FN1、第五有源图案FN5、第六有源图案FN6和第七有源图案FN7可限定NMOSFET区，因此，可通过注入N型掺杂剂离子来形成第一有源图案FN1、第五有源图案FN5、第六有源图案FN6和第七有源图案FN7的源极/漏极区SD。
可选择地，可通过另一方法来形成源极/漏极区SD。换句话说，可去除设置在栅电极G1至G6中的每个的相对侧处的有源图案FN1至FN8的上部以暴露有源图案FN1至FN8的下部，然后，可使用有源图案FN1至FN8的暴露的下部作为种子层来执行选择性外延生长(SEG)工艺以形成源极/漏极区SD。可通过离子注入工艺或原位方法使用掺杂剂来掺杂由SEG工艺形成的源极/漏极区SD。可使用具有与有源图案FN1至FN8不同导电类型的掺杂剂来掺杂源极/漏极区SD。与图10A和图10B不同，源极/漏极区SD的顶表面可具有非零曲率(即，是不平坦的)。例如，源极/漏极区SD可具有向上凸起的顶表面。
随后，可形成第一层间绝缘层110以覆盖源极/漏极区SD并填充栅电极G1至G6之间的空间。可在第一层间绝缘层110上形成覆盖层GP以覆盖栅电极G1至G6的顶表面。覆盖层GP可包括氧化硅层、氮化硅层或氮氧化硅层中的至少一种。可在覆盖层GP上形成第二层间绝缘层115。第一层间绝缘层110和第二层间绝缘层115中的每个可包括氧化硅层或氮氧化硅层中的至少一种。
参照图11以及图12A至12E，可在第一层间绝缘层110和第二层间绝缘层115以及覆盖层GP中形成连接到源极/漏极区SD的第一子接触件SC1。形成第一子接触件SC1可包括：形成穿透第一层间绝缘层110和第二层间绝缘层115以及覆盖层GP的第一子接触孔SH1以暴露在栅电极G1至G6中的每个的相对侧处的源极/漏极区SD、顺序地形成填充第一子接触孔SH1的阻挡层BL和导电材料以及平坦化导电材料和阻挡层BL直到第二层间绝缘层115被暴露为止。第一子接触件SC1可包括金属硅化物。例如，第一子接触件SC1可包括硅化钛、硅化钽或硅化钨中的至少一种。阻挡层BL可包括Ti/TiN。
当从平面图观察时，第一子接触件SC1可具有在栅电极G1至G6之间的在第一方向D1上延伸的杆形状。在一些实施例中，第三栅电极G3和第四栅电极G4之间的第一子接触件SC1可使在第一方向D1上彼此分隔开的第三有源图案FN3和第四有源图案FN4的源极/漏极区SD彼此电连接。第一子接触件SC1的顶表面可高于栅电极G1至G6的顶表面。
虽然未在附图中示出，但是可与第一子接触件SC1一起形成连接导电图案(未示出)。可将连接导电图案电连接到一些源极/漏极区SD。因此，可将随后将描述的源极/漏极接触件SDC通过连接导电图案电连接到一些源极/漏极区SD。
可在具有第一子接触件SC1的所得的结构上顺序地形成第一蚀刻停止层ES1、第三层间绝缘层120以及第二掩模图案160。第一蚀刻停止层ES1可包括碳氮化硅(SiCN)，第三层间绝缘层120可包括氧化硅层或氮氧化硅层。第一蚀刻停止层ES1可充当阻挡件以基本上防止第一子接触件SC1的金属通过第一子接触件SC1的暴露的顶表面扩散。第二掩模图案160可包括顺序堆叠的第一子掩模图案SP1和第二子掩模图案SP2。第二掩模图案160可限定第一掩模孔MH1和第一源极/漏极接触孔SDH1(图11)。每个第一掩模孔MH1可与第一子接触件SC1中的一个垂直地叠置。
更详细地，可在第三层间绝缘层120上顺序地形成第一子掩模层和第二子掩模层。第二子掩模层可相对于第一子掩模层具有蚀刻选择性。可使用第一光掩模(未示出)图案化第二子掩模层和第一子掩模层以形成第一子掩模图案SP1和第二子掩模图案SP2。第一子掩模图案SP1和第二子掩模图案SP2可限定第一掩模孔MH1和第一源极/漏极接触孔SDH1。换句话说，第一掩模孔MH1和第一源极/漏极接触孔SDH1可借助于使用限定它们的位置的第一布局的第一光刻工艺来形成。这里，在图11中示出的第一掩模孔MH1和第一源极/漏极接触孔SDH1可与第一掩模布局对应。当形成第一掩模孔MH1时，仅第一子掩模层的上部可凹进。
参照图13以及图14A至图14E，可再次图案化第二掩模图案160以形成第二掩模孔MH2和第二源极/漏极接触孔SDH2。更详细地，可在第二掩模图案160上形成第二光掩模(未示出)，然后，可使用第二光掩模图案化第一子掩模图案SP1和第二子掩模图案SP2。因此，第一子掩模图案SP1和第二子掩模图案SP2不但可限定第二掩模孔MH2和第二源极/漏极接触孔SDH2，而且可限定第一掩模孔MH1和第一源极/漏极接触孔SDH1。换句话说，第二掩模孔MH2和第二源极/漏极接触孔SDH2可借助于使用限定它们的位置的第二布局的第二光刻工艺来形成。这里，在图13中示出的第二掩模孔MH2和第二源极/漏极接触孔SDH2可与第二掩模布局对应。当形成第二掩模孔MH2时，仅第一子掩模层的上部可凹进。
可将第二源极/漏极接触孔SDH2形成为与第一源极/漏极接触孔SDH1相邻。可将第二掩模孔MH2形成为与第一掩模孔MH1相邻。具体地，第二掩模孔MH2可与第一掩模孔MH1部分叠置。换句话说，限定第二掩模孔MH2的第二布局可与限定第一掩模孔MH1的第一布局部分叠置。可在第一掩模孔MH1和第二掩模孔MH2的叠置区域中形成垂直延伸孔VH。
更详细地，可通过第二光掩模暴露第一掩模孔MH1的部分。可将第一掩模孔MH1的暴露的部分叠加在如上所述的第一布局和第二布局的叠置的区域上。可在蚀刻工艺期间使用第二光掩模再次蚀刻(双重蚀刻)第一掩模孔MH1的暴露的部分。结果，可以过蚀刻第二掩模孔MH2和第一掩模孔MH1的叠置的区域以在第二掩模图案160中形成垂直延伸孔VH。每个垂直延伸孔VH可从第一掩模孔MH1的底表面的部分朝着基板垂直地延伸。然而，垂直延伸孔VH可不完全穿透第二掩模图案160。
可将彼此叠置的第一掩模孔MH1和第二掩模孔MH2彼此连接以构成一个连通孔。在本实施例中，第一连通孔CH1、第二连通孔CH2、第三连通孔CH3和第四连通孔CH4作为示例被示出。然而，发明构思不限于此。最终，可在第二掩模图案160中使用第一光刻工艺和第二光刻工艺来限定第一连通孔CH1至第四连通孔CH4以及第一源极/漏极接触孔SDH1和第二源极/漏极接触孔SDH2。
根据本实施例，可借助于使用彼此不同的第一掩模布局和第二掩模布局的第一光刻工艺和第二光刻工艺来形成第一连通孔CH1至第四连通孔CH4。因此，可在高度集成的半导体装置中将第一连通孔CH1至第四连通孔CH4形成为与第一子接触件SC1精确地垂直对齐。另外，当形成以精细间距(例如，在第一连通孔CH1和第二连通孔CH2之间)彼此分隔开的孔时，可使用不同的布局形成相邻的孔以改善工艺余量。此外，也可精确地形成与多个栅电极交叉的孔(例如，第二连通孔CH2和第三连通孔CH3)。
参照图15、图16A至图16E，可使用第二掩模图案160作为蚀刻掩模来相继地图案化第三层间绝缘层120和第一蚀刻停止层ES1以形成第二子接触孔SH2和源极/漏极接触孔SDH。接着，可去除第二掩模图案160的保留部分。可在第一连通孔CH1至第四连通孔CH4上叠加第二子接触孔SH2，可在第二掩模图案160的第一源极./漏极接触孔SDH1和第二源极/漏极接触孔SDH2上叠加源极/漏极接触孔SDH。具体地，可执行用于形成第二子接触孔SH2的蚀刻工艺直到第一子接触孔SC1的顶表面被暴露为止。如果形成连接导电图案(未示出)，则可执行用于形成源极/漏极接触孔SDH和第二子接触孔SH2的蚀刻工艺直到连接导电图案的顶表面和第一子接触件SC1的顶表面被暴露为止。
更详细地，可使用第二子掩模图案SP2作为蚀刻掩模来进一步蚀刻第一子掩模图案SP1，所以可通过第一连通孔CH1至第四连通孔CH4来暴露第三层间绝缘层120的顶表面。
接着，可使用第一子掩模图案SP1作为蚀刻掩模来蚀刻第三层间绝缘层120以形成第二子接触孔SH2。在其他实施例中，虽然未在附图中示出，可在第一子掩模图案SP1和第三层间绝缘层120之间附加地形成第三子掩模层(未示出)。第三子掩模层可包括相对于第一子掩模图案SP1和第三层间绝缘层120两者具有蚀刻选择性的材料。因此，可使用第一子掩模图案SP1作为蚀刻掩模顺序地蚀刻第三子掩模层和第三层间绝缘层120以形成第二子接触孔SH2。
另外，如图16D中所示，可使用附加的掩模层来形成穿透第三层间绝缘层120的栅极接触孔CBH。栅极接触孔CBH可穿透第一层间绝缘层至第三层间绝缘层110、115和120以暴露第三栅电极G3的顶表面的部分。换句话说，可执行用于形成栅极接触孔CBH的蚀刻工艺直到覆盖层GP的在第三栅电极G3上的部分被完全去除为止。
随后，可形成第二子接触件SC2、源极/漏极接触件SDC和栅极接触件CB以分别填充第二子接触孔SH2、源极/漏极接触孔SDH和栅极接触孔CBH。形成第二子接触件SC2可包括顺序地形成填充第二子接触孔SH2的阻挡层BL和导电材料以及平坦化导电材料和阻挡层BL直到第三层间绝缘层120被暴露为止。可在第一子接触件SC1上顺序地堆叠阻挡层BL和导电材料，因此，可在第二子接触件SC2和第一子接触件SC1之间设置阻挡层BL。第二子接触件SC2可包括掺杂的半导体材料、金属或导电金属氮化物中的至少一种。这里，第二子接触件SC2可包括与第一子接触件SC1不同的材料。阻挡层BL可包括Ti/TiN。因此，阻挡层BL可基本上防止金属在第一子接触件SC1和第二子接触件SC2之间扩散。
第一子接触件SC1和第二子接触件SC2可构成第一有源接触件CA1至第四有源接触件CA4。第一有源接触件CA1可被形成在第一有源图案FN2和第三有源图案FN3上以与第三栅电极G3交叉，第二有源接触件CA2可被形成在第四有源图案FN4上以与第四栅电极G4和第五栅电极G5交叉。第三有源接触件CA3可被形成在第六有源图案FN6和第七有源图案FN7上以与第二栅电极G2和第三栅电极G3交叉，第四有源接触件CA4可被形成在第七有源图案FN7上以与第五栅电极G5交叉。
形成源极/漏极接触件SDC和栅极接触件CB的方法可与形成第二子接触件SC2的方法相似。
再次参照图2以及图3A至图3E，第四层间绝缘层130和第五层间绝缘层140可被顺序地形成在第三层间绝缘层120上以覆盖第一有源接触件CA1至第四有源接触件CA4、源极/漏极接触件SDC和栅极接触件CB。可将第一通孔V1至第四通孔V4形成为穿透第四层间绝缘层130，可在第五层间绝缘层140中形成第一导电线CBL1至第四导电线CBL4。
可在栅极接触件CB上形成第一通孔V1。可通过第一通孔V1使第一导电线CBL1电连接到第三栅电极G3。可在第五栅电极G5和第六栅电极G6之间的源极/漏极接触件SDC上形成第二通孔V2，可在与第一栅电极G1相邻的源极/漏极接触件SDC上形成第三通孔V3。可通过第二通孔V2和第三通孔V3使第二导电线CBL2和第三导电线CBL3分别电连接到源极/漏极区SD。可在第四有源接触件CA4上形成第四通孔V4。可通过第四通孔V4使第四导电线CBL4电连接到一对源极/漏极区SD。
[应用]
图17是示出根据发明构思的示例实施例的包括半导体装置的电子系统的示意性框图。
参照图17，根据发明构思的实施例的电子系统1100可包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口单元1140和数据总线1150。控制器1110、I/O装置1120、存储器装置1130和接口单元1140中的至少两个可通过数据总线1150彼此通信。数据总线1150可与传输电信号所通过的路径对应。
控制器1110可包括微处理器、数字信号处理器、微控制器或与它们中的任何一个具有相似功能的其他逻辑装置。I/O装置1120可包括小型键盘、键盘和/或显示装置。存储器装置1130可存储数据和/或指令。存储器装置1130可包括非易失性存储器装置(例如，闪存装置、相变存储器装置和/或磁性存储器装置)。另外，存储器装置1130还可包括易失性存储器装置。在这种情况下，存储器装置1130可具有包括根据发明构思的前述实施例的半导体装置的SRAM装置。可根据电子系统1100的用途或使用电子系统1100实施的电子产品而省略存储器装置1130。接口单元1140可将电数据传输到通信网络或可从通信网络接收电数据。接口单元1140可通过无线或电缆来操作。例如，接口单元1140可包括天线或无线/电缆收发器。可将根据发明构思的前述实施例的半导体装置应用于I/O装置1120的一部分或控制器1110。虽然未在附图中示出，但是电子系统1100还可包括充当用于改善控制器1110的操作的高速缓冲存储器的快速动态随机存取存储(DRAM)装置和/或快速SRAM装置。
图18是示出根据发明构思的示例实施例的包括半导体装置的电子装置的示意性框图。
参照图18，电子装置1200可包括半导体芯片1210。半导体芯片1210可包括处理器1211、嵌入式存储器1213以及高速缓冲存储器1215。
处理器1211可包括一个或更多个处理器内核C1至Cn。所述一个或更多个处理器内核C1至Cn可处理电数据和电信号。处理器内核C1至Cn可包括多个逻辑单元。在一些实施例中，逻辑单元可包括根据发明构思的上述实施例的半导体装置。
电子装置1200可使用处理的数据和信号来执行特定功能。例如，处理器1211可以是应用处理器。
嵌入式存储器1213可与处理器1211交换第一数据DAT1。第一数据DAT1可以是通过所述一个或更多个处理器内核C1至Cn处理的或将要处理的数据。嵌入式存储器1213可管理第一数据DAT1。例如，嵌入式存储器1213可缓存第一数据DAT1。换句话说，嵌入式存储器1213可充当处理器1211的缓冲存储器或工作存储器。
在一些实施例中，电子装置1200可应用于可穿戴电子装置。可穿戴电子装置可主要执行需要相对少量的操作的功能。因此，当电子装置1200应用于可穿戴电子装置时，嵌入式存储器1213可以不具有大的缓存容量。
嵌入式存储器1213可以是SRAM。SRAM的操作速度可以比DRAM的操作速度快。当SRAM被嵌入在半导体芯片1210中时，能够实现具有小尺寸和快操作速度的电子装置1200。另外，当SRAM被嵌入在半导体芯片1210中时，可减小电子装置1200的有功功率的消耗。在一些实施例中，SRAM可包括根据发明构思的上述实施例的半导体装置。
高速缓冲存储器1215可连同所述一个或更多个处理器内核C1至Cn一起安装在半导体芯片1210上。高速缓冲存储器1215可存储缓存数据DATc。缓存数据DATc可以是被所述一个或更多个处理器内核C1至Cn使用的数据。高速缓冲存储器1215可具有相对小的容量但可具有非常快的操作速度。例如，高速缓冲存储器1215可具有包括根据发明构思的上述实施例的半导体装置的SRAM。当使用高速缓冲存储器1215时，能够减少处理器1211的关于嵌入式存储器1213的接入次数和接入时间。因此，当使用高速缓冲存储器1215时，可改善电子装置1200的操作速度。
在图18中，出于容易和方便解释的目的，高速缓冲存储器1215与处理器1211区分开。然而，在其他实施例中，高速缓冲存储器1215可被构造成包括在处理器1211中。换句话说，发明构思的实施例不限于在图18中示出的实施例。
处理器1211、嵌入式存储器1213和高速缓冲存储器1215可基于各种接口协议中的至少一种来传输电数据。例如，处理器1211、嵌入式存储器1213和高速缓冲存储器1215可基于通用串行总线(USB)、小型计算机系统接口(SCSI)、外设部件互连(PCI)高速、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行附设SCSI(SAS)、集成驱动电路(IDE)或通用闪存(UFS)中的至少一种接口协议来传输电数据。
图19至图21示出根据发明构思的前述实施例的包括半导体装置的多媒体设备的实施例。可将图17的电子系统1100和/或图18的电子装置1200应用于在图19中示出的移动或智能电话2000、在图20中示出的平板电脑或智能平台3000和/或在图21中示出的笔记本电脑4000。
根据发明构思的实施例，半导体装置可包括与栅电极交叉并且使一对源极/漏极区彼此电连接的有源接触件。结果，可使用有源接触件改善电路设计的自由度。另外，由于使用彼此不同的图案化工艺形成有源接触件，因此可最小化或基本上防止有源接触件的未对齐。换句话说，可使用不同的图案化工艺来容易地形成有源接触件。
虽然已经参照示例实施例描述了发明构思，但是对于本领域技术人员将明显的是，在不脱离发明构思的精神和范围的情况下，可作出各种改变和修改。因此，应该理解的是，上述实施例不是限制性的，而是说明性的。因此，发明构思的范围将通过权利要求以及它们的等同物的最广泛的可允许的解释来确定，并且不应受前面的描述限制或限定。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基板，包括在其上的有源图案，有源图案在与基板的顶表面平行的第一方向上延伸并且包括在其上的第一源极/漏极区和第二源极/漏极区；
栅电极，与有源图案交叉且在第一源极/漏极区和第二源极/漏极区之间，并且在与第一方向交叉的第二方向上延伸；以及
有源接触件，使第一源极/漏极区和第二源极/漏极区彼此电连接，
其中，有源接触件与栅电极分隔开，
其中，有源接触件包括：
第一子接触件，在第一源极/漏极区和第二源极/漏极区上以分别电连接到第一源极/漏极区和第二源极/漏极区；
第二子接触件，在第一子接触件上以使第一子接触件彼此电连接；以及
阻挡层，在第二子接触件与每个第一子接触件之间，
其中，第一源极/漏极区和第二源极/漏极区设置在栅电极的相应的相对侧上，
其中，有源图案包括在第一源极/漏极区和第二源极/漏极区之间的沟道区，
其中，沟道区与栅电极垂直地叠置，
其中，栅电极包括在第一源极/漏极区和第二源极/漏极区之间的基板上的多个栅电极。
2.如权利要求1所述的半导体装置，其中，有源图案包括彼此分隔开的第一有源图案和第二有源图案且栅电极布置在它们之间，
其中，第一有源图案和第二有源图案分别包括第一源极/漏极区和第二源极/漏极区，
其中，栅电极在第一有源图案和第二有源图案之间的装置隔离层上沿第二方向延伸。
3.如权利要求2所述的半导体装置，所述半导体装置还包括：
绝缘图案，在栅电极和装置隔离层之间，
其中，栅电极的设置在绝缘图案上的部分的底表面高于第一有源图案和第二有源图案的顶表面。
4.如权利要求1所述的半导体装置，其中，当从平面图观察时，第二子接触件与所述多个栅电极交叉。
5.如权利要求1所述的半导体装置，其中，栅电极包括在第一源极/漏极区和第二源极/漏极区之间的与基板交叉的多个栅电极，所述半导体装置还包括：
覆盖层，覆盖所述多个栅电极的顶表面，
其中，第一子接触件穿透覆盖层以分别连接到第一源极/漏极区和第二源极/漏极区。
6.如权利要求1所述的半导体装置，其中，第二子接触件的底表面高于栅电极的顶表面。
7.如权利要求1所述的半导体装置，其中，第一子接触件和第二子接触件包括彼此不同的导电材料，
其中，阻挡层防止材料在第二子接触件与第一子接触件之间扩散。
8.如权利要求1所述的半导体装置，其中，所述半导体装置还包括：
通孔，在有源接触件上；以及
导电线，在通孔上并通过通孔和有源接触件电连接到第一源极/漏极区和第二源极/漏极区。
9.如权利要求1所述的半导体装置，其中，当从沿特定方向截取的剖视图观察时，有源接触件具有与第一源极/漏极区或第二源极/漏极区相邻的一个侧壁，
其中，所述一个侧壁具有阶梯式轮廓。
10.一种用于制造半导体装置的方法，所述方法包括：
在基板上形成第一源极/漏极区和第二源极/漏极区；
在第一源极/漏极区和第二源极/漏极区之间在基板上形成栅电极；以及
形成使第一源极/漏极区和第二源极/漏极区彼此电连接的有源接触件，
其中，形成有源接触件的步骤包括下述步骤：
形成分别连接到第一源极/漏极区和第二源极/漏极区的第一子接触件；
形成覆盖第一子接触件的层间绝缘层和掩模层；
通过对掩模层分别执行第一图案化工艺和第二图案化工艺来在掩模层中形成第一掩模孔和第二掩模孔，其中，通过第一图案化工艺和第二图案化工艺来由掩模层形成限定第一掩模孔和第二掩模孔的掩模图案；以及
通过使用掩模图案作为蚀刻掩模蚀刻层间绝缘层来形成子接触孔。
11.如权利要求10所述的方法，其中，第一掩模孔和第二掩模孔中的至少一个与至少一个第一子接触件叠置，
其中，第一掩模孔和第二掩模孔彼此连接以构成一个连通孔。
12.如权利要求10所述的方法，其中，形成第二掩模孔的步骤包括形成从第一掩模孔的底表面的部分朝着基板垂直地延伸的垂直延伸孔。
13.如权利要求12所述的方法，其中，第一图案化工艺使用限定第一位置的第一布局，在第一位置处形成有第一掩模孔，
其中，第二图案化工艺使用限定第二位置的第二布局，在第二位置处形成有第二掩模孔，
其中，第一布局和第二布局彼此部分地叠置，
其中，垂直延伸孔形成在第三位置处，第三位置与第一布局和第二布局的叠置区域对应。
14.如权利要求10所述的方法，所述方法还包括下述步骤：
在基板的上部中形成沟槽以限定有源图案；
形成填充沟槽的装置隔离层；以及
在彼此相邻的有源图案之间的装置隔离层上形成绝缘图案，
其中，第一源极/漏极区和第二源极/漏极区分别形成在相邻的有源图案的上部中，
其中，栅电极与相邻的有源图案之间的绝缘图案交叉，
其中，绝缘图案的顶表面高于相邻的有源图案的顶表面。
15.如权利要求10所述的方法，其中，形成有源接触件的步骤还包括下述步骤：
在子接触孔中共形地形成阻挡层；以及
在阻挡层上的子接触孔中形成第二子接触件。
16.一种半导体装置，所述半导体装置包括：
基板，包括形成在其上的第一有源鳍图案和第二有源鳍图案，第一有源鳍图案和第二有源鳍图案分别包括第一源极/漏极区和第二源极/漏极区；
装置隔离层，在基板上并且限定第一有源鳍图案和第二有源鳍图案；
栅电极，在第一有源鳍图案和第二有源鳍图案之间且与装置隔离层交叉；以及
有源接触件，使第一源极/漏极区和第二源极/漏极区彼此电连接，
其中，有源接触件与栅电极垂直地分隔开，
其中，有源接触件包括：
第一子接触件，在第一源极/漏极区和第二源极/漏极区上以分别连接到第一源极/漏极区和第二源极/漏极区；以及
第二子接触件，在第一子接触件上以使第一子接触件彼此电连接，
其中，第二子接触件与装置隔离层和栅电极交叉。
17.如权利要求16所述的半导体装置，其中，第一有源鳍图案和第二有源鳍图案在与基板的顶表面平行的第一方向上延伸并且在第一方向上彼此分隔开，
其中，栅电极在与第一方向交叉的第二方向上延伸。
18.如权利要求16所述的半导体装置，其中，栅电极的设置在装置隔离层上的部分的底表面高于第一有源鳍图案和第二有源鳍图案的顶表面。
19.如权利要求16所述的半导体装置，其中，栅电极包括在第一有源鳍图案和第二有源鳍图案之间且与基板交叉的多个栅电极，
其中，当从平面图观察时，第二子接触件与所述多个栅电极交叉。
20.如权利要求19所述的半导体装置，所述半导体装置还包括：
覆盖层，覆盖所述多个栅电极的顶表面，
其中，第一子接触件穿透覆盖层以分别连接到第一源极/漏极区和第二源极/漏极区。
CN201610113173.3A 2015-04-01 2016-02-29 半导体装置和用于制造半导体装置的方法 Active CN106057887B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0046283 2015-04-01
KR1020150046283A KR102258112B1 (ko) 2015-04-01 2015-04-01 반도체 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
CN106057887A CN106057887A (zh) 2016-10-26
CN106057887B true CN106057887B (zh) 2020-11-24

Family

ID=57016676

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610113173.3A Active CN106057887B (zh) 2015-04-01 2016-02-29 半导体装置和用于制造半导体装置的方法

Country Status (3)

Country Link
US (2) US9978684B2 (zh)
KR (1) KR102258112B1 (zh)
CN (1) CN106057887B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446546B2 (en) * 2016-11-17 2019-10-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods of forming the same
KR102222538B1 (ko) * 2017-04-07 2021-03-05 삼성전자주식회사 반도체 장치
KR102308779B1 (ko) * 2017-04-10 2021-10-05 삼성전자주식회사 이종 컨택들을 구비하는 집적 회로 및 이를 포함하는 반도체 장치
US10741540B2 (en) * 2018-06-29 2020-08-11 Taiwan Semiconductor Manufacutring Company, Ltd. Integrated circuit layout method and device
US11031336B2 (en) * 2019-04-25 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device having contact element of rectangular shape

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1877834A (zh) * 2005-06-08 2006-12-13 三星电子株式会社 半导体集成电路器件及其制造方法
CN101345240A (zh) * 2007-07-09 2009-01-14 台湾积体电路制造股份有限公司 Mos晶体管的接触结构、毗连的接触结构及半导体sram单元
CN101656229A (zh) * 2005-07-06 2010-02-24 株式会社瑞萨科技 半导体器件及其制造方法
CN101361139B (zh) * 2005-08-05 2011-12-14 飞思卡尔半导体公司 一次可编程存储器及其操作方法
CN103296023A (zh) * 2012-03-01 2013-09-11 台湾积体电路制造股份有限公司 半导体器件及其制造和设计方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933528B2 (en) * 2002-04-04 2005-08-23 Nec Lcd Technologies, Ltd. In-plane switching mode active matrix type liquid crystal display device and method of fabricating the same
KR100729785B1 (ko) * 2003-12-31 2007-06-20 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조방법
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
JP2008182083A (ja) * 2007-01-25 2008-08-07 Toshiba Corp 半導体記憶装置及びその製造方法
DE102008063429B4 (de) 2008-12-31 2015-03-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Einstellen der Konfiguration eines Mehr-Gatetransistors durch Steuern einzelner Stege
JP5531848B2 (ja) * 2010-08-06 2014-06-25 富士通セミコンダクター株式会社 半導体装置、半導体集積回路装置、ＳＲＡＭ、Ｄｔ−ＭＯＳトランジスタの製造方法
JP2012182336A (ja) * 2011-03-02 2012-09-20 Toshiba Corp 半導体装置
US8987831B2 (en) 2012-01-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells and arrays
US8779517B2 (en) 2012-03-08 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US9041115B2 (en) 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
US8610241B1 (en) 2012-06-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
US9018713B2 (en) 2012-06-25 2015-04-28 International Business Machines Corporation Plural differential pair employing FinFET structure
JP5658852B2 (ja) * 2012-07-30 2015-01-28 京セラドキュメントソリューションズ株式会社 印刷システム
US8723225B2 (en) 2012-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Guard rings on fin structures
US9620502B2 (en) 2013-04-10 2017-04-11 Samsung Electronics Co., Ltd. Semiconductor device including an extended impurity region
KR102059527B1 (ko) * 2013-05-10 2019-12-26 삼성전자주식회사 점퍼 패턴 및 블로킹 패턴을 가진 반도체 소자
US9184263B2 (en) * 2013-12-30 2015-11-10 Globalfoundries Inc. Methods of forming gate structures for semiconductor devices using a replacement gate technique and the resulting devices
KR102088200B1 (ko) 2014-07-01 2020-03-13 삼성전자주식회사 반도체 소자 및 그 제조방법
US9443761B2 (en) * 2014-07-29 2016-09-13 Globalfoundries Singapore Pte. Ltd. Methods for fabricating integrated circuits having device contacts
KR102312262B1 (ko) 2014-09-02 2021-10-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9379027B2 (en) * 2014-10-15 2016-06-28 Globalfoundries Inc. Method of utilizing trench silicide in a gate cross-couple construct

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1877834A (zh) * 2005-06-08 2006-12-13 三星电子株式会社 半导体集成电路器件及其制造方法
CN101656229A (zh) * 2005-07-06 2010-02-24 株式会社瑞萨科技 半导体器件及其制造方法
CN101361139B (zh) * 2005-08-05 2011-12-14 飞思卡尔半导体公司 一次可编程存储器及其操作方法
CN101345240A (zh) * 2007-07-09 2009-01-14 台湾积体电路制造股份有限公司 Mos晶体管的接触结构、毗连的接触结构及半导体sram单元
CN103296023A (zh) * 2012-03-01 2013-09-11 台湾积体电路制造股份有限公司 半导体器件及其制造和设计方法

Also Published As

Publication number Publication date
US20180233450A1 (en) 2018-08-16
KR20160118449A (ko) 2016-10-12
US20160293546A1 (en) 2016-10-06
CN106057887A (zh) 2016-10-26
US10388604B2 (en) 2019-08-20
US9978684B2 (en) 2018-05-22
KR102258112B1 (ko) 2021-05-31

Similar Documents

Publication Publication Date Title
US10867997B2 (en) Semiconductor device
CN106057793B (zh) 半导体装置和用于制造半导体装置的方法
TWI753856B (zh) 半導體裝置
CN110600423B (zh) 半导体装置
US9941277B2 (en) Semiconductor devices including increased area contacts
KR102290538B1 (ko) 반도체 소자 및 이의 제조 방법
US9754936B2 (en) Semiconductor device and method of fabricating the same
KR102191219B1 (ko) 반도체 소자 및 이의 제조 방법
US10388604B2 (en) Methods of manufacturing semiconductor devices
US20160056153A1 (en) Semiconductor devices and methods of forming the same
KR102354473B1 (ko) 반도체 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant