TW201448220A - 半導體裝置及其製造方法 - Google Patents

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TW201448220A TW103107676A TW103107676A TW201448220A TW 201448220 A TW201448220 A TW 201448220A TW 103107676 A TW103107676 A TW 103107676A TW 103107676 A TW103107676 A TW 103107676A TW 201448220 A TW201448220 A TW 201448220A
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Eun-Kyoung Kwon
Il-Ryong Kim
Han-Gu Kim
Woo-Jin Seo
Ki Tae Lee
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Samsung Electronics Co Ltd
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Abstract

在一實施態樣中，該半導體裝置包括至少一有源鰭片自一基材突出，一第一閘極電極橫越該有源鰭片，以及一第一雜質區域形成於該有源鰭片上於該第一閘極電極之第一側處。第一雜質區域的至少一部份係形成於該有源鰭片上之一第一磊晶層部份中。一第二雜質區域係形成於該有源鰭片上於該第一閘極電極之第二側處。該第二雜質區域具有至少一部份不形成於一磊晶層中。

Description

半導體裝置及其製造方法 參考相關申請案
本申請案係請求於西元2013年4月10日所提申之美國專利申請案第61/810,348號以及西元2013年7月8日於韓國智慧財產局(Korean Intellectual Property Office)提申之第10-2013-0079824號之韓國專利申請案，且所有權益係根據35 U.S.C.119而衍生自該等案子，各該案子之內容係整體併於此作為參考。
1. 技術領域
示範性實施態樣係關於一半導體裝置及/或一製造該半導體裝置的方法。
2.相關技術之敘述
近來之半導體裝置係趨向於具有伴隨低電壓之高速操作特性，而半導體裝置之製造方法係趨向於達成經改良的積體度。
裝置之經改良的積體度對一場效電晶體(FET)係造成一短通道效應，場效電晶體係許多半導體裝置之一元件。因此，為了克服此一缺點，遂積極地執行具有伴隨三 維空間結構之通道之鰭式場效電晶體(fin FET)的研究。
發明概要
至少一實施態樣係關於半導體裝置。
在一實施態樣中，該半導體裝置係包括至少一有源鰭片自一基材突出、一第一閘極電極穿過該有源鰭片，以及一第一雜質區域形成於該有源鰭片上該第一閘極電極之一第一側。至少一部份之該第一雜質區域係形成於該有源鰭片上之一第一磊晶層部份中。一第二雜質區域係形成於該有源鰭片上該第一閘極電極之一第二側。該第二雜質區域具有至少一部份不形成於一磊晶層中。
在一實施態樣中，該第二雜質區域之整體係不形成於一磊晶層中。
在一實施態樣中，該第二雜質區域具有一上表面位於和部份之該被閘極電極穿過之有源鰭片之上表面相同高度。
在一實施態樣中，該第二雜質區域在該有源鰭片之縱向具有比該第一雜質區域大的寬度。在一實施態樣中，該半導體裝置進一步包括一第一接觸點電性地連接至該第一雜質區域；以及一第二接觸點電性地連接至該第二雜質區域之末端相對於該第一閘極電極。在一實施態樣中，該第一雜質區域之上表面係高於被該閘極電極橫越之部份有源鰭片的上表面。
在一實施態樣中，該半導體裝置進一步包括一第 二閘極電極橫越該有源鰭片，以及一第三雜質區域經形成於該有源鰭片上在該第二閘極電極之一第一側。此處，該第一雜質區域係經形成於該有源鰭片上在該第二閘極電極之一第二側。
在一實施態樣中，該半導體裝置進一步包括一第 二閘極電極橫越該有源鰭片，以及一第三雜質區域經形成於該有源鰭片上於該第二閘極電極之一第一側和該第一閘極電極之一第二側。此處，該第二雜質區域係經形成於該有源鰭片上於該第二閘極電極之一第二側。
在一實施態樣中，該半導體裝置進一步包括一電性連接該第二及第三雜質區域之導體。
在一實施態樣中，該第二雜質區域包括一第一部份和第二部份。該第一部份係經形成於一第二磊晶層部份中，而該第二部份並不形成於一磊晶層中。在一實施態樣中，該第二雜質區域在該有源鰭片之縱向方向上具有比第一第一雜質區域大的寬度。該第一部份係於該第二雜質區域之末端處相對於該第一閘極電極。此處，該半導體裝置係進一步包括一第一接觸點電性地連接至該第一雜質區域，以及一第二接觸點電性地連接至該第二雜質區域之第一部份。在一實施態樣中，該第一部份之上表面係高於該被第一閘極電極橫越之有源鰭片的上表面。在一實施態樣中，該第一雜質區域之上表面係高於該被第一閘極電極橫越之有源鰭片的上表面。在另一實施態樣中，該第一雜質區域之上表面以及該第一部份的上表面係相同高度的。在一實 施態樣中，該第二雜質區域係包括一第三部份。該第三部份係位於第二雜質區域之近端相對於該第一閘極電極，且該第三部份係經形成於有源鰭片上之一第三磊晶層部份內。該第一部份之上表面以及該第三部份之上表面係位於相同高度。在一實施態樣中，該第一部份之上表面係高於被該第一閘極電極橫越之有源鰭片的上表面，而該第三部份之上表面係高於被該第一閘極電極橫越之有源鰭片的上表面。
在一實施態樣中，該半導體裝置進一步包括一蝕刻終止層經形成於該第二部份之上。
在一實施態樣中，該半導體裝置進一步包括一第二閘極電極橫越該有源鰭片，以及一第三雜質區域經形成於該有源鰭片上於該第二閘極電極之一第一側。此處，該第一雜質區域係經形成於該有源鰭片上於該第二閘極電極之一第二側。
在一實施態樣中，該半導體裝置進一步包括一第二閘極電極橫越該有源鰭片，以及一第三雜質區域經形成於該有源鰭片上於該第二閘極電極之一第一側以及該第一閘極電極之一第二側。此處，該第二雜質區域係經形成於該有源鰭片上於該第二閘極電極之一第二側。在一實施態樣中，該半導體裝置進一步包括一導體電性連接該第二及第三雜質區域。
至少一實施態樣係關於一用於製造一半導體裝置之方法。
在一實施態樣中，該方法包括：形成一第一閘極 電極橫越由一基材突出之一有源鰭片。該第一閘極電極具有一第一側和一第二側。該方法進一步包括：形成一蝕刻終止層於該有源鰭片上於該第一閘極電極之第二側，蝕刻該有源鰭片以形成一第一溝槽於該有源鰭片內於該第一閘極電極之第一側，使用該第一閘極電極和該蝕刻終止層作為遮罩形成一磊晶層於該有源鰭片上以致於一第一磊晶層部份填充了該第一溝槽，且進行摻雜操作以於部份之第一磊晶層部份形成一第一雜質區域，於該第一閘極電極之第二側處之有源鰭片中形成一第二雜質區域。
在一實施態樣中，該方法進一步包括：形成一絕緣層於該基材上，且形成第一及第二接觸孔於該絕緣層中。該第一接觸孔曝露出部份該第一雜質區域而該第二接觸孔曝露出部份該第二雜質區域。該方法進一步包括分別於該第一及第二接觸孔中形成第一和第二接觸點，以致於該第一接觸點係電性地連接至該第一雜質區域而該第二接觸點係電性地連接至該第二雜質區域。
在一實施態樣中，該蝕刻終止層曝露出該有源鰭片之一第一部份於該第一閘極電極之一第二側，蝕刻動作於該第一部份形成一第二溝槽，形成磊晶層之動作於該第二溝槽中形成一第二磊晶層部份，而該進行動作於該第二磊晶層部份形成部份的第二雜質區域。
在一實施態樣中，該第二磊晶層部份係於該第二雜質區域之近端相對於該第一閘極電極。
在一實施態樣中，該第二磊晶層部份係於該第二 雜質區域之遠端相對於該第一閘極電極。
在一實施態樣中，形成一磊晶層之動作形成該第 一及第二磊晶層部份以致於該第一磊晶層部份之上表面以及該第二磊晶層部份之上表面係皆高於該有源鰭片之上表面。
在一實施態樣中，形成一蝕刻終止層之動作形成 該蝕刻終止層以覆蓋第二雜質區域擬被形成之部份有源鰭片的整體。
在一實施態樣中，該第二雜質區域在有源鰭片之 縱向方向上具有比第一雜質區域來得大的寬度。
在一實施態樣中，該進行動作包括進行一第一離 子植入，形成一遮罩覆蓋該基材以使得蝕刻終止層被曝露，以及進行一第二離子植入。
在一實施態樣中，該方法進一步包括移除該蝕刻 終止層。
1‧‧‧半導體裝置
2‧‧‧半導體裝置
3‧‧‧半導體裝置
4‧‧‧半導體裝置
5‧‧‧半導體裝置
6‧‧‧半導體裝置
7‧‧‧半導體裝置
8‧‧‧半導體裝置
9‧‧‧半導體裝置
10‧‧‧半導體裝置
11‧‧‧半導體裝置
12‧‧‧半導體裝置
13‧‧‧半導體裝置
14‧‧‧半導體裝置
19‧‧‧溝槽
20‧‧‧磊晶層
30‧‧‧雜質區域
32‧‧‧界面層
34‧‧‧閘極絕緣層
36‧‧‧功函數金屬
38‧‧‧閘極金屬
40‧‧‧閘極絕緣層
42‧‧‧第一雜質區域
43‧‧‧第一雜質區域
44‧‧‧第二雜質區域
44a‧‧‧第一亞雜質區域
44b‧‧‧第二亞雜質區域
46‧‧‧虛擬雜質區域
47‧‧‧虛擬雜質區域
48‧‧‧虛擬雜質區域
48a‧‧‧第一虛擬雜質區域
48b‧‧‧第二虛擬雜質區域
50‧‧‧閘極電極
52‧‧‧虛擬閘極電極
54‧‧‧虛擬閘極電極
60‧‧‧間隔件
70‧‧‧第一接觸點
80‧‧‧蝕刻終止層
90‧‧‧第二接觸點
92‧‧‧連接線
94‧‧‧連接線
110‧‧‧深溝渠隔離
120‧‧‧淺溝渠隔離
125‧‧‧接觸阱
130‧‧‧阱
210‧‧‧第一有源鰭片
220‧‧‧第二有源鰭片
230‧‧‧第三有源鰭片
240‧‧‧第四有源鰭片
251‧‧‧第一閘極電極(第一閘極線)
252‧‧‧第二閘極電極
253‧‧‧第三閘極電極(第三閘極線)
254‧‧‧第四閘極電極
261‧‧‧同接觸
271‧‧‧導線
272‧‧‧導線
300‧‧‧接觸點
302‧‧‧接觸點
304‧‧‧接觸點
306‧‧‧接觸點
308‧‧‧接觸點
310‧‧‧接觸點
312‧‧‧接觸點
314‧‧‧接觸點
316‧‧‧接觸點
318‧‧‧接觸點
320‧‧‧接觸點
322‧‧‧接觸點
324‧‧‧接觸點
326‧‧‧接觸點
340‧‧‧中間層介電層
350‧‧‧中間層介電層ILD
352‧‧‧接觸點
354‧‧‧接觸點
356‧‧‧配線
361‧‧‧同接觸
410‧‧‧邏輯區域
411‧‧‧第一電晶體
412‧‧‧第三電晶體
420‧‧‧SRAM形成區域
421‧‧‧第二電晶體
422‧‧‧第四電晶體
900‧‧‧無線通訊裝置
910‧‧‧顯示器
911‧‧‧天線
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915‧‧‧傳送器(TMTR)
920‧‧‧數位區段
922‧‧‧視訊處理器
924‧‧‧應用處理器
926‧‧‧控制器/多核心處理器
928‧‧‧顯示處理器
930‧‧‧中央處理單元
932‧‧‧外部匯流排界面(EBI)
934‧‧‧數據機處理器
940‧‧‧外部記憶體
1000‧‧‧計算系統
1002‧‧‧中央處理單元(CPU)
1004‧‧‧系統記憶體
1006‧‧‧顯示器
1010‧‧‧圖形系統
1011‧‧‧圖形處理單元(GPU)
1012‧‧‧圖形記憶體
1013‧‧‧顯示器控制器
1014‧‧‧圖形界面
1015‧‧‧圖形記憶體控制器
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出裝置(I/O)
1130‧‧‧記憶體裝置
1140‧‧‧界面
1150‧‧‧匯流排
1200‧‧‧平板電腦
1300‧‧‧筆記型電腦
1400‧‧‧智慧型手機
AB‧‧‧有源基底
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BLb‧‧‧互補位元線
BR‧‧‧鎮流電阻
BR1‧‧‧鎮流電阻
BR2‧‧‧鎮流電阻
DA‧‧‧裝置區
DT‧‧‧驅動電晶體
DTR1‧‧‧第一虛擬電晶體
DTR2‧‧‧第二虛擬電晶體
F‧‧‧有源鰭片
F1‧‧‧有源鰭片
F2‧‧‧有源鰭片
F3‧‧‧有源鰭片
F4‧‧‧有源鰭片
F5‧‧‧有源鰭片
F6‧‧‧有源鰭片
F7‧‧‧有源鰭片
F8‧‧‧有源鰭片
F9‧‧‧有源鰭片
G1‧‧‧閘極電極
G2‧‧‧閘極電極
G3‧‧‧閘極電極
G4‧‧‧閘極電極
G5‧‧‧閘極電極
GC‧‧‧閘極接觸點
GR‧‧‧護圈
GRC‧‧‧接地接觸
INV1‧‧‧反流器
INV2‧‧‧反流器
MR‧‧‧記憶單元陣列區
MS‧‧‧遮罩
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PD2‧‧‧第二下拉電晶體
PS1‧‧‧第一通路電晶體(第一選擇電晶體)
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PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
RBL‧‧‧讀取位元線
RWL‧‧‧讀取字元線
S1‧‧‧上表面
S2‧‧‧上表面
S3‧‧‧上表面
SB‧‧‧基材
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SMC2‧‧‧SRAM記憶單元區
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TR2‧‧‧第二電晶體
TR3‧‧‧第三電晶體
TR4‧‧‧第四電晶體
TR5‧‧‧第五電晶體
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VDD‧‧‧電源供應節點
Vss‧‧‧接地節點
VSS‧‧‧接地節點
W1‧‧‧寬度
W2‧‧‧寬度
WL‧‧‧字元線
WWL‧‧‧寫入字元線
示範性實施態樣之以上以及其它特徵和優點將藉由參照其中所附之圖式詳細敘述其較佳實施態樣而變得更顯而易見：圖1係一依據第一實施態樣之半導體裝置的概念規劃圖；圖2A係一延著圖1之IIA-IIA線所繪製之截面圖而圖2B係一延著圖1之IIB-IIB線所繪製之截面圖； 圖3係一依據該第一實施態樣之半導體裝置的電路圖；圖4A-4B係說明一依據該第一實施態樣之半導體裝置運作的曲線圖；圖5係一依據第二實施態樣之半導體裝置的概念規劃圖；圖6係一延著圖5之VI-VI線所繪製之截面圖；圖7係一依據第三實施態樣之半導體裝置的概念規劃圖；圖8係一延著圖7之VIII-VIII線所繪製之截面圖；圖9係一依據該第三實施態樣之半導體裝置的電路圖；圖10係一依據第四實施態樣之半導體裝置的概念規劃圖；圖11係一延著圖10之XI-XI線所繪製之截面圖；圖12係一依據第五實施態樣之半導體裝置的截面圖；圖13係一依據第六實施態樣之半導體裝置的截面圖；圖14係一依據第七實施態樣之半導體裝置的截面圖；圖15係一依據第八實施態樣之半導體裝置的概念規劃圖； 圖16係一延著圖15之XVI-XVI線所繪製之截面圖；圖17係一依據該第八實施態樣之半導體裝置的電路圖；圖18係一依據第九實施態樣之半導體裝置的電路圖；圖19A係一依據第十實施態樣之半導體裝置的概念規劃圖而圖19B係一延著圖19A之XIXB-XIXB線所繪製之截面圖；圖20A係一依據第十一實施態樣之半導體裝置的電路圖而圖20B係圖20A中所示之半導體裝置的規劃圖；圖21一依據第十二實施態樣之半導體裝置的概念規劃圖；圖22係圖21之第一SRAM記憶單元的電路圖；圖23係圖21之第一SRAM記憶單元的規劃圖；圖24說明依據第十三實施態樣之半導體裝置；圖25說明依據第十四實施態樣之半導體裝置；圖26係一包括依據示範性實施態樣之半導體裝置之無線通訊裝置的方塊流程圖；圖27係一包括依據示範性實施態樣之半導體裝置之計算系統的方塊流程圖；圖28係一包括依據示範性實施態樣之半導體裝置之電子系統的方塊流程圖； 圖29至31係說明依據某些實施態樣之半導體裝置可應用於其中的示範性半導體系統；圖32至34B係說明在一用於製造依據某一實施態樣之半導體裝置之方法內的中間程序步驟；圖35A-35B係說明在一用於製造依據另一實施態樣之半導體裝置之方法內的程序步驟；圖36係說明在一用於製造依據另一實施態樣之半導體裝置之方法內的中間程序步驟；以及圖37係說明在一用於製造依據另一實施態樣之半導體裝置之方法內的中間程序步驟。
較佳實施例之詳細說明
參考以下詳細敘述和所附之圖式將更容易地了解該等示範性實施態樣之優點和特徵。然而，該等示範性實施態樣係在許多不同形式中被實施且不應被解讀為被受限於其中所提出的實施態樣。更確切地說，這些實施態樣係被提供以使得此揭露更密且完整且將完整傳達本發明之概念於該技術領域中具有通常知識者。在圖式中，層和區域的厚度係為了清晰而經誇大的。
將被了解的是，當一元件或一層係被指稱為在另一元件或層「之上」或是「連接至」另一元件或層時，其可以是直接在該另一元件或層之上或是直接連接至另一元件或層，或也可能出現介於中間的元件或層。相反地，當一元件係被指稱為「直接在另一元件或層之上」或是「直 接連接至」另一元件或層時，則沒有介於中間的元件或層出現。整體上，相似的參考標號係指稱相似的元件。如此處所使用的，該用詞「及/或」係包括所列相關項目之一或多者的任一和所有組合。
空間相對性的用詞，例如：「在...之下」、「在下 方」、「下部的」、「在上面」、「上部的」等等，係於此用以易於敘述一元件或特徵相對於另一元件或特徵之關係，如圖式中所說明。將被了解的是，該等空間相對用詞係意於包含所使用及操作中之裝置的不同方位，除了圖式中所描述的方位之外。例如，若圖式中之該裝置係經翻轉，敘述為「在其它元件或特徵之下」、「在其它元件或特徵下方」之元件將接著被定向為「在其它元件或特徵上方」。因此，該示範性的用詞「在下方」可涵括上面和下面之兩方向。 該裝置係經另外定向的(旋轉90度或是以其它方向)而此處所使用之該等空間相對敘述則因應此而解釋。
在敘述本發明之內文(特別是以下申請專利範 圍中之內文)中所使用的用辭「一」及「該」以及相似的指定對象係經解讀為涵括「單數」以及「複數」二者，除非此處另有指明或是內文有清楚反駁。該等用詞「包含」、「具有」、「包括」以及「含有」係經解讀為無限制性的用詞(也就是，表示「包括，但不限制於)，除非另有指明。
將被了解的是，雖然用詞第一、第二等等係於此用於敘述不同的元件，這些元件並不應受這些用詞所限制。這些用詞僅是用於將一元件自另一元件區分出來。因此， 舉例而言，以下所討論之一第一元件、第一部件或第一部份可以被稱為一第二元件、第二部件或第二部份而不偏離示範性實施態樣之教示。
示範性實施態樣係參照透視圖、截面圖及/或平 面圖被敘述。因此，該等示範圖之形狀係依據製造技術及/或允許量而經修改的。也就是，該等實施態樣不應意於限制示範性實施態樣的範圍而是涵括所有基於製造方法改變所導致之所有改變和修改。因此，在圖式中所示的區域係以概要形式來說明的，而該等區域的形狀係僅是說明的方式呈現而非作為限制。
除非另有定義，此處所使用之所有技術和科學用 詞係具有和本發明概念所屬之該技術領域中具有通常知識者所普遍了解的相同之意義。注意的是，任一或所有範例的使用，或是此處所提供的示範性用詞係僅意於較佳說明該等示範性實施態樣，且並非是本發明範圍之限制，除非另有指明。進一步，除非另有定義，在普遍使用之字典中所界定之所有用詞不應被過度地解釋。
以下，依據一第一實施態樣之半導體裝置將參照 圖1至4B而被敘述。
圖1係依據第一實施態樣之半導體裝置的概念規 劃圖，圖2A係一延著圖1之IIA-IIA線所繪製之截面圖而圖2B係一延著圖1之IIB-IIB線所繪製之截面圖，圖3係一依據該第一實施態樣之半導體裝置的電路圖，而圖4A-4B係說明依據該第一實施態樣之半導體裝置運作的曲線圖。
首先，參照圖1至2B，該半導體裝置1包括有源 鰭片F、閘極電極50、第一雜質區域42以及第二雜質區域44。
該有源鰭片F係經形成為自一基材SB突出且係以一第一方向延伸(例如，以X-軸方向)。在此，該有源鰭片F係藉由蝕刻該基材SB之部份而形成。也就是說，該基材SB以及該有源鰭片F係包括相同的材料，但該示範性實施態樣之面向並不限於此。該有源鰭片F也藉由其它方法而形成。例如，在某些實施態樣中，該有源鰭片F係藉由使得一磊晶層獨立地在該基材SB上長成且蝕刻該經長成之磊晶層而形成。
在某些實施態樣中，如圖2B中所示，由深溝渠隔離(DTI)(圖19B之110)將其各別分隔開之有源基底AB係經形成於該基材SB上，而該有源鰭片F係經形成於該有源基底AB之上。該有源鰭片F係藉由淺溝渠隔離(STI)120而被各別分隔開，但該示範性實施態樣之面向並不限於此。然而，該有源基底AB可能不被形成。也就是說，在某些其它的示範性實施態樣中，該有源鰭片F係直接被形成在該基材SB上。
在某些實施態樣中，如所示，該有源鰭片F係藉由使該等有源鰭片F之各二者群組化而形成。也就是說，二個有源鰭片F係經形成於該等有源基底AB之一者之上。該等有源鰭片F係以此方式排列因為其係藉由使用二虛擬間隔件來蝕刻該有源基底AB而形成，但該示範性實施態樣之 面向並不限於此。該等有源鰭片F的排列係以各種方式修改。
在該經說明之實施態樣中，該有源鰭片F之截面 形狀係錐形的以致於該有源鰭片F之寬度由頂部至底部係逐漸增加的，但該示範性實施態樣之面向並不限於此。在某些實施態樣中，該有源鰭片F係經修改為具有矩形的截面。 此外，在某些其它實施態樣中，該有源鰭片F之截面形狀係呈倒角。也就是說，該有源鰭片F之角隅係呈圓形。
舉例來說，該基材SB係一半導體基材。該基材 SB10係由一或多種半導體材料所製成，例如：Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs及InP。舉例來說，該有源基底AB係由半導體材料所製成。在某些實施態樣中，該基材SB以及該有源基底AB係包括相同的材料。
同時，在某些實施態樣中，該基材SB係一絕緣 基材。詳細地，該基材SB係一絕緣體矽(silicon on insulator；SOI)基材。此處，該有源鰭片F和該有源基底AB係藉由在一使用為基材SB之埋藏氧化物層上形成一單晶矽且使該單晶矽經圖案化而形成。在此實例中，該有源鰭片F和該有源基底AB係磊晶層。使用SOI基材係有利地降低在該半導體裝置1操作期間的延遲時間。
該閘極電極50可以一穿過該有源鰭片F之第二方 向延伸(例如，以Y-軸方向)。一閘極絕緣層40係形成於該閘極電極50之下方。換句話說，該閘極絕緣層40係經配置於該有源鰭片F和該閘極電極50之間。該閘極絕緣層40係以該 第二方向(例如，以該Y-軸方向)延伸，像是該閘極電極50。
舉例而言，該閘極絕緣層40係包括一高介電材料 (例如，k大於3.9)。在某些實施態樣中，該閘極絕緣層40係包括，例如，HfO2、Al2O3、ZrO2、或是TaO2，但該示範性實施態樣之面向並不限於此。
雖然未特定地顯示，一界面層係進一步地被備置 於該閘極絕緣層40和該有源鰭片F之間以避免在該閘極絕緣層40和該有源鰭片F之間拙劣的界面特性。該界面層係包括一具有介電常數(k)為9或更低之低介電材料層，舉例如，一氧化矽層(k≒4)或是一氮氧化矽層(k≒4~8，依據氧原子和氮原子的含量)。另擇地，該界面層可包括矽酸鹽，或是以上闡述之層的組合。
該閘極電極50包括一傳導性材料。在某些示範性 實施態樣中，該閘極電極50係包括一高傳導性金屬，但該示範性實施態樣之面向並不限於此。也就是說，在某些其它實施態樣中，該閘極電極50係由如多晶矽之非金屬製成。
一間隔件60係被配置於該閘極電極50之至少一 側上。詳細地，如圖2A中所示，該間隔件60係經形成於該閘極電極50之兩側上。該間隔件60係包括氮化物層和氮氧化物層中之至少一者。在圖2A中，該間隔件60之一側表面係經彎曲的，但該示範性實施態樣之面向並不限於此。該間隔件60之形狀係經各種方式修改。例如，在某些實施態樣中，不像所說明的實施態樣，該間隔件60係經修改而具 有字母「I」的形狀或是字母「L」的形狀。
一溝槽19係被配置於該閘極電極50之至少一側 以用於該第一電晶體TR1。詳細地，如圖2A所示，該溝槽19係被配置於該閘極電極50之兩側以用於該第一電晶體TR1。該溝槽19係藉由蝕刻在該閘極電極50之兩側的有源鰭片F而形成。
一磊晶層20係經形成於該溝槽19中。詳細地，該 磊晶層20係經形成以填充該溝槽19。在某些實施態樣中，該磊晶層20係藉由在該溝槽19上執行一磊晶生成過程以充分地填充該溝槽19。因此，該磊晶層20之上表面係經形成為高於該溝槽19的上表面。此外，在某些實施態樣中，該磊晶層20的上表面係經形成為高於該閘極電極50的下表面，如圖2A中所示。那就是，該磊晶層20之上表面係高於該有源鰭片F的上表面。
該磊晶層20改善該第一及第二電晶體(TR1和 TR2)的操作性能。例如，當該第一及第二電晶體(TR1和TR2)係NMOS電晶體時，該磊晶層20係包括一用於將拉伸應力施用於通道之材料，例如：SiC。同時，舉例來說，當該第一及第二電晶體(TR1和TR2)係PMOS電晶體時，該磊晶層20係包括一用於將壓縮應力施用於通道之材料，例如：SiGe。
一雜質區域30係經形成於該磊晶層20內側或是 該有源鰭片F內側。在以下敘述中，依據該實施態樣之該雜質區域30將關於該第二電晶體TR2而被敘述，但該示範性實 施態樣之面向並不限於此。該示範性實施態樣也被應用至其它類型的電晶體(例如：TR1)。
一第一雜質區域42係經形成於該第二電晶體 TR2之閘極電極50的一側而一第二雜質區域44係經形成於該閘極電極50的另一側。該第一及第二雜質區域42及44係該第二電晶體TR2之一源極區域和一汲極區域。例如，當該第一及第二雜質區域42及44之傳導類型係N型，該第二電晶體TR2係一NMOS電晶體。同時，例如，當該第一及第二雜質區域42及44之傳導類型係P型，該第二電晶體TR2係一PMOS電晶體。
在某些實施態樣中，該第一雜質區域42係該第二 電晶體TR2之源極區域而該第二雜質區域44係該第二電晶體TR2之汲極區域，但該示範性實施態樣之面向並不限於此。
在該實施態樣中，該第一雜質區域42係一標準雜 質區域而該第二雜質區域44係一延伸雜質區域。換句話說，在第一或縱向方向(例如：X-軸方向)之該第二雜質區域44之寬度W2係大於在第一或縱向方向(例如：X-軸方向)之該第一雜質區域42之寬度W1。當該第二雜質區域44係一延伸雜質區域，其係執行一鎮流電阻(ballast resistance；BR)功能。在此實例中，如同一雙極性接面電晶體(bipolar junction transistor；BJT)，包括該第一雜質區域42、該有源鰭片F以及該第二雜質區域44運作，且該第二電晶體TR2係執行一靜電放電(electrostatic discharge；ESD)功能以阻斷一陡急突波 施用至一第二接觸點90，其將稍後被詳細敘述。
該第二雜質區域44之一近端部份以及一末端部 份係經形成於該磊晶層20中而該第二雜質區域44之其它部份係經形成於該有源鰭片F中，如所示。此處，形成於該有源鰭片F中之該第二雜質區域44之一上表面S2係經形成為和具有閘極電極50配置於其上之有源鰭片F的上表面S1實質相同高度處。如此一來，形成於該有源鰭片F中之該第二雜質區域44之上表面S2係經形成位於和該具有閘極電極50配置於其上之有源鰭片F之上表面S1實質相同高度處，因為該溝槽19和該磊晶層20並非由一蝕刻終止層80形成於對應區域，其將稍後被詳細敘述。
同時，如所示，形成於該磊晶層20中之該第二雜 質區域44的上表面係經形成高於形成於該有源鰭片F中之該第二雜質區域44的上表面S2。此外，如所示，形成於該磊晶層20中之該第二雜質區域44的上表面係形成於和該形成於該磊晶層20中之該第一雜質區域42的上表面實質等高處。也就是說，在該實施態樣中，該第一雜質區域42和該第二雜質區域44係經形成為高於該閘極電極50之下表面的延伸雜質區域。
在某些實施態樣中，該等第一及第二雜質區域42 及44係經形成為和該間隔件60重疊。詳言之，如所示，該等第一及第二雜質區域42及44可被捲於間隔件60的一下部部分，但該示範性實施態樣之面向並不限於此。該等第一及第二雜質區域42及44係經修改為具有各種形狀。
該蝕刻終止層80係經形成於該形成在有源鰭片F 中之第二雜質區域44的上表面S2上。在某些實施態樣中，該蝕刻終止層80係包括和間隔件60一樣的材料。也就是說，當該間隔件60係由例如一氮化物層所形成時，該蝕刻終止層80也是由氮化物層所形成。此外，當該間隔件60係由一氮氧化物層所形成時，該蝕刻終止層80也是由一氮氧化物層所形成。如此一來，該蝕刻終止層80以及該間隔件60係包括相同的材料，因為其等係同時被形成的，但該示範性實施態樣之面向並不限於此。可擇地，該蝕刻終止層80係以各種方法所形成。
詳細地，在某些其它實施態樣中，雖然並未特定 地表示，該蝕刻終止層80係和一形成於該閘極電極50上之覆蓋層同時形成。此外，在某些其它實施態樣中，該蝕刻終止層80也是和一無源裝置(例如，一電阻器、一電容器等等)同時形成，而非一有源裝置，例如：該等經說明的電晶體TR1和TR2。
該第一接觸點70係電性地連接至該第一雜質區域42。該第二接觸點90係電性地連接至該第二雜質區域44。舉例來說，該第二接觸點90係電性地連接至該第二雜質區域44之末端部份。在某些實施態樣中，舉例來說，該第一接觸點70係該第電晶體TR2之源極接觸而該第二接觸點90係該第電晶體TR2之汲極接觸，但該示範性實施態樣之面向並不限於此。
如所示，該電性地連接至該第二接觸點90之第二 雜質區域44係經形成於該磊晶層20中。詳細地，該電性地連接至該第二接觸點90之第二雜質區域44係經形成於該在第二雜質區域44之末端部份填充溝槽19的磊晶層20中，但該示範性實施態樣之面向並不限於此。形成為該第二接觸點90之區域的形狀係以各種方法修改。
同時，該蝕刻終止層80也經形成於該電性地連接 至第二接觸點90之第二雜質區域44之其它側。該第二接觸點90係允許溝槽19以及磊晶層20只在未形成該蝕刻終止層80之區域處局部形成，和在該形成在有源鰭片F中之第二雜質區域44的上表面S2上形成之蝕刻終止層80一起。
在該實施態樣中，當該第二電晶體TR2運作時， 該第一接觸點70及該有源鰭片F係經連接至一接地電壓GND，如圖3所示。一I/O訊號或一電源供應電壓VDD係被施用至該第二接觸點90。一所欲之閘極電壓係經由一閘極接觸點GC施用至該閘極電極50。
如上所述，在該第二電晶體TR2中，該延伸第二雜質區域44係作為一鎮流電阻BR。此外，因為該第一雜質區域42、該有源鰭片F以及該第二雜質區域44組成一雙極性接面電晶體(BJT)，如圖4A-4B中所示，在該第二電晶體TR2中，即使施用至該第二接觸點90之電壓如圖4A中所示一般突然地增加(例如，至一大量電壓V1)，驅動電流並不會突然地增加，如圖4B中所示。換句話說，一靜電放電(ESD)功能係經執行以阻斷一陡急突波施用至該第二接觸點90。因此，在該第二電晶體TR2中，該延伸第二雜質區域44係執 行一重要功能，當該第二電晶體TR2係執行ESD操作時。
為了形成一延伸第二雜質區域44，該溝槽19係首 先貫穿該延伸第二雜質區域44而形成。當該磊晶層20係藉由磊晶長成過程而形成在溝槽19中時，因為該延伸第二雜質區域44的寬度W2係相對大的，該磊晶層20係並非平坦地形成。在此實例中，形成於磊晶層20中之該雜質區域30也並非是平坦地形成。於是，若該雜質區域30並非平坦地形成，則該第二接觸點90並非電性連接至該雜質區域30以接續著被開啟。
因此，在依據該實施態樣之半導體裝置1中，該溝槽19以及該磊晶層20係並非形成為完全貫穿該延伸第二雜質區域44，卻僅是使用該蝕刻終止層80在該磊晶層20形成的區域局部形成(例如，相鄰於該電晶體TR1及TR2之通道的區域)。因此，可能避免該雜質區域30為非平坦地形成的情形，藉此以可靠的方式將該第二接觸點90電性連接至一雜質區域(例如，第二雜質區域44)。因此，該半導體裝置1之可信賴度可被改善。
接著，將參照圖5及圖6敘述一依據第二實施態樣之半導體裝置。
圖5係一依據第二實施態樣之半導體裝置的概念規劃圖而圖6係一延著圖5之VI-VI線所繪製之截面圖。以下敘述將只集中在此一實施態樣和先前實施態樣之間的差別。
參考圖5及圖6，依據第二實施態樣之半導體裝置 2不同於依據第一實施態樣之半導體裝置1(圖2A)在於該形成於延伸第二雜質區域44上之蝕刻終止層(圖2A中之80)係在形成該半導體裝置2之製造過程中經移除。
也就是說，在該半導體裝置2中，該蝕刻終止層 (圖2A中之80)係不再在形成於該有源鰭片F中之第二雜質區域44之上表面S2之上。在此實例中，該形成於有源鰭片F中之第二雜質區域44之上表面S2係實質和具有閘極電極50配置於其上之有源鰭片F的上表面S1於相同的高度。
此處，因為該第二接觸點90和該延伸第二雜質區 域44係以一可信賴的方式電性地連接，該半導體裝置2之良率可被改善。
接著，依據第三實施態樣之一半導體裝置將參照 圖7至圖9而被敘述。
圖7係一依據第三實施態樣之半導體裝置的概念 規劃圖，圖8係一延著圖7之VIII-VIII線所繪製之截面圖，而圖9係一依據該第三實施態樣之半導體裝置的電路圖。 為了簡潔的緣故，以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
首先，參照圖7和圖8，依據本實施態樣之該半導 體裝置3係進一步包括一虛擬閘極電極52以一平行於該閘極電極50之第二方向(例如，以一Y軸方向)延伸。該虛擬閘極電極52係形成一虛擬電晶體DTR。
此處，一延伸第二雜質區域44係包括一第一亞雜質區域44a配置於該虛擬閘極電極52之一側而一第二亞雜 質區域44b配置於該虛擬閘極電極52之另一側且和該第一亞雜質區域44a相隔開來。
同時，該第一亞雜質區域44a和該相互隔開來之 第二亞雜質區域44b係經由一連接線92彼此相互電性連接。
在某些實施態樣中，該第一亞雜質區域44a之寬 度以及該第二亞雜質區域44b之寬度係彼此不同的。詳細地，如所示，在縱向方向上該第一亞雜質區域44a之寬度係比該第二亞雜質區域44b之寬度來得大。
同時，在某些實施態樣中，如所示，該第一亞雜 質區域44a係經形成於該有源鰭片F中，而該第二亞雜質區域44b係經形成於填充該溝槽19之該磊晶層20中。因此，該第二亞雜質區域44b之上表面係比該第一亞雜質區域44a之上表面來得高。同時，該第一亞雜質區域44a之上表面S2係經形成於和具有閘極電極50配置於其上之有源鰭片F的上表面S1實質相同的高度。此外，該第一亞雜質區域44a之上表面S2也係經形成於和具有虛擬閘極電極52之有源鰭片F的上表面實質相同的高度。
在該經說明之實施態樣中，具有一第二接觸點90 之該第一亞雜質區域44a係經形成於該有源鰭片F中。因此，如上所述，沒有因為磊晶層20不一致的生成而導致該第一亞雜質區域44a和該第二接觸點90為開放式之風險，藉此改善該半導體裝置3之良率。
同時，在該實施態樣中，當該第二電晶體TR2操 作時，該第一接觸點70和該有源鰭片F係經連接至一接地電壓GND，如圖9所示。一I/O訊號或一電源供應電壓VDD係被施用至該第二接觸點90。一所欲之(或，另擇地是一預定的)閘極電壓係經由一閘極接觸點GC施用至該閘極電極50。
在某些實施態樣中，當該第二電晶體TR2操作時， 該虛擬閘極電極52係浮接，但該示範性實施態樣之面向並不限於此。該虛擬閘極電極52係以多種方式操作。例如，在某些其它實施態樣中，當該第二電晶體TR2操作時，一電源供應電壓VDD係被施用至該虛擬閘極電極52。
在依據該實施態樣之半導體裝置3中，該第一亞 雜質區域44a以及將該第一亞雜質區域44a電性連接至第二亞雜質區域44b之連接線92係作為鎮流電阻BR1及BR2。也就是說，該第一亞雜質區域44a係形成第一鎮流電阻BR1而將該第一亞雜質區域44a電性連接至第二亞雜質區域44b之連接線92係形成第二鎮流電阻BR2。因此，相較於先前之實施態樣，該鎮流電阻BR1及BR2增加了鎮流電阻的量。
同時，該第一雜質區域42、該有源鰭片F以及該 第二亞雜質區域44b係組成一雙極性接面電晶體(BJT)，而該第二亞雜質區域44b、該有源鰭片F以及該第一亞雜質區域44a係組成另一雙極性接面電晶體(BJT)。
因此，包含於該半導體裝置3中之該第二電晶體TR2係改善了ESD功能。
接著，一依據第四實施態樣之半導體裝置將參照 圖10及圖11而被敘述。
圖10係一依據第四實施態樣之半導體裝置的概念規劃圖而圖11係一延著圖10之XI-XI線所繪製之截面圖。為了簡潔的緣故，以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
參照圖10及圖11，依據本實施態樣之半導體裝置4係進一步包括以一平行於閘極電極50之第二方向(例如，以一Y-軸方向)延伸之第一和第二虛擬閘極電極52及54。該第一虛擬閘極電極52係形成一第一虛擬電晶體DTR1而該第二虛擬閘極電極54係形成一第二虛擬電晶體DTR2。
此處，一延伸之第二雜質區域44係包括一第一亞雜質區域44a配置於該第二虛擬閘極電極54之一側而一第二亞雜質區域44b配置於該第一虛擬閘極電極52之另一側且和該第一亞雜質區域44a相隔開來。同時，一虛擬雜質區域46係經配置於該第一虛擬閘極電極52和該第二虛擬閘極電極54之間。
如上所述，被包括於該第二雜質區域44中之該第一亞雜質區域44a係經配置於該第二虛擬閘極電極54之一側，該虛擬雜質區域46係經配置於該第一虛擬閘極電極52和該第二虛擬閘極電極54之間，被包括於該延伸第二雜質區域44中之該第二亞雜質區域44b係被配置於閘極電極50和該第一虛擬閘極電極52之間，而該第一雜質區域42係經配置於該閘極電極50之另一側。
同時，該第一亞雜質區域44a以及和該相互隔開 來之第二亞雜質區域44b係經由一連接線94彼此相互電性連接。
在某些實施態樣中，該第一亞雜質區域44a之寬 度以及該第二亞雜質區域44b之寬度係彼此不同的。詳細地，如所示，在縱向方向上該第一亞雜質區域44a之寬度係比該第二亞雜質區域44b之寬度來得大。
同時，在某些實施態樣中，如所示，該第一亞雜 質區域44a係經形成於該有源鰭片F中，而該第二亞雜質區域44b係經形成於填充該溝槽19之該磊晶層20中。因此，該第二亞雜質區域44b之上表面係比該第一亞雜質區域44a之上表面來得高。同時，該第一亞雜質區域44a之上表面S2係經形成於和具有閘極電極50配置於其上之有源鰭片F的上表面S1實質相同的高度。此外，該第一亞雜質區域44a之上表面S2也係經形成於和具有虛擬閘極電極52之有源鰭片F的上表面實質相同的高度。
在該經說明之實施態樣中，具有一第二接觸點90 之該第一亞雜質區域44a係經形成於該有源鰭片F中。因此，如上所述，沒有因為磊晶層20不一致的生成而導致該第一亞雜質區域44a和該第二接觸點90為開放式之風險，藉此改善該半導體裝置4之良率。
同時，如所示，一部份之虛擬雜質區域46係經形 成於該磊晶層20中，而另一部份之虛擬雜質區域46係經形成於該有源鰭片F中。也就是說，如所示，一部份之虛擬雜質區域46之上表面係比另一部份之虛擬雜質區域46之上表 面來得高。在該實施態樣中，該虛擬雜質區域46具有此處所說明之形狀因為一蝕刻終止層(圖36之80)之尾部在該半導體裝置4之製造過程中係經配置於該第一及第二虛擬閘極電極52及54之間，其將於後詳細敘述。
接著，依據第五實施態樣之半導體裝置將參照圖 12而被敘述。
圖12係一依據第五實施態樣之半導體裝置的截 面圖。以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
參照圖12，在依據本實施態樣之半導體裝置5中， 一虛擬雜質區域47係具有和半導體裝置4之虛擬雜質區域(圖11之46)不同的形狀。詳細地，形成於該磊晶層20中之該虛擬雜質區域47係具有一使得部份虛擬雜質區域47係經過度蝕刻之外形。依據本實施態樣之該虛擬雜質區域47具有如此之外形係因為一溝槽19和該磊晶層20係經形成為以下狀態，該狀態中：一蝕刻終止層(圖36之80)之尾部係配置於該第一和第二虛擬閘極電極52及54之間，但是該蝕刻終止層80之尾部在移除該蝕刻終止層80時係因該遮罩之錯置而受到損傷，此將於後詳細敘述。
接著，依據第六實施態樣之半導體裝置將參照圖 13而被敘述。
圖13係一依據第六實施態樣之半導體裝置的截 面圖。以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
參照圖13，在依據本實施態樣之半導體裝置6中， 一虛擬雜質區域48係包括一第一虛擬雜質區域48a以及一相隔開來之第二虛擬雜質區域48b。此處，如所示，該第一虛擬雜質區域48a係經形成於一磊晶層20中且該第二虛擬雜質區域48b係經形成於有源鰭片F中。
同時，如所示，一蝕刻終止層80係經配置於該第 一虛擬雜質區域48a以及該第二虛擬雜質區域48b之間。特定地，該蝕刻終止層80係經配置於該經形成於磊晶層20中之第一虛擬雜質區域48a的鄰近處。
依據本實施態樣之該虛擬雜質區域48具有此處 所說明之外形係因為一溝槽19和該磊晶層20係經形成為以下狀態，該狀態中：一蝕刻終止層(圖36之80)之尾部係配置於該第一和第二虛擬閘極電極52及54之間，但是該蝕刻終止層80之尾部在移除該蝕刻終止層80時係因該遮罩之錯置而維持未經移除，此將於後詳細敘述。
接著，依據第七實施態樣之一半導體裝置係參照圖14而被敘述。
圖14係一依據第七實施態樣之半導體裝置的截面圖。以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
參照圖14，在依據本實施態樣之半導體裝置7中，舉例而言，一電晶體TR2係藉由一重置過程(或是一閘極後續製程)而被形成。因此，如所示，一閘極絕緣層34係經配置為延著一間隔件60之側壁向上延伸。
同時，在該實施態樣中，一界面層32係經形成於 該閘極絕緣層34和該有源鰭片F之間。該界面層32係藉由如熱氧化作用而被形成。該界面層32係包括一低介電材料層(具有介電常數(k)為9或更少)，例如：一氧化矽層(k≒4)或是一氮氧化矽層(k≒4~8，依據氧原子和氮原子的含量)。另擇地，該界面層32係包括矽酸鹽，或是上所闡述之層的組合。
在依據本實施態樣之半導體裝置7中，一閘極電 極係包括一功函數金屬36以及一閘極金屬38。如上所述，當依據本實施態樣之半導體裝置7係藉由一重置過程(或是一閘極後續製程)而形成時，如所示，該功函數金屬36係經配置為延著一間隔件60之側壁向上延伸。
該功函數金屬36控制功函數而該閘極金屬38係 填充由該功函數金屬36所形成之間隔。該功函數金屬36係由金屬所製成之單一層形成或是具有包括一金屬氮化物層和一金屬之多層結構。形成該功函數金屬36之金屬範例包括，例如：Al、W、Ti或是其等之組合，而該金屬氮化物層係包括TiN、TaN或是其等之組合，但是該示範性實施態樣之面向並不限於此。該閘極金屬38係包括一具有高傳導性之金屬。該金屬之範例係包括W或Al，但是該示範性實施態樣之面向並不限於此。
接著，依據第八實施態樣之半導體裝置將參照圖15至圖17而被敘述。
圖15係一依據第八實施態樣之半導體裝置的概 念規劃圖，圖16係一延著圖15之XVI-XVI線所繪製之截面圖，而圖17係一依據該第八實施態樣之半導體裝置的電路圖。以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
首先參照圖15及圖16，在依據本實施態樣之半導 體裝置8中，一第一雜質區域43以及一第二雜質區域44係皆為延伸雜質區域(例如，以該鰭片F之縱向方向延伸)。也就是說，如所示，該第一雜質區域43係經形成貫穿一磊晶層20和有源鰭片F，而該第二雜質區域44也係經形成貫穿該磊晶層20和該有源鰭片F。因此，在該第一雜質區域43之第一或縱向方向(例如，X-軸方向)上之寬度以及在該第二雜質區域44之該第一方向(例如，X-軸方向)上之寬度係實質上彼此相同的。此外，形成於該有源鰭片F中之該第二雜質區域44之上表面S2以及形成於該有源鰭片F中之該第一雜質區域43之上表面S3係經形成於和該具有閘極電極50配置於其上之有源鰭片F之上表面S1實質相同高度。
此處，如所示，一蝕刻終止層80係經形成於第一及第二雜質區域43及44之各者上。當然，如同在先前實施態樣之半導體裝置(圖6之2)中，在製造過程中該蝕刻終止層80稍後係經移除。
在某些實施態樣中，該第一雜質區域43係一第三電晶體TR3之源極區域而該第二雜質區域44係該第三電晶體TR3之汲極區域。在該實施態樣中，當該第三電晶體TR3操作時，如圖17中所示，有源鰭片F係經連接至一接地電壓 GND。一I/O訊號或一電源供應電壓VDD係被施用至該第一及第二接觸點70及90。也就是說，在某些實施態樣中，該I/O訊號係被施用至該第一接觸點70而該電源供應電壓VDD係被施用至該第二接觸點90。此外，在某些實施態樣中，該電源供應電壓VDD係被施用至該第一接觸點70而該I/O訊號係被施用至該第二接觸點90。此外，在某些實施態樣中，該電源供應電壓VDD係被施用至該第一接觸點70和該第二接觸點90二者，或是該該I/O訊號係被施用至該第一接觸點70和該第二接觸點90二者。
延伸第一雜質區域43和延伸第二雜質區域44二 者係作為鎮流電阻BR。因此，在本實施態樣中，該鎮流電阻BR係存在於連接至該第一接觸點70之路徑中且也存在於連接至該第二接觸點90之路徑中。一所欲(或是，另擇地一預定的)閘極電壓係經由一閘極接觸GC被施用至該閘極電極50。
接著，依據第九實施態樣之半導體裝置係參照圖18而被敘述。
圖18係一依據第九實施態樣之半導體裝置的電路圖。以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
參照圖18，依據本實施態樣之半導體裝置9係包括堆疊式電晶體。在圖18中，第四至第六電晶體TR4至TR6係依序堆疊，但是該示範性實施態樣之面向並不限於此。也就是說，在某些其它實施態樣中，堆疊式電晶體的數目 係改變的。
包括於依據上述實施態樣之半導體裝置1至8中的電晶體係被應用於該第四至第六電晶體TR4至TR6中之一者。例如，包括於半導體裝置1中的電晶體係被應用為該第四電晶體TR4和該第六電晶體TR6。
接著，依據第十實施態樣之半導體裝置將參照圖19A和圖19B而被敘述。
圖19A係一依據第十實施態樣之半導體裝置的概念規劃圖而圖19B係一延著圖19A之XIXB-XIXB線所繪製之截面圖。以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
參照圖19A和圖19B，依據本實施態樣之半導體裝置10係包括一裝置區DA以及一護圈GR。
依據上述實施態樣之半導體裝置1至9中之至少一者係經形成於該裝置區DA上。也就是說，形成於該裝置區DA上之有源鰭片F係被使用於形成工作電晶體。
該護圈GR係經配置以圍繞該裝置區DA。如所示，該護圈GR係經由一接觸阱125連接至一接地接觸GRC。
如所示，該裝置區DA和該護圈GR之各者係包括有源基底AB和經形成於該有源基底AB上之有源鰭片F。此處，該有源基底AB係藉由深溝渠隔離(DTI)110而彼此相隔開來而該有源鰭片F係藉由淺溝渠隔離(STI)120而彼此相隔開來。為了方便解釋之緣故，在圖19B中，只有有源基底AB中的一個係經形成於該裝置區DA上，但是該示範性實施 態樣之面向並不限於此。在某些其它實施態樣中，數個有源基底AB係經形成於該裝置區DA上。
如所示，該裝置區DA以及該護圈GR係藉由深溝 渠隔離(DTI)110而彼此相互隔開來。同時，該裝置區DA之有源鰭片F和該護圈GR係經配置於相同之阱130中。因此，依據上述實施態樣之半導體裝置1至9之有源鰭片F係經由該護圈GR連接至一接地電壓。在某些實施態樣中，該阱130係一例如P-型阱且該接觸阱125係一P+型阱，但是該示範性實施態樣之面向並不限於此。
接著，依據第十一實施態樣之半導體裝置將參照 圖20A和圖20B而被敘述。
圖20A係一依據第十一實施態樣之半導體裝置的電路圖而圖20B係圖20A中所示之半導體裝置的規劃圖。以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
參照圖20A以及圖20B，該半導體裝置11係包括一對經平行連接之反流器INV1及INV2於一電源供應節點Vcc和一接地節點Vss之間，以及連接至該反流器INV1及INV2之輸出節點的一第一通路電晶體PS1以及一第二通路電晶體PS2。該第一通路電晶體PS1以及該第二通路電晶體PS2係經連接至一位元線BL以及一互補位元線BLb。該第一通路電晶體PS1以及該第二通路電晶體PS2之閘極係經連接至一字元線WL。
該第一反流器INV1包括一第一上拉電晶體PU1 以及一第一下拉電晶體PD1經彼此相互系列連接，且該第二反流器INV2係包括一第二上拉電晶體PU2以及一第二下拉電晶體PD2經彼此相互系列連接。該第一上拉電晶體PU1和該第二上拉電晶體PU2係PFET電晶體，而該第一下拉電晶體PD1和該第二下拉電晶體PD2係NFET電晶體。
此外，為了組成一鎖存電路，該第一反流器INV1 之輸入節點係經連接至該第二反流器INV2之輸出節點，而該第二反流器INV2之輸入節點係經連接至該第一反流器INV1之輸出節點。
參照圖20A及圖20B，一第一有源鰭片210、一第 二有源鰭片220、一第三有源鰭片230及一第四有源鰭片240，其等係彼此相隔開來，係以一方向(例如，以圖20B之一向上和向下的方向)縱長地延伸。該第二有源鰭片220和該第三有源鰭片230係以比該第一有源鰭片210和該第四有源鰭片240為較小之長度延伸。
此外，一第一閘極電極251、一第二閘極電極252、一第三閘極電極253以及一第四閘極電極254係經形成為以另一方向(例如，以圖20B之向左和向右方向)延伸以橫斷該第一有源鰭片210至該第四有源鰭片240。詳細地，該第一閘極電極251完全橫斷該第一有源鰭片210和該第二有源鰭片220，然而和該第三有源鰭片230之末端係部份重疊。該第三閘極電極253完全橫斷該第四有源鰭片240和該第三有源鰭片230，然而和該第二有源鰭片220之末端係部份重疊。該第二閘極電極252及該第四閘極電極254係經形成為分別 橫斷該第一有源鰭片210和該第四有源鰭片240。
如所示，該第一上拉電晶體PU1係經界定於該第 一閘極電極251和該第二有源鰭片220之交叉口近鄰處，該第一下拉電晶體PD1係經界定於該第一閘極電極251和該第一鰭片F1之交叉口近鄰處，而該第一通路電晶體PS1係經界定於該第二閘極電極252和該第一有源鰭片210之交叉口近鄰處。該第二上拉電晶體PU2係經界定於該第三閘極電極253和該第三有源鰭片230之交叉口近鄰處，該第二下拉電晶體PD2係經界定於該第三閘極電極253和該第四鰭片240之交叉口近鄰處，而該第二通路電晶體PS2係經界定於該第四閘極電極254和該第四有源鰭片240之交叉口近鄰處。
雖然未特定顯示，源極/汲極係經形成於該第一 至第四閘極電極251-254和該第一至第四有源鰭片210、220、230、240之各別交叉口的相對側，且形成多個接觸點250。
一同接觸261係並存地連接該第二有源鰭片220、 一第三閘極線253以及一導線271。該同接觸361也係並存地連接該第三有源鰭片230、一第一閘極線251以及一導線272。
被包括於依據上述實施態樣之半導體裝置1至10 中之電晶體中的至少一者係可被應用於圖20A及圖20B中所示之六個電晶體中之至少一者。例如，一位元線訊號係經輸入至該第一及第二通路電晶體PS1及PS2，而一電源供應電壓係經由一電源供應節點VCC輸入至該第一及第二上拉電晶體PU1及PU2。因此，如果被包括於依據上述實施態 樣之半導體裝置1至10中之電晶體係經應用為該等所說明的電晶體，則可達成一靜電放電(ESD)操作和具有經改良之良率的半導體裝置。
接著，依據第十二實施態樣之半導體裝置係參照圖21至圖23而被敘述。
圖21一依據第十二實施態樣之半導體裝置的概念規劃圖，圖22係圖21之第一SRAM記憶單元的電路圖，而圖23係圖21之第一SRAM記憶單元的規劃圖。以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
在以下敘述中，該示範性實施態樣將被敘述關於一實例，該實例中一SRAM裝置係經形成於各記憶單元陣列區MR，但該示範性實施態樣之面向並不限於此。此外，在以下敘述中，該示範性實施態樣將被敘述關於一實例，該實例中一包括有8個電晶體之8T SRAM裝置係經形成於各記憶單元陣列區MR，但該示範性實施態樣之面向並不限於此。
首先，參照圖21，多數個SRAM記憶單元區SMC1及SMC2係經配於半導體裝置12之記憶單元陣列區MR上。如圖21中所示，多數個SRAM記憶單元區SMC1及SMC2係經排列且經配置於一矩陣構形以具有一陣列之構形。
接著，參照圖22，多數個SRAM記憶單元區SMC1及SMC2之各者係包括在一電源供應節點VDD和一接地節點VSS之間經平行連接之反流器INV1以及INV2，經連接至該反流器INV1以及INV2之輸出節點的一第一選擇電晶體 PS1以及一第二選擇電晶體PS2，由該第一反流器INV1之輸出所控制的驅動電晶體DT以及經連接至該驅動電晶體DT之輸出節點的通路電晶體PT。也就是說，在該實施態樣中，該等SRAM記憶單元區(例如：第一SRAM記憶單元區SMC1)之各者係包括一包括有8個電晶體的SRAM裝置。
該第一選擇電晶體PS1以及該第二選擇電晶體 PS2係經連接至一位元線BL以及一互補位元線BLb。該第一通路電晶體PS1和第二通路電晶體PS2之閘極係經連接至一寫入字元線WWL。
該第一反流器INV1係包括依序相互連接之一第 一上拉電晶體PU1以及一第一下拉電晶體PD1，而該第二反流器INV2包括依序相互連接之一第二上拉電晶體PU2以及一第二下拉電晶體PD2。該第一上拉電晶體PU1和該第二上拉電晶體PU2係PFET電晶體，而該第一下拉電晶體PD1和該第二下拉電晶體PD2係NFET電晶體。
此外，為了組成一鎖存電路，該第一反流器INV1 之輸入節點係經連接至該第二反流器INV2之輸出節點，而該第二反流器INV2之輸入節點係經連接至該第一反流器INV1之輸出節點。
該驅動電晶體DT和該通路電晶體PT係被使用於 讀取儲存在包括有第一反流器INV1和第二反流器INV2之鎖存電路內的資料。該驅動電晶體DT之一閘極係經連接至該第一反流器INV1之輸出節點，而該通路電晶體PT之閘極係經連接至一讀取字元線RWL。如所示，該驅動電晶體DT 之輸出係經連接至該接地節點VSS而該通路電晶體PT之輸出係經連接至一讀取位元線RBL。
具有該電路構形，在依據本實施態樣之半導體裝 置12中，儲存於該SRAM裝置中的資料可經由二通訊埠(例如：雙通訊埠)被取出。首先，該寫入字元線WWL、該位元線BL以及該互補位元線BLb係經選擇以寫入資料於該包括有第一反流器INV1和第二反流器INV2之鎖存電路內，或是讀取儲存於該鎖存電路內之資料。也就是說，由該寫入字元線WWL、該位元線BL以及該互補位元線BLb所形成之路徑係被使用為一第一通訊埠。此外，該讀取字元線RWL和該讀取位元線RBL係經選擇以讀取儲存於該包括有第一反流器INV1和第二反流器INV2之鎖存電路內的資料。也就是說，由該讀取字元線RWL和該讀取位元線RBL所形成之路徑係被使用為一第二通訊埠。
在前面所提及的SRAM裝置中，因為該第二通訊 埠和第一通訊埠的操作係獨立執行的，儲存於該鎖存電路內之資料並不會被影響。換句話說，讀取儲存於該鎖存電路內之資料之操作和寫入資料至該鎖存電路之操作係獨立執行的。
接著，參照圖23，該等SRAM記憶單元區(例如： 第一SRAM記憶單元區SMC1)之各者係包括9個有源鰭片F1至F9，5個閘極電極G1至G5，以及多數個接觸點300、302、304、306、308、310、312、314、316、318、320、322、324及326。
該第一至第九有源鰭片F1至F9係經配置以該第 二方向(例如，以Y-軸方向)延伸。
該第一閘極電極G1係重疊該第一至第三有源鰭 片F1至F3且係以一第一方向(例如，以X-軸方向)延伸。該第一下拉電晶體PD1係經形成於該第一及第二有源鰭片F1及F2和該第一閘極電極G1之交叉口，而該第一上拉電晶體PU1係經形成於該第三有源鰭片F3和該第一閘極電極G1之交叉口。
該第一下拉電晶體PD1之源極係經連接至該第 二接觸點302。此處，該第二接觸點302係經連接至該接地節點VSS。該第一上拉電晶體PU1之源極係經連接至該第五接觸點308。此處，該第五接觸點308係經連接至該電源供應節點VDD。該第一下拉電晶體PD1之汲極和該第一上拉電晶體PU1之汲極係經連接至該第一接觸點300。也就是說，該第一下拉電晶體PD1和該第一上拉電晶體PU1係共用該第一接觸點300。
同時，該第一選擇電晶體PS1係經形成於該第一 及第二有源鰭片F1及F2和該第二閘極電極G2之交叉口。該第一選擇電晶體PS1之汲極係經連接至該第一接觸點300。 也就是說，該第一下拉電晶體PD1、該第一上拉電晶體PU1和該第一選擇電晶體PS1係共用該第一接觸點300。該第一選擇電晶體PS1之源極係經連接至該第四接觸點306。此外，該第四接觸點306係經連接至該位元線BL。同時，該第二閘極電極G2係經連接至該第三接觸點304。該第三接觸點304 係經連接至該寫入字元線WWL。
此處，該第一下拉電晶體PD1和該第一選擇電晶 體PS1係藉由二有源鰭片F1及F2而形成，而該第一上拉電晶體PU1係藉由一有源鰭片F3而形成。因此，該第一下拉電晶體PD1和該第一選擇電晶體PS1在尺寸上係比該第一上拉電晶體PU1來得大。
該第六接觸點310係經由該第三有源鰭片F3連接 至該第一接觸點300。該第六接觸點310係經連接至該第五閘極電極G5。該第五閘極電極G5係以該第一方向(例如，以X-軸方向)延伸以橫過該第四至第九有源鰭片F4至F9。
該第二上拉電晶體PU2係經形成於該第四有源 鰭片F4和該第五閘極電極G5之交叉口，該第二下拉電晶體PD2係經形成於該第五及第六有源鰭片F5及F6和該第五閘極電極G5之交叉口，而該驅動電晶體DT係經形成於該第七至第九有源鰭片F7-F9和該第五閘極電極G5之交叉口。
如上所述，因為該第一接觸點300係經由該第三 有源鰭片F3和該第六接觸點310連接至該第五閘極電極G5，該第一上拉電晶體PU1、第一下拉電晶體PD1和第一選擇電晶體PS1之輸出係經應用至該第二上拉電晶體PU2、第二下拉電晶體PD2和驅動電晶體DT之閘極。
該第二上拉電晶體PU2之汲極和該第二下拉電 晶體PD2之汲極係分別經連接至該第七接觸點312和該第十四接觸點326。此外，該第七接觸點312係經連接至該第一閘極電極G1。因此，該第二上拉電晶體PU2之輸出和該第 二下拉電晶體PD2之輸出係經施用至該第一上拉電晶體PU1和該第一下拉電晶體PD1之閘極。
該第二上拉電晶體PU2之源極係經連接至該第 八接觸點314。此外，該第八接觸點314係經連接至該電源供應節點VDD。該第二下拉電晶體PD2之源極以及該驅動電晶體DT之源極係經連接至該第十三接觸點324。此外，該第十三接觸點324係經連接至該接地節點VSS。
該第二選擇電晶體PS2係經形成於該第五及第六 有源鰭片F5及F6和該第三閘極電極G3之交叉口而該通路電晶體PT係經形成於該第七至第九有源鰭片F7至F9和該第四閘極電極G4之交叉口。
該第二選擇電晶體PS2之源極係經連接至該第九接觸點316。該第九接觸點316係經連接至該互補位元線BLb。該第二選擇電晶體PS2之汲極係經連接至該第十四接觸點326。如上所述，該第十四接觸點326係經由該第四有源鰭片F4而連接至該第七接觸點312，該第二選擇電晶體PS2之輸出係經施用至該第一上拉電晶體PU1和該第一下拉電晶體PD1之閘極。同時，如所示，該第三閘極電極G3係經連接至該第十接觸點318。該第十接觸點318係經連接至該寫入字元位WWL。換句話說，該第十接觸點318和該第四接觸點306係經彼此電性連接。
該通路電晶體PT之源極係經連接至該第十一接觸點320。該第十一接觸點320係經連接至該讀取位元線RBL。該通路電晶體PT之汲極係經連接至該驅動電晶體DT 之汲極。
該第四閘極電極G4係經連接至該第十二接觸點322。該第十二接觸點322係經連接至該讀取字元線RWL。在本實施態樣中，該第一SRAM記憶單元區SMC1和該第二SRAM記憶單元區SMC2係共用該第十二接觸點322和該第十三接觸點324，但該示範性實施態樣之面向並不限於此。例如，在某些其它實施態樣中，該第一SRAM記憶單元區SMC1和該第二SRAM記憶單元區SMC2並不共用一接觸點，卻是經由分別的接觸點各別連接至該讀取字元線RWL和該接地節點VSS。
同時，該驅動電晶體DT和該通路電晶體PT係藉由三個有源鰭片F7至F9所形成，該第二下拉電晶體PD2和該第二選擇電晶體PS2係由二個有源鰭片F5及F6所形成，而該第二上拉電晶體PU2係由一個有源鰭片F4所形成。因此，該驅動電晶體DT和該通路電晶體PT在尺寸上係比該第二下拉電晶體PD2和該第二選擇電晶體PS2來得大，而該第二下拉電晶體PD2和該第二選擇電晶體PS2在尺寸上係比該第二上拉電晶體PU2來得大。換句話說，在本實施態樣中，形成於該第一SRAM記憶單元區SMC1和該第二SRAM記憶單元區SMC2間之邊界處的電晶體尺寸會比於座落於遠離該第一SRAM記憶單元區SMC1和該第二SRAM記憶單元區SMC2間之邊界處的電晶體尺寸來得大。
包括於依據上述實施態樣之半導體裝置1至10中之電晶體之至少一者係被應用為圖22至圖23中所示之六個 電晶體中之至少一者。
接著，依據第十三和第十四實施態樣之半導體裝置將參照圖24和圖25而被敘述。
圖24說明依據第十三實施態樣之半導體裝置，而圖25說明依據第十四實施態樣之半導體裝置。以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
首先，參照圖24，依據第十三實施態樣之半導體裝置13係包括一邏輯區域410以及一SRAM形成區域420。一第一電晶體411係經配置於該邏輯區域410上而一第二電晶體421係經配置於該SRAM形成區域420上。
接著，參照圖25，依據第十四實施態樣之半導體裝置14係包括一邏輯區域410，而且彼此相異之第三及第四電晶體412及422係經配置於該邏輯區域410中。同時，雖然並未個別地顯示，彼此相異之第三及第四電晶體412及422也被配置於一SRAM形成區域中。
此處，該第一電晶體411係依據上述實施態樣之半導體裝置1至10當中之一者，而該第二電晶體421係依據上述實施態樣之半導體裝置1至12當中之一者。例如，該第一電晶體411係圖1中所示之半導體裝置1，而該第二電晶體421係圖22中所示之半導體裝置12。
同時，該第三電晶體412係依據上述實施態樣之半導體裝置1至10當中之一者，而該第四電晶體422係依據上述實施態樣之半導體裝置1至10當中之一者。
在圖24中，該邏輯區域410以及該SRAM形成區 域420係例證，但該示範性實施態樣之面向並不限於此。例如，該示範性實施態樣也應用於該邏輯區域410以及用於形成其它類型記憶(例如：DRAM、MRAM、RRAM、PRAM等等)之區域。圖26係一包括依據示範性實施態樣之半導體裝置之無線通訊裝置的方塊流程圖。
參照圖26，該無線通訊裝置900係一行動電話、 智慧型手機、電話聽筒、個人數位助理(PDA)、筆記型電腦、電動遊戲套組或其它類型之裝置。該無線通訊裝置900係採用分碼多工存取(CDMA)、分時多工存取(TDMA)，例如：全球行動通訊系統(GSM)，或是其它類型的無線通訊標準。
該無線通訊裝置900憑藉一接收路徑以及一傳輸 路徑而提供雙向型通訊。在該接收路徑上，由一或多個基地台所傳送之訊號係由一天線911接收或是提供給一接收器(RCVR)913。該接收器913係條件化或是數位化該經接收之訊號且提供樣本予一數位區段920用以進一步處理。在該傳輸路徑上，一傳送器(TMTR)915係接收由該數位區段920傳送而來的資料，處理且條件化該資料且產生經由該天線911擬被傳送至一或多個基地台之調變訊號。
該數位區段920係由一或多個數位訊號處理器 (DSPs)、微處理器或是精簡指令集電腦(RISC)來執行。該數位區段920係經製造於一或多個特定用途積體電路(ASICs)或是其它類型的IC之上。
該數位區段920係包括，例如：各種處理器和界 面單元，如：一數據機處理器934，視訊處理器922，應用處理器924，顯示處理器928，控制器/多核心處理器926，中央處理單元930以及外部匯流排界面(EBI)932。
該視訊處理器922係執行圖表應用的處理。一般 地，該視訊處理器922係包括任意數個處理單元或是任意數組之圖表操作的模組。該視訊處理器922之特殊部份係由韌體及/或軟體所實施。例如，一控制器係由用於執行上述功能(例如，步驟、功能等等)之韌體及/或軟體模組所實施。 韌體及/或軟體碼係被儲存於一記憶體中或是由一處理器(例如，多核心處理器926)執行。該記憶體係被實施於該處理器之內部或外部。
該視訊處理器922係執行軟體界面，例如：開放 圖形程式館(open graphic library；OpenGL)或是Direct3D。 該中央處理單元930係伴隨該視訊處理器922執行一系列圖形處理操作。該控制器/多核心處理器926，包括至少二核心，係藉由該控制器/多核心處理器926依據擬被處理之工作量而分派工作量予至少二核心且係同時處理相對應的工作量。
在該經說明之實施態樣中，該應用處理器924係 經舉例為該數位區段920之部件，但該示範性實施態樣之面向並不限於此。在某些實施態樣中，該數位區段920係被併入一應用處理器924或是一應用晶片。
該數據機處理器934係執行在資料於接收器913、 傳送器915和數位區段920之間傳送期間所需的操作。該顯 示處理器928係執行用於驅動該顯示器910所需的操作。
依據上述實施態樣之半導體裝置1至14係被使用為快取記憶體或是緩衝記憶體經使用於執行處理器922、924、926、928、930及934之操作。
接著，將參照圖27敘述一包括依據某些實施態樣之半導體裝置的計算系統。
圖27係一包括依據示範性實施態樣之半導體裝置之計算系統的方塊流程圖。
參照圖27，該計算系統1000係包括一中央處理單元(CPU)1002、一系統記憶體1004、一圖形系統1010以及一顯示器1006。
該CPU1002係執行所需用於驅動該計算系統1000之操作。該系統記憶體1004係經構形以儲存資料。該系統記憶體1004係儲存由CPU1002處理過的資料。該系統記憶體1004係作用為CPU1002之工作記憶體。該系統記憶體1004係包括一或多個揮發記憶體裝置，例如：雙倍資料傳輸率同步動態隨機存取記憶體(double data rate static dynamic random access memory；DDR SDRAM)或是單倍資料傳輸率同步動態隨機存取記憶體(single data rate static dynamic random access memory；SDR SDRAM)，及/或一或多個非揮發記憶體裝置，例如：電子可抹除式可規劃唯讀記憶體(electrical erasable programmable ROM；EEPROM)或是快閃記憶體。
依據上述實施態樣之半導體裝置1至14中之一者 係被應用為該系統記憶體1004之一部件。
該圖形系統1010係包括一圖形處理單元 (GPU)1011、一圖形記憶體1012、一顯示器控制器1013、一圖形界面1014以及一圖形記憶體控制器1015。
該GPU1011係執行所需用於該計算系統1000之 圖形操作。詳細地，該GPU1011係組合包括一或多個頂頭之圖元且使用該經組合之圖元來執行演繹。
該圖形記憶體1012係儲存由該GPU1011處理之 圖形資料或是儲存由GPU1011所提供之資料。另擇地，該圖形記憶體1012係作用為GPU1011之工作記憶體。依據上述實施態樣之半導體裝置1至6中之一者係被應用為該圖形記憶體1012之一部件。
該顯示器控制器1013係控制該顯示器1006以顯 示一經呈現之圖象架構。
該圖形界面1014係界於CPU1002和GPU1011之 間，而該圖形記憶體控制器1015係提供在該系統記憶體1004及GPU1011之間的記憶體存取。
雖然並未顯示於圖27中，該計算系統1000係包括 至少一輸入裝置，例如：按鈕，觸控螢幕，麥克風等等，及/或至少一輸出裝置，例如：揚聲器等等。該計算系統1000係進一步包括一用於和一外部裝置藉由一有線或無線的方式交換資料之界面裝置。該界面裝置係包括一天線或是一有線/無線收發器等等。
依據實施態樣，該計算系統1000係一隨意計算系 統，：一行動電話、智慧型手機、個人數位助理(PDA)、桌上型電腦、筆記型電腦、平板電腦等等。
接著，將參照圖28敘述包括一依據實施態樣之半導體裝置的電子系統。
圖28係一包括依據實施態樣之半導體裝置之電子系統的方塊流程圖。
參照圖28，該電子系統1100係包括一控制器1110、一輸入/輸出裝置(I/O)1120、一記憶體裝置1130、一界面1140以及一匯流排1150。該控制器1110、該I/O1120、該記憶體裝置1130及/或該界面1140係此經由該匯流排1150而互相連接。該匯流排1150相對應於路徑經由其資料移動。
該控制器1110係包括至少一微處理器、一數位訊號處理器、一微控制器以及能夠執行和這些元件相似功能的邏輯元件。該I/O1120係包括一小型鍵盤、一鍵盤、一顯示裝置等等。該記憶裝置1130係儲存資料及/或指令。該界面1140係執行傳送資料至一通訊網路或是由該通訊網路接收資料之功能。該界面1140係有線的或是無線的。例如，該界面1140係包括一天線及/或一有線/無線收發器等等。
雖然沒有顯示，該電子系統1100係進一步包括高速DRAM及/或SRAM作為工作記憶體用以改善該控制器1110的操作。此處，作為工作記憶體，依據某些實施態樣之半導體裝置1至6中之一者係被應用。此外，依據某些實施態樣之半導體裝置1至14中之一者係被製備於於該記憶體裝置1130中或是被製備為該控制器1110或是該I/O1120中 之某些部件。
該電子系統1100係被施用至一個人數位助理(PDA)、一手提式電腦、一平板電腦、一無線電話、一行動電話、一數位音樂撥放器、一記憶卡、或是可以在一無線環境中傳送及/或接收訊息之任何型式的電子裝置。
圖29至31係說明依據某些實施態樣之半導體裝置可應用於其中的示範性半導體系統。
圖29說明一範例，其中一依據實施態樣之半導體裝置係經應用至一平板電腦1200，圖30說明一範例，其中一依據實施態樣之半導體裝置係經應用至一筆記型電腦1300，而圖31說明一範例，其中一依據實施態樣之半導體裝置係經應用至一智慧型手機1400。依據某些實施態樣之半導體裝置1至14中之至少一者可被應用至一平板電腦、一筆記型電腦、一智慧型手機等等。
該技術領域中具有通常知識者所明白的，依據某些實施態樣之半導體裝置也可應用至其它此處未說明的IC裝置。
也就是說，在該經說明之實施態樣中，只有提出平板電腦1200、筆記型電腦1300和智慧型手機1400做為依據本實施態樣之半導體系統的示範，但並不限於此。
在某些實施態樣中，該半導體系統可被實施為一電腦、一超級移動個人電腦(ultra mobile personal computer；UMPC)、一工作站、一小筆電、一個人數位助理(PDA)、一筆記型電腦、一無線電話、一行動電話、一電子書刊、一 行動多媒體撥放器(PMP)、一行動遊戲機、一導航裝置、一黑盒子、一數位相機、一3D電視、一數位錄音機、一數位音放器、一數位圖像記綠器、一數位圖像撥放器、一數位錄影機、一數位影像撥放器等等。
接著，將參照圖32至34敘述一用以製造依據某些實施態樣之半導體裝置的方法。
圖32至34說明在一用以製造依據某些實施態樣之半導體裝置的方法中的中間程序步驟。
首先，參照圖32，一閘極絕緣層40以及一閘極電極50係相繼形成於有源鰭片F上。接著，一蝕刻終止層80係經形成於該第二電晶體TR2之閘極電極50的一側，該處係一延伸雜質區域擬被形成。在某些實施態樣中，該閘極電極50之二側上的間隔件60係和該蝕刻終止層80同時形成。因此，當該間隔件60係由例如氮化物層所形成時，該蝕刻終止層80也是由氮化物層所形成。
接著，溝槽19係藉由使用該經形成之間隔件60、該閘極電極50以及該蝕刻終止層80作為遮罩蝕刻該有源鰭片F而形成。因此，如圖32中所示，該溝槽19係經形成於該閘極電極50之鄰近處或是該蝕刻終止層80之鄰近處。
接著，該磊晶層20係藉由使用例如磊晶生成方法而形成於該溝槽19中。因此，該磊晶層20係填充該溝槽19之內側且係經形成一足夠長的時間。此處，該磊晶層20之上表面變得比該閘極電極50之下表面來得高。同時，該磊晶層20並不會被形成於該間隔件60、該閘極電極50和該蝕 刻終止層80形成之區域。
接著，參照圖33，一雜質擴散方法係經由使用該 閘極電極50和該蝕刻終止層80作為遮罩而執行於該有源鰭片F上。在某些實施態樣中，該雜質擴散方法係包括圖33中所示之第一擴散方法和圖34中所示之第二擴散方法。
首先，經由圖33中所示之第一擴散方法，雜質係 經擴散至該磊晶層20中。此處，該雜質並不擴散至該具有蝕刻終止層80之有源鰭片F中。在某些實施態樣中，該第一擴散方法係包括一離子植入程序以利用第一能量將離子植入該有源鰭片F中，但該示範性實施態樣之面向並不限於此。
接著，參照圖34A，在曝出該蝕刻終止層80之遮 罩MS形成之後，該雜質係經由該第二擴散方法擴散至該有源鰭片F內。此處，該雜質係深沈地擴散至該有源鰭片F內，如圖34所示。在某些實施態樣中，該第二擴散方法係包括一離子植入程序以利用第二能量將離子植入該有源鰭片F中，，該第二能量係比在第一擴散方法中所使用之第一能量來得強，但該示範性實施態樣之面向並不限於此。
之後，如圖34B所示，該遮罩MS係經移除，而一中間層介電層(ILD)340係經形成。該ILD340係經蝕刻以形成接觸孔曝露出該第一雜質區域42以及該第二雜質區域44之末端。接觸點(或是接觸插塞)70及90係經各別形成於該接觸孔且各別電性地連接至該第一和該第二雜質區域42及44。因此，圖2A中所示之半導體裝置1係經製成。將被了解的是， 圖2A以及其它示範性實施態樣之圖式並未顯示該ILD層僅是為了易於敘述。同時，圖6所示之該半導體裝置2係藉由在圖34A所示之方法之後且在圖34B所示之方法之前移除該蝕刻終止層80而製成。
接著，將參照圖35A至35B敘述一用以製造依據某些其它實施態樣之半導體裝置的方法。
圖35A說明在一用以製造依據某些其它實施態樣之半導體裝置的方法中的中間程序步驟。
參照圖35A，在用以製造依據該實施態樣之半導體裝置的方法中，當該閘極電極50經形成於該有源鰭片F上時，一虛擬閘極電極52也經形成。接著，一蝕刻終止層80係經形成於該虛擬閘極電極52和該有源鰭片F上。詳細地，如圖35A中所示，該蝕刻終止層80係經形成以致於該蝕刻終止層80之末端係經配置於該虛擬閘極電極52之中央。
如同在先前之實施態樣中，在該溝槽19形成之後而一磊晶層20係經形成於該溝槽19中，而一雜質擴散方法係經執行。接著，該雜質擴散方法係再度經執行於該蝕刻終止層80係經移除之有源鰭片F的表面。接著，圖8中所示之雜質區域42及44係經形成。該遮罩MS係經移除，而一ILD350係經形成。該ILD350係經蝕刻以形成接觸孔曝露出該第一雜質區域42、該第二亞雜質區域44b、該第一亞雜質區域44b(於該第二雜質區域44之近末端部份)以及該第二雜質區域44之末端部份。接觸點(或是接觸插塞)70、352、354以及90係各別形成於該接觸孔中。接觸點70、352、354以 及90係各別電性地連接至該第一雜質區域42、該第二亞雜質區域44b、該第一亞雜質區域44a以及該第二雜質區域之數位部份。一配線356也經形成於該電性連接接觸點352及354之ILD350上。如同將被了解的，接觸點352及354和配線356形成該連接線92。連接線92將該第一亞雜質區域44a電性連接至該第二亞雜質區域44b，藉此製造圖8中所示之半導體裝置3。
接著，將參照圖36敘述一用以製造依據某些其它實施態樣之半導體裝置的方法。
圖36說明在一用以製造依據某些其它實施態樣之半導體裝置的方法中的中間程序步驟。以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
參照圖36，在用以製造依據該實施態樣之半導體裝置的方法中，當該閘極電極50經形成於該有源鰭片F上時，第一和第二虛擬閘極電極52及54也經形成。接著，一蝕刻終止層80係經配置於該第二虛擬閘極電極54上，但不配置於該第一虛擬閘極電極52上。詳細地，如圖36中所示，該蝕刻終止層80係經形成以致於該蝕刻終止層80之末端係經配置於該第一虛擬閘極電極52和該第二虛擬閘極電極54之間。
此外，在如同上述實施態樣之方式中，一溝槽19係經形成且一磊晶層20係經形成於該溝槽19中，接續執行一雜質擴散方法。接著，該雜質擴散方法係再度經執行於該蝕刻終止層80係經移除之有源鰭片F的表面。接著，圖11 中所示之雜質區域42及44係經形成。之後，一ILD層、接觸點以及一用以電性連接該第一亞雜質區域44a和該第二亞雜質區域44b之連接線係經形成，藉此製造圖11中所示之半導體裝置3。
同時，如上所述，如果部份之蝕刻終止層80係因 在移除蝕刻終止層80時遮罩的錯置而受到損傷，該具有如同圖12所示之半導體裝置5之外形的半導體裝置係經製備。
接著，將參照圖37敘述一用以製造依據某些其它實施態樣之半導體裝置的方法。
圖37說明在一用以製造依據某些其它實施態樣之半導體裝置的方法中的中間程序步驟。以下敘述將著重於本實施態樣和先前實施態樣之間的差別。
如圖37中所示，當蝕刻終止層80係於該蝕刻終止層(圖36之80)之一末端係經配置於該第一和該第二虛擬閘極電極52及54之間的狀態下經移除，部份的蝕刻終止層80係基於一遮罩的錯置而存留未被移除。所存留之蝕刻終止層80係掩蓋該未被曝露之有源鰭片F的表面，以致於圖13中所示之雜質區域係經形成於該具有蝕刻終止層80形成於其上之有源鰭片F中。換句話說，相互隔開來之虛擬雜質區域48a及48b係經形成於該第一虛擬電晶體DTR1和該第二虛擬電晶體DTR2之間。
雖然特定顯示示範性實施態樣且參照其例示實施態樣而敘述，該技術領域中具有通常知識者將了解的是， 各種形式上和細節上的各種變化將在不偏離由以下申請專利範圍所界定之本發明概念和範圍的情形下發生。藉此所要求的是，以各種面向來思考本實施態樣為用以說明的而非限制性的，作為所附申請專利範圍之參考，而不是將先前敘述作為指示本發明的範圍。
1‧‧‧半導體裝置
19‧‧‧溝槽
20‧‧‧磊晶層
30‧‧‧雜質區域
40‧‧‧閘極絕緣層
42‧‧‧第一雜質區域
44‧‧‧第二雜質區域
50‧‧‧閘極電極
60‧‧‧間隔件
70‧‧‧第一接觸點
80‧‧‧蝕刻終止層
90‧‧‧第二接觸點
BR‧‧‧鎮流電阻
F‧‧‧有源鰭片
S1‧‧‧上表面
S2‧‧‧上表面
TR1‧‧‧第一電晶體
TR2‧‧‧第二電晶體
W1‧‧‧寬度
W2‧‧‧寬度

Claims (30)

  1. 一種半導體裝置，其包含：至少一有源鰭片自一基材突出；一第一閘極電極橫越該有源鰭片；一第一雜質區域形成於該有源鰭片上該第一閘極電極之一第一側處，該第一雜質區域之至少一部份係形成於該有源鰭片上的一第一磊晶層部份中；而且一第二雜質區域係形成於該有源鰭片上該第一閘極電極之一第二側處，該第二雜質區域具有至少一部份不形成於一磊晶層中。
  2. 如請求項第1項之半導體裝置，其中該第二雜質區域之整體係不形成於一磊晶層中。
  3. 如請求項第2項之半導體裝置，其中該第二雜質區域具有一上表面位於被閘極電極橫越之有源鰭片之一部份的一上表面相同高度。
  4. 如請求項第3項之半導體裝置，其中該第二雜質區域在該有源鰭片之縱向方向上具有比該第一雜質區域大的寬度。
  5. 如請求項第4項之半導體裝置，其進一步包含：一第一接觸點電性地連接至該第一雜質區域；以及一第二接觸點電性地連接至該第二雜質區域相對於該第一閘極電極之一末端。
  6. 如請求項第4項之半導體裝置，其中該第一雜質區域之 上表面係高於被閘極電極橫越之有源鰭片之該部份的該上表面。
  7. 如請求項第1項之半導體裝置，其進一步包含：一第二閘極電極橫越該有源鰭片；以及一第三雜質區域形成於該有源鰭片上該第二閘極電極之一第一側處；而且其中該第一雜質區域係經形成於該有源鰭片上該第二閘極電極之一第二側處。
  8. 如請求項第1項之半導體裝置，其進一步包含：一第二閘極電極橫越該有源鰭片；一第三雜質區域形成於該有源鰭片上該第二閘極電極之一第一側處和該第一閘極電極之一第二側處；且其中該第二雜質區域係經形成於該有源鰭片上該第二閘極電極之一第二側處。
  9. 如請求項第8項之半導體裝置，其進一步包含：一導體電性連接該等第二及第三雜質區域。
  10. 如請求項第1項之半導體裝置，其中該第二雜質區域包括一第一部份和第二部份，該第一部份係形成於一第二磊晶層部份中，而該第二部份不形成於一磊晶層中。
  11. 如請求項第10項之半導體裝置，其中該第二雜質區域在該有源鰭片之縱向方向上具有比該第一雜質區域大的寬度。
  12. 如請求項第11項之半導體裝置，其中該第一部份係於該 第二雜質區域相對於該第一閘極電極之末端處。
  13. 如請求項第12項之半導體裝置，其進一步包含：一第一接觸點電性地連接至該第一雜質區域；以及一第二接觸點電性地連接至該第二雜質區域之第一部份。
  14. 如請求項第12項之半導體裝置，其中該第一部份之一上表面係高於被該第一閘極電極橫越之該有源鰭片的該上表面。
  15. 如請求項第14項之半導體裝置，其中該第一雜質區域之一上表面係高於被該第一閘極電極橫越之該有源鰭片的該上表面。
  16. 如請求項第12項之半導體裝置，其中該第一雜質區域之該上表面以及該第一部份的該上表面係於相同高度。
  17. 如請求項第12項之半導體裝置，其中該第二雜質區域包括一第三部份，該第三部份係位於該第二雜質區域相對於該第一閘極電極之一近端處，且該第三部份係形成於有源鰭片上之一第三磊晶層部份內。
  18. 如請求項第17項之半導體裝置，其中該第一部份之一上表面以及該第三部份之一上表面係位於相同高度。
  19. 如請求項第17項之半導體裝置，其中該第一部份之一上表面係高於被該第一閘極電極橫越之該有源鰭片的該上表面，且該第三部份之一上表面係高於被該第一閘極電極橫越之該有源鰭片的該上表面。
  20. 如請求項第12項之半導體裝置，其進一步包含： 一蝕刻終止層形成於該第二部份之上。
  21. 如請求項第12項之半導體裝置，其中該第一部份之一上表面以及該被第一閘極電極橫越之有源鰭片的一上表面係位於相同高度。
  22. 如請求項第12項之半導體裝置，其進一步包含：一第二閘極電極橫越該有源鰭片；一第三雜質區域形成於該有源鰭片上該第二閘極電極之一第一側處；且其中該第一雜質區域係經形成於該有源鰭片上該第二閘極電極之一第二側處。
  23. 如請求項第12項之半導體裝置，其進一步包含：一第二閘極電極橫越該有源鰭片；一第三雜質區域形成於該有源鰭片上該第二閘極電極之一第一側處以及該第一閘極電極之該第二側處；且其中該第二雜質區域係形成於該有源鰭片上該第二閘極電極之一第二側處。
  24. 如請求項第23項之半導體裝置，其進一步包含：一導體電性地連接該等第二及第三雜質區域。
  25. 如請求項第11項之半導體裝置，其中該第一部份係位於該第二雜質區域相對於該第一閘極電極之一近端處。
  26. 如請求項第25項之半導體裝置，其中該第一部份之一上表面係高於被該第一閘極電極橫越之該有源鰭片的一上表面。
  27. 如請求項第26項之半導體裝置，其中該第一部份之該上表面以及該第一雜質區域之一上表面係具有相同高度。
  28. 一種用於製造一半導體裝置之方法，其包含以下步驟：形成一第一閘極電極橫越自一基材突出之一有源鰭片，該第一閘極電極具有一第一側和一第二側；形成一蝕刻終止層於該有源鰭片上於該第一閘極電極之第二側處；蝕刻該有源鰭片以形成一第一溝槽於該有源鰭片內該第一閘極電極之第一側處，使用該第一閘極電極和該蝕刻終止層作為遮罩形成一磊晶層於該有源鰭片上，以致於一第一磊晶層部份填充了該第一溝槽；進行摻雜操作以於第一磊晶層部份之一部份形成一第一雜質區域，且於該第一閘極電極之第二側處之該有源鰭片中形成一第二雜質區域。
  29. 如請求第28項之方法，其進一步包含以下步驟：形成一絕緣層於該基材上；形成第一及第二接觸孔於該絕緣層中，該第一接觸孔曝露出該第一雜質區域之一部份而該第二接觸孔曝露出該第二雜質區域之一部份；且分別於該等第一及第二接觸孔中形成第一和第二接觸點，以致於該第一接觸點係電性地連接至該第一雜質區域，且該第二接觸點係電性地連接至該第二雜質區 域。
  30. 如請求第28項之方法，其中該蝕刻終止層曝露出該有源鰭片之一第一部份於該第一閘極電極之一第二側處；該蝕刻於該第一部份中形成一第二溝槽；形成一磊晶層於該第二溝槽中形成一第二磊晶層部份；且進行於該第二磊晶層部份中形成該第二雜質區域的部份。
TW103107676A 2013-04-10 2014-03-06 半導體裝置及其製造方法 TWI624061B (zh)

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