JP2014207445A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板から突出して第１方向に延長されるアクティブフィン、前記アクティブフィン上に前記第１方向と交差する第２方向に延長されるゲート電極、前記ゲート電極の一側に配置された前記アクティブフィン上に形成された第１不純物領域と、前記ゲート電極の他側に配置された前記アクティブフィン上に形成された第２不純物領域と、を含み、前記第１不純物領域及び第２不純物領域のうち少なくとも一つは拡張された不純物領域であり、前記拡張された不純物領域の上面一部は、その上部に前記ゲート電極が配置された前記アクティブフィンの上面と実質的に同じ高さに形成される。
【選択図】 図２ａ

Description

本発明は半導体装置及びその製造方法に関する。
最近の半導体装置は低電圧で高速動作ができる方向に発展しつつあり、半導体装置の製造方法は集積度が向上する方向に発展している。
このように向上した装置の集積度は半導体装置中の一つである電界効果トランジスタ（ＦＥＴ）に短チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）などを引き起こす。したがって、これを解消するため、３次元の空間構造でチャネルが形成されるピン電界効果トランジスタ（Ｆｉｎ ＦＥＴ）に対する研究が活発に行われている。
米国特許公開第２０１０／０２０７１６１号公報 米国特許公開第２００８／０２７７７２９号公報
本発明が解決しようとする技術的課題は、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）動作が可能であり、かつ信頼性が向上した半導体装置を提供することにある。
本発明が解決しようとする他の技術的課題は、ＥＳＤ動作が可能であり、かつ信頼性が向上した半導体装置の製造方法を提供することにある。
本発明の技術的課題は、上述した技術的課題に制限されず、言及されていないまた他の技術的課題は次の記載から当業者に明確に理解できるであろう。
前記技術的課題を達成するための本発明の一実施形態による半導体装置は、基板から突出して第１方向に延長されるアクティブフィン、前記アクティブフィン上に前記第１方向と交差する第２方向に延長されるゲート電極、前記ゲート電極の一側に配置された前記アクティブフィン上に形成された第１不純物領域と、前記ゲート電極の他側に配置された前記アクティブフィン上に形成された第２不純物領域を含み、前記第１不純物領域及び第２不純物領域のうち少なくとも一つは拡張された（ｅｘｔｅｎｄｅｄ）不純物領域であり、前記拡張された不純物領域の上面一部は、その上部に前記ゲート電極が配置された前記アクティブフィンの上面と実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）同じ高さに形成される。
前記技術的課題を達成するための本発明の他の実施形態による半導体装置は、基板から突出して第１方向に延長されるアクティブフィン、前記アクティブフィン上に前記第１方向と交差する第２方向に延長されるゲート電極、前記ゲート電極の両側に形成されたトレンチを満たすエピタキシャル層、前記ゲート電極の一側に配置され、前記エピタキシャル層内に形成された第１不純物領域と、前記ゲート電極の他側に配置され、前記エクティブピン内に形成された第２不純物領域と、を含む。
前記技術的課題を達成するための本発明のまた他の実施形態による半導体装置は、基板から突出して第１方向に延長されるアクティブフィン、前記アクティブフィン上に前記第１方向と交差する第２方向に延長されるゲート電極、前記ゲート電極と並ぶように前記第２方向に延長されるダミーゲート電極、前記ゲート電極の一側に配置された第１不純物領域、前記ゲート電極と前記ダミーゲート電極との間に配置された第２不純物領域と、前記ダミーゲート電極の他側に配置された第３不純物領域を含み、前記第１不純物領域及び第２不純物領域の上面の高さは前記第３不純物領域の上面高さと異なる。
前記他の技術的課題を達成するための本発明の一実施形態による半導体装置の製造方法は、基板から突出して第１方向に延長されるアクティブフィン上に、前記第１方向と交差する第２方向に延長されるゲート電極を形成し、前記ゲート電極の一側にエッチング防止膜を形成し、前記ゲート電極と前記エッチング防止膜をマスクで前記アクティブフィンをエッチングしてトレンチを形成し、エピタキシャル成長工程により前記トレンチを満たすエピタキシャル層を形成し、前記ゲート電極と前記エッチング防止膜をマスクで前記アクティブフィンに対して不純物拡散工程を行うことを含む。
その他実施形態の具体的な内容は詳細な説明及び図面に含まれている。
本発明の第１実施形態による半導体装置の概念的なレイアウト図。 図１のＡ１−Ａ１線に沿って切断した断面図。 図１のＡ２−Ａ２線に沿って切断した断面図。 本発明の第１実施形態による半導体装置を説明するための回路図。 本発明の第１実施形態による半導体装置の動作を示すグラフ。 本発明の第２実施形態による半導体装置の概念的なレイアウト図。 図５のＢ−Ｂ線に沿って切断した断面図。 本発明の第３実施形態による半導体装置の概念的なレイアウト図。 図７のＣ−Ｃ線に沿って切断した断面図。 本発明の第３実施形態による半導体装置を説明するための回路図。 本発明の第４実施形態による半導体装置の概念的なレイアウト図。 図１０のＤ−Ｄ線に沿って切断した断面図。 本発明の第５実施形態による半導体装置の断面図。 本発明の第６実施形態による半導体装置の断面図。 本発明の第７実施形態による半導体装置の断面図。 本発明の第８実施形態による半導体装置の概念的なレイアウト図。 図１５のＥ−Ｅ線に沿って切断した断面図。 本発明の第８実施形態による半導体装置を説明するための回路図。 本発明の第９実施形態による半導体装置を説明するための回路図。 本発明の第１０実施形態による半導体装置の概念的なレイアウト図。 図１９ａのＧ−Ｇ線に沿って切断した断面図。 本発明の第１１実施形態による半導体装置を説明するための回路図。 本発明の第１１実施形態による半導体装置を説明するためのレイアウト図。 本発明の第１２実施形態による半導体装置の概念図。 図２１の第１ＳＲＡＭメモリセルの回路図。 図２１の第１ＳＲＡＭメモリセルのレイアウト図。 本発明の第１３実施形態による半導体装置を説明するための図。 本発明の第１４実施形態による半導体装置を説明するための図。 本発明の実施形態による半導体装置を含む無線通信デバイスを示すブロック図。 本発明の実施形態による半導体装置を含むコンピュータシステムを示すブロック図。 本発明の実施形態による半導体装置を含む電子システムのブロック図。 本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システム。 本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システム。 本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システム。 本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図。 本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図。 本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図。 本発明の他のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図。 本発明のまた他のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図。 本発明のまた他のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図。
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲によってのみ定義される。図面に表示する構成要素のサイズおよび相対的なサイズは説明を明瞭するため、誇張したものであり得る。明細書全体にかけて同一参照符号は同一構成要素を指称し、「および／または」は、言及されたアイテムのそれぞれおよび一つ以上のすべての組合せを含む。
素子（ｅｌｅｍｅｎｔｓ）または層が他の素子または層の「上（ｏｎ）」と指称された場合、他の素子の真上にまたは中間に他の層または他の素子を介在する場合のすべてを含む。 反面、素子が「直接の上（ｄｉｒｅｃｔｌｙ ｏｎ）」または「真上」と指称される場合は、中間に他の素子または層を介在しないことを示す。
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは図面に示すように一つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用され得る。空間的に相対的な用語は、図面に図示する方向に加え、使用時または動作時の素子の互いに異なる方向を含む用語として理解しなければならない。例えば、図面に図示する素子をひっくり返す場合、他の素子の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」と記述された素子は他の素子の「上（ａｂｏｖｅ）」に置かれる。したがって、例示的な用語である「下」は下と上の方向をすべて含み得る。素子は他の方向にも配向し得、これにより空間的に相対的な用語は配向により解釈される。
本明細書で使用された用語は、実施例について説明するためであり、本発明を制限しようとするものではない。本明細書で、単数型は特別に言及しない限り複数型も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ及びｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素の他、一つ以上の他の構成要素の存在または追加を排除しない。
第１、第２などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要であり得ることは勿論である。
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用され得る。また一般に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的にまたは過度に解釈しない。
以下、図１ないし図４を参照して本発明の第１実施形態による半導体装置について説明する。
図１は、本発明の第１実施形態による半導体装置の概念的なレイアウト図である。図２ａは、図１のＡ１−Ａ１線に沿って切断した断面図である。図２ｂは、図１のＡ２−Ａ２線に沿って切断した断面図である。図３は、本発明の第１実施形態による半導体装置を説明するための回路図である。図４は、本発明の第１実施形態による半導体装置の動作を示すグラフである。
先ず、図１乃至図２ｂを参照すると、半導体装置１は、アクティブフィンＦ、ゲート電極５０、第１不純物領域４２、第２不純物領域４４を含む。
アクティブフィンＦは、基板ＳＢから突出した形状で形成され、第１方向（例えば、Ｘ方向）に延長されうる。ここで、アクティブフィンＦは基板ＳＢの一部がエッチングされることによって形成されうる。すなわち、基板ＳＢとアクティブフィンＦは互いに同じ物質を含みうる。しかし、本発明がこれに制限されるものではなく、アクティブフィンＦはこれと他の方法により形成することも可能である。例えば、本発明のいくつかの実施形態で、アクティブフィンＦは基板ＳＢ上に別途のエピタキシャル層を成長させ、成長したエピタキシャル層をエッチングすることによって形成することもできる。
本発明のいくつかの実施形態で、図２ｂに示すように、基板ＳＢ上には深い素子分離膜（ＤＴＩ：Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）（図１９ｂの１１０）で互いに分離されるアクティブベースＡＢが形成され、このようなアクティブベースＡＢ上にアクティブフィンＦが形成されうる。この際、アクティブフィンＦは浅い素子分離膜（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１２０で互いに分離されうる。しかし、本発明がこれに制限されるものではなく、必要に応じてアクティブベースＡＢは省略できる。すなわち、本発明の他のいくつかの実施形態ではアクティブフィンＦを基板ＳＢ上に直接形成することもできる。
本発明のいくつかの実施形態で、アクティブフィンＦは図示するように２個ずつグループにして形成されうる。すなわち、一つのアクティブベースＡＢ上には二つのアクティブフィンＦが形成されうる。アクティブフィンＦの形状がこのような形状であるのは、二つのダミースペーサを利用してアクティブベースＡＢをエッチングすることによってアクティブフィンＦが形成されるからである。しかし、本発明がこれに制限されるものではなく、アクティブフィンＦの配置形態はいくらでも変形できる。
図面ではアクティブフィンＦの断面形状が上部から下部に行くほどその幅が広くなるテーパード（ｔａｐｅｒｅｄ）形状として示しているが、本発明がこのような形状に制限されるものではない。本発明のいくつかの実施形態で、アクティブフィンＦの断面形状は四角形に変形され得る。また、本発明の他のいくつかの実施形態で、アクティブフィンＦの断面形状は面取り形状でありうる。すなわち、アクティブフィンＦの隅の部分が丸くなった形状でありうる。
基板ＳＢは例えば、半導体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ）基板でありうる。このような基板ＳＢは例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ及びＩｎＰからなる群から選択される一つ以上の半導体材料からなる。アクティブベースＡＢも例えば、半導体材料からなる。本発明のいくつかの実施形態で、基板ＳＢとアクティブベースＡＢは互いに同じ物質を含みうる。
一方、本発明のいくつかの実施形態で、基板Ｓとしては絶縁基板が使用できる。具体的には、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が使用できる。この際、アクティブフィンＦとアクティブベースＡＢは基板ＳＢとして使用される埋没酸化膜上に単結晶シリコンを形成し、単結晶シリコンをパターニングすることによって形成されうる。この場合、アクティブフィンＦとアクティブベースＡＢはエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）でありうる。このようにＳＯＩ基板を利用する場合、半導体装置１の動作過程で遅延時間（ｄｅｌａｙ ｔｉｍｅ）を減らすことができるという長所がある。
ゲート電極５０はアクティブフィンＦと交差する第２方向（例えば、Ｙ方向）に延長して形成されうる。このようなゲート電極５０の下部にはゲート絶縁膜４０が形成されうる。すなわち、アクティブフィンＦとゲート電極５０との間にはゲート絶縁膜４０が配置されうる。このようなゲート絶縁膜４０はゲート電極５０と同じように第２方向（例えば、Ｙ方向）に延長して形成されうる。
このようなゲート絶縁膜４０は例えば、高誘電率を有する物質からなる。本発明のいくつかの実施形態で、ゲート絶縁膜４０は例えば、ＨｆＯ２，Ａｌ２Ｏ３，ＺｒＯ２，ＴａＯ２などの物質からなるが、本発明がこれに制限されるものではない。
詳細に示していないが、ゲート絶縁膜４０とアクティブフィンＦとの間には、ゲート絶縁膜４０とアクティブフィンＦとの間の不良な界面を防止する役割を果たすインターフェース膜が追加でさらに配置することもできる。このような、インターフェース膜は誘電率（ｋ）が９以下である低誘電率物質層、例えば、シリコン酸化膜（ｋは約４）またはシリコン酸窒化膜（酸素原子及び窒素原子含有量によってｋは約４〜８）を含みうる。または、インターフェース膜はシリケートからなることもでき、先に例示した膜の組合せからなることもできる。
ゲート電極５０は、導電性物質を含みうる。本発明のいくつかの実施形態で、ゲート電極５０は導電性が高い金属を含むことができるが、本発明がこれに制限されるものではない。すなわち、本発明の他のいくつかの実施形態で、ゲート電極５０はポリシリコンのような非金属（ｎｏｎ−ｍｅｔａｌ）からなることもできる。
スペーサ６０はゲート電極５０の少なくとも一側に配置されうる。具体的には、スペーサ６０は図２ａに示すようにゲート電極５０の両側に配置されうる。このようなスペーサ６０は窒化膜、酸窒化膜のうち少なくとも一つを含みうる。図２ａではスペーサ６０の一側面を曲線で示しているが、本発明がこれに制限されるものではない。スペーサ６０の形状はこれと異なるようにいくらでも変形できる。例えば、本発明のいくつかの実施形態で、スペーサ６０の形状は図示するものと異なるＩ字型またはＬ字型などに変形できる。
ゲート電極５０の少なくとも一側にはトレンチ１９が配置されうる。具体的には、トレンチ１９は図２ａに示すようにゲート電極５０の両側に配置されうる。このようなトレンチ１９はゲート電極５０の両側に配置されたアクティブフィンＦがエッチングされることによって形成される。
エピタキシャル層２０はトレンチ１９内に形成することができる。具体的には、エピタキシャル層２０はトレンチ１９を満たす形状に形成されうる。本発明のいくつかの実施形態で、エピタキシャル層２０はトレンチ１９を十分に満たすようにトレンチ１９内にエピタキシャル成長工程により形成されうる。したがって、このようなエピタキシャル層２０の上面はトレンチ１９の上面より高く形成されうる。また、本発明のいくつかの実施形態で、エピタキシャル層２０の上面は図２ａに示すようにゲート電極５０の下面より高く形成されうる。
エピタキシャル層２０は第１トランジスタ及び第２トランジスタ（ＴＲ１，ＴＲ２）の動作特性を向上させる役割を果たす。例えば、第１トランジスタ及び第２トランジスタ（ＴＲ１，ＴＲ２）がＮＭＯＳトランジスタである場合、エピタキシャル層２０はチャネルに引張ストレスを印加するための例えば、ＳｉＣのような物質を含みうる。一方、例えば、第１トランジスタ及び第２トランジスタ（ＴＲ１，ＴＲ２）がＰＭＯＳトランジスタである場合、エピタキシャル層２０はチャネルに圧縮ストレスを印加するための例えば、ＳｉＧｅのような物質を含みうる。
不純物領域３０はエピタキシャル層２０の内部またはアクティブフィンＦの内部に形成されうる。以下では、第２トランジスタＴＲ２を基準に本実施形態による不純物領域３０を説明するが、後述する説明はこれと異なるトランジスタ（例えば、ＴＲ１）にも適用できる。
第２トランジスタＴＲ２を構成するゲート電極５０の一側には第１不純物領域４２が配置され、他側には第２不純物領域４４が配置されうる。このような第１不純物領域及び第２不純物領域（４２，４４）は第２トランジスタＴＲ２のソース領域とドレイン領域でありうる。例えば、第１不純物領域及び第２不純物領域（４２，４４）の導電型がＮ型である場合、第２トランジスタＴＲ２はＮＭＯＳトランジスタでありうる。一方、例えば、第１不純物領域及び第２不純物領域（４２，４４）の導電型がＰ型である場合、第２トランジスタＴＲ２はＰＭＯＳトランジスタでありうる。
本発明のいくつかの実施形態で、第１不純物領域４２は第２トランジスタＴＲ２のソース領域であり得、第２不純物領域４４は第２トランジスタＴＲ２のドレイン領域でありうるが、本発明がこれに制限されるものではない。
本実施形態で、第１不純物領域４２はノーマル（ｎｏｒｍａｌ）不純物領域であり、第２不純物領域４４は拡張された（ｅｘｔｅｎｄｅｄ）不純物領域でありうる。すなわち、第２不純物領域４４の第１方向（例えば、Ｘ方向）の幅Ｗ２は第１不純物領域４２の第１方向（例えば、Ｘ方向）の幅（Ｗ１）より大きくてもよい。このように第２不純物領域４４が拡張された不純物領域である場合、第２不純物領域４４はバラスト抵抗（ＢＲ、Ｒｅｓｉｓｔａｎｃｅ）機能を行うことができる。この場合、第１不純物領域４２、アクティブフィンＦ、および第２不純物領域４４からなるＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）の動作によって、第２トランジスタＴＲ２は例えば、第２コンタクト９０に流入する急激なサージ（ｓｕｒｇｅ）を遮断できるＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）機能を行うことができる。これについてのより詳細な説明は後述する。
第２不純物領域４４の一部はエピタキシャル層２０内に形成され、他の一部は図示すようにアクティブフィンＦ内に形成されうる。ここで、アクティブフィンＦ内に形成された第２不純物領域４４の上面Ｓ２は、その上部にゲート電極５０が配置されたアクティブフィンＦの上面Ｓ１と実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）同じ高さに形成されうる。このように、アクティブフィンＦ内に形成された第２不純物領域４４の上面Ｓ２と、その上部にゲート電極５０が配置されたアクティブフィンＦの上面Ｓ１が実質的に同じであるのは、エッチング防止膜８０により該当領域にトレンチ１９とエピタキシャル層２０が形成されないからである。これについてのより詳細な説明は後述する。
一方、エピタキシャル層２０内に形成された第２不純物領域４４の上面は、図示するように、アクティブフィンＦ内に形成された第２不純物領域４４の上面Ｓ２より高く形成されうる。そして、エピタキシャル層２０内に形成された第２不純物領域４４の上面は図示すように、エピタキシャル層２０内に形成された第１不純物領域４２の上面と実質的に同じ高さに形成されうる。すなわち、本実施形態で、第１不純物領域４２と第２不純物領域４４はゲート電極５０の下面より高く形成されたエレベーテッド（ｅｌｅｖａｔｅｄ）不純物領域でありうる。
本発明のいくつかの実施形態で、第１不純物領域及び第２不純物領域（４２，４４）はスペーサ６０とオーバーラップ（ｏｖｅｒｌａｐ）するように形成されうる。具体的には、第１不純物領域及び第２不純物領域（４２，４４）の一部は図示すようにスペーサ６０の下部に押し込まれたタック（ｔｕｃｋ）形状でありうる。しかし、本発明がこれに制限されるものではなく、第１不純物領域及び第２不純物領域（４２，４４）の形状はこれと異なるように変形できる。
エッチング防止膜８０はアクティブフィンＦ内に形成された第２不純物領域４４の上面Ｓ２上に形成されうる。本発明のいくつかの実施形態で、エッチング防止膜８０はスペーサ６０と同じ物質を含みうる。すなわち、例えば、スペーサ６０が窒化膜で形成される場合、エッチング防止膜８０も窒化膜からなる。また、例えば、スペーサ６０が酸窒化膜で形成される場合、エッチング防止膜８０も酸窒化膜からなる。このように、エッチング防止膜８０とスペーサ６０が同じ物質を含むことは、スペーサ６０とエッチング防止膜８０が同時に形成されるからである。しかし、本発明がこれに制限されるものではなく、エッチング防止膜８０の形成方法は多様に変形できる。
具体的には、本発明の他のいくつかの実施形態で、エッチング防止膜８０を詳細に示していないが、ゲート電極５０の上部に形成されるキャッピング膜（ｃａｐｐｉｎｇ ｌａｙｅｒ）と同時に形成されうる。また、本発明のまた他のいくつかの実施形態で、エッチング防止膜８０は図示するトランジスタ（ＴＲ１，ＴＲ２）のような能動素子ではない、受動素子（例えば、抵抗、キャパシタなど）と同時に形成することもできる。
第１コンタクト７０は第１不純物領域４２と電気的に接続されるように形成されうる。第２コンタクト９０は第２不純物領域４４と電気的に接続されるように形成されうる。本発明のいくつかの実施形態で、第１コンタクト７０は例えば、第２トランジスタＴＲ２のソースコンタクトであり、第２コンタクト９０は例えば、第２トランジスタＴＲ２のドレインコンタクトであり得るが、本発明がこれに制限されるものではない。
図示するように、第２コンタクト９０と電気的に接続する第２不純物領域４４はエピタキシャル層２０内に形成されうる。具体的には、第２コンタクト９０と電気的に接続する第２不純物領域４４はトレンチ１９を満たすエピタキシャル層２０内に形成されうる。しかし、本発明がこれに制限されるものではなく、第２コンタクト９０が形成される領域の形状はこれと異なるように多様に変形できる。
一方、第２コンタクト９０と電気的に接続する第２不純物領域４４の他側にも示すようにエッチング防止膜８０が形成される。このようなエッチング防止膜８０はアクティブフィンＦ内に形成された第２不純物領域４４の上面Ｓ２に形成されたエッチング防止膜８０と共にトレンチ１９とエピタキシャル層２０が第２コンタクト９０が形成される領域のみに局部的に（ｌｏｃａｌｌｙ）形成されるようにする役割を果たす。
本実施形態で、第２トランジスタＴＲ２が動作するとき、第１コンタクト７０とアクティブフィンＦは図３に示すように接地電圧（ＧＮＤ）に接続されうる。そして、第２コンタクト９０には信号（Ｉ／Ｏ ｓｉｇｎａｌ）または電源電圧ＶＤＤが印加されうる。ゲート電極５０にはゲートコンタクトＧＣを介して所定のゲート電圧が印加されうる。
前述したように、第２トランジスタＴＲ２で、拡張された第２不純物領域４４はバラスト抵抗ＢＲ役割を果たす。そして、第１不純物領域４２、アクティブフィンＦ、および第２不純物領域４４はＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）を形成するため、第２トランジスタＴＲ２では、図４に示すように、第２コンタクト９０に突然大きい電圧（例えば、Ｖ１以下の大きい電圧）が印加されるとしても、駆動電流が大きく上昇しない。すなわち、第２コンタクト９０に流入する急激なサージ（ｓｕｒｇｅ）を遮断できるＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）機能を行うことができる。したがって、第２トランジスタＴＲ２で、拡張された第２不純物領域４４は第２トランジスタＴＲ２のＥＳＤ動作遂行に重要な役割を果たす。
一方、このように拡張された第２不純物領域４４を形成するため、拡張された第２不純物領域４４の全体にかけてトレンチ１９を形成した後、トレンチ１９内にエピタキシャル成長工程によりエピタキシャル層２０を形成する場合、拡張された第２不純物領域４４の幅Ｗ２が比較的広いため、エピタキシャル層２０が等しく形成されない可能性もある。このようにエピタキシャル層２０が等しく形成されない場合、エピタキシャル層２０内に形成される不純物領域３０も等しく形成されない可能性もある。このように不純物領域３０が等しく形成されない場合、第２コンタクト９０が不純物領域３０と電気的に接続されず、開放（ｏｐｅｎ）される恐れがある。
したがって、本実施形態による半導体装置１では、トレンチ１９とエピタキシャル層２０を拡張された第２不純物領域４４の全体に形成するのではなく、エッチング防止膜８０を利用してエピタキシャル層２０が必要な領域（例えば、トランジスタ（ＴＲ１，ＴＲ２）のチャネルと隣接する領域）のみに形成する。これによって、不純物領域３０が等しく形成されない問題を事前に防止できるため、第２コンタクト９０が確実に不純物領域（例えば、第２不純物領域４４）に電気的に接続できる。これによって半導体装置１の信頼性が向上できる。
次に、図５及び図６を参照して本発明の第２実施形態による半導体装置について説明する。
図５は、本発明の第２実施形態による半導体装置の概念的なレイアウト図である。図６は、図５のＢ−Ｂ線に沿って切断した断面図である。以下では前述した実施形態との差異点を中心に説明する。
図５及び図６を参照すると、本実施形態による半導体装置２と前述した半導体装置（図２ａの１）との差異点は、本実施形態による半導体装置２では拡張された第２不純物領域４４上にエッチング防止膜（図２ａの８０）が除去されている点である。
すなわち、本実施形態による半導体装置２では、アクティブフィンＦ内に形成された第２不純物領域４４の上面Ｓ２上にエッチング防止膜（図２ａの８０）が形成されない。この際も同様に、アクティブフィンＦ内に形成された第２不純物領域４４の上面Ｓ２は、その上部にゲート電極５０が配置されたアクティブフィンＦの上面Ｓ１と実質的に同じ高さに形成されうる。
このような場合にも第２コンタクト９０と拡張された第２不純物領域４４とが確実に電気的に接続できるため、半導体装置２の信頼性が向上する。
次に、図７ないし図９を参照して本発明の第３実施形態による半導体装置について説明する。
図７は、本発明の第３実施形態による半導体装置の概念的なレイアウト図である。図８は、図７のＣ−Ｃ線に沿って切断した断面図である。図９は、本発明の第３実施形態による半導体装置を説明するための回路図である。以下では前述した実施形態との差異点を中心に説明する。
先ず、図７及び図８を参照すると、本実施形態による半導体装置３は、第２方向（例えば、Ｙ方向）にゲート電極４０と並ぶように延長して配置されたダミーゲート電極５２をさらに含みうる。そして、このようなダミーゲート電極５２はダミートランジスタＤＴＲを構成できる。
この際、拡張された第２不純物領域４４は、ダミーゲート電極５２の一側に配置された第１サブ不純物領域４４ａとダミーゲート電極５２の他側に配置され、第１サブ不純物領域４４ａと分離して配置された第２サブ不純物領域４４ｂを含みうる。
一方、互いに分離した第１サブ不純物領域４４ａと第２サブ不純物領域４４ｂとは連結配線９２を介して電気的に接続されうる。
本発明のいくつかの実施形態で、第１サブ不純物領域４４ａの幅と第２サブ不純物領域４４ｂの幅は互いに異なる場合もある。具体的には、図示すように、第１サブ不純物領域４４ａの幅は第２サブ不純物領域４４ｂの幅より大きい場合もある。
一方、本発明のいくつかの実施形態で、第１サブ不純物領域４４ａは図示すようにアクティブフィンＦ内に形成され、第２サブ不純物領域４４ｂはトレンチ１９を満たすエピタキシャル層２０内に形成されうる。したがって、第２サブ不純物領域４４ｂの上面は第１サブ不純物領域４４ａの上面より高く形成されうる。一方、第２サブ不純物領域４４ｂの上面Ｓ２はその上部にゲート電極５０が形成されたアクティブフィンＦの上面Ｓ１と実質的に同じ高さに形成されうる。また、第２サブ不純物領域４４ｂの上面Ｓ２はその上部にダミーゲート電極５２が形成されたアクティブフィンＦの上面とも実質的に同じ高さに形成されうる。
本実施形態では、図示すように第２コンタクト９０が形成される第１サブ不純物領域４４ａがアクティブフィンＦ内に形成される。したがって、前述したようにエピタキシャル層２０の不均衡成長による第１サブ不純物領域４４ａと第２コンタクト９０とが接続しない恐れはないため、半導体装置３の信頼性が向上できる。
一方、本実施形態で、第２トランジスタＴＲ２が動作するとき、第１コンタクト７０とアクティブフィンＦは図９に示すように接地電圧（ＧＮＤ）に接続される。そして、第２コンタクト９０には信号（Ｉ／Ｏ ｓｉｇｎａｌ）または電源電圧ＶＤＤが印加されうる。ゲート電極５０にはゲートコンタクトＧＣを介して所定のゲート電圧が印加されうる。
本発明のいくつかの実施形態で、第２トランジスタＴＲ２が動作するとき、ダミーゲート電極５２はフローティング（ｆｌｏａｔｉｎｇ）されうる。しかし、本発明がこれに制限されるものではなく、これはいくらでも変形できる。例えば、本発明の他のいくつかの実施形態で、第２トランジスタＴＲ２が動作するとき、ダミーゲート電極５２には電源電圧ＶＤＤを印加することもできる。
本実施形態による半導体装置３で、第１サブ不純物領域４４ａと、第１サブ不純物領域４４ａと第２サブ不純物領域４４ｂとを電気的に接続する連結配線９２と、はバラスト抵抗（ＢＲ１，ＢＲ２）の役割を果たす。すなわち、第１サブ不純物領域４４ａは第１バラスト抵抗ＢＲ１を形成し、第１サブ不純物領域４４ａと第２サブ不純物領域４４ｂとを電気的に接続する連結配線９２は第２バラスト抵抗ＢＲ２を形成できる。したがって、前述した実施形態に比べてバラスト抵抗（ＢＲ１，ＢＲ２）のサイズが増加しうる。
一方、第１不純物領域４２、アクティブフィンＦ、および第２サブ不純物領域４４ｂは一つのＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）を形成するようになり、第２サブ不純物領域４４ｂ、アクティブフィンＦ、および第１サブ不純物領域４４ａはまた一つのＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）を形成するようになる。
したがって、半導体装置３に含まれた第２トランジスタＴＲ２は前述した実施形態に比べてＥＳＤ機能が向上する。
次に、図１０及び図１１を参照して本発明の第４実施形態による半導体装置について説明する。
図１０は、本発明の第４実施形態による半導体装置の概念的なレイアウト図である。図１１は、図１０のＤ−Ｄ線に沿って切断した断面図である。以下でも前述した実施形態との差異点を中心に説明する。
図１０及び図１１を参照すると、本実施形態による半導体装置４は、第２方向（例えば、Ｙ方向）にゲート電極４０と並ぶように延長して配置された第１ダミーゲート電極及び第２ダミーゲート電極（５２，５４）をさらに含みうる。ここで、第１ダミーゲート電極５２は第１ダミートランジスタＤＴＲ１を構成し、第２ダミーゲート電極５４は第２ダミートランジスタＤＴＲ２を構成する。
この際、拡張された第２不純物領域４４は、第２ダミーゲート電極５４の一側に配置された第１サブ不純物領域４４ａと第１ダミーゲート電極５２の他側に配置され、第１サブ不純物領域４４ａと分離して配置された第２サブ不純物領域４４ｂとを含みうる。一方、第１ダミーゲート電極５２と第２ダミーゲート電極５４との間にはダミー不純物領域４６が配置されうる。
整理すると、第２ダミーゲート電極５４の一側には第２不純物領域４４に含まれる第１サブ不純物領域４４ａが配置され、第１ダミーゲート電極５２と第２ダミーゲート電極５４との間にはダミー不純物領域４６が配置され、ゲート電極５０と第１ダミーゲート電極５２との間には拡張された第２不純物領域４４に含まれる第２サブ不純物領域４４ｂが配置され、ゲート電極５０の他側には第１不純物領域４２が配置されうる。
一方、互いに分離した第１サブ不純物領域４４ａと第２サブ不純物領域４４ｂは連結配線９４を介して電気的に接続できる。
本発明のいくつかの実施形態で、第１サブ不純物領域４４ａの幅と第２サブ不純物領域４４ｂの幅は互いに異なる場合もある。具体的には、図示するように、第１サブ不純物領域４４ａの幅は第２サブ不純物領域４４ｂの幅より大きい場合もある。
一方、本発明のいくつかの実施形態で、第１サブ不純物領域４４ａは図示すようにアクティブフィンＦ内に形成され、第２サブ不純物領域４４ｂはトレンチ１９を満たすエピタキシャル層２０内に形成されうる。したがって、第２サブ不純物領域４４ｂの上面は第１サブ不純物領域４４ａの上面より高く形成されうる。一方、第２サブ不純物領域４４ｂの上面Ｓ２はその上部にゲート電極５０が形成されたアクティブフィンＦの上面Ｓ１と実質的に同じ高さに形成されうる。また、第２サブ不純物領域４４ｂの上面Ｓ２はその上部にダミーゲート電極５２が形成されたアクティブフィンＦの上面とも実質的に同じ高さに形成されうる。
本実施形態では、図示するように第２コンタクト９０が形成される第１サブ不純物領域４４ａがアクティブフィンＦ内に形成される。したがって、前述したようにエピタキシャル層２０の不均衡成長による第１サブ不純物領域４４ａと第２コンタクト９０とが接続しない恐れはないため、半導体装置４の信頼性が向上できる。
一方、図示すように、ダミー不純物領域４６の一部はエピタキシャル層２０内に形成され、ダミー不純物領域４６の他の一部はアクティブフィンＦ内に形成されうる。すなわち、ダミー不純物領域４６の一部上面は、図示すように、ダミー不純物領域４６の他の一部上面より高く形成されうる。本実施形態で、ダミー不純物領域４６の形状がこのような形状であるのは、本実施形態による半導体装置４の製造過程で、エッチング防止膜（図３６の８０）の一端部が第１ダミーゲート電極及び第２ダミーゲート電極（５２，５４）の間に配置されるように形成されるからである。これについてのより詳細な説明は後述する。
次に、図１２を参照して本発明の第５実施形態による半導体装置について説明する。
図１２は、本発明の第５実施形態による半導体装置の断面図である。以下でも前述した実施形態との差異点を中心に説明する。
図１２を参照すると、本実施形態による半導体装置５のダミー不純物領域４７の形状は、前述した半導体装置４のダミー不純物領域（図１１の４６）と異なってもよい。具体的には、エピタキシャル層２０内に形成されたダミー不純物領域４７の一部がオーバーエッチ（ｏｖｅｒ ｅｔｃｈ）したプロファイル（ｐｒｏｆｉｌｅ）を有しうる。本実施形態によるのダミー不純物領域４７がこのようであるのは、エッチング防止膜（図３６の８０）の一端部が第１ダミーゲート電極及び第２ダミーゲート電極（５２，５４）の間に配置された状態で、トレンチ１９及びエピタキシャル層２０が形成されたが、エッチング防止膜（図３６の８０）が除去されるとき、マスク（ｍａｓｋ）の位置ずれ（ｍｉｓａｌｉｇｎ）などによってエピタキシャル層２０の一部が損傷したからである。これについての詳細な説明も後述する。
次に、図１３を参照して本発明の第６実施形態による半導体装置について説明する。
図１３は、本発明の第６実施形態による半導体装置の断面図である。以下でも前述した実施形態との差異点を中心に説明する。
図１３を参照すると、本実施形態による半導体装置６のダミー不純物領域４８は互いに分離した第１ダミー不純物領域４８ａと第２ダミー不純物領域４８ｂを含みうる。ここで、第１ダミー不純物領域４８ａは図示するようにエピタキシャル層２０内に形成され、第２ダミー不純物領域４８ｂは図示するようにアクティブフィンＦ内に形成される。
一方、図示するように、第１ダミー不純物領域４８ａと第２ダミー不純物領域４８ｂとの間にはエッチング防止膜８０が配置されうる。このようなエッチング防止膜８０は図示するようにエピタキシャル層２０内に形成された第１ダミー不純物領域４８ａに隣接して配置されうる。
本実施形態によるのダミー不純物領域４８の形状がこのような形状であるのは、エッチング防止膜（図３６の８０）の一端部が第１ダミーゲート電極及び第２ダミーゲート電極（５２，５４）の間に配置された状態で、トレンチ１９及びエピタキシャル層２０が形成されたが、エッチング防止膜（図３６の８０）が除去されるとき、マスク（ｍａｓｋ）の位置ずれなどによってエッチング防止膜８０の一部が除去されず、残っているからである。これについての詳細な説明も後述する。
次に、図１４を参照して本発明の第７実施形態による半導体装置について説明する。
図１４は、本発明の第７実施形態による半導体装置の断面図である。以下でも前述した実施形態との差異点を中心に説明する。
図１４を参照すると、本実施形態による半導体装置７のトランジスタＴＲ２は、例えば、リプレースメント工程（ｒｅｐｌａｃｅｍｅｎｔ ｐｒｏｃｅｓｓ）（またはゲートラスト工程（ｇａｔｅ ｌａｓｔ ｐｒｏｃｅｓｓ））により形成されうる。これによって、ゲート絶縁膜３４は図示すようにスペーサ６０の側壁に沿って上部に延長される形状に配置されうる。
一方、本実施形態で、ゲート絶縁膜３４とアクティブフィンＦとの間にはインターフェース膜３２が形成されうる。このような、インターフェース膜３２は例えば、熱酸化（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）工程などにより形成されうる。インターフェース膜３２は誘電率（ｋ）が９以下である低誘電率物質層、例えばシリコン酸化膜（ｋは約４）またはシリコン酸窒化膜（酸素原子及び窒素原子の含有量によってｋは約４〜８）を含みうる。または、インターフェース膜３２はシリケートからなることもでき、先に例示した膜の組合せからなることもできる。
本実施形態による半導体装置７で、ゲート電極は仕事関数金属３６とゲート金属３８を含みうる。前述したように、本実施形態による半導体装置７がリプレースメント工程（ｒｅｐｌａｃｅｍｅｎｔ ｐｒｏｃｅｓｓ）（またはゲートラスト工程（ｇａｔｅ ｌａｓｔ ｐｒｏｃｅｓｓ））により形成される場合、仕事関数金属３６は図示するようにスペーサ６０の側壁に沿って上部に延長する形状に配置されうる。
仕事関数金属３６は仕事関数を調節し、ゲート金属３８は仕事関数金属３６により形成された空間を満たす役割を果たす。仕事関数金属３６は金属からなる単一膜、または金属窒化膜と金属からなる多層膜構造でありうる。仕事関数金属３６を成す金属としては例えば、Ａｌ、Ｗ、Ｔｉまたはこれらの組合せなどが挙げられ、金属窒化膜としてはＴｉＮ、ＴａＮまたはこれらの組合せなどが挙げられるが、本発明がこれに制限されるものではない。ゲート金属３８は導電性が高い金属を含みうる。このような金属の例としては、ＷまたはＡｌが挙げられるが、本発明がこれに制限されるものではない。
次に、図１５ないし図１７を参照して本発明の第８実施形態による半導体装置について説明する。
図１５は、本発明の第８実施形態による半導体装置の概念的なレイアウト図である。図１６は図１５のＥ−Ｅ線に沿って切断した断面図である。図１７は、本発明の第８実施形態による半導体装置を説明するための回路図である。以下では前述した実施形態との差異点を中心に説明する。
先ず、図１５及び図１６を参照すると、本実施形態による半導体装置８の第１不純物領域４３と第２不純物領域４４はいずれも拡張された不純物領域でありうる。すなわち、図示するように、第１不純物領域４３もエピタキシャル層２０とアクティブフィンＦにかけて形成され、第２不純物領域４４もエピタキシャル層２０とアクティブフィンＦにかけて形成されうる。これによって、第１不純物領域４３の第１方向（例えば、Ｘ方向）の幅と第２不純物領域４４の第１方向（例えば、Ｘ方向）の幅は実質的に互いに同じでありうる。そして、アクティブフィンＦ内に形成された第２不純物領域４４の上面Ｓ２と、アクティブフィンＦ内に形成された第１不純物領域４３の上面Ｓ３は、その上部にゲート電極５０が形成されたアクティブフィンＦの上面Ｓ１と実質的に同じ高さに形成されうる。
この際、エッチング防止膜８０は、図示すようにアクティブフィンＦ内に形成された第１不純物領域及び第２不純物領域（４３，４４）のそれぞれの上に形成されうる。もちろん、前述した実施形態（図６の２）のようなエッチング防止膜８０を除去し、省略することもできる。
本発明のいくつかの実施形態で、第１不純物領域４３は第３トランジスタＴＲ３のソース領域であり得、第２不純物領域４４は第３トランジスタＴＲ３のドレイン領域でありうる。本実施形態で、第３トランジスタＴＲ３が動作するとき、アクティブフィンＦは図１７に示すように接地電圧（ＧＮＤ）に接続されうる。そして、第１コンタクト及び第２コンタクト（７０，９０）には信号（Ｉ／Ｏ ｓｉｇｎａｌ）または電源電圧ＶＤＤが印加されうる。すなわち、本発明のいくつかの実施形態で、第１コンタクト７０には信号（Ｉ／Ｏ ｓｉｇｎａｌ）が印加され、第２コンタクト９０には電源電圧ＶＤＤが印加される。また、本発明の他のいくつかの実施形態で、第１コンタクト７０には電源電圧ＶＤＤが印加され、第２コンタクト９０には信号（Ｉ／Ｏ ｓｉｇｎａｌ）が印加されうる。また、本発明のまた他のいくつかの実施形態で、第１コンタクト７０と第２コンタクト９０にはすべて電源電圧ＶＤＤが印加されるか、またはすべて信号（Ｉ／Ｏ ｓｉｇｎａｌ）が印加されうる。
拡張された第１不純物領域４３と拡張された第２不純物領域４４はいずれもバラスト抵抗ＢＲの役割を果たす。したがって、本実施形態では、第１コンタクト７０と接続された経路にもバラスト抵抗ＢＲが存在し、第２コンタクト９０と接続された経路にもバラスト抵抗ＢＲが存在しうる。ゲート電極５０にはゲートコンタクトＧＣを介して所定のゲート電圧が印加されうる。
次に、図１８を参照して本発明の第９実施形態による半導体装置について説明する。
図１８は、本発明の第９実施形態による半導体装置を説明するための回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図１８を参照すると、本実施形態による半導体装置９は図示すようにスタックトランジスタ（ｓｔａｃｋ ｔｒａｎｓｉｓｔｏｒ）を含みうる。図面では、第４ないし第６トランジスタ（ＴＲ４〜ＴＲ６）が直列にスタックしていることを示しているが、本発明がこれに制限されるものではない。すなわち、本発明の他のいくつかの実施形態で、スタックトランジスタの個数はいくらでもこれと異なるように変更できる。
前述した本発明の実施形態による半導体装置（１〜８）に含まれたトランジスタは、図示する第４ないし第６トランジスタ（ＴＲ４〜ＴＲ６）のうちいずれか一つに採用されうる。例えば、半導体装置１に含まれるトランジスタは図示する第４トランジスタＴＲ４と第６トランジスタＴＲ６として採用されうる。
次に、図１９ａ及び図１９ｂを参照して本発明の第１０実施形態による半導体装置について説明する。
図１９ａは、本発明の第１０実施形態による半導体装置の概念的なレイアウト図である。図１９ｂは、図１９ａのＧ−Ｇ線に沿って切断した断面図である。以下では前述した実施形態との差異点を中心に説明する。
図１９ａ及び図１９ｂを参照すると、本実施形態による半導体装置１０は素子領域ＤＡとガードリングＧＲを含みうる。
素子領域ＤＡには例えば、前述した本発明の実施形態による半導体装置（１〜９）のうち少なくとも一つが形成されうる。すなわち、素子領域ＤＡに形成されたアクティブフィンＦは動作トランジスタの形成に利用されうる。
ガードリングＧＲは素子領域ＤＡを囲むように配置されうる。このようなガードリングＧＲは図示すように例えば、コンタクトウェル１２５を介して接地コンタクトＧＲＣに接続されうる。
図示するように、素子領域ＤＡとガードリングＧＲは、それぞれアクティブベースＡＢとアクティブベースＡＢ上に形成されたアクティブフィンＦを含みうる。ここで、アクティブベースＡＢは深い素子分離膜１１０によって互いに分離し、アクティブフィンＦは浅い素子分離膜１２０によって互いに分離できる。図１９ｂでは説明の便宜上、素子領域ＤＡに一つのアクティブベースＡＢのみを示しているが、本発明がこれに制限されるものではない。本発明の他のいくつかの実施形態で、素子領域ＤＡには複数のアクティブベースＡＢが形成されうる。
図示するように、素子領域ＤＡとガードリングＧＲは深い素子分離膜１１０によって互いに分離できる。一方、素子領域ＤＡのアクティブフィンＦとガードリングＧＲは互いに同じウェル１３０内に配置されうる。これによって、前述した実施形態による半導体装置（１〜９）のアクティブフィンＦはガードリングＧＲを介して接地電圧に接続されうる。本発明のいくつかの実施形態で、ウェル１３０は例えば、Ｐ型ウェルであり、コンタクトウェル１２５はＰ＋型ウェルであり得るが、本発明がこれに制限されるものではない。
次に、図２０ａ及び図２０ｂを参照して本発明の第１１実施形態による半導体装置について説明する。
図２０ａは、本発明の第１１実施形態による半導体装置を説明するための回路図である。図２０ｂは、本発明の第１１実施形態による半導体装置を説明するためのレイアウト図である。以下では前述した実施形態との差異点を中心に説明する。
図２０ａ及び図２０ｂを参照すると、半導体装置１１は電源ノードＶｃｃと接地ノードＶｓｓとの間に並列連結された一対のインバータ（ｉｎｖｅｒｔｅｒ）（ＩＮＶ１、ＩＮＶ２）と、それぞれのインバータ（ＩＮＶ１，ＩＮＶ２）の出力ノードに連結された第１パストランジスタＰＳ１及び第２パストランジスタＰＳ２を含みうる。第１パストランジスタＰＳ１と第２パストランジスタＰＳ２はそれぞれビットラインＢＬと相補ビットラインＢＬｂと連結されうる。第１パストランジスタＰＳ１と第２パストランジスタＰＳ２のゲートはワードラインＷＬと連結されうる。
第１インバータＩＮＶ１は直列連結された第１プルアップトランジスタＰＵ１と第１プルダウントランジスタＰＤ１を含み、第２インバータＩＮＶ２は直列連結された第２プルアップトランジスタＰＵ２と第２プルダウントランジスタＰＤ２を含む。第１プルアップトランジスタＰＵ１と第２プルアップトランジスタＰＵ２はＰＦＥＴトランジスタであり、第１プルダウントランジスタＰＤ１と第２プルダウントランジスタＰＤ２はＮＦＥＴトランジスタでありうる。
また、第１インバータＩＮＶ１及び第２インバータＩＮＶ２は、一つのラッチ回路（ｌａｔｃｈ ｃｉｒｃｕｉｔ）を構成するため、第１インバータＩＮＶ１の入力ノードが第２インバータＩＮＶ２の出力ノードと連結され、第２インバータＩＮＶ２の入力ノードは第１インバータＩＮＶ１の出力ノードと連結される。
ここで、図２０ａ及び図２０ｂを参照すると、互いに離隔した第１アクティブフィン２１０、第２アクティブフィン２２０、第３アクティブフィン２３０、第４アクティブフィン２４０は一方向（例えば、図２０ｂの上下方向）に長く延長されるように形成される。第２アクティブフィン２２０、第３アクティブフィン２３０は第１アクティブフィン２１０、第４アクティブフィン２４０より延長された長さが短い場合もある。
また、第１ゲート電極２５１、第２ゲート電極２５２、第３ゲート電極２５３、第４ゲート電極２５４は他方向（例えば、図２０ｂの左右方向）に長く延長され、第１アクティブフィン２１０ないし第４アクティブフィン２４０と交差するように形成される。具体的には、第１ゲート電極２５１は第１アクティブフィン２１０と第２アクティブフィン２２０とに完全に交差し、第３アクティブフィン２３０の終端と一部オーバーラップする。第３ゲート電極２５３は第４アクティブフィン２４０と第３アクティブフィン２３０とに完全に交差し、第２アクティブフィン２２０の終端と一部オーバーラップする。第２ゲート電極２５２、第４ゲート電極２５４はそれぞれ第１アクティブフィン２１０、第４アクティブフィン２４０とに交差するように形成される。
図示するように、第１プルアップトランジスタＰＵ１は第１ゲート電極２５１と第２アクティブフィン２２０とが交差する領域の周辺に定義され、第１プルダウントランジスタＰＤ１は第１ゲート電極２５１と第１アクティブフィン２１０とが交差する領域の周辺に定義され、第１パストランジスタＰＳ１は第２ゲート電極２５２と第１アクティブフィン２１０とが交差する領域の周辺に定義される。第２プルアップトランジスタＰＵ２は第３ゲート電極２５３と第３アクティブフィン２３０とが交差する領域の周辺に定義され、第２プルダウントランジスタＰＤ２は第３ゲート電極２５３と第４アクティブフィン２４０とが交差する領域の周辺に定義され、第２パストランジスタＰＳ２は第４ゲート電極２５４と第４アクティブフィン２４０とが交差する領域の周辺に定義される。
明確に示していないが、第１ないし第４ゲート電極（２５１〜２５４）と、第１ないし第４アクティブフィン（２１０、２２０、２３０、２４０）とが交差する領域の両側にはソース／ドレインが形成され得、多数のコンタクト２５０が形成されうる。
のみならず、第１共有コンタクト（ｓｈａｒｅｄ ｃｏｎｔａｃｔ）２６１は第２アクティブフィン２２０と、第３ゲートライン２５３と、配線２７１とを同時に連結する。第２共有コンタクト２６２は第３アクティブフィン２３０と、第１ゲートライン２５１と、配線２７２とを同時に連結する。
前述した本発明の実施形態による半導体装置（１〜１０）に含まれたトランジスタのうち少なくとも一つは、図２０ａ及び図２０ｂに示す６個のトランジスタのうち少なくとも一つに採用されうる。例えば、第１パストランジスタ及び第２パストランジスタ（ＰＳ１，ＰＳ２）にビットライン信号が入力され、第１プルアップトランジスタ及び第２プルアップトランジスタ（ＰＵ１，ＰＵ２）に電源ノードＶｃｃを介して電源電圧が入力されうる。したがって、このようなトランジスタを前述した本発明の実施形態による半導体装置（１〜１０）に含まれたトランジスタで構成する場合、ＥＳＤ機能を有しながらも信頼性のある動作が可能である。
次に、図２１ないし図２３を参照して本発明の第１２実施形態による半導体装置について説明する。
図２１は、本発明の第１２実施形態による半導体装置の概念図である。図２２は図２１の第１ＳＲＡＭメモリセルの回路図である。図２３は、図２１の第１ＳＲＡＭメモリセルのレイアウト図である。以下では前述した実施形態との差異点を中心に説明する。
以下では各メモリセルアレイ領域ＭＲにＳＲＡＭ素子が配置されていることを例えて説明するが、本発明がこれに制限されるものではない。また、以下では各メモリセルアレイ領域ＭＲに８個のトランジスタで構成された８Ｔ ＳＲＡＭ素子が配置されているのを例えて説明するが、本発明がこれに制限されるものではない。
先ず、図２１を参照すると、半導体装置１２のメモリセルアレイ領域ＭＲには複数のＳＲＡＭメモリセル領域（ＳＭＣ１，ＳＭＣ２）が配置されうる。このような複数のＳＲＡＭメモリセル領域（ＳＭＣ１，ＳＭＣ２）は示すように格子形状に整列して配置され、アレイ形態を有する。
次に、図２２を参照すると、各ＳＲＡＭメモリセル領域（例えば、第１ＳＲＡＭメモリセル領域ＳＭＣ１）は電源ノードＶＤＤと接地ノードＶｓｓとの間に並列連結された第１インバータ及び第２インバータ（ｉｎｖｅｒｔｅｒ）（ＩＮＶ１，ＩＮＶ２）と、それぞれのインバータ（ＩＮＶ１，ＩＮＶ２）の出力ノードに連結された第１選択トランジスタＰＳ１及び第２選択トランジスタＰＳ２と、第１インバータＩＮＶ１の出力によって制御されるドライブ（ｄｒｖｉｅ）トランジスタＤＴと、ドライブトランジスタＤＴの出力ノードに連結されたパス（ｐａｓｓ）トランジスタＰＴを含みうる。すなわち、本実施形態で、各ＳＲＡＭメモリセル領域（例えば、第１ＳＲＡＭメモリセル領域ＳＭＣ１）は８個のトランジスタで構成されたＳＲＡＭ素子を含みうる。
第１選択トランジスタＰＳ１と第２選択トランジスタＰＳ２はそれぞれビットラインＢＬ及び相補ビットラインＢＬｂと連結されうる。第１選択トランジスタＰＳ１と第２選択トランジスタＰＳ２のゲートはライトワードラインＷＷＬと連結されうる。
第１インバータＩＮＶ１は直列連結された第１プルアップ（ｐｕｌｌ−ｕｐ）トランジスタＰＵ１と第１プルダウン（ｐｕｌｌ−ｄｏｗｎ）トランジスタＰＤ１を含み、第２インバータＩＮＶ２は直列連結された第２プルアップトランジスタＰＵ２と第２プルダウントランジスタＰＤ２を含む。第１プルアップトランジスタＰＵ１と第２プルアップトランジスタＰＵ２はＰＦＥＴトランジスタであり、第１プルダウントランジスタＰＤ１と第２プルダウントランジスタＰＤ２はＮＦＥＴトランジスタでありうる。
また、第１インバータＩＮＶ１及び第２インバータＩＮＶ２は一つのラッチ回路（ｌａｔｃｈ ｃｉｒｃｕｉｔ）を構成するため、第１インバータＩＮＶ１の入力ノードが第２インバータＩＮＶ２の出力ノードと連結され、第２インバータＩＮＶ２の入力ノードは第１インバータＩＮＶ１の出力ノードと連結されうる。
ドライブトランジスタＤＴとパストランジスタＰＴは第１インバータＩＮＶ１及び第２インバータＩＮＶ２で構成されたラッチ回路に保存されたデータをリードするのに利用される。ドライブトランジスタＤＴのゲートは第１インバータＩＮＶ１の出力ノードに連結され得、パストランジスタＰＴのゲートはリードワードラインＲＷＬに連結されうる。ドライブトランジスタＤ１の出力は図示すように接地ノードＶｓｓに連結され得、パストランジスタＰＴの出力は図示すようにリードビットラインＲＢＬに連結されうる。
このような回路構成によって本実施形態による半導体装置１２では、二つのポート（例えば、ダブルポート）を介してＳＲＡＭ素子に保存されたデータにアクセスが可能である。先に、ライトワードラインＷＷＬ、ビットラインＢＬ及び相補ビットラインＢＬｂを選択することによって第１インバータＩＮＶ１及び第２インバータＩＮＶ２で構成されたラッチ回路に対し、データをライトしたりラッチ回路に保存されたデータをリードすることが可能である。すなわち、この経路が最初のポートとして利用される。そして、リードワードラインＲＷＬ及びリードビットラインＲＢＬを選択することによって第１インバータＩＮＶ１及び第２インバータＩＮＶ２で構成されたラッチ回路に保存されたデータをリードすることが可能である。すなわち、この経路が二番目のポートとして利用されうる。
このようなＳＲＡＭ素子では二番目のポートに基づいて、データをリードする動作が最初のポートの動作とは独立的に行うことができるため、ラッチ回路に保存されたデータにはいかなる影響を与えない。すなわち、ラッチ回路に保存されたデータをリードする動作とラッチ回路にデータをライトする動作が独立的に行われる。
次に、さらに図２３を参照すると、各ＳＲＡＭメモリセル領域（例えば、第１ＳＲＡＭメモリセル領域ＳＭＣ１）は９個のアクティブフィン（Ｆ１〜Ｆ９）と、５個のゲート電極（Ｇ１〜Ｇ５）、および複数のコンタクト（３００，３０２，３０４，３０６，３０８，３１０，３１２，３１４，３１６，３１８，３２０，３２２，３２４，３２６）を含みうる。
第１ないし第９アクティブフィン（Ｆ１〜Ｆ９）は第２方向（例えば、Ｙ方向）に延長された形状に配置されうる。
第１ゲート電極Ｇ１は第１ないし第３アクティブフィン（Ｆ１〜Ｆ３）とオーバーラップされ、第１方向（例えば、Ｘ方向）に延長された形状に配置されうる。第１及び第２アクティブフィン（Ｆ１，Ｆ２）と第１ゲート電極Ｇ１が交差する領域に第１プルダウン（ｐｕｌｌ−ｄｏｗｎ）トランジスタＰＤ１が形成され、第３アクティブフィンＦ３と第１ゲート電極Ｇ１が交差する領域に第１プルアップ（ｐｕｌｌ−ｕｐ）トランジスタＰＵ１が形成されうる。
第１プルダウントランジスタＰＤ１のソースは第２コンタクト３０２と連結されうる。ここで第２コンタクト３０２は接地ノードＶｓｓに連結されうる。第１プルアップトランジスタＰＵ１のソースは第５コンタクト３０８と連結されうる。ここで第５コンタクト３０８は電源ノードＶＤＤに連結されうる。第１プルダウントランジスタＰＤ１のドレインと第１プルアップトランジスタＰＵ１のドレインは第１コンタクト３００に連結されうる。すなわち、第１プルダウントランジスタＰＤ１と第１プルアップトランジスタＰＵ１とは第１コンタクト３００を共有できる。
一方、第１及び第２アクティブフィン（Ｆ１，Ｆ２）と第２ゲート電極（Ｇ２）とが交差する領域に第１選択トランジスタＰＳ１が形成されうる。第１選択トランジスタＰＳ１のドレインは第１コンタクト３００に連結されうる。すなわち、第１プルダウントランジスタＰＤ１、第１プルアップトランジスタＰＵ１、および第１選択トランジスタＰＳ１は第１コンタクト３００を共有できる。第１選択トランジスタＰＳ１のソースは第４コンタクト３０６に連結されうる。そして、第４コンタクト３０６はビットラインＢＬに接続されうる。一方、第２ゲート電極Ｇ２は第３コンタクト３０４に連結されうる。第３コンタクト３０４はライトワードラインＷＷＬに接続されうる。
ここで、第１プルダウントランジスタＰＤ１と第１選択トランジスタＰＳ１は二つのアクティブフィン（Ｆ１，Ｆ２）を利用して形成され、第１プルアップトランジスタＰＵ１は一個のアクティブフィンＦ３を利用して形成されうる。したがって、第１プルダウントランジスタＰＤ１及び第１選択トランジスタＰＳ１のサイズは第１プルアップトランジスタＰＵ１より大きい場合もある。
第６コンタクト３１０は第３アクティブフィンＦ３を介して第１コンタクト３００と連結されうる。そして、第６コンタクト３１０は第５ゲート電極Ｇ５に連結されうる。第５ゲート電極Ｇ５は第４ないし第９アクティブフィン（Ｆ４〜Ｆ９）と交差する形態で第１方向（例えば、Ｘ方向）に延長された形状に配置されうる。
第４アクティブフィンＦ４と第５ゲート電極Ｇ５が交差する領域に第２プルアップトランジスタＰＵ２が形成され、第５アクティブフィン及び第６アクティブフィン（Ｆ５，Ｆ６）と第５ゲート電極Ｇ５が交差する領域に第２プルダウントランジスタＰＤ２が形成され、第７ないし第９アクティブフィン（Ｆ７〜Ｆ９）と第５ゲート電極Ｇ５が交差する領域にドライブトランジスタＤＴが形成されうる。
先に、第１コンタクト３００が第３アクティブフィンＦ３と第６コンタクト３１０とを介して第５ゲート電極Ｇ５に連結されるため、第１プルアップトランジスタＰＵ１、第１プルダウントランジスタＰＤ１、および第１選択トランジスタＰＳ１の出力は、第２プルアップトランジスタＰＵ２、第２プルダウントランジスタＰＤ２、およびドライブトランジスタＤＴのゲートに印加されうる。
第２プルアップトランジスタＰＵ２のドレインと、第２プルダウントランジスタＰＤ２のドレインは第７コンタクト３１２及び第１４コンタクト３２６に連結されうる。そして、第７コンタクト３１２は第１ゲート電極Ｇ１に連結されうる。したがって、第２プルアップトランジスタＰＵ２の出力と、第２プルダウントランジスタＰＤ２の出力は、第１プルアップトランジスタＰＵ１と第１プルダウントランジスタＰＤ１のゲートに印加されうる。
第２プルアップトランジスタＰＵ２のソースは第８コンタクト３１４に連結されうる。そして、第８コンタクト３１４は電源ノードＶＤＤに接続されうる。第２プルダウントランジスタＰＤ２のソースと、ドライブトランジスタＤＴのソースは第１３コンタクト３２４に連結されうる。そして、第１３コンタクト３２４は接地ノードＶｓｓに接続されうる。
第５アクティブフィン及び第６アクティブフィン（Ｆ５，Ｆ６）と第３ゲート電極Ｇ３が交差する領域に第２選択トランジスタＰＳ２が形成され、第７ないし第９アクティブフィン（Ｆ７〜Ｆ９）と第４ゲート電極Ｇ４が交差する領域にパストランジスタＰＴが形成されうる。
第２選択トランジスタＰＳ２のソースは第９コンタクト３１６に連結されうる。そして、第９コンタクト３１６は相補ビットラインＢＬｂに接続されうる。第２選択トランジスタＰＳ２のドレインは第１４コンタクト３２６に連結されうる。先に、第１４コンタクト３２６は第４アクティブフィンＦ４を介して第７コンタクト３１２に連結されるため、第２選択トランジスタＰＳ２の出力は、第１プルアップトランジスタＰＵ１と第１プルダウントランジスタＰＤ１のゲートに印加されうる。一方、第３ゲート電極Ｇ３は図示すように第１０コンタクト３１８に連結されうる。このような第１０コンタクト３１８はライトワードラインＷＷＬに接続されうる。すなわち、第１０コンタクト３１８と第４コンタクト３０６とは互いに電気的に接続されうる。
パストランジスタＰＴのソースは第１１コンタクト３２０に連結されうる。そして、第１１コンタクト３２０はリードビットラインＲＢＬに接続されうる。パストランジスタＰＴのドレインはドライブトランジスタＤＴのドレインと連結されうる。
第４ゲート電極Ｇ４は第１２コンタクト３２２と連結されうる。そして、このような第１２コンタクト３２２はリードワードラインＲＷＬに接続されうる。本実施形態で、第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２は第１２コンタクト３２２と第１３コンタクト３２４を共有できる。しかし、本発明がこれに制限されるものではなく、これはいくらでも変形できる。例えば、本発明の他のいくつかの実施形態では、第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２が互いにコンタクトを共有せず、別途のコンタクトを介してそれぞれライトワードラインＲＷＬと接地ノードＶｓｓに接続されることもできる。
一方、ドライブトランジスタＤＴとパストランジスタＰＴは３個のアクティブフィン（Ｆ７〜Ｆ９）を利用して形成され、第２プルダウントランジスタＰＤ２と第２選択トランジスタＰＳ２は２個のアクティブフィン（Ｆ５，Ｆ６）を利用して形成され、第２プルアップトランジスタＰＵ２は１個のアクティブフィンＦ４を利用して形成されうる。したがって、ドライブトランジスタＤＴとパストランジスタＰＴのサイズは第２プルダウントランジスタＰＤ２と第２選択トランジスタＰＳ２のサイズより大きく、第２プルダウントランジスタＰＤ２と第２選択トランジスタＰＳ２のサイズは第２プルアップトランジスタＰＵ２のサイズより大きい場合もある。すなわち、本実施形態では、第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２の境界に配置されたトランジスタのサイズが第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２の境界から遠く離れたトランジスタのサイズより大きい場合もある。
前述した本発明の実施形態による半導体装置（１〜１０）に含まれたトランジスタのうち少なくとも一つは、図２２及び図２３に図示する８個のトランジスタのうち少なくとも一つに採用されうる。
次に、図２４及び図２５を参照して本発明の第１３及び第１４実施形態による半導体装置について説明する。
図２４は、本発明の第１３実施形態による半導体装置を説明するための図である。図２５は、本発明の第１４実施形態による半導体装置を説明するための図である。以下でも前述した実施形態との差異点を中心に説明する。
先ず、図２４を参照すると、本発明の第１３実施形態による半導体装置１３はロジック領域４１０（ＬＯＧＩＣ）とＳＲＡＭ形成領域４２０とを含みうる。ロジック領域４１０には第１トランジスタ４１１が配置され、ＳＲＡＭ形成領域４２０には第２トランジスタ４２１が配置されうる。
次に、図２５を参照すると、本発明の第１４実施形態による半導体装置１４はロジック領域４１０を含み、ロジック領域４１０内には互いに異なる第３トランジスタ及び第４トランジスタ（４１２，４２２）が配置されうる。一方、別途に示していないが、ＳＲＡＭ領域内でも互いに異なる第３トランジスタ及び第４トランジスタ（４１２，４２２）を配置することもできる。
ここで、第１トランジスタ４１１は前述した本発明の実施形態による半導体装置（１〜１０）のうちいずれか一つであり、第２トランジスタ４２１は前述した本発明の実施形態による半導体装置（１〜１２）のうち他の一つでありうる。例えば、第１トランジスタ４１１は図１の半導体装置１であり、第２トランジスタ４２１は図２２の半導体装置１２でありうる。
一方、第３トランジスタ４１２も前述した本発明の実施形態による半導体装置（１〜１０）のうちいずれか一つであり、第４トランジスタ４２２も前述した本発明の実施形態による半導体装置（１〜１０）のうち他の一つでありうる。
図２４では、例示的にロジック領域４１０とＳＲＡＭ形成領域４２０を示すが、これに限定されるものではない。例えば、ロジック領域４１０と、他のメモリが形成される領域（例えば、ＤＲＡＭ、ＭＲＡＭ、ＲＲＡＭ（登録商標）、ＰＲＡＭなど）にも本発明を適用できる。
図２６は、本発明の実施形態による半導体装置を含む無線通信デバイスを示すブロック図である。
図２６を参照すると、デバイス９００は、携帯電話、スマートフォン端末機、ハンドセット、個人携帯情報端末機（ＰＤＡ）、ラップトップコンピュータ、ビデオゲームユニットまたはその他の他のデバイスでありうる。デバイス９００は、コード分割多重アクセス（ＣＤＭＡ）、移動通信のためのグローバルシステム（ＧＳＭ（登録商標））のような時分割多重アクセス（ＴＤＭＡ）、またはその他の他の無線通信標準を使用することもできる。
デバイス９００は受信経路及び送信経路を介して両−方向通信を提供できる。受信経路上で一つ以上の基地局によって送信された信号はアンテナ９１１により受信され得、受信機（ＲＣＶＲ、９１３）に提供されることもできる。受信機９１３は受信信号をコンディショニング及びデジタル化し、追加的なプロセシングのため、デジタルセクション９２０にサンプルを提供できる。送信経路上で、送信機（ＴＭＴＲ、９１５）はデジタルセクション９２０から送信されたデータを受信し、そのデータをプロセシング及びコンディショニングし、変調した信号を生成し、その変調した信号はアンテナ９１１を介して一つ以上の基地局に送信されうる。
デジタルセクション９２０は一つ以上のデジタル信号プロセッサ（ＤＳＰ）、マイクロ−プロセッサ、減少した命令セットコンピュータ（ＲＩＳＣ）などで実現できる。また、デジタルセクション９２０は一つ以上の注文型集積回路（ＡＳＩＣ）またはその他の他のタイプの集積回路（ＩＣ）上で製造することもできる。
デジタルセクション９２０は、例えば、モデムプロセッサ９３４、ビデオプロセッサ９２２、アプリケーションプロセッサ９２４、ディスプレイプロセッサ９２８、制御器／マルチコオプロセッサ９２６、中央処理装置９３０、および外部バスインターフェース（ＥＢＩ、９３２）のような多様なプロセシング及びインターフェースユニットを含みうる。
ビデオプロセッサ９２２は、グラフィックアプリケーションに対するプロセシングを行うことがきる。一般的には、ビデオプロセッサ９２２は任意のセットのグラフィック動作に対する任意の数のプロセシングユニットまたはモジュールを含みうる。ビデオプロセッサ９２２の特定の部分はファームウェア及び／またはソフトウェアで実現することもできる。例えば、制御ユニットは前述した機能を行うファームウェア及び／またはソフトウェアモジュール（例えば、手続、関数など）で実現できる。ファームウェア及び／またはソフトウェアコードはメモリに保存されることもでき、プロセッサ（例えば、マルチ−コアプロセッサ９２６）により実行されることもできる。メモリはプロセッサ内またはプロセッサの外部で実現できる。
ビデオプロセッサ９２２は、オープングラフィックライブラリ（ＯｐｅｎＧＬ）、Ｄｉｒｅｃｔ３Ｄなどのようにソフトウェアインターフェースを実現できる。中央処理装置９３０は、ビデオプロセッサ９２２と共に一連のグラフィック処理動作を行うことがきる。制御器／マルチコオプロセッサ９２６は少なくとも二つのコアを含み、制御器／マルチコオプロセッサ９２６が処理すべきワークロードによって二つのコアにワークロードを割り当て同時に該当するワークロードを処理できる。
図面ではアプリケーションプロセッサ９２４をデジタルセクション９２０に含まれた一つの構成要素として示すが、本発明はこれに制限されるものではない。本発明のいくつかの実施形態で、デジタルセクション９２０は一つのアプリケーションプロセッサ９２４またはアプリケーションプチップに統合して実現できる。
モデムプロセッサ９３４は、受信機９１３及び送信機９１５とデジタルセクション９２０との間のデータの伝達過程で必要な演算を行う。ディスプレイプロセッサ９２８はディスプレイ９１０を駆動するのに必要な演算を行う。
前述した本発明の実施形態による半導体装置（１〜１４）は、図示するプロセッサ（９２２，９２４，９２６，９２８，９３０，９３４）の演算に利用されるキャッシュメモリまたはバッファメモリなどとして使用されうる。
次に、図２７を参照して本発明の実施形態による半導体装置を含むコンピュータシステムについて説明する。
図２７は、本発明の実施形態による半導体装置を含むコンピュータシステムを示すブロック図である。
図２７を参照すると、本発明の一実施形態によるコンピュータシステム１０００は中央処理装置（ＣＰＵ、１００２）、システムメモリ（ｓｙｓｔｅｍ ｍｅｍｏｒｙ、１００４）、グラフィックシステム１０１０、ディスプレイ装置１００６を含む。
中央処理装置１００２は、コンピュータシステム１０００の駆動に必要な演算を行うことができる。システムメモリ１００４はデータを保存するように構成されうる。システムメモリ１００４は中央処理装置１００２により処理されるデータを保存できる。システムメモリ１００４は中央処理装置１００２の動作メモリとして役割を果たす。システムメモリ１００４はＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｔａｔｉｃ ＤＲＡＭ）、ＳＤＲ ＳＤＲＡＭ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）のような一つ以上の揮発性メモリ装置及び／またはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）のように一つ以上の不揮発性メモリ装置を含みうる。前述した本発明の実施形態による半導体装置（１〜１４）のうちいずれか一つはこのようなシステムメモリ１００４の構成要素として採用できる。
グラフィックシステム１０１０は、グラフィックプロセシングユニット（１０１１、ＧＰＵ）、グラフィックメモリ（１０１２、ｇｒａｐｈｉｃ ｍｅｍｏｒｙ）、ディスプレイコントローラ（１０１３、ｄｉｓｐｌａｙ ｃｏｎｔｒｏｌｌｅｒ）、グラフィックインターフェース（１０１４、ｇｒａｐｈｉｃ ｉｎｔｅｒｆａｃｅ）、グラフィックメモリコントローラ（１０１５、ｇｒａｐｈｉｃ ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）を含みうる。
グラフィックプロセシングユニット１０１１は、コンピュータシステム１０００に必要なグラフィック演算処理を行うことができる。具体的には、グラフィックプロセシングユニット１０１１は少なくとも一つのバーテックスで構成されるプリミティブを組み立てて、組み立てたプリミティブを利用してレンダリングを行うことができる。
グラフィックメモリ１０１２は、グラフィックプロセシングユニット１０１１により処理されるグラフィックデータを保存したり、グラフィックプロセシングユニット１０１１に提供されるグラフィックデータを保存できる。または、グラフィックメモリ１０１２は、グラフィックプロセシングユニット１０１１の動作メモリとして役割を果たす。前述した本発明の実施形態による半導体装置（１〜６）のうちいずれか一つはこのようなグラフィックメモリ１０１２の構成要素として採用されうる。
ディスプレイコントローラ１０１３は、レンダリングをしたイメージフレームがディスプレイされるようにディスプレイ装置１００６を制御できる。
グラフィックインターフェース１０１４は、中央処理装置１００２とグラフィックプロセシングユニット１０１１との間をインターフェーシングし、グラフィックメモリコントローラ１０１５はシステムメモリ１００４とグラフィックプロセシングユニット１０１１との間でメモリアクセスを提供できる。
図２７には明確に示していないが、コンピュータシステム１０００はボタン、タッチスクリーン、マイクのような一つ以上の入力装置、および／またはスピーカのような一つ以上の出力装置をさらに含みうる。また、コンピュータシステム１０００は有線または無線で外部装置とデータを交換するためのインターフェース装置をさらに含みうる。インターフェース装置は例えば、アンナまたは有無線トランシーバなどを含みうる。
実施形態によって、コンピュータシステム１０００は携帯電話（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）、個人情報端末機（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ、ＰＤＡ）、デスクトップ（Ｄｅｓｋｔｏｐ）、ノートブック（Ｎｏｔｅｂｏｏｋ）、テブルリッ（Ｔａｂｌｅｔ）などのような任意のコンピュータシステムでありうる。
次に、図２８を参照して本発明の実施形態による半導体装置を含む電子システムについて説明する。
図２８は、本発明の実施形態による半導体装置を含む電子システムのブロック図である。
図２８を参照すると、本発明の実施形態による電子システム１１００は、コントローラ１１１０、入出力装置（１１２０，Ｉ／Ｏ）、記憶装置（１１３０，ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、インターフェース１１４０及びバス（１１５０，ｂｕｓ）を含みうる。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／またはインターフェース１１４０はバス１１５０を介して互いに結合できる。バス１１５０はデータが移動する通路（ｐａｔｈ）に該当する。
コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、およびこれらと類似の機能を行うことができる論理素子のうち少なくとも一つを含みうる。入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレイ装置などを含みうる。記憶装置１１３０は、データ及び／または命令などを保存できる。インターフェース１１４０は、通信ネットワークにデータを伝送したり、通信ネットワークからデータを受信する機能を行うことができる。インターフェース１１４０は有線または無線形態でありうる。例えば、インターフェース１１４０はアンテナまたは有無線トランシーバなどを含みうる。
図示していないが、電子システム１１００はコントローラ１１１０の動作を向上させるための動作メモリとして、高速のＤＲＡＭ及び／またはＳＲＡＭ などをさらに含みうる。この際、このような動作メモリとして、前述した本発明の実施形態による半導体装置（１〜６）のうちいずれか一つが採用されうる。また、前述した本発明の実施形態による半導体装置（１〜１４）のうちいずれか一つは、記憶装置１１３０内に提供されたり、コントローラ１１１０、入出力装置（１１２０，Ｉ／Ｏ）などの一部として提供されうる。
電子システム１１００は、個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤ（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、または情報を無線環境で送信及び／または受信できるすべての電子製品に適用されうる。
図２９ないし図３１は、本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システムである。
図２９は、タブレット型パソコン１２００を示す図であり、図３０はノートブック１３００を示す図であり、図３１は、スマートフォン１４００を示す図である。本発明の実施形態による半導体装置（１〜１４）のうち少なくとも一つはこのようなタブレット型パソコン１２００、ノートブック１３００、スマートフォン１４００などに使用できる。
また、本発明のいくつかの実施形態による半導体装置は、例示していない他の集積回路装置にも適用できることは当業者に自明である。すなわち、以上では本実施形態による半導体システムの例として、タブレット型パソコン１２００、ノートブック１３００、およびスマートフォン１４００のみを挙げているが、本実施形態による半導体システムの例がこれに制限されるものではない。本発明のいくつかの実施形態で、半導体システムは、コンピュータ、ＵＭＰＣ （Ｕｌｔｒａ ＭｏｂｉｌｅＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、３次元テレビ（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタルオーディオレコーダー（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタルオーディオプレーヤー（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル録画装置（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル画像プレーヤー（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタルビデオレコーダー（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタルビデオプレーヤー（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）などで実現できる。
次に、図３２ないし図３４を参照して本発明のいくつかの実施形態による半導体装置の製造方法について説明する。
図３２ないし図３４は、本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
先に、図３２を参照すると、アクティブフィンＦ上にゲート絶縁膜４０とゲート電極５０を順次に形成する。次いで、拡張された不純物領域が形成されるゲート電極５０の一側にエッチング防止膜８０を形成する。本発明のいくつかの実施形態で、このようなエッチング防止膜８０とゲート電極５０の両側に配置されたスペーサ６０は同時に形成されうる。したがって、スペーサ６０が例えば、窒化膜からなる場合、エッチング防止膜８０も窒化膜からなる。
次に、形成されたスペーサ６０、ゲート電極５０、およびエッチング防止膜８０をマスクでアクティブフィンＦをエッチングしてトレンチ１９を形成する。これによって、トレンチ１９は図示すように、ゲート電極５０に隣接して形成されたり、エッチング防止膜８０に隣接して形成されうる。
次に、例えば、エピタキシャル成長工程によりトレンチ１９内にエピタキシャル層２０を形成する。これによってエピタキシャル層２０はトレンチ１９内部を満すことができ、十分な時間のあいだエピタキシャル層２０を形成することによってエピタキシャル層２０の上面がゲート電極５０の下面より高く形成されるようにエピタキシャル層２０を形成する。一方、スペーサ６０、ゲート電極５０、およびエッチング防止膜８０が形成された領域ではエピタキシャル層２０が形成されなくなる。
次に、図３３を参照すると、ゲート電極５０とエッチング防止膜８０をマスクにしてアクティブフィンＦに対して不純物拡散工程を行う。本発明のいくつかの実施形態で、このような不純物拡散工程は、図３３に示す第１拡散工程と図３４に示す第２拡散工程を含みうる。
先ず、図３３に示す第１拡散工程により不純物をエピタキシャル層２０内に拡散させる。この際、エッチング防止膜８０が形成されたアクティブフィンＦ内には不純物が拡散しない。本発明のいくつかの実施形態で、このような第１拡散工程は例えば、第１エネルギでアクティブフィンＦにイオンを注入するイオン注入工程を含めるが、本発明がこれに制限されるものではない。
次いで、図３４を参照すると、エッチング防止膜８０を露出させるマスクＭＳを形成した後、図示する第２拡散工程により不純物をアクティブフィンＦ内に拡散させる。この際、不純物は図示するようにアクティブフィンＦ内に深く拡散する。本発明のいくつかの実施形態で、このような第２拡散工程は例えば、先に第１拡散工程で使用した第１エネルギより大きい第２エネルギでアクティブフィンＦにイオンを注入するイオン注入工程を含めるが、本発明がこれに制限されるものではない。
その後、第１コンタクト及び第２コンタクト（７０，９０）を不純物領域（４２，４４）と電気的に接続するように連結すると、図２ａに示すように半導体装置１を製造できるようになる。一方、図６に示す半導体装置２である場合、図３４に示す工程の以後にエッチング防止膜８０を除去することによって製造されうる。
次に、図３５を参照して本発明の他のいくつかの実施形態による半導体装置の製造方法について説明する。
図３５は、本発明の他のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。以下では前述した実施形態と異なる点を中心に説明する。
図３５を参照すると、本実施形態による半導体装置の製造方法では、アクティブフィンＦ上にゲート電極５０を形成するとき、ダミーゲート電極５２も共に形成する。そして、次いでエッチング防止膜８０をダミーゲート電極上に配置されるように形成する。具体的には、図示すようにエッチング防止膜８０の一端部がダミーゲート電極５２の中央に配置されるようにエッチング防止膜８０を形成する。
そして、前述した実施形態と同様に、トレンチ１９を形成し、トレンチ１９にエピタキシャル層２０を形成した後、不純物拡散工程を行う。そして、エッチング防止膜８０が除去されたアクティブフィンＦの表面に不純物拡散工程を再び行う。そうすると、図８に示すように不純物領域（４２，４４）が形成される。その後、第１サブ不純物領域４４ａと第２サブ不純物領域４４ｂを互いに電気的に接続させる連結配線を形成する場合、図８に示す半導体装置３の製造が可能である。
次に、図３６を参照して本発明のまた他のいくつかの実施形態による半導体装置の製造方法について説明する。
図３６は、本発明のまた他のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。以下でも前述した実施形態と異なる点を中心に説明する。
図３６を参照すると、本実施形態による半導体装置の製造方法では、アクティブフィンＦ上にゲート電極５０を形成するとき、第１ダミーゲート電極及び第２ダミーゲート電極（５２，５４）を共に形成する。そして、次いで、エッチング防止膜８０を第２ダミーゲート電極５４上には配置されるが、第１ダミーゲート電極５２上には配置されないように形成する。具体的には、図示すようにエッチング防止膜８０の一端部が第１ダミーゲート電極５２と第２ダミーゲート電極５４との間に配置されるようにエッチング防止膜８０を形成する。
そして、前述した実施形態と同様に、トレンチ１９を形成し、トレンチ１９にエピタキシャル層２０を形成した後、不純物拡散工程を行う。そして、エッチング防止膜８０が除去されたアクティブフィンＦの表面に不純物拡散工程を再び行う。そうすると、図１１に示すように不純物領域（４２，４４）が形成される。その後、第１サブ不純物領域４４ａと第２サブ不純物領域４４ｂを互いに電気的に接続させる連結配線を形成する場合、図１１に示す半導体装置４の製造が可能である。
一方、前述したように、エッチング防止膜８０が除去されるとき、マスクの位置ずれなどによって、エピタキシャル層２０の一部が損傷する場合、製造される半導体装置の形状は図１２に図示する半導体装置５がなりうる。
次に、図３７を参照して本発明のまた他のいくつかの実施形態による半導体装置の製造方法について説明する。
図３７は、本発明のまた他のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。以下でも前述した実施形態と異なる点を中心に説明する。
図３７に示すように、エッチング防止膜（図３６の８０）の一端部が第１ダミーゲート電極及び第２ダミーゲート電極（５２，５４）の間に配置された状態で、エッチング防止膜（図３６の８０）が除去されるとき、マスクの位置ずれなどによって、エッチング防止膜８０の一部が除去されず、残っている場合もある。このように残ったエッチング防止膜８０はアクティブフィンＦの表面を露出させず、覆うため、その上面にエッチング防止膜８０が形成されたアクティブフィンＦ内には図１３に示すように不純物領域が形成されない場合がある。すなわち、第１ダミートランジスタＤＴＲ１と第２ダミートランジスタＤＴＲ２との間に図示すように互いに分離したダミー不純物領域（４８ａ、４８ｂ）が形成されうる。
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明は、上記実施形態に限定されるものではなく、互いに異なる多様な形態で製造され得、本発明が属する技術分野における通常の知識を有する者は、本発明の技術的思や必須の特徴を変更せず、他の具体的な形態で実施できるということを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
Ｆ アクティブフィン
１９ トレンチ
２０ エピタキシャル層
３０ 不純物領域
５０ ゲート電極
８０ エッチング防止膜

Claims (30)

  1. 基板から突出して第１方向に延長されるアクティブフィンと、
    前記アクティブフィン上に前記第１方向と交差する第２方向に延長されるゲート電極と、
    前記ゲート電極の一側に配置された前記アクティブフィン上に形成された第１不純物領域と、
    前記ゲート電極の他側に配置された前記アクティブフィン上に形成された第２不純物領域と、を含み、
    前記第１不純物領域及び第２不純物領域のうち少なくとも一つは拡張された不純物領域であり、
    前記拡張された不純物領域の上面の一部は、その上部に前記ゲート電極が配置された前記アクティブフィンの上面と実質的に同じ高さに形成される半導体装置。
  2. 前記アクティブフィン上に形成されたダミーゲート電極をさらに含み、
    前記拡張された不純物領域は、前記ダミーゲート電極の一側に配置された第１サブ不純物領域と前記ダミーゲート電極の他側に配置され、前記第１サブ不純物領域と分離した第２サブ不純物領域を含む請求項１に記載の半導体装置。
  3. 前記第１サブ不純物領域と前記第２サブ不純物領域とを電気的に接続する連結配線をさらに含む請求項２に記載の半導体装置。
  4. 前記第１サブ不純物領域の前記第１方向幅と前記第２サブ不純物領域の前記第１方向幅とは互いに異なる請求項２に記載の半導体装置。
  5. 前記第１サブ不純物領域の前記第１方向幅は、前記第２サブ不純物領域の前記第２方向幅より大きい請求項４に記載の半導体装置。
  6. 前記第１サブ不純物領域は前記アクティブフィン内に形成され、
    前記第２サブ不純物領域はエピタキシャル層内に形成される請求項２に記載の半導体装置。
  7. 前記第２サブ不純物領域の上面は前記第１サブ不純物領域の上面より高く形成される請求項２に記載の半導体装置。
  8. 前記ダミーゲート電極は第１ダミーゲート電極及び第２ダミーゲート電極を含み、
    前記第１サブ不純物領域は前記第２ダミーゲート電極の一側に配置され、
    前記第２サブ不純物領域は前記第１ダミーゲート電極の他側に配置される請求項２に記載の半導体装置。
  9. 前記第１ダミーゲート電極及び第２ダミーゲート電極の間に配置されるダミー不純物領域をさらに含む請求項８に記載の半導体装置。
  10. 前記ダミー不純物領域の一部はエピタキシャル層内に形成され、前記ダミー不純物領域の他の一部は前記アクティブフィン内に形成される請求項９に記載の半導体装置。
  11. 前記エピタキシャル層内に形成された前記ダミー不純物領域に隣接して配置されたエッチング防止膜をさらに含む請求項９に記載の半導体装置。
  12. 前記第１サブ不純物領域と前記第２サブ不純物領域を電気的に接続する連結配線をさらに含む請求項８に記載の半導体装置。
  13. 前記ダミーゲート電極はフローティング（ｆｌｏａｔｉｎｇ）される請求項２に記載の半導体装置。
  14. 前記ゲート電極の下部にスペーサの側壁に沿って上部に延長される形状に配置されたゲート絶縁膜をさらに含む請求項１に記載の半導体装置。
  15. アクティブベース上に前記アクティブフィンが配置された素子領域と、
    前記素子領域を囲むように配置され接地電圧に接続されたガードリングをさらに含み、
    前記素子領域に配置されたアクティブベースは前記ガードリングを介して前記接地電圧に接続される請求項１に記載の半導体装置。
  16. 前記素子領域と前記ガードリングは深い素子分離膜（ＤＴＩ、Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって分離され、
    前記アクティブフィンは浅い素子分離膜（ＳＴＩ、Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって分離される請求項１５に記載の半導体装置。
  17. 前記アクティブフィンと前記ガードリングは同じウェル内に配置される請求項１６に記載の半導体装置。
  18. 基板から突出して第１方向に延長されるアクティブフィンと、
    前記アクティブフィン上に前記第１方向と交差する第２方向に延長されるゲート電極と、
    前記ゲート電極の両側に形成されたトレンチを満たすエピタキシャル層と、
    前記ゲート電極の一側に配置され、前記エピタキシャル層内に形成された第１不純物領域と、
    前記ゲート電極の他側に配置され、前記アクティブピン内に形成された第２不純物領域と、を含む半導体装置。
  19. 前記エピタキシャル層内に形成された前記第２不純物領域と、前記アクティブフィン内に形成された前記第２不純物領域の間に配置されたダミーゲート電極をさらに含み、
    前記エピタキシャル層内に形成された前記第２不純物領域と、前記アクティブフィン内に形成された前記第２不純物領域とは互いに分離して配置される請求項１８に記載の半導体装置。
  20. 前記互いに分離した前記エピタキシャル層内に形成された前記第２不純物領域と、前記アクティブフィン内に形成された前記第２不純物領域を電気的に接続する連結配線とをさらに含む請求項１９に記載の半導体装置。
  21. 前記ゲート電極は、ダミーゲート電極を含む請求項１８に記載の半導体装置。
  22. 前記第２不純物領域は、ＥＳＤ機能を行う請求項１８に記載の半導体装置。
  23. 基板から突出して第１方向に延長されるアクティブフィンと、
    前記アクティブフィン上に前記第１方向と交差する第２方向に延長されるゲート電極と、
    前記ゲート電極と並ぶように前記第２方向に延長されるダミーゲート電極と、
    前記ゲート電極の一側に配置された第１不純物領域と、
    前記ゲート電極と前記ダミーゲート電極との間に配置された第２不純物領域と、
    前記ダミーゲート電極の他側に配置された第３不純物領域と、を含み、
    前記第１不純物領域及び第２不純物領域の上面高さは前記第３不純物領域の上面高さと異なる半導体装置。
  24. 前記ダミーゲート電極は、第１ダミーゲート電極と第２ダミーゲート電極と、を含み、
    前記第２不純物領域は、前記ゲート電極と前記第１ダミーゲート電極との間に配置され、
    前記第３不純物領域は、前記第１ダミーゲート電極と前記第２ダミーゲート電極との間に配置される第４不純物領域と、前記ダミーゲート電極の他側に配置された第５不純物領域と、を含む請求項２３に記載の半導体装置。
  25. 前記第２不純物領域と前記第５不純物領域を電気的に接続する連結配線をさらに含む請求項２４に記載の半導体装置。
  26. 前記アクティブフィンに形成されたトレンチを満たすエピタキシャル層をさらに含み、
    前記第１不純物領域及び第２不純物領域は前記エピタキシャル層内に形成されて、
    前記第５不純物領域は前記アクティブフィン内に形成される請求項２４に記載の半導体装置。
  27. 前記第４不純物領域の一部は前記エピタキシャル層内に形成され、前記第４不純物領域の他の一部は前記アクティブフィン内に形成される請求項２６に記載の半導体装置。
  28. 基板から突出して第１方向に延長されるアクティブフィン上に、前記第１方向と交差する第２方向に延長されるゲート電極を形成し、
    前記ゲート電極の一側にエッチング防止膜を形成し、
    前記ゲート電極と前記エッチング防止膜をマスクで前記アクティブフィンをエッチングしてトレンチを形成し、
    エピタキシャル成長工程により前記トレンチを満たすエピタキシャル層を形成し、
    前記ゲート電極と前記エッチング防止膜をマスクで前記アクティブフィンに対し、不純物拡散工程を行うことを含む半導体装置の製造方法。
  29. 前記ゲート電極と並ぶように延長されるダミーゲート電極を形成することをさらに含み、
    前記エッチング防止膜を形成することは、前記エッチング防止膜が前記ダミーゲート電極上に配置されるように前記エッチング防止膜を形成することを含み、
    前記エッチング防止膜の一端部は前記ダミーゲート電極の中央に配置される請求項２８に記載の半導体装置の製造方法。
  30. 前記ゲート電極と並ぶように延長される第１ダミーゲート電極及び第２ダミーゲート電極を形成することをさらに含み、
    前記エッチング防止膜を形成することは、前記エッチング防止膜が前記第２ダミーゲート電極上には配置され、前記第１ダミーゲート電極上には配置されないように前記エッチング防止膜を形成することを含む請求項２８に記載の半導体装置の製造方法。
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