CN113707658A - 半导体器件及制造其的方法 - Google Patents

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Abstract

一种半导体器件包括：衬底，具有有源图案和源极/漏极区域；栅电极，在第一方向上与有源图案交叉并在与第一方向垂直的第二方向上彼此隔开；第一接触和第二接触，分别电连接至源极/漏极区域并在第二方向上间隔开，当在平面图中观看时，源极/漏极区域和与之连接的第一接触和第二接触位于栅电极之间，第一接触中的每一个与最靠近第一接触的栅电极的相应对的相邻栅电极分别隔开第一间隔距离和第二间隔距离，第二接触中的每一个与最靠近第二接触的栅电极的相应对的相邻栅电极分别隔开第三间隔距离和第四间隔距离，第一间隔距离与第二间隔距离的比不同于第三间隔距离与第四间隔距离的比。

Description

半导体器件及制造其的方法
本申请文件是2016年4月12日提交的发明名称为“半导体器件及制造 其的方法”的第201610223619.8号发明专利申请的分案申请。
技术领域
本发明构思涉及半导体器件并且涉及制造其的方法。特别地，本发明构 思涉及具有场效应晶体管和电连接至所述晶体管的源极/漏极区域的垂直接 触的半导体器件并且涉及其制造。
背景技术
由于其小尺寸、多功能和/或低价的特性，半导体器件是电子工业中受重 视的元件。半导体器件可以被分类为用于储存数据的存储器件、用于处理数 据的逻辑器件和包括存储元件和逻辑元件两者的混合器件。越来越需要具有 提高的可靠性、性能和/或数量增加的功能的半导体器件，以满足对能够以更 高的速度运行和/或消耗更少量的能量的电子装置的增大的需求。为了满足这 些需求，半导体器件的复杂性和/或集成密度越来越大。结果，器件的晶体管 的栅电极以及晶体管的源极/漏极区域间隔得越来越靠近在一起。这减小了能 用于形成用于源极/漏极区域的接触的裕度。
发明内容
根据本发明构思，提供一种半导体器件，其可以包括：衬底，具有有源 图案和在有源图案的上部中的源极/漏极区域；栅电极，在平行于衬底的顶表 面的第一方向上纵向地延伸并且与有源图案交叉；分别电连接至源极/漏极区 域的第一接触和第二接触，并且其中栅电极在平行于衬底的该顶表面并且垂 直于第一方向的第二方向上彼此间隔开，当在平面图中观看时源极/漏极区域 位于栅电极之间，第一和第二接触中的每一个插设在栅电极中的在第二方向 上相邻的栅电极之间，第一接触和第二接触中的每一个具有在第二方向上在 第一接触和第二接触的中心的接触中心线，第一接触中的每一个的接触中心 线与位于栅电极中其间设置第一接触的相邻栅电极之间的中间的栅中心线 间隔开第一距离，第一距离不同于第二接触中的每一个的接触中心线与位于 栅电极中其间设置第二接触的相邻栅电极之间的中间的栅中心线间隔开的 第二距离。
根据本发明构思，还提供一种半导体器件，其可以包括：衬底，具有有 源图案和在有源图案的上部中的源极/漏极区域；栅电极，其在平行于衬底的 顶表面的第一方向上纵向地延伸，与有源图案交叉，并且在平行于衬底的顶 表面并且垂直于第一方向的第二方向上彼此隔开，当在平面图中观看时源极 /漏极区域位于栅电极之间；以及第一接触和第二接触，分别电连接至源极/ 漏极区域并且在第二方向上间隔开，其中第一接触中的每一个与栅电极的相 应对的相邻栅电极分别隔开第一间隔距离和第二间隔距离，第二接触中的每 一个与栅电极的相应对的相邻栅电极分别隔开第三间隔距离和第四间隔距 离，第一间隔距离与第二间隔距离的比不同于第三间隔距离与第四间隔距离 的比。
根据本发明构思，还提供一种半导体器件，其可以包括：衬底，具有有 源图案和在有源图案的上部中的源极/漏极区域；栅电极，在平行于衬底的顶 表面的第一方向上纵向地延伸并且与有源图案交叉；至少一个第一接触以及 第二接触的组，第一接触和第二接触中的每一个被电连接至源极/漏极区域中 各自的源极/漏极区域，其中栅电极在平行于衬底的顶表面并且垂直于第一方 向的第二方向上彼此均匀间隔开，当在平面图中观看时源极/漏极区域被插设 在栅电极之间，至少一个第一接触中的每一个被插设在栅电极的相应对的相 邻栅电极之间，第二接触中的每一个被插设在栅电极的相应对的相邻栅电极 之间，第二接触的所述组在第二方向上相对于栅电极偏移与至少一个第一接 触在第二方向上相对于栅电极偏移的量不同的量。
根据本发明构思，提供一种制造半导体器件的方法，其可以包括：在衬 底上形成栅电极以在平行于衬底的顶表面的第一方向上延伸；形成层间绝缘 层以覆盖栅电极；形成穿透层间绝缘层并且在与第一方向交叉的第二方向上 布置的第一接触孔和第二接触孔，当在平面图中观看时第一接触孔和第二接 触孔中的每一个位于栅电极之间；以及分别在第一接触孔和第二接触孔中形 成第一接触和第二接触。第一接触孔中的每一个可以以其接触中心线与对应 于其的栅中心线间隔开第一距离的方式形成，第二接触孔中的每一个可以以 其接触中心线与对应于其的栅中心线间隔开第二距离的方式形成。第一距离 可以不同于第二距离，第二接触孔可以使用与用于形成第一接触孔的光掩模 不同的光掩模形成。
附图说明
由以下结合附图的对本发明构思的示例的简要描述，本发明构思将被更 清楚地理解。附图描绘本发明构思的非限制性示例。
图1是平面图，其示意地示出根据本发明构思的半导体器件的示例。
图2是平面图，其示出根据本发明构思的半导体器件的示例的一部分。
图3A、3B和3C是分别沿图2的线A-A'、B-B'和C-C'截取的剖视图。
图3D是示出根据本发明构思的半导体器件的另一示例的沿图2的线A- A'截取的剖视图。
图4、6和8是平面图，其示出根据本发明构思的制造半导体器件的方 法的示例。
图5A、7A和9A分别是沿图4、6和8的线A-A'截取的剖视图。
图5B、7B和9B分别是沿图4、6和8的线B-B'截取的剖视图。
图5C、7C和9C分别是沿图4、6和8的线C-C'截取的剖视图。
图10是平面图，其示出根据本发明构思的半导体器件的一部分的另外 示例。
图11是沿图10的线A-A'截取的剖视图。
图12、14和16是平面图，其示出根据本发明构思的制造半导体器件的 方法的另外示例。
图13、15和17A分别是沿图12、14和16的线A-A'截取的剖视图。
图17B是沿图16的线B-B'截取的剖视图。
图17C是沿图16的线C-C'截取的剖视图。
图18是平面图，其示出根据本发明构思的半导体器件的一部分的其它 示例。
图19A和19B分别是沿图18的线A-A'和B-B'截取的剖视图。
图20、22和24是平面图，其示出根据本发明构思的制造半导体器件的 方法的其它示例。
图21A、23A和25A分别是沿图20、22和24的线A-A'截取的剖视图。
图21B、23B和25B分别是沿图20、22和24的线B-B'截取的剖视图。
图26是框图，其示出包括根据本发明构思的半导体器件的电子系统的 示例。
图27是框图，其示出包括根据本发明构思的半导体器件的电子装置的 示例。
图28是等效电路图，其示出根据本发明构思的SRAM单元的一示例。
图29、30和31是示出多媒体装置的示例的图，所述多媒体装置包括根 据本发明构思的半导体器件。
应当指出，这些图意欲通过示出本发明构思的某些示例中使用的方法、 结构和/或材料的一般特性，对以下提供的文字描述进行补充。然而，这些图 不是按比例绘制的，可以不准确地反映任何给定示例的精确的结构或者性能 特性，并且不应该被解释为限定或者限制该示例涵盖的数值或者性能的范围。 例如，为了清楚，分子、层、区域和/或结构元件的相对厚度和位置可以被缩 小或者夸大。相似或者相同附图标记在不同图中的使用意欲表明相似或者相 同元件或者特征的存在。
具体实施方式
现在将参照附图更充分地描述本发明构思的示例。然而，本发明构思可 以以许多不同的形式被例示，并且不应该被解释为限于在此阐述的示例；而 是，这些示例被提供从而本公开将彻底且完全，并且将充分地传达本发明构 思给本领域普通技术人员。附图中，为了清楚，层和区域的厚度被夸大。附 图中相同的附图标记表示相同的元件，因而它们的描述将被省略。
将被理解，当一元件被称为被“连接至”或者“联接至”另一元件时， 它能被直接连接至或者联接至所述另一元件，或者可以存在居间元件。相反， 当一元件被称为“直接连接”或者“直接联接”至另一元件时，没有居间元 件存在。相同的附图标记始终表示相同的元件。当在此使用时，术语“和/或” 包括相应列举项目中的一个或更多个项目的任何和全部组合。用来描述元件 或者层之间的关系的其它措词应该以同样的方式被解释(例如“在......之间” 对“直接在......之间”，“相邻”对“直接相邻”，“在......上”对“直接在......上”)。 然而，当同样的元件(例如栅电极)被称为“相邻”时，这样的术语描述一 种关系，其中没有其它同样的元件(例如栅电极)被设置在所述“相邻”元 件(所述相邻栅电极)之间。
将被理解，虽然术语“第一”、“第二”等等可以在此被用来描述各种元 件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不 应该被这些术语限制。这些术语仅被用来将一个元件、部件、区域、层或者 部分与另一元件、部件、区域、层或者部分区分开。因而，以下论述的第一 元件、部件、区域、层或者部分能被叫做第二元件、部件、区域、层或者部 分，而不脱离本发明构思。
为了容易描述，诸如“在......之下”、“在......下面”、“下部”、“在......上面”、“上部”等等的空间关系术语可以在此被使用，以描述一个元件或者特 征的与其它元件(们)或者特征(们)的如图所示的关系。将被理解，除图 中描绘的取向外，空间关系术语意欲还涵盖装置在使用或者操作中的不同取 向。例如，如果图中的装置被翻过来，则被描述为“在”其它元件或者特征 “下面”或者“在”其它元件或者特征“之下”的元件将被定位“在”所述 其它元件或者特征“上面”。因而，示范性术语“在......下面”能涵盖在上面 和在下面两种取向。装置可以被不同地取向(旋转90度或者处于其它取向)， 并且在此使用的空间关系描述词可以被相应地解释。
在此使用的术语仅是为了描述具体的示例，不是要限制本发明构思。当 在本文中使用时，单数形式“一”和“该”意欲也包括复数形式，除非上下 文清楚地另行指明。将进一步理解，如果在此使用，则术语“包括”和/或“包 含”说明所叙述的特征、整体、步骤、操作、元件和/或部件的存在，但是不 排除一个或更多个其它特征、整体、步骤、操作、元件、部件和/或其组的存 在或者添加。
术语“延伸”通常将等同于元件或者特征的纵长或者长度方向，即使没 有明确地说明，尤其在具有直线形式的元件或者特征的情况下。如本领域中 将理解的那样，术语“虚设”将指这样的特征，其具有大致与构成装置的电 路的元件相同的形式，但是其在所述装置中被有效地电隔离，从而在所述装 置的操作的全部阶段期间是不起作用的。
本发明构思的示例(以及所述示例的中间态结构)在此被参照理想化的 横截面图示描述。这样，作为例如制造技术和/或公差的结果的相对于图示的 形状的变化将是意料中的。因而，本发明构思不应该被解释为限于在此示出 的区域的具体形状，而是将包括例如由制造导致的形状上的偏差。例如，被 图示为矩形的注入区域可以在其边缘具有圆化或者弯曲的特征和/或注入浓 度的梯度，而不是从注入至非注入区域的二元变化。同样，通过注入形成的 掩埋区域可以导致掩埋区域与注入通过其发生的表面之间的区域中的某些注入。因而，图中示出的区域本质上是示意性的，它们的形状不是要示出装 置的区域的实际形状，并且不是要限制本发明构思的范围。
如可以由本领域技术人员理解的那样，在此描述的器件以及形成器件的 方法的各种示例可应用于集成电路的微电子构造，所述集成电路中集成了多 个所述器件。因此，在此示出的横截面视图(们)可以在微电子构造中在两 个不同的方向上被复制，所述两个不同的方向不必正交。因而，包括根据本 发明构思的器件的微电子构造的平面图可以包括呈二维图案(即呈阵列)的 多个所述器件，这取决于采用所述微电子构造的电子装置的功能。
根据本发明构思的器件根据电子装置的功能可以被散布于其它器件之 间。此外，在微电子构造中，根据本发明构思的器件可以在垂直于两个不同 的方向的第三方向上被复制以提供三维集成电路，所述器件沿所述两个不同 的方向形成阵列。
因此，在此示出的横截面视图(们)为在平面图中在两个不同的方向上 和/或在透视图中在三个不同的方向上排成阵列的多个器件提供支持。例如， 当单个有源区被示出在器件/结构的横截面视图中时，所述器件/结构可以在 其上包括多个有源区和晶体管结构(或者存储单元结构、栅极结构等等，视 情况而定)，如所述器件/结构的平面图会示出的那样。
除非另外限定，否则在此使用的全部术语(包括技术术语和科学术语) 具有与本发明构思所属技术领域中的普通技术人员之一通常理解的含义相 同的含义。将进一步理解，诸如通用词典中定义的术语的术语应该被解释为 具有与它们在相关技术背景中的含义一致的含义，并且将不在理想化或者过 度形式化的意义上被解释，除非在此被明确地这样限定。
图1是平面图，其示意地示出根据本发明构思的半导体器件的示例。
参见图1，半导体器件可以包括设置在衬底上的多个逻辑单元C1、C2、 C3和C4。逻辑单元C1、C2、C3和C4中的每一个可以包括多个晶体管。 作为一个示例，半导体器件可以包括第一逻辑单元C1、在第一方向D1上与 第一逻辑单元C1间隔开的第二逻辑单元C2、在与第一方向D1交叉的第二 方向D2上与第一逻辑单元C1间隔开的第三逻辑单元C3、以及在第二方向D2上与第二逻辑单元C2间隔开的第四逻辑单元C4。逻辑单元C1、C2、C3 和C4中的每一个可以包括通过第一器件隔离层ST1彼此间隔开的有源区或 者“图案”。逻辑单元C1、C2、C3和C4中的每一个可以包括通过第二器件 隔离层ST2彼此间隔开的PMOSFET区域PR和NMOSFET区域NR。
作为一个示例，PMOSFET和NMOSFET区域PR和NR可以在第一方 向D1上彼此间隔开。第一逻辑单元C1的PMOSFET区域PR可以在第一方 向D1上邻近第二逻辑单元C2的PMOSFET区域PR布置。在以下描述中， 术语“逻辑单元”可以指配置成执行单个逻辑操作的单元电路。此外，逻辑 单元的数目可以不同于图中示出的数目。
图2是平面图，示出根据本发明构思的一种半导体器件的一部分。图 3A、3B和3C是分别沿图2的线A-A'、B-B'和C-C'截取的剖视图。图3D是 沿图2的线A-A'截取的剖视图，以示出根据本发明构思的半导体器件的另一 示例。例如，图2是示出图1的第一逻辑单元C1的平面图。以下，本发明 构思将参照图1的第一逻辑单元C1被描述，但是逻辑单元中的其它逻辑单 元可以具有与第一逻辑单元C1的结构基本上相同或者相似的结构。
参见图2、3A、3B和3C，第二器件隔离层ST2可以设置在衬底100上 以限定PMOSFET和NMOSFET区域PR和NR。例如，衬底100可以是硅 衬底、锗衬底或者绝缘体上硅(SOI)衬底。此外，第一逻辑单元C1可以通 过第二器件隔离层ST2与相邻的逻辑单元C2、C3和C4隔离。第二器件隔 离层ST2可以形成在衬底100的顶部中。
PMOSFET和NMOSFET区域PR和NR可以通过介于其间的第二器件 隔离层ST2在平行于衬底100的顶表面的第一方向D1上彼此间隔开。在示 出的示例中，PMOSFET和NMOSFET区域PR和NR中的每一个是单个区 域，然而它可以包括通过第二器件隔离层ST2彼此间隔开的多个区域。
多个有源图案FN可以被设置在PMOSFET和NMOSFET区域PR和 NR中以在与第一方向D1交叉的第二方向D2上延伸。有源图案FN可以沿 第一方向D1布置。第一器件隔离层ST1可以设置在有源图案FN中的每一 个的两侧以在第二方向D2上延伸。在示例中，有源图案FN中的每一个包 括位于其上部的鳍形部分。作为一示例，鳍形部分在第一器件隔离层ST1的 部分之间在向上的方向上突出。
虽然设置在PMOSFET和NMOSFET区域PR和NR中的每一个上的有 源图案FN的数目被显示为三个，但是本发明构思不限于此。第一器件隔离 层ST1可以被连接至第二器件隔离层ST2以形成单个连续的绝缘层。在某 些示例中，第二器件隔离层ST2具有比第一器件隔离层ST1的厚度大的厚 度。在这种情况下，第一器件隔离层ST1可以通过与用于第二器件隔离层 ST2的工艺不同的工艺形成。在其它的示例中，第一器件隔离层ST1通过与 用于第二器件隔离层ST2的工艺相同的工艺形成，从而具有与第二器件隔离 层ST2基本上相同的厚度。第一和第二器件隔离层ST1和ST2可以形成在 衬底100的上部中。第一和第二器件隔离层ST1和ST2可以通过浅槽隔离 (STI)工艺形成，并且可以包括例如硅氧化物层。
栅电极G1-G7可以设置在有源图案FN上以与有源图案FN交叉并且平 行于第一方向D1延伸。栅电极G1-G7可以在第二方向D2上彼此间隔开。 栅电极G1-G7中的每一个可以平行于第一方向D1延伸，从而与PMOSFET 区域PR、第二器件隔离层ST2和NMOSFET区域NR交叉。
栅绝缘图案GI可以设置在栅电极G1-G7中的每一个的下面，并且栅间 隔物GS可以设置在栅电极G1-G7中的每一个的两侧。此外，可以提供盖图 案GP来覆盖栅电极G1-G7中的每一个的顶表面。然而，在某些示例中，盖 图案GP被从第二栅电极G2的顶表面的与栅接触CB连接的部分去除。第 一至第三层间绝缘层110、120和130可以被提供以覆盖栅电极G1-G7。
栅电极G1-G7可以包括掺杂半导体、金属和导电金属氮化物中的至少 一种。栅绝缘图案GI可以包括硅氧化物层、硅氮氧化物层、以及高k电介 质层中的至少一个，高k电介质层的介电常数比硅氧化物层的介电常数更高。 盖图案GP和栅间隔物GS中的至少一个可以包括硅氧化物层、硅氮化物层 和硅氮氧化物层中的至少一个。第一至第三层间绝缘层110、120和130中 的每一个可以包括硅氧化物层或者硅氮氧化物层。
源极/漏极区域SD可以被设置在有源图案FN的位于栅电极G1-G7中 的每一个的两侧的部分中。源极/漏极区域SD可以如图3B所示被局部地形 成在有源图案FN中，但是在某些示例中，源极/漏极区域SD延伸到衬底100 的上部中(例如在第一器件隔离层ST1上)。PMOSFET区域PR中的源极/ 漏极区域SD可以是p型杂质区域，NMOSFET区域NR中的源极/漏极区域 SD可以是n型杂质区域。设置在栅电极G1-G7的下面并且与之交叠的鳍形 部分可以用作晶体管的沟道区AF。
源极/漏极区域SD可以是通过选择性外延生长工艺形成的外延图案。因 此，源极/漏极区域SD可以具有位于比鳍部分的高度更高的高度的顶表面。 源极/漏极区域SD可以包括与衬底100的半导体元素不同的半导体元素。作 为一个示例，源极/漏极区域SD由具有与衬底100的晶格常数不同(即大于 或者小于)的晶格常数的半导体材料形成，或者包括所述半导体材料。因此， 源极/漏极区域SD可以对沟道区AF施加压应力或者张应力。作为一个示例， 在衬底100是硅晶片的情况下，PMOSFET区域PR的源极/漏极区域SD由 硅锗(SiGe)或者锗层形成，或者包括硅锗(SiGe)或者锗层。在这种情况 下，源极/漏极区域SD可以对沟道区AF施加压应力。作为另一示例，在衬 底100是硅晶片的情况下，NMOSFET区域NR的源极/漏极区域SD由碳化 硅(SiC)形成，或者包括碳化硅(SiC)。在这种情况下，源极/漏极区域SD 可以对沟道区AF施加张应力。在晶体管工作的时候，施加在沟道区AF上 的压应力或者张应力使增大沟道区AF中载流子的迁移率成为可能。
虽然未示出，但是金属硅化物层可以被设置在源极/漏极区域SD与第一 和第二接触CA1和CA2之间，第一和第二接触CA1和CA2将在下面被描 述。其详细说明将参照图3D描述。
第一和第二接触CA1和CA2可以被设置在栅电极G1-G7之间。第一和 第二接触CA1和CA2可以沿有源图案FN和在第二方向D2上布置。作为 一个示例，第一接触CA1和第二接触CA2在第二方向D2上被交替且反复 地布置。在图2中，为了区别，第一和第二接触CA1和CA2被不同地画阴 影线。并且，第一和第二接触CA1和CA2可以在栅电极G1-G7之间被布置 在第一方向D1上。作为一个示例，在第一和第二栅电极G1和G2之间，第 一接触CA1被分别设置在PMOSFET和NMOSFET区域PR和NR上，并且 可以被布置在第一方向D1上。第一和第二接触CA1和CA2可以被直接联 接和电连接至源极/漏极区域SD。第一和第二接触CA1和CA2可以设置在 第一层间绝缘层110中。
在示例中，在PMOSFET区域PR上，通过第一和第二接触CA1和CA2 中的至少一个，在第一方向D1上通过介于其间的第一器件隔离层ST1彼此 间隔开的两个或更多源极/漏极区域SD彼此电连接。换句话说，第一和第二 接触CA1和CA2中的至少一个可以共同地覆盖多个有源图案FN，并且连 接在第一方向D1上彼此间隔开的多个源极/漏极区域SD(例如见图3B)。 这里，第一和第二接触CA1和CA2可以被成形为像在第一方向D1上延伸 的条。
以与PMOSFET区域PR上的方式相同的方式，NMOSFET区域NR上 的源极/漏极区域SD可以通过第一和第二接触CA1和CA2彼此连接。换句 话说，在NMOSFET区域NR上，在第一方向D1上通过第一器件隔离层ST1 彼此间隔开的两个或更多源极/漏极区域SD可以通过第一和第二接触CA1 和CA2彼此连接。
虽然未示出，但是第一和第二接触CA1和CA2中的至少一个可以在第 二器件隔离层ST2之上延伸以将PMOSFET区域PR的源极/漏极区域SD连 接至NMOSFET区域NR的源极/漏极区域SD。
第一和第二接触CA1和CA2中的每一个可以包括导电柱CP和阻挡层 BL，阻挡层BL覆盖导电柱CP的侧表面和底表面。导电柱CP可以被具有 共形厚度的阻挡层BL围绕。然而，导电柱CP的顶表面可以不被阻挡层BL 覆盖。导电柱CP可以包括掺杂半导体、金属和导电金属氮化物中的至少一 种。作为一个示例，导电柱CP由钨形成或者包括钨，阻挡层BL由Ti/TiN 形成或者包括Ti/TiN。
栅接触CB和导电线CBL可以设置在第二栅电极G2上。第一通路V1 可以被插设在栅接触CB和导电线CBL之间。导电线CBL可以经由第一通 路V1和栅接触CB被电连接至第二栅电极G2，以用作用于给第二栅电极 G2施加信号的电流路径。
第一逻辑单元C1可以包括靠近PMOSFET区域PR的外边界设置的第 一导线PW1和靠近NMOSFET区域NR的外边界设置的第二导线PW2。作 为一个示例，PMOSFET区域PR上的第一导线PW1用作用于传输漏电压 Vdd(例如电源电压)的电流路径。NMOSFET区域NR上的第二导线PW2 可以用作用于传输源电压Vss(例如地电压)的电流路径。
再参见图1和2，第一和第二导线PW1和PW2可以平行于第二方向D2 延伸，并且可以由在第二方向D2上彼此相邻地设置的多个逻辑单元共用。 作为一个示例，第一导线PW1由第一逻辑单元C1和第三逻辑单元C3共用。 此外，第一导线PW1可以由第一和第二逻辑单元C1和C2的PMOSFET区 域PR共用。
在示例中，第二通路V2被设置在第一接触CA1之一上。因此，与第一 接触CA1连接的源极/漏极SD可以经由第一接触CA1和第二通路V2被电 连接至第一导线PW1。类似地，NMOSFET区域NR上的源极/漏极SD也可 以经由第一接触CA1之一和第三通路V3被电连接至第二导线PW2。
PMOSFET区域PR上的第一和第二接触CA1和CA2将在下面被更详 细地描述。然而，PMOSFET区域PR是本发明构思的一示例，以下将要描 述的第一和第二接触CA1和CA2之间的关系可以同等地应用于NMOSFET 区域NR上的那些。
第一接触CA1和第二接触CA2可以相对于其相邻的栅电极G1-G7不 同地偏移。即，第一接触CA1自其相邻的栅电极横向地偏移的程度不同于 第二接触CA2自其相邻的栅电极横向地偏移的程度。
例如，栅中心线GL距离第一和第二栅电极G1和G2可以是等距离的， 以平行于第一方向D1延伸。栅中心线GL指的是虚线。栅中心线GL也可 以以同样方式被定义在第二和第三栅电极G2和G3之间。第一接触中心线 CL1可以沿第一接触CA1的中心轴并且平行于第一方向D1延伸。第一接触 中心线CL1可以位于第一和第二栅电极G1和G2之间。第二接触中心线CL2可以沿第二接触CA2的中心轴并且平行于第一方向D1延伸。第二接触 中心线CL2可以位于第二和第三栅电极G2和G3之间。
在此示例中，第一接触中心线CL1与位于与其相邻的栅电极的相应对 (例如G1和G2)之间的栅中心线GL间隔开第一距离L1。在所示示例中， 第一距离L1基本上是零，因而第一接触CA1可以被正常地对准，从而离第 一和第二栅电极G1和G2是等距离的。第二接触中心线CL2与位于与其相 邻的栅电极的相应对(例如G2和G3)之间的栅中心线GL间隔开第二距离 L2。相反，在沿第二方向D2测量时，第二距离L2具有正值。换句话说，与 靠近第二栅电极G2相比，第二接触CA2可以更靠近第三栅电极G3。
如将在下面更详细地描述那样，第一接触CA1可以通过第一光刻工艺 被同时形成，第二接触CA2可以通过第二光刻工艺被同时形成。作为第一 接触CA1的同时形成的结果，对于所有第一接触CA1，可以具有基本上相 同的间隔(即第一距离L1)。类似地，作为第二接触CA2的同时形成的结 果，对于所有第二接触CA2，可以具有基本上相同的间隔(即第二距离L2)。
换句话说，对于第一和第二栅电极G1和G2之间的第一接触CA1，第 一接触CA1可以与第一栅电极G1间隔开第一间隔距离SL1，并且可以与第 二栅电极G2间隔开第二间隔距离SL2。这里，第一和第二间隔距离SL1和 SL2可以彼此相等或者可以彼此不相等。例如，第一接触CA1可以正常地与 第一和第二栅电极G1和G2对准，因而第一和第二间隔距离SL1和SL2可 以基本上相同。换句话说，第一间隔距离SL1与第二间隔距离SL2的比可 以具有单位值1。
对于第二和第三栅电极G2和G3之间的第二接触CA2，第二接触CA2 可以与第二栅电极G2间隔开第三间隔距离SL3，并且可以与第三栅电极G3 间隔开第四间隔距离SL4。这里，第三和第四间隔距离SL3和SL4可以彼此 相等或者可以彼此不相等。作为一个示例，与靠近第二栅电极G2相比，第 二接触CA2可以更靠近第三栅电极G3，在这种情况下，第三间隔距离SL3 与第四间隔距离SL4的比可以具有大于1的值。
第一接触CA1的同时形成可以允许所有第一接触CA1具有基本上相同 的SL1/SL2比。类似地，第二接触CA2的同时形成可以允许所有第二接触 CA2具有基本上相同的SL3/SL4比。在任何情况下，SL1/SL2比不同于 SL3/SL4比。
与靠近第二栅电极G2相比，第二接触CA2可以更靠近第三栅电极G3 设置，这可以使增大第二栅电极G2和第二接触CA2之间的间隔裕度成为可 能。因此，可能基本上防止或者抑制短路在第二栅电极G2和第二接触CA2 之间形成。这里，在提供有第二接触CA2的有源图案上，第三栅电极G3可 以被用作虚设电极。
此外，第二接触CA2可以朝第三栅电极G3偏移，因而第二接触CA2 的至少一部分可以不仅与第二和第三栅电极G2和G3之间的源极/漏极区域 SD交叠，还与第三栅电极G3下面的沟道区AF交叠。因此，与在第二和第 三栅电极G2和G3之间相比较，源极/漏极区域SD的体积在第一和第二栅 电极G1和G2之间可以更小。在PMOSFET区域PR的情况下，源极/漏极 区域SD的体积增加可以导致施加于其间的沟道区AF的压应力的增大。换 句话说，第二接触CA2的偏移使更有效地施加压应力至位于第二栅电极G2 下面的沟道区AF成为可能。
根据本发明构思的另外的示例的PMOSFET区域PR上的第一和第二接 触CA1和CA2将参照图3D被更详细地描述。
当在第二方向D2上测量时，第一接触CA1中的每一个可以具有第一 宽度W1。当在第二方向D2上测量时，第二接触CA2中的每一个可以具有 第二宽度W2。在第一接触CA1被同时形成的情况下，所有第一接触CA1可 以具有基本上相同的宽度(即第一宽度W1)。类似地，在第二接触CA2被 同时形成的情况下，所有第二接触CA2可以具有基本上相同的宽度(即第二宽度W2)。这里，第一宽度W1可以不同于第二宽度W2。此外，第一接 触CA1的底表面CAB1可以位于基本上相同的高度，并且第二接触CA2的 底表面CAB2也可以位于基本上相同的高度。这里，第一接触CA1的底表 面CAB1可以位于与第二接触CA2的底表面CAB2的高度不同的高度。
第一凹陷RC1或者第二凹陷RC2可以形成在每个源极/漏极区域SD的 上部。这里，第一接触CA1可以包括分别设置在第一凹陷RC1中的下部， 并且第二接触CA2可以包括分别设置在第二凹陷RC2中的下部。这里，就 它们的底部的竖直高度而言，第一凹陷RC1可以不同于第二凹陷RC2。第 一和第二凹陷RC1和RC2的底部的竖直高度上的该差异可以导致或者对应 于第一和第二接触CA1和CA2的底表面的竖直高度上的差异。
在一些示例中，接触间隔物SP被插设在第一和第二接触CA1和CA2 与第一层间绝缘层110之间。接触间隔物SP中的每一个可以被设置来围绕 第一和第二接触CA1和CA2的侧面。接触间隔物SP可以由SiO2、SiCN、 SiCON和SiN中的至少一种形成，或者包括SiO2、SiCN、SiCON和SiN中 的至少一种。接触间隔物SP可以基本上防止短路形成在第一和第二接触CA1和CA2与栅电极G1-G7之间。接触间隔物SP的形成可以包括在第一 和第二接触孔OP1和OP2中沉积间隔物层、以及各向异性地刻蚀该间隔物 层，第一和第二接触孔OP1和OP2将参照图6和8被描述。
在一些示例中，金属硅化物层SC被插设在源极/漏极区域SD与第一和 第二接触CA1和CA2之间。换句话说，第一和第二接触CA1和CA2可以 通过金属硅化物层SC被电连接至源极/漏极区域SD。金属硅化物层SC可 以由至少一种金属硅化物材料(例如从钛硅化物、钽硅化物和钨硅化物组成 的组选出的至少一种材料)形成，或者包括至少一种金属硅化物材料(例如 从钛硅化物、钽硅化物和钨硅化物组成的组选出的至少一种材料)。
然而，接触间隔物SP和金属硅化物层SC可以如先前参照图2、3A、 3B和3C描述的那样被省略，本发明构思不局限于接触间隔物SP和金属硅 化物层SC的具体结构。
图4、6和8是平面图，其示出根据本发明构思的制造半导体器件的方 法。图5A、7A和9A分别是沿图4、6和8的线A-A'截取的剖视图，图5B、 7B和9B分别是沿图4、6和8的线B-B'截取的剖视图，图5C、7C和9C分 别是沿图4、6和8的线C-C'截取的剖视图。
参见图4、5A、5B和5C，第二器件隔离层ST2可以形成在衬底100上 以限定PMOSFET和NMOSFET区域PR和NR。另外，第一器件隔离层ST1 可以在PMOSFET和NMOSFET区域PR和NR中的每一个上形成以限定多 个有源图案FN。第一器件隔离层ST1的每个段可以形成为在第二方向D2 上延伸。衬底100可以是硅衬底、锗衬底或者绝缘体上硅(SOI)衬底。第 一和第二器件隔离层ST1和ST2可以通过浅槽隔离(STI)工艺形成，并且 可以包括例如硅氧化物层。
第一和第二器件隔离层ST1和ST2中的每一个的深度或者厚度是指在 与第三方向D3相反的方向上的层的尺寸。第三方向D3是与第一和第二方 向D1和D2两者垂直(例如与衬底100的顶表面垂直)的方向。作为一示 例，第一器件隔离层ST1被形成为具有比第二器件隔离层ST2小的深度。 在这种情况下，第一器件隔离层ST1可以通过与用于第二器件隔离层ST2的 工艺不同的工艺形成。作为另一示例，第一器件隔离层ST1可以与第二器件 隔离层ST2同时形成，在这种情况下，第一器件隔离层ST1可以具有与第 二器件隔离层ST2基本上相同的深度。
有源图案FN可以包括在第一器件隔离层ST1的段之间向上突出的鳍 部分。有源图案FN可以在第二方向D2上延伸。
栅电极G1-G7可以在衬底100上形成为与有源图案FN交叉并且平行 于第一方向D1延伸。栅电极G1-G7可以包括彼此平行地延伸并且与有源图 案FN交叉的第一至第七栅电极G1-G7。栅电极G1-G7可以在第二方向D2 上彼此间隔开。
栅绝缘图案GI可以在栅电极G1-G7之前形成在衬底100上，从而被插 设在栅电极G1-G7中的每一个与衬底100之间。栅间隔物GS可以形成在栅 电极G1-G7中的每一个的两侧。另外，盖图案GP可以形成为覆盖栅电极 G1-G7中的每一个的顶表面。栅绝缘图案GI可以被插设在栅电极G1-G7中 的每一个与栅间隔物GS之间。
栅电极G1-G7、栅绝缘图案GI、盖图案GP和栅间隔物GS的形成可以 包括：在衬底100上形成牺牲栅极图案(未示出)；在牺牲栅极图案的两侧 形成栅间隔物GS；以栅绝缘图案GI和栅电极G1-G7替换牺牲栅极图案； 以及形成盖图案GP来覆盖栅电极G1-G7。栅绝缘图案GI可以由硅氧化物 层、硅氮氧化物层和高k电介质层中的至少一个形成，或者包括硅氧化物层、 硅氮氧化物层和高k电介质层中的至少一个，该高k电介质层的介电常数比 硅氧化物层的介电常数高。栅电极G1-G7可以由掺杂半导体、金属和导电金 属氮化物中的至少一种形成，或者包括掺杂半导体、金属和导电金属氮化物 中的至少一种。栅间隔物GS可以由硅氧化物层、硅氮化物层和硅氮氧化物 层中的至少一个形成，或者包括硅氧化物层、硅氮化物层和硅氮氧化物层中 的至少一个。
离子注入工艺可以在提供有栅电极G1-G7的所得到的结构上进行，以 在有源图案FN的上部中形成源极/漏极区域SD。例如，源极/漏极区域SD 可以形成在有源图案FN中并且在栅电极G1-G7中的每一个的两侧。源极/ 漏极区域SD可以不形成在栅电极G1-G7的下面。换句话说，源极/漏极区 域SD之间的鳍部分可以用作沟道区AF。在平面图中，也就是当从上方观看 时，沟道区AF可以分别交叠栅电极G1-G7。作为另一示例，离子注入工艺 可以在以栅电极G1-G7替换牺牲栅极图案以前被进行。在这种情况下，源极 /漏极区域SD可以在牺牲栅极图案中的每一个的两侧的有源图案FN中形成。 牺牲栅极图案和栅间隔物GS可以在离子注入工艺期间被用作掩模。
PMOSFET区域PR上源极/漏极区域SD的形成可以包括注入p型杂质 到有源图案FN中，NMOSFET区域NR上源极/漏极区域SD的形成可以包 括注入n型杂质到有源图案FN中。在示例中，源极/漏极区域SD通过在有 源图案FN上形成外延图案来形成。外延图案的形成可以包括去除栅电极G1- G7的两侧的有源图案FN的上部和使用衬底100作为籽层进行选择性外延 生长工艺。杂质可以在选择性外延生长工艺期间被原位注入。
第一层间绝缘层110可以形成在衬底100上以覆盖栅电极G1-G7和源 极/漏极区域SD。第一层间绝缘层110可以包括硅氧化物层和硅氮氧化物层 中的至少一个。
参见图6、7A、7B和7C，第一光刻工艺可以被进行以形成穿透第一层 间绝缘层110的第一接触孔OP1。第一接触孔OP1可以沿第二方向D2布 置。第一接触孔OP1可以彼此间隔开，其间插设栅电极G1-G7中的至少一 个。作为一示例，在彼此间隔开的第一接触孔OP1之间插设栅电极G1-G7 中的一对。此外，第一接触孔OP1可以在栅电极G1-G7中的至少一个旁边 并且在第一方向D1上布置。作为一示例，第一和第二栅电极G1和G2之间 的第一接触孔OP1分别形成在沿第一方向D1顺序布置的PMOSFET和 NMOSFET区域PR和NR上。
更详细地，第一光刻工艺可以包括在第一层间绝缘层110上形成光致抗 蚀剂层。通过使用第一光掩模的图案化工艺(例如曝光和显影工艺)，可以由 该光致抗蚀剂层形成光致抗蚀剂图案。光致抗蚀剂图案可以被形成为具有限 定第一接触孔OP1的位置和形状的开口。接着，可以利用光致抗蚀剂图案作 为蚀刻掩模来蚀刻由开口暴露的第一层间绝缘层110，以形成穿透第一层间 绝缘层110的第一接触孔OP1。在某些情况下，源极/漏极区域SD的上部可 以在第一层间绝缘层110的蚀刻期间被部分地蚀刻。接着，光致抗蚀剂图案 可以被除去。
第一接触孔OP1可以被形成为暴露源极/漏极区域SD的顶表面。第一 接触孔OP1中的至少一个可以在第一方向D1上延伸以暴露源极/漏极区域 SD中的至少两个，源极/漏极区域SD在第一方向D1上彼此间隔开且其间 插置有第一器件隔离层ST1。
如上所述，栅中心线GL离第一和第二栅电极G1和G2可以是等距离 的，并且可以平行于第一方向D1。此外，第一接触中心线CL1可以沿第一 接触孔OP1的中心轴延伸，或者可以平行于第一方向D1。这里，第一接触 中心线CL1可以与栅中心线GL间隔开第一距离L1。在示例中，第一距离 L1基本上是零，因而第一接触孔OP1可以正常地对准从而离第一和第二栅 电极G1和G2是等距离的。
因为所有第一接触孔OP1通过第一光刻工艺形成，所以所有第一接触 孔OP1可以形成为相对于位于邻近接触孔的侧面的栅电极中间的栅中心线 GL具有基本上相同的偏移(即第一距离L1)。此外，所有第一接触孔OP1 可以被形成为在第二方向D2上具有相同的宽度。与图3D中示出的情形相 似，第一接触孔OP1的底部可以位于基本上相同的高度。
参见图8、9A、9B和9C，第一掩模层M1可以形成在第一层间绝缘层 110上以填充第一接触孔OP1。第一掩模层M1可以由旋涂硬掩模(SOH) 层形成，或者包括旋涂硬掩模(SOH)层。
第二光刻工艺可以被进行以形成穿透第一掩模层M1和第一层间绝缘 层110的第二接触孔OP2。第二接触孔OP2可以沿第二方向D2布置。第二 接触孔OP2可以彼此间隔开，其间插设栅电极G1-G7中的至少一个。作为 一示例，可以在彼此间隔开的第二接触孔OP2中的相邻第二接触孔之间插 设栅电极G1-G7的相应对。此外，第二接触孔OP2可以在第一方向D1上沿 栅电极G1-G7中的至少一个的侧面延伸。
第二接触孔OP2可以与第一接触孔OP1间隔开形成。换句话说，第二 接触孔OP2可以不叠合在第一接触孔OP1上。第一和第二接触孔OP1和 OP2可以在第二方向D2上被交替且反复地布置。在第二方向D2上彼此相 邻的第一和第二接触孔OP1和OP2可以彼此间隔开，且在第一和第二接触 孔OP1和OP2中相邻的第一和第二接触孔OP1和OP2之间插设至少一个相应的栅电极G1-G7。
第二光刻工艺可以包括在第一掩模层M1上形成光致抗蚀剂层。通过使 用第二光掩模的图案化工艺(例如曝光和显影工艺)，可以由该光致抗蚀剂 层形成光致抗蚀剂图案。光致抗蚀剂图案可以被形成为具有限定第二接触孔 OP2的位置和形状的开口。接着，可以利用光致抗蚀剂图案作为蚀刻掩模来 蚀刻由开口暴露的第一掩模层M1和第一层间绝缘层110，以形成穿透第一 层间绝缘层110的第二接触孔OP2。在某些示例中，源极/漏极区域SD的上 部可以在第一层间绝缘层110的蚀刻期间被部分地蚀刻。接着，光致抗蚀剂 图案可以被除去。第二光掩模可以是不同于第一光掩模的光掩模。换句话说， 第一和第二光刻工艺可以分别进行。
第二接触孔OP2可以被形成来暴露源极/漏极区域SD的顶表面。第二 接触孔OP2中的至少一个可以在第一方向D1上延伸以暴露源极/漏极区域 SD中的至少两个，源极/漏极区域SD在第一方向D1上彼此间隔开且其间 插设第一器件隔离层ST1。
栅中心线GL离第二和第三栅电极G2和G3可以是等距离的，并且可 以平行于第一方向D1。第二接触中心线CL2可以沿第二接触孔OP2的中心 轴并且平行于第一方向D1延伸。这里，第二接触中心线CL2可以与栅中心 线GL间隔开第二距离L2。作为一示例，与靠近第二栅电极G2相比，第二 接触孔OP2更靠近第三栅电极G3，并且在这种情况下，当沿第二方向D2测 量时第二距离L2具有正值。
因为所有第二接触孔OP2通过第二光刻工艺形成，所以所有第二接触 孔OP2可以形成为相对于它们相应的栅中心线GL具有基本上相同的偏移 (即第二距离L2)。这里，第一距离L1可以不同于第二距离L2。换句话说， 第一接触孔OP1的组与第二接触孔OP2的组可以彼此不同地相对于栅电极 G1-G7横向偏移。此外，所有第二接触孔OP2可以被形成为在第二方向D2 上具有相同的宽度。与图3D中示出的情形相似，第二接触孔OP2的底部可 以位于基本上相同的高度。第二接触孔OP2的宽度可以不同于第一接触孔 OP1的宽度。第一接触孔OP1的底部可以位于与第二接触孔OP2的高度不 同的高度。
再参见图2、3A、3B和3C，第一掩模层M1可以被除去。例如，第一 掩模层M1通过灰化和剥离工艺被除去。
接着，阻挡层BL和导电层可以被形成在第一层间绝缘层110上以填充 第一和第二接触孔OP1和OP2。导电层可以由掺杂半导体材料、金属和导电 金属氮化物材料中的至少一种形成，或者包括掺杂半导体材料、金属和导电 金属氮化物材料中的至少一种。作为一示例，导电层由钨形成或者包括钨， 阻挡层BL由Ti/TiN形成或者包括Ti/TiN。可以在阻挡层BL和导电层上进 行平坦化工艺以暴露第一层间绝缘层110，因而第一和第二接触CA1和CA2可以被局部地形成在第一和第二接触孔OP1和OP2中。作为平坦化工艺的 结果，第一和第二接触CA1和CA2可以被形成为具有与第一层间绝缘层110 的顶表面基本上共面的顶表面。
接着，第二层间绝缘层120和第三层间绝缘层130可以被顺序形成在第 一层间绝缘层110上以覆盖第一和第二接触CA1和CA2。通路V1-V4可以 被形成来穿透第二层间绝缘层120，并且导电线CBL和导线PW1和PW2可 以被形成在第三层间绝缘层130中。第二和第三层间绝缘层120和130可以 由硅氧化物层或者硅氮氧化物层形成，或者包括硅氧化物层或者硅氮氧化物 层。
图10是平面图，其示出根据本发明构思的半导体器件的一部分。图11 是沿图10的线A-A'截取的剖视图。在以下描述中，先前参照图2、3A、3B 和3C描述的元件可以由相似或者相同的附图标记标识，从而其另外的描述 是不必要的。图3B和3C与沿图10的线B-B'和C-C'截取的剖视图对应。
参见图10、11、3B和3C，第一至第三接触CA1、CA2和CA3可以被 设置在栅电极G1-G7之间。第一至第三接触CA1、CA2和CA3可以沿有源 图案FN或者在第二方向D2上布置。作为一示例，第一接触CA1、第二接 触CA2和第三接触CA3在第二方向D2上被交替且反复地布置。在图10中， 为了区别，第一至第三接触CA1、CA2和CA3被不同地画阴影线。此外， 第一至第三接触CA1、CA2和CA3可以在第一方向D1上在栅电极G1-G7 之一旁边延伸。作为一示例，第三接触CA3可以在第一和第二栅电极G1和 G2之间并且在PMOSFET和NMOSFET区域PR和NR中的每一个上设置， 并且可以在第一方向D1上布置。
更具体地说，例如，在PMOSFET区域PR上，第三接触CA3中的至少 一个被成形为如同在第一方向D1上延伸的条。第三接触孔CA3中的所述至 少一个可以被设置来连接多个源极/漏极区域SD，源极/漏极区域SD在第一 方向D1上彼此间隔开且其间插设第一器件隔离层ST1。以与PMOSFET区 域PR上的那些相同的方式，NMOSFET区域NR上的源极/漏极区域SD可以通过第三接触CA3彼此连接。
第一至第三接触CA1、CA2和CA3中的每一个可以包括导电柱CP和 覆盖导电柱CP的侧表面和底表面的阻挡层BL。作为一示例，导电柱CP由 钨形成或者包括钨，阻挡层BL由Ti/TiN形成或者包括Ti/TiN。
如先前参照图2和3A描述的那样，第一接触CA1中的每一个的第一 接触中心线CL1与栅中心线GL中相应的一个间隔开第一距离L1。第二接 触CA2中的每一个的第二接触中心线CL2可以与栅中心线GL中相应的一 个间隔开第二距离L2。这里，栅中心线GL离第三和第四栅电极G3和G4 可以是等距离的，并且可以平行于第一方向D1。此外，第三接触中心线CL3可以沿第三接触CA3的中心轴并且平行于第一方向D1延伸。这里，第三接 触中心线CL3可以与栅中心线GL中相应的一个间隔开第三距离L3。在一 示例中，第三距离L3在第二方向D2上具有负值。换句话说，与靠近第四栅 电极G4相比，第三接触CA3可以更靠近第三栅电极G3。
第三接触CA3可以被同时形成，因而所有第三接触CA3可以相对于它 们相应的栅中心线GL具有相同的横向偏移，即第三距离L3。第一至第三距 离L1、L2和L3可以彼此不同。换句话说，第一至第三接触CA1、CA2和 CA3的组可以相对于栅电极G1-G7横向地偏移不同的量。
对于第三和第四栅电极G3和G4之间的第三接触CA3，第三接触CA3 与第三栅电极G3可以彼此间隔开第五间隔距离SL5，第三接触CA3与第四 栅电极G4可以彼此间隔开第六间隔距离SL6。在示例中，第五和第六间隔 距离SL5和SL6可以基本上相同，但是在另外的示例中，它们可以彼此不 同。在与靠近第四栅电极G4相比较，第三接触CA3更靠近第三栅电极G3 的情况下，第五间隔距离SL5与第六间隔距离SL6的比可以小于1。
第三接触CA3的同时形成可以允许所有第三接触CA3具有相同的 SL5/SL6比。第三接触CA3的SL5/SL6比可以不同于第一接触CA1的比(例 如SL1/SL2)和第二接触CA2的比(例如SL3/SL4)。
与靠近第四栅电极G4相比较，第三接触CA3可以更靠近第三栅电极 G3，因而增大第四栅电极G4和第三接触CA3之间的间隔裕度是可能的。 因此，基本上防止或者抑制短路在第四栅电极G4和第三接触CA3之间形成 是可能的。这里，在设置有第三接触CA3的有源图案上，第三栅电极G3可 以被用作虚设电极。
此外，第三接触CA3可以朝第三栅电极G3偏移，因而第三接触CA3 的至少一部分可以不仅交叠第三和第四栅电极G3和G4之间的源极/漏极区 域SD，还交叠在第三栅电极G3下面的沟道区AF。这可以导致设置在第三 和第四栅电极G3和G4之间的源极/漏极区域SD的体积上的增大。此外， PMOSFET区域PR上的第三接触CA3的偏移使更有效地施加压应力至位于第四栅电极G4下面的沟道区AF成为可能。
在第三接触CA3同时形成的情况下，第三接触CA3可以具有相同的宽 度(第二方向D2上的尺寸)。第三接触CA3的宽度可以不同于先前参照图 3D描述的第一和第二接触CA1和CA2的宽度W1和W2。另外，第三接触 CA3可以以其底表面被设置在基本上相同的高度的方式被设置。这里，第三 接触CA3的底表面可以位于与第一接触CA1和第二接触CA2的底表面不同的高度。
图12、14和16是平面图，其示出根据本发明构思的制造半导体器件的 方法的另外的示例。图13、15和17A分别是沿图12、14和16的线A-A'截 取的剖视图，图17B和17C是分别沿图16的线B-B'和C-C'截取的剖视图。 在对本实施方式的以下描述中，先前参照图4至9C描述的元件或者步骤可 以由相似或者相同的附图标记标识，从而其另外的描述是不必要的。图7B 和9B可以分别对应于沿图12和14的线B-B'截取的剖面，图7C和9C可以 分别对应于沿图12和14的线C-C'截取的剖面。
参见图12、13、7B和7C，第一光刻工艺可以在图4、5A、5B和5C的 结构上进行，以形成穿透第一层间绝缘层110的第一接触孔OP1。第一接触 孔OP1可以彼此间隔开，且至少一个相应的栅电极G1-G7被插设在第一接 触孔OP1中相邻的第一接触孔OP1之间。作为一示例，对于第一接触孔OP1 中每对相邻的第一接触孔OP1，可以在第一接触孔OP1中相邻的第一接触 孔OP1之间插设栅电极G1-G7中三个相应的栅电极。第一光刻工艺和第一 接触孔OP1可以具有与参照图6、7A、7B和7C描述的先前的示例的那些 基本上相同的特征。
参见图14、15、9B和9C，第一掩模层M1可以形成在第一层间绝缘层 110上以填充第一接触孔OP1。接着，第二光刻工艺可以被进行以形成穿透 第一掩模层M1和第一层间绝缘层110的第二接触孔OP2。第二接触孔OP2 可以彼此间隔开，其间插设栅电极G1-G7中的至少一个。作为一示例，对于 第二接触孔OP2中每对相邻的第二接触孔OP2，可以在第二接触孔OP2中 相邻的第二接触孔OP2之间插设栅电极G1-G7中的三个。第二光刻工艺和 第二接触孔OP2可以具有与参照图8、9A、9B和9C描述的先前的示例的 那些基本上相同的特征。
参见图16、17A、17B和17C，第二掩模层M2可以形成在第一掩模层 M1上以填充第二接触孔OP2。第二掩模层M2可以由旋涂硬掩模(SOH) 层形成，或者包括旋涂硬掩模(SOH)层。
第三光刻工艺可以被进行以形成穿透第二掩模层M2、第一掩模层M1 和第一层间绝缘层110的第三接触孔OP3。第三接触孔OP3可以沿第二方 向D2布置。第三接触孔OP3可以彼此间隔开，并且栅电极G1-G7中的至少 一个插设在第三接触孔OP3中相邻的第三接触孔OP3之间。作为一示例， 对于第三接触孔OP3中每对相邻的第三接触孔OP3，在第三接触孔OP3中 相邻的第三接触孔OP3之间插设栅电极G1-G7中三个相应的栅电极。此外， 第三接触孔OP3可以在第一方向D1上在栅电极G1-G7中的至少一个旁边 延伸。
第三接触孔OP3可以形成为与第一和第二接触孔OP1和OP2间隔开。 换句话说，第三接触孔OP3可以不叠合在第一和第二接触孔OP1和OP2上。 第一至第三接触孔OP1、OP2和OP3可以在第二方向D2上被交替且反复地 布置。当在第二方向D2上观看时，第一至第三接触孔OP1、OP2和OP3中 相邻的接触孔可以有栅电极G1-G7中的至少一个被插设其间。
更具体地说，第三光刻工艺可以包括在第二掩模层M2上形成光致抗蚀 剂层。通过使用第三光掩模的图案化工艺(例如曝光和显影工艺)，可以由该 光致抗蚀剂层形成光致抗蚀剂图案。光致抗蚀剂图案可以被形成为具有限定 第三接触孔OP3的位置和形状的开口。接着，可以利用光致抗蚀剂图案作为 蚀刻掩模来蚀刻由开口暴露的第二掩模层M2、第一掩模层M1和第一层间 绝缘层110，以形成穿透第一层间绝缘层110的第三接触孔OP3。在某些示 例中，源极/漏极区域SD的上部可以在第一层间绝缘层110的蚀刻期间被部 分地蚀刻。接着，光致抗蚀剂图案可以被除去。第三光掩模可以不同于用于 第一和第二光刻工艺的第一和第二光掩模。换句话说，第一至第三光刻工艺 可以分别进行。
第三接触孔OP3可以被形成为暴露源极/漏极区域SD的顶表面。第三 接触孔OP3中的至少一个可以在第一方向D1上延伸，并且可以暴露源极/ 漏极区域SD中的至少两个源极/漏极区域SD，源极/漏极区域SD在第一方 向D1上彼此间隔开且其间插设第一器件隔离层ST1。
在某些示例中，栅中心线GL离第三和第四栅电极G3和G4是等距离 的，并且可以平行于第一方向D1。第三接触中心线CL3可以沿第三接触CA3 的中心轴并且平行于第一方向D1延伸。这里，第三接触中心线CL3可以与 栅中心线GL间隔开第三距离L3。作为一示例，与靠近第四栅电极G4相比， 第三接触孔OP3可以更靠近第三栅电极G3，并且在这种情况下，当沿第二 方向D2测量时第三距离L3具有负值。
因为所有第三接触孔OP3通过第三光刻工艺形成，所以所有第三接触 孔OP3可以形成为离它们相关联的栅中心线GL具有基本上相同的横向偏 移(即第三距离L3)。这里，第三距离L3可以不同于第一距离L1(第一接 触孔OP1的偏移)和第二距离L2(第二接触孔OP2的偏移)。换句话说，第 一至第三接触孔OP1、OP2和OP3的组可以相对于栅电极G1-G7横向偏移 彼此不同的量。
再参见图10、11、3B和3C，第一和第二掩模层M1和M2可以被除去。 第一掩模层M1和第二掩模层M2可以通过灰化和剥离工艺被除去。
接着，阻挡层BL和导电层可以被形成在第一层间绝缘层110上以填充 第一至第三接触孔OP1、OP2和OP3。导电层可以由掺杂半导体材料、金属 和导电金属氮化物材料中的至少一种形成，或者包括掺杂半导体材料、金属 和导电金属氮化物材料中的至少一种。作为一示例，导电层由钨形成或者包 括钨，阻挡层BL由Ti/TiN形成或者包括Ti/TiN。可以在阻挡层BL和导电 层上进行平坦化工艺以暴露第一层间绝缘层110，因而第一至第三接触CA1、CA2和CA3可以被局部地形成在第一至第三接触孔OP1、OP2和OP3中。 作为平坦化工艺的结果，第一至第三接触CA1、CA2和CA3可以被形成为 具有与第一层间绝缘层110的顶表面基本上共面的顶表面。
接着，第二层间绝缘层120和第三层间绝缘层130可以被顺序形成在第 一层间绝缘层110上以覆盖第一和第二接触CA1和CA2。通路V1-V4可以 被形成来穿透第二层间绝缘层120，并且导电线CBL和导线PW1和PW2可 以被形成在第三层间绝缘层130中。
图18是平面图，其示出根据本发明构思的半导体器件的一部分的又一 示例。图19A和19B分别是沿图18的线A-A'和B-B'截取的剖视图。在以下 对本实施方式的描述中，先前参照图10、11、3B和3C描述的元件可以由相 似或者相同的附图标记标识，从而其另外的描述是不必要的。图3C可以与 沿图18的线C-C'截取的剖视图对应。
参见图18、19A、19B和3C，第一至第四接触CA1、CA2、CA3和CA4 可以被设置在栅电极G1-G7之间。第一至第四接触CA1、CA2、CA3和CA4 可以沿有源图案FN或者在第二方向D2上布置。在图18中，为了区别，第 一至第四接触CA1、CA2、CA3和CA4被不同地画阴影线。此外，第一至 第四接触CA1、CA2、CA3和CA4当在第一方向D1上延伸时可以在栅电极 G1-G7中的至少一个旁边布置。
作为一示例，第一和第四接触CA1和CA4的对插设在栅电极G1-G7中 的对之间。再参见图18和19B，在第四和第五栅电极G4和G5之间，第一 接触CA1和第四接触CA4可以布置成在第一方向D1上彼此间隔开。第一 接触CA1可以接触源极/漏极区域SD中的两个，第四接触CA4可以接触源 极/漏极区域SD中与其相邻的一个。然而，本发明构思不局限于此示例；例 如，第四接触CA4可以与第二接触CA2或者第三接触CA3一起插设在栅电 极G1-G7的对之间。第四接触CA4中的每一个可以被成形为如同在第一方 向D1上延伸的条，并且可以连接彼此间隔开的多个源极/漏极区域SD。
第一至第四接触CA1、CA2、CA3和CA4中的每一个可以包括导电柱 CP和覆盖导电柱CP的侧表面和底表面的阻挡层BL。作为一示例，导电柱 CP由钨形成或者包括钨，阻挡层BL由Ti/TiN形成或者包括Ti/TiN。
如先前参照图2、3A、10和11描述的那样，第一接触CA1中的每一个 的第一接触中心线CL1可以与栅中心线GL中相应的一个间隔开第一距离 L1。第二接触CA2中的每一个的第二接触中心线CL2可以与栅中心线GL 中相应的一个间隔开第二距离L2。第三接触CA3中的每一个的第三接触中 心线CL3可以与栅中心线GL中相应的一个间隔开第三距离L3。在示例中， 栅中心线GL离第四和第五栅电极G4和G5是等距离的并且平行于第一方 向D1。此外，第四接触中心线CL4可以沿第四接触CA4的中心轴并且平行 于第一方向D1延伸。这里，第四接触中心线CL4可以与栅中心线GL中相 应的一个间隔开第四距离L4。作为一示例，当沿第二方向D2测量时，第四 距离L4具有正值。换句话说，与靠近第四栅电极G4相比较，第四接触CA4 可以更靠近第五栅电极G5，从而第七间隔距离(第四接触CA4与第四栅电 极G4之间的距离)与第八间隔距离(第四接触CA4与第五栅电极G5之间 的距离)的比大于1。
第四接触CA4可以同时形成，并且在这种情况下，所有第四接触CA4 可以离它们相应的栅中心线GL具有相同的横向偏移，即第四距离L4。第一 至第四距离L1、L2、L3和L4可以彼此不同。换句话说，第一至第四接触 CA1、CA2、CA3和CA4的组可以从栅电极横向地偏移彼此不同的量。
在另一示例中，虽然未示出，但是第四接触CA4分别与第四和第五栅 电极G4和G5间隔开基本上相同的距离。
因为第四接触CA4被同时形成，所以所有第四接触CA4可以被形成为 具有相同的第七间隔距离与第八间隔距离的比。第四接触CA4的比(即第 七间隔距离与第八间隔距离的比)可以不同于第一接触CA1的比(例如 SL1/SL2)、第二接触CA2的比(例如SL3/SL4)和第三接触CA3的比(例 如SL5/SL6)。
此外，在第四接触CA4同时形成的情况下，第四接触CA4可以具有相 同的宽度(第四宽度)。第四接触CA4的宽度可以不同于第一、第二和第三 接触CA1、CA2和CA3的宽度(第一、第二和第三宽度W1、W2和W3)。 另外，第四接触CA4可以以其底表面被设置在基本上相同的高度的方式被 设置。这里，第四接触CA4的底表面可以位于与第一、第二和第三接触CA1、CA2和CA3的底表面不同的高度。
图20、22和24是平面图，其示出根据本发明构思的制造半导体器件的 方法的其他示例。图21A、23A和25A分别是沿图20、22和24的线A-A' 截取的剖视图，图21B、23B和25B分别是沿图20、22和24的线B-B'截取 的剖视图。在以下描述中，先前参照图12至17C描述的元件或者步骤可以 由相似或者相同的附图标记标识，从而其另外的描述是不必要的。
参见图20、21A和21B，第一掩模层M1可以形成在图12、13、图7B 和7C的所得到的结构上以填充第一接触孔OP1。接着，第二光刻工艺可以 被进行以形成穿透第一掩模层M1和第一层间绝缘层110的第二接触孔OP2。 再参见图21B，第四和第五栅电极G4和G5之间的第一接触孔OP1可以被 形成以暴露一对源极/漏极区域SD的顶表面，第一掩模层M1可以形成为覆 盖该对源极/漏极区域SD。源极/漏极区域SD中邻近于该对源极/漏极区域 SD的一个可以被第一层间绝缘层110覆盖。
参见图22、23A和23B，第二掩模层M2可以形成在第一掩模层M1上 以填充第二接触孔OP2。接着，第三光刻工艺可以被进行以形成穿透第二掩 模层M2、第一掩模层M1和第一层间绝缘层110的第三接触孔OP3。
参见图24、25A和25B，第三掩模层M3可以形成在第二掩模层M2上 以填充第三接触孔OP3。第三掩模层M3可以由旋涂硬掩模(SOH)层形成， 或者包括旋涂硬掩模(SOH)层。
第四光刻工艺可以被进行以形成穿透第三、第二和第一掩模层M3、M2 和M1以及第一层间绝缘层110的第四接触孔OP4。第四接触孔OP4可以沿 第二方向D2排列。第四接触孔OP4可以彼此间隔开，其间插设栅电极G1- G7中的至少一个。此外，第四接触孔OP4当在第一方向D1上延伸时可以 在栅电极G1-G7中的至少一个旁边布置。作为一示例，当在第一方向D1上 延伸并且与第一接触孔OP1间隔开时，第四接触孔OP4可以在第四和第五 栅电极G4和G5旁边延伸。第四接触孔OP4可以形成为与第一至第三接触 孔OP1、OP2和OP3间隔开。换句话说，第四接触孔OP4可以不叠合在第 一至第三接触孔OP1、OP2和OP3上。
第四光刻工艺可以包括在第三掩模层M3上形成光致抗蚀剂层。通过使 用第四光掩模的图案化工艺(例如曝光和显影工艺)，可以由该光致抗蚀剂 层形成光致抗蚀剂图案。光致抗蚀剂图案可以被形成为具有限定第四接触孔 OP4的位置和形状的开口。接着，可以利用光致抗蚀剂图案作为蚀刻掩模来 蚀刻由开口暴露的第三、第二和第一掩模层M3、M2和M1以及第一层间绝 缘层110，以形成穿透第一层间绝缘层110的第四接触孔OP4。接着，光致抗蚀剂图案可以被除去。第四光掩模可以不同于用于第一至第三光刻工艺的 第一至第三光掩模。换句话说，第一至第四光刻工艺可以分别进行。
源极/漏极区域SD的上部可以在第一层间绝缘层110的蚀刻期间被部 分地蚀刻。作为一示例，第四接触孔OP4可以形成来暴露位于第四和第五栅 电极G4和G5之间的源极/漏极区域SD的一个。
在一些示例中，栅中心线GL离第四和第五栅电极G4和G5是等距离 的，并且在第一方向D1上延伸。此外，第四接触中心线CL4可以沿第四接 触CA4的中心轴在第一方向上D1延伸。这里，第四接触中心线CL4可以 与栅中心线GL中相应的一个间隔开第四距离L4。与靠近第四栅电极G4相 比较，第四接触孔OP4可以形成为更靠近第五栅电极G5，并且在这种情况下，当沿第二方向D2测量时，第四距离L4可以具有正值。
因为所有第四接触孔OP4通过第四光刻工艺形成，所以第四接触孔OP4 可以形成为相对于相应的栅中心线GL具有基本上相同的横向偏移(即第四 距离L4)。这里，第四距离L4可以不同于第一、第二和第三距离L1、L2和 L3(第一、第二和第三接触孔OP1、OP2和OP3的横向偏移)。换句话说， 第一至第四接触孔OP1、OP2、OP3和OP4的组可以相对于栅电极G1-G7偏 移各自的彼此不同的量。
图26是框图，其示出根据本发明构思的包括半导体器件的电子系统的 一示例。
参见图26，电子系统1100可以包括控制器1110、输入/输出(I/O)单 元1120、存储装置1130、接口单元1140和数据总线1150。控制器1110、 I/O单元1120、存储装置1130和接口单元1140中的至少两个可以通过数据 总线1150彼此通信。数据总线1150提供通过其传输电信号的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器等等中的 至少一个。I/O单元1120可以包括键区、键盘或者显示单元。存储装置1130 可以储存数据和/或命令。存储装置1130可以包括非易失性存储器件(例如 快闪存储器件、相变存储器件、磁存储器件等等)。此外，存储装置1130可 以进一步包括易失性存储器件。例如，存储装置1130可以包括具有根据本 发明构思的半导体器件的静态随机存取存储(SRAM)器件。取决于电子系统1100的目的或者使用电子系统1100的电子产品的类型，省略存储装置 1130可以是可能的。接口单元1140可以发送电数据至通信网络，或者可以 从通信网络接收电数据。接口单元1140可以以无线或者有线方式工作。例 如，接口单元1140可以包括用于无线通信的天线或者用于有线和/或无线通 信的收发器。根据本发明构思的半导体器件可以作为控制器1110或者I/O单 元1120的一部分被提供。虽然图中未示出，但是电子系统1100可以进一步包括用作用于改善控制器1110的操作的高速缓冲存储器的快速DRAM器件 和/或快速SRAM器件。
图27是框图，其示出根据本发明构思的包括半导体器件的电子装置的 一示例。
参见图27，电子装置1200可以包括半导体芯片1210。半导体芯片1210 可以包括处理器1211、嵌入式存储器1213和高速缓冲存储器1215。
处理器1211可以包括一个或更多个处理器核心C1-Cn。所述一个或更 多个处理器核心C1-Cn可以被配置成处理数据和信号。处理器核心C1-Cn 可以包括根据本发明构思的半导体器件(例如参照图1描述的多个逻辑单 元)。
电子装置1200可以被配置成使用所处理的数据和信号执行它自己的功 能。作为一示例，处理器1211可以是应用处理器。
嵌入式存储器1213可以与处理器1211交换第一数据DAT1。第一数据 DAT1可以是已由所述一个或更多个处理器核心C1-Cn处理或者将由所述一 个或更多个处理器核心C1-Cn处理的数据。嵌入式存储器1213可以管理第 一数据DAT1。例如，嵌入式存储器1213可以用于对第一数据DAT1的缓冲 操作。换句话说，嵌入式存储器1213可以作为用于处理器1211的缓冲存储 器或者工作存储器工作。
在示例中，电子装置1200用来实现可穿戴电子装置。通常，可穿戴电 子装置被配置成处理相对少量的数据。在此意义上，即在电子装置1200构 成可穿戴电子装置的情况下，嵌入式存储器1213可以被配置成具有相对小 的缓冲能力。
嵌入式存储器1213可以是静态随机存取存储(SRAM)器件。SRAM器 件可以具有比动态随机存取存储(DRAM)器件的运行速度更快的运行速度。 因此，在SRAM被嵌入半导体芯片1210的情况下，电子装置1200可以是 小的并且可以高速运行。此外，在SRAM嵌入半导体芯片1210的情况下， 可以最小化由电子装置1200主动消耗的电力。作为一示例，SRAM可以包 括根据本发明构思的半导体器件中的至少一个。
高速缓冲存储器1215可以与所述一个或更多个处理器核心C1-Cn一起 安装在半导体芯片1210上。高速缓冲存储器1215可以配置成存储高速缓存 数据DATc，高速缓存数据DATc将由所述一个或更多个处理器核心C1-Cn 使用或者直接存取。高速缓冲存储器1215可以具有相对小的容量并且以很 高的速度运行。在示例中，高速缓冲存储器1215包括SRAM器件，该SRAM 器件包括根据本发明构思的半导体器件。在高速缓冲存储器1215被使用的 情况下，可以最小化由处理器1211执行的对嵌入式存储器1213的存取频率 (accessfrequency)或者存取时间。换句话说，对高速缓冲存储器1215的使 用可以允许电子装置1200具有快速的运行速度。
为了提供对本发明构思的更好的理解，高速缓冲存储器1215在图27中 被显示为与处理器1211分离的部件。然而，高速缓冲存储器1215可以组成 处理器1211。也就是说，根据本发明构思的电子装置的构造不局限于图27 示出的构造。
处理器1211、嵌入式存储器1213和高速缓冲存储器1215可以被配置 成根据各种接口协议中的至少一种交换或者发送数据。例如，处理器1211、 嵌入式存储器1213和高速缓冲存储器1215可以被配置成根据以下中的至少 一种交换或者发送数据：通用串行总线(USB)协议、小型计算机系统接口 (SCSI)协议、周边部件互连(PCI)快速协议、高级技术附件(ATA)协议、 并行ATA(PATA)协议、串行ATA(SATA)协议、串行连接SCSI(SAS) 协议、电子集成驱动器(IDE)协议或者通用快闪存储(UFS)协议。
图28是等效电路图，其示出根据本发明构思的SRAM单元的一个示例。 所述SRAM单元可以包括根据本发明构思的至少一个半导体器件。所述 SRAM单元可以用于图27的嵌入式存储器1213和/或高速缓冲存储器1215。
参见图28，所述SRAM单元可以包括第一上拉晶体管TU1、第一下拉 晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管 TA1和第二存取晶体管TA2。第一和第二上拉晶体管TU1和TU2可以是PMOS晶体管，而第一和第二下拉晶体管TD1和TD2以及第一和第二存取 晶体管TA1和TA2可以是NMOS晶体管。
第一上拉晶体管TU1的第一源极/漏极和第一下拉晶体管TD1的第一 源极/漏极可以被连接至第一节点N1。第一上拉晶体管TU1的第二源极/漏 极可以被连接至电源线Vcc，第一下拉晶体管TD1的第二源极/漏极可以被 连接至接地线Vss。第一上拉晶体管TU1的栅极和第一下拉晶体管TD1的 栅极可以彼此电连接。因此，第一上拉晶体管TU1和第一下拉晶体管TD1 可以组成第一反相器。第一上拉晶体管TU1和第一下拉晶体管TD1的互相 连接的栅极可以用作第一反相器的输入端子，第一节点N1可以用作第一反 相器的输出端子。
第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一 源极/漏极可以被连接至第二节点N2。第二上拉晶体管TU2的第二源极/漏 极可以被连接至电源线Vcc，第二下拉晶体管TD2的第二源极/漏极可以被 连接至接地线Vss。第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的 栅极可以彼此电连接。因此，第二上拉晶体管TU2和第二下拉晶体管TD2 可以组成第二反相器。第二上拉晶体管TU2和第二下拉晶体管TD2的互相 连接的栅极可以用作第二反相器的输入端子，第二节点N2可以用作第二反 相器的输出端子。
第一和第二反相器可以彼此联接以形成锁存结构。换句话说，第一上拉 晶体管TU1和第一下拉晶体管TD1的栅极可以电连接至第二节点N2，第二 上拉晶体管和第二下拉晶体管TU2和TD2的栅极可以电连接至第一节点N1。 第一存取晶体管TA1的第一源极/漏极可以被连接至第一节点N1，第一存取 晶体管TA1的第二源极/漏极可以被连接至第一位线BL1。第二存取晶体管 TA2的第一源极/漏极可以被连接至第二节点N2，第二存取晶体管TA2的第 二源极/漏极可以被连接至第二位线BL2。第一和第二存取晶体管TA1和TA2 的栅极可以电联接至字线WL。
图29至31是示出多媒体装置的一些示例的图，所述多媒体装置具有包 括根据本发明构思的半导体器件的电子装置和/或系统。诸如在图26中示出 并且参照图26描述的电子系统的电子系统和/或诸如在图27中示出并且参 照图27描述的电子装置的电子装置，可以由图29中示出的移动电话或者智 能电话2000、由图30中示出的平板或者智能平板PC3000、或者由图31中 示出的膝上型计算机4000使用。
根据本发明构思的一个方面，一种半导体器件可以包括第一和第二接触， 第一和第二接触布置在栅电极之间，但是相对于栅电极被不同地横向偏移。 因而，可以最大化栅电极和接触之间的工艺裕度。此外，设置在PMOS区域 上的接触的偏移使更有效地施加压应力至沟道区成为可能。
虽然本发明构思的示例已经被特别地示出和描述，但是本领域普通技术 人员将理解，可以对这些示例进行形式和细节上的变动而不脱离如所附权利 要求中阐明的本发明构思的精神和范围。
本专利申请要求2015年4月14日在韩国知识产权局提交的韩国专利 申请第10-2015-0052551号的优先权，其全部内容通过引用合并于此。

Claims (9)

1.一种半导体器件，包括，
衬底，具有有源图案和在所述有源图案的上部中的源极/漏极区域；
在第一方向上与所述有源图案交叉的栅电极，所述栅电极在与所述第一方向垂直的第二方向上彼此隔开；以及
第一接触和第二接触，所述第一接触和所述第二接触分别电连接至所述源极/漏极区域并且在所述第二方向上间隔开，
其中，当在平面图中观看时，所述源极/漏极区域和与之连接的所述第一接触和所述第二接触位于所述栅电极之间，
所述第一接触中的每一个与最靠近所述第一接触的所述栅电极的相应对的相邻栅电极分别隔开第一间隔距离和第二间隔距离，
所述第二接触中的每一个与最靠近所述第二接触的所述栅电极的相应对的相邻栅电极分别隔开第三间隔距离和第四间隔距离，
所述第一间隔距离与所述第二间隔距离的比不同于所述第三间隔距离与所述第四间隔距离的比。
2.如权利要求1所述的半导体器件，其中所述第一接触和所述第二接触沿所述第二方向在所述有源图案上交替地设置。
3.如权利要求1所述的半导体器件，其中X-1大于Y-1，X是所述第三间隔距离与所述第四间隔距离的所述比，Y是所述第一间隔距离与所述第二间隔距离的所述比，以及
电连接至所述第二接触的所述源极/漏极区域具有比电连接至所述第一接触的所述源极/漏极区域的总体积小的总体积。
4.如权利要求1所述的半导体器件，还包括电连接至所述源极/漏极区域中的各自的源极/漏极区域的第三接触，
其中所述第三接触与所述第一接触和所述第二接触一起沿所述第二方向间隔开，
所述第三接触中的每一个与最靠近所述第三接触的所述栅电极的相应对的相邻栅电极分别隔开第五间隔距离和第六间隔距离，
其中所述第一间隔距离与所述第二间隔距离的所述比、所述第三间隔距离与所述第四间隔距离的所述比、以及所述第五间隔距离与所述第六间隔距离的比彼此不同。
5.一种半导体器件，包括：
衬底，具有有源图案和在所述有源图案的上部中的源极/漏极区域；
栅电极，在平行于所述衬底的顶表面的第一方向上纵向地延伸并且与所述有源图案交叉；
至少一个第一接触以及第二接触的组，所述第一接触和所述第二接触中的每一个被电连接至所述源极/漏极区域中各自的源极/漏极区域，以及
其中所述栅电极在第二方向上彼此均匀地间隔开，所述第二方向平行于所述衬底的所述顶表面并且垂直于所述第一方向，
当在平面图中观看时，所述源极/漏极区域被插设在所述栅电极之间，
所述至少一个第一接触中的每一个被插设在所述栅电极的相应对的相邻栅电极之间，
所述第二接触中的每一个被插设在所述栅电极的相应对的相邻栅电极之间，以及
第二接触的所述组在所述第二方向上相对于所述栅电极偏移与所述至少一个第一接触在所述第二方向上相对于所述栅电极偏移的量不同的量。
6.如权利要求5所述的半导体器件，其中所述至少一个第一接触中的每一个被设置在其间插设所述第一接触的栅电极的所述相应对的所述相邻栅电极之间的中间，
相比于其间插设所述第二接触的栅电极的所述相应对的所述相邻栅电极中的另一个，所述第二接触中的每一个定位得更靠近所述相邻栅电极中的一个，
所述栅电极包括晶体管的栅极以及虚设栅极，所述虚设栅极在所述器件中被电隔离从而在所述器件中是电无效的，以及
比所述栅电极的所述另一个定位得更靠近所述第二接触之一的所述相邻栅电极的所述一个中的每一个包括所述虚设栅极的相应的一个。
7.如权利要求5所述的半导体器件，其中在所述第二方向上，所述第二接触中的每个比所述至少一个第一接触中的每个更窄，
所述源极/漏极区域分别在其上部具有凹陷，以及
所述第一接触和所述第二接触中的每一个具有延伸到所述凹陷中的相应一个中的下部。
8.如权利要求5所述的半导体器件，其中所述至少一个第一接触中的每个的整体被设置在与所述第一接触电连接的所述源极/漏极区域上，以及
所述第二接触中的每个的一部分设置在与所述第二接触电连接的所述源极/漏极区域上，并且所述第二接触中的每个的另一部分设置在插设在所述源极/漏极区域的相应源极/漏极区域之间的沟道区上。
9.如权利要求5所述的半导体器件，还包括第三接触的组，每个所述第三接触电连接至所述源极/漏极区域中相应的一个，以及
其中所述第三接触中的每个被插设在所述栅电极的相应对的相邻栅电极之间，以及
第三接触的所述组在所述第二方向上相对于所述栅电极偏移与所述至少一个第一接触和第二接触的所述组在所述第二方向上相对于所述栅电极偏移的量中的每一个不同的量。
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