CN106024868B - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置，所述半导体装置包括：多个有源图案，从基底突出；栅极结构，与多个有源图案交叉；多个源区/漏区，分别在栅极结构的相对的侧面处的多个有源图案上；源/漏接触件，与多个有源图案交叉，每个源/漏接触件共同连接到源/漏接触件下方的源区/漏区，多个源区/漏区中的每个包括第一部分和第二部分，第一部分与多个源区/漏区下方的有源图案的顶表面接触，第一部分的宽度随着距基底的距离增大而增大，第二部分从第一部分延伸，第二部分的宽度随着距基底的距离增大而减小，源/漏接触件的底表面比第一部分与第二部分之间的界面低。

Description

半导体装置
于2015年3月27日提交到韩国知识产权局的标题为“Semiconductor Device”(半导体装置)的第10-2015-0043085号韩国专利申请通过引用全部包含于此。
技术领域
实施例涉及一种半导体装置，具体来讲，涉及一种包括鳍式场效应晶体管的半导体装置。
背景技术
半导体装置可以包括具有金属氧化物半导体场效应晶体管(MOSFET)的集成电路。因为已经减小了半导体装置的尺寸以及已经减少了设计规则，所以也已经按比例缩小了MOSFET的尺寸。由于MOSFET的缩小而可能劣化半导体装置的操作特性。因此，正在展开对于能够克服由高集成密度引起的局限及能够改善性能的半导体装置的各种研究。
发明内容
实施例提供了能够优化电特性并且提高可靠性的一种存储装置。
一方面，半导体装置可以包括：多个有源图案，从基底突出；栅极结构，与多个有源图案交叉；多个源区/漏区，分别在栅极结构的相对的侧面处的多个有源图案上；源/漏接触件，与多个有源图案交叉。每个源/漏接触件可以共同连接到其下方的源区/漏区。多个源区/漏区中的每个可以包括第一部分和第二部分，第一部分与其下方的有源图案的顶表面接触，并且具有随着距基底的距离增大而基本增大的宽度，第二部分从第一部分延伸，并且具有随着距基底的距离增大而基本减小的宽度。源/漏接触件的底表面可以比第一部分与第二部分之间的界面低。
在实施例中，源/漏接触件的底表面可以比多个有源图案的顶表面高。
在实施例中，源/漏接触件的底表面可以是与基底的顶表面基本平行的平坦表面。
在实施例中，源/漏接触件的底表面可以包括不平坦且弯曲的表面。
在实施例中，多个有源图案可以以基本相等的距离彼此分隔开。
在实施例中，每个源区/漏区还可以包括设置在比多个有源图案的顶表面低的水平面处的第三部分，第三部分可以与设置在每个源区/漏区下方的有源图案的侧壁接触。第三部分的最低端可以与有源图案的侧壁分隔开。
在实施例中，源区/漏区可以包括晶格常数基本等于或小于基底的晶格常数的材料。
在实施例中，源区/漏区可以包括晶格常数比基底的晶格常数大的材料。
在实施例中，半导体装置还可以包括设置在基底上以部分地覆盖多个有源图案的侧壁的装置隔离图案。装置隔离图案可以包括第一区和第二区，第二区在栅极结构下方，第二区在栅极结构的两侧。至少一个第二区可以包括具有比第一区的顶表面低的底表面的多个凹陷区。
在实施例中，多个凹陷区可以包括第一凹陷区和第二凹陷区，第一凹陷区在多个有源图案之间，第二凹陷区在多个有源图案的两侧处。第一凹陷区的底表面可以比第二凹陷区的底表面高。
在实施例中，第一凹陷区的底表面可以设置在基本相同的高度处。
在实施例中，第一凹陷区可以包括空气隙。
在实施例中，源/漏接触件中的至少一个可以包括延伸到空气隙中的延伸部分。
在实施例中，半导体装置还可以包括接触蚀刻停止层，接触蚀刻停止层覆盖第一凹陷区和第二凹陷区的内表面并延伸到多个源区/漏区和栅极结构的侧壁上。接触蚀刻停止层可以限定空气隙。
在实施例中，栅极结构可以包括栅电极和栅极介电图案，栅电极与多个有源图案交叉，栅极介电图案设置在栅电极与多个有源图案之间。栅极介电图案可以包括第一子栅极介电图案和第二子栅极介电图案，第二子栅极介电图案的介电常数比第一子栅极介电图案的介电常数大。
在另一方面，半导体装置可以包括：基底，包括彼此不同的第一区和第二区；多个第一有源图案，从第一区的基底突出并且以相等的距离彼此分隔开；多个第二有源图案，从第二区的基底突出并且以不同的距离彼此分隔开；第一栅极结构，与多个第一有源图案交叉；第二栅极结构，与多个第二有源图案交叉；多个第一源区/漏区，分别设置在第一栅极结构的一侧处的多个第一有源图案上；多个第二源区/漏区，分别设置在第二栅极结构的一侧处设置的多个第二有源图案上；第一源/漏接触件，与多个第一有源图案交叉并且共同连接到多个第一源区/漏区；第二源/漏接触件，与多个第二有源图案交叉并且共同连接到多个第二源区/漏区。第一源/漏接触件的顶表面可以比第二源/漏接触件的顶表面低。
在实施例中，第一源/漏接触件的底表面可以是与基底的顶表面基本平行的平坦表面。
在实施例中，第二源/漏接触件的底表面可以包括多个平坦表面和多个倾斜表面。
在实施例中，第一源/漏接触件的底表面可以比多个平坦表面的最上面的平坦表面低。
在实施例中，第一栅极结构可以包括第一栅电极和第一栅极介电图案，第一栅电极与多个第一有源图案交叉；第一栅极介电图案设置在第一栅电极与多个第一有源图案之间。第二栅极结构可以包括第二栅电极和第二栅极介电图案，第二栅电极与多个第二有源图案交叉，第二栅极介电图案设置在第二栅电极与多个第二有源图案之间。第一栅电极的顶表面可以比第二栅电极的顶表面低。
在实施例中，第一栅电极的宽度可以比第二栅电极的宽度大。
在实施例中，第一栅极介电图案可以包括第一子栅极介电图案和第二子栅极介电图案，第二子栅极介电图案的介电常数比第一子栅极介电图案的介电常数大。
在实施例中，第二栅极介电图案可以包括与第二子栅极介电图案的材料相同的材料。
在实施例中，多个第一源区/漏区中的每个可以包括第一部分和第二部分，第一部分与设置在其下方的第一有源图案的顶表面接触，并且具有随着距基底的距离增大而基本增大的宽度，第二部分从第一部分延伸，并且具有随着距基底的距离增大而基本减小的宽度。第一源/漏接触件的底表面可以比第一部分与第二部分之间的界面低。
在实施例中，第一源/漏接触件的底表面可以比多个第一有源图案的顶表面高。
在实施例中，多个第一源区/漏区中的每个还可以包括设置在比多个第一有源图案的顶表面低的水平面处的第三部分。第三部分可以与设置在每个第一源区/漏区下方的第一有源图案的侧壁接触。第三部分的最下端可以与第一有源图案的侧壁分隔开。
在实施例中，第一源区/漏区可以包括晶格常数基本等于或者小于基底的晶格常数的材料。
在实施例中，第一源区/漏区可以包括晶格常数大于基底的晶格常数的材料。
在实施例中，多个第二有源图案包括一对第一子有源图案和第二子有源图案，所述一对第一子有源图案彼此分隔开第一距离，第二子有源图案与所述一对第一子有源图案中的一个分隔开比第一距离大的第二距离。多个第二源区/漏区可以包括分别设置在所述一对第一子有源图案和第二子有源图案上的第一子源区/漏区、第二子源区/漏区和第三子源区/漏区。第一子源区/漏区和第二子源区/漏区的导电类型可以与第三子源区/漏区的导电类型不同。
在实施例中，第二源/漏接触件可以包括延伸到第二子有源图案和与第二子有源图案相邻的第一子有源图案之间的延伸部分。
在另一个实施例中，半导体装置可以包括：多个有源图案，从基底突出；栅极结构，与多个有源图案交叉；多个源区/漏区，分别在栅极结构的相对的侧面处的多个有源图案上；源/漏接触件，与多个有源图案交叉，每个源/漏接触件共同连接到其下方的源区/漏区，其中，多个源区/漏区中的每个包括具有三角形剖面的至少一个侧壁，三角形剖面具有远离对应的源/漏接触件的侧壁延伸的尖锐边缘，其中，基底的底部与源/漏接触件的对应的最下面的表面之间的距离比基底的底部与对应的尖锐边缘之间的相应距离小。
多个源区/漏区中的每个可以包括第一部分和第二部分，第一部分与其下方的有源图案的顶表面接触，第一部分的宽度随着距基底的底部的距离增大而基本增大，第二部分从第一部分延伸，第二部分的宽度随着距基底的底部的距离增大而基本减小，其中，三角形剖面的尖锐边缘在第一部分与第二部分之间的界面处。
半导体装置还可以包括在多个源区/漏区之间的空气隙，每个源/漏接触件在至少一个对应的空气隙上。
源/漏接触件的底表面中的至少一个可以具有与其他源/漏接触件的剖面不同的剖面。
具有不同剖面的源/漏接触件的底表面中的至少一个可以与其下方的对应的源区/漏区具有较大的接触面积。
附图说明
通过参照附图详细地描述示例性实施例，对于本领域的普通技术人员而言，特征将变得明显，在附图中：
图1示出根据示例实施例的半导体装置的平面图。
图2A示出沿图1的线I-I＇、II-II＇、A-A＇和B-B＇截取的剖视图。
图2B示出沿图1的线III-III＇和C-C＇截取的剖视图。
图2C示出沿图1的线IV-IV＇和D-D＇截取的剖视图。
图3A、图3B、图3C和图3D示出与图2C的部分‘A’对应的放大图。
图4A、图4B和图4C示出与图2C的部分‘B’对应的放大图。
图5A至图10A示出为了示出制造根据示例实施例的半导体装置的方法中的步骤而沿图1的线I-I＇、II-II＇、A-A＇和B-B＇截取的剖视图。
图5B至图10B示出沿图1的线III-III＇和C-C＇截取的剖视图。
图5C至图10C示出沿图1的线IV-IV＇和D-D＇截取的剖视图。
图11示出包括根据示例实施例的场效应晶体管的互补金属氧化物半导体静态随机存取存储器单元(CMOS SRAM单元)的等效电路图。
图12示出包括根据实施例的半导体装置的电子系统的示意性框图。
图13示出包括根据实施例的半导体装置的电子装置的示意性框图。
图14示出用根据实施例的电子系统实现的移动电话。
图15示出用根据实施例的电子系统实现的平板电脑或智能平板电脑。
图16示出用根据实施例的电子系统实现的笔记本计算机。
具体实施方式
现在在下文中将参照附图更充分地描述示例实施例；然而，示例实施例可以以不同的形式来实现，并且不应该被解释为受限于这里阐述的实施例。相反，提供这些实施例使得本公开将是彻底的和完整的，并将向本领域的技术人员充分地传达示例性的实施方式。在附图中，为了说明的清晰起见会夸大层和区域的尺寸。
这里使用的术语仅是为了描述特定实施例的目的，而不意图进行限制。如这里所使用的，除非上下文另外明确指出，否则单数术语“一个(种)(者)”和“所述(该)”也意图包括复数形式。如在这里使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。
将理解地是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或直接结合到所述另一元件，或者可以存在中间元件。相似地，将理解地是，当诸如层、区域或基底的元件被称作“在”另一元件“上”时，该元件可以直接在所述另一元件上或者可以存在中间元件。相反，术语“直接”意味着不存在中间元件。
还将理解地是，当这里使用术语“包括”和/或“包含”及其变型时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
此外，将参照作为理想化示例性图示的剖视图来描述具体实施方式中的实施例。因此，可以根据制造技术和/或可允许的误差来修改示例性图示的形状。因此，实施例包括可以根据制造工艺产生的其他形状。附图中示例的区域具有一般性能，并且用于说明元件的具体形状，而元件的形状不仅仅限于示出的形状。例如，示出为矩形的蚀刻区域可以具有圆形或弯曲的特征。因此，附图中所示的区域实际上是示意性的，它们的形状并不意在进行限制。
还将理解地是，尽管在这里可使用术语第一、第二、第三等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅是用来将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其它实施例中被命名为第二元件。在这里解释和示出的示例性实施例包括它们的补充对应物。在整个说明书中，相同的附图标号或相同的参考指示符指示相同的元件。
此外，根据这里描述的各种实施例的装置和形成装置的方法可以实现在诸如集成电路的微电子装置中，其中，根据这里描述的各种实施例的多个装置集成在同一微电子装置中。因此，这里示出的(多个)剖视图可以在微电子装置中沿两个不同的方向重复，这两个方向不必正交。因此，实现根据这里描述的各种实施例的装置的微电子装置的平面图可以包括呈阵列和/或呈基于微电子装置的功能的二维图案的多个装置。
根据这里描述的各种实施例的装置可以根据微电子装置的功能散置在其它装置之中。而且，根据这里描述的各种实施例的微电子装置可以沿可以与所述两个不同的方向正交的第三方向重复，以提供三维集成电路。
因此，这里示出的(多个)剖视图可以为根据这里描述的各种实施例的多个装置提供支持，其中，所述多个装置在平面图中沿着两个不同的方向延伸，和/或在透视图中沿着三个不同的方向延伸。例如，当装置/结构的剖视图中示出单个有源区时，装置/结构可以包括如由该装置/结构的平面图示出的多个有源区和位于所述多个有源区上的晶体管结构(或存储单元结构、栅极结构等，在适当的情况下)。
图1是示出根据示例实施例的半导体装置的平面图。图2A是沿图1的线I-I＇、II-II＇、A-A＇和B-B＇截取的剖视图。图2B是沿图1的线III-III＇和C-C＇截取的剖视图。图2C是沿图1的线IV-IV＇和D-D＇截取的剖视图。图3A、图3B、图3C和图3D是与图2C的部分‘A’对应的放大图。图4A、图4B和图4C是与图2C的部分‘B’对应的放大图。
参照图1、图2A、图2B、图2C、图3A和图4A，可以提供包括第一区R1和第二区R2的基底100。基底100可以是半导体基底。例如，基底100可以是硅基底、锗基底或绝缘体上硅(SOI)基底。根据实施例，第一区R1可以是构成逻辑电路的逻辑晶体管设置在其中的逻辑单元区域的一部分。例如，第一区R1可以是设置有构成处理核或输入/输出(I/O)端的逻辑晶体管的区域。然而，实施例不限于此。第二区R2可以是用于存储数据的多个存储单元形成在其中的存储单元区域的一部分。例如，构成多个6T静态随机存取存储器(6T SRAM)单元的存储单元晶体管可以形成在第二区R2中。每个6T SRAM单元可以由六个晶体管构成。然而，实施例不限于此。
区域R1和R2中的每个可以包括NMOSFET区NR1或NR2和PMOSFET区PR1或PR2。在本实施例中，NMOSFET区NR1或NR2可以被定义为其上设置有一个N型晶体管的有源区，PMOSFET区PR1或PR2可以被定义为其上设置有一个P型晶体管的有源区。区域R1和R2中的每个的NMOSFET区NR1或NR2和PMOSFET区PR1或PR2可以沿例如第一方向D1布置。然而，实施例不限于此。
有源图案可以设置在区域R1和R2中的每个上。具体地，从基底100突出的第一有源图案AP1可以设置在第一区R1的有源区NR1和PR1中的每个上。第一有源图案AP1可以沿第一方向布置(例如彼此分隔开)并且可以具有沿与第一方向D1交叉的第二方向D2延伸的线形形状。有源区NR1和PR1中的每个的第一有源图案AP1可以以基本相等的距离彼此分隔开。例如，有源区NR1和PR1中的每个的第一有源图案AP1可以彼此分隔开第一距离d1。每个第一有源图案AP1可以是基底100的一部分或者是形成在基底100上的外延层。例如，在图1中，三个第一有源图案AP1设置在第一区R1的有源区NR1和PR1中的每个上。然而，实施例不限于此，例如，以相等的距离布置的四个或更多个第一有源图案AP1可以设置在第一区R1的有源区NR1和PR1的每个上。
第二有源图案AP2可以设置在第二区R2的有源区NR2和PR2的每个上。第二有源图案AP2可以沿第一方向D1布置(例如，彼此分隔开)并且可以具有沿第二方向D2延伸的线形形状。每个第二有源图案AP2可以是基底100的一部分或者是形成在基底100上的外延层。根据示例实施例，可以在第二区R2的NMOSFET区NR2上设置多个第二有源图案AP2。例如，两个第二有源图案AP2可以设置在NMOSFET区NR2上。然而，实施例不限于此，例如，三个或更多个第二有源图案AP2可以设置在NMOSFET区NR2上。在这种情况下，三个或更多个第二有源图案AP2可以以基本相等的距离彼此分开。例如，一个第二有源图案AP2可以设置在第二区R2的PMOSFET区PR2上。然而，实施例不限于此，例如，多个第二有源图案AP2可以设置在第二区R2的PMOSFET区PR2上。
根据示例实施例，NMOSFET区NR2的第二有源图案AP2可以彼此分隔开第二距离d2，PMOSFET区PR2的第二有源图案AP2与NMOSFET区NR2的相邻于PMOSFET区PR2的第二有源图案AP2可以分隔开第三距离d3。第三距离d3可以大于第二距离d2。第三距离d3可以是使NMOSFET区NR2与具有与NMOSFET区NR2的导电类型不同的导电类型的PMOSFET区PR2隔离所需要的最小距离。同时，第二距离d2可以大于第一距离d1。在下文，为了易于且便于解释的目的将作为示例来描述NMOSFET区NR2上的一对第二有源图案AP2和PMOSFET区PR2上的一个第二有源图案AP2。
装置隔离图案可以设置在基底100上。装置隔离图案可以包括第一区R1的第一装置隔离图案ST1和第二装置隔离图案ST2、以及第二区R2的第三装置隔离图案ST3(图2B)。第一装置隔离图案ST1可以使第一区R1的NMOSFET区NR1和PMOSFET区PR1彼此隔离。例如，NMOSFET区NR1和PMOSFET区PR1可以在第一方向D1上彼此分隔开，并且第一装置隔离图案ST1设置在NMOSFET区NR1和PMOSFET区PR1之间。沿第二方向D2延伸的第二装置隔离图案ST2可以设置在每个第一有源图案AP1的两侧。第一装置隔离图案ST1和第二装置隔离图案ST2可以与一体形成的绝缘层的部分对应。
第一装置隔离图案ST1和第二装置隔离图案ST2中的每个可以包括后面将描述的设置在第一栅极结构GS1下方的第一部分P1(图2B)和设置在第一栅极结构GS1的两侧的第二部分P2(图2C)。第二装置隔离图案ST2的第一部分P1可以暴露设置在第一栅极结构GS1下方的第一有源图案AP1的上部。由第一部分P1暴露的第一有源图案AP1的上部可以被定义为第一有源鳍AF1。根据示例实施例，第一装置隔离图案ST1和第二装置隔离图案ST2的第二部分P2的上部可以是凹陷的。换而言之，第二部分P2可以包括多个凹陷区。例如，如图3A中示出的，多个凹陷区可以包括设置在第一栅极结构GS1的一侧处的第一凹陷区RS1、第二凹陷区RS2和第三凹陷区RS3。第一凹陷区RS1可以设置在NMOSFET区NR1的第一有源图案AP1之间，第二凹陷区RS2可以设置在PMOSFET区PR1的第一有源图案AP1之间。第三凹陷区RS3可以形成在有源区NR1和PR1中的每个的第一有源图案AP1的相邻于第一装置隔离图案ST1的一侧处。
第一凹陷区RS1至第三凹陷区RS3的凹陷深度可以由于图案密度而彼此不同。换而言之，彼此分隔开相对小的距离的第一有源图案AP1之间的凹陷区可以比彼此分隔开相对大的距离的第一有源图案AP1之间的凹陷区浅。例如，第一凹陷区RS1的底表面BS1可以比第三凹陷区RS3的底表面BS3高，例如，在距基底100的底部较大的距离处。另外，第二凹陷区RS2的底表面BS2也可以比第三凹陷区RS3的底表面BS3高，例如，在距基底100的底部较大的距离处。此外，第一凹陷区RS1的底表面BS1可以设置在彼此基本相同的高度处。同样地，第二凹陷区RS2的底表面BS2可以设置在彼此基本相同的高度处。这是因为有源区NR1和PR1中的每个的第一有源图案AP1以相同的距离布置。在一些实施例中，第二部分P2可以暴露NMOSFET区NR1的设置在第一栅极结构GS1的两侧处的第一有源图案AP1的侧壁，但是不暴露PMOSFET区PR1的设置在第一栅极结构GS1的两侧处的第一有源图案AP1的侧壁。然而，实施例不限于此。第一装置隔离图案ST1和第二装置隔离图案ST2可以包括例如氧化硅。
每个第三装置隔离图案ST3可以包括设置在第二栅极结构GS2下方的第三部分P3(图2B)和设置在第二栅极结构GS2两侧的第四部分P4。第三装置隔离图案ST3的第三部分P3可以暴露设置在第二栅极结构GS2下方的第二有源图案AP2的上部。第二有源图案AP2的由第三部分P3暴露的上部可以被定义为第二有源鳍AF2。根据示例实施例，第三装置隔离图案ST3的第四部分P4的上部可以凹陷。
换而言之，第四部分P4可以包括多个凹陷区。例如，第四部分P4的多个凹陷区可以包括设置在第二栅极结构GS2的一侧的第四凹陷区RS4、第五凹陷区RS5和第六凹陷区RS6(图4A)。第四凹陷区RS4可以设置在NMOSFET区NR2的第二有源图案AP2之间，第五凹陷区RS5可以形成在PMOSFET区PR2的第二有源图案AP2和与PMOSFET区PR2相邻的NMOSFET区NR2的第二有源图案AP2之间。第六凹陷区RS6可以分别设置在第二区R2的三个第二有源图案AP2的两侧。第四凹陷区RS4至第六凹陷区RS6的凹陷深度可以由于图案密度而彼此不同。例如，第四凹陷区RS4的底表面BS4可以比第五凹陷区RS5的底表面BS5和第六凹陷区RS6的底表面BS6高。根据一些实施例，第四部分P4可以暴露NMOSFET区NR2的设置在第二栅极结构GS2的两侧的第二有源图案AP2的侧壁，但是可以不暴露PMOSFET区PR2的设置在第二栅极结构GS2的两侧的第二有源图案AP2的侧壁。然而，实施例不限于此。第三装置隔离图案ST3可以包括例如氧化硅。
如图1中示出的，第一栅极结构GS1可以设置在第一区R1的基底100上以与第一有源图案AP1交叉，第二栅极结构GS2可以设置在第二区R2的基底100上以与第二有源图案AP2交叉。第一栅极结构GS1可以沿第一方向D1延伸以与第一区R1的NMOSFET区NR1和PMOSFET区PR1交叉，第二栅极结构GS2可以沿第一方向D1延伸以与第二区R2的NMOSFET区NR2和PMOSFET区PR2交叉。参照图2A，第一栅极间隔件121a可以设置在第一栅极结构GS1的两侧壁上以在第一方向D1上沿第一栅极结构GS1延伸，第二栅极间隔件121b可以设置在第二栅极结构GS2的两侧壁上以在第一方向D1上沿第二栅极结构GS2延伸。第一栅极间隔件121a和第二栅极间隔件121b可以包括氮化物，例如，氮化硅。在本实施例中，第二栅极结构GS2与有源区NR2和PR2的所有的第二有源图案AP2交叉。然而，实施例不限于此，例如，第二栅极结构GS2可以与NMOSFET区NR2的第二有源图案AP2交叉，但是可以不设置在PMOSFET区PR2的第二有源图案AP2上。
第一栅极结构GS1可以包括覆盖第一有源鳍AF1的顶表面和侧壁的第一栅电极GE1和设置在第一栅电极GE1与第一栅极间隔件121a之间的第一栅极介电图案GD1(图2B)。第一栅极介电图案GD1也可以设置在第一栅电极GE1与第一有源鳍AF1之间，并且可以从第一有源鳍AF1水平地延伸以覆盖第一装置隔离图案ST1和第二装置隔离图案ST2的第一部分P1的顶表面。在一些实施例中，第一栅极介电图案GD1可以包括与第一栅极间隔件121a和第一有源鳍AF1相邻的第一子栅极介电图案GD1a和与第一栅电极GE1相邻的第二子栅极介电图案GD2a。第一子栅极介电图案GD1a和第二子栅极介电图案GD2a可以具有彼此不同的介电常数。换而言之，第二子栅极介电图案GD2a的介电常数可以比第一子栅极介电图案GD1a的介电常数大。例如，第一子栅极介电图案GD1a可以包括氧化硅层或氮氧化硅层，第二子栅极介电图案GD2a可以包括介电常数比氧化硅的介电常数高的高k介电层中的至少一种。例如，高k介电层可以包括氧化铪层、硅酸铪层、氧化锆层和硅酸锆层，但不限于此。第一栅电极GE1可以包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，铝或钨)中的至少一种。在下文中，NMOSFET区NR1的在第一栅极结构GS1下方的第一有源鳍AF1可以被定义为第一沟道区CH1，PMOSFET区PR1的在第一栅极结构GS1下方的第一有源鳍AF1可以被定义为第二沟道区CH2(图2A)。
第二栅极结构GS2可以包括覆盖第二有源鳍AF2的顶表面和侧壁的第二栅电极GE2与设置在第二栅电极GE2和第二栅极间隔件121b之间的第二栅极介电图案GD2。第二栅极介电图案GD2也可以设置在第二栅电极GE2与第二有源鳍AF2之间，并且可以从第二有源鳍AF2水平地延伸以覆盖第三装置隔离图案ST3的第三部分P3的顶表面。第二栅电极GE2可以包括与第一栅电极GE1的材料相同的材料。换而言之，第二栅电极GE2可以包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，铝或钨)中的至少一种。第二栅极介电图案GD2可以包括与第二子栅极介电图案GD2a的材料基本相同的材料。换而言之，第二栅极介电图案GD2可以包括介电常数比氧化硅的介电常数高的高k介电层中的至少一种。在下文，NMOSFET区NR2的在第二栅极结构GS2下方的第二有源鳍AF2可以被定义为第三沟道区CH3，PMOSFET区PR2的在第二栅极结构GS2下方的第二有源鳍AF2可以被定义为第四沟道区CH4。
根据示例实施例，第一栅电极GE1的第三宽度W3可以大于第二栅电极GE2的第四宽度W4。在一些实施例中，第三宽度W3可以是第四宽度W4的大约10倍或更多倍。例如，第三宽度W3可以是大约200nm，第四宽度W4可以是20nm或更小。第一栅电极GE1的顶表面GE1S可以比第二栅电极GE2的顶表面GE2S低(例如，在距基底100的底部较小的距离处)。
源区/漏区可以设置在第一栅极结构GS1和第二栅极结构GS2中的每个的两侧处。详细地说，设置在第一栅极结构GS1的两侧处的源区/漏区可以包括设置在NMOSFET区NR1的第一有源图案AP1上的第一源区/漏区SD1与设置在PMOSFET区PR1的第一有源图案AP1上的第二源区/漏区SD2。第一源区/漏区SD1可以具有N型导电性，第二源区/漏区SD2可以具有P型导电性。在实施例中，第一源区/漏区SD1和第二源区/漏区SD2中的每个可以包括源区/漏区将利用设置在其下方的有源图案AP1作为种子层形成的外延图案。在这种情况下，第一源区/漏区SD1可以包括能够向第一沟道区CH1提供拉伸应变的材料，第二源区/漏区SD2可以包括能够向第二沟道区CH2提供压缩应变的材料。例如，如果基底100是硅基底，那么第一源区/漏区SD1可以包括具有比硅(Si)的晶格常数小的晶格常数的碳化硅(SiC)层，或者具有与硅(Si)的晶格常数基本相同的晶格常数的硅层。第二源区/漏区SD2可以包括具有比硅(Si)的晶格常数大的晶格常数的锗化硅(SiGe)层。每个第一沟道区CH1可以设置在彼此相邻的第一源区/漏区SD1之间，每个第二沟道区CH2可以设置在彼此相邻的第二源区/漏区SD2之间。
设置在第二栅极结构GS2的两侧的源区/漏区可以包括设置在NMOSFET区NR2的第二有源图案AP2上的第三源区/漏区SD3、以及设置在PMOSFET区PR2的第二有源图案AP2上的第四源区/漏区SD4。第三源区/漏区SD3可以具有N型导电性，第四源区/漏区SD4可以具有P型导电性。在实施例中，第三源区/漏区SD3和第四源区/漏区SD4中的每个可以包括利用设置在其下方的有源图案AP2作为种子层形成的外延图案。在这种情况下，第三源区/漏区SD3可以包括能够向第三沟道区CH3提供拉伸应变的材料，第四源区/漏区SD4可以包括能够向第四沟道区CH4提供压缩应变的材料。换而言之，第三源区/漏区SD3和第四源区/漏区SD4可以分别包括与上述第一源区/漏区SD1和第二源区/漏区SD2的材料相同的材料。每个第三沟道区CH3可以设置在彼此相邻的第三源区/漏区SD3之间，每个第四沟道区CH4可以设置在彼此相邻的第四源区/漏区SD4之间。
从透视图观看时，第一源区/漏区SD1可以具有与第二源区/漏区SD2的形状不同的形状，第三源区/漏区SD3可以具有与第四源区/漏区SD4的形状不同的形状。第三源区/漏区SD3的形状和第四源区/漏区SD4的形状可以分别与第一源区/漏区SD1的形状和第二源区/漏区SD2的形状对应。将参照图3D和图4C详细地描述这些。在此，图3D和图4C示出不与源/漏接触件CT1至CT5接触的源区/漏区的一个剖面。
参照3D，每个第一源区/漏区SD1可以包括第一部分LP1、第二部分MP1和第三部分UP1，其中，第一部分LP1在设置在第一源区/漏区SD1下方的第一有源图案AP1的相对的侧壁上设置，第二部分MP1具有随着距基底100的距离增大而基本上增大的宽度，第三部分UP1具有随着距基底100的距离增大而基本上减小的宽度。第一部分LP1可以设置在比设置在第一源区/漏区SD1下方的第一有源图案AP1的顶表面低的水平面处，并且可以与第一有源图案AP1的由第二装置隔离图案ST2的第二部分P2暴露的侧壁接触。另外，第一部分LP1的最低端LSP1可以与第一有源图案AP1的上述侧壁分隔开。第二部分MP1和第三部分UP1可以设置在比第一有源图案AP1的顶表面高的水平面处。在此，第二部分MP1与第三部分UP1之间的界面可以被定义为第一界面IS1。
如图3D中进一步示出的，每个第二源区/漏区SD2可以包括第一部分LP2和第二部分UP2，其中，第一部分LP2与设置在第二源区/漏区SD2下方的第一有源图案AP1的顶表面接触，并且具有随着距基底100的距离增大而基本上增大的宽度，第二部分UP2从第一部分LP2延伸并且具有随着距基底100的距离增大而基本上减小的宽度。在此，在第二源区/漏区SD2的第一部分LP2与第二部分UP2之间的界面可以被定义为第二界面IS2。在一些实施例中，第一源区/漏区SD1的最高端USP1可以比第二源区/漏区SD2的最高端USP2高。
如图4C中示出的，第三源区/漏区SD3的形状和第四源区/漏区SD4的形状可以分别与第一源区/漏区SD1的形状和第二源区/漏区SD2的形状对应。详细地，每个第三源区/漏区SD3可以包括第一部分LP3、第二部分MP3和第三部分UP3，其中，第一部分LP3在设置在其下方的第二有源图案AP2的相对的侧壁上设置，第二部分MP3具有随着距基底100的距离增大而基本上增大的宽度，第三部分UP3具有随着距基底100的距离增大而基本上减小的宽度。此时，第一部分LP3可以设置在比设置在第三源区/漏区SD3下方的第二有源图案AP2的顶表面低的水平面处，并且可以与第二有源图案AP2的由第三装置隔离图案ST3的第四部分P4暴露的侧壁接触。另外，第一部分LP3的最低端LSP2可以与第二有源图案AP2的上述侧壁分隔开。第二部分MP3和第三部分UP3可以设置在比第二有源图案AP2的顶表面高的水平面处。第二部分MP3与第三部分UP3之间的界面可以被定义为第三界面IS3。此外，每个第四源区/漏区SD4可以包括第一部分LP4和第二部分UP4，其中，第一部分LP4与设置在其下方的第二有源图案AP2的顶表面接触，并且具有随着距基底100的距离增大而基本上增大的宽度，第二部分UP4从第一部分LP4延伸并且具有随着距基底100的距离增大而基本上减小的宽度。在此，在第四源区/漏区SD4的第一部分LP4与第二部分UP4之间的界面可以被定义为第四界面IS4。在一些实施例中，第三源区/漏区SD3的最高端USP3可以比第四源区/漏区SD4的最高端USP4高。
设置在第一区R1的NMOSFET区NR1上的第一栅电极GE1、第一栅极介电图案GD1和第一源区/漏区SD1可以构成N型的第一晶体管TR1。换而言之，第一晶体管TR1可以实现为N型多鳍式场效应晶体管。因此，可以改善第一晶体管TR1的导通电流特性。设置在第一区R1的PMOSFET区PR1上的第一栅电极GE1、第一栅极介电图案GD1和第二源区/漏区SD2可以构成P型的第二晶体管TR2。换而言之，第二晶体管TR2可以实现为P型多鳍式场效应晶体管。因此，可以改善第二晶体管TR2的导通电流特性。
设置在第二区R2的NMOSFET区NR2上的第二栅电极GE2、第二栅极介电图案GD2和第三源区/漏区SD3可以构成N型的第三晶体管TR3。换而言之，第三晶体管TR3可以实现为N型多鳍式场效应晶体管。因此，可以改善第三晶体管TR3的导通电流特性。设置在第二区R2的PMOSFET区PR2上的第二栅电极GE2、第二栅极介电图案GD2和第四源区/漏区SD4可以构成P型的第四晶体管TR4。换而言之，第四晶体管TR4可以实现为P型单鳍式场效应晶体管。
返回参照图1、图2A、图2B、图2C、图3A和图4A，接触蚀刻停止层125可以设置在基底100上。接触蚀刻停止层125可以覆盖第一装置隔离图案ST1至第三装置隔离图案ST3的凹陷区(例如，第一凹陷区RS1至第六凹陷区RS6)的内表面，并且可以延伸到源区/漏区SD1至SD4以及栅极结构GS1和GS2中的每个的两个侧壁上。接触蚀刻停止层125可以包括相对于后面将描述的第一层间绝缘层130具有蚀刻选择性的材料。例如，接触蚀刻停止层125可以包括氮化硅层和/或氮氧化硅层。
第一层间绝缘层130可以设置在基底100上以覆盖源区/漏区SD1至SD4以及栅极结构GS1和GS2中每个的两个侧壁上。第一区R1的第一层间绝缘层130的顶表面130S1可以与第一栅电极GE1的顶表面GE1S基本共面，第二区R2的第一层间绝缘层130的顶表面130S2可以与第二栅电极GE2的顶表面GE2S基本共面。换而言之，第一区R1的第一层间绝缘层130的顶表面130S1可以比第二区R2的第一层间绝缘层130的顶表面130S2低。在一些实施例中，第一区R1的第一层间绝缘层130可以仅完全填充第一区R1的凹陷区(例如，第一凹陷区RS1至第三凹陷区RS3)的形成有接触蚀刻停止层125的一部分。
例如，可以不利用第一层间绝缘层130完全填充第一凹陷区RS1和第二凹陷区RS2。换而言之，空气隙AG可以形成在第一凹陷区RS1和第二凹陷区RS2中(图2C和图3A)。空气隙AG可以是没有设置有固体材料的基本空的空间。因为第一有源图案AP1之间的空间狭窄，所以接触蚀刻停止层125的设置在相邻的源区/漏区SD1或SD2的侧壁上的部分可以彼此连接以在第一凹陷区RS1和第二凹陷区RS2中的每个中形成空气隙AG。换而言之，可以由覆盖第一凹陷区RS1和第二凹陷区RS2中的每个的内表面的接触蚀刻停止层125来限定空气隙AG。因为在第一凹陷区RS1和第二凹陷区RS2中形成空气隙AG，所以可以减小第一有源图案AP1之间的寄生电容。
根据一些实施例，第二区R2的第一层间绝缘层130可以完全地填充第二区R2的形成有接触蚀刻停止层125的凹陷区(例如，第四凹陷区RS4至第六凹陷区RS6)。因为第二有源图案AP2之间的第二距离d2小于第三距离d3而大于第一有源图案AP1之间的第一距离d1，所以第一层间绝缘层130可以完全填充具有窄宽度的第四凹陷区RS4。根据其他的实施例，第二区R2的凹陷区的一部分可以不被第一层间绝缘层130完全地填充。如图4B中示出的，第四凹陷区RS4可以不被第一层间绝缘层130完全地填充。换而言之，可以在第四凹陷区RS4中形成空气隙AG。在这种情况下，可以减小NMOSFET区NR2的第二有源图案AP2之间的寄生电容。例如，第一层间绝缘层130可以包括氧化硅层和低k介电层中的至少一个。
第二层间绝缘层150可以设置在基底100上。第二层间绝缘层150可以覆盖第一层间绝缘层130与栅极结构GS1和GS2。根据实施例，第一区R1的第二层间绝缘层150的顶表面150S1可以比第二区R2的第二层间绝缘层150的顶表面150S2低。第二层间绝缘层150可以包括例如氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的至少一种。在一些实施例中，栅极覆盖层145可以设置在第二层间绝缘层150与栅极结构GS1和GS2之间以及第二层间绝缘层150与第一层间绝缘层130之间。更详细地，第一区R1的栅极覆盖层145可以覆盖第一栅电极GE1的顶表面GE1S，并且可以延伸到第一区R1的第一层间绝缘层130的顶表面130S1上。第二区R2的栅极覆盖层145可以覆盖第二栅电极GE2的顶表面GE2S，并且可以延伸到第二区R2的第一层间绝缘层130的顶表面130S2上。在其他实施例中，与附图不同，栅极覆盖层145可以局部地设置在第一栅电极GE1的顶表面GE1S和第二栅电极GE2的顶表面GE2S中的每个上，并且可以不覆盖第一层间绝缘层130的顶表面130S1和130S2。在其他实施例中，可以省略栅极覆盖层145。栅极覆盖层145可以包括例如氮化硅层。
源/漏接触件可以设置在栅极结构GS1和GS2中的每个的两侧处。源/漏接触件可以穿透第二层间绝缘层150、栅极覆盖层145、第一层间绝缘层130和接触蚀刻停止层125以连接到源区/漏区。更详细地，第一区R1的源/漏接触件可以包括：第一源/漏接触件CT1，设置在NMOSFET区NR1的第一栅极结构GS1的两侧；第一源/漏接触件CT2，设置在PMOSFET区PR1的第一栅极结构GS1的两侧(图2A)。每个第一源/漏接触件CT1可以共同连接到设置在第一栅极结构GS1的每侧的第一源区/漏区SD1。每个第二源/漏接触件CT2可以共同连接到设置在第一栅极结构GS1的每侧的第二源区/漏区SD2。在平面图中，第一源/漏接触件CT1可以与NMOSFET区NR1的第一有源图案AP1交叉，第二源/漏接触件CT2可以与PMOSFET区PR1的第一有源图案AP1交叉(图1)。
第一源/漏接触件CT1和第二源/漏接触件CT2中的每个可以包括第一导电图案160a和设置在第一导电图案160a上的第二导电图案165a。第一导电图案160a可以包括阻挡导电层。例如，第一导电图案160a可以包括氮化钛层、氮化钨层和氮化钽层中的至少一种。第二导电图案165a可以包括金属层。例如，第二导电图案165a可以包括钨、钛和钽中的至少一种。在其他实施例中，第一源/漏接触件CT1和第二源/漏接触件CT2可以包括掺杂的半导体材料。即使附图中未示出，但是第一源/漏接触件CT1和第二源/漏接触件CT2中的每个还可以包括设置在第一导电图案160a与源区/漏区SD1和SD2中的每个之间的金属硅化物层。金属硅化物层可以包括例如硅化钛、硅化钽和硅化钨中的至少一种。
第二区R2的源/漏接触件可以包括设置在第二栅极结构GS2的一侧的第三源/漏接触件CT3和第四源/漏接触件CT4，以及设置在第二栅极结构GS2的另一侧的第五源/漏接触件CT5。第三源/漏接触件CT3可以共同连接到设置在第二栅极结构GS2的所述一侧的第三源区/漏区SD3，第四源/漏接触件CT4可以连接到设置在第二栅极结构GS2的所述一侧的第四源区/漏区SD4。第五源/漏接触件CT5可以共同连接到设置在第二栅极结构GS2的所述另一侧的第三源区/漏区SD3和第四源区/漏区SD4。在平面图中，第三源/漏接触件CT3可以与NMOSFET区NR2的第二有源图案AP2交叉，第四源/漏接触件CT4可以与PMOSFET区PR2的第二有源图案AP2交叉。当从平面图看时，第五源/漏接触件CT5可以与NMOSFET区NR2的第二有源图案AP2和PMOSFET区PR2的第二有源图案AP2交叉。
第三源/漏接触件CT3至第五源/漏接触件CT5中的每个可以包括第一导电图案160b和设置在第一导电图案160b上的第二导电图案165b。第一导电图案160b可以包括阻挡导电层。例如，第一导电图案160b可以包括氮化钛层、氮化钨层和氮化钽层中的至少一种。第二导电图案165b可以包括金属层。例如，第二导电图案165b可以包括钨、钛和钽中的至少一种。在其他实施例中，第三源/漏接触件CT3至第五源/漏接触件CT5可以包括掺杂的半导体材料。即使附图中未示出，但是第三源/漏接触件CT3至第五源/漏接触件CT5中的每个还可以包括设置在第一导电图案160b与源区/漏区SD3和SD4中的每个之间的金属硅化物层。例如，金属硅化物层可以包括硅化钛、硅化钽和硅化钨中的至少一种。
第一源/漏接触件CT1和第二源/漏接触件CT2可以同时形成以具有设置在基本相同高度处的顶表面US1和US2。同样地，第三源/漏接触件CT3至第五源/漏接触件CT5可以同时形成以具有设置在基本相同高度处的顶表面US3至US5。此时，第三源/漏接触件CT3至第五源/漏接触件CT5的顶表面US3至US5可以高于第一源/漏接触件CT1和第二源/漏接触件CT2的顶表面US1至US2。第一源/漏接触件CT1至第五源/漏接触件CT5的底表面的轮廓可以不同地实现。在下文，将参照一些附图更详细地描述第一源/漏接触件CT1、第二源/漏接触件CT2和第五源/漏接触件CT5的形状。
首先，将参照图3A、图3B和图3C描述第一源/漏接触件CT1和第二源/漏接触件CT2的形状。参照图3A，第一源/漏接触件CT1的底表面CBS1可以比第一源区/漏区SD1的第一界面IS1(例如，相对于基底100的底部)低，并且比与第一源区/漏区SD1接触的第一有源图案AP1的顶表面(例如，相对于基底100的底部)高。同样地，第二源/漏接触件CT2的底表面CBS2可以比第二源区/漏区SD2的第二界面IS2低，并且比与第二源区/漏区SD2接触的第二有源图案AP2的顶表面高。在一些实施例，第一源/漏接触件CT1的底表面CBS1和第二源/漏接触件CT2的底表面CBS2可以具有基本平行于基底100的顶表面的平坦表面。在其他实施例中，如图3B中示出的，第一源/漏接触件CT1的底表面CBS1和第二源/漏接触件CT2的底表面CBS2可以具有不平坦且弯曲的表面。在这种情况下，第一源/漏接触件CT1的底表面CBS1的最上部可以比第一源区/漏区SD1的第一界面IS1低，第一源/漏接触件CT1的底表面CBS1的最下部可以比与第一源区/漏区SD1接触的第一有源图案AP1的顶表面高。同样地，第二源/漏接触件CT2的底表面CBS2的最上部可以比第二源区/漏区SD2的第二界面IS2低，第二源/漏接触件CT2的底表面CBS2的最下部可以比与第二源区/漏区SD2接触的第一有源图案AP1的顶表面高。
在另外的其他实施例中，如图3C中示出的，第一源/漏接触件CT1和第二源/漏接触件CT2可以包括延伸到第一有源图案AP1之间的凹陷区(例如，第一凹陷区RS1和第二凹陷区RS2)中的延伸部分EP2。在这种情况下，第一源/漏接触件CT1的底表面CBS1的最上部可以比第一源区/漏区SD1的第一界面IS1低。然而，第一源/漏接触件CT1的底表面CBS1的最下部可以比与第一源区/漏区SD1接触的第一有源图案AP1的顶表面低。在实施例中，第一源/漏接触件CT1的底表面CBS1的最下部可以与设置在第一凹陷区RS1的底表面BS1上的接触蚀刻停止层125接触。同样地，第二源/漏接触件CT2的底表面CBS2的最上部可以比第二源区/漏区SD2的第二界面IS2低。然而，第二源/漏接触件CT2的底表面CBS2的最下部可以比与第二源区/漏区SD2接触的第一有源图案AP1的顶表面低。在实施例中，第二源/漏接触件CT2的底表面CBS2的最下部可以与设置在第二凹陷区RS2的底表面BS2上的接触蚀刻停止层125接触。
下面，参照图4A，第五源/漏接触件CT5的底表面CBS3可以包括多个平坦表面(例如，与基底100的底部平行的第一平坦表面CBS3a)和从平坦表面延伸以向下倾斜的多个倾斜表面(例如，相对于基底100的底部具有斜角的第一倾斜表面CBS3b)。在这种情况下，第五源/漏接触件CT5的底表面CBS3的平坦表面中的最上面的平坦表面可以比第三源区/漏区SD3的第三界面IS3和第四源区/漏区SD4的第四界面IS4高。另一方面，第五源/漏接触件CT5的底表面CBS3的倾斜表面中的一个或一些可以延伸到比与第三源区/漏区SD3和第四源区/漏区SD4接触的第二有源图案AP2的顶表面低的水平面处。换而言之，第五源/漏接触件CT5可以包括延伸到第五凹陷区RS5中的延伸部分EP1。第五源/漏接触件CT5的延伸部分EP1可以与相邻于延伸部分EP1的第二有源图案AP2分隔开。可选择地是，即使附图中未示出，但是第五源/漏接触件CT5的底表面CBS3可以是不平坦且弯曲的。在这种情况下，第五源/漏接触件CT5的底表面CBS3的最上部可以比第三界面IS3和第四界面IS4高。根据实施例，第一源/漏接触件CT1的底表面CBS1和第二源/漏接触件CT2的底表面CBS2可以比第五源/漏接触件CT5的底表面CBS3的最上部(或最上表面)低。因为第五源/漏接触件CT5具有上述底表面CBS3，所以可以增大第五源/漏接触件CT5与源区/漏区之间的接触面积。因此，可以减小第五源/漏接触件CT5与源区/漏区之间的接触电阻以改善半导体装置的电特性。
第二层间绝缘层150上可以设置互连件以分别连接到第一源/漏接触件CT1至第五源/漏接触件CT5。互连件可以通过第一源/漏接触件CT1至第五源/漏接触件CT5电连接到第一源区/漏区SD1至第四源区/漏区SD4。互连件可以包括导电材料。
下面，将参照图5A至图10A、图5B至图10B以及图5C至图10C来描述根据示例实施例的半导体装置的制造方法。
图5A至图10A是为示出制造根据示例实施例的半导体装置的方法而沿图1的线I-I＇、II-II＇、A-A＇和B-B＇截取的剖视图。图5B至图10B是沿图1的线III-III＇和C-C＇截取的剖视图。图5C至图10C是沿图1的线IV-IV＇和D-D＇截取的剖视图。
参照图5A、图5B和图5C，可以设置包括第一区R1和第二区R2的基底100。基底100可以是半导体基底。例如，基底100可以是硅基底、锗基底或SOI基底。根据实施例，第一区R1可以是构成逻辑电路的逻辑晶体管设置在其中的逻辑单元区域的一部分。例如，第一区R1可以是其中设置有构成处理核或I/O端子的逻辑晶体管的区域。然而，实施例不限于此。第二区R2可以是用于存储数据的多个存储单元形成在其中的存储单元区域的一部分。例如，构成多个6T静态随机存取存储器(6T SRAM)单元的存储单元晶体管可以形成在第二区R2中。每个6T SRAM单元可以由六个晶体管构成。然而，实施例不限于此。
区域R1和R2中的每个可以包括NMOSFET区NR1或NR2和PMOSFET区PR1或PR2。在本实施例中，NMOSFET区NR1或NR2可以被定义为其上设置有一个N型晶体管的有源区，PMOSFET区PR1或PR2可以被定义为其上设置有一个P型晶体管的有源区。区域R1和R2中的每个的NMOSFET区NR1或NR2和PMOSFET区PR1或PR2可以沿例如第一方向D1布置。然而，实施例不限于此。
可以使基底100图案化以形成限定第一区R1的第一有源图案AP1和第二区R2的第二有源图案AP2。第一有源图案AP1可以沿第一方向D1布置并且可以具有沿与第一方向D1交叉的第二方向D2延伸的线形形状。同样地，第二有源图案AP2可以沿第一方向D1布置并且可以具有沿第二方向D2延伸的线形形状。第一有源图案AP1可以以基本相等的距离彼此分隔开。例如，第一有源图案AP1可以彼此分隔开第一距离d1。在另一个实施例中，NMOSFET区NR2的第二有源图案AP2可以彼此分隔开第二距离d2，PMOSFET区PR2的第二有源图案AP2可以与NMOSFET区NR2的相邻于PMOSFET区PR2的第二有源图案AP2分隔开第三距离d3。第三距离d3可以大于第二距离d2。第三距离d3可以是使NMOSFET区NR2与具有与NMOSFET区NR2的导电类型不同的导电类型的PMOSFET区PR2隔离所需要的最小距离。第二距离d2可以大于第一距离d1。可以去除设置在NMOSFET区NR1与PMOSFET区PR1之间的必要的第一有源图案AP1a。
在去除必要的第一有源图案AP1a期间可以在NMOSFET区NR1与PMOSFET区PR1之间形成深沟槽103。深沟槽103的底表面可以比浅沟槽101的底表面低或深。
第一装置隔离图案ST1可以形成在深沟槽103中。另外，第二装置隔离图案ST2可以形成在第一区R1的浅沟槽101中，第三装置隔离图案ST3可以形成在第二区R2的浅沟槽101中。第二装置隔离图案ST2和第三装置隔离图案ST3可以形成为分别暴露第一有源图案AP1的上部和第二有源图案AP2的上部。由第二装置隔离图案ST2和第三装置隔离图案ST3暴露的第一有源图案AP1的上部和第二有源图案AP2的上部可以分别被定义为第一有源鳍AF1和第二有源鳍AF2。第一装置隔离图案ST1的顶表面可以与第二装置隔离图案ST2的顶表面基本共面。
参照图6A、图6B和图6C，可以在第一区R1的基底100上形成第一牺牲栅极结构。第一牺牲栅极结构可以包括顺序堆叠的第一蚀刻停止图案105a、第一牺牲栅极图案110a和第一栅极掩模图案115a。另外，可以在第二区R2的基底100上形成第二牺牲栅极结构。第二牺牲栅极结构可以包括顺序堆叠的第二蚀刻停止图案105b、第二牺牲栅极图案110b和第二栅极掩模图案115b。第一牺牲栅极结构可以与第一有源鳍AF1交叉，第二牺牲栅极结构可以与第二有源鳍AF2交叉。换而言之，第一蚀刻停止图案105a和第一牺牲栅极图案110a可以覆盖第一有源鳍AF1的顶表面和侧壁，并且可以延伸到第一装置隔离图案ST1和第二装置隔离图案ST2的顶表面上。第一栅极掩模图案115a可以设置在第一牺牲栅极图案110a的顶表面上以沿第一牺牲栅极图案110a的顶表面延伸。第二蚀刻停止图案105b和第二牺牲栅极图案110b可以覆盖第二有源鳍AF2的顶表面和侧壁，并且可以延伸到第三装置隔离图案ST3的顶表面上。第二栅极掩模图案115b可以设置在第二牺牲栅极图案110b的顶表面上以沿第二牺牲栅极图案110b的顶表面延伸。
根据实施例，第一牺牲栅极图案110a可以具有第一宽度W1，第二牺牲栅极图案110b可以具有小于第一宽度W1的第一宽度W2。在一些实施例中，可以在基底100上顺序地形成蚀刻停止层、牺牲栅极层和栅极掩模层以覆盖第一有源鳍AF1和第二有源鳍AF2，可以使栅极掩模层、牺牲栅极层和蚀刻停止层图案化以形成第一牺牲栅极结构和第二牺牲栅极结构。蚀刻停止层可以包括例如氧化硅。牺牲栅极层可以包括相对于蚀刻停止层具有蚀刻选择性的材料。例如，牺牲栅极层可以包括多晶硅。可以通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺形成牺牲栅极层。栅极掩模层可以包括氮化硅层和/或氮氧化硅层。
第一牺牲栅极图案110a可以与第一有源鳍AF1交叉以限定第一装置隔离图案ST1和第二装置隔离图案ST2中每个的第一部分P1和第二部分P2。第一部分P1可以与第一装置隔离图案ST1和第二装置隔离图案ST2中的每个的一部分对应，所述一部分设置在第一牺牲栅极图案110a下方并且与第一牺牲栅极图案110a叠置。第二部分P2可以与第一装置隔离图案ST1和第二装置隔离图案ST2中的每个的其他部分对应，所述其他部分设置在第一牺牲栅极图案110a的两侧并且横向上通过第一部分P1彼此分离。同样地，第二牺牲栅极图案110b可以与第二有源鳍AF2交叉以限定每个第三装置隔离图案ST3的第三部分P3和第四部分P4。第三部分P3可以与每个第三装置隔离图案ST3的设置在第二牺牲栅极图案110b下方并且与第二牺牲栅极图案110b叠置的一部分对应。第四部分P4可以与每个第三装置隔离图案ST3的设置在第二牺牲栅极图案110b的两侧并且侧向上通过第三部分P3彼此分离的其他部分对应。
接下来，可以在基底100上形成栅极间隔件层120。栅极间隔件层120可以共形地覆盖第一牺牲栅极图案110a和第二牺牲栅极图案110b。例如，栅极间隔件层120可以包括氮化硅。可选择地是，栅极间隔件层120可以包括诸如碳氮化硅(SiCN)或硅氧碳氮化物(SiOCN)的低k氮化物。可以通过诸如CVD工艺或ALD工艺的沉积工艺来形成栅极间隔件层120。
参照图7A、图7B和图7C，可以去除位于第一牺牲栅极图案110a的两侧处的第一有源图案AP1的上部和位于第二牺牲栅极图案110b的两侧处的第二有源图案AP2的上部。去除第一有源图案AP1的上部和第二有源图案AP2的上部可以包括在基底100上形成掩模图案，并且利用掩模图案作为蚀刻掩模来执行蚀刻工艺。蚀刻工艺可以包括干蚀刻工艺和/或湿蚀刻工艺。也可以在去除第一有源图案AP1的上部和第二有源图案AP2的上部期间对栅极间隔件层120进行蚀刻，所以第一栅极间隔件121a可以形成在第一牺牲栅极图案110a的两个侧壁上，第二栅极间隔件121b可以形成在第二牺牲栅极图案110b的两个侧壁上。
根据一些实施例，在去除第一有源图案AP1的上部期间，NMOSFET区NR1的第一装置隔离图案ST1和第二装置隔离图案ST2的第二部分P2的上部可以凹陷，从而暴露设置在NMOSFET区NR1的第一牺牲栅极图案110a的两侧处的第一有源图案AP1的侧壁。另一方面，当第二装置隔离图案ST2的上部凹陷时，第二装置隔离图案ST2的一些部分可以不被蚀刻而可以保留在NMOSFET区NR1的第一有源图案AP1的侧壁上。第二装置隔离图案ST2的保留部分可以被定义为第一边缘部分ED1。在去除第二有源图案AP2的上部期间，NMOSFET区NR2的第三装置隔离图案ST3的第四部分P4的上部可以凹陷，从而暴露设置在NMOSFET区NR2的第二牺牲栅极图案110b的两侧处的第二有源图案AP2的侧壁。另一方面，当第三装置隔离图案ST3的上部凹陷时，第三装置隔离图案ST3的一些部分可以不被蚀刻而可以保留在NMOSFET区NR2的第二有源图案AP2的侧壁上。第三装置隔离图案ST3的保留部分可以被定义为第二边缘部分ED2。
接下来，可以在第一牺牲栅极图案110a的两侧处形成第一源区/漏区SD1和第二源区/漏区SD2，可以在第二牺牲栅极图案110b的两侧处形成第三源区/漏区SD3和第四源区/漏区SD4。第一源区/漏区SD1可以形成在NMOSFET区NR1的第一有源图案AP1上，第二源区/漏区SD2可以形成在PMOSFET区PR1的第一有源图案AP1上。第三源区/漏区SD3可以形成在NMOSFET区NR2的第二有源图案AP2上，第四源区/漏区SD4可以形成在PMOSFET区PR2的第二有源图案AP2上。可以通过执行选择性外延生长(SEG)工艺形成第一源区/漏区SD1至第四源区/漏区SD4。更具体地，第一源区/漏区SD1和第三源区/漏区SD3可以包括利用设置其下方的有源图案AP1和AP2的顶表面和侧壁作为种子而生长的外延图案。在这种情况下，第一源区/漏区SD1可以由能够向设置在第一源区/漏区SD1之间的第一有源鳍AF1提供拉伸应变的材料来形成，第三源区/漏区SD3可以由能够向设置在第三源区/漏区SD3之间的第二有源鳍AF2提供拉伸应变的材料来形成。例如，如果基底100是硅基底，那么第一源区/漏区SD1和第三源区/漏区SD3可以由硅(Si)或碳化硅(SiC)来形成。然而，实施例不限于此。可以在SEG工艺期间或之后用掺杂剂对第一源区/漏区SD1和第三源区/漏区SD3进行掺杂。可以用N型掺杂剂对第一源区/漏区SD1和第三源区/漏区SD3进行掺杂。
另一方面，第二源区/漏区SD2和第四源区/漏区SD4可以包括利用设置在其下方的有源图案AP1和AP2的顶表面作为种子而生长的外延图案。在这种情况下，第二源区/漏区SD2可以由能够向设置在第二源区/漏区SD2之间的第一有源鳍AF1提供压缩应变的材料来形成，第四源区/漏区SD4可以由能够向设置在第四源区/漏区SD4之间的第二有源鳍AF2提供压缩应变的材料来形成。例如，如果基底100是硅基底，那么第二源区/漏区SD2和第四源区/漏区SD4可以由硅锗(SiGe)形成。然而，实施例不限于此。可以在SEG工艺期间或之后用掺杂剂对第二源区/漏区SD2和第四源区/漏区SD4进行掺杂。可以用P型掺杂剂对第二源区/漏区SD2和第四源区/漏区SD4进行掺杂。
在一些实施例中，第一源区/漏区SD1的最上端USP1可以比第二源区/漏区SD2的最上端USP2高。另外，第三源区/漏区SD3的最上端USP3可以比第四源区/漏区SD4的最上端USP4高。可以在SEG工艺期间通过调整第一源区/漏区SD1至第四源区/漏区SD4的生长速率来实现这些。同时，因为形成了边缘部分ED1和ED2，所以第一源区/漏区SD1的最下端LSP1和第三源区/漏区SD3的最下端LSP2可以与第一有源图案AP1和第二有源图案AP2的侧壁分隔开。
参照图8A、图8B和图8C，第一装置隔离图案ST1至第三装置隔离图案ST3的第二部分P2和第四部分P4的上部可以凹陷。因此，可以在第一装置隔离图案ST1至第三装置隔离图案ST3的第二部分P2和第四部分P4中形成多个凹陷区。可以由第二部分P2和第四部分P4的凹陷的上部来限定多个凹陷区。例如，多个凹陷区可以包括设置在第一牺牲栅极图案110a的一侧处的第一凹陷区RS1、第二凹陷区RS2和第三凹陷区RS3。第一凹陷区RS1可以设置在NMOSFET区NR1的第一有源图案AP1之间，第二凹陷区RS2可以设置在PMOSFET区PR1的第一有源图案AP1之间。第三凹陷区RS3可以形成在有源区NR1和PR1中的每个的与第一装置隔离图案ST1相邻的第一有源图案AP1的一侧处。
第一凹陷区RS1至第三凹陷区RS3的凹陷深度可以根据图案密度而彼此不同。换而言之，彼此分隔开相对小的距离的第一有源图案AP1之间的凹陷区可以比彼此分隔开相对大的距离的第一有源图案AP1之间的凹陷区浅。例如，第一凹陷区RS1的底表面BS1可以比第三凹陷区RS3的底表面BS3高。另外，第二凹陷区RS2的底表面BS2也可以比第三凹陷区RS3的底表面BS3高。此外，第一凹陷区RS1的底表面BS1可以设置在彼此基本相同的高度处。同样地，第二凹陷区RS2的底表面BS2可以设置在彼此基本相同的高度处。
另外，多个凹陷区还可以包括设置在第二牺牲栅极图案110b的一侧处的第四凹陷区RS4、第五凹陷区RS5和第六凹陷区RS6。第四凹陷区RS4可以设置在NMOSFET区NR2的第二有源图案AP2之间，第五凹陷区RS5可以形成在PMOSFET区PR2的第二有源图案AP2和与PMOSFET区PR2相邻的NMOSFET区NR2的第二有源图案AP2之间。第六凹陷区RS6可以分别设置在三个第二有源图案AP2的两侧。如上所述，第四凹陷区RS4至第六凹陷区RS6的凹陷深度可以根据图案密度而彼此不同。例如，第四凹陷区RS4的底表面BS4可以比第五凹陷区RS5的底表面BS5和第六凹陷区RS6的底表面BS6高。
之后，可以在基底100上共形地形成接触蚀刻停止层125。接触蚀刻停止层125可以覆盖装置隔离图案ST1至ST3的凹陷区的内表面，并且可以延伸到第一源区/漏区SD1至第四源区/漏区SD4、第一栅极掩模图案115a和第二栅极掩模图案115b上。接触蚀刻停止层125可以由相对于后面将描述的第一层间绝缘层130具有蚀刻选择性的材料形成。例如，接触蚀刻停止层125可以包括氮化硅层和/或氮氧化硅层。可以通过CVD工艺或ALD工艺形成接触蚀刻停止层125。
可以在具有接触蚀刻停止层125的基底100上形成第一层间绝缘层130。第一层间绝缘层130可以形成为覆盖源区/漏区SD1至SD4与牺牲栅极图案110a和110b。第一层间绝缘层130可以包括氧化硅层和低k介电层中的至少一个。接下来，可以对第一层间绝缘层130执行平坦化工艺直到暴露牺牲栅极图案110a和110b的顶表面。平坦化工艺可以包括回蚀刻工艺和/或化学机械抛光(CMP)工艺。可以去除暴露的牺牲栅极图案110a和110b以形成第一间隙区140a和第二间隙区140b。第一间隙区140a可以暴露第一栅极间隔件121a之间的第一有源鳍AF1，第二间隙区140b可以暴露第二栅极间隔件121b之间的第二有源鳍AF2。可以通过对牺牲栅极图案110a和110b与蚀刻停止图案105a和105b进行选择性地蚀刻来形成第一间隙区140a和第二间隙区140b。
参照图9A、图9B和图9C，第一栅极介电图案GD1和第一栅电极GE1可以形成为填充第一间隙区140a，第二栅极介电图案GD2和第二栅电极GE2可以形成为填充第二间隙区140b。更具体地，可以在基底100上形成第一栅极介电层以部分地填充第一间隙区140a和第二间隙区140b。可以形成第一栅极介电层以覆盖第一有源鳍AF1和第二有源鳍AF2。例如，第一栅极介电层可以包括氧化硅层和/或氮氧化硅层。之后，可以选择性地去除设置在第二间隙区140b中的第一栅极介电层。接下来，可以在基底100上形成第二栅极介电层以部分地填充第一间隙区140a和第二间隙区140b。第二栅极介电层可以包括高k介电层中的至少一个。在一些实施例中，第二栅极介电层可以包括氧化铪层、硅酸铪层、氧化锆层和硅酸锆层中的至少一种，但不限于此。可以通过CVD工艺或ALD工艺形成第一栅极介电层和第二栅极介电层中的每个。
栅极层可以形成在第二栅极介电层上以填充第一间隙区140a和第二间隙区140b的剩余区域。栅极层可以包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，铝或钨)中的至少一种。可以对栅极层、第二栅极介电层和第一栅极介电层进行平坦化以在第一间隙区140a中形成第一栅极介电图案GD1和第一栅电极GE1并且以在第二间隙区140b中形成第二栅极介电图案GD2和第二栅电极GE2。第一栅极介电图案GD1可以包括分别由第一栅极介电层和第二栅极介电层形成的第一子栅极介电图案GD1a和第二子栅极介电图案GD2a。根据实施例，由于上述平坦化工艺，因此可以在第一栅电极GE1的顶表面GE1S与第二栅电极GE2的顶表面GE2S之间出现高度差。换而言之，第一栅电极GE1的顶表面GE1S可以比第二栅电极GE2的顶表面GE2S低。这可能是因为在栅极层的平坦化工艺期间因间隙区140a和140b的宽度，所以第一间隙区140a中的栅极层的蚀刻速率可以与第二间隙区140b中的栅极层的蚀刻速率不同。换而言之，因为第一间隙区140a的宽度W1比第二间隙区140b的宽度W2大，所以第一间隙区140a中的栅极层的蚀刻速率可以与第二间隙区140b中的栅极层的蚀刻速率大。
可以通过平坦化工艺暴露第一层间绝缘层130和栅极间隔件121a和121b的顶表面。第一区R1的平坦化的第一层间绝缘层130的顶表面130S1可以与第一栅电极GE1的顶表面GE1S基本共面。第二区R2的平坦化的第一层间绝缘层130的顶表面130S2可以与第二栅电极GE2的顶表面GE2S基本共面。第一栅极介电图案GD1可以沿第一栅电极GE1的底表面延伸，并且可以设置在第一栅电极GE1的两个侧壁上以设置在第一栅电极GE1与第一栅极间隔件121a之间。第二栅极介电图案GD2可以沿第二栅电极GE2的底表面延伸，并且可以设置在第二栅电极GE2的两个侧壁上以设置在第二栅电极GE2与第二栅极间隔件121b之间。
在NMOSFET区NR1的位于第一栅电极GE1下方的第一有源鳍AF1可以被定义为第一沟道区CH1，在PMOSFET区PR1的位于第一栅电极GE1下方的第一有源鳍AF1可以被定义为第二沟道区CH2。每个第一沟道区CH1可以设置在第一源区/漏区SD1之间，每个第二沟道区CH2可以设置在第二源区/漏区SD2之间。在NMOSFET区NR2的位于第二栅电极GE2下方的第二有源鳍AF2可以被定义为第三沟道区CH3，在PMOSFET区PR2的位于第二栅电极GE2下方的第二有源鳍AF2可以被定义为第四沟道区CH4。每个第三沟道区CH3可以设置在第三源区/漏区SD3之间，每个第四沟道区CH4可以设置在第四源区/漏区SD4之间。第一栅极介电图案GD1和第一栅电极GE1可以被定义为第一栅极结构GS1，第二栅极介电图案GD2和第二栅电极GE2可以被定义为第二栅极结构GS2。
参照图10A、图10B和图10C，可以在包括第一栅电极GE1和第二栅电极GE2的所得到的结构上顺序地形成栅极覆盖层145和第二层间绝缘层150。栅极覆盖层145可以覆盖栅极结构GS1和GS2与第一层间绝缘层130。例如，栅极覆盖层145可以包括氮化硅层。第二层间绝缘层150可以包括氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的至少一种。可以通过例如CVD工艺形成栅极覆盖层145和第二层间绝缘层150中的每个。由于第一栅电极GE1和第二栅电极GE2之间的高度差，使得第一区R1的第二层间绝缘层150与第二区R2的第二层间绝缘层150之间也可以出现高度差。换而言之，第一区R1的第二层间绝缘层150的顶表面150S1可以比第二区R2的第二层间绝缘层150的顶表面150S2低。
接下来，可以形成第一接触孔H1至第五接触孔H5以穿透第二层间绝缘层150、栅极覆盖层145、第一层间绝缘层130和接触蚀刻停止层125。第一接触孔H1至第五接触孔H5可以暴露源区/漏区SD1至SD4。第一接触孔H1可以暴露在第一栅极结构GS1的两侧处的第一源区/漏区SD1，第二接触孔H2可以暴露在第一栅极结构GS1的两侧处的第二源区/漏区SD2。第三接触孔H3可以暴露设置在第二栅极结构GS2的一侧处的第三源区/漏区SD3，第四接触孔H4可以暴露设置在第二栅极结构GS2的所述一侧处的第四源区/漏区SD4。第五接触孔H5可以暴露设置在第二栅极结构GS2的另一侧处的第三源区/漏区SD3和第四源区/漏区SD4。可以在第二层间绝缘层150上形成掩模图案(未示出)，然后，可以利用掩模图案作为蚀刻掩模来执行各向异性蚀刻工艺以形成第一接触孔H1至第五接触孔H5。在一些实施例中，可以通过各向异性蚀刻工艺对由第一接触孔H1至第五接触孔H5暴露的第一源区/漏区SD1至第四源区/漏区SD4的上部部分地进行蚀刻。根据实施例，因为第一栅电极GE1和第二栅电极GE2具有高度差，所以第一区R1与第二区R2的第一层间绝缘层130的顶表面130S1与130S2之间可以出现高度差。换而言之，第一区R1的第一层间绝缘层130的顶表面130S1可以比第二区R2的第一层间绝缘层130的顶表面130S2低。即，第一区R1的第一层间绝缘层130的厚度可以比第二区R2的第一层间绝缘层130的厚度薄。因此，在各向异性蚀刻工艺期间，在第三接触孔H3至第五接触孔H5暴露第三源区/漏区SD3和第四源区/漏区SD4之前，第一接触孔H1和第二接触孔H2可以暴露第一源区/漏区SD1和第二源区/漏区SD2。结果，第一源区/漏区SD1和第二源区/漏区SD2的上部可以被过蚀刻，所以第一接触孔H1和第二接触孔H2可以形成为具有设置在比第一源区/漏区SD1的第一界面IS1和第二源区/漏区SD2的第二界面IS2低的水平面处的底表面。同时，由于根据图案密度的蚀刻速率不同造成第五接触孔H5的底表面可以具有多个平坦表面和多个倾斜表面。另外，第五接触孔H5可以形成为暴露设置在第五凹陷区RS5的底表面BS5上的接触蚀刻停止层125。
再次参照图2A、图2B和图2C，可以分别在图10A和图10C的第一接触孔H1至第五接触孔H5中形成第一源/漏接触件CT1至第五源/漏接触件CT5。第一源/漏接触件CT1和第二源/漏接触件CT2中的每个可以包括第一导电图案160a和设置在第一导电图案160a上的第二导电图案165a。第三源/漏接触件CT3、第四源/漏接触件CT4和第五源/漏接触件CT5中的每个可以包括第一导电图案160b和设置在第一导电图案160b上的第二导电图案165b。更具体地，可以在基底100上形成导电材料层以填充第一接触孔H1至第五接触孔H5，然后，可以使导电材料层平坦化直到暴露第二层间绝缘层150的顶表面，从而形成第一源/漏接触件CT1至第五源/漏接触件CT5。在一些实施例中，形成导电材料层的步骤可以包括顺序地沉积第一导电层和第二导电层。第一导电层可以包括阻挡导电层。例如，第一导电层可以包括氮化钛层、氮化钨层和氮化钽层中的至少一种。第二导电层可以包括金属层。例如，第二导电层可以包括钨、钛和钽中的至少一种。即使附图中未示出，在形成第一导电层之后也可以执行热处理工艺以在第一导电层与源区/漏区SD1至SD4之间形成金属硅化物层。例如，金属硅化物层可以包括硅化钛、硅化钽和硅化钨中的至少一种。
即使附图中未示出，第二层间绝缘层150上也可以形成分别连接到第一源/漏接触件CT1至第五源/漏接触件CT5的互连件。互连件可以包括导电材料。
图11是包括根据示例实施例的场效应晶体管的互补金属氧化物半导体静态随机存取存储器单元(CMOS SRAM单元)的等效电路图。参照图11，CMOS SRAM单元可以包括一对驱动器晶体管TD1和TD2、一对传输器晶体管TT1和TT2以及一对负载晶体管TL1和TL2。驱动器晶体管TD1和TD2可以对应于下拉晶体管，传输器晶体管TT1和TT2可以对应于传输晶体管(pass transistor)，负载晶体管TL1和TL2可以对应于上拉晶体管。驱动器晶体管TD1和TD2与传输器晶体管TT1和TT2可以是NMOS晶体管，负载晶体管TL1和TL2可以是PMOS晶体管。驱动器晶体管TD1和TD2与传输器晶体管TT1和TT2中的至少一个可以是根据上面的实施例的图1的第三晶体管TR3。负载晶体管TL1和TL2中的至少一个可以是根据上面的实施例的图1的第四晶体管TR4。
第一驱动器晶体管TD1和第一传输器晶体管TT1可以相互串联。第一驱动器晶体管TD1的源区可以电连接到地线Vss，第一传输器晶体管TT1的漏区可以电连接到第一位线BL1。第二驱动器晶体管TD2和第二传输器晶体管TT2可以相互串联。第二驱动器晶体管TD2的源区可以电连接到地线Vss，第二传输器晶体管TT2的漏区可以电连接到第二位线BL2。
第一负载晶体管TL1的源区和漏区可以分别电连接到电源线Vcc和第一驱动器晶体管TD1的漏区。第二负载晶体管TL2的源区和漏区可以分别电连接到电源线Vcc和第二驱动器晶体管TD2的漏区。第一负载晶体管TL1的漏区、第一驱动器晶体管TD1的漏区和第一传输器晶体管TT1的源区可以对应于第一节点N1。第二负载晶体管TL2的漏区、第二驱动器晶体管TD2的漏区和第二传输器晶体管TT2的源区可以对应于第二节点N2。第一驱动器晶体管TD1的栅电极和第一负载晶体管TL1的栅电极可以电连接到第二节点N2。第二驱动器晶体管TD2的栅电极和第二负载晶体管TL2的栅电极可以电连接到第一节点N1。第一传输器晶体管TT1和第二传输器晶体管TT2的栅电极可以电连接到字线WL。第一驱动器晶体管TD1、第一传输器晶体管TT1和第一负载晶体管TL1可以构成第一半单元(half-cell)H1。第二驱动器晶体管TD2、第二传输器晶体管TT2和第二负载晶体管TL2可以构成第二半单元H2。
图12是示出包括根据实施例的半导体装置的电子系统的示意性框图。
参照图12，根据实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)单元(I/O)1120、存储装置(存储器)1130、接口单元(接口)1140和数据总线1150。控制器1110、I/O单元1120、存储装置1130和接口单元1140可以通过数据总线1150彼此通信。数据总线1150可以与通过其传输电信号的路径对应。
控制器1110可以包括微处理器、数据信号处理器、微控制器与具有与微处理器、数据信号处理器和微控制器中任意一个的功能相似的功能的其它逻辑装置中的至少一个。I/O单元1120可以包括小键盘、键盘和/或显示装置。存储装置1130可以存储数据和/或命令。接口单元1140可以将电数据传送到通信网络或者可以从通信网络接收电数据。可以无线地或有线地操作接口单元1140。例如，接口单元1140可以包括天线或者无线/有线收发器。虽然附图中未示出，但是电子系统1100还可以包括用作用于改善控制器1110的操作的高速缓冲存储器的快速动态随机存取存储器(DRAM)装置和/或快速SRAM装置。根据前述实施例的半导体装置中的至少一个可以设置在存储装置1130和/或可以设置在控制器1110和/或I/O单元1120中。
电子系统1100可以应用到个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或者无线地接收或传送信息数据的其它电子产品。
图13是示出包括根据实施例的半导体装置的电子装置的示意性框图。
参照图13，电子装置1200可以包括半导体芯片1210。半导体装置1210可以包括处理器1211、嵌入式存储器1213、高速缓冲存储器1215和输入/输出(I/O)端子1217。
处理器1211可以包括一个或更多个处理器核C1至Cn。所述一个或更多个处理器核C1至Cn可以处理电数据和/或电信号。
电子装置1200可以利用处理的数据和信号来执行特定功能。例如，处理器1211可以是应用处理器。
嵌入式存储器1213可以与处理器1211交换第一数据DAT1。第一数据DAT1可以是由一个或更多个处理器核C1至Cn处理过的或将要被处理的数据。嵌入式存储器1213可以管理第一数据DAT1。例如，嵌入式存储器1213可以缓冲第一数据DAT1。换言之，嵌入式存储器1213可以用作缓冲器存储器或处理器1211的工作存储器。
在一些实施例中，电子装置1200可以应用于可穿戴电子装置。可穿戴电子装置可以主要执行需要相对少量的操作的功能。因此，如果电子装置1200应用于可穿戴电子装置，那么嵌入式存储器1213可以不具有大缓冲容量。
嵌入式存储器1213可以是SRAM。SRAM的运行速度可以比DRAM的运行速度快。当SRAM嵌入在半导体芯片1210中时，能够实现具有尺寸小且运行速度快的电子装置1200。另外，当SRAM嵌入在半导体芯片1210中时，可以减小电子装置1200的有功功率的消耗。SRAM可以包括根据上述实施例的半导体装置。
高速缓冲存储器1215可以和一个或更多个处理器核C1至Cn一起安装在半导体芯片1210上。高速缓冲存储器1215可以存储缓存数据DATc。缓存数据DATc可以是一个或更多个处理器核C1至Cn所使用的数据。高速缓冲存储器1215可以具有相对小的容量但是可以具有非常快的运行速度。高速缓冲存储器1215可以包括具有根据上述实施例的半导体装置的SRAM。当使用高速缓冲存储器1215时，减小存储器1211关于嵌入式存储器1213的访问次数和访问时间是可能的。因此，当使用高速缓冲存储器1215时，可以提高电子装置1200的运行速度。
I/O端子1217可以控制将操作电压供应到处理器1211的操作。换而言之，处理器1211的处理器核C1至Cn可以通过I/O端子1217稳定地供应电压。I/O端子1217可以包括根据上述实施例的图1的第一晶体管TR1和第二晶体管TR2。
在图13中，出于易于且便于解释的目的，将高速缓冲存储器1215与处理器1211区别开。然而，在其他实施例中，高速缓冲存储器1215可以被构造成包括在处理器1211中。换而言之，实施例不限于图13中示出的这些构造。
处理器1211、嵌入式存储器1213和高速缓冲存储器1215可以基于各种接口协议中的至少一种来传送电数据。例如，处理器1211、嵌入式存储器1213和高速缓冲存储器1215可以基于通用串行总线(USB)、小型计算机系统接口(SCSI)、外围组件互连(PCI)表达、高级技术附件(ATA)，并行ATA(PATA)、串行ATA(SATA)、串行SCSI(SAS)、集成驱动电路(IDE)和通用闪存(UFS)中的至少一种接口协议来传送电数据。
图12的电子系统1100可以应用于各种电子装置的电子控制系统。图14示出用图12的电子系统1100实现的移动电话2000。在其他实施例中，图12的电子系统1100可以应用于图15中示出的平板电脑或智能平板电脑3000和/或图16中示出的笔记本电脑4000。
根据示例实施例，共同连接到每个区域的多个源区/漏区的源/漏接触件可以实现为各种形状。因此，可以调整每个源/漏接触件与设置在每个源/漏接触件下方的源区/漏区之间的接触面积以实现每个区域中期望的源/漏接触件电阻。因此，可以优化半导体装置的电特性以提高半导体装置的可靠性。
已经在此公开了示例实施例，虽然采用了特定术语，但是它们仅以通用的描述性意义来使用并将被理解，而不是出于限制性的目的。在某些情况下，对于本领域的普通技术人员将显而易见的是，除非另外明确地表明，否则自本申请的提交时起，结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域的技术人员将理解的是，在不脱离如权利要求所阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (19)

1.一种半导体装置，所述半导体装置包括：
第一有源图案和第二有源图案，第一有源图案和第二有源图案从基底突出；
装置隔离图案，在基底上以部分覆盖第一有源图案和第二有源图案的侧壁；
栅极结构在装置隔离图案上并且与第一有源图案和第二有源图案交叉
第一源区/漏区和第二源区/漏区，分别在第一有源图案和第二有源图案上；以及
第一源/漏接触件，共同连接到第一源区/漏区和第二源区/漏区，
其中，第一源区/漏区和第二源区/漏区设置在栅极结构的一侧，
其中，第一源区/漏区包括：第一部分，与第一部分下方的第一有源图案的顶表面接触，第一部分的宽度随着距基底的距离增大而增大；以及第二部分，从第一部分延伸，第二部分的宽度随着距基底的距离增大而减小，
其中，第一源/漏接触件的在第一有源图案的中心上的底表面比第一部分与第二部分之间的界面低，
其中，在第一有源图案和第二有源图案之间限定有空气隙，
其中，装置隔离图案包括位于栅极结构下方的第一区域以及位于栅极结构的一侧的第二区域，并且
其中，空气隙在装置隔离图案的第二区域和第一源/漏接触件之间。
2.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第三有源图案，从基底突出；
第三源区/漏区，在第三有源图案上；以及
第二源/漏接触件，连接到第三源区/漏区，
其中，第一源区/漏区和第二源区/漏区中的每个具有第一导电类型，第三源区/漏区具有不同于第一导电类型的第二导电类型，
其中，第三源区/漏区包括：第三部分，与第三部分下方的第三有源图案的顶表面接触，第三部分的宽度随着距基底的距离增大而增大；以及第四部分，从第三部分延伸，第四部分的宽度随着距基底的距离增大而减小，
其中，第二源/漏接触件的在第三有源图案的中心上的底表面比第三部分与第四部分之间的界面高。
3.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第三有源图案，从基底突出；
第三源区/漏区，在第三有源图案上；以及
第二源/漏接触件，连接到第三源区/漏区，
其中，第一有源图案和第二有源图案在基底的第一区上，第三有源图案在基底的第二区上，并且
其中，第一源/漏接触件的顶表面的水平面与第二源/漏接触件的顶表面的水平面不同。
4.根据权利要求3所述的半导体装置，其中，第一区包括构成处理核或输入/输出端子的逻辑晶体管，并且
其中，第二区包括构成多个静态随机存取存储器单元的存储单元晶体管。
5.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第三有源图案，从基底突出；以及
第三源区/漏区，在第三有源图案上，
其中，第一源/漏接触件共同连接到第一源区/漏区、第二源区/漏区和第三源区/漏区，并且
其中，第一源/漏接触件包括延伸到第二有源图案和第三有源图案之间的空间中的延伸部分。
6.根据权利要求1所述的半导体装置，其中，第一源/漏接触件的在第一有源图案的中心上的底表面处于与第一源/漏接触件的在空气隙上的底表面相同的水平面。
7.根据权利要求1所述的半导体装置，其中，第一源区/漏区还包括位于比第一有源图案的顶表面的水平面低的水平面的第三部分，第三部分与第一有源图案的顶表面下方的第一有源图案的侧壁接触，
其中，第三部分的最下端与第一有源图案的侧壁分隔开。
8.一种半导体装置，所述半导体装置包括：
第一有源图案和第二有源图案，第一有源图案和第二有源图案从基底突出；
装置隔离图案，在基底上并且在第一有源图案和第二有源图案之间；
第一源区/漏区和第二源区/漏区，分别在第一有源图案和第二有源图案上；以及
第一源/漏接触件，共同连接到第一源区/漏区和第二源区/漏区，
其中，第一源区/漏区包括：第一部分，与第一部分下方的第一有源图案的顶表面接触，第一部分的宽度随着距基底的距离增大而增大；第二部分，从第一部分延伸，第二部分的宽度随着距基底的距离增大而减小，
其中，第一源/漏接触件包括：第一部件，在第一有源图案的中心上；以及第二部件，在装置隔离图案上方，
其中，第一部件的底表面比第一部分和第二部分之间的界面低，并且
其中，第二部件的底表面比第一源区/漏区与第一有源图案之间的界面高。
9.根据权利要求8所述的半导体装置，所述半导体装置还包括：
第三有源图案，从基底突出；
第三源区/漏区，在第三有源图案上；以及
第二源/漏接触件，连接到第三源区/漏区，
其中，第一源区/漏区和第二源区/漏区中的每个具有第一导电类型，第三源区/漏区具有不同于第一导电类型的第二导电类型，
其中，第三源区/漏区包括：第三部分，与第三部分下方的第三有源图案的顶表面接触，第三部分的宽度随着距基底的距离增大而增大；以及第四部分，从第三部分延伸，第四部分的宽度随着距基底的距离增大而减小，并且
其中，第二源/漏接触件的在第三有源图案的中心上的底表面比第三部分与第四部分之间的界面高。
10.根据权利要求8所述的半导体装置，所述半导体装置还包括：
第三有源图案，从基底突出；
第三源区/漏区，在第三有源图案上；以及
第二源/漏接触件，连接到第三源区/漏区，
其中，第一有源图案和第二有源图案在基底的第一区上，第三有源图案在基底的第二区上，以及
其中，第一源/漏接触件的顶表面的水平面与第二源/漏接触件的顶表面的水平面不同。
11.根据权利要求8所述的半导体装置，所述半导体装置还包括：
第三有源图案，从基底突出；以及
第三源区/漏区，在第三有源图案上，
其中，第一源/漏接触件共同连接到第一源区/漏区、第二源区/漏区和第三源区/漏区，并且
其中，第一源/漏接触件包括延伸到第二有源图案和第三有源图案之间的空间中的延伸部分。
12.根据权利要求8所述的半导体装置，其中，第一部件的底表面处于与第二部件的底表面相同的水平面。
13.一种半导体装置，所述半导体装置包括：
第一有源图案和第二有源图案，第一有源图案和第二有源图案从基底突出；
第一源区/漏区和第二源区/漏区，分别在第一有源图案和第二有源图案上；以及
第一源/漏接触件和第二源/漏接触件，分别连接到第一源区/漏区和第二源区/漏区，
其中，第一源区/漏区具有第一导电类型，第二源区/漏区具有不同于第一导电类型的第二导电类型，
其中，第一源区/漏区和第二源区/漏区中的每个包括具有尖锐边缘的至少一个侧壁，所述尖锐边缘远离第一有源图案和第二有源图案中的相应的有源图案的中心延伸，
其中，第一源/漏接触件的在第一有源图案的中心上的底表面比第一源区/漏区的所述尖锐边缘低，并且
其中，第二源/漏接触件的在第二有源图案的中心上的底表面比第二源区/漏区的所述尖锐边缘低。
14.根据权利要求13所述的半导体装置，所述半导体装置还包括：
第三有源图案，从基底突出；
第三源区/漏区，在第三有源图案上，以及
第三源/漏接触件，连接到第三源区/漏区，
其中，第一有源图案和第二有源图案在基底的第一区上，第三有源图案在基底的第二区上，
其中，第一源/漏接触件的顶表面的水平面处于与第二源/漏接触件的顶表面的水平面相同的水平面，并且
其中，第一源/漏接触件的顶表面的水平面与第三源/漏接触件的顶表面的水平面不同。
15.根据权利要求14所述的半导体装置，其中，第一区包括构成处理核或输入/输出端子的逻辑晶体管，并且
其中，第二区包括构成多个静态随机存取存储器单元的存储单元晶体管。
16.根据权利要求13所述的半导体装置，所述半导体装置还包括：
第三有源图案，从基底突出；以及
第三源区/漏区，在第三有源图案上，
其中，第一源/漏接触件共同连接到第一源区/漏区和第三源区/漏区，并且
其中，第一源/漏接触件包括延伸到第一有源图案和第三有源图案之间的空间中的延伸部分。
17.根据权利要求13所述的半导体装置，所述半导体装置还包括位于基底上并且部分覆盖第一有源图案的至少一个侧壁的装置隔离图案，
其中，第一源/漏接触件的在第一有源图案的中心上的底表面处于与第一源/漏接触件的在装置隔离图案上方的底表面相同的水平面。
18.根据权利要求13所述的半导体装置，所述半导体装置还包括位于基底上并且部分覆盖第一有源图案的至少一个侧壁的装置隔离图案，
其中，在装置隔离图案与第一源/漏接触件之间具有空气隙。
19.根据权利要求13所述的半导体装置，其中，第一源区/漏区和第二源区/漏区中的每个包括外延图案，并且
所述尖锐边缘由外延图案的第一切面和第二切面限定。
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