KR20010065293A - 반도체 소자의 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로서, 트랜지스터의 소오스에서 드레인으로 전류가 흐를경우 누설 전류 레벨이 높아 소자의 불량 현상이 발생하는 것을 방지하기 위하여 본 발명은 트랜지스터의 접합부인 소오스 부분의 전류 경로의 면적을 증가시켜 정전기장의 범위를 좁혀주고 공핍(depletion) 영역을 감소시켜 누설 전류와 소자의 불량을 감소 시키고, 문턱 전압을 낮추어 줄수 있으므로 보다 낮은 전압에서 소자의 제어가 가능한 반도체 소자의 트랜지스터 제조방법을 제공하고자 한다.

Description

반도체 소자의 트랜지스터 제조방법{Method of manufacturing a transistor in a semiconductor device}
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 접합부인 소오스 부분의 전류 경로의 면적을 증가시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 소자의 전류-전압 곡선이 비선형적인 언덕모양(Hump profile) 특성을 가지고 있고, 소자의 문턱전압(threshold voltage)을 제어하기가 어렵다.
종래 반도체 소자의 트랜지스터 제조방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(10)에 소자분리막(11)을 형성하여 액티브 영역을 정의(define)하고, 액티브 영역에 게이트 전극(12), 드레인(13) 및 소오스(14)를 형성하고, 드레인(13) 영역에 드레인 콘택(17) 및 소오스 콘택(18)을 형성한다.
상기에서, 소오스(14)에서 드레인(13)으로 전류 이동시 누설 전류 레벨이 높아 소자의 불량 현상이 발생하거나, 소자 분리막(11) 및 게이트 전극(12)의 가장자리에 국부적으로 발생되는 스트레스에 의해 미세 균열(micro crack), 미세 누설전류(micro leakage) 및 단층(Dislocation) 현상의 증가로 인하여 소자 동작에 문제점을 발생시키고, 소자의 고집적화에 따라 공핍(depletion) 영역이나 정전기장의범위가 자연적으로 증가되어 소자 공정의 제어가 어려운 문제점이 있다.
따라서, 본 발명은 트랜지스터의 접합부인 소오스의 구조를 개선하여 누설 전류가 증가 되어 발생되는 문제점을 해소하고, 국부적으로 발생되는 스트레스를 감소시켜 소자의 신뢰성을 향상 시킬 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조방법은 소자 분리막이 형성된 반도체 기판 상에 게이트 전극을 형성한 후 이온주입공정으로 상기 반도체 기판에 소오스 및 드레인을 형성하는 단계; 상기 소자 분리막 및 게이트 전극을 포함한 전체 상부면에 산화막을 형성한 후 전면식각공정으로 상기 게이트 전극 측벽에 산화막 스페이서를 형성하는 단계; 상기 소오스 부분의 반도체 기판을 식각하여 트렌치를 형성한 후 , 이부분에 소오스 콘택 플러그 이온 주입을 실시하고, 이로 인하여 전류 경로의 면적이 증가된 트렌치형 소오스가 형성되는 단계; 및 전체 상부면에 소오스 콘택 및 드레인 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
10 및 20 : 반도체 기판 11 및 21 : 소자분리막
12 및 22 : 게이트 전극 13 및 23 : 드레인
14 및 24 : 소오스 15 및 25 : 산화막 스페이서
17 및 27 : 드레인 콘택 18 및 28 : 소오스 콘택
26 : 감광막 패턴 24a : 트렌치형 소오스
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을설명하기 위한 소자의 단면도이다.
도 2a는 소자 분리막(21)이 형성된 반도체 기판(20) 상에 게이트 전극(22)을 형성한 후 소오스/드레인 이온주입공정으로 소오스(24) 및 드레인(23)을 형성한 상태의 단면도이다.
도 2b를 참조하면, 소자 분리막(21) 및 게이트 전극(22)을 포함한 전체 상부면에 산화막을 형성한 후 전면식각공정으로 게이트 전극(22)을 감싸는 산화막 스페이서(25)를 형성한다.
도 2c는 소오스(24) 영역이 노출 되도록 소자분리막(21) 및 게이트 전극(22)을 포함하는 전체 상부면에 감광막 패턴(26)을 형성한 상태의 단면도이다.
도 2d는 감광막 패턴(26)을 마스크로 이용한 트렌치 식각공정으로 반도체 기판(20)의 소오스(24) 영역에 트렌치(A)를 형성한 후 트렌치(A)에 소오스 플러그 이온주입공정을 실시하여 충분한 불순물 농도가 확보되도록 하여 트렌치형 소오스(24a)를 형성한다.
상기에서, 트렌치 식각공정으로 소자분리막(21)의 끝부분의 버즈 빅(Birds beak)영역이 함께 제거되고, 트렌치(A)는 200 내지 1500Å 깊이로 식각한다.
도 2e는 트렌치형 소오스(24a)와 연결되는 소오스 콘택(28) 및 드레인(23) 영역에 연결되는 드레인 콘택(27)을 형성하여 트렌지스터를 완성한 상태의 단면도이다.
상술한 바와같이, 본 발명은 트랜지스터의 접합부인 소오스 영역에서 전류 경로 면적을 증가시켜 드레인으로 흐르는 전류 레벨을 증가시키고 누설 절류를 감소시켜 소자의 불량을 감소 시킬 수 있으며, 문턱 전압을 낮추어 줄수 있으므로 보다 낮은 전압에서 소자의 제어가 가능하다. 또한, 소자 분리막의 버즈 빅에 형성되는 스트레스에 의한 미세 균열(micro crack), 미세 누설전류(micro leakage) 및 단층(Dislocation) 현상을 감소시켜 안정된 소자를 형성할 수 있는 효과가 있다.

Claims (3)

  1. 소자 분리막이 형성된 반도체 기판 상에 게이트 전극을 형성한 후 이온주입공정으로 상기 반도체 기판에 소오스 및 드레인을 형성하는 단계;
    상기 소자 분리막 및 게이트 전극을 포함한 전체 상부면에 산화막을 형성한 후 전면식각공정으로 상기 게이트 전극 측벽에 산화막 스페이서를 형성하는 단계;
    상기 소오스 부분의 반도체 기판을 식각하여 트렌치를 형성한 후 , 이부분에 소오스 콘택 플러그 이온 주입을 실시하고, 이로 인하여 전류 경로의 면적이 증가된 트렌치형 소오스가 형성되는 단계; 및
    전체 상부면에 소오스 콘택 및 드레인 콘택을 형성하는 단계를 포함하는 것을 특징으로 반도체 소자의 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 트렌치 식각공정은 상기 소자분리막의 끝부분의 버즈 빅 영역을 함께 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  3. 제 1 항에 있어서, 상기 트렌치는 200 내지 1500Å 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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