KR0150676B1 - 함몰게이트 구조에 의한 얕은 접합 형성 방법 - Google Patents

함몰게이트 구조에 의한 얕은 접합 형성 방법

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Abstract

본 발명은 마스크 공정을 수반하지 않으며, 이온주입 에너지를 조절하지 않고도 게이트 전극 양단에 인접한 접합층 부분만을 얕게 형성할 수 있는 함몰게이트 구조를 이용한 얕은 접합 형성 방법에 관한 것으로, 반도체 기판을 선택 식각하여 트렌치를 형성하고, 상기 트렌치의 측벽으로부터 떨어진 상기 트렌치의 중앙부에 게이트 절연막 및 게이트 전극을 형성하고, 상기 게이트 전극 양단 및 상기 트렌치 측벽에 접한 상기 반도체 기판 내에 저농도 소오스 및 드레인을 형성하기 위한 이온주입을 실시하고, 상기 게이트 전극 측벽과 상기 트렌치의 측벽간에 절연막 스페이서를 형성한 후, 고농도 소오스 및 드레인을 형성하기 위하여 상기 게이트 전극 및 상기 절연막 스페이서를 이온주입 마스크로 이온주입을 실시하는 단계를 포함하여 이루어진다.

Description

함몰게이트 구조에 의한 얕은 접합 형성 방법
제1도는 종래 기술에 따른 반도체 장치 제조 공정 단면도.
제2a도 내지 제2e도는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,10 : 실리콘 기판 2,11 : 웰
3,12 : 필드 산화막 4,15 : 게이트 산화막
5,16' : 게이트 전극 6,6',17,17' : 접합층
7,18 : 절연막 스페이서 13 : 감광막 패턴
14 : 트렌치
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 마스크 공정을 수반하지 않으며, 이온주입 에너지를 조절하지 않고도 게이트 전극 양단에 인접한 접합층 부분만을 얕게 형성할 수 있는 함몰게이트 구조를 이용한 얕은 접합 형성 방법에 관한 것이다.
첨부된 도면 제1도를 참조하여 종래 기술을 설명한다.
제1도에 도시한 바와 같이 웰(2)이 형성되어 있는 실리콘 기판(1)상에 필드 산화막(3)을 형성하고, 게이트 산화막(4) 및 폴리실리콘막을 차례로 형성한 후, 폴리 실리콘막 상에 게이트 영역을 제외한 나머지 부분을 노출시키는 감광막 패턴(도시하지 않음)을 형성하고, 감광막 패턴을 식각마스크로 폴리실리콘막 및 게이트 산화막(4)을 식각하여 게이트 전극(5)을 형성한다. 다음으로 감광막 패턴을 제거한 다음, 게이트 전극(5)을 이온주입마스크로 이온주입 공정을 실시하여 저농도 소오스 및 드레인 접합층(6)을 형성하고, 게이트 전극(5) 측벽에 절연막 스페이서(7)를 형성한 후 이온주입 공정을 실시하여 저농도 영역과 고농도 영역으로 이루어지는 LDD (Lightly Doped Drain) 구조의 소오스 및 드레인 접합층(6,6')을 형성한다. 제1도에서 도면부호 'A'는 접합의 깊이를 나타낸다.
반도체 소자의 고집적화에 따른 채널 길이 감소로 야기되는 단채널(short channel) 효과 및 핫캐리어(hot carrier) 효과 등을 개선하기 위해 게이트 전극(5) 양단에 인접한 접합 부분의 깊이는 얕아질 것이 요구되는데, 접합의 깊이가 전체적으로 얕을 경우 면저항이 증가되고, 접합의 깊이를 얕게 형성하기 위하여 비교적 저온에서 열처리 공정을 실시함으로 인하여 이온주입에 의한 접합층의 손상으로 발생한 결함을 제거하기가 어려워 기판으로 누설전류가 발생하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 마스크 공정을 수반하지 않으며 이온주입 에너지 조절 없이 게이트 전극 양단에 인접한 접합 부분만의 깊이를 얕게 형성할 수 있는 함몰 게이트 구조를 이용한 얕은 접합 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 기판을 선택 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽으로부터 떨어진 상기 트렌치의 중앙부에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 양단 및 상기 트렌치 측벽에 접한 상기 반도체 기판 내에 저농도 소오스 및 드레인을 형성하기 위한 이온주입을 실시하는 단계; 상기 게이트 전극 측벽과 상기 트렌치의 측벽간에 절연막 스페이서를 형성하는 단계; 및 고농도 소오스 및 드레인을 형성하기 위하여 상기 게이트 전극 및 상기 절연막 스페이서를 이온주입 마스크로 이온주입을 실시하는 단계를 포함하여 이루어지는 함몰게이트 구조에 의한 얕은 접합 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면 제2a도 내지 제2e도를 참조하여 설명한다.
먼저, 제2a도에 도시한 바와 같이 실리콘 기판(10) 내에 웰(well)(11)을 형성하고, 소자간의 분리를 위하여 필드산화막(12)을 형성한 다음, 실리콘 기판(10) 상에 게이트 영역을 노출시키는 제1 감광막 패턴(13)을 형성한다.
다음으로, 제2b도에 도시한 바와 같이 제1감광막 패턴(13)을 식각마스크로 실리콘 기판(10)을 식각하여 트렌치(trench)(14)를 형성하고, 제1감광막패턴(13)을 제거한다.
이어서, 제2c도에 도시한 바와 같이 전체 구조 상에 게이트 산화막(15) 및 폴리실리콘막(16)을 차례로 증착한다.
다음으로, 제2d도에 도시한 바와 같이 게이트 영역을 노출시키되, 제1감광막 패턴이 노출한 영역의 일부를 노출하는 제2감광막 패턴(도시하지 않음)을 폴리실리콘막(16) 상에 형성하고, 제2감광막 패턴을 식각마스크로 폴리실리콘막(16)을 식각하여 상기 트렌치(14)의 양측벽으로부터 소정 간격을 두고 게이트 전극(16')을 형성한 후, 제2감광막 패턴을 제거한다.
다음으로, 제2e도에 도시한 바와 같이 상기 실리콘 기판(10) 내에 선택적으로 불순물을 이온주입하여 소오스 및 드레인 접합층(17)을 형성한다. 이때, 소오스 및 드레인 접합층(17)은 상기 게이트 전극(16')의 양단에서 상기 트렌치(14) 양측벽에 인접한 실리콘 기판(10) 표면에 걸쳐 형성된다. 이어서, 게이트 전극(16') 측벽에 절연막 스페이서(18)를 형성하고, 이온주입 공정을 실시하여 LDD 구조의 소오스 및 드레인 접합층(17,17')을 형성한다.
전술한 바와 같이 이루어지는 본 발명은, 마스크 공정을 수반하지 않으며 이온 주입 에너지 조절없이 게이트 전극 양단에 인접한 접합층 부분만을 얕게 형성하는 것이 가능하여 낮은 면저항을 유지할 수 있으며, 이온주입시 발생하는 결함을 제거하여 접합 누설 전류 역시 감소시키기 위한 고온 열처리 공정을 실시하는 것이 가능하여 소자의 신뢰도를 향상시키는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (1)

  1. 반도체 기판을 선택 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽으로부터 떨어진 상기 트렌치의 중앙부에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 양단 및 상기 트렌치 측벽에 접한 상기 반도체 기판 내에 저농도 소오스 및 드레인을 형성하기 위한 이온주입을 실시하는 단계; 상기 게이트 전극 측벽과 상기 트렌치의 측벽간에 절연막 스페이서를 형성하는 단계; 및 고농도 소오스 및 드레인을 형성하기 위하여 상기 게이트 전극 및 상기 절연막 스페이서를 이온주입 마스크로 이온주입을 실시하는 단계를 포함하여 이루어지는 함몰 게이트 구조에 의한 얕은 접합 형성 방법.
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