KR100321778B1 - 낮은접합커패시턴스를갖는에스오아이트랜지스터및그제조방법 - Google Patents
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Abstract
본 발명은 소스/드레인의 접합 커패시턴스를 크게 감소시켜 트랜지스터의 동작속도를 향상시킨 SOI 트랜지스터를 제공하고자 하는 것으로, 이를 위한 본 발명의 SOI 트랜지스터는, 지지 기판 역할을 하는 제1실리콘층, 매몰 산화막, 및 활성영역을 제공하는 제2실리콘층을 갖는 SOI 기판; 상기 제2실리콘층의 활성 영역내에는 상기 매몰산화막과 떨어져 형성된 트랜지스터의 소스/드레인; 및 접합 커패시턴스를 감소시키기 위하여 상기 소스/드레인 하부의 상기 제2실리콘층에서 상기 소스/드레인으로부터 확장되어 상기 매몰산화막과 맞닿는 고농도 도핑영역을 포함하여 이루어지며, 상기 소스/드레인과 상기 고농도 도핑영역은 동일한 도전형의 불순물을 갖는 것을 특징으로 한다.
Description
본 발명은 SOI(Silicon On Insulator) 기판을 사용한 트랜지스터(이하 "SOI 트랜지스터"라 한다) 및 그 제조방법에 관한 것으로, 특히 낮은 접합커패시턴스(Junction Capacitance)를 갖는 SOI 트랜지스터 및 그 제조방법에 관한 것이다.
도1은 종래기술에 따른 SOI 트랜지스터 구조를 나타내는 단면도로서, 도1을 참조하면, 지지 기판 역할을 하는 제1실리콘층(101), 매몰 산화막(102), 및 활성영역을 제공하는 제2실리콘층(103)으로 이루어진 SOI 기판 상에 트랜지스터가 형성된다. 먼저 트랜지스터간의 분리를 위해 소자분리절연막(104)이 제2실리콘층(103)상에 형성되는바, 여기서 소자분리절연막(104)는 활성역역이 플로팅되므로써 발생되는 플로팅바디효과(floating body effect)를 방지하기 위해 매몰산화막(102)과 떨어져있다. 이어서, 제2실리콘층(103)상에 게이트산화막(106)을 개재하여 형성된 게이트전극(107)과, 제2실리콘층(103) 표면에 형성된 소스/드레인(105)으로 구성되는 트랜지스터가 형성되고, 이 소스/드레인(105)에는 절연막(108)을 통과하여 베리어메탈(112)과 배선용 메탈라인(113)이 콘택된다.
이와 같이, 종래기술의 SOI 트랜지스터에서 주목해야 할 점은, 트랜지스터가 고집적화에 대응되도록 적은 사이즈로 형성되기 때문에, 소스/드레인(105)은 적은 사이즈의 트랜지스터 특성을 맞추기 위해 얕은 접합(shallow junction)으로 형성할수 밖에 없으며, 이에 의해 제2실리콘층(103)의 활성영역내에서 소스/드레인(105)과 매몰산화막(102)은 맞닿지 않고 떨어져 형성되게 된다는 것이다.
결국, 소스/드레인은 제2실리콘층 내에서 접합 캐패시턴스를 크게 형성되게 되고, 이에 의해 소스/드레인에 콘택된 메탈라인의 신호지연으로 트랜지스터의 동작 속도가 떨어지게 된다.
상기 문제점을 해결하기 위하여 안출된 본 발명의 목적은 소오스/드레인의 접합 커패시턴스를 크게 감소시켜 트랜지스터의 동작속도를 향상시킨 SOI 트랜지스터 및 그 제조방법을 제공하는데 있다.
도1은 종래기술에 따른 SOI 트랜지스터 구조를 나타내는 단면도.
도2는 본 발명의 일실시예에 따른 SOI 트랜지스터 구조를 나타내는 단면도.
도3a 내지 도3e는 도2의 구조를 제조하기 위한 본 발명의 일실시예적인 방법을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 제1실리콘층 102 : 매몰산화막
103 : 제2실리콘층 104 : 소자분리절연막
105 : 소스/드레인 106 : 게이트산화막
107 : 게이트전극 108 : 절연막
109 : 이온주입마스크 110 : 고에너지이온주입
111 : 고농도 도핑역역 112 : 베리어메탈
113 : 메탈라인
상기 목적을 달성하기 위한 본 발명의 SOI 트랜지스터는, 지지 기판 역할을 하는 제1실리콘층, 매몰 산화막, 및 활성영역을 제공하는 제2실리콘층을 갖는 SOI 기판; 상기 제2실리콘층에 국부적으로 형성되며, 그 하부가 상기 매몰산화막과 이격된 소자분리막; 상기 제2실리콘층의 활성 영역내에는 상기 매몰산화막과 떨어져 형성된 트랜지스터의 소스/드레인; 및 접합 커패시턴스를 감소시키기 위하여 상기 소스/드레인 하부의 상기 제2실리콘층에서 상기 소스/드레인으로부터 확장되어 상기 매몰산화막과 맞닿는 고농도 도핑영역을 포함하여 이루어지며, 상기 소스/드레인과 상기 고농도 도핑영역은 동일한 도전형의 불순물을 갖는 것을 특징으로 한다.
또한, 본 발명의 SOI 트랜지스터 제조방법은, 지지 기판 역할을 하는 제1실리콘층, 매몰 산화막 및 활성영역을 제공하는 제2실리콘층으로 이루어진 SOI 기판을 준비하는 단계; 상기 제2실리콘층 상에 게이트절연막을 개재한 게이트전극을 형성하고, 상기 제2실리콘층 표면 하부에서 상기 매몰산화막과 떨어진 얕은 소스/드레인을 형성하는 단계; 전체구조 상부에 절연막을 형성하고 상기 절연막을 선택적으로 식각하여 상기 소스/드레인의 일부가 노출되는 콘택홀을 형성하는 단계; 이온주입에 의해 상기 소스/드레인 하부에서 확장되어 상기 매몰산화막과 맞닿는 고농도 도핑영역을 형성하는 단계; 및 상기 접합에 메탈라인을 콘택시키는 단계를 포함하여 이루어지며, 상기 고농도 도핑영역을 형성하기 위한 상기 이온주입시, 상기 소스/드레인의 불순물과 동일한 타입을 불순물을 이온주입 하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다. 종래기술과 동일한 구성요소에 대해서는 동일한 도면부호를 인용하였다.
도2는 본 발명의 일실시예에 따른 SOI 트랜지스터 구조를 나타내는 단면도로서, 도2를 참조하면, 본 발명의 일실시예에 따른 SOI 트랜지스터는, 지지 기판 역할을 하는 제1실리콘층(101), 매몰 산화막(102), 및 활성영역을 제공하는 제2실리콘층(103)으로 이루어진 SOI 기판 상에 트랜지스터가 형성되는 바, 제2실리콘층(103)의 활성 영역내에는 매몰산화막(102)과 떨어진 트랜지스터의 소스/드레인(105)이 형성되며, 소스/드레인(105)과 매몰산화막(102) 사이의 제2실리콘층(103) 내부에는 접합 커패시턴스를 감소시키기 위한 고농도 도핑영역(111)이 선택적으로 형성되어 있다. 이 고농도 도핑영역(111)은 접합 커패시턴스를 감소시키게 되는데, 이는 접합 면적(Junction Area)이 매몰산화막(102)과 만나는 아래부분은 접합 커패시턴스에서 제외되므로 접촉면적이 줄어드는 효과를 가져오기 때문이다. 그리고, 상기 소스/드레인과 상기 고농도 도핑영역은 동일한 도전형의 N 또는 P형 불순물 갖는다. 미설명 구성요소는 이후의 제조 공정에서 구체적으로 언급될 것이다.
도3a 내지 도3e는 도2의 구조를 제조하기 위한 본 발명의 일실시예적인 방법을 나타내는 공정 단면도로서, 도3a를 참조하면, 먼저 지지 기판 역할을 하는 제1실리콘층(101), 매몰산화막(102), 및 활성영역을 제공하는 제2실리콘층(103)으로 이루어진 SOI 기판 상에 소자분리절연막(104)을 형성하는데, 소자분리절연막(104)은 플로팅바디효과를 감안하여 매몰산화막(102)과 닿지 않도록 형성한다. 이어서, 게이트산화막(106)을 개재한 게이트전극(107)을 형성하고 소스/드레인(105)을 형성한다. 이때 소스/드레인(105) 역시 적은 트랜지스터의 트랜지스터 특성에 맞게 매몰 산화막(102)과 닿지 않도록 얕게 형성한다. 이어서, 기판 전면에 절연막(108)을 증착한 다음, 절연막(108)을 선택적으로 식각하므로써 소스/드레인(105)의 일부가노출되는 메탈 콘택홀을 형성한다.
이어서, 도3b와 같이, 이온주입마스크(109)를 형성한 다음, 도3c와 같이, 높은 도즈(Dose)와 높은 에너지(Energy)로 불순물 이온을 이온주입(110)하여, 도3d와 같이 기형성된 비트라인 콘택홀 하부의 소스/드레인(105) 아래에 그리고 매몰산화막(102)과 만나도록 고농도 도핑영역(111)을 형성한다. 그리고 이온주입마스크(109)를 제거한다. 이온주입마스크(109)는 주변의 다른 타입 트랜지스터(도면에 도시되지 않음)와의 분리를 위한 것이다.
이에 의해 접합 커패시턴스는 감소되는데, 이는 접합 면적(Junction Area)이 매몰산화막(102)과 만나는 아래부분은 접합 커패시턴스에서 제외되므로 접촉면적이 줄어드는 효과를 가져오기 때문이다.
이어서, 도3e는 베리어메탈(112)과 배선용 메탈라인(113)을 형성하여, SOI 트랜지스터(MOSFET)를 완성한 상태이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 소스/드레인 아래에 매몰산화막과 맞닿는 고농도 도핑영역을 형성하므로써, 낮은 접합 커패시턴스를 얻을 수 있으므로 소자의 동작 속도를 증가시키는 이점이 있다.
Claims (3)
- SOI 트랜지스터에 있어서.지지 기판 역할을 하는 제1실리콘층, 매몰 산화막, 및 활성영역을 제공하는 제2실리콘층을 갖는 SOI 기판;상기 제2실리콘층에 국부적으로 형성되며, 그 하부가 상기 매몰산화막과 이격된 소자분리막;상기 제2실리콘층의 활성 영역내에는 상기 매몰산화막과 떨어져 형성된 트랜지스터의 소스/드레인; 및접합 커패시턴스를 감소시키기 위하여 상기 소스/드레인 하부의 상기 제2실리콘층에서 상기 소스/드레인으로부터 확장되어 상기 매몰산화막과 맞닿아 형성되며, 상기 소스/드레인과 동일한 도전형의 불순물을 갖는 고농도 도핑영역을 포함하는 것을 특징으로 하는 SOI 트랜지스터.
- SOI 트랜지스터 제조방법에 있어서,지지 기판 역할을 하는 제1실리콘층, 매몰 산화막 및 활성영역을 제공하는 제2실리콘층으로 이루어진 SOI 기판을 준비하는 단계;상기 제2실리콘층에 국부적으로 형성되며, 그 하부가 상기 매몰산화막과 이격된 소자분리막을 형성하는 단계;상기 제2실리콘층 상에 게이트절연막을 개재한 게이트전극을 형성하고, 상기 제2실리콘층 표면 하부에서 상기 매몰산화막과 떨어진 얕은 소스/드레인을 형성하는 단계;전체구조 상부에 절연막을 형성하고 상기 절연막을 선택적으로 식각하여 상기 소스/드레인의 일부가 노출되는 콘택홀을 형성하는 단계;이온주입에 의해 상기 소스/드레인 하부에서 확장되어 상기 매몰산화막과 맞닿는 고농도 도핑영역을 형성하는 단계; 및상기 접합에 메탈라인을 콘택시키는 단계를 포함하여 이루어진 SOI 트랜지스터 제조방법.
- 제2항에 있어서,상기 고농도 도핑영역을 형성하기 위한 상기 이온주입시, 상기 소스/드레인의 불순물과 동일한 타입을 불순물을 이온주입 하는 것을 특징으로 하는 SOI 트랜지스터 제조방법.
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