CN113224168B - 半导体器件及其制造方法 - Google Patents
半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN113224168B CN113224168B CN202110482479.7A CN202110482479A CN113224168B CN 113224168 B CN113224168 B CN 113224168B CN 202110482479 A CN202110482479 A CN 202110482479A CN 113224168 B CN113224168 B CN 113224168B
- Authority
- CN
- China
- Prior art keywords
- gate
- region
- layer
- extension
- source region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 description 66
- 230000003071 parasitic effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 210000000746 body region Anatomy 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- 239000004408 titanium dioxide Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供了一种半导体器件及其制造方法，所述半导体器件包括：SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，栅极层形成于半导体层上，栅极层包括主栅和扩展栅，主栅两侧的半导体层中分别形成有源极区和漏极区，扩展栅至少从主栅向源极区方向延伸，体接触区形成于源极区中，体接触区从源极区向漏极区方向延伸至靠近扩展栅的一侧与扩展栅接触，栅极离子掺杂区形成于栅极层中，栅极离子掺杂区从扩展栅的靠近体接触区的一侧至少延伸至主栅中，且在源极区指向漏极区的方向上，体接触区与栅极离子掺杂区接触。本发明的技术方案能够在考量到栅极层和体接触区的制作工艺的波动性影响的同时，还能提高器件性能。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
绝缘体上半导体(SOI)结构包含下层衬底、绝缘埋层和上层半导体层，与常规的半导体衬底相比有诸多优点，例如：消除了闩锁效应、减小了器件的短沟道效应以及改善了抗辐照能力等，使得其广泛应用于射频、高压以及抗辐照等领域。
对于SOI器件来说，如何抑制浮体效应，一直是SOI器件研究的热点之一。针对浮体效应的解决措施其中之一是采用体接触的方式使体区中积累的空穴得到释放，体接触就是在绝缘埋层上方、上层半导体层底部处于电学浮空状态的体区和外部相接触，使得空穴不在该区积累。目前，常见的实现体引出的器件结构包含BTS(Body Tied to Source)结构、T型栅结构和H型栅结构等。
其中，参阅图1，图1是一种BTS结构的示意图，从图1中可看出，在栅极层11两侧的上层半导体层(未图示)中分别形成有源极区12和漏极区13，在源极区12形成有体接触区14；且在向源极区12中离子注入形成体接触区14时，离子注入的范围从上层半导体层中延伸到部分区域(即图1中的A1区域)的栅极层11中，以确保形成的体接触区14与栅极层11接触。由于受到栅极层11、体接触区14的制作工艺的CD(关键尺寸)以及采用的掩膜版的对准(Overlay)精度的波动影响，限制了栅极层11的从源极区12向漏极区13方向上的栅长L1不能太小(例如不小于0.3微米)；但是，若栅极层11的从源极区12向漏极区13方向上的栅长L1太大，会影响器件的性能，例如栅极层11与上层半导体层之间形成有栅氧层(未图示)，会导致栅极层11、栅氧层和上层半导体层之间形成的寄生电容过大，并且也会导致功耗增加以及导通电流减小等问题。
因此，如何在考量工艺的波动性的同时，还能提高器件性能是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得能够在考量到栅极层和体接触区的制作工艺的波动性影响的同时，还能提高器件性能。
为实现上述目的，本发明提供了一种半导体器件，包括：
SOI衬底，包括自下向上的下层衬底、绝缘埋层和半导体层；
栅极层，形成于所述半导体层上，所述栅极层包括主栅和扩展栅，所述主栅两侧的半导体层中分别形成有源极区和漏极区，所述扩展栅至少从所述主栅向所述源极区方向延伸；
体接触区，形成于所述源极区中，所述体接触区从所述源极区向所述漏极区方向延伸至靠近所述扩展栅的一侧与所述扩展栅接触；以及，
栅极离子掺杂区，形成于所述栅极层中，所述栅极离子掺杂区从所述扩展栅的靠近所述体接触区的一侧至少延伸至所述主栅中，且在所述源极区指向所述漏极区的方向上，所述体接触区与所述栅极离子掺杂区接触。
优选地，所述扩展栅至少从所述主栅向所述源极区方向延伸包括：
所述扩展栅从所述主栅向所述源极区方向延伸，以使得所述栅极层的形状为T型；或者，所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸，以使得所述栅极层的形状为十字型。
优选地，当所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸时，所述栅极离子掺杂区从所述源极区一侧的扩展栅延伸至所述漏极区一侧的扩展栅上。
优选地，所述绝缘埋层上形成有浅沟槽隔离结构，所述浅沟槽隔离结构包围所述源极区和所述漏极区。
优选地，所述主栅的两端延伸至所述浅沟槽隔离结构上。
优选地，所述栅极层与所述半导体层之间形成有栅介质层。
优选地，所述源极区与所述漏极区的导电类型相同，所述体接触区与所述源极区的导电类型不同。
本发明进一步提供了一种半导体器件的制造方法，包括：
提供一SOI衬底，所述衬底包括自下向上的下层衬底、绝缘埋层和半导体层；
形成栅极层于所述半导体层上，所述栅极层包括主栅和扩展栅；
形成源极区和漏极区于所述主栅两侧的半导体层中，其中，所述扩展栅至少从所述主栅向所述源极区方向延伸；以及，
形成体接触区于所述源极区以及形成栅极离子掺杂区于所述栅极层中，且所述体接触区从所述源极区向所述漏极区方向延伸至靠近所述扩展栅的一侧与所述扩展栅接触，所述栅极离子掺杂区从所述扩展栅的靠近所述体接触区的一侧至少延伸至所述主栅中，且在所述源极区指向所述漏极区的方向上，所述体接触区与所述栅极离子掺杂区接触。
优选地，所述扩展栅至少从所述主栅向所述源极区方向延伸包括：
所述扩展栅从所述主栅向所述源极区方向延伸，以使得所述栅极层的形状为T型；或者，所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸，以使得所述栅极层的形状为十字型。
优选地，当所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸时，所述栅极离子掺杂区从所述源极区一侧的扩展栅延伸至所述漏极区一侧的扩展栅上。
优选地，采用同一道离子注入工艺同时形成所述体接触区与所述栅极离子掺杂区。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件，由于栅极层包括主栅和扩展栅，且体接触区从源极区向漏极区方向延伸至靠近所述扩展栅的一侧与所述扩展栅接触，栅极离子掺杂区从所述扩展栅的靠近所述体接触区的一侧至少延伸至所述主栅中，且在所述源极区指向所述漏极区的方向上，所述体接触区与所述栅极离子掺杂区接触，使得能够在考量到栅极层和体接触区的制作工艺的波动性影响的同时，还能使得栅极层的面积减小，进而提高器件性能。
2、本发明的半导体器件的制造方法，由于形成的栅极层包括主栅和扩展栅，且体接触区从源极区向漏极区方向延伸至靠近所述扩展栅的一侧与所述扩展栅接触，栅极离子掺杂区从所述扩展栅的靠近所述体接触区的一侧至少延伸至所述主栅中，且在所述源极区指向所述漏极区的方向上，所述体接触区与所述栅极离子掺杂区接触，使得能够在考量到栅极层和体接触区的制作工艺的波动性影响的同时，还能使得栅极层的面积减小，进而提高器件性能。
附图说明
图1是现有的一种BTS结构的俯视示意图；
图2a～图2b是本发明实施例一的半导体器件的示意图；
图3a～图3b是本发明实施例二的半导体器件的示意图；
图4是本发明一实施例的半导体器件的制造方法的流程图。
其中，附图1～图4的附图标记说明如下：
11-栅极层；12-源极区；13-漏极区；14-体接触区；201-下层衬底；202-绝缘埋层；203-半导体层；21-栅极层；211-主栅；212-扩展栅；22-源极区；23-漏极区；24-体接触区；25-栅极离子掺杂区。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供了一种半导体器件，包括：
SOI衬底，包括自下向上的下层衬底、绝缘埋层和半导体层；
栅极层，形成于所述半导体层上，所述栅极层包括主栅和扩展栅，所述主栅两侧的半导体层中分别形成有源极区和漏极区，所述扩展栅至少从所述主栅向所述源极区方向延伸；
体接触区，形成于所述源极区中，所述体接触区从所述源极区向所述漏极区方向延伸至靠近所述扩展栅的一侧与所述扩展栅接触；以及，
栅极离子掺杂区，形成于所述栅极层中，所述栅极离子掺杂区从所述扩展栅的靠近所述体接触区的一侧至少延伸至所述主栅中，且在所述源极区指向所述漏极区的方向上，所述体接触区与所述栅极离子掺杂区接触。
下面参阅图2a～图3b详细描述实施例一和实施例二提供的半导体器件，其中，图2a和图3a是半导体器件的俯视示意图，图2b是图2a所示的半导体器件沿AA’方向的剖面示意图，图3b是图3a所示的半导体器件沿BB’方向的剖面示意图。
所述SOI(绝缘体上半导体)衬底包括自下向上的下层衬底201、绝缘埋层202和半导体层203。半导体层203可由任何适当的半导体材料构成，包括但不限于：硅、锗、硅锗、硅碳化锗、碳化硅以及其他半导体，绝缘埋层202例如为氧化硅层。
所述绝缘埋层202上形成有浅沟槽隔离结构(未图示)；根据版图设计，在所述半导体层203中形成所述浅沟槽隔离结构，所述浅沟槽隔离结构包围所述半导体层203中的器件有源区(未图示)，所述浅沟槽隔离结构的底面与所述绝缘埋层202接触，所述浅沟槽隔离结构的顶面与所述半导体层203的顶面齐平或略高于所述半导体层203的顶面。所述浅沟槽隔离结构的材质可以为氧化硅或氮氧硅等。
所述栅极层21形成于所述半导体层203上，所述栅极层21包括主栅211和扩展栅212，所述栅极层21的主栅211两侧的半导体层203中分别形成有源极区22和漏极区23，所述扩展栅212至少从所述主栅211向所述源极区22方向延伸。所述源极区22和所述漏极区23之间为沟道区，所述浅沟槽隔离结构包围所述源极区22、所述漏极区23和所述沟道区。其中，由于所述半导体层203的厚度很小，所述源极区22和所述漏极区23可以形成于所述半导体层203的整个厚度中，所述源极区22和所述漏极区23也可以形成于所述半导体层203的部分厚度中，在此不作限制。
所述主栅211位于源极区22和漏极区23之间，所述扩展栅212至少从所述主栅211向所述源极区22方向延伸，所述主栅211与所述扩展栅212可以垂直或非垂直；其中，所述源极区22指向所述漏极区23的方向为栅长方向。并且，所述主栅211的两端延伸至所述浅沟槽隔离结构上。
如实施例一，如图2a和图2b所示，所述扩展栅212从所述主栅211向所述源极区22方向延伸，以使得所述栅极层21的形状为T型；或者，如实施例二，如图3a和图3b所示，所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸，以使得所述栅极层21的形状为十字型。其中，在所述源极区22指向所述漏极区23的方向上，所述栅极层21的未形成有所述扩展栅212部分的栅长为所述主栅211的栅长L2；所述栅极层21的形成有所述扩展栅212部分的栅长包括两种情况，如图2a和图2b中所示的所述栅极层21的栅长为所述主栅211与位于所述源极区22一侧的所述扩展栅212的总栅长L1，以及如图3a和图3b中所示的所述栅极层21的栅长为所述主栅211与位于所述源极区22一侧和所述漏极区23一侧的所述扩展栅212的总栅长L1。
即所述扩展栅212至少从所述主栅211向所述源极区22方向延伸包括：所述扩展栅212从所述主栅211向所述源极区22方向延伸，以使得所述栅极层21的形状为T型；或者，所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸，以使得所述栅极层21的形状为十字型。当所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸时，所述栅极离子掺杂区25可以从所述源极区22一侧的扩展栅212延伸至所述漏极区23一侧的扩展栅212上。
所述栅极层21与所述半导体层203之间形成有栅介质层(未图示)，所述栅极层21、所述栅介质层和所述半导体层203构成了寄生电容的结构。
所述栅介质层的材质可以为氧化硅(相对介电常数为4.1)或者相对介电常数大于7的高K介质，例如可以包括但不限于氮氧硅、二氧化钛、五氧化二钽等；或者，所述栅介质层的材质也可以为低介电常数的材料，例如为碳氧硅(SiOC，相对介电常数为2.5)、无机或有机旋涂玻璃(SOG，相对介电常数为小于或等于3)等。所述栅介质层采用低介电常数的材料，能够使得寄生电容得到减小。
所述体接触区24形成于所述源极区22中，所述体接触区24可以形成于所述半导体层203的整个厚度或部分厚度中，且所述体接触区24与所述扩展栅212接触。本文所称“接触”是指从俯视图上看区域边界需要接触，如实施例一附图2a中，体接触区24与栅极离子掺杂区25接触，实施例二附图3a中，体接触区24也与栅极离子掺杂区25接触。所述体接触区24用于将位于所述沟道区下方的半导体层203(即体区)引出。
所述体接触区24的宽度可以不超过所述扩展栅212的宽度，或者，也可以超过所述扩展栅212的宽度，或者，也可以与所述扩展栅212的宽度相同。从附图2a及附图3a中可看出，体接触区24的宽度是指垂直于AA’或BB’方向的宽度。
所述栅极离子掺杂区25形成于所述栅极层21中，且所述栅极离子掺杂区25从所述扩展栅212的靠近所述体接触区24的一侧至少延伸至所述主栅211中；在所述源极区22指向所述漏极区23的方向上，所述体接触区24与所述栅极离子掺杂区25接触(包含部分接触和全部接触)。如图2a和图2b所示，若所述扩展栅212仅从所述主栅211向所述源极区22方向延伸，则所述栅极离子掺杂区25从所述扩展栅212的靠近所述体接触区24的一侧延伸至所述主栅211中；若所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸，则所述栅极离子掺杂区25从位于所述源极区22一侧的所述扩展栅212的靠近所述体接触区24的一侧延伸至所述主栅211中(如图3a和图3b所示)，或者，所述栅极离子掺杂区25从位于所述源极区22一侧的所述扩展栅212的靠近所述体接触区24的一侧经过所述主栅211，并延伸至位于所述漏极区23一侧的所述扩展栅212中(图未示出)。
并且，由于所述体接触区24靠近所述扩展栅212的一侧与所述扩展栅212接触，所述栅极离子掺杂区25从所述扩展栅212的靠近所述体接触区24的一侧至少向所述主栅211方向延伸，且在所述源极区22指向所述漏极区23的方向上，所述体接触区24与所述栅极离子掺杂区25接触，那么，所述体接触区24和所述栅极离子掺杂区25之间在水平方向上没有间隙。
另外，若所述体接触区24的宽度不超过所述扩展栅212的宽度，且所述体接触区24与所述栅极离子掺杂区25接触，则所述体接触区24与所述栅极离子掺杂区25的宽度可以相同。
所述体接触区24和所述栅极离子掺杂区25可以采用同一道离子注入工艺同时分别形成于所述半导体层203和所述栅极层21中，或者也可以采用不同道的离子注入工艺分别形成于所述半导体层203和所述栅极层21中。若所述体接触区24和所述栅极离子掺杂区25采用同一道离子注入工艺同时形成，且所述体接触区24和所述栅极离子掺杂区25之间在水平方向上没有间隙，则相比不同道的离子注入工艺，能够进一步确保所述体接触区24和所述栅极层21之间在水平方向上没有间隙，使得所述体接触区24和所述扩展栅212之间能够直接接触，进而使得所述体接触区24能够将体区中积累的空穴得到释放而抑制浮体效应。
所述源极区22与所述漏极区23的导电类型相同，所述栅极离子掺杂区25与所述体接触区24的导电类型相同，所述体接触区24与所述源极区22的导电类型不同。若所述源极区22与所述漏极区23的导电类型为N型，则所述栅极离子掺杂区25与所述体接触区24的导电类型为P型；若所述源极区22与所述漏极区23的导电类型为P型，则所述栅极离子掺杂区25与所述体接触区24的导电类型为N型。N型的离子种类可以包括磷、砷等，P型的离子种类可以包括硼、镓等。
由于所述体接触区24需要与所述栅极层21接触才能起到抑制浮体效应的作用，而为了确保所述体接触区24能够与所述栅极层21接触，在对形成所述体接触区24的离子注入范围的设计时需要考量到栅极层21、体接触区24的制作工艺的CD(关键尺寸)以及所采用的掩膜版的对准精度的波动影响，需要将离子注入的范围延伸到栅极层21上，那么，需要栅极层21的栅长足够长；但是，若栅极层21的栅长太长，会影响半导体器件的性能，例如会导致栅极层21、栅介质层和半导体层203之间形成的寄生电容过大，以及导致功耗增加、导通电流减小等问题。因此，本发明的半导体器件的结构将所述栅极层21设计为包括主栅211和扩展栅212，仅将需要与所述体接触区24接触部分的栅极层21保持足够的栅长L1(即主栅211与扩展栅212的栅长之和)，而其他部分的栅极层21的栅长减小为主栅211的栅长L2，L2小于L1，与图1中的整个栅极层11的栅长为L1的结构相比，栅极层的面积得到减小，栅极结构的主栅211可以用于一设计规则的最小尺寸，且栅极结构的沟道宽度在该主栅211下保持不变；并且，将所述体接触区24设计为靠近所述扩展栅212的一侧与所述扩展栅212接触，以及将所述栅极离子掺杂区25设计为从所述扩展栅212的靠近所述体接触区24的一侧至少延伸至所述主栅211中，且所述体接触区24与所述栅极离子掺杂区25在所述源极区22指向所述漏极区23的方向上接触，以确保所述体接触区24和所述栅极层21之间在水平方向上没有间隙，从而使得在考量到栅极层21、体接触区24的制作工艺的CD(关键尺寸)以及所采用的掩膜版的对准精度的波动影响的同时，还能提高半导体器件的性能，使得寄生电容得到减小、功耗降低以及导通电流增加。
并且，由于所述体接触区24从所述源极区22向所述漏极区23方向延伸至所述体接触区24靠近所述扩展栅212的一侧与所述扩展栅212接触，使得所述扩展栅212的栅长无需进一步增长即可覆盖工艺波动的影响。
本发明一实施例提供一种半导体器件的制造方法，参阅图4，图4是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供一SOI衬底，所述衬底包括自下向上的下层衬底、绝缘埋层和半导体层；
步骤S2、形成栅极层于所述半导体层上，所述栅极层包括主栅和扩展栅；
步骤S3、形成源极区和漏极区于所述主栅两侧的半导体层中，其中，所述扩展栅至少从所述主栅向所述源极区方向延伸；
步骤S4、形成体接触区于所述源极区以及形成栅极离子掺杂区于所述栅极层中，且所述体接触区从所述源极区向所述漏极区方向延伸至靠近所述扩展栅的一侧与所述扩展栅接触，所述栅极离子掺杂区从所述扩展栅的靠近所述体接触区的一侧至少延伸至所述主栅中，且在所述源极区指向所述漏极区的方向上，所述体接触区与所述栅极离子掺杂区接触。
下面参阅图2a～图3b更为详细的介绍本实施例提供的半导体器件的制造方法。
按照步骤S1，提供一SOI衬底，所述衬底包括自下向上的下层衬底201、绝缘埋层202和半导体层203。
所述SOI衬底包括自下向上的下层衬底201、绝缘埋层202和半导体层203。半导体层203可由任何适当的半导体材料构成，包括但不限于：硅、锗、硅锗、硅碳化锗、碳化硅以及其他半导体，绝缘埋层202例如为氧化硅层。
所述绝缘埋层202上形成有浅沟槽隔离结构(未图示)，浅沟槽隔离结构采用业界已知技术制成；根据版图设计，在所述半导体层203中形成所述浅沟槽隔离结构，所述浅沟槽隔离结构包围所述半导体层203中的器件有源区(未图示)，所述浅沟槽隔离结构的底面与所述绝缘埋层202接触，所述浅沟槽隔离结构的顶面与所述半导体层203的顶面齐平或略高于所述半导体层203的顶面。所述浅沟槽隔离结构的材质可以为氧化硅或氮氧硅等。
按照步骤S2，形成栅极层21于所述半导体层203上，所述栅极层21包括主栅211和扩展栅212。
可以先沉积栅极材料覆盖于所述半导体层203上，通过光刻胶的开口形成栅极结构的图案，再执行刻蚀工艺，以形成所需图案的所述栅极层21。
并且，在形成所述栅极层21于所述半导体层203上之前，可以先形成栅介质层(未图示)于所述半导体层203上。所述栅极层21、所述栅介质层和所述半导体层203构成了寄生电容的结构。
所述栅介质层的材质可以为氧化硅(相对介电常数为4.1)或者相对介电常数大于7的高K介质，例如可以包括但不限于氮氧硅、二氧化钛、五氧化二钽等；或者，所述栅介质层的材质也可以为低介电常数的材料，例如为碳氧硅(SiOC，相对介电常数为2.5)、无机或有机旋涂玻璃(SOG，相对介电常数为小于或等于3)等。所述栅介质层采用低介电常数的材料，能够使得寄生电容得到减小。
按照步骤S3，形成源极区22和漏极区23于所述主栅21两侧的半导体层203中，所述源极区22和所述漏极区23之间为沟道区，所述浅沟槽隔离结构包围所述源极区22、所述漏极区23和所述沟道区。其中，由于所述半导体层203的厚度很小，所述源极区22和所述漏极区23可以形成于所述半导体层203的整个厚度或部分厚度中。
所述主栅211位于所述源极区22和所述漏极区23之间，所述扩展栅212至少从所述主栅211向所述源极区22方向延伸，所述主栅211与所述扩展栅212可以垂直或非垂直。其中，所述源极区22指向所述漏极区23的方向为栅长方向。并且，在垂直于所述源极区22指向所述漏极区23的方向上，所述主栅211的两端延伸至所述浅沟槽隔离结构上。
如图2a和图2b所示，所述扩展栅212从所述主栅211向所述源极区22方向延伸，以使得所述栅极层21的形状为T型；或者，如图3a和图3b所示，所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸，以使得所述栅极层21的形状为十字型。其中，在所述源极区22指向所述漏极区23的方向上，所述栅极层21的未形成有所述扩展栅212部分的栅长为所述主栅211的栅长L2；所述栅极层21的形成有所述扩展栅212部分的栅长包括两种情况，如图2a和图2b中所示的所述栅极层21的栅长为所述主栅211与位于所述源极区22一侧的所述扩展栅212的总栅长L1，以及如图3a和图3b中所示的所述栅极层21的栅长为所述主栅211与位于所述源极区22一侧和所述漏极区23一侧的所述扩展栅212的总栅长L1。
即所述扩展栅212至少从所述主栅211向所述源极区22方向延伸包括：所述扩展栅212从所述主栅211向所述源极区22方向延伸，以使得所述栅极层21的形状为T型；或者，所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸，以使得所述栅极层21的形状为十字型。当所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸时，所述栅极离子掺杂区25从所述源极区22一侧的扩展栅212延伸至所述漏极区23一侧的扩展栅212上。
按照步骤S4，形成体接触区24于所述源极区22中以及形成栅极离子掺杂区25于所述栅极层21中，且所述体接触区24与所述扩展栅212接触，所述栅极离子掺杂区25从所述扩展栅212的靠近所述体接触区24的一侧至少延伸至所述主栅211中，且在所述源极区22指向所述漏极区23的方向上，所述体接触区24与所述栅极离子掺杂区25接触(包含部分接触和全部接触)。所述体接触区24也可以形成于所述半导体层203的整个厚度和部分厚度中；所述体接触区24用于将位于所述沟道区下方的半导体层203(即体区)引出。
所述体接触区24的宽度可以不超过所述扩展栅212的宽度，或者，也可以超过所述扩展栅212的宽度，或者两者的宽度可以相同。如图2a和图2b所示，若所述扩展栅212从所述主栅211向所述源极区22方向延伸，则所述栅极离子掺杂区25从所述扩展栅212的靠近所述体接触区24的一侧延伸至所述主栅211中；若所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸，则所述栅极离子掺杂区25从位于所述源极区22一侧的所述扩展栅212的靠近所述体接触区24的一侧延伸至所述主栅211中(如图3a和图3b所示)，或者，所述栅极离子掺杂区25从位于所述源极区22一侧的所述扩展栅212的靠近所述体接触区24的一侧经过所述主栅211，并延伸至位于所述漏极区23一侧的所述扩展栅212中。
并且，由于所述体接触区24靠近所述扩展栅212的一侧与所述扩展栅212接触，所述栅极离子掺杂区25从所述扩展栅212的靠近所述体接触区24的一侧向所述主栅211方向延伸，且在所述源极区22指向所述漏极区23的方向上，所述体接触区24与所述栅极离子掺杂区25接触，那么，所述体接触区24和所述栅极离子掺杂区25之间在水平方向上没有间隙。
另外，若所述体接触区24的宽度不超过所述扩展栅212的宽度，且所述体接触区24与所述栅极离子掺杂区25接触，则所述体接触区24与所述栅极离子掺杂区25的宽度可以相同。
可以采用同一道离子注入工艺同时分别形成所述体接触区24和所述栅极离子掺杂区25于所述半导体层203和所述栅极层21中；或者，也可以采用不同道的离子注入工艺分别形成于所述半导体层203和所述栅极层21中(先形成所述体接触区24，再形成所述栅极离子掺杂区25；或者，先形成所述栅极离子掺杂区25，再形成所述体接触区24)。若所述体接触区24和所述栅极离子掺杂区25采用同一道离子注入工艺同时形成，且所述体接触区24和所述栅极离子掺杂区25之间在水平方向上没有间隙，则相比不同道的离子注入工艺，能够进一步确保所述体接触区24和所述栅极层21之间在水平方向上没有间隙，进而使得所述体接触区24和所述扩展栅212之间能够直接接触，使得所述体接触区24能够将体区中积累的空穴得到释放而抑制浮体效应。
所述源极区22与所述漏极区23的导电类型相同，所述栅极离子掺杂区25与所述体接触区24的导电类型相同，所述体接触区24与所述源极区22的导电类型不同。若所述源极区22与所述漏极区23的导电类型为N型，则所述栅极离子掺杂区25与所述体接触区24的导电类型为P型；若所述源极区22与所述漏极区23的导电类型为P型，则所述栅极离子掺杂区25与所述体接触区24的导电类型为N型。N型的离子种类可以包括磷、砷等，P型的离子种类可以包括硼、镓等。
从上述步骤S1至步骤S4可知，由于所述体接触区24需要与所述栅极层21接触才能起到抑制浮体效应的作用，而为了确保所述体接触区24能够与所述栅极层21接触，在对形成所述体接触区24的离子注入范围的设计时需要考量到栅极层21、体接触区24的制作工艺的CD(关键尺寸)以及所采用的掩膜版的对准精度的波动影响，需要将离子注入的范围延伸到栅极层21上，那么，需要栅极层21的栅长足够长；但是，若栅极层21的栅长太长，会影响半导体器件的性能，例如会导致栅极层21、栅介质层和半导体层203之间形成的寄生电容过大，以及导致功耗增加、导通电流减小等问题。因此，本发明的半导体器件的制造方法中，将所述栅极层21设计为包括主栅211和扩展栅212，仅将需要与所述体接触区24接触部分的栅极层21保持足够的栅长L1(即主栅211与扩展栅212的栅长之和)，而其他部分的栅极层21的栅长减小为主栅211的栅长L2，L2小于L1，与图1中的整个栅极层11的栅长为L1的结构相比，栅极层的面积得到减小，栅极结构的主栅211可以用于一设计规则的最小尺寸，且栅极结构的沟道宽度在该主栅211下保持不变；并且，将所述体接触区24设计为靠近所述扩展栅212的一侧与所述扩展栅212接触，以及将所述栅极离子掺杂区25设计为从所述扩展栅212的靠近所述体接触区24的一侧延伸至所述主栅211中，且所述体接触区24与所述栅极离子掺杂区25在所述源极区22指向所述漏极区23的方向上接触，以确保所述体接触区24和所述栅极层21之间在水平方向上没有间隙，从而使得在考量到栅极层21、体接触区24的制作工艺的CD(关键尺寸)以及所采用的掩膜版的对准精度的波动影响的同时，还能提高半导体器件的性能，使得寄生电容得到减小、功耗降低以及导通电流增加。
并且，由于所述体接触区24从所述源极区22向所述漏极区23方向延伸至所述体接触区24靠近所述扩展栅212的一侧与所述扩展栅212接触，使得所述扩展栅212的栅长无需进一步增长即可覆盖工艺波动的影响。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (11)
1.一种半导体器件，其特征在于，包括：
SOI衬底，包括自下向上的下层衬底、绝缘埋层和半导体层；
栅极层，形成于所述半导体层上，所述栅极层包括主栅和扩展栅，所述主栅两侧的半导体层中分别形成有源极区和漏极区，所述扩展栅至少从所述主栅向所述源极区方向延伸；
体接触区，形成于所述源极区中，所述体接触区从所述源极区向所述漏极区方向延伸至靠近所述扩展栅的一侧与所述扩展栅在垂直所述SOI衬底方向上的投影接触；以及，
栅极离子掺杂区，形成于所述栅极层中，所述栅极离子掺杂区从所述扩展栅的靠近所述体接触区的一侧至少延伸至所述主栅中，且在所述源极区指向所述漏极区的方向上，所述体接触区与所述栅极离子掺杂区在垂直所述SOI衬底方向上的投影接触。
2.如权利要求1所述的半导体器件，其特征在于，所述扩展栅至少从所述主栅向所述源极区方向延伸包括：
所述扩展栅从所述主栅向所述源极区方向延伸，以使得所述栅极层的形状为T型；或者，所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸，以使得所述栅极层的形状为十字型。
3.如权利要求2所述的半导体器件，其特征在于，当所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸时，所述栅极离子掺杂区从所述源极区一侧的扩展栅延伸至所述漏极区一侧的扩展栅上。
4.如权利要求1所述的半导体器件，其特征在于，所述绝缘埋层上形成有浅沟槽隔离结构，所述浅沟槽隔离结构包围所述源极区和所述漏极区。
5.如权利要求4所述的半导体器件，其特征在于，所述主栅的两端延伸至所述浅沟槽隔离结构上。
6.如权利要求1所述的半导体器件，其特征在于，所述栅极层与所述半导体层之间形成有栅介质层。
7.如权利要求1所述的半导体器件，其特征在于，所述源极区与所述漏极区的导电类型相同，所述体接触区与所述源极区的导电类型不同。
8.一种半导体器件的制造方法，其特征在于，包括：
提供一SOI衬底，所述衬底包括自下向上的下层衬底、绝缘埋层和半导体层；
形成栅极层于所述半导体层上，所述栅极层包括主栅和扩展栅；
形成源极区和漏极区于所述主栅两侧的半导体层中，其中，所述扩展栅至少从所述主栅向所述源极区方向延伸；以及，
形成体接触区于所述源极区以及形成栅极离子掺杂区于所述栅极层中，且所述体接触区从所述源极区向所述漏极区方向延伸至靠近所述扩展栅的一侧与所述扩展栅在垂直所述SOI衬底方向上的投影接触，所述栅极离子掺杂区从所述扩展栅的靠近所述体接触区的一侧至少延伸至所述主栅中，且在所述源极区指向所述漏极区的方向上，所述体接触区与所述栅极离子掺杂区在垂直所述SOI衬底方向上的投影接触。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述扩展栅至少从所述主栅向所述源极区方向延伸包括：
所述扩展栅从所述主栅向所述源极区方向延伸，以使得所述栅极层的形状为T型；或者，所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸，以使得所述栅极层的形状为十字型。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，当所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸时，所述栅极离子掺杂区从所述源极区一侧的扩展栅延伸至所述漏极区一侧的扩展栅上。
11.如权利要求8所述的半导体器件的制造方法，其特征在于，采用同一道离子注入工艺同时形成所述体接触区与所述栅极离子掺杂区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110482479.7A CN113224168B (zh) | 2021-04-30 | 2021-04-30 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110482479.7A CN113224168B (zh) | 2021-04-30 | 2021-04-30 | 半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113224168A CN113224168A (zh) | 2021-08-06 |
| CN113224168B true CN113224168B (zh) | 2022-06-17 |
Family
ID=77090732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110482479.7A Active CN113224168B (zh) | 2021-04-30 | 2021-04-30 | 半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113224168B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893494B2 (en) * | 2008-06-18 | 2011-02-22 | International Business Machines Corporation | Method and structure for SOI body contact FET with reduced parasitic capacitance |
| US8053325B1 (en) * | 2010-05-18 | 2011-11-08 | International Business Machines Corporation | Body contact structures and methods of manufacturing the same |
| CN102593170B (zh) * | 2011-01-14 | 2014-10-22 | 中国科学院微电子研究所 | 一种基于绝缘体上硅的射频ldmos晶体管结构 |
| CN105304693B (zh) * | 2015-07-13 | 2018-07-10 | 电子科技大学 | 一种ldmos器件的制造方法 |
| CN112349782B (zh) * | 2020-11-05 | 2022-07-01 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
-
2021
- 2021-04-30 CN CN202110482479.7A patent/CN113224168B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN113224168A (zh) | 2021-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100189966B1 (ko) | 소이 구조의 모스 트랜지스터 및 그 제조방법 | |
| KR101055710B1 (ko) | 평면 후면 게이트 ｃｍｏｓ의 고성능 커패시터 | |
| US4536947A (en) | CMOS process for fabricating integrated circuits, particularly dynamic memory cells with storage capacitors | |
| KR20000045305A (ko) | 완전 공핍형 에스·오·아이 소자 및 그 제조방법 | |
| JPH0547788A (ja) | 薄膜電界効果素子およびその製造方法 | |
| KR19980058391A (ko) | Soi 반도체 소자 및 그의 제조방법 | |
| CN113224168B (zh) | 半导体器件及其制造方法 | |
| CN113241375B (zh) | 半导体器件及其制造方法 | |
| CN109786467B (zh) | 晶体管及其形成方法、存储器 | |
| CN113327983B (zh) | 半导体器件及其制造方法 | |
| US20080272401A1 (en) | Inverted Junction Field Effect Transistor and Method of Forming Thereof | |
| KR100769145B1 (ko) | 모스 바랙터 및 그 제조 방법 | |
| CN111009469B (zh) | 绝缘体上半导体元器件及其制造方法 | |
| JPH08330588A (ja) | 半導体装置及びその製造方法 | |
| KR19980067670A (ko) | 더블 게이트 트랜지스터 제조방법 | |
| US11398552B2 (en) | High-voltage semiconductor device and method of forming the same | |
| CN109935636B (zh) | 晶体管及其形成方法、存储器 | |
| KR100273688B1 (ko) | 모스펫및그제조방법 | |
| CN118398668A (zh) | 半导体器件及其制造方法 | |
| CN117673092A (zh) | 半导体器件及其制造方法 | |
| CN118366981A (zh) | 静电放电防护器件及其形成方法 | |
| CN118610238A (zh) | 半导体器件及其制备方法 | |
| KR100252767B1 (ko) | 반도체장치 및 그제조방법 | |
| CN118431299A (zh) | 半导体器件及其制造方法 | |
| KR100321778B1 (ko) | 낮은접합커패시턴스를갖는에스오아이트랜지스터및그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |