JPH08330588A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ドレイン電界を緩和しつつ必要な活性領域の
面積を低減し、微細化，高密度化に適した半導体装置及
びその製造方法を提供する。 【解決手段】 半導体基板１上の活性領域内に、ゲート
絶縁膜２、ゲート電極３、全面上に形成された絶縁膜
６、ゲート電極３の各側面上に絶縁膜６を介して形成さ
れた導電性サイドウォール７ａ、低濃度ソース・ドレイ
ン領域５ａ，５ｂ、及び高濃度ソースドレイン領域９
ａ，９ｂからなるＭＯＳトランジスタが形成されてい
る。第２のコンタクト孔１２ｂ内の第２の配線１２ｂを
介して高濃度ドレイン領域９ｂと導電性サイドウォール
７ａとが電気的に導通されている。使用時に導電性サイ
ドウォール７ａをドレイン電圧に等しくして、ホットキ
ャリアによる劣化を抑制する。しかも、第２のコンタク
ト孔１１ｂとゲート電極３とのアラインメントマージン
が不要になるので、ドレイン領域の面積が低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲート電極の側面
上に導電性サイドウォールを備えた半導体装置及びその
製造方法に係り、特に半導体装置の微細化，高密度化を
図るための対策に関する。

【０００２】

【従来の技術】従来より、ＭＯＳ型半導体装置におい
て、図１０に示すごとく、半導体基板１０１上の素子分
離１０８によって取り囲まれる活性領域内に、ゲート酸
化膜１０２と、ゲート電極１０３と、ゲート電極１０４
の両側面上の絶縁膜サイドウォール１０７と、半導体基
板１０１内でサイドウォール１０７の下方付近に形成さ
れた低濃度ソース・ドレイン領域１０５ａ，１０５ｂ
と、低濃度ソース・ドレイン領域１０５ａ，１０５ｂの
外方に隣接して形成された高濃度ソース・ドレイン領域
１０９ａ，１０９ｂと、層間絶縁膜１１０を貫通してそ
れぞれ高濃度ソース領域１０９ａ、高濃度ドレイン領域
９ｂに到達する第１，第２のコンタクト孔１１１ａ，１
１１ｂと、各コンタクト孔１１１ａ，１１１ｂ内及び層
間絶縁膜１１０上に形成された第１，第２の配線１１２
ａ，１１２ｂとを備えたいわゆるＬＤＤ構造を有するＭ
ＯＳ型半導体装置が知られている。このＬＤＤ構造を有
するＭＯＳ型半導体装置の特徴は、ゲート長を短縮した
場合にもパンチスルー及びホットキャリアによる劣化を
抑制することができる点にあり、微細化に有利な構造と
して知られている。しかし、斯かる利点はあっても、図
１０に示すＬＤＤ構造を有するＭＯＳ型半導体装置で
は、ホットキャリアがサイドウォール１０７によって捕
獲され、そのキャリアによって低濃度ソース・ドレイン
領域１０５ａ，１０５ｂの表面が空乏化することによっ
て、トランジスタの特性が劣化するという特有の問題が
あった。

【０００３】そこで、例えば特開平２−２７６２５１号
公報に記載されるごとく、サイドウォールを導電性材料
で構成して、ホットキャリアによる劣化をさらに高めよ
うとする技術が提案されている。以下、上記公報に記載
されるＭＯＳ型半導体装置の製造方法について説明す
る。図１１（ａ）〜（ｃ），図１２（ａ）〜（ｃ）及び
図１３（ａ）〜（ｃ）は、製造工程を示す平面図、活性
領域における断面図、及び素子分離における断面図であ
る。

【０００４】まず、図１１（ａ）〜（ｃ）に示すよう
に、半導体基板１２１上に、活性領域を取り囲む素子分
離１２２を形成し、活性領域内の半導体基板１２１の上
に、ゲート酸化膜１２３と、ポリシリコンからなるゲー
ト電極１２４と、絶縁膜１２５と、ポリシリコンからな
るサイドウォール１２６と、高濃度不純物をドープした
ソース領域１２７と、ドレイン領域１２８とを有するＭ
ＯＳトランジスタを形成する。この例では、サイドウォ
ール１２６の下方に低濃度ソース・ドレイン領域が形成
されていない。

【０００５】次に、図１２（ａ）〜（ｃ）に示すよう
に、ポリシリコン膜を堆積した後、このポリシリコン膜
を選択的にエッチングして、素子分離１２２の上で絶縁
膜１２５を跨いで両側のサイドウォール１２６を接続す
る接続層１２９を形成する。ただし、活性領域上では、
ドレイン領域１２８の上には接続層１２９が残存する
が、ソース領域１２７の上には接続層１２９が残存して
いない。

【０００６】次に、図１３（ａ）〜（ｃ）に示すよう
に、基板の全面上に層間絶縁膜１３２を堆積した後、層
間絶縁膜１３２にドレイン領域１２８上の接続層１２９
に到達するコンタクト孔１３３を形成し、さらに、コン
タクト孔１３３内及び層間絶縁膜１３２の上にＡｌ配線
１３０を形成する。

【０００７】上記公報の構造では、導電性材料からなる
サイドウォール１２６を備え、ドレイン領域１２８とサ
イドウォール１２６とが接続層１２９を介して接続され
ているので、サイドウォール１２６がドレインと同じ電
位に維持される。したがって、半導体基板内におけるド
レイン領域１２８近傍の電界が緩和され、ホットキャリ
アによる劣化をさらに抑制することが可能となる。

【０００８】

【発明が解決しようとする課題】しかしながら、近年の
ごとく益々ＭＯＳ型半導体装置の微細化及び高密度化の
要請が高まってくると、上記従来のような各ＭＯＳ型半
導体装置の構造では、その要請に十分応えることができ
ないという問題がある。

【０００９】例えば、図１０に示すＭＯＳ型半導体装置
では、０．２５μｍ以下のルールになると、ゲート長は
０．２５μｍ以下に縮小されても、ソース・ドレイン領
域１０７ａ，１０７ｂの幅はゲート電極形成用マスクと
コンタクト孔形成用マスクとの間の位置ずれなどを考慮
して必要なマージン（以下、アラインメントマージンと
いう）を設定しなければならないので、それほど縮小す
ることは困難である。

【００１０】一方、上記公報の技術では、図１３（ｂ）
に示されるように、接続層１２９の幅がコンタクト孔１
３３のサイズよりも大きいことが必要であり、かつゲー
ト電極とコンタクト孔との間のアラインメントマージン
だけでなく、接続層とゲート電との間のアラインメント
マージンも設ける必要がある。したがって、ドレイン領
域１２８の面積が図１０に示すＬＤＤ構造を有するトラ
ンジスタよりもさらに拡大されることになり、微細化，
高密度化の要請に逆行する虞れがある。

【００１１】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ＭＯＳ型半導体装置において、サイ
ドウォールを導電性材料で構成しながらソース・ドレイ
ン領域の面積を低減し得る構造とすることにより、ホッ
トキャリアの劣化を抑制しつつ０．２５μｍ以下のルー
ルにも適合する微細かつ高密度の半導体装置及びその製
造方法を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の講じた手段は、サイドウォールを導電性材
料で構成するとともに、コンタクト部材によりドレイン
領域とサイドウォールとを電気的に導通させることにあ
る。具体的には、請求項１〜７に記載される半導体装置
に係る手段と、請求項８〜１３に記載される半導体装置
の製造方法に係る手段とを講じている。

【００１３】請求項１に係る半導体装置は、半導体基板
上に形成された素子分離によって取り囲まれる活性領域
上に少なくとも１つのＭＯＳトランジスタを備えた半導
体装置を前提とする。そして、上記ＭＯＳトランジスタ
は、上記素子分離で取り囲まれる活性領域内の上記半導
体基板の上に形成されたゲート絶縁膜と、上記ゲート絶
縁膜上に形成されたゲート電極と、上記ゲート電極の各
側面から上記活性領域内の半導体基板に跨って形成され
た絶縁膜と、上記ゲート電極の各側面の全周上に亘り上
記絶縁膜を介して形成された導電性材料からなるサイド
ウォールと、上記ゲート電極の両側方に位置する上記活
性領域内に不純物を導入して形成されたソース領域及び
ドレイン領域とにより構成されている。半導体装置は、
上記ゲート電極，半導体基板及び素子分離に亘る領域上
に形成された層間絶縁膜と、上記層間絶縁膜を貫通して
上記ソース領域に到達する第１のコンタクト孔と、上記
層間絶縁膜を貫通して上記ドレイン領域及び導電性サイ
ドウォールに到達する第２のコンタクト孔と、上記第１
及び第２のコンタクト孔内に堆積された導電性材料から
なる第１及び第２のコンタクト部材とをさらに備えてい
る。

【００１４】この構成により、第２のコンタクト部材を
介してサイドウォールがドレイン領域と電気的に導通状
態になっているので、ＭＯＳトランジスタの使用状態で
は、サイドウォールにドレイン電圧に等しい電圧が印加
される。したがって、半導体基板内のサイドウォール直
下方におけるドレイン電界が緩和されるので、ホットキ
ャリアの発生確率が減小する。また、ソース側において
も、サイドウォール直下の半導体基板の表面に伝導キャ
リアが供給されるので、サイドウォールに捕獲されたホ
ットキャリアによる半導体基板表面の空乏化が抑制され
る。さらに、サイドウォールが導電性材料で構成されて
いるので、半導体基板上の絶縁膜を介してサイドウォー
ルに捕獲されたホットキャリアはコンタクト部材を介し
て移動し、捕獲層が残らない。したがって、ホットキャ
リアに起因する半導体装置の特性の劣化が抑制される。

【００１５】しかも、第２のコンタクト部材とサイドウ
ォールとが重なって形成されているので、サイドウォー
ルと第２のコンタクト部材との間にアラインメントマー
ジンに相当する空間を確保する必要がなく、その分、ド
レイン側の活性領域の面積を低減することができる。

【００１６】請求項２に記載されるように、請求項１に
おいて、上記サイドウォールの下端部における厚みは上
記ゲート電極と上記第２のコンタクト孔とのアラインメ
ントマージンの２倍以上とすることが好ましい。

【００１７】この構成により、第２のコンタクト部材が
ゲート電極と接触することなくドレイン領域とサイドウ
ォールとに確実に接続されることになる。

【００１８】また、請求項３に記載されるように、請求
項１において、上記サイドウォールの下端部における厚
みは１５０ｎｍ以上とすることが好ましい。

【００１９】この構成により、０．２５μｍ以下のルー
ルにおいて要求されるアラインメントマージンを考慮す
ると、第２のコンタクト部材がゲート電極と接触するこ
となくドレイン領域とサイドウォールとに確実に接続さ
れることになる。

【００２０】請求項４に係る半導体装置は、請求項１に
おいて、上記ゲート電極上に形成され上記層間絶縁膜に
対するエッチング選択比の高い絶縁性材料からなるゲー
ト上保護膜をさらに備えている。

【００２１】この構成により、第２のコンタクト孔がゲ
ート電極の上方領域に亘って形成されても、第２のコン
タクト孔がゲート電極に到達するのがゲート上保護膜に
よって阻止される。したがって、ゲート電極と第２のコ
ンタクト孔との間にアラインメントマージンを設定する
必要がなく、その分、ドレイン側の活性領域として必要
な面積を低減することが可能となる。

【００２２】請求項５に係る半導体装置は、請求項１に
おいて、上記ゲート電極上に形成され絶縁性材料からな
るゲート上保護膜と、上記ゲート電極，活性領域及び素
子分離の上に形成され上記素子分離及び上記ゲート上保
護膜に対するエッチング選択比の高い絶縁性材料で構成
される全面保護膜とをさらに設け、上記各コンタクト孔
が上記層間絶縁膜及び上記全面保護膜を貫通しているよ
うに構成したものである。

【００２３】この構成により、ドレイン側では、第２の
コンタクト孔がゲート電極の上方領域に亘って形成され
ても、第２のコンタクト孔がゲート電極に到達するのが
ゲート上保護膜によって阻止される。したがって、請求
項４と同じ作用が得られる。加えて、ソース側及びドレ
イン側の双方において、第１，第２のコンタクト孔が素
子分離の上方領域に亘って形成されても、各コンタクト
孔が素子分離に到達するのが全面保護膜によって阻止さ
れる。したがって、ソース領域及びドレイン領域におい
て、各コンタクト孔と素子分離とのアラインメントマー
ジンを設定する必要がなく、その分、活性領域全体の面
積を大幅に低減することが可能となる。

【００２４】請求項６に記載されるように、請求項５に
おいて、上記素子分離及びゲート上保護膜をシリコン酸
化膜で構成し、上記全面保護膜をシリコン窒化膜で構成
することが好ましい。

【００２５】この構成により、素子分離とゲート上保護
膜との間で確実に高いエッチング選択比が得られること
になる。

【００２６】請求項７に係る半導体装置は、請求項１に
おいて、上記活性領域内に、上記ＭＯＳトランジスタを
２つ配置し、上記各ＭＯＳトランジスタの各ゲート電極
を互いに平行に配置し、上記各トランジスタのドレイン
領域を上記各ゲート電極間の活性領域内に共通に形成
し、上記第２のコンタクト孔を上記共通のドレイン領域
及び各トランジスタのサイドウォールに到達させたもの
である。

【００２７】この構成により、ＤＲＡＭのメモリセルト
ランジスタのように、ドレイン領域を共通化して使用さ
れる２つのトランジスタを１つの活性領域に形成した半
導体装置においても、確実に活性領域の面積を低減する
ことができる。

【００２８】請求項８に係る半導体装置の製造方法は、
半導体基板上に、活性領域を取り囲む素子分離を形成す
る第１の工程と、上記活性領域内の上記半導体基板上に
ゲート絶縁膜及び該ゲート絶縁膜上のゲート電極を形成
する第２の工程と、基板の全面上に絶縁膜を形成する第
３の工程と、上記絶縁膜の上に第１の導電性膜を堆積し
た後該第１の導電性膜を異方性エッチングによりエッチ
バックして、上記ゲート電極の各側面の全周上に亘りサ
イドウォールを形成する第４の工程と、上記ゲート電極
の両側方に位置する上記半導体基板内に不純物を導入し
てソース領域及びドレイン領域を形成する第５の工程
と、基板の全面上に層間絶縁膜を堆積する第６の工程
と、上記層間絶縁膜を貫通して上記ソース領域に到達す
る第１のコンタクト孔と上記層間絶縁膜を貫通して上記
ドレイン領域及びサイドウォールに到達する第２のコン
タクト孔を形成する第７の工程と、上記第１，第２のコ
ンタクト孔内に導電性材料を堆積して第１，第２のコン
タクト部材を形成する第８の工程とを備えている。

【００２９】この方法により、第７の工程で形成される
第２のコンタクト孔がサイドウォール及びドレイン領域
の双方に到達しているので、導電性のサイドウォールと
ドレイン領域とが第２のコンタクト部材を介して電気的
に導通状態になっている。したがって、請求項１の作用
を奏する半導体装置が形成されることになる。

【００３０】請求項９に係る半導体装置の製造方法は、
請求項８の製造方法において、上記第４の工程では、上
記サイドウォールの下端部における厚みを上記第２のコ
ンタクト孔と上記ゲート電極とのアラインメントマージ
ンの２倍以上にする方法である。

【００３１】請求項１０に係る半導体装置の製造方法
は、請求項８において、上記第４の工程では、上記サイ
ドウォールの下端部における厚みを１５０ｎｍ以上にす
る方法である。

【００３２】請求項１１に係る半導体装置の製造方法
は、請求項８において、上記第２の工程では、上記ゲー
ト電極の上に上記層間絶縁膜に対するエッチング選択比
の高い絶縁性材料からなるゲート上保護膜を上記ゲート
電極と共に形成する方法である。

【００３３】請求項１２に係る半導体装置の製造方法
は、請求項８において、上記第２の工程では、上記ゲー
ト電極の上にゲート上保護膜を上記ゲート電極と共に形
成し、上記第４及び第５の工程の後上記第６の工程の前
に、基板の全面上に上記ゲート上保護膜及び上記素子分
離に対するエッチング選択比の高い全面保護膜を形成す
る工程をさらに備え、上記第７の工程では、各コンタク
ト孔が上記層間絶縁膜及び上記全面保護膜を貫通するよ
うに形成する方法である。

【００３４】請求項１３に係る半導体装置の製造方法
は、請求項８において、上記第２の工程では、上記活性
領域上に互いに平行に並ぶ２つのゲート絶縁膜及びゲー
ト電極を形成し、上記第５の工程では、上記各ゲート電
極間に共通のドレイン領域を形成し、上記第７の工程で
は、上記第２のコンタクト孔を上記共通のドレイン領域
と上記各ゲート電極の側面上のサイドウォールとに到達
するように形成する方法である。

【００３５】請求項９，１０，１１，１２，１３の方法
により、請求項２，３，４，５，７の作用を奏する半導
体装置が形成されることになる。

【００３６】

【発明の実施の形態】

（第１の実施形態）図１（ａ）〜（ｆ）は、第１の実施
形態に係る半導体装置の製造工程を示す断面図である。

【００３７】まず、図１（ａ）に示す工程では、シリコ
ンで構成される半導体基板１上にＬＯＣＯＳ（Local Ox
idation of Silicon）法により素子分離８を形成し、こ
の素子分離８で囲まれる活性領域上に、厚み１０ｎｍ程
度のシリコン酸化膜と、厚みが１５０ｎｍ程度の第１の
ポリシリコン膜と、厚みが１５０ｎｍ程度のシリコン酸
化膜とを順次堆積した後、フォトリソグラフィー及びド
ライエッチングによってこれらの膜をパターニングし
て、ゲート酸化膜２と、ゲート電極３と、ゲート上保護
膜４とを形成する。その際、ゲート電極３のゲート長は
０．２５μｍ程度である。その後、上記ゲート電極３等
をマスクとして活性領域内に低濃度のｎ型不純物イオン
の注入を行ない、ゲート電極３の両側に位置する活性領
域内に低濃度ソース領域５ａ及び低濃度ドレイン領域５
ｂを形成する。

【００３８】次に、図１（ｂ）に示す工程では、基板の
全面上に厚み１０ｎｍ程度のシリコン酸化膜６と、厚み
２００ｎｍ程度の第２のポリシリコン膜７とを順次堆積
する。

【００３９】次に、図１（ｃ）に示す工程では、異方性
エッチングにより第２のポリシリコン膜７のみをエッチ
バックして、ゲート電極３及びゲート上保護膜４の側面
の全周上に導電性サイドウォール７ａを形成する。この
とき、導電性サイドウォール７ａの下端部における横方
向の寸法（サイドウォール膜厚）は第２のポリシリコン
膜７が堆積された時の膜厚２００ｎｍにほぼ等しく、こ
の厚みはゲート形成用マスクとコンタクト孔形成用マス
クとの位置ずれ等を考慮して必要となるマージン（以
下、アラインメントマージンという）の２倍程度に設定
されている。また、導電性サイドウォール７ａは、エッ
チバックによってゲート電極４ａの側面上に全周に亘っ
て一体的に形成されており、ソース側とドレイン側とで
電気的に導通状態になっている。

【００４０】その後、ゲート電極３及び導電性サイドウ
ォール７ａをマスクとしてすでに低濃度の不純物が導入
された領域内に高濃度のｎ型不純物イオンの注入を行な
い、高濃度ソース領域９ａ及び高濃度ドレイン領域９ｂ
を形成する。この工程により、低濃度ソース・ドレイン
領域５ａ，５ｂと、その両側の高濃度ソース・ドレイン
領域９ａ，９ｂとの存在位置がほぼ定まる。

【００４１】次に、図１（ｄ）に示す工程では、基板の
全面上に厚み７００ｎｍ程度のシリコン酸化膜からなる
層間絶縁膜１０を堆積する。

【００４２】次に、図１（ｅ）に示す工程では、層間絶
縁膜１０に、高濃度ソース領域９ａ及び高濃度ドレイン
領域９ｂにそれぞれ到達する第１，第２のコンタクト孔
１１ａ，１１ｂを形成する。その際、第１のコンタクト
孔１１ａは導電性サイドウォール７ａに接触せず高濃度
ソース領域９ａ上のみに開口するように形成されるが、
第２のコンタクト孔１１ｂは、高濃度ドレイン領域９ｂ
と導電性サイドウォール７ａとに跨って開口するように
形成される。なお、各コンタクト孔１１ａ，１１ｂのゲ
ート長方向の寸法は０．４μｍ程度である。

【００４３】次に、図１（ｆ）に示す工程では、各コン
タクト孔１１ａ，１１ｂ内及び層間絶縁膜１０の上に、
タングステン，アルミニウム等の金属膜を堆積した後、
この金属膜を選択的にエッチングして、コンタクト部材
及び上層配線として機能する第１，第２の配線１２ａ，
１２ｂを形成する。このとき、第１の配線１２ａは高濃
度ソース領域９ａのみにコンタクトするが、第２の配線
１２ｂは高濃度ドレイン領域９ｂと導電性サイドウォー
ル７ａの双方にコンタクトしている。

【００４４】本実施形態の製造工程で形成されるＭＯＳ
型半導体装置では、第２の配線１２ｂと導電性サイドウ
ォール７ａとが接続されているので、ソース側及びドレ
イン側の双方において、導電性サイドウォール７ａの電
位が高濃度ドレイン領域９ｂの電位と等価となる。した
がって、半導体基板１内部におけるドレイン電界が緩和
され、ホットキャリアによる半導体装置の特性の劣化が
抑制される。

【００４５】図２は、本実施形態のＬＤＤ構造を有する
ＭＯＳトランジスタと、上記図１０に示す従来のＬＤＤ
構造を有するＭＯＳトランジスタとのドレイン電界の分
布をシミュレーションした結果を示す図である。図２に
おいて、横軸はゲート電極３のドレイン側端部の下方を
「０」とし、そこからドレイン領域に向かう方向を正方
向としたときの横方向位置を示し、縦軸は基板内部の一
定深さ位置におけるドレイン電界（Ｖ／ｃｍ）を示す。
ただし、ゲート電極３のゲート長は従来の構造と一致さ
せて０．４μｍとし、ドレイン電圧ＶD は６Ｖとし、ゲ
ート電圧ＶG は１．３Ｖとしてシミュレーションを行な
っている。

【００４６】図２に示されるように、従来のＬＤＤ構造
を有するＭＯＳトランジスタのドレイン電界のピーク値
が約２．４×１０⁵ （Ｖ／ｃｍ）であるのに対し、本実
施形態のＬＤＤ構造を有するＭＯＳトランジスタのピー
クの最大値は約２．０×１０⁵ （Ｖ／ｃｍ）となり、約
２０％程度減小する。一般的に、低濃度ソース・ドレイ
ン領域を有するＬＤＤ構造ではサイドウォールのゲート
電極に近い部分の下方でドレイン電界が最大になる。と
ころが、本実施形態のＭＯＳトランジスタのごとく、低
濃度ドレイン領域５ｂ上の導電性サイドウォール７ａと
高濃度ドレイン領域９ｂとが同電位になる結果、ドレイ
ン電界が大幅に低下する。

【００４７】一般的に、ドレイン電界をＥx とし（ｘは
図２の横軸方向とする）、ドレイン電流をＩd とする
と、ホットキャリア発生確率Ｆは、下記式 Ｆ＝Ａ∫Ｉd ｅｘｐ（−Ｂ／Ｅx ）ｄｘ で表される（ただし、Ａ，Ｂは正の定数）。したがっ
て、上述のように、ドレイン電界Ｅx のピーク値が２０
％程度減小することによって、ホットキャリアの発生確
率Ｆが大幅に減小する。すなわち、ホットキャリアによ
って引き起こされる相互コンダクタンスやしきい値電圧
の変動等の特性の劣化が生じるに至るまでの使用時間が
大幅に延長されることになる。

【００４８】また、低濃度ソース領域５ａ上の導電性サ
イドウォール７ａにドレイン電圧ＶD が印加されている
ことにより、低濃度ソース領域５ａの半導体基板の表面
に伝導キャリアが供給されるので、低濃度ソース領域５
ａ上の導電性サイドウォール７ａに捕獲されたホットキ
ャリアによる基板表面の空乏化が抑制される。さらに、
低濃度ソース・ドレイン領域５ａ，５ｂ上の導電性サイ
ドウォール７ａにドレイン電圧ＶD が印加されているこ
とにより、ホットキャリアが導電性サイドウォール７ａ
に捕獲されても、第２の配線１２ｂを介してキャリアが
引き抜かれて蓄積されることがない。以上のことから、
ホットキャリアによる特性の劣化を抑制することがで
き、信頼性の大幅な向上を図ることができるのである。

【００４９】さらに、本実施形態のようなＬＤＤ構造を
有するＭＯＳ型半導体装置においては、低濃度ドレイン
領域５ａ及び高濃度ドレイン領域９ｂ（以下、単に「ド
レイン領域」とする）の合計面積を大幅に低減すること
ができる。その点について、以下に説明する。

【００５０】図３（ａ），（ｂ）は、図１０に示す従来
のＬＤＤ構造を有するＭＯＳトランジスタ及び本実施形
態のＬＤＤ構造を有するＭＯＳトランジスタのドレイン
領域を比較するための断面図である。図３（ａ），
（ｂ）において、従来例と本実施形態とにおけるサイド
ウォール幅をそれぞれＳＷ０，ＳＷ１、第２のコンタク
ト孔のゲート長方向の寸法をＣＷ、ゲート電極と第２の
コンタクト孔とのアラインメントマージンをＡとする。

【００５１】図３（ａ）に示すように、従来のＭＯＳト
ランジスタでは、コンタクト孔がサイドウォール及び素
子分離の一部に到達すると信頼性を悪化させるので、ゲ
ート端部から素子分離端部までの距離Ｐ０（すなわち、
ドレイン領域の幅）は、下記式 Ｐ０≧ＳＷ０＋２Ａ＋ＣＷ を満足する必要がある。

【００５２】一方、図３（ｂ）に示すように、本実施形
態のＭＯＳトランジスタでは、コンタクト孔が導電性サ
イドウォールと高濃度ドレイン領域の双方に跨っている
必要があるので、ゲート端部から素子分離端部までの距
離Ｐ１は、下記式 Ｐ１≧２Ａ＋ＣＷ を満足する必要がある。ただし、ＳＷ１≧２Ａであるこ
とが必要である。したがって、本実施形態のＭＯＳトラ
ンジスタでは、図１０に示す従来のＬＤＤ構造を有する
ＭＯＳトランジスタよりも従来のサイドウォール膜厚Ｓ
Ｗ０（一般的には１００〜１２０ｎｍ程度）分だけドレ
イン領域の幅を低減することができる。また、図１１〜
図１３の工程で形成される上記公報のＬＤＤ構造を有す
るＭＯＳトランジスタでは、接続層及びコンタクト孔形
成の際のマスクずれを考慮すると図１０に示すＭＯＳト
ランジスタのアライメントマージンＡよりもさらに大き
なアラインメントマージンが必要となるので、ドレイン
領域の必要面積が逆に拡大し、微細化，高密度化の要請
に逆行する。本実施形態のＭＯＳトランジスタと図１０
に示すＭＯＳトランジスタとではアラインメントマージ
ンＡは同じである。

【００５３】具体的に、０．２５μｍルールに対して図
１０に示す従来のＭＯＳトランジスタと本実施例のＭＯ
Ｓトランジスタとのドレイン領域の幅を比較する。図１
０に示す従来のＭＯＳトランジスタでは、サイドウォー
ル幅ＳＷ１を０．１μｍ、アラインメントマージンＡを
０．１μｍ、コンタクト孔の寸法ＣＷを０．４μｍとす
ると、ゲート端部から素子分離端部までの幅Ｐ０は０．
７μｍになる。一方、本実施形態のＭＯＳトランジスタ
では、ゲート端部から素子分離端部までの幅Ｐ１は０．
６μｍになり、従来のＰ０の値０．７μｍよりも０．１
μｍ程度縮小できる。ただし、両者間でソース領域の幅
はまったく変わらない。これは、０．２５μｍルールの
半導体装置全体の面積を１０％低減できることになり、
極めて大きい高密度化効果を発揮することができる。

【００５４】以上の議論では、アラインメントマージン
を０．１μｍとして、各部の寸法や膜厚を定めている
が、これが現在の量産工程で実施されているアラインメ
ントマージンを考慮したものである。マスクの位置ずれ
等を縮小しフォトリソグラフィーの精度を向上させるた
めの提案が数多くなされており、製造コストを問題とし
なければ、現在でも、０．０７５μｍ程度のアラインメ
ントマージンがあれば、ＭＯＳトランジスタの製造は可
能である。したがって、導電性サイドウォール７ａの膜
厚が１５０ｎｍ以上あれば、本実施形態の効果を確実に
発揮することは可能である。

【００５５】ただし、現在の量産工程におけるアライン
メントマージンを考慮すると、導電性サイドウォール７
ａの膜厚は２００ｎｍ以上であることがより好ましい。

【００５６】（第２の実施形態）次に、第２の実施形態
について説明する。図４（ａ）〜（ｆ）は、第２の実施
形態に係る半導体装置の製造工程を示す断面図である。

【００５７】本実施形態における製造工程は、基本的に
は、図１（ａ）〜（ｆ）に示す上記第１の実施形態と同
様の手順による。

【００５８】ただし、図４（ａ）に示す工程では、シリ
コン酸化膜ではなくシリコン窒化膜で構成される厚み１
５０ｎｍ程度のゲート上保護膜２０を形成する。

【００５９】また、図４（ｂ）に示す工程では、厚み１
００ｎｍ程度の第２のポリシリコン膜７を堆積し、図４
（ｃ）に示す工程では、下端部における厚みが１００ｎ
ｍの導電性サイドウォール７ａを形成する。

【００６０】そして、本実施形態では、図４（ｅ）に示
す工程で、第２のコンタクト孔１１ｂがゲート電極３の
上方領域に亘って形成されても、ゲート上保護膜２０を
構成するシリコン窒化膜と層間絶縁膜１０を構成するシ
リコン酸化膜とのエッチング選択比が高いので、第２の
コンタクト孔１１ｂがゲート電極３に到達することはな
い。

【００６１】したがって、本実施形態では、上記第１の
実施形態よりもさらにドレイン領域の幅を低減すること
ができる。すなわち、図５に示すように、本実施形態に
おいて必要となるドレイン領域の幅Ｐ２は、下記式 Ｐ２≧ＳＷ２＋２Ａ （ただし、ＳＷ２は本実施形態におけるサイドウォール
膜厚である）を満足する必要がある。したがって、本実
施形態では、ドレイン領域の幅Ｐ２が上記第１実施形態
におけるコンタクト孔１１ｂのゲート長方向の寸法ＣＷ
ではなくサイドウォールの膜厚ＳＷ２により規定され
る。その場合、本実施形態におけるサイドウォールの膜
厚ＳＷ２は、上記第１の実施形態のごとくアラインメン
トマージンＡの２倍以上である必要はない。具体的に
は、サイドウォール膜厚ＳＷ２は１００ｎｍ程度でよい
ので、ドレイン領域の幅Ｐ２は０．３μｍとなる。よっ
て、本実施形態に係るＭＯＳ型半導体装置では、上記第
１の実施形態に係るＭＯＳ型半導体装置よりもさらに微
細化，高密度化が可能となる。

【００６２】（第３の実施形態）次に、第３の実施形態
について説明する。図６（ａ）〜（ｆ）は、第３の実施
形態に係る半導体装置の製造工程を示す断面図である。

【００６３】まず、図６（ａ）に示す工程では、シリコ
ンで構成される半導体基板１上にＬＯＣＯＳLocal Oxid
ation of Silicon）法により素子分離８を形成し、この
素子分離８で囲まれる活性領域上に、厚み１０ｎｍ程度
のシリコン酸化膜と、厚みが１５０ｎｍ程度の第１のポ
リシリコン膜と、厚みが１５０ｎｍ程度のシリコン酸化
膜とを順次堆積した後、フォトリソグラフィー及びドラ
イエッチングによってこれらの膜をパターニングして、
ゲート酸化膜２と、ゲート電極３と、ゲート上保護膜４
とを形成する。その際、ゲート電極３のゲート長は０．
２５μｍ程度である。その後、上記ゲート電極３等をマ
スクとして活性領域内に低濃度のｎ型不純物イオンの注
入を行ない、ゲート電極３の両側に位置する活性領域内
に低濃度ソース・ドレイン領域５ａ，５ｂを形成する。

【００６４】次に、図６（ｂ）に示す工程では、基板の
全面上に厚み１０ｎｍ程度のシリコン酸化膜６と、厚み
１００ｎｍ程度の第２のポリシリコン膜７とを順次堆積
する。

【００６５】次に、図６（ｃ）に示す工程では、異方性
エッチングによりポリシリコン膜７のみをエッチバック
して、ゲート電極３及びゲート上保護膜４の両側面上に
導電性サイドウォール７ａを形成する。このとき、導電
性サイドウォール７ａの下端部における厚み（サイドウ
ォール膜厚）は、第２のポリシリコン膜７が堆積された
時の膜厚１００ｎｍにほぼ等しく、この厚みはゲート電
極とコンタクト孔とのアラインメントマージンＡとは無
関係に設定されている。また、導電性サイドウォール７
ａは、エッチバックによってゲート電極４ａの各側面上
に全周に亘って一体的に形成されており、ソース側とド
レイン側とで電気的に導通状態になっている。

【００６６】その後、ゲート電極３及び導電性サイドウ
ォール７ａをマスクとしてすでに低濃度の不純物が導入
された領域内に高濃度のｎ型不純物イオンの注入を行な
い、高濃度ソース・ドレイン領域９ａ，９ｂを形成す
る。この工程により、低濃度ソース・ドレイン領域５
ａ，５ｂと、その両側の高濃度ソース・ドレイン領域９
ａ，９ｂとの存在位置がほぼ定まる。

【００６７】次に、図６（ｄ）に示す工程では、基板の
全面上に、厚み１００ｎｍのシリコン窒化膜からなる全
面保護膜２１と、厚み７００ｎｍ程度のシリコン酸化膜
からなる層間絶縁膜１０とを順次堆積する。

【００６８】次に、図６（ｅ）に示す工程では、層間絶
縁膜１０及びシリコン窒化膜２１の一部を選択的に除去
して、高濃度ソース領域９ａ及び高濃度ドレイン領域９
ｂにそれぞれ到達するコンタクト孔１１ａ，１１ｂを形
成する。その際、第１のコンタクト孔１１ａは導電性サ
イドウォール７ａに接触せず高濃度ソース領域９ａ上の
みに開口するように形成されるが、第２のコンタクト孔
１１ｂは、高濃度ドレイン領域９ｂと導電性サイドウォ
ール７ａとに跨って開口するように形成される。なお、
各コンタクト孔１１ａ，１１ｂのゲート長方向の寸法は
０．４μｍ程度である。

【００６９】次に、図６（ｆ）に示す工程では、各コン
タクト孔１１ａ，１１ｂ内及び層間絶縁膜１０の上に、
タングステン，アルミニウム等の金属膜を堆積した後、
この金属膜を選択的にエッチングして、第１，第２の配
線１２ａ，１２ｂを形成する。このとき、第１の配線１
２ａは高濃度ソース領域９ａのみにコンタクトするが、
第２の配線１２ｂは高濃度ドレイン領域９ｂと導電性サ
イドウォール７ａの双方にコンタクトしている。

【００７０】本実施形態の製造工程で形成されるＭＯＳ
型半導体装置では、第２の配線１２ｂと導電性サイドウ
ォール７ａとが接続されているので、上記第１の実施形
態と同様に、半導体基板１内部におけるドレイン電界が
緩和され、ホットキャリアによる半導体装置の特性の劣
化が抑制される。

【００７１】加えて、本実施形態では、全面に、シリコ
ン酸化膜に対するエッチング選択比の高いシリコン窒化
膜からなる全面保護膜２１が堆積されているので、第２
のコンタクト孔１１ｂがゲート電極３の上方領域に亘っ
て形成されても、第２のコンタクト孔１１ｂがゲート電
極３に到達することはない。すなわち、シリコン窒化膜
とシリコン酸化膜とのエッチング選択比が高いので、シ
リコン酸化膜で構成される層間絶縁膜１０がドライエッ
チングされる際にはシリコン窒化膜２１がエッチングス
トッパーとして機能し、その後、ドライエッチングのガ
ス種を代えてシリコン窒化膜２１をエッチングする際に
はシリコン酸化膜からなるゲート上保護膜４がエッチン
グストッパーとして機能する。したがって、第２のコン
タクト孔１１ｂがゲート電極３に到達することはない。
このことにより、導電性サイドウォール７ａの下端部に
おける厚みをマスクの位置ずれを考慮したマージンとは
無関係に設定することが可能となる。

【００７２】また、図６（ｅ）に示す工程で、ソース側
及びドレイン側の双方において、各コンタクト孔１１
ａ，１１ｂを形成するには最終的にシリコン窒化膜から
なる全面保護膜２１を除去する必要があるが、そのとき
素子分離８の上方領域に亘って各コンタクト孔１１ａ，
１１ｂが形成されても、シリコン窒化膜に対するシリコ
ン酸化膜のエッチング選択比が小さいので、素子分離８
はほとんどエッチングされず、信頼性が悪化することは
ない。したがって、各コンタクト孔１１ａ，１１ｂと素
子分離８との間のアラインメントマージンを設定する必
要がないので、ドレイン領域及びソース領域の幅を低減
することができ、第１の実施形態よりもさらにＭＯＳ型
半導体装置の微細化，高密度化を進めることができるの
である。

【００７３】図７は、本実施形態に係るＭＯＳトランジ
スタのソース領域及びドレイン領域として必要な幅を示
す断面図である。同図に示すように、本実施形態では、
アラインメントマージンを上記第１の実施形態と同様に
Ａとし、導電性サイドウォール７ａの下端部の厚み（サ
イドウォール膜厚）をＳＷ３とすると、ドレイン側のゲ
ート端部から素子分離端部までの距離Ｐ３（ドレイン領
域の幅）は、下記式 Ｐ３≧Ａ＋ＳＷ３ を満足する必要がある。この値を、上記従来のＭＯＳト
ランジスタにおけるドレイン側のゲート端部から素子分
離までの距離Ｐ１（≧ＳＷ１＋２Ａ＋ＣＷ）と比較する
と、サイドウォール膜厚ＳＷ１，ＳＷ３は同じ程度であ
るので、結局コンタクト孔の寸法ＣＷとアラインメント
マージンＡとの和だけドレイン領域の幅を低減できるこ
とになる。

【００７４】具体的には、コンタクト孔の寸法ＣＷを
０．４とし、サイドウォール幅を０．１とし、アライン
メントマージンＡを０．１とすると、ドレイン領域の幅
Ｐ３は０．２μｍ程度で済み、上記図３（ａ）について
説明した従来のＭＯＳトランジスタにおけるＰ１の値
０．７μｍに対して大幅な低減を図ることができる。

【００７５】また、ソース側のゲート端部から素子分離
端部までの距離Ｐ４（ソース領域の幅）は、下記式 Ｐ４≧２Ａ＋ＳＷ３ を満足する必要がある。従来のＭＯＳトランジスタでは
ソース領域の幅は図３（ａ）に示すドレイン領域の幅Ｐ
１と同じであるから、結局、コンタクト孔の寸法ＣＷだ
けソース領域の幅を低減することができる。具体的に
は、ソース領域の幅Ｐ４は、従来のＭＯＳトランジスタ
のソース領域の幅よりも０．４μｍ程度低減されること
になる。

【００７６】（第４の実施形態）次に、第４の実施形態
について説明する。本実施形態では、基本的な製造工程
は上記第１の実施形態と同じであるので図示を省略し、
最終的なＭＯＳトランジスタの形状のみについて説明す
る。図８は、本実施形態におけるＤＲＡＭのメモリセル
部に配置されるＭＯＳトランジスタの断面図である。

【００７７】同図に示すように、半導体基板１上の素子
分離８で囲まれる活性領域上には、上記第１の実施形態
と同じ構成を有する２つのＭＯＳトランジスタが形成さ
れている。すなわち、ゲート酸化膜２と、ゲート電極３
と、ゲート上保護膜４と、シリコン酸化膜６と、導電性
サイドウォール７ａと、低濃度ソース・ドレイン領域５
ａ，５ｂと、高濃度ソース・ドレイン領域９ａ，９ｂと
により構成されるＭＯＳトランジスタである。そして、
各トランジスタは高濃度ドレイン領域９ｂを共有してい
る。また、基板の全面上には第１の層間絶縁膜３１が堆
積され、この第１の層間絶縁膜３１には高濃度ドレイン
領域９ｂ及び両側の各トランジスタの導電性サイドウォ
ール７ａの上に到達する第２のコンタクト孔が形成され
ている。そして、この第２のコンタクト孔内及び第１の
層間絶縁膜３１の上に金属膜からなるビット線３２が形
成されている。なお、基板上には、第２の層間絶縁膜３
３と、１層目上層配線３４と、第３の層間絶縁膜３５と
が順次形成されている。そして、さらに上方の層間絶縁
膜（図示せず）の上から各層間絶縁膜を貫通して各トラ
ンジスタのソース領域９ａに到達する第１のコンタクト
孔が形成されており、この第１のコンタクト孔内には、
側壁保護膜３６と、容量蓄積部コンタクト３７とが形成
されている。

【００７８】本実施形態でも、ビット線３２が高濃度ド
レイン領域９ｂと導電性サイドウォール７ａとの双方に
コンタクトしているので、上記第１の実施形態と同様
に、ホットキャリアによる劣化を抑制する効果を発揮す
ることができる。

【００７９】しかも、本実施形態では、１つのコンタク
ト孔を介してビット線３２が両側の導電性サイドウォー
ル７ａと接続されるので、２つのトランジスタ間のドレ
イン領域の幅をより縮小することが可能である。その点
について、図９（ａ），（ｂ）を参照しながら説明す
る。

【００８０】図９（ａ）は、本実施形態のメモリセルト
ランジスタの場合、図９（ｂ）は従来のＤＲＡＭのメモ
リセルトランジスタの場合におけるドレイン領域の寸法
を示す図である。本実施形態では、各トランジスタのゲ
ート端部同士の間の距離Ｐ５（ドレイン領域の幅）は、
下記式 Ｐ５≧ＣＷ＋２Ａ を満足する必要がある。なお、コンタクト孔の径ＣＷ
（０．４μｍ程度）はアラインメントマージンＡの２倍
よりは十分大きいので、図９（ａ）に示すサイドウォー
ル端部間の寸法αは例えば０．２μｍ程度となる。

【００８１】一方、従来のメモリセルトランジスタで
は、各トランジスタのゲート端部同士の距離Ｐ６は、下
記式 Ｐ６≧ＣＷ＋２Ａ＋２ＳＷ１ を満足する必要がある。すなわち、両者の差は２ＳＷ１
となり、サイドウォール膜厚ＳＷ１の２倍だけドレイン
領域の幅を低減することができる。

【００８２】具体的には、このように２つのトランジス
タがドレイン領域を共有する構造の場合には、従来のサ
イドウォール幅ＳＷ１の２倍、例えば０．２μｍ程度だ
けドレイン領域の幅を低減することができる。

【００８３】なお、上記第１の実施形態で説明したよう
に、本実施形態においても、製造コストを問題としなけ
れば、導電性サイドウォール７ａの膜厚が１５０ｎｍ以
上あれば、本実施形態の効果を確実に発揮することは可
能である。ただし、現在の量産工程におけるアラインメ
ントマージンを考慮すると、導電性サイドウォール７ａ
の膜厚は２００ｎｍ以上であることがより好ましい。

【００８４】（その他の実施形態）なお、第４の実施形
態において、第２の実施形態のごとく、ゲート電極上に
シリコン窒化膜からなるゲート上保護膜を形成してもよ
い。その場合、図９（ａ）に示す状態で、サイドウォー
ルの膜厚を２Ａだけ確保する必要はないので、ドレイン
領域の幅Ｐ５をさらに０．２ミクロン程度だけ低減する
ことが可能である。

【００８５】また、第４の実施形態において、第３の実
施形態のごとく層間絶縁膜の下にシリコン窒化膜からな
る全面保護膜を形成してもよい。その場合、ソース領域
の幅を上記第３の実施形態と同様に低減し得る利点があ
る。

【００８６】上記第１〜第３の実施形態においては、ｐ
型シリコン基板上にｎ型ＭＯＳトランジスタを形成した
が、ｎ型シリコン基板上にｐ型ＭＯＳトランジスタを形
成しても、同様の効果を得ることができる。

【００８７】また、第１〜第３の実施形態において、導
電性サイドウォール７ａをローカルインタコネクトとし
て使用することもでき、その場合にはさらに半導体装置
の面積を低減することができる。

【００８８】また、上記各実施形態において、低濃度ソ
ース・ドレイン領域５ａ，５ｂは必ずしも形成する必要
がなく、その場合にも導電性サイドウォール７ａの下方
におけるドレイン電界を緩和する効果を有効に発揮する
ことができる。

【００８９】また、第２，第３の実施形態では、第２の
コンタクトホール１１ｂがゲート電極３の上方を跨い
で、ソース側及びドレイン側において導電性サイドウォ
ール７ａに達していても、同時に高濃度ドレイン領域９
ｂに到達してさえいれば問題は生じない。

【００９０】

【発明の効果】本発明によれば、ゲート電極の各側面上
にサイドウォールを備えたＭＯＳ型半導体装置またはそ
の製造方法において、サイドウォールを導電性材料で構
成し、ドレイン領域とサイドウォールとに共通に接続さ
れるコンタクト部材を形成するようにしたので、ホット
キャリアによる特性の劣化を抑制しながら活性領域の面
積を低減することができ、よって、ＭＯＳ型半導体装置
の微細化，高密度化を図ることができる。

【図面の簡単な説明】

【図１】第１の実施形態のＭＯＳ型半導体装置の製造工
程を示す断面図である。

【図２】ドレイン側活性領域内におけるドレイン電界の
分布状態をシミュレーションした結果を示す図である。

【図３】第１の実施形態のＭＯＳトランジスタと従来の
ＭＯＳトランジスタとについて必要なドレイン領域の幅
を比較する断面図である。

【図４】第２の実施形態のＭＯＳ型半導体装置の製造工
程を示す断面図である。

【図５】第２の実施形態のＭＯＳトランジスタについて
必要なドレイン領域の幅を示す断面図である。

【図６】第３の実施形態のＭＯＳ型半導体装置の製造工
程を示す断面図である。

【図７】第３の実施形態のＭＯＳトランジスタについて
必要なドレイン領域の幅を示す断面図である。

【図８】第４の実施形態に係るＤＲＡＭメモリセル部の
断面図である。

【図９】第４の実施形態のＤＲＡＭメモリセルのＭＯＳ
トランジスタと従来のＤＲＡＭメモリセルとについて必
要なドレイン領域の幅を比較する断面図である。

【図１０】従来のＬＤＤ構造を有するＭＯＳ型半導体装
置の断面図である。

【図１１】公報に記載されている従来のＬＤＤ構造を有
するＭＯＳ型半導体装置の製造工程のうち電極を形成し
た状態を示す平面図，活性領域における断面図及び素子
分離における断面図である。

【図１２】公報に記載されている従来のＬＤＤ構造を有
するＭＯＳ型半導体装置の製造工程のうち接続層を形成
した状態を示す平面図，活性領域における断面図及び素
子分離における断面図である。

【図１３】公報に記載されている従来のＬＤＤ構造を有
するＭＯＳ型半導体装置の製造工程のうちコンタクト部
材及び配線を形成した状態を示す平面図，活性領域にお
ける断面図及び素子分離における断面図である。

【符号の説明】

１ 半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ ゲート上保護膜 ５ａ 低濃度ソース領域 ５ｂ 低濃度ドレイン領域 ６ 絶縁膜 ７ 第２のポリシリコン膜 ７ａ 導電性サイドウォール ８ 素子分離 ９ａ 高濃度ソース領域 ９ｂ高濃度ドレイン領域 １０ 層間絶縁膜 １１ コンタクト孔 １２ 配線（コンタクト部材）

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された素子分離によ
   って取り囲まれる活性領域上に少なくとも１つのＭＯＳ
   トランジスタを備えた半導体装置において、 上記ＭＯＳトランジスタは、 上記素子分離で取り囲まれる活性領域内の上記半導体基
   板の上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成されたゲート電極と、 上記ゲート電極の各側面から上記活性領域内の半導体基
   板に跨って形成された絶縁膜と、 上記ゲート電極の各側面の全周上に亘り上記絶縁膜を介
   して形成された導電性材料からなるサイドウォールと、 上記ゲート電極の両側方に位置する上記活性領域内に不
   純物を導入して形成されたソース領域及びドレイン領域
   とにより構成されており、 上記ゲート電極，半導体基板及び素子分離に亘る領域上
   に形成された層間絶縁膜と、 上記層間絶縁膜を貫通して上記ソース領域に到達する第
   １のコンタクト孔と、 上記層間絶縁膜を貫通して上記ドレイン領域及び導電性
   サイドウォールに到達する第２のコンタクト孔と、 上記第１及び第２のコンタクト孔内に堆積された導電性
   材料からなる第１及び第２のコンタクト部材とをさらに
   備えていることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記サイドウォールの下端部における厚みは、上記ゲー
   ト電極と上記第２のコンタクト孔とのアラインメントマ
   ージンの２倍以上であることを特徴とする半導体装置。
3. 【請求項３】 請求項１記載の半導体装置において、 上記サイドウォールの下端部における厚みは、１５０ｎ
   ｍ以上であることを特徴とする半導体装置。
4. 【請求項４】 請求項１記載の半導体装置において、 上記ゲート電極上に形成され、上記層間絶縁膜に対する
   エッチング選択比の高い絶縁性材料からなるゲート上保
   護膜をさらに備えていることを特徴とする半導体装置。
5. 【請求項５】 請求項１記載の半導体装置において、 上記ゲート電極上に形成され、絶縁性材料からなるゲー
   ト上保護膜と、 上記ゲート電極，活性領域及び素子分離の上に形成さ
   れ、上記素子分離及び上記ゲート上保護膜に対するエッ
   チング選択比の高い絶縁性材料で構成される全面保護膜
   とをさらに備え、 上記各コンタクト孔は、上記層間絶縁膜及び上記全面保
   護膜を貫通していることを特徴とする半導体装置。
6. 【請求項６】 請求項５記載の半導体装置において、 上記素子分離及びゲート上保護膜はシリコン酸化膜で構
   成され、 上記全面保護膜はシリコン窒化膜で構成されていること
   を特徴とする半導体装置。
7. 【請求項７】 請求項１記載の半導体装置において、 上記活性領域内には、上記ＭＯＳトランジスタが２つ配
   置されており、 上記各ＭＯＳトランジスタの各ゲート電極は互いに平行
   に配置されており、 上記各トランジスタのドレイン領域は、上記各ゲート電
   極間の活性領域内に共通に形成されており、 上記第２のコンタクト孔は、上記共通のドレイン領域及
   び各トランジスタのサイドウォールに到達していること
   を特徴とする半導体装置。
8. 【請求項８】 半導体基板上に、活性領域を取り囲む素
   子分離を形成する第１の工程と、 上記活性領域内の上記半導体基板上に、ゲート絶縁膜及
   び該ゲート絶縁膜上のゲート電極を形成する第２の工程
   と、 基板の全面上に絶縁膜を形成する第３の工程と、 上記絶縁膜の上に第１の導電性膜を堆積した後、該第１
   の導電性膜を異方性エッチングによりエッチバックし
   て、上記ゲート電極の各側面の全周上に亘りサイドウォ
   ールを形成する第４の工程と、 上記ゲート電極の両側方に位置する上記半導体基板内に
   不純物を導入してソース領域及びドレイン領域を形成す
   る第５の工程と、 基板の全面上に層間絶縁膜を堆積する第６の工程と、 上記層間絶縁膜を貫通して上記ソース領域に到達する第
   １のコンタクト孔と上記層間絶縁膜を貫通して上記ドレ
   イン領域及びサイドウォールに到達する第２のコンタク
   ト孔とを形成する第７の工程と、 上記第１，第２のコンタクト孔内に導電性材料を堆積し
   て第１，第２のコンタクト部材を形成する第８の工程と
   を備えていることを特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項８記載の半導体装置の製造方法に
   おいて、 上記第４の工程では、上記サイドウォールの下端部にお
   ける厚みを上記第２のコンタクト孔と上記ゲート電極と
   のアラインメントマージンの２倍以上にすることを特徴
   とする半導体装置の製造方法。
10. 【請求項１０】 請求項８記載の半導体装置の製造方法
    において、 上記第４の工程では、上記サイドウォールの下端部にお
    ける厚みを１５０ｎｍ以上にすることを特徴とする半導
    体装置の製造方法。
11. 【請求項１１】 請求項８記載の半導体装置の製造方法
    において、 上記第２の工程では、上記ゲート電極の上に上記層間絶
    縁膜に対するエッチング選択比の高い絶縁性材料からな
    るゲート上保護膜を上記ゲート電極と共に形成すること
    を特徴等する半導体装置の製造方法。
12. 【請求項１２】 請求項８記載の半導体装置の製造方法
    において、 上記第２の工程では、上記ゲート電極の上にゲート上保
    護膜を上記ゲート電極と共に形成し、 上記第４及び第５の工程の後上記第６の工程の前に、基
    板の全面上に上記ゲート上保護膜及び上記素子分離に対
    するエッチング選択比の高い全面保護膜を形成する工程
    をさらに備え、 上記第７の工程では、各コンタクト孔が上記層間絶縁膜
    及び上記全面保護膜を貫通するように形成することを特
    徴とする半導体装置の製造方法。
13. 【請求項１３】 請求項８記載の半導体装置の製造方法
    において、 上記第２の工程では、上記活性領域上に互いに平行に並
    ぶ２つのゲート絶縁膜及びゲート電極を形成し、 上記第５の工程では、上記各ゲート電極間に共通のドレ
    イン領域を形成し、 上記第７の工程では、上記第２のコンタクト孔を上記共
    通のドレイン領域と上記各ゲート電極の側面上のサイド
    ウォールとに到達するように形成することを特徴とする
    半導体装置の製造方法。