CN104217964A - 导电插塞的形成方法 - Google Patents
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Abstract
一种导电插塞的形成方法，包括：提供半导体衬底，所述半导体衬底上具有晶体管和覆盖所述晶体管的介质层，所述晶体管包括源漏区和栅极区；在所述介质层上形成硬掩膜层；在所述硬掩膜层中形成与所述源漏区对应的开口；以剩余的所述硬掩膜层为掩模，沿所述开口蚀刻所述介质层，直至形成暴露出所述源漏区的源漏区接触孔；在所述源漏区接触孔中填充导电材料。本发明所提供的导电插塞的形成方法中，硬掩膜层的耐蚀刻性能高，其厚度较小，以其为掩模蚀刻形成的接触孔形貌佳，最终形成的导电插塞的良率高。
Description
技术领域
本发明涉及半导体工艺领域，特别是涉及一种导电插塞的形成方法。
背景技术
随着集成电路向超大规模集成电路（ULSI）发展，半导体器件特征尺寸不断缩小。在这个过程中，传统的场效应晶体管（Field-Effect Transistor,FET）面临着越来越严重的短沟道效应以及可靠性下降问题。于是业界发展出鳍式场效晶体管(FinFET)，FinFET的双栅或半环栅能够抑制短沟道效应，并且能够提高栅控能力，使晶体管的可靠性提高。
但是FinFET的制作工艺并不十分成熟，特别是在制作FinFET的导电插塞时，存在困难。
请参考图1，FinFET的现有制作方法中，通常使用具有开口20的低温氧化物（Low temperature oxide,LTO）层2作为掩模，即沿所述开口20蚀刻FinFET上的介质层1，以形成接触孔（未示出），然后用导电材料填充在所述接触孔中形成导电插塞（未示出）。
由于形成接触孔通常采用等离子体蚀刻，低温氧化物层2在等离子体蚀刻条件下的耐蚀刻性能较差，在蚀刻介质层1形成接触孔（未示出）的过程中，低温氧化物层2也不断地被蚀刻，因此需要使用较厚的低温氧化物层2作为掩模。但是，使用较厚的低温氧化物层2作为掩模时，在两个开口20之间的部分低温氧化物21会呈现高而薄（slim）的截面形状，所述部分低温氧化物21本身容易倒塌（collapse），特别是在半导体器件特征尺寸不断缩小的情况下，两个开口20之间的距离越来越小，这种倒塌现象更加容易发生。更为严重的是，上面已经提到，在蚀刻介质层1形成接触孔（未示出）的过程中，低温氧化物层2也不断地被蚀刻，虽然等离子体蚀刻为各向异性蚀刻，但是在蚀刻过程中不免会对所述部分低温氧化物21侧面进行略微蚀刻，但是由于低温氧化物层2在等离子体蚀刻条件下的耐蚀刻性能较差，哪怕略微蚀刻都可能使部分低温氧化物21变得更薄，因此进一步增加了所述部分低温氧化物21倒塌的可能性。而一旦所述部分低温氧化物21倒塌，就会导致所形成接触孔（未示出）形貌差，最终导致形成的导电插塞良率低。因此，亟需一种导电插塞的形成方法，以解决现有导电插塞形成方法良率低的问题。
发明内容
本发明解决的问题是提供一种导电插塞的形成方法，以提高所形成的导电插塞的良率。
为解决上述问题，本发明提供一种导电插塞的形成方法，包括：
提供半导体衬底，所述半导体衬底上具有晶体管和覆盖所述晶体管的介质层，所述晶体管包括源漏区和栅极区；
在所述介质层上形成硬掩膜层；
在所述硬掩膜层中形成与所述源漏区对应的开口；
以剩余的所述硬掩膜层为掩模，沿所述开口蚀刻所述介质层，直至形成暴露出所述源漏区的源漏区接触孔；
在所述源漏区接触孔中填充导电材料。
可选的，所述晶体管为鳍式场效应晶体管。
可选的，在形成所述硬掩膜层之前，还包括：在所述介质层中形成暴露出所述栅极区的栅极区接触孔，并在所述介质层上形成牺牲层，所述牺牲层填充满所述栅极区接触孔；
所述硬掩膜层形成在所述牺牲层上；
在所述源漏区接触孔中填充所述导电材料之前，还包括：去除所述牺牲层直至再次暴露出所述栅极区接触孔；
在所述源漏区接触孔中填充所述导电材料之时，所述导电材料同时填充所述栅极区接触孔。
可选的，所述硬掩膜层为单层结构或多层结构，所述硬掩膜层的材料包括氮化钛、氮化硼和氮化铝的其中一种或它们的任意组合，所述硬掩膜层的厚度范围为50埃～500埃。
可选的，在形成所述牺牲层之前，还包括：在所述介质层上从下到上依次形成氧化物层和含硅底部抗反射层。
可选的，沿所述开口蚀刻所述介质层时，采用等离子体刻蚀工艺依次蚀刻所述含硅底部抗反射层、所述氧化层和所述介质层。
可选的，蚀刻所述含硅底部抗反射层和所述氧化层的气体包括：C4F8、CF4、N2和Ar的混合等离子体；蚀刻所述介质层的气体包括：CF4、CO和N2的混合等离子体。
可选的，所述含硅底部抗反射层的厚度范围为500埃～5000埃；所述氧化物层的厚度范围为50埃～1000埃。
可选的，所述牺牲层的材料为有机材料，形成所述牺牲层的方法为旋涂工艺，去除所述牺牲层的方法为灰化工艺。
可选的，所述牺牲层的材料为纳米纤丝纤维素。
可选的，形成所述开口包括：
在所述硬掩膜层上从下到上依次形成底部抗反射层和图案化的光刻胶层；
以图案化的所述光刻胶层为掩模，依次蚀刻所述底部抗反射层和所述硬掩膜层，直至在所述硬掩膜层中形成所述开口；
去除所述光刻胶层和剩余的所述底部抗反射层。
可选的，形成所述开口包括：
在所述硬掩膜层上从下到上依次形成低温氧化物层、含硅底部抗反射层和图案化的无定型碳层；
以图案化的所述无定型碳层为掩模，依次蚀刻所述含硅底部抗反射层、所述低温氧化物层和所述硬掩膜层，直至在所述硬掩膜层中形成所述开口；
去除所述无定型碳层、剩余的所述含硅底部抗反射层和所述低温氧化物层。
可选的，所述栅极区的顶部和侧面形成有自对准掩膜。
与现有技术相比，本发明的技术方案具有以下优点：
本发明所提供的导电插塞的形成方法中，在形成源漏区接触孔时，采用硬掩膜层作为掩模，在形成接触孔的等离子蚀刻条件下，硬掩膜层耐蚀刻性能高，因而其厚度可设置得较小，而较小厚度的硬掩膜层不易出现倒塌，同时硬掩膜层耐蚀刻性能高还能够保证硬掩膜层的图案能够很好地转移到介质层中，使形成在介质层中的接触孔形貌佳，最终使形成的导电插塞的良率高。
进一步，在形成硬掩膜层之前，在介质层上依次形成牺牲层、氧化物层和含硅底部抗反射层，氧化物层可以保护牺牲层；含硅底部抗反射层一方面保护氧化物层在硬掩膜层图案化过程中不受光刻胶污染，另一方面作为硬掩膜层图案化过程中的蚀刻停止层，从而在蚀刻介质层时，硬掩膜层的图案能够较好地转移到含硅底部抗反射层、氧化物层和牺牲层中，而含硅底部抗反射层、氧化物层和牺牲层又能够将图案较好地转移介质层中，最终使形成的接触孔轮廓更加清晰分明，并能够保证接触孔的孔径和相邻接触孔之间的距离都可以达到较小。
进一步的，在介质层上形成牺牲层之前，先在在介质层中形成暴露出栅极区的栅极区接触孔，然后在介质层上形成牺牲层，并且牺牲层填充满栅极区接触孔，在源漏区接触孔中填充导电材料之前，去除牺牲层直至再次暴露出栅极区接触孔，在源漏区接触孔中填充导电材料之时，导电材料同时填充栅极区接触孔。由于在源漏区接触孔中填充导电材料之时，导电材料同时填充栅极区接触孔，可以节省工艺步骤，因此也就节省了工艺成本。
附图说明
图1为现有导电插塞的形成方法形成过程中的示意图；
图2至图9为是本发明导电插塞的形成方法实施例的示意图。
具体实施方式
由背景技术可知，现有导电插塞的形成方法中，需要使用一层较厚的低温氧化物层为掩模。而使用较厚的低温氧化物层容易导致形成的导电插塞良率低。
以现有技术中鳍式场效应晶体管为例，同一鳍式场效应晶体管上的源区和漏区之间的距离越来越小，虽然栅极区接触孔可以设置于鳍部两侧的栅极区上，因而栅极区接触孔之间的距离较大，即栅极区接触孔可以采用低温氧化物层作为掩模。但是采用低温氧化物层作为掩模形成源区接触孔和漏区接触孔时，却容易导致低温氧化物层倒塌，从而导致形成的源区导电插塞和漏区导电插塞无法发挥正常的导电作用。
针对上述问题，本发明提供了一种导电插塞的形成方法，采用硬掩膜层取代现有技术中的低温氧化物层作为掩模，对介质层进行蚀刻以形成源漏区接触孔。由于在形成接触孔的等离子蚀刻条件下，硬掩膜层耐蚀刻性能高，因此其厚度可以较薄，不易出现塌倒，保证蚀刻形成的源漏区接触孔形貌较佳，从而可以提高所形成的导电插塞的良率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种导电插塞的形成方法，请结合参考图2至图9。
为了便于说明，本实施例建立由X轴、Y轴和Z轴组成的三维直角坐标系，其中X轴、Y轴和Z轴两两垂直。在图2至图9中，每幅图可以由图中左下角对应的两个垂直坐标轴确定该图所显示的平面。例如图2中左下角对应的是X轴和Z轴，表明图2显示的是X-Z平面的剖视图。
需要说明的是，图2至图9中，图2和图3显示的是相同结构，其中图2显示的是所述结构X-Z平面的剖视图，图3显示的是所述结构Y-Z平面的剖视图；图4和图5显示的是相同结构，其中图4显示的是所述结构Y-Z平面的剖视图，图5显示的是所述结构X-Z平面的剖视图；图8和图9显示的是相同结构，其中图8显示的是所述结构X-Z平面的剖视图，图9显示的是所述结构Y-Z平面的剖视图。
请参考图2，提供半导体衬底100。半导体衬底100的材料既可以为单晶硅、多晶硅或者非晶硅，也可以是硅锗化合物或是绝缘体上硅（SOI，SiliconOn Insulator）等，本实施例以单晶硅为例。
半导体衬底100上具有N型鳍式场效应晶体管NFET和P型鳍式场效应晶体管PFET。
N型鳍式场效应晶体管NFET包括源漏区（未标记）和栅极区102n。所述源漏区包括应力层区101n，并且还包括从应力层区101n向半导体衬底100中延伸的部分区域，所述部分区域以相应虚线为界，如图2所示。应力层区101n对应的源漏区可以是源区或者漏区。
P型鳍式场效应晶体管PFET包括源漏区（未标记）和栅极区102p。所述源漏区包括应力层区101p，并且还包括从应力层区101p向半导体衬底100中延伸的部分区域，所述部分区域以相应虚线为界，如图2所示。应力层区101p对应的源漏区可以是源区或者漏区。
图2中虽然未一一予以显示，但是栅极区102n和栅极区102p可以包含相应的功函数金属层，并且包含金属栅极。栅极区102n的底部和侧壁形成有栅介质层103n。栅极区102p的底部和侧壁形成有栅介质层103p。栅介质层103n和栅介质层103p可以包含高k材料。
栅极区102n的顶部和侧壁以及栅极区102p的顶部和侧壁均形成有自对准掩膜104。自对准掩膜104可以保护栅极区102n和栅极区102p在应力层区101n和应力层区101p的形成过程中不受影响。自对准掩膜104的材料可以是氮化硅。自对准掩膜104在后续形成源漏区接触孔时，可以继续保护栅极区102n和栅极区102p不受所形成的源漏区接触孔影响。
在N型鳍式场效应晶体管NFET和P型鳍式场效应晶体管PFET上形成介质层110。介质层110可以为层间介质层，也可以是顶层介质层，其材料可为二氧化硅。
从图2中还可以看到，N型鳍式场效应晶体管NFET和P型鳍式场效应晶体管PFET两侧还包括隔离结构105，本实施例隔离结构105可以为浅沟槽隔离区（STI）。
请参考图3，在N型鳍式场效应晶体管NFET上方的介质层110和自对准掩膜104中形成栅极区接触孔111n，并在P型鳍式场效应晶体管PFET上方的介质层110和自对准掩膜104中形成栅极区接触孔111p。由于N型鳍式场效应晶体管NFET中，栅极区接触孔111n并不是形成在鳍部上方，而是形成在与栅极区102n对应的隔离结构105上方。同样的，P型鳍式场效应晶体管PFET中，栅极区接触孔111p形成在与栅极区102p对应的隔离结构105上方。
由于两个隔离结构105之间的距离比较远，因此栅极区接触孔111n和栅极区接触孔111p之间距离较远，如图3所示。因此，用于形成栅极区接触孔111n和栅极区接触孔111p的掩模（未示出）中，不会出现很薄的部分掩膜物（请参考图1中的部分低温氧化物21），本实施例可以采用低温氧化物层作为掩模（未示出）对介质层110进行等离子蚀刻，以形成栅极区接触孔111n和栅极区接触孔111p，在此不再赘述。所形成的栅极区接触孔111n暴露出N型鳍式场效应晶体管NFET的栅极区102n，栅极区接触孔111p暴露出P型鳍式场效应晶体管PFET的栅极区102p。
请参考图4，在介质层110上从下到上依次形成牺牲层120、氧化物层130、含硅底部抗反射层140和硬掩膜层150。
在介质层110上形成牺牲层120时，牺牲层120同时填充满图3中的栅极区接触孔111n和栅极区接触孔111p。牺牲层120的材料可以为有机材料，有机材料在形成过程中流动性好，可以较好地填充满栅极区接触孔111n和栅极区接触孔111p。形成牺牲层120的方法可以为旋涂工艺。旋涂工艺既可以保证牺牲层120较好地填充栅极区接触孔111n和栅极区接触孔111p，又能够保证牺牲层120表面较为平坦。本实施例牺牲层120采用填充性能好的纳米纤丝纤维素。
本实施例中，由于形成了由有机材料组成的牺牲层120，因此需要形成氧化物层130覆盖在牺牲层120表面以保护牺牲层120。氧化物层130的材料可以为氧化硅（二氧化硅），其厚度范围可以为50埃～1000埃。而含硅底部抗反射层140形成在氧化物层130和硬掩膜层150之间起到两个作用，一是含硅底部抗反射层140保护氧化物层130在硬掩膜层150图案化过程中不受光刻胶污染；二是含硅底部抗反射层140作为硬掩膜层150图案化过程中的蚀刻停止层。含硅底部抗反射层140为光学发展层，其可采用薄膜沉积工艺形成，其厚度范围可以为500埃～5000埃。
请参考图5，在硬掩膜层150中形成开口151n和开口151p，其中，开口151n对应位于应力层区101n上方，开口151p位于对应应力层区101p上方，上述形成开口151n和开口151p的过程也即图案化硬掩膜层150的过程，具体包括：在硬掩膜层150上形成底部抗反射层（未示出）和图案化的光刻胶层（未示出），然后在反应耦合等离子体蚀刻反应器中进行图案转移，以图案化的光刻胶层为掩模，依次蚀刻所述底部抗反射层和硬掩膜层150，以将光刻胶层的图案转移到硬掩膜层150上，形成开口151n和开口151p，之后去除所述光刻胶层和剩余的所述底部抗反射层。其中，底部抗反射层和图案化的光刻胶层的组合也可以替换成从下到上依次为低温氧化物层（未示出）、含硅底部抗反射层（未示出）和图案化的无定形碳层（未示出）的三层结构，以图案化的无定形碳层为掩模，依次蚀刻所述含硅底部抗反射层、所述低温氧化物层和所述硬掩膜层，直至在所述硬掩膜层150中形成开口151n和开口151p，之后去除所述无定型碳层、剩余的所述含硅底部抗反射层和所述低温氧化物层。
请参考图6，以图5中具有开口151n和开口151p的硬掩膜层150（亦即剩余的硬掩膜层150）为掩模，采用等离子蚀刻工艺依次蚀刻含硅底部抗反射层140、氧化物层130和牺牲层120，直至硬掩膜层150的图案转移到含硅底部抗反射层140和氧化物层130中。具体的，采用C4F8、CF4、N2和Ar的混合等离子体进行蚀刻。其中，反应腔室中的压强设置在10mTorr～200mTorr，功率设置在50W～500W，而C4F8的流量范围为10sccm-500sccm，CF4的流量范围为10sccm-200sccm，N2的流量范围为10sccm-500sccm，Ar的流量范围为100sccm-2000sccm，蚀刻时间为10s～600s。在上述条件下，以硬掩膜层150为掩模，蚀刻含硅底部抗反射层140、氧化物层130和牺牲层120形成开口（未标号），在对含硅底部抗反射层140、氧化物层130和牺牲层120进行蚀刻的过程中，图5中的硬掩膜层150被逐渐蚀刻消耗，当蚀刻至牺牲层120被贯穿时，硬掩膜层150被完全去除，得到如图6所示结构。
硬掩膜层150的材料可以为氮化钛（TiN）、氮化硼（BN）和氮化铝（AlN）中的一种或者是它们的任意组合，并且可以为单层结构或多层结构。本实施例硬掩膜层150的材料为氮化钛。氮化钛在等离子蚀刻中的耐蚀刻性能强，在等离子蚀刻条件下氮化钛损失很小。
在省略130和140时，如果用氮化钛材料的硬掩膜层150为掩模直接蚀刻介质层110，整个过程中，氮化钛厚度损失通常均小于100埃。
本实施例根据含硅底部抗反射层140和氧化物层130厚度范围的不同，可以调整硬掩膜层150的厚度范围为50埃至500埃。因此，在硬掩膜层150的材料选择氮化钛时，则硬掩膜层150厚度可以制作得很小。在两个开口151n（或开口151p）之间的部分氮化钛（未标记）不会出现又高又薄的形状，因此硬掩膜层150不易倒塌，利用硬掩膜层150后续可以得到形貌良好的源漏区接触孔，因此可以提高金属插塞的良率。
与现有的低温氧化物相比，在等离子蚀刻条件下氮化钛耐蚀刻性能高出许多，因此，硬掩膜层150只需要较薄的厚度就可以用于后续对牺牲层120以及介质层110的蚀刻，硬掩膜层150的厚度范围可以为50埃～500埃，而现有的低温氧化物层通常需要设置在800埃～1000埃。由于硬掩膜层150耐蚀刻性能高，能够保证对牺牲层120和介质层110的蚀刻充分进行，从而保证后续形成的源漏区接触孔形貌佳。
请参考图7，继续以图6所示的具有开口（未标号）的含硅底部抗反射层140、氧化物层130和牺牲层120为掩模，蚀刻介质层110，直至形成暴露出应力层区101n的源漏区接触孔112n和暴露出应力层区101p的源漏区接触孔112p。具体的，采用CF4、CO和N2的混合等离子体进行蚀刻。其中，反应腔室中的压强设置在10mTorr～200mTorr，功率设置在50W～500W，而CF4的流量范围为10sccm-200sccm，CO的流量范围为10sccm-500sccm，N2的流量范围为10sccm-500sccm，蚀刻时间为10s～600s。在源漏区接触孔112n和源漏区接触孔112p接近完成时，含硅底部抗反射层140和氧化物层130也同样被蚀刻去除，最终以具有开口（未标号）的牺牲层120为掩模，继续蚀刻介质层110，直至完整蚀刻出源漏区接触孔112n和源漏区接触孔112p。
接着，去除牺牲层120。去除牺牲层120的方法可以为灰化工艺，灰化工艺不仅工艺比较简单，而且能够将牺牲层120去除干净，得到如图7所示结构。
所述蚀刻过程能够将硬掩膜层150上的图案很好地转移到介质层110中，因此，当开口151n和开口151p各自的宽度和相互之间的距离较小时，所制作出的接触孔中，相邻的两个源漏区接触孔112n之间的距离可以达到较小，相邻的两个源漏区接触孔112p之间的距离也可以达到较小，而源漏区接触孔112n与源漏区接触孔112p之间的距离也可以达到较小。并且通过上述工艺形成的源漏区接触孔112n和源漏区接触孔112p轮廓清晰分明且形貌佳，各个接触孔的深度范围可以达到500埃至2000埃。
请继续参考图7，本说明书上面已经提到，自对准掩膜104可以保护栅极区102n和栅极区102p，由于自对准掩膜104的存在，源漏区接触孔112n与源漏区接触孔112p不会暴露出栅极区102n或者栅极区102p，因此后续形成在源漏区接触孔112n和源漏区接触孔112p中的导电插塞能够与栅极区102n和栅极区102p保持良好的电绝缘。
图7中显示的是图6中牺牲层120被完全去除后X-Z平面的剖示结构，而所述结构Y-Z平面的剖视图与图3相同，此时原本被牺牲层120填充满的栅极区接触孔111n和栅极区接触孔111p被再次暴露出来，如图3所示。
请参考图8，在图7所示的源漏区接触孔112n和源漏区接触孔112p中填充导电材料，形成源漏区导电插塞106n和源漏区导电插塞106p。其中，源漏区导电插塞106n电连接应力层区101n，源漏区导电插塞106p电连接应力层区101p。
由于同一个N型鳍式场效应晶体管NFET中，两个源漏区接触孔112n之间的距离可以达到较小，同一个P型鳍式场效应晶体管中，两个源漏区接触孔112p之间的距离也可以达到较小，而源漏区接触孔112n与源漏区接触孔112p之间的距离也可以达到较小。因此，同一个N型鳍式场效应晶体管NFET中，两个源漏区导电插塞106n之间的距离可以达到较小，同一个P型鳍式场效应晶体管NFET中，两个源漏区导电插塞106p之间的距离也可以达到较小，而源漏区导电插塞106n与源漏区导电插塞106p之间的距离也可以达到较小。同时，源漏区导电插塞106n与源漏区导电插塞106p的高度范围可以在500埃至2000埃。
请参考图9，在图7所示的源漏区接触孔112n和源漏区接触孔112p中填充导电材料时，所述导电材料同时填充栅极区接触孔111n和栅极区接触孔111p（请参考图3），形成栅极区导电插塞107n和栅极区导电插塞107p。由于在源漏区接触孔112n和源漏区接触孔112p中填充导电材料时，导电材料同时填充栅极区接触孔111n和栅极区接触孔111p，因此可以节省工艺步骤，也就节省了工艺成本。
本实施例通过上述步骤，形成了栅极区导电插塞107n和栅极区导电插塞107p，以及源漏区导电插塞106n与源漏区导电插塞106p。整个过程中，使用了牺牲层120、氧化物层130、含硅底部抗反射层140和较薄的硬掩膜层150。在蚀刻介质层110时，硬掩膜层150的图案能够较好地转移到含硅底部抗反射层140、氧化物层130和牺牲层120中，而含硅底部抗反射层140、氧化物层130和牺牲层120又能够将图案较好地转移介质层110中，最终使形成的源漏区接触孔112n和源漏区接触孔112p轮廓清晰分明，不仅能够保证源漏区接触孔112n和源漏区接触孔112p的孔径和相互之间的距离达到较小，而且能够使最终形成的源漏区导电插塞106n与源漏区导电插塞106p良率高。
需要说明的是，在本发明的其它实施例中，可以不形成牺牲层120，在这种情况下，可以直接以硬掩膜层150为掩模对介质层110进行蚀刻，而不用使用氧化物层130和含硅底部抗反射层140。
本发明所提供的导电插塞的形成方法除了运用于以上实施例所提供的鳍式场效应晶体管之外，也可以运用在其它半导体器件中，例如运用于平面型晶体管和埋栅型静电感应晶体管等，当然也可以运用不是非晶体管的器件中。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种导电插塞的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有晶体管和覆盖所述晶体管的介质层，所述晶体管包括源漏区和栅极区；
在所述介质层上形成硬掩膜层；
在所述硬掩膜层中形成与所述源漏区对应的开口；
以剩余的所述硬掩膜层为掩模，沿所述开口蚀刻所述介质层，直至形成暴露出所述源漏区的源漏区接触孔；
在所述源漏区接触孔中填充导电材料。
2.如权利要求1所述的形成方法，其特征在于，所述晶体管为鳍式场效应晶体管。
3.如权利要求2所述的形成方法，其特征在于，
在形成所述硬掩膜层之前，还包括：在所述介质层中形成暴露出所述栅极区的栅极区接触孔，并在所述介质层上形成牺牲层，所述牺牲层填充满所述栅极区接触孔；
所述硬掩膜层形成在所述牺牲层上；
在所述源漏区接触孔中填充所述导电材料之前，还包括：去除所述牺牲层直至再次暴露出所述栅极区接触孔；
在所述源漏区接触孔中填充所述导电材料之时，所述导电材料同时填充所述栅极区接触孔。
4.如权利要求1或3所述的形成方法，其特征在于，所述硬掩膜层为单层结构或多层结构，所述硬掩膜层的材料包括氮化钛、氮化硼和氮化铝的其中一种或它们的任意组合，所述硬掩膜层的厚度范围为50埃～500埃。
5.如权利要求3所述的形成方法，其特征在于，在形成所述牺牲层之前，还包括：在所述介质层上从下到上依次形成氧化物层和含硅底部抗反射层。
6.如权利要求5所述的形成方法，其特征在于，沿所述开口蚀刻所述介质层时，采用等离子体刻蚀工艺依次蚀刻所述含硅底部抗反射层、所述氧化层和所述介质层。
7.如权利要求6所述的形成方法，其特征在于，蚀刻所述含硅底部抗反射层和所述氧化层的气体包括：C4F8、CF4、N2和Ar的混合等离子体；蚀刻所述介质层的气体包括：CF4、CO和N2的混合等离子体。
8.如权利要求5所述的形成方法，其特征在于，所述含硅底部抗反射层的厚度范围为500埃～5000埃；所述氧化物层的厚度范围为50埃～1000埃。
9.如权利要求3所述的形成方法，其特征在于，所述牺牲层的材料为有机材料，形成所述牺牲层的方法为旋涂工艺，去除所述牺牲层的方法为灰化工艺。
10.如权利要求9所述的形成方法，其特征在于，所述牺牲层的材料为纳米纤丝纤维素。
11.如权利要求1或3所述的形成方法，其特征在于，形成所述开口包括：
在所述硬掩膜层上从下到上依次形成底部抗反射层和图案化的光刻胶层；
以图案化的所述光刻胶层为掩模，依次蚀刻所述底部抗反射层和所述硬掩膜层，直至在所述硬掩膜层中形成所述开口；
去除所述光刻胶层和剩余的所述底部抗反射层。
12.如权利要求1或3所述的形成方法，其特征在于，形成所述开口包括：
在所述硬掩膜层上从下到上依次形成低温氧化物层、含硅底部抗反射层和图案化的无定型碳层；
以图案化的所述无定型碳层为掩模，依次蚀刻所述含硅底部抗反射层、所述低温氧化物层和所述硬掩膜层，直至在所述硬掩膜层中形成所述开口；
去除所述无定型碳层、剩余的所述含硅底部抗反射层和所述低温氧化物层。
13.如权利要求1或3所述的形成方法，其特征在于，所述栅极区的顶部和侧面形成有自对准掩膜。
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