CN103972285A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法。该半导体元件包含有一半导体基板、一栅极结构、至少一外延层、一层间介电层、至少一接触洞、至少一金属硅化物以及一含氟层。半导体基板，具有至少一栅极区域以及至少一邻近于栅极区域的源/漏漏极区域。栅极结构设置于半导体基板上的栅极区域内。外延层设置于半导体基板上的源/漏漏极区域内。层间介电层覆盖住半导体基板、栅极结构以及外延层。接触洞穿透层间介电层直至暴露出外延层。金属硅化物位于接触洞底部的外延层上。含氟层设置于外延层内或外延层上，且设置于金属硅化物层的外围。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，特别是涉及一种源/漏极区域内具有含氟层的半导体元件及其制作方法。
背景技术
随着集成电路(IC)的集成度越来越高，半导体元件的线宽与几何尺寸也步入次微米的物理尺寸。受限于材料本质，集成度的增加使得半导体层与外部接触金属的接面电阻相对提升。因此，目前仍需发展一种具有较低接面电阻的半导体元件，以满足业界的需求。
在现有的插塞结构制作，一般是利用自行对准硅金属化制作工艺(self-aligned silicide,salicide)，于主动区域与金属的接面形成金属硅化物，以降低其间的接面电阻。举例而言，可提供一半导体元件，例如金氧半场效晶体管元件(metal-oxide-semiconductor field effect transistor,MOSFET)，其设置于半导体基板之上。接着，顺向地沉积至少一金属薄层，使其完整地覆盖住半导体元件的全部表面。因此，至少一部分的金属薄层可以直接接触半导体元件的源/漏区域。继以施行一第一退火制作工艺，使得金属薄层内的金属元素可以扩散进入源/漏区域内或是使得源/漏区域内的硅原子扩散进入金属薄层内，而于金属薄层与源/漏区域的界面形成一金属硅化物层。于形成金属硅化物层之后，可移除残留的金属薄层，并接着施行一第二退火制作工艺，以降低金属硅化物层的电阻。接着于半导体元件上形成一层间介电层(interlayerdielectric,ILD)，并于层间介电层中蚀刻出多个接触洞，以分别曝露该些金属硅化物层。最后再于接触洞中形成阻障层/导电层，便完成一接触插塞结构。然而，在上述形成金属硅化物层的制作工艺中，金属元素不仅会扩散进入源/漏极区域，其也会横向扩散进入位于栅极结构下方的区域，因而在半导体元件内造成缺陷。由于金属扩散所产生的多种缺陷，例如管状缺陷(pipingdefects)以及突刺缺陷(spiking defects)，这些缺陷均会引发不必要的漏电流现象，因而降低了半导体元件的可靠度。
因此，尚需要一种改良式的半导体元件及其制作方法，以制备出具有可靠度较高的半导体元件，并可以避免源自于管状缺陷的漏电流现象。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法，以解决现有技术的半导体元件遭遇的问题。
为达上述目的，本发明提供一半导体元件。半导体元件包含有一半导体基板、一栅极结构、至少一外延层、一层间介电层、至少一接触洞、至少一金属硅化物以及一含氟层。半导体基板，具有至少一栅极区域以及至少一邻近于栅极区域的源/漏极区域。栅极结构设置于半导体基板上的栅极区域内。外延层设置于半导体基板上的源/漏极区域内。层间介电层覆盖住半导体基板、栅极结构以及外延层。接触洞穿透层间介电层直至暴露出外延层。金属硅化物位于接触洞底部的外延层上。含氟层设置于外延层内或外延层上，且设置于金属硅化物层的外围。
本发明还提供一半导体元件的制作方法。于初始阶段，提供一半导体基板，具有至少一栅极区域以及至少一邻近于栅极区域的源/漏极区域。接着，形成至少一外延层，设置于半导体基板上的源/漏极区域内。于外延层的一表面形成一含氟，并接着于栅极区域内形成一金属栅极结构。接着，形成一层间介电层，覆盖住半导体基板、外延层以及金属栅极结构。形成至少一接触洞于层间介电层内，其中接触洞穿透层间介电层并暴露出外延层。最后，形成至少一金属硅化物层，位于接触洞底部的外延层之上或之内，其中含氟层会位于金属硅化物层的外围。
附图说明
图1为根据本发明的第一实施例所绘制的制备半导体元件的简化流程图；
图2为根据本发明的第一实施例所绘制的制备半导体元件的剖面示意图；
图3为根据本发明的第一实施例所绘制的制备半导体元件的示意图；
图4为根据本发明的第一实施例绘示的是外延层表面具有含氟层的剖面示意图；
图5为根据本发明的第一实施例所绘示的半导体基板上覆盖有层间介电层的示意图，其中层间介电层内具有多个接触洞；
图6为根据本发明的第一实施例所绘示的金属硅化物层形成于接触洞内的结构剖面示意图；
图7为根据本发明的第一实施例所绘示的金属硅化物层形成于接触洞内的结构剖面示意图；
图8为根据本发明的第一实施例所绘示的导电接触层形成于接触洞内的结构剖面示意图；
图9为根据本发明的第二施例所绘示的制备半导体元件的简化流程图；
图10为根据本发明的第二实施例所绘制的外延层上覆盖有一氧化层的结构剖面示意图；
图11为根据本发明的第二实施例所绘制的外延层表面具有含氟层的结构剖面示意图；
图12为根据第一实施例所绘制的结构剖面示意图，其中导电接触层已形成于接触洞内；
图13为根据本发明的第三实施例所绘制的半导体元件的剖面示意图，其中半导体元件具有鳍状晶体管的结构。
符号说明
10 半导体基板 12 栅极区域
14 源/漏区域 16 栅极结构
18 外延层 20 栅极层(虚置栅极层)
22 介电层 24 第一间隙壁
26 第二间隙壁 28 掩模层
30 通道区域 40 含氟层
40a 含氟层 40b 含氟层
41 金属栅极结构 42 金属层
43 介电层 44 蚀刻停止层
46 层间介电层 48 接触洞
49 导电接触层 52 金属薄层
54 保护层 56 金属硅化物层
60 氧化层 62 蚀刻步骤
64 含氟层 70 鳍状半导体本体
71 绝缘层 H 高度差
100、102、104、106、108、 步骤
110、200、202、204、206、208、
210
具体实施方式
于下文中，加以陈述本发明的半导体元件结构及其制作方法的具体实施方式，以使本技术领域中具有通常技术者可据以实施本发明。该些具体实施方式可参考相对应的附图，使该些附图构成实施方式的一部分。虽然本发明的实施例公开如下，然而其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的精神和范畴内，当可作些许的更动与润饰。
请参考图1及图2。图1为根据本发明的第一实施例所绘制的制备半导体元件的简化流程图。图2为根据本发明的第一实施例所绘制的制备半导体元件的示意图。如图2所示，首先提供一半导体基板10，其上定义至少有二区域，例如至少一栅极区域12以及至少一源/漏极区域14。半导体基板10可以选自一硅基板或一绝缘层上覆硅(silicon-on-insulator,SOI)基板等。栅极结构16被设置于半导体基板10上的栅极区域12内，其可包含栅极层20、一掩模层28、一介电层22、一第一间隙壁24以及一第二间隙壁26。更精确来说，栅极层20可包含半导体材料，例如非掺杂多晶硅、具有N型掺质或P型掺质的多晶硅或非晶硅。值得注意的是，根据本实施例，栅极结构16较佳为一虚置栅极结构，因此栅极层20较佳为一虚置栅极层。也就是说，虚置栅极层20可以被金属或其他具有高导电度的材料所替代，但不限于此。掩模层28的组成可以包含二氧化硅、氮化硅、碳化硅或氮氧化硅等材料，其可以被设置于栅极层20的顶面，并用以定义栅极层20存在的区域。介电层22被设置于栅极层20以及半导体基板10之间。根据此实施例，介电层22较佳选自于具有高介电常数材料(high-K material)。进一步来说，本实施例的栅极结构16通过一前高介电常数介电层(high-K first)制作工艺。然而根据其他实施例，若栅极结构16采用后高介电常数介电层(high-K last)制作工艺，则介电层22在此阶段则仍会是氧化硅，而不会是高介电常数材料。上述的高介电常数材料较佳包含介电常数大约大于20的金属氧化物层，其可以是稀土金属氧化物层或镧系金属氧化物层，例如氧化铪(hafnium oxide,HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafniumsilicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanumoxide,La2O3)、铝酸镧(lanthanum aluminum oxide,LaAlO)、氧化钽(tantalumoxide,Ta2O5)、氧化锆(zirconium oxide,ZrO2)、硅酸锆氧化合物(zirconiumsilicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO)、氧化镱(yttrium oxide,Yb2O3)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)或钛酸钡锶(bariumstrontium titanate,BaxSr1-xTiO3,BST)，但不以上述为限。
仍参照图2并搭配参照图1。于施行步骤100之后，至少一外延层18会被形成于栅极层20的侧边。外延层18的目的在于对特定的区域施以适当的应力，例如伸张应力或是压缩应力。举例来说，如果外延层18形成于PMOS区域，则外延层18的组成较佳包含一硅锗成份(SiGe)，归因于硅锗的晶格常数大于半导体基板10内主体成份硅的晶格常数。通过这样的方式，包含有硅锗成份的外延层18便可以施加适当的压缩应力至位于PMOS区域内介电层22下方的通道区域30，使得通道区域30内的载流子迁移率得以提升。为了清楚起见，下文将详细描述含有硅锗成份的外延层18的制作工艺步骤。首先，在第一间隙壁24被形成于栅极层20的侧壁后，可接着施行一适当的蚀刻制作工艺，例如反应式离子蚀刻制作工艺(reactive ion etch,RIE)或其他蚀刻制作工艺，以于半导体基板10的表面蚀刻出至少一凹槽(图未示)。因此，一具有预定长度及/或宽度及/或深度的凹槽便可以形成于栅极层20的至少一侧。下一步，进行一外延成长制作工艺，例如一共流外延成长制作工艺（co-flow epitaxial growth process）、一循环选择性外延成长制作工艺（cyclicselective epitaxial growth process）或其他类似的外延制作工艺，使得外延硅锗层可以形成于相对的沟槽内。值得注意的是，在外延制作工艺结束后，主体成份为硅锗的外延层18的顶面通常会高于半导体基板10的表面。此外，为了满足特殊的制作工艺需求，主体成份为硅锗的外延层18可选择性地包含其他合适的外延层或元素，但不限于此。举例来说，外延层18由下至上可进一步包含外延硅、锗浓度相对低的至少一外延硅锗层、锗浓度相对高的至少一外延硅锗层以及一外延硅层等等。除此之外，外延层18的成长温度可介于摄氏600度(℃)至800℃，并通过通入二氯硅烷(Si2H2Cl2)、六氢化二硼(B2H6)、氯化氢(HCl)、氢(H2)，而形成包含有硼元素的外延层。
在栅极层20的侧边形成外延层18之后，可选择性地形成一第二间隙壁26，使其仅覆盖住部分的外延层18。在接续的步骤中，可以对暴露出于第二间隙壁26的外延层18进行适当的掺杂制作工艺，使得外延层18内形成扩散区(图未示)。在本实施例中，扩散区可以被视为是PMOS源/漏极区域14内的源/漏极。也就是说，本实施例中的扩散区主要位于外延层18之内。然而根据其他实施例，如果形成扩散区的时点优先于形成外延层18的时点，则此时扩散区主要会位于半导体基板10内，而非外延层18内。更具体来说，在形成凹槽以及成长外延层18之前，可以施行适当的离子注入制作工艺。通过这样的方式，扩散区便能位于半导体基板10的表面，并且位于外延层18的下半部。值得注意的是，为了降低短通道效应(short channel effect,SCE)，可以进一步设置一延伸扩散区，使其从各扩散区延伸至第一间隙壁24底部，但不限于此。
在第一实施例中，一双层间隙壁结构，亦即第一间隙壁24以及第二间隙壁26，会被形成于栅极层20的侧壁。然而，此双层间隙壁结构仅是本发明众多可实施态样的其中之一，并非用以限制本发明。举例来说，根据其他实施例，双层间隙壁结构可以被一多层间隙壁结构或单层间隙壁结构所替代。
请参照图3。图3为根据本发明的第一实施例所绘制的制备半导体元件的示意图。图2和图3的结构主要差异在于，图3内外延层18的组成较佳包含一晶格常数小于半导体基板10内主体成份硅的材料。在本实施例中，外延层18可以对特定的区域施以适当的伸张应力，至位于介电层22下方的通道区域30。较佳而言，外延层18形成于NMOS区域之内，且外延层18的组成较佳包含一硅磷成份(SiP)、硅碳成分(SiC)、磷掺杂硅碳成分等等。值得注意的是，可以通过原位(in-situ)成长制作工艺或是另外施与一掺杂制作工艺，使得外延层18内被掺杂有适当的掺质，但不限定于此。举例来说，当外延层18为一不含碳的硅磷层时(carbon-free SiP)，外延层18可通过一共流外延成长制作工艺（co-flow epitaxial growth process）、一循环选择性外延成长制作工艺（cyclic selective epitaxial growth process）或其他类似的外延制作工艺而被形成于半导体基板10上。在共流外延成长制作工艺或循环选择性外延成长制作工艺中，可以交替地将来源气体和蚀刻气体通入至半导体基板10，并重复性地至少进行两次。因此外延层18仅会形成于半导体基板10上栅极结构16的侧边，而不会形成于栅极结构16之上。如图3所示，外延层18会位于半导体基板10的表面，并被设置于两相邻栅极结构16之间。值得注意的是，如果在进行外延成长制作工艺之前，已有凹槽(图未示)存在于半导体基板10的表面，则外延层18可通过外延成长制作工艺填满凹槽且大致与半导体基板10的表面切齐。上述制作工艺中所通入的硅来源气体可包含二氯硅烷(Si2H2Cl2)、硅烷(SiH4)及其类似成分。而磷来源气体可以包含磷烷(PH3)及其类似成分。蚀刻气体则可以包含氯化氢(HCl)、氯气(Cl2)及其类似成分。
如图4所示并参照图1。图4绘示的是在施行步骤102之后，外延层表面具有含氟层的剖面示意图。在步骤102中，会施行至少一含氟离子注入制作工艺，使得含氟层形成于外延层之内及/或其表面。值得注意的是，由于图4所示的结构大致可对应图2所示的结构，因此外延层18较佳会包含硅锗层。然而，在不违背本发明的精神以及范畴之下，可修饰图4所示的结构，使其结构可对应于图3所示的结构。请继续参照图4。在此制作工艺阶段，含氟层40通过氟离子掺杂制作工艺而被形成于外延层18的表面，且较佳而言，含氟层40会沿着外延层18的表面分布。
在经过上述的氟离子注入制作工艺之后，可以依序形成一缓冲层，例如二氧化硅层，以及一蚀刻停止层，例如氮化硅层，以顺向性地覆盖住栅极电极16以及外延层。之后，形成一介电层(图未示)以覆盖住半导体基板10。绝缘层可以通过化学气相沉积或是类似制作工艺的氧化硅层(TEOS膜、PSG膜、BPSG膜、SOG膜或类似的材料)而形成。在形成介电层后，继以施行一平坦化制作工艺，例如一化学机械研磨制作工艺，以移除部分的介电层、蚀刻停止层、缓冲层以及掩模层28，直至暴露出栅极层20的表面。接着，进行步骤104，以形成高介电常数/金属栅极(HK/MG)结构。也就是说，可以通过一蚀刻制作工艺而将位于栅极结构16内的栅极层20加以移除，以形成一栅极沟槽(图未示)。值得注意的是，如果栅极结构16非属于一虚置栅极结构，则上述的移除制作工艺便不会被施行，使得栅极层20可留存于原先的区域。另一方面，如果上述的介电层22具有小于或等于二氧化硅或氮化硅的介电常数，则另一高介电常数层可被形成于介电层22之上，并位于栅极沟槽的侧壁以及底部。上述的高介电常数材料较佳包含介电常数大约大于20的金属氧化物层，其可以是稀土金属氧化物层或镧系金属氧化物层，例如氧化铪(hafnium oxide,HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminumoxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、铝酸镧(lanthanum aluminumoxide,LaAlO)、氧化钽(tantalum oxide,Ta2O5)、氧化锆(zirconium oxide,ZrO2)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconiumoxide,HfZrO)、氧化镱(yttrium oxide,Yb2O3)、锶铋钽氧化物(strontium bismuthtantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)或钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)，但不以上述为限。最后，一金属层(图未示)会填满栅极沟槽，以完成一金属栅极结构。值得注意的是，金属层以及介电层22之间可视需求而设置有多层的结构，例如功函数金属层、阻障层或粘着层，但不限定于此。较佳而言，金属层可以选自单一金属，例如铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钨钛(TiW)或是复合金属，例如Ti/TiN，但不限于此。
如图5及图1所示。图5是根据本发明的第一实施例所绘示的半导体基板上覆盖有层间介电层的示意图，其中层间介电层内具有多个接触洞。参照图1所示的流程图，在步骤104之后，接着进行步骤106，以形成具有接触洞，并覆盖住HK/MG结构的层间介电层。当步骤106完毕后，会形成如图5所示的结构。其详细步骤如下所述。首先，提供一具有多个金属栅极结构41、缓冲氧化层(图未示)、蚀刻停止层44以及介电层43的结构。各金属栅极结构41会包含至少一金属层42、一介电层22、一选择性高介电常数层、一第一间隙壁24以及一第二间隙壁26，但不限于此。接着，形成一层间介电层46以完全覆盖住介电层43以及金属栅极结构41。接着，可以选择性地进行一平坦化制作工艺，例如一化学机械研磨制作工艺或回蚀刻制作工艺，使得层间介电层46得以平坦化。最后，至少一接触洞48会被形成于层间介电层46内。根据本实施例，接触洞48可以依序贯穿层间介电层46、介电层43、蚀刻停止层44以及缓冲氧化层，直至暴露出个相应的外延层18。值得注意的是，在上述形成接触洞48的过程中，一定程度的外延层18可能会在蚀刻步骤中被移除。通过上述制作工艺，位于外延层18表面的含氟层40可以通过接触洞48而被暴露出。此外，各接触洞48的俯视外观可以是椭圆轮廓、棒状轮廓或是圆形轮廓。
如图6及图1所示。图6是根据本发明的第一实施例所绘示的在经过步骤108后，金属接触层形成于接触洞内的结构剖面示意图。为了清楚起见，下文将详加介绍制备图6结构的制作工艺步骤。首先，一金属薄层52会顺向性地被形成于各接触洞的侧壁以及底部50。举例来说，可以通过一物理气相沉积步骤或化学气相沉积步骤以形成金属薄层52，且其成分可选自镍(Ni)、钴(Co)、钛(Ti)、铂(Pt)、钨(W)和其合金所组成的群组。根据本实施例，金属薄层52较佳为镍(铂)合金，归因于其在多方面的优异特性，诸如低硅金属化制作工艺温度、较少硅损耗量、低电阻率以及较低的接触电阻值。接着，进行一第一退火制作工艺，其温度约介于200℃至700℃之间，使得位于金属薄层52内的金属元素可以热扩散进入位于其下方的外延层18。因此，可用于形成金属硅化物层56，例如硅化镍(NiSi)。为了进一步降低金属硅化物层56的片电阻，可以在第一退火制作工艺之后，先行移除金属薄层52并进行一第二退火制作工艺，使得高电阻硅化镍或富镍硅化镍转化成低电阻的硅化镍。值得注意的是，在进行第一退火制作工艺之前，可以先行于金属薄层52的表面覆盖一层保护层54，以防止金属薄层52被氧化。
仍参照图6，在形成金属硅化物层56之后，部分的外延层18会被金属硅化物层56所占据，且金属硅化物层56的顶面实质上会高于外延层18的顶面。值得注意的是，位于金属薄层52下方的部分含氟层可因因为金属硅化物层56的形成，而被包覆于金属硅化物层56内及/或被金属硅化物层56向下推至较深的深度。更精确来说，如图6所示，如果在金属硅化物层56的过程中，含氟层40a被向下推进，则位于金属硅化物层56周围的含氟层40b与金属硅化物层56底部的含氟层40a将会具有一高度差H。进一步来说，如果在形成接触洞48的过程移除了部分的含氟层40，则含氟层40b仅会位于金属硅化物层56侧边，而不会位于金属硅化物层56的下方。
进一步来说，根本发明的另一较佳实施例，本发明也可适用于仅部分外延层被暴露出相对应接触洞的情形。此结构绘示如图7所示。请参照图7，各接触洞48与相对应的外延层18有对准偏移误差，因此仅部分的外延层18会被暴露出于相对应的接触洞48。结果，在形成金属硅化物层56之后，含氟层40b不会完整环绕住金属硅化物层56。换言之，根据本实施例，含氟层仅会存在于金属硅化物层56的一侧，且部分的含氟层可存在于金属硅化物层56之内及/或之下。
根据图6以及图7所示，氟元素可以和外延层内的缺陷接触并能够修补这些缺陷。因此，本发明的一优点即在于位于金属薄层内的金属元素可以和含氟层内的氟元素反应，使得金属元素不再会横向扩散至通道区域内，因此管状缺陷便不再会产生。进一步来说，氟元素也可稳定金属硅化物而避免了镍金属团聚(agglomeration)的现象产生。
完成步骤108后，接着进行步骤110，以于各接触洞内形成一导电接触层，其结构可参考图8。举例来说，可以进行至少一沉积制作工艺，例如化学气相沉积制作工艺，以及一平坦化制作工艺，例如化学机械研磨制作工艺，使得各接触洞48内可填满具有高导电性的导电接触层49。此外，另可以形成例如阻障层及/或粘着层于各接触洞48的表面。上述的导电接触层49可包含钨(W)、铝(Al)、钛(Ti)、钽(Ta)、铌(Nb)、钼(Mo)、铜(Cu)、上述金属的合金或其他适合的导电物质。由于上述制作工艺为本领域技术人员所知悉，在此便不加赘述。
在下文中，将加以描述本发明的一第二实施例。且为了简结以及清楚起见，下文仅针对第一实施例以及第二实施例间的主要差异加以描述，且相同或相似的特征以相同的元件符号加以表示。
请参考图9，图9为根据本发明第二施例所绘示的制备半导体元件的简化流程图。首先，进行步骤200，以提供一具有外延层的半导体基板。亦即，其制作工艺大致类似于图1所示的步骤100。接着，参照图10及图11，并搭配参照图9。图10为根据本发明的第二实施例所绘制的外延层上被覆盖有一氧化层的结构剖面示意图。图11为根据本发明的第二实施例所绘制的外延层表面具有含氟层的结构剖面示意图。在步骤202中，一氧化层会被形成于外延层之上且会施行一含氟蚀刻制作工艺。其详细步骤如下文所述。首先，如图10所示，其结构大致类似于图2所示的结构。然而，其主要差异在于图10所示的结构进一步包含一氧化层60顺向性地覆盖住栅极结构16以及外延层18。氧化层60可以通过沉积制作工艺，例如化学气相沉积制作工艺或是其他合适的制作工艺，而形成。其中，上述氧化层60的厚度较佳介于3纳米(nanometer,nm)至5nm之间，但不限定于此。此外，根据本发明的另一较佳实施例，氧化层也可以通过热氧化制作工艺而形成。通过热氧化的方式，可使得氧化层60仅形成于外延层18的表面，而不会形成于栅极结构16的表面。
在接续的步骤中，如图11所示，可以进行一蚀刻步骤62以移除全部或部分的氧化层60。其中，蚀刻制作工艺所采用的至少一蚀刻剂会包含含氟分子，例如三氟化氮(NF3)、氟化铵（NH4F）或其类似物。值得注意是，由于蚀刻剂的特殊作用机制，一薄含氟层64会被形成于外延层18的表面，而不会被形成于栅极结构16的表面。接着，进行步骤204及206，以形成一高介电常数/金属栅极(HK/MG)结构和一具有多个接触洞的层间介电层。由于这些步骤大致类似于第一实施例所述的步骤104及106，为了简洁起见，在此便不加赘述。
请参照图12并搭配参照图9。图12是根据第一实施例所绘制施行步骤208后的结构剖面示意图，此时导电接触层已形成于接触洞之内。类似如图6中所示的结构，通过适当的程序步骤，例如沉积制作工艺或是退火制作工艺，一金属硅化物层56，例如硅化镍，可以被形成于外延层18之内。图12与图6的主要结构差异在于图6的含氟层并未位于金属硅化物层56的下方。此差异的起因可能是图12中的含氟层在形成接触洞48时被部分移除及/或含氟层被转化为金属硅化物层56的一部分。亦即，部分的含氟层可以被完全移除或位于金属硅化物层56内，而部分的含氟层64则会位于金属硅化物层的侧边。也就是说，根据本实施例，含氟层64环绕金属硅化物层56的侧边。然而，相似于图7所示的结构，本实施例的含氟层也可能因为对准误差之故，使其仅位于金属硅化物层的一侧。接着，在后续步骤会进行步骤210，以于各接触洞48内形成一导电接触层(图未示)，而形成类似如图8所绘示的结构。由于这些步骤类似于上述第一实施例所述的步骤，为了简结起见在此便不加赘述。
请参照图13，图13为根据本发明的第三实施例所绘制的半导体元件的剖面示意图，其中半导体元件具有鳍状晶体管的结构。在图13中，含氟层40a及40b形成于各外延层18之内，其中外延层18的组成可以是硅锗、硅磷或其他成份。然而，本实施例与上述各实施例的主要差别在于，本实施例的半导体元件具有一鳍状晶体管结构。更精确而言，半导体基板10具有一栅极区域12以及至少一源/漏极区域。一金属栅极结构41、外延层18以及鳍状半导体本体70会被设置于半导体基板10之上。一绝缘层71可进一步被设置于各外延层18和半导体基板10之间。金属栅极结构41会包含有一金属层42、一U型介电层22、一第一壁子24以及一第二间隙壁26，但不限定于此。具有多个接触洞48的层间介电层46会覆盖住金属栅极结构41以及外延层18。此外，各接触洞48可以被导电接触层49填满且各接触洞48的开口外观可以是椭圆轮廓、棒状轮廓或是圆形轮廓。值得注意的是，类似于图8及图12所示的结构，图13中的含氟层40a可以位于金属硅化物层56的下方，且部分的含氟层40b则会位于金属硅化物层56的侧边。亦即，根据本实施例，含氟层64可环绕金属硅化物层56的侧边。然而，类似图7所示的结构，本实施例的含氟层也可能因为对准误差之故，而仅位于金属硅化物层的一侧。同样地，因为含氟层40a及40b的存在，位于金属硅化物层56内的金属元素便不再会横向扩散进入通道区域内，而不会产生管状缺陷。此外，如果部分的含氟层40a在形成接触洞48的过程中被移除，则仅会有含氟层40b环绕金属硅化物层56的侧边，而没有含氟层40a的存在。
同样地，根据其他实施例，于鳍状晶体管结构的双层间隙壁结构(亦即，第一侧壁24及第二间隙壁26)可以被一多层间隙壁结构或单层间隙壁结构所替代，以满足特定产品的需求。此外，间隙壁不一定要接触外延层。且进一步来说，在NMOS或PMOS区域内的外延层可以具有任何合适的图案，且包含特定的组成(例如硅、硅锗、硅磷或其类似物)。此外，虽然图13仅绘示一条金属栅极结构41横跨过一鳍状半导体本体70，然而根据其他实施例，可以同时有多条金属栅极结构横跨过一鳍状半导体本体。举例来说，可能有两金属栅极结构横跨过一鳍状半导体本体。在这样的情况下，外延层会位于两相邻金属栅极结构之间或是位于各鳍状半导体本体的尾端。
综上所述，本发明提供了一种半导体元件及其制作方法。通过在外延层的表面形成一含氟层，含氟层可因而位于金属硅化物层的侧边及/或金属硅化物层的下方。因此，位于各接触洞下方的金属硅化物层便不再会横向扩散进入栅极结构下方或金属栅极结构下方的通道区域。因此，可以避免现有半导体元件内的管状缺陷以及凸刺缺陷的产生。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (24)

1.一种半导体元件，包含有:
半导体基板，具有至少一栅极区域以及至少一邻近于该栅极区域的源/漏极区域；
栅极结构，设置于该半导体基板上的该栅极区域内；
至少一外延层，设置于该半导体基板上的该源/漏极区域内；
层间介电层，覆盖住该半导体基板、该栅极结构以及该外延层；
至少一接触洞，穿透该层间介电层直至该外延层；
至少一金属硅化物，位于该接触洞底部的该外延层上；以及
含氟层，设置于该外延层内或该外延层上，且设置于该金属硅化物层的外围。
2.如权利要求1所述的半导体元件，其中该栅极结构为一金属栅极结构。
3.如权利要求2所述的半导体元件，其中该金属栅极结构还包含一金属栅极以及至少一设置于该金属栅极恻壁的间隙壁。
4.如权利要求3所述的半导体元件，其中该间隙壁具有一单层结构或多层结构。
5.如权利要求1所述的半导体元件，其中该含氟层进一步位于该金属硅化物层的底部。
6.如权利要求1所述的半导体元件，其中该含氟层的位置高于该金属硅化物的位置。
7.如权利要求1所述的半导体元件，其中该外延层的组成包含硅锗、硅磷、硅碳或磷掺杂的硅碳。
8.如权利要求1所述的半导体元件，其中该金属硅化物的组成包含硅化镍、硅化镍铂、硅化铂、硅化钴或硅化钨。
9.如权利要求1所述的半导体元件，其中该接触洞的截面为椭圆形、条状或圆形。
10.如权利要求1所述的半导体元件，其中该半导体元件为一鳍状场效晶体管(fin field effect transistor，finFET)。
11.如权利要求1所述的半导体元件，其中该含氟层围绕该金属硅化物层的侧边。
12.一种半导体元件的制作方法，包含有:
提供一半导体基板，具有至少一栅极区域以及至少一邻近于该栅极区域的源/漏极区域；
形成至少一外延层，设置于该半导体基板上的该源/漏极区域内；
于该外延层的一表面形成一含氟层；
在形成该含氟层之后，于该栅极区域内形成一金属栅极结构；
形成一层间介电层，覆盖住该半导体基板、该外延层以及该金属栅极结构；
形成至少一接触洞于该层间介电层内，其中该接触洞穿透该层间介电层并暴露出该外延层；以及
形成至少一金属硅化物层，位于该接触洞底部的该外延层之上或之内，其中该含氟层会位于该金属硅化物层的外围。
13.如权利要求12所述的半导体元件的制作方法，其中用以形成该含氟层的步骤包含一氟离子掺杂制作工艺。
14.如权利要求12所述的半导体元件的制作方法，其中形成该含氟层的步骤包含:
形成一氧化层，顺向性地覆盖住该外延层；以及
施行一蚀刻制作工艺以移除该氧化层，其中该蚀刻制作工艺的一蚀刻剂包含一含氟分子。
15.如权利要求14所述的半导体元件的制作方法，其中该蚀刻制作工艺可以移除全部或部分的该氧化层。
16.如权利要求12所述的半导体元件的制作方法，其中该含氟层进一步位于该金属硅化物层的底部。
17.如权利要求12所述的半导体元件的制作方法，其中该含氟层的位置高于该金属硅化物的位置。
18.如权利要求12所述的半导体元件的制作方法，其中该金属栅极结构还包含一金属栅极以及至少一设置于该金属栅极侧壁的间隙壁。
19.如权利要求18所述的半导体元件的制作方法，其中该间隙壁具有一单层结构或多层结构。
20.如权利要求12所述的半导体元件的制作方法，其中该外延层的组成包含硅锗、硅磷、硅碳或磷掺杂的硅碳。
21.如权利要求12所述的半导体元件的制作方法，其中该金属硅化物的组成包含硅化镍、硅化镍铂、硅化铂、硅化钴或硅化钨。
22.如权利要求12所述的半导体元件的制作方法，其中该接触洞的截面为椭圆形、条状或圆形。
23.如权利要求12所述的半导体元件的制作方法，其中该半导体元件为一鳍状场效晶体管。
24.如权利要求12所述的半导体元件的制作方法，其中该含氟层围绕该金属硅化物层的侧边。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990120A (zh) * 2015-02-17 2016-10-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN106024868A (zh) * 2015-03-27 2016-10-12 三星电子株式会社 半导体装置
CN107346739A (zh) * 2016-05-05 2017-11-14 联华电子股份有限公司 半导体元件及其制作方法
CN109786248A (zh) * 2017-11-13 2019-05-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6436783B1 (en) * 1999-09-17 2002-08-20 Nec Corporation Method of forming MOS transistor
CN1449002A (zh) * 2002-03-28 2003-10-15 华邦电子股份有限公司 金氧半晶体管的自对准硅化物的制备方法
CN1965403A (zh) * 2004-03-17 2007-05-16 德州仪器公司 集成电路金属硅化物方法
CN100517716C (zh) * 2006-02-24 2009-07-22 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6436783B1 (en) * 1999-09-17 2002-08-20 Nec Corporation Method of forming MOS transistor
CN1449002A (zh) * 2002-03-28 2003-10-15 华邦电子股份有限公司 金氧半晶体管的自对准硅化物的制备方法
CN1965403A (zh) * 2004-03-17 2007-05-16 德州仪器公司 集成电路金属硅化物方法
CN100517716C (zh) * 2006-02-24 2009-07-22 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990120A (zh) * 2015-02-17 2016-10-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105990120B (zh) * 2015-02-17 2019-12-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN106024868A (zh) * 2015-03-27 2016-10-12 三星电子株式会社 半导体装置
US10867997B2 (en) 2015-03-27 2020-12-15 Samsung Electronics Co., Ltd. Semiconductor device
CN106024868B (zh) * 2015-03-27 2021-04-13 三星电子株式会社 半导体装置
CN107346739A (zh) * 2016-05-05 2017-11-14 联华电子股份有限公司 半导体元件及其制作方法
CN109786248A (zh) * 2017-11-13 2019-05-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109786248B (zh) * 2017-11-13 2022-02-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

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