TWI574413B - 半導體元件及其製作方法 - Google Patents

Description

半導體元件及其製作方法

本發明係涉及一種半導體元件及其製作方法，特別是涉及一種源/汲極區域內具有含氟層的半導體元件及其製作方法。

隨著積體電路(IC)的積集度越來越高，半導體元件的線寬與幾何尺寸也步入次微米的物理尺寸。受限於材料本質，積集度的增加使得半導體層與外部接觸金屬的接面電阻相對提升。因此，目前仍需發展一種具有較低接面電阻之半導體元件，以滿足業界之需求。

在習知的插塞結構製作，一般是利用自行對準矽金屬化製程(self-aligned silicide,salicide)，於主動區域與金屬之接面形成金屬矽化物，以降低其間的接面電阻。舉例而言，可提供一半導體元件，例如金氧半場效電晶體元件(metal-oxide-semiconductor field effect transistor,MOSFET)，其係設置於半導體基板之上。接著，順向地沈積至少一金屬薄層，使其完整地覆蓋住半導體元件的全部表面。因此，至少一部分的金屬薄層可以直接接觸半導體元件之源/汲區域。繼以施行一第一退火製程，使得金屬薄層內的金屬元素可以擴散進入源/汲區域內或是使得源/汲區域內之矽原子擴散進入金屬薄層內，而於金屬薄層與源/汲區域之界面形成一金屬矽化物層。於形成金屬矽化物層之後，可移除殘留的金屬薄層，並接著施行一第二退火製程，以降低金屬矽化物層之電阻。 接著於半導體元件上形成一層間介電層(interlayer dielectric,ILD)，並於層間介電層中蝕刻出複數個接觸洞，以分別曝露該些金屬矽化物層。最後再於接觸洞中形成阻障層/導電層，便完成一接觸插塞結構。然而，在上述形成金屬矽化物層的製程中，金屬元素不僅會擴散進入源/汲極區域，其也會橫向擴散進入位於閘極結構下方之區域，因而在半導體元件內造成缺陷。由於金屬擴散所產生之多種缺陷，例如管狀缺陷(piping defects)以及突刺缺陷(spiking defects)，這些缺陷均會引發不必要之漏電流現象，因而降低了半導體元件之可靠度。

因此，尚需要一種改良式的半導體元件及其製作方 法，以製備出具有可靠度較高之半導體元件，並可以避免源自於管狀缺陷之漏電流現象。

為達到上述目的，本發明係提供一種半導體結構及其製作方法，俾以解決現有技術之半導體元件遭遇之問題。

根據本發明之一實施例，係提供一半導體元件。半導體元件包含有一半導體基板、一閘極結構、至少一磊晶層、一層間介電層、至少一接觸洞、至少一金屬矽化物以及一含氟層。半導體基板，具有至少一閘極區域以及至少一鄰近於閘極區域之源/汲極區域。閘極結構係設置於半導體基板上之閘極區域內。磊晶層係設置於半導體基板上之源/汲極區域內。層間介電層係覆蓋住半導體基板、閘極結構以及磊晶層。接觸洞係穿透層間介電層直至暴露出磊晶層。金屬矽化物係位於接觸洞底部之磊晶層上。含氟層係設置於磊晶層內或磊晶層上，且設置於 金屬矽化物層之外圍。

根據本發明之另一實施例，係提供一半導體元件之製 作方法。於初始階段，提供一半導體基板，具有至少一閘極區域以及至少一鄰近於閘極區域之源/汲極區域。接著，形成至少一磊晶層，設置於半導體基板上之源/汲極區域內。於磊晶層之一表面形成一含氟，並接著於閘極區域內形成一金屬閘極結構。接著，形成一層間介電層，覆蓋住半導體基板、磊晶層以及金屬閘極結構。形成至少一接觸洞於層間介電層內，其中接觸洞係穿透層間介電層並暴露出磊晶層。最後，形成至少一金屬矽化物層，位於接觸洞底部之磊晶層之上或之內，其中含氟層會位於金屬矽化物層之外圍。

10‧‧‧半導體基板

12‧‧‧閘極區域

14‧‧‧源/汲區域

16‧‧‧閘極結構

18‧‧‧磊晶層

20‧‧‧閘極層(虛置閘極層)

22‧‧‧介電層

24‧‧‧第一側壁子

26‧‧‧第二側壁子

28‧‧‧遮罩層

30‧‧‧通道區域

40‧‧‧含氟層

40a‧‧‧含氟層

40b‧‧‧含氟層

41‧‧‧金屬閘極結構

42‧‧‧金屬層

43‧‧‧介電層

44‧‧‧蝕刻停止層

46‧‧‧層間介電層

48‧‧‧接觸洞

49‧‧‧導電接觸層

52‧‧‧金屬薄層

54‧‧‧保護層

56‧‧‧金屬矽化物層

60‧‧‧氧化層

62‧‧‧蝕刻步驟

64‧‧‧含氟層

70‧‧‧鰭狀半導體本體

71‧‧‧絕緣層

H‧‧‧高度差

100、102、104、106、108、110、200、202、204、206、208、210‧‧‧步驟

第1圖係為根據本發明之第一實施例所繪製之製備半導體元件之簡化流程圖。

第2圖係為根據本發明之第一實施例所繪製之製備半導體元件之剖面示意圖。

第3圖係為根據本發明之第一實施例所繪製之製備半導體元件之示意圖。

第4圖係為根據本發明之第一實施例繪示的是磊晶層表面具有含氟層的剖面示意圖。

第5圖係為根據本發明之第一實施例所繪示之半導體基板上覆蓋有層間介電層之示意圖，其中層間介電層內具有複數個接觸洞。

第6圖係為根據本發明之第一實施例所繪示之金屬矽化物層形成於接觸洞內之結構剖面示意圖。

第7圖係為根據本發明之第一實施例所繪示之金屬矽化物層形成於接觸洞內之結構剖面示意圖。

第8圖係為根據本發明之第一實施例所繪示之導電接觸層形成於接觸洞內之結構剖面示意圖。

第9圖係為根據本發明之第二施例所繪示之製備半導體元件之簡化流程圖。

第10圖係為根據本發明之第二實施例所繪製之磊晶層上覆蓋有一氧化層之結構剖面示意圖。

第11圖係為根據本發明之第二實施例所繪製之磊晶層表面具有含氟層之結構剖面示意圖。

第12圖係為根據第一實施例所繪製之結構剖面示意圖，其中導電接觸層已形成於接觸洞內。

第13圖係為根據本發明之第三實施例所繪製之半導體元件之剖面示意圖，其中半導體元件具有鰭狀電晶體之結構。

於下文中，係加以陳述本發明之半導體元件結構及其製作方法之具體實施方式，俾使本技術領域中具有通常技術者可據以實施本發明。該些具體實施方式可參考相對應的圖式，使該些圖式構成實施方式之一部分。雖然本發明之實施例揭露如下，然而其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範疇內，當可作些許之更動與潤飾。

請參考第1圖及第2圖。第1圖係為根據本發明之第一實施例所繪製之製備半導體元件之簡化流程圖。第2圖係為根據本發明之第一實施例所繪製之製備半導體元件之示意圖。如第2圖所示，首 先提供一半導體基板10，其上定義至少有二區域，例如至少一閘極區域12以及至少一源/汲極區域14。半導體基板10可以選自一矽基板或一絕緣層上覆矽(silicon-on-insulator,SOI)基板等。閘極結構16係被設置於半導體基板10上之閘極區域12內，其可包含閘極層20、一遮罩層28、一介電層22、一第一側壁子24以及一第二側壁子26。更精確來說，閘極層20可包含半導體材料，例如非摻雜多晶矽、具有N型摻質或P型摻質之多晶矽或非晶矽。值得注意的是，根據本實施例，閘極結構16較佳係為一虛置閘極結構，因此閘極層20較佳係為一虛置閘極層。也就是說，虛置閘極層20可以被金屬或其他具有高導電度之材料所替代，但不限於此。遮罩層28之組成可以包含二氧化矽、氮化矽、碳化矽或氮氧化矽等材料，其可以被設置於閘極層20之頂面，並用以定義閘極層20存在之區域。介電層22係被設置於閘極層20以及半導體基板10之間。根據此實施例，介電層22較佳係選自於具有高介電常數材料(high-K material)。進一步來說，本實施例之閘極結構16係透過一前高介電常數介電層(high-K first)製程。然而根據其他實施例，若閘極結構16係採用後高介電常數介電層(high-K last)製程，則介電層22在此階段則仍會是氧化矽，而不會是高介電常數材料。上述之高介電常數材料較佳係包含介電常數大約大於20之金屬氧化物層，其可以是稀土金屬氧化物層或鑭系金屬氧化物層，例如氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、鋁酸鑭(lanthanum aluminum oxide,LaAlO)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化鋯(zirconium oxide,ZrO₂)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO)、氧化鐿(yttrium oxide,Yb₂O₃)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)或鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)，但不以上述為限。

仍參照第2圖並搭配參照第1圖。於施行步驟100之後，至少一磊晶層18會被形成於閘極層20之側邊。磊晶層18之目的在於對特定之區域施以適當之應力，例如伸張應力或是壓縮應力。舉例來說，如果磊晶層18形成於PMOS區域，則磊晶層18之組成較佳係包含一矽鍺成份(SiGe)，歸因於矽鍺之晶格常數係大於半導體基板10內主體成份矽之晶格常數。透過這樣的方式，包含有矽鍺成份之磊晶層18便可以施加適當之壓縮應力至位於PMOS區域內介電層22下方之通道區域30，使得通道區域30內的載子遷移率得以提昇。為了清楚起見，下文將詳細描述含有矽鍺成份之磊晶層18之製程步驟。首先，在第一側壁子24被形成於閘極層20之側壁後，可接著施行一適當之蝕刻製程，例如反應式離子蝕刻製程(reactive ion etch,RIE)或其他蝕刻製程，以於半導體基板10之表面蝕刻出至少一凹槽(圖未示)。因此，一具有預定長度及/或寬度及/或深度之凹槽便可以形成於閘極層20之至少一側。下一步，進行一磊晶成長製程，例如一共流磊晶成長製程(co-flow epitaxial growth process)、一循環選擇性磊晶成長製程(cyclic selective epitaxial growth process)或其他類似之磊晶製程，使得磊晶矽鍺層可以形成於相對之溝槽內。值得注意的是，在磊晶製程結束後，主體成份為矽鍺之磊晶層18之頂面通常會高於半導體基板10之表面。此外，為了滿足特殊的製程需求，主體成份為矽鍺之磊晶層18可選擇性地包含其他合適之磊晶層或元素，但不限於此。舉例 來說，磊晶層18由下至上可進一步包含磊晶矽、鍺濃度相對低之至少一磊晶矽鍺層、鍺濃度相對高之至少一磊晶矽鍺層以及一磊晶矽層等等。除此之外，磊晶層18的成長溫度可介於攝氏600度(℃)至800℃，並藉由通入二氯矽烷(Si₂H₂Cl₂)、六氫化二硼(B₂H₆)、氯化氫(HCl)、氫(H₂)，而形成包含有硼元素之磊晶層。

在閘極層20的側邊形成磊晶層18之後，可選擇性地 形成一第二側壁子26，使其僅覆蓋住部份之磊晶層18。在接續的步驟中，可以對暴露出於第二側壁子26的磊晶層18進行適當的摻雜製程，使得磊晶層18內形成擴散區(圖未示)。在本實施例中，擴散區可以被視為是PMOS源/汲極區域14內之源/汲極。也就是說，本實施例中的擴散區係主要位於磊晶層18之內。 然而根據其他實施例，如果形成擴散區之時點係優先於形成磊晶層18之時點，則此時擴散區主要會位於半導體基板10內，而非磊晶層18內。更具體來說，在形成凹槽以及成長磊晶層18之前，可以施行適當的離子佈植製程。透過這樣的方式，擴散區便能位於半導體基板10之表面，並且位於磊晶層18之下半部。值得注意的是，為了降低短通道效應(short channel effect,SCE)，可以進一步設置一延伸擴散區，使其從各擴散區延伸至第一側壁子24底部，但不限於此。

在第一實施例中，一雙層側壁子結構，亦即第一側壁 子24以及第二側壁子26，會被形成於閘極層20之側壁。然而，此雙層側壁子結構僅是本發明眾多可實施態樣之其中之一，並非用以限制本發明。舉例來說，根據其他實施例，雙層側壁子結構可以被一多層側壁子結構或單層側壁子結構所替代。

請參照第3圖。第3圖係為根據本發明之第一實施例 所繪製之製備半導體元件之示意圖。第2圖和第3圖之結構主要差異在於，第3圖內磊晶層18之組成較佳係包含一晶格常數小於半導體基板10內主體成份矽之材料。在本實施例中，磊晶層18可以對特定之區域施以適當之伸張應力，至位於介電層22下方之通道區域30。較佳而言，磊晶層18係形成於NMOS區域之內，且磊晶層18之組成較佳係包含一矽磷成份(SiP)、矽碳成分(SiC)、磷摻雜矽碳成分等等。值得注意的是，可以透過原位(in-situ)成長製程或是另外施與一摻雜製程，使得磊晶層18內被摻雜有適當之摻質，但不限定於此。舉例來說，當磊晶層18係為一不含碳之矽磷層時(carbon-free SiP)，磊晶層18可透過一共流磊晶成長製程(co-flow epitaxial growth process)、一循環選擇性磊晶成長製程(cyclic selective epitaxial growth process)或其他類似之磊晶製程而被形成於半導體基板10上。 在共流磊晶成長製程或循環選擇性磊晶成長製程中，可以交替地將來源氣體和蝕刻氣體通入至半導體基板10，並重複性地至少進行兩次。因此磊晶層18僅會形成於半導體基板10上閘極結構16之側邊，而不會形成於閘極結構16之上。如第3圖所示，磊晶層18會位於半導體基板10的表面，並被設置於兩相鄰閘極結構16之間。值得注意的是，如果在進行磊晶成長製程之前，已有凹槽(圖未示)存在於半導體基板10之表面，則磊晶層18可透過磊晶成長製程填滿凹槽且大致與半導體基板10之表面切齊。上述製程中所通入的矽來源氣體可包含二氯矽烷(Si₂H₂Cl₂)、矽烷(SiH₄)及其類似成分。而磷來源氣體可以包含磷烷(PH₃)及其類似成分。蝕刻氣體則可以包含氯化氫(HCl)、氯氣 (Cl₂)及其類似成分。

如第4圖所示並參照第1圖。第4圖繪示的是在施行 步驟102之後，磊晶層表面具有含氟層的剖面示意圖。在步驟102中，會施行至少一含氟離子佈植製程，使得含氟層形成於磊晶層之內及/或其表面。值得注意的是，由於第4圖所示之結構大致可對應第2圖所示之結構，因此磊晶層18較佳會包含矽鍺層。然而，在不違背本發明之精神以及範疇之下，可修飾第4圖所示之結構，使其結構可對應於第3圖所示之結構。請繼續參照第4圖。在此製程階段，含氟層40係透過氟離子摻雜製程而被形成於磊晶層18之表面，且較佳而言，含氟層40會沿著磊晶層18之表面分布。

在經過上述之氟離子佈植製程之後，可以依序形成一 緩衝層，例如二氧化矽層，以及一蝕刻停止層，例如氮化矽層，以順向性地覆蓋住閘極電極16以及磊晶層。之後，形成一介電層(圖未示)以覆蓋住半導體基板10。絕緣層可以透過化學氣相沈積或是類似製程之氧化矽層(TEOS膜、PSG膜、BPSG膜、SOG膜或類似之材料)而形成。在形成介電層後，繼以施行一平坦化製程，例如一化學機械研磨製程，以移除部分之介電層、蝕刻停止層、緩衝層以及遮罩層28，直至暴露出閘極層20之表面。 接著，進行步驟104，以形成高介電常數/金屬閘極(HK/MG)結構。也就是說，可以透過一蝕刻製程而將位於閘極結構16內之閘極層20加以移除，以形成一閘極溝渠(圖未示)。值得注意的是，如果閘極結構16非屬於一虛置閘極結構，則上述之移除製程便不會被施行，使得閘極層20可留存於原先之區域。另一方 面，如果上述之介電層22具有小於或等於二氧化矽或氮化矽之介電常數，則另一高介電常數層可被形成於介電層22之上，並位於閘極溝渠之側壁以及底部。上述之高介電常數材料較佳係包含介電常數大約大於20之金屬氧化物層，其可以是稀土金屬氧化物層或鑭系金屬氧化物層，例如氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、鋁酸鑭(lanthanum aluminum oxide,LaAlO)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化鋯(zirconium oxide,ZrO₂)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO)、氧化鐿(yttrium oxide,Yb₂O₃)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)或鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)，但不以上述為限。最後，一金屬層(圖未示)會填滿閘極溝渠，以完成一金屬閘極結構。值得注意的是，金屬層以及介電層22之間可視需求而設置有多層之結構，例如功函數金屬層、阻障層或黏著層，但不限定於此。 較佳而言，金屬層可以選自單一金屬，例如鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鎢鈦(TiW)或是複合金屬，例如Ti/TiN，但不限於此。

如第5圖及第1圖所示。第5圖是根據本發明之第一 實施例所繪示之半導體基板上覆蓋有層間介電層之示意圖，其中層間介電層內具有複數個接觸洞。參照第1圖所示之流程圖， 在步驟104之後，接著進行步驟106，以形成具有接觸洞，並覆蓋住HK/MG結構之層間介電層。當步驟106完畢後，會形成如第5圖所示之結構。其詳細步驟如下所述。首先，提供一具有多個金屬閘極結構41、緩衝氧化層(圖未示)、蝕刻停止層44以及介電層43之結構。各金屬閘極結構41會包含至少一金屬層42、一介電層22、一選擇性高介電常數層、一第一側壁子24以及一第二側壁子26，但不限於此。接著，形成一層間介電層46以完全覆蓋住介電層43以及金屬閘極結構41。接著，可以選擇性地進行一平坦化製程，例如一化學機械研磨製程或回蝕刻製程，使得層間介電層46得以平坦化。最後，至少一接觸洞48會被形成於層間介電層46內。根據本實施例，接觸洞48可以依序貫穿層間介電層46、介電層43、蝕刻停止層44以及緩衝氧化層，直至暴露出個相應之磊晶層18。值得注意的是，在上述形成接觸洞48之過程中，一定程度的磊晶層18可能會在蝕刻步驟中被移除。透過上述製程，位於磊晶層18表面之含氟層40可以透過接觸洞48而被暴露出。此外，各接觸洞48之俯視外觀可以是橢圓輪廓、棒狀輪廓或是圓形輪廓。

如第6圖及第1圖所示。第6圖是根據本發明之第一 實施例所繪示之在經過步驟108後，金屬接觸層形成於接觸洞內之結構剖面示意圖。為了清楚起見，下文將詳加介紹製備第6圖結構之製程步驟。首先，一金屬薄層52會順向性地被形成於各接觸洞的側壁以及底部50。舉例來說，可以透過一物理氣相沈積步驟或化學氣相沈積步驟以形成金屬薄層52，且其成分係可選自鎳(Ni)、鈷(Co)、鈦(Ti)、鉑(Pt)、鎢(W)和其合金所組成之群組。根據本實施例，金屬薄層52較佳係為鎳(鉑)合金，歸 因於其在多方面之優異特性，諸如低矽金屬化製程溫度、較少矽損耗量、低電阻率以及較低的接觸電阻值。接著，進行一第一退火製程，其溫度約介於200℃至700℃之間，使得位於金屬薄層52內的金屬元素可以熱擴散進入位於其下方之磊晶層18。 因此，可藉以形成金屬矽化物層56，例如矽化鎳(NiSi)。為了進一步降低金屬矽化物層56之片電阻，可以在第一退火製程之後，先行移除金屬薄層52並進行一第二退火製程，使得高電阻矽化鎳或富鎳矽化鎳轉化成低電阻之矽化鎳。值得注意的是，在進行第一退火製程之前，可以先行於金屬薄層52之表面覆蓋一層保護層54，以防止金屬薄層52被氧化。

仍參照第6圖，在形成金屬矽化物層56之後，部分之 磊晶層18會被金屬矽化物層56所佔據，且金屬矽化物層56之頂面實質上會高於磊晶層18之頂面。值得注意的是，位於金屬薄層52下方之部分含氟層可因因為金屬矽化物層56之形成，而被包覆於金屬矽化物層56內及/或被金屬矽化物層56向下推至較深之深度。更精確來說，如第6圖所示，如果在金屬矽化物層56的過程中，含氟層40a被向下推進，則位於金屬矽化物層56周圍之含氟層40b與金屬矽化物層56底部之含氟層40a將會具有一高度差H。進一步來說，如果在形成接觸洞48之過程移除了部份的含氟層40，則含氟層40b僅會位於金屬矽化物層56側邊，而不會位於金屬矽化物層56之下方。

進一步來說，根本發明之另一較佳實施例，本發明亦 可適用於僅部分磊晶層被暴露出相對應接觸洞之情形。此結構繪示如第7圖所示。請參照第7圖，各接觸洞48係與相對應之 磊晶層18有對準偏移誤差，因此僅部份之磊晶層18會被暴露出於相對應之接觸洞48。結果，在形成金屬矽化物層56之後，含氟層40b不會完整環繞住金屬矽化物層56。換言之，根據本實施例，含氟層僅會存在於金屬矽化物層56之一側，且部份之含氟層可存在於金屬矽化物層56之內及/或之下。

根據第6圖以及第7圖所示，氟元素可以和磊晶層內 的缺陷接觸並能夠修補這些缺陷。因此，本發明之一優點即在於位於金屬薄層內的金屬元素可以和含氟層內的氟元素反應，使得金屬元素不再會橫向擴散至通道區域內，因此管狀缺陷便不再會產生。進一步來說，氟元素亦可穩定金屬矽化物而避免了鎳金屬團聚(agglomeration)的現象產生。

完成步驟108後，接著進行步驟110，以於各接觸洞 內形成一導電接觸層，其結構可參考第8圖。舉例來說，可以進行至少一沈積製程，例如化學氣相沈積製程，以及一平坦化製程，例如化學機械研磨製程，使得各接觸洞48內可填滿具有高導電性之導電接觸層49。此外，另可以形成例如阻障層及/或黏著層於各接觸洞48之表面。上述之導電接觸層49可包含鎢(W)、鋁(Al)、鈦(Ti)、鉭(Ta)、鈮(Nb)、鉬(Mo)、銅(Cu)、上述金屬之合金或其他適合之導電物質。由於上述製程為本領域技術人員所知悉，在此便不加贅述。

在下文中，將加以描述本發明之一第二實施例。且為 了簡結以及清楚起見，下文僅針對第一實施例以及第二實施例間之主要差異加以描述，且相同或相似之特徵係以相同之元件 符號加以表示。

請參考第9圖，第9圖係為根據本發明第二施例所繪 示之製備半導體元件之簡化流程圖。首先，進行步驟200，以提供一具有磊晶層之半導體基板。亦即，其製程大致類似於第1圖所示之步驟100。接著，參照第10圖及第11圖，並搭配參照第9圖。第10圖係為根據本發明之第二實施例所繪製之磊晶層上被覆蓋有一氧化層之結構剖面示意圖。第11圖係為根據本發明之第二實施例所繪製之磊晶層表面具有含氟層之結構剖面示意圖。在步驟202中，一氧化層會被形成於磊晶層之上且會施行一含氟蝕刻製程。其詳細步驟如下文所述。首先，如第10圖所示，其結構大致類似於第2圖所示之結構。然而，其主要差異在於第10圖所示之結構進一步包含一氧化層60順向性地覆蓋住閘極結構16以及磊晶層18。氧化層60可以透過沈積製程，例如化學氣相沈積製程或是其他合適之製程，而形成。其中，上述氧化層60之厚度較佳係介於3奈米(nanometer,nm)至5nm之間，但不限定於此。此外，根據本發明之另一較佳實施例，氧化層亦可以透過熱氧化製程而形成。透過熱氧化之方式，可使得氧化層60僅形成於磊晶層18之表面，而不會形成於閘極結構16之表面。

在接續的步驟中，如第11圖所示，可以進行一蝕刻步 驟62以移除全部或部份之氧化層60。其中，蝕刻製程所採用之至少一蝕刻劑會包含含氟分子，例如三氟化氮(NF₃)、氟化銨(NH₄F)或其類似物。值得注意是，由於蝕刻劑的特殊作用機制，一薄含氟層64會被形成於磊晶層18之表面，而不會被形 成於閘極結構16之表面。接著，進行步驟204及206，以形成一高介電常數/金屬閘極(HK/MG)結構和一具有複數個接觸洞之層間介電層。由於這些步驟大致類似於第一實施例所述之步驟104及106，為了簡潔起見，在此便不加贅述。

請參照第12圖並搭配參照第9圖。第12圖是根據第 一實施例所繪製施行步驟208後之結構剖面示意圖，此時導電接觸層已形成於接觸洞之內。類似如第6圖中所示之結構，透過適當之程序步驟，例如沈積製程或是退火製程，一金屬矽化物層56，例如矽化鎳，可以被形成於磊晶層18之內。第12圖與第6圖之主要結構差異在於第6圖之含氟層並未位於金屬矽化物層56之下方。此差異之起因可能是第12圖中的含氟層在形成接觸洞48時被部份移除及/或含氟層被轉化為金屬矽化物層56之一部分。亦即，部份之含氟層可以被完全移除或位於金屬矽化物層56內，而部份之含氟層64則會位於金屬矽化物層之側邊。也就是說，根據本實施例，含氟層64係環繞金屬矽化物層56之側邊。然而，相似於第7圖所示之結構，本實施例之含氟層也可能因為對準誤差之故，使其僅位於金屬矽化物層之一側。接著，在後續步驟會進行步驟210，以於各接觸洞48內形成一導電接觸層(圖未示)，而形成類似如第8圖所繪示之結構。由於這些步驟類似於上述第一實施例所述之步驟，為了簡結起見在此便不加贅述。

請參照第13圖，第13圖係為根據本發明之第三實施 例所繪製之半導體元件之剖面示意圖，其中半導體元件具有鰭狀電晶體之結構。在第13圖中，含氟層40a及40b係形成於各 磊晶層18之內，其中磊晶層18之組成可以是矽鍺、矽磷或其他成份。然而，本實施例與上述各實施例之主要差別在於，本實施例之半導體元件係具有一鰭狀電晶體結構。更精確而言，半導體基板10具有一閘極區域12以及至少一源/汲極區域。一金屬閘極結構41、磊晶層18以及鰭狀半導體本體70會被設置於半導體基板10之上。一絕緣層71可進一步被設置於各磊晶層18和半導體基板10之間。金屬閘極結構41會包含有一金屬層42、一U型介電層22、一第一壁子24以及一第二側壁子26，但不限定於此。具有複數個接觸洞48之層間介電層46會覆蓋住金屬閘極結構41以及磊晶層18。此外，各接觸洞48可以被導電接觸層49填滿且各接觸洞48之開口外觀可以是橢圓輪廓、棒狀輪廓或是圓形輪廓。值得注意的是，類似於第8圖及第12圖所示之結構，第13圖中之含氟層40a可以位於金屬矽化物層56之下方，且部份之含氟層40b則會位於金屬矽化物層56之側邊。亦即，根據本實施例，含氟層64可環繞金屬矽化物層56之側邊。然而，類似第7圖所示之結構，本實施例之含氟層也可能因為對準誤差之故，而僅位於金屬矽化物層之一側。 同樣地，因為含氟層40a及40b之存在，位於金屬矽化物層56內之金屬元素便不再會橫向擴散進入通道區域內，而不會產生管狀缺陷。此外，如果部份之含氟層40a在形成接觸洞48之過程中被移除，則僅會有含氟層40b環繞金屬矽化物層56之側邊，而沒有含氟層40a之存在。

同樣地，根據其他實施例，於鰭狀電晶體結構之雙層 側壁子結構(亦即，第一側壁24及第二側壁子26)可以被一多層側壁子結構或單層側壁子結構所替代，以滿足特定產品之需 求。此外，側壁子不一定要接觸磊晶層。且進一步來說，在NMOS或PMOS區域內之磊晶層可以具有任何合適之圖案，且包含特定之組成(例如矽、矽鍺、矽磷或其類似物)。此外，雖然第13圖僅繪示一條金屬閘極結構41橫跨過一鰭狀半導體本體70，然而根據其他實施例，可以同時有多條金屬閘極結構橫跨過一鰭狀半導體本體。舉例來說，可能有兩金屬閘極結構橫跨過一鰭狀半導體本體。在這樣之情況下，磊晶層會位於兩相鄰金屬閘極結構之間或是位於各鰭狀半導體本體之尾端。

綜上所述，本發明提供了一種半導體元件及其製作方 法。透過在磊晶層之表面形成一含氟層，含氟層可因而位於金屬矽化物層之側邊及/或金屬矽化物層之下方。因此，位於各接觸洞下方之金屬矽化物層便不再會橫向擴散進入閘極結構下方或金屬閘極結構下方之通道區域。因此，可以避免現有半導體元件內之管狀缺陷以及凸刺缺陷之產生。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧半導體基板

12‧‧‧閘極區域

14‧‧‧源/汲區域

18‧‧‧磊晶層

22‧‧‧介電層

24‧‧‧第一側壁子

26‧‧‧第二側壁子

30‧‧‧通道區域

40a‧‧‧含氟層

40b‧‧‧含氟層

41‧‧‧金屬閘極結構

42‧‧‧金屬層

43‧‧‧介電層

44‧‧‧蝕刻停止層

46‧‧‧層間介電層

48‧‧‧接觸洞

49‧‧‧導電接觸層

56‧‧‧金屬矽化物層

H‧‧‧高度差

Claims (24)

1. 一種半導體元件，包含有：一半導體基板，具有至少一閘極區域以及至少一鄰近於該閘極區域之源/汲極區域；一閘極結構，設置於該半導體基板上之該閘極區域內；至少一磊晶層，設置於該半導體基板上之該源/汲極區域內；一層間介電層，覆蓋住該半導體基板、該閘極結構以及該磊晶層；至少一接觸洞，穿透該層間介電層直至該磊晶層；至少一金屬矽化物，位於該接觸洞底部之該磊晶層上；一含氟層，設置於該磊晶層內或該磊晶層上，且設置於該金屬矽化物層之外圍，其中該閘極結構的頂面未被該含氟層所覆蓋；以及一蝕刻停止層，設置於該含氟層上。
2. 如申請專利範圍第1項所述之半導體元件，其中該閘極結構係為一金屬閘極結構。
3. 如申請專利範圍第2項所述之半導體元件，其中該金屬閘極結構更包含一金屬閘極以及至少一設置於該金屬閘極側壁之側壁子。
4. 如申請專利範圍第3項所述之半導體元件，其中該側壁子係具有一單層結構或多層結構。
5. 如申請專利範圍第1項所述之半導體元件，其中該含氟層係進一步位於該金屬矽化物層之底部。
6. 如申請專利範圍第1項所述之半導體元件，其中該含氟層之位置係高於該金屬矽化物之位置。
7. 如申請專利範圍第1項所述之半導體元件，其中該磊晶層之組成包含矽鍺、矽磷、矽碳或磷摻雜之矽碳。
8. 如申請專利範圍第1項所述之半導體元件，其中該金屬矽化物之組成包含矽化鎳、矽化鎳鉑、矽化鉑、矽化鈷或矽化鎢。
9. 如申請專利範圍第1項所述之半導體元件，其中該接觸洞之截面係為橢圓形、條狀或圓形。
10. 如申請專利範圍第1項所述之半導體元件，其中該半導體元件係為一鰭狀場效電晶體(fin field effect transistor,finFET)。
11. 如申請專利範圍第1項所述之半導體元件，其中該含氟層係圍繞該金屬矽化物層之側邊。
12. 一種半導體元件之製作方法，包含有：提供一半導體基板，具有至少一閘極區域以及至少一鄰近於該閘極區域之源/汲極區域；形成至少一磊晶層，設置於該半導體基板上之該源/汲極區域內；於該磊晶層之一表面形成一含氟層，在形成該含氟層期間該閘極區域未被該含氟層所覆蓋；在形成該含氟層之後，於該閘極區域內形成一金屬閘極結構；形成一層間介電層，覆蓋住該半導體基板、該磊晶層以及該金 屬閘極結構；形成至少一接觸洞於該層間介電層內，其中該接觸洞係穿透該層間介電層並暴露出該磊晶層；以及形成至少一金屬矽化物層，位於該接觸洞底部之該磊晶層之上或之內，其中該含氟層會位於該金屬矽化物層之外圍。
13. 如申請專利範圍第12項所述之半導體元件之製作方法，其中用以形成該含氟層之步驟包含一氟離子摻雜製程。
14. 如申請專利範圍第12項所述之半導體元件之製作方法，其中形成該含氟層之步驟包含：形成一氧化層，順向性地覆蓋住該磊晶層；以及施行一蝕刻製程以移除該氧化層，其中該蝕刻製程之一蝕刻劑包含一含氟分子。
15. 如申請專利範圍第14項所述之半導體元件之製作方法，其中該蝕刻製程可以移除全部或部分之該氧化層。
16. 如申請專利範圍第12項所述之半導體元件之製作方法，其中該含氟層係進一步位於該金屬矽化物層之底部。
17. 如申請專利範圍第12項所述之半導體元件之製作方法，其中該含氟層之位置係高於該金屬矽化物之位置。
18. 如申請專利範圍第12項所述之半導體元件之製作方法，其中該金屬閘極結構更包含一金屬閘極以及至少一設置於該金屬閘極側壁之側壁子。
19. 如申請專利範圍第18項所述之半導體元件之製作方法，其中該側壁子係具有一單層結構或多層結構。
20. 如申請專利範圍第12項所述之半導體元件之製作方法，其中該磊晶層之組成包含矽鍺、矽磷、矽碳或磷摻雜之矽碳。
21. 如申請專利範圍第12項所述之半導體元件之製作方法，其中該金屬矽化物之組成包含矽化鎳、矽化鎳鉑、矽化鉑、矽化鈷或矽化鎢。
22. 如申請專利範圍第12項所述之半導體元件之製作方法，其中該接觸洞之截面係為橢圓形、條狀或圓形。
23. 如申請專利範圍第12項所述之半導體元件之製作方法，其中該半導體元件係為一鰭狀場效電晶體。
24. 如申請專利範圍第12項所述之半導體元件之製作方法，其中該含氟層係圍繞該金屬矽化物層之側邊。