KR102610582B1 - 알루미늄을 함유하지 않는 일함수 층을 갖는 nfet 및 이를 형성하는 방법 - Google Patents

알루미늄을 함유하지 않는 일함수 층을 갖는 nfet 및 이를 형성하는 방법 Download PDF

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Abstract

방법은 반도체 영역 위에 더미 게이트 스택을 형성하는 단계, 더미 게이트 스택의 측면 상에 소스/드레인 영역을 형성하는 단계, 더미 게이트 스택을 제거하여 트렌치를 형성하는 단계, 트렌치 내로 연장하는 게이트 유전체 층을 성막하는 단계, 게이트 유전체 층 위에 금속 함유 층을 성막하는 단계, 및 금속 함유 층 상에 실리콘 함유 층을 성막하는 단계를 포함한다. 금속 함유 층 및 실리콘 함유 층은 조합하여 일함수 층으로 작용한다. 실리콘 함유 층, 금속 함유 층 및 게이트 유전체 층의 과잉 부분을 제거하면서, 실리콘 함유 층, 금속 함유 층 및 게이트 유전체 층이 게이트 스택을 형성하도록 평탄화 프로세스가 수행된다.

Description

알루미늄을 함유하지 않는 일함수 층을 갖는 NFET 및 이를 형성하는 방법{NFET WITH ALUMINUM-FREE WORK-FUNCTION LAYER AND METHOD FORMING SAME}
우선권 주장 및 상호참조
본 출원은 다음의 가출원 미국 특허 출원: 2021년 7월 15일에 출원된 "New NFET Work-Function Metal Material (TiN+Si)"이라는 명칭의 출원 번호 63/222,023 및 2022년 1월 5일에 출원된 "NFET Work-Function Metal Material (TiN+Si), and Method of WFM TiN+Si insitu Glue layer for Nanosheet Rg Reduction"이라는 명칭의 출원 번호 63/266,426에 우선권을 주장하며, 이 출원은 여기에 참조로 통합된다.
반도체 디바이스는 개인용 컴퓨터, 셀 폰, 디지털 카메라 및 기타 전자 기기와 같은 다양한 전자 응용물에 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연 층 또는 유전체 층, 도전성 층 및 반도체 재료 층을 순차적으로 성막하고 리소그래피를 사용하여 다양한 재료 층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 계속적인 감소를 통해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 계속 향상시키고, 이는 주어진 칩 면적에 더 많은 컴포넌트를 집적할 수 있게 한다. 그러나, 최소 피처 크기가 축소됨에 따라, 해결해야 할 추가의 과제들이 발생한다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 17c, 도 17d, 도 17e, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b 및 도 19c는 일부 실시예에 따른 게이트 올라운드(GAA) 트랜지스터의 형성에서의 다양한 중간 단계 도면을 예시한다.
도 20 및 도 21은 일부 실시예에 따른 게이트 스택의 여러 요소의 원자 백분율의 분포를 예시한다.
도 22는 일부 실시예에 따른 복수의 층의 인시튜 성막 프로세스를 수행하기 위한 생산 툴을 예시한다.
도 23은 일부 실시예에 따른 엑스-시튜 성막 샘플 및 인-시튜 성막 샘플의 X선 광전자 분광법(XPS 분광법) 결과를 예시한다.
도 24는 일부 실시예에 따른 GAA 트랜지스터를 형성하기 위한 프로세스 흐름을 예시한다.
아래의 개시는 본 발명의 여러 피처들을 구현하는 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함 및 명료함을 위한 것이고 그자체가 논의된 다양한 실시예 및/또는 구성들 사이의 관계를 나타내지는 않는다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
알루미늄을 함유하지 않는 일함수 층을 갖는 대체 게이트 스택을 형성하는 방법 및 대응하는 트랜지스터의 구조물이 제공된다. 일부 실시예에 따르면, 대체 게이트 스택은 알루미늄을 함유하지 않는 금속 함유 층, 및 알루미늄을 함유하지 않는 금속 함유 층 위의 실리콘 층을 포함하는 알루미늄을 함유하지 않는 일함수 층을 포함한다. 실리콘은 알루미늄을 함유하지 않는 금속 함유 층의 일함수를 감소시킬 수 있다. 알루미늄은 결과의 게이트 스택의 신뢰성을 저하시킬 수 있으므로, 알루미늄을 함유하지 않는 일함수 층을 형성함으로써, 게이트 스택의 신뢰성이 향상된다. 본 개시의 설명에서, 본 발명의 개념을 설명하기 위해 n형 게이트 올어라운드(Gate All-Around; GAA) 트랜지스터가 논의된다. 본 개시의 실시예는 핀 전계 효과 트랜지스터(Fin Field-Effect Transistors; FinFET), 평면형 트랜지스터 등과 같은 다른 유형의 트랜지스터에 또한 적용될 수 있다. 본 명세서에 논의된 실시예는 본 개시의 주제를 제조 또는 사용할 수 있도록 하는 예를 제공하기 위한 것이며, 당업자는 상이한 실시예의 고려된 범위 내에서 있으면서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하기 위해 사용된다. 방법 실시예는 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 17c, 도 17d, 도 17e, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b 및 도 19c는 본 개시의 일부 실시예에 따른 GAA 트랜지스터의 형성에서의 다양한 중간 단계 도면을 예시한다. 대응하는 프로세스가 도 24에 도시된 프로세스 흐름에 또한 개략적으로 반영된다.
도 1을 참조하면, 웨이퍼(10)의 사시도가 도시되어 있다. 웨이퍼(10)는 기판(20) 상의 다층 스택(22)을 포함하는 다층 구조물을 포함한다. 일부 실시예에 따르면, 기판(20)은 실리콘 기판, 실리콘 게르마늄(SiGe) 기판 등일 수 있는 반도체 기판이지만, 절연체 상의 반도체(semiconductor-on-insulator; SOI), 스트레인드(strained) SOI, 절연체 상의 실리콘 게르마늄 등과 같은 다른 기판 및/또는 구조물이 사용될 수 있다. 기판(20)은 p형 반도체로서 도핑될 수 있지만, 다른 실시예에서는 n형 반도체로서 도핑될 수 있다.
일부 실시예에 따르면, 다층 스택(22)은 교호하는 재료를 성막하기 위한 일련의 성막 프로세스를 통해 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(202)로서 예시된다. 일부 실시예에 따르면, 다층 스택(22)은 제 1 반도체 재료로 형성된 제 1 층(22A) 및 제 1 반도체 재료와는 상이한 제 2 반도체 재료로 형성된 제 2 층(22B)을 포함한다.
일부 실시예에 따르면, 제 1 층(22A)의 제 1 반도체 재료는 SiGe, Ge, Si, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 등으로 형성되거나 이를 포함한다. 일부 실시예에 따르면, 제 1 층(22A)(예를 들어, SiGe)의 성막은 에피택시 성장을 통해 이루어지며, 대응하는 성막 방법은 기상 에피택시(Vapor-Phase Epitaxy; VPE), 분자 빔 에피택시(Molecular Beam Epitaxy; MBE), 화학적 기상 증착(Chemical Vapor deposition; CVD), 저압 CVD(Low Pressure CVD; LPCVD), 원자층 성막(Atomic Layer Deposition; ALD), 초고진공 CVD(Ultra High Vacuum CVD; UHVCVD), 감압 CVD(Reduced Pressure CVD (RPCVD) 등일 수 있다. 일부 실시예에 따르면, 제 1 층(22A)은 약 30 Å 내지 약 300 Å 범위 내의 제 1 두께로 형성된다. 그러나, 실시예의 범위 내에서 유지하면서 임의의 적절한 두께가 이용될 수 있다.
일단 제 1 층(22A)이 기판(20) 위에 성막되면, 제 2 층(22B)이 제 1 층(22A) 위에 성막된다. 일부 실시예에 따르면, 제 2 층(22B)은 Si, SiGe, Ge, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 이들의 조합 등과 같은 제 2 반도체 재료로 형성되거나 이를 포함하며, 제 2 반도체 재료는 제 1 층(22A)의 제 1 반도체 재료와는 상이하다. 예를 들어, 제 1 층(22A)이 실리콘 게르마늄인 일부 실시예에 따르면 제 2 층(22B)은 실리콘으로 형성될 수 있고, 그 반대도 마찬가지이다. 재료의 임의의 적절한 조합이 제 1 층(22A) 및 제 2 층(22B)에 대해 이용될 수 있다는 것이 이해된다.
일부 실시예에 따르면, 제 2 층(22B)은 제 1 층(22A)을 형성하는데 사용되는 것과 유사한 성막 기술을 사용하여 제 1 층(22A) 상에 에피택셜 성장된다. 일부 실시예에 따르면, 제 2 층(22B)은 제 1 층(22A)의 두께와 유사한 두께로 형성된다. 제 2 층(22B)은 제 1 층(22A)과는 상이한 두께로 또한 형성될 수 있다. 일부 실시예들에 따르면, 제 2 층(22B)은 예를 들어 약 10 Å 내지 약 500 Å 범위 내의 제 2 두께로 형성될 수 있다.
제 2 층(22B)이 제 1 층(22A) 위에 형성되면, 다층 스택(22)의 원하는 최상단 층이 형성될 때까지 다층 스택(22)에서 나머지 층을 형성하기 위해 성막 프로세스가 반복된다. 일부 실시예에 따르면, 제 1 층(22A)은 서로 동일하거나 유사한 두께를 갖고, 제 2 층(22B)은 서로 동일하거나 유사한 두께를 갖는다. 제 1 층(22A)은 또한 제 2 층(22B)의 두께와 동일한 두께 또는 상이한 두께를 가질 수 있다. 일부 실시예에 따르면, 제 1 층(22A)은 후속 프로세스에서 제거되고, 대안적으로 설명 전체에서 희생 층(22A)으로 지칭된다. 대안적인 실시예에 따르면, 제 2 층(22B)은 희생적이며 후속 프로세스에서 제거된다.
일부 실시예에 따르면, 다층 스택(22) 위에 일부 패드 산화물 층(들) 및 하드 마스크 층(들)(도시되지 않음)이 형성되어 있다. 이들 층은 패터닝되고 다층 스택(22)의 후속 패터닝에 사용된다.
도 2를 참조하면, 다층 스택(22) 및 하부 기판(20)의 일부분이 에칭 프로세스(들)에서 패터닝되어, 트렌치(23)가 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(204)로서 예시된다. 트렌치(23)는 기판(20) 내로 연장된다. 다층 스택의 나머지 부분은 이하에서 다층 스택(22')으로 지칭된다. 다층 스택(22')의 아래에, 기판(20)의 일부 부분이 남아 있고, 이하에서 기판 스트립(20')으로 지칭된다. 다층 스택(22')은 반도체 층(22A 및 22B)을 포함한다. 이하에서 반도체 층(22A)은 대안적으로 희생 층으로 지칭되고, 반도체 층(22B)은 대안적으로 나노구조물로 지칭된다. 다층 스택(22')의 부분 및 하부 기판 스트립(20')은 총괄적으로 반도체 스트립(24)으로 지칭된다.
상기 예시된 실시예에서, GAA 트랜지스터 구조물은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 구조물은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자체 정렬 프로세스를 결합하여 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있게 합니다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자체 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 형성된다. 그 후, 희생층은 제거되고, 나머지 스페이서는 GAA 구조물을 패터닝하기 위해 사용될 수 있다.
도 3은 설명 전반에 걸쳐 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역으로 또한 지칭되는 격리 영역(26)의 형성을 예시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(206)로서 예시된다. STI 영역(26)은 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(도시되지 않음)을 포함할 수 있다. 라이너 산화물은 또한 예를 들어 ALD, 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), CVD 등을 사용하여 형성되는 성막된 실리콘 산화물 층일 수 있다. STI 영역(26)은 또한 라이너 산화물 위의 유전체 재료를 포함할 수 있고, 유전체 재료는 유동성 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀-온 코팅, HDPCVD 등을 사용하여 형성될 수 있다. 그 후, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행되어 유전체 재료의 상단 표면을 레벨링할 수 있고, 유전체 재료의 나머지 부분은 STI 영역(26)이다.
그 후, STI 영역(26)은 리세스되어 반도체 스트립(24)의 상단 부분이 STI 영역(26)의 나머지 부분의 상단 표면(26T)보다 높게 돌출되어 돌출 핀(28)을 형성한다. 돌출 핀(28)은 다층 스택(22') 및 기판 스트립(20')의 상단 부분을 포함한다. STI 영역(26)의 리세스는 건식 에칭 프로세스를 통해 수행될 수 있으며, 여기서 예를 들어, NF3 및 NH3가 에칭 가스로 사용된다. 에칭 프로세스 동안, 플라즈마가 발생될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시예에 따르면, STI 영역(26)의 리세스는 습식 에칭 프로세스를 통해 수행된다. 에칭 화학물은 예를 들어 HF를 포함할 수 있다.
도 4를 참조하면, 더미 게이트 스택(30) 및 게이트 스페이서(38)는 (돌출) 핀(28)의 상단 표면 및 측벽 상에 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(208)로서 예시된다. 더미 게이트 스택(30)은 더미 게이트 유전체(32) 및 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 유전체(32)는 돌출 핀(28)의 표면 부분을 산화하여 산화물 층을 형성함으로써, 또는 실리콘 산화물 층과 같은 유전체 층을 성막함으로써 형성될 수 있다. 더미 게이트 전극(34)은 예를 들어 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수 있고, 비정질 탄소와 같은 다른 재료가 또한 사용될 수 있다. 각각의 더미 게이트 스택(30)은 더미 게이트 전극(34) 위의 하나(또는 복수)의 하드 마스크 층(36)을 또한 포함할 수 있다. 하드 마스크 층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산탄질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(30)은 단일 하나 또는 복수의 돌출 핀(28) 및 돌출 핀(28) 사이의 STI 영역(26) 위를 가로지를 수 있다. 더미 게이트 스택(30)은 또한 돌출 핀(28)의 길이 방향에 수직인 길이 방향을 갖는다. 더미 게이트 스택(30)의 형성은 더미 게이트 유전체 층을 형성하는 것, 더미 게이트 유전체 층 위에 더미 게이트 전극 층을 성막하는 것, 하나 이상의 하드 마스크층을 성막하는 것, 그 후 패터링 프로세스(들)를 통해 형성된 층을 패터닝하는 것을 포함한다.
그 다음, 더미 게이트 스택(30)의 측벽 상에 게이트 스페이서(38)가 형성된다. 본 개시의 일부 실시예에 따르면, 게이트 스페이서(38)는 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 등과 같은 유전체 재료로 형성되며, 단층 구조물 또는 복수의 유전체 층을 포함하는 다층 구조물을 가질 수 있다. 게이트 스페이서(38)의 형성 프로세스는 하나 또는 복수의 유전체 층을 성막한 다음, 유전체 층(들)에 대해 이방성 에칭 프로세스(들)를 수행하는 것을 포함할 수 있다. 유전체 층(들)의 나머지 부분은 게이트 스페이서(38)이다.
도 5a 및 도 5b는 도 4에 도시된 구조물의 단면도를 예시한다. 도 5a는 도 4의 기준 단면 A1-A1을 예시하며, 이 단면은 게이트 스택(30) 및 게이트 스페이서(38)으로 덮이지 않은 돌출 핀(28)의 부분을 관통하여 절단하고, 게이트 길이 방향에 수직이다. 돌출 핀(28)의 측벽 상에 있는 핀 스페이서(38)가 또한 예시된다. 도 5b는 도 4의 기준 단면 B-B를 예시하며, 기준 단면은 돌출 핀(28)의 길이 방향에 평행하다.
도 6a 및 도 6b를 참조하면, 더미 게이트 스택(30) 및 게이트 스페이서(38)의 바로 아래에 있지 않는 돌출 핀(28)의 부분은 에칭 프로세스를 통해 리세스되어 리세스(42)를 형성한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(210)로서 예시된다. 예를 들어, HBr, Cl2, 및 O2의 혼합물, HBr, Cl2, O2, 및 CH2F2의 혼합물, C2F6, CF4, SO2 등을 사용하여 건식 에칭 프로세스가 수행되어 다층 반도체 스택(22') 및 하부 기판 스트립(20')을 에칭한다. 리세스(42)의 하단은 (도 6b에 도시된 바와 같이) 다층 반도체 스택(22')의 하단과 적어도 같은 레벨이거나 그보다 낮을 수 있다. 도 6b에 도시된 바와 같이 리세스(42)를 향하는 다층 반도체 스택(22')의 측벽이 수직이고 직선이도록 에칭은 이방성일 수 있다.
도 7a 및 도 7b를 참조하면, 희생 반도체 층(22A)은 측방 리세스(41)를 형성하도록 측방으로 리세스되고, 이는 각각의 상부 및 하부 나노구조물(22B)의 에지로부터 리세스된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(212)로서 예시된다. 희생 반도체 층(22A)의 측방 리세스는 나노구조물(22B) 및 기판(20)의 재료(예를 들어, 실리콘(Si))보다 희생 반도체 층(22A)의 재료(예를 들어, 실리콘 게르마늄(SiGe))에 보다 선택적인 에칭제를 사용한 습식 에칭 프로세스를 통해 달성될 수 있다. 예를 들어, 희생 반도체 층(22A)이 실리콘 게르마늄으로 형성되고 나노구조물(22B)이 실리콘으로 형성되는 실시예에서, 염산(HCl)과 같은 에칭제를 사용하여 습식 에칭 프로세스가 수행될 수 있다. 습식 에칭 프로세스는 딥(dip) 프로세스, 스프레이 프로세스 등을 이용하여 수행될 수 있으며, 적절한 프로세스 온도(예를 들어, 약 400 ℃ 내지 약 600 ℃) 및 적절한 프로세스 시간(예를 들어, 약 100초 내지 약 1,000초)을 사용하여 수행될 수 있다. 대안적인 실시예에 따르면, 희생 반도체 층(22A)의 측방 리세스는 등방성 건식 에칭 프로세스 또는 건식 에칭 프로세스와 습식 에칭 프로세스의 조합을 통해 수행된다.
도 8a 및 도 8b는 내부 스페이서(44)의 형성을 예시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(214)로서 예시된다. 형성 프로세스는 리세스(41) 내로 연장하는 스페이서 층을 성막하는 것, 및 리세스(41) 외측의 내부 스페이서 층의 부분을 제거함으로써 리세스(41) 내에 내부 스페이서(44)를 남기도록 에칭 프로세스를 수행하는 것을 포함한다. 내부 스페이서(44)는 SiOCN, SiON, SiOC, SiCN 등으로 형성되거나 이를 포함할 수 있다. 내부 스페이서(44)는 또한 예를 들어 약 3.5보다 낮은 로우-k 값을 갖도록 다공성일 수 있다. 일부 실시예에 따르면, 스페이서 층의 에칭은 습식 에칭 프로세스를 통해 수행될 수 있으며, 여기서 에칭 화학물은 H2SO4, 희석된 HF, 암모니아 용액(NH4OH, 수중 암모니아) 등, 또는 이들의 조합을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 에피택셜 소스/드레인 영역(48)이 리세스(42)에 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(216)로 예시된다. 일부 실시예에 따르면, 소스/드레인 영역(48)은 대응하는 GAA 트랜지스터의 채널로 사용되는 나노구조물(22B)에 응력을 가하여 성능을 향상시킬 수 있다. 일부 실시예에 따르면, 대응하는 트랜지스터는 n형이고, 따라서 에피택셜 소스/드레인 영역(48)은 n형 도펀트를 도핑함으로써 n형으로 형성된다. 예를 들어, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등을 성장시켜 에피택셜 소스/드레인 영역(48)을 형성할 수 있다. 리세스(42)가 에피택시 영역(48)으로 채워진 후, 에피택시 영역(48)의 추가 에피택시 성장은 에피택시 영역(48)이 수평으로 확장되도록 하고, 면이 형성 될 수 있다. 에피택시 영역(48)의 추가 성장은 또한 이웃하는 에피택시 영역(48)이 서로 병합되도록 할 수 있다.
에피택시 프로세스 후에, 에피택시 영역(48)은 소스 및 드레인 영역을 형성하기 위해 n형 불순물로 추가로 주입될 수 있으며, 이는 참조 번호 48로 또한 표시된다. 본 개시의 대안의 실시예에 따르면, 에피택시 영역(48)이 에피택시 동안 n형 불순물로 인-시튜 도핑될 때 주입 프로세스는 생략되고, 에피택시 영역(48)은 또한 소스/드레인 영역이다.
도 10a, 도 10b 및 도 10c 내지 도 19a, 19b 및 19c에서의 후속 도면 번호는 문자 A, B 또는 C가 뒤따르는 대응하는 번호를 가질 수 있다. 달리 지정하지 않는 한, 문자 A는 해당 도면이 도 4의 단면 A2-A2과 동일한 단면을 도시함을 나타내고, 문자 B는 해당 도면이 도 4의 참조 단면 B-B와 동일한 참조 단면을 도시함을 나타내고, 문자 C는 해당 도면(도 12c, 도 13c, 도 14c 및 도 17c 제외)이 도 4의 단면 A1-A1과 동일한 단면을 도시함을 나타낸다.
도 10a, 도 10b 및 도 10c는 콘택 에칭 정지 층(Contact Etch Stop Layer; CESL)(50) 및 층간 유전체(Inter-Layer Dielectric; ILD)(52)의 형성 후의 구조물의 단면도를 예시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(218)로서 예시된다. CESL(50)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(52)는 예를 들어, FCVD, 스핀-온 코팅, CVD, 또는 임의의 다른 적절한 성막 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(52)는 전구체로서 TEOS(Tetra Ethyl Ortho Silicate), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(Undoped Silicate Glass) 등을 사용하여 형성된 실리콘 산화물 기반 재료일 수 있는 산소 함유 유전체 재료로 형성될 수 있다.
도 11a 및 도 11b 내지 도 17a, 도 17b, 도 17c, 도 17d 및 도 17e는 대체 게이트 스택을 형성하기 위한 프로세스를 예시한다. 도 11a 및 도 11b에서, CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 ILD(52)의 상단 표면을 레벨링하기 위해 수행된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(220)으로 예시된다. 일부 실시예에서, 평탄화 프로세스는 도 11b에 도시된 바와 같이 더미 게이트 전극(34)을 드러내도록 하드 마스크(36)를 제거할 수 있다. 대안적인 실시예에 따르면, 평탄화 프로세스는 하드 마스크(36)를 드러낼 수 있고 그 위에서 정지된다. 일부 실시예에 따르면, 평탄화 프로세스 후에, 더미 게이트 전극(34)(또는 하드 마스크(36)), 게이트 스페이서(38), 및 ILD(52)의 상단 표면은 프로세스 변동 내에서 서로 레벨링된다.
다음으로, 더미 게이트 전극(34)(및 남아있는 경우 하드 마스크(36))이 하나 이상의 에칭 프로세스에서 제거되어, 도 12a, 도 12b 및 도 12c에 도시된 바와 같이 리세스(58)가 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(222)로서 예시된다. 도 12c는 구조물의 사시도를 예시하고, 도 12a 및 도 12b는 도 12c에서 각각 단면도 12A-12A 및 12B-12B를 예시한다. 리세스(58) 내의 더미 게이트 유전체(32)의 부분이 또한 제거된다. 일부 실시예에 따르면, 더미 게이트 전극(34) 및 더미 게이트 유전체(32)는 건식 에칭 프로세스를 통해 제거된다. 예를 들어, 에칭 프로세스는 ILD(52)보다 빠른 속도로 더미 게이트 전극(34)을 선택적으로 에칭하는 반응 가스(들)를 사용하여 수행될 수 있다. 각각의 리세스(58)는, 후속하여 완성된 나노 FET의 추후 채널 영역을 포함하는, 다층 스택(22')의 부분을 노출시키고/노출시키거나 그 위에 놓인다. 다층 스택(22')의 대응하는 부분은 에피택셜 소스/드레인 영역(48)의 이웃하는 쌍들 사이에 있다.
희생층(22A)은 그 다음 나노구조물(22B) 사이의 리세스(58)를 확장하기 위해 제거되고, 결과의 구조물은 도 13a, 도 13b 및 도 13c에 도시된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(224)로서 예시된다. 도 13c는 구조물의 사시도를 예시하고, 도 13a 및 도 13b는 도 13c에서 각각 단면도 13A-13A 및 13B-13B를 예시한다. 희생층(22A)은 희생층(22A)의 재료에 선택적인 에칭제를 사용하는 습식 에칭 프로세스와 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있다. 나노구조물(22B), 기판(20), STI 영역(26)은 희생층(22A)에 비해 상대적으로 에칭되지 않은 채로 남는다. 희생층(22A)이 예를 들어 SiGe를 포함하고 나노구조물(22B)이 예를 들어 Si 또는 SiC를 포함하는 일부 실시예에 따르면, 테트라 메틸 암모늄 수산화물(TMAH), 암모늄 수산화물(NH4OH) 등이 희생층(22A)을 제거하기 위해 사용될 수 있다. 도 13a 및 후속 도면이 직사각형인 것으로서 나노구조물(22B)의 단면을 예시하지만, 나노구조물(22B)은 도 13a에서 점선으로 예시된 바와 같이 둥근 모서리를 가질 수 있다는 것이 이해된다.
도 14a 및 도 14b, 및 도 14c를 참조하면, 게이트 유전체(62)가 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(226)로서 예시된다. 예시적인 게이트 유전체(62)의 상세가 도 14c에 도시된다. 일부 실시예에 따르면, 게이트 유전체(62) 각각은 계면 층(62A) 및 계면 층(62A) 상의 하이-k 유전체 층(62B)을 포함한다. 계면 층(62A)은 ALD 또는 CVD와 같은 컨포멀 성막 프로세스를 통해 성막될 수 있는 실리콘 산화물로 형성되거나 이를 포함할 수 있다. 일부 실시예에 따르면, 하이-k 유전체 층(62B)은 하나 이상의 유전체 층을 포함한다. 예를 들어, 하이-k 유전체 층(들)(62B)은 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 또는 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다.
도 15a 및 도 15b를 참조하면, 금속 함유 층(64A) 및 실리콘 층(64B)을 포함하는 일함수 층(64)이 성막된다. 금속 함유 층(64A)이 먼저 성막된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(228)로서 예시된다. 금속 함유 층(64A)은 TiN, TaN, WN, WCN, TiCN, 이들의 조합, 및/또는 이들의 다층과 같은 금속 함유 재료를 포함할 수 있다. 또한, 금속 함유 층(64A)은 알루미늄을 함유하지 않는다. 금속 함유 층(64A)은 그 자체로(그리고 추가 프로세스없이 성막될 때) 실리콘의 중간-갭 일함수보다 더 높은 p형 일함수를 가질 수 있다. 중간 갭 일함수는 약 4.55 eV와 같을 수 있으며, 이는 Si의 전도대(~ 4.1 eV)와 Si 원자가 밴드(~ 5 eV) 사이의 중간에 있다. 형성 프로세스는 복수의 원자 층을 성막하는 것을 포함할 수 있으며, 각각은 ALD를 사용한 TiN 층, TaN 층, WCN 층 등일 수 있다. CVD와 같은 다른 컨포멀 성막 프로세스가 또한 사용될 수 있다. 도 14a에 도시된 바와 같이, 금속 함유 층(64A)은 나노구조물(22B)를 둘러싼다. 일함수 층(64)의 형성 후에, 이웃하는 나노구조물(22B) 상에 형성된 금속 함유 층(64A) 사이에 여전히 갭(58)이 남아 있다.
금속 함유 층(64A)이 TiN을 포함하는 경우, 성막은 티타늄 함유 전구체 및 질소 함유 전구체를 사용하여 수행된다. 티타늄 함유 전구체는 TiCl4, TiCl5 등, 또는 이들의 조합을 포함할 수 있다. 질소 함유 전구체는 NH3를 포함할 수 있다. 복수의 ALD 사이클이 수행되고, 각각은 티타늄 함유 전구체를 펄싱 및 퍼징하는 것, 및 질소 함유 전구체를 펄싱 및 퍼징하는 것을 포함할 수 있다. 일부 실시예에 따르면, 금속 함유 층(64A)은 약 8 Å 내지 약 20 Å 범위 내의 두께를 갖는다.
금속 함유 층(64A)을 위한 TiN의 성막이 프로세스 가스로서 TiCl4 및 NH3를 사용하여 수행되고, ALD가 사용되는 일부 실시예에 따르면, 웨이퍼(10)의 온도는 약 270 ℃ 내지 약 550 ℃ 범위 내에 있을 수 있다. 챔버 압력은 약 0.5 Torr 내지 약 50 Torr 범위 내일 수 있다.
금속 함유 층(64A)이 TaN을 포함하는 경우, 성막은 탄탈륨 함유 전구체 및 질소 함유 전구체를 사용하여 수행된다. 탄탈륨 함유 전구체는 TaCl4, TaCl5 등, 또는 이들의 조합을 포함할 수 있다. 질소 함유 전구체는 NH3를 포함할 수 있다. 복수의 ALD 사이클이 수행되고, 각각은 탄탈륨 함유 전구체를 펄싱 및 퍼징하는 것, 및 질소 함유 전구체를 펄싱 및 퍼징하는 것을 포함할 수 있다.
금속 함유 층(64A)이 WCN을 포함하는 경우, 성막은 텅스텐 함유 전구체 및 질소 함유 전구체를 사용하여 수행된다. 텅스텐 함유 전구체는 C12H30N4W를 포함할 수 있다. 질소 함유 전구체는 NH3를 포함할 수 있다. 복수의 ALD 사이클이 수행되고, 각각은 C12H30N4W를 펄싱 및 퍼징하는 것, 및 질소 함유 전구체를 펄싱 및 퍼징하는 것을 포함할 수 있다.
금속 함유 층(64A)은 또한 상기 논의된 층들의 조합을 포함하는 다층일 수 있다. 예를 들어, 금속 함유 층(64A)은 TiN 층 및 TiN 층 위의 TaN 층을 포함할 수 있다. 다른 조합이 또한 본 개시내용의 범위 내에 있다.
금속 함유 층(64A)의 성막 후에, 실리콘 층(64B)이 성막된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(230)로서 예시된다. 일부 실시예에 따르면, 실리콘 층(64B)은 화학 화합물의 형태가 아닌 원소 실리콘(elemental silicon)을 포함한다. 실리콘 층(64B)의 형성은 실리콘 함유 전구체를 사용한 침지(soaking) 프로세스를 통해 수행될 수 있다. 실리콘 함유 전구체는 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8) 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에 따르면, 웨이퍼의 침지 온도는 약 325 ℃ 내지 약 600 ℃ 범위 내일 수 있다. 아르곤과 같은 일부 캐리어 가스가 사용될 수 있다. 실리콘 함유 전구체는 Ti, N, Al 등을 포함하는 화합물 가스를 함유하지 않을 수 있다. 챔버 압력은 약 0.5 Torr 내지 약 40 Torr 범위 내일 수 있다. 침지 시간은, 도 15b에 도시된 단면도에서 실리콘 층(64B)이 이웃하는 나노구조물(22B) 사이의 갭을 완전히 채우도록 충분히 길 수 있다. 예를 들어, 침지 시간은 약 10초 내지 약 10분 범위 내일 수 있다. 결과의 GAA 트랜지스터에서, 금속 함유 층(64A) 및 실리콘 층(64B) 모두는 결과의 트랜지스터의 일함수에 영향을 미칠 수 있는 거리 내에 있다. 따라서, 금속 함유 층(64A) 및 실리콘 층(64B)은 총괄적으로 결과의 게이트 스택의 일함수 층으로서 작용하고, 총괄적으로 일함수 층(64)으로 지칭된다. 예를 들어, 실리콘 층(64B)과 가장 가까운 나노구조물(22B) 사이의 거리(S1)(도 15a 및 도 15b에 표시됨) 약 4 nm보다 작거나 약 3 nm보다 작을 수 있다.
도 15a 및 도 15b는 일부 실시예에 따라 일함수 층(64)이 하나의 금속 함유 층 및 하나의 실리콘 층을 포함하는 것을 예시한다. 대안적인 실시예에 따르면, 일함수 층(64)은 복수의 복합 층을 포함하고, 복합 층 각각은 하나의 금속 함유 층 및 금속 함유 층 위의 하나의 실리콘 층을 포함한다. 따라서, 금속 함유 층과 실리콘 층이 교호로 형성된다. 형성 프로세스는 상기 논의로부터 실현될 수 있다.
실리콘 층(64B)의 형성은 결과의 게이트 전극의 일함수를 감소시키는 효과를 가지므로 일함수는 n형 트랜지스터에 대한 바람직한 범위에 속하며, 이는 약 4.55 eV(나노구조물(22B)이 실리콘으로 형성되는 경우)의 중간 갭 일함수 이하이다. 일함수의 감소는 금속 함유 층(64A)에 실리콘을 도핑함으로써 야기될 수 있다. 일함수의 감소는 또한 고유전체 층(62B)(도 14c)으로의 실리콘 확산으로 인한 고유전체 층(62B)에 공극의 생성으로 인한 것일 수 있다.
도 16a 및 도 16b는 나머지 리세스(58)를 완전히 채우기 위한 충전 층(66)의 성막을 예시한다. 성막은 CVD, ALD 등을 포함할 수 있다. 일부 실시예에 따르면, 충전 층(66)은 글루 층(66A) 및 글루 층(66A) 위의 충전 재료(66B)를 포함한다. 글루 층(66A)은 TiN, TaN, WN, WCN, TiCN 등, 또는 이들의 조합으로 형성되거나 이들을 포함할 수 있다. 글루 층(66A)이 TiN을 포함하고, 프로세스 가스로서 TiCl4 및 NH3를 사용하여 성막이 수행되는 일부 실시예에 따르면, ALD가 사용되며 웨이퍼(10)의 온도는 약 270 ℃ 내지 약 550 ℃ 범위 내에 있을 수 있다. 챔버 압력은 약 0.5 Torr 내지 약 50 Torr 범위 내일 수 있다. 충전재(66B)는 텅스텐, 코발트, 알루미늄 등, 또는 이들의 합금으로 형성되거나 이들을 포함할 수 있다.
일부 실시예에 따르면, 도 15a, 도 15b, 도 16a 및 도 16b에 도시된 바와 같은 프로세스는 동일한 진공 환경에서 인-시튜 수행된다. 예를 들어, 도 22는 금속 함유 층(64A) 및 실리콘 층(64B)의 성막(도 15a 및 도 15b에 도시된 바와 같음), 및 글루 층(66A)의 성막이 수행되는 생산 툴(300)을 개략적으로 예시한다. 생산 툴(300)은 금속 함유 층(들)(64A)을 성막하기 위한 성막 챔버(302), 상이한 성막 챔버 사이에서 웨이퍼(10)를 이송하기 위한 이송 챔버(304), 및 실리콘 층(들)(64B)을 성막하기 위한 성막 챔버(306)를 포함한다. 글루 층(66A)은 또한 금속 함유 층(64A) 및 글루 층(66A)이 TiN과 같은 동일한 재료로 형성될 때 성막 챔버(302)에서 성막되거나, 성막 챔버(308)에서와 같이 상이한 성막 챔버에서 성막될 수 있다.
금속 함유 층(64A), 실리콘 층(64B) 및 글루 층(66A)의 성막은 그 사이에 진공 파괴 없이 인-시튜 수행된다. 이것은 실리콘 층 상에 임의의 TiN이 성막된 경우 기존의 엑스-시튜(ex-situ) 성막과는 상이하다. 종래의 엑스-시튜 성막 프로세스에서, 실리콘 성막과 TiN 성막 사이에 진공 파괴가 발생하고, 이는 실리콘 층(64B)의 산화를 초래할 것이다. 본 개시의 일부 실시예에 따르면, 예를 들어 실리콘 층(64B)이 글루 층(66A)을 성막하기 위해 사용되는 질소 함유 프로세스 가스에 노출될 때 실리콘 층 상에서 질화가 발생할 것이다. 인-시튜 성막을 사용함으로써 게이트 저항이 약 40% 감소된다는 것이 밝혀졌다.
도 23은 두 샘플의 X선 광전자 분광법(XPS 분광법) 결과를 예시하며, 여기서 신호 강도 값은 결합 에너지의 함수로 도시된다. 라인(312)은 TiN 층, 실리콘 층, 및 다른 TiN 층의 엑스-시튜 성막의 결과를 예시하며, 여기서 실리콘 층과 SiN 층의 성막 사이에 진공 파괴가 발생한다. 라인(314)은 TiN 층, 실리콘 층, 및 다른 TiN 층의 인-시튜 성막의 결과를 예시하며, 여기서 그 사이에 진공 파괴가 발생하지 않는다. 라인(312)은 Si-N 피크가 발생하지 않는 Si-O 피크를 포함한다. 이것은 엑스-시튜 성막 프로세스에서 실리콘 층(64B)이 산화되었음을 증명한다. 라인(314)은 Si-O 피크가 발생하지 않는 Si-N 피크를 포함한다. 이것은 인시튜 성막 프로세스에서 실리콘 층(64B)이 질화되었고 산화되지 않았음을 증명한다. 따라서, 실리콘 층(64B)은 내부에 산소를 함유하지 않는다.
충전 층(66)의 성막 후에, 게이트 유전체(62), 일함수 층(64) 및 충전 층(66)의 과잉 부분을 제거하기 위해 CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행되고, 과잉 부분은 ILD(52)의 상단 표면 위에 있다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(232)로서 예시된다. 결과의 구조물은 도 17a 및 도 17b에 도시된다. 나머지 충전 층(66) 및 일함수 층(64)은 게이트 전극(68)으로 총괄적으로 지칭된다. 게이트 전극(68) 및 게이트 유전체(62)는 결과의 나노-FET의 게이트 스택(70)으로 총괄적으로 지칭된다.
게이트 스택(70)은 n형 트랜지스터의 종래 게이트 스택과 달리, 실질적으로 알루미늄을 함유하지 않는다. 예를 들어, 본 발명의 게이트 스택에서 알루미늄 원자 백분율은 약 1.5 %보다 낮거나 0일 수 있는 반면, n형 트랜지스터의 종래의 게이트 스택에서 일함수 층의 알루미늄 원자 백분율은 1.5 % 보다 높다.
도 17c는 도 17a 및 17b에 도시된 구조물의 사시도를 예시하며, 여기서 도 17a 및 도 17b에 도시된 단면도는 각각 도 17b의 단면 17A-17A 및 17B-17B로부터 얻어진다. 도 17d 및 도 17e는 도 17a, 도 17b 및 도 17c에 도시된 구조물의 수평 단면도를 예시하며, 여기서 수평 단면도는 각각 도 17b의 수평 평면 17D-17D 및 17E-17E로부터 얻어진다.
도 18a, 도 18b 및 도 18c에 도시된 프로세스에서, 게이트 스택(70)(게이트 유전체(62) 및 대응하는 상부 게이트 전극(68)을 포함)이 리세스되어, 게이트 스택(70) 바로 위에 그리고 게이트 스페이서(38)의 대향하는 부분 사이에 리세스가 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(74)가 각각의 리세스에 채워지고, ILD 위로 연장되는 유전체 재료의 과잉 부분을 제거하기 위해 평탄화 프로세스가 후속된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(234)로서 예시된다. 후속적으로 형성된 게이트 콘택(도 16a 및 도 16b와 관련하여 아래에 논의되는 게이트 콘택 플러그(80) 등)은 게이트 마스크(74)를 관통하여 리세스된 게이트 전극(68)의 상단 표면에 접촉한다.
도 18a, 도 18b 및 도 18c에 의해 추가로 예시된 바와 같이, ILD(76)는 ILD(52) 및 게이트 마스크(74) 위에 성막된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(236)로서 예시된다. 에칭 정지 층(도시되지 않음)은, ILD(76)의 형성 전에 성막되거나 성막되지 않을 수 있다. 일부 실시예에 따르면, ILD(76)는 FCVD, CVD, PECVD 등을 통해 형성된다. ILD(76)는 실리콘 산화물, PSG, BSG, BPSG, USG 등으로부터 선택될 수 있는 유전체 재료로 형성된다.
도 19a, 도 19b 및 도 19c에서, ILD(76), ILD(52), CESL(50) 및 게이트 마스크(74)는 에피택셜 소스/드레인 영역(48) 및/또는 게이트 스택(70)의 표면을 노출시키는 리세스(콘택 플러그(80A 및 80B)에 의해 점유됨)를 형성하도록 에칭된다. 리세스는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용한 에칭을 통해 형성될 수 있다. 일부 실시예에 따르면, 리세스는 제 1 에칭 프로세스를 사용하여 ILD(76) 및 ILD(52)를 관통-에칭(etching-through)하고, 제 2 에칭 프로세스를 사용하여 게이트 마스크(74)를 관통 에칭하고, 가능하게는 제 3 에칭 프로세스를 사용하여 CESL(50)을 관통 에칭함으로써 형성될 수 있다. 도 19b는 콘택 플러그(80A 및 80B)가 동일한 단면에 있는 것을 예시하지만, 다양한 실시예에서, 콘택 플러그(80A 및 80B)는 상이한 단면에 형성될 수 있고, 이에 의해 서로 단락될 위험을 감소시킨다.
리세스가 형성된 후, 실리사이드 영역(78)(도 19b 및 도 19c)이 에피택셜 소스/드레인 영역(48) 위에 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(238)로서 예시된다. 일부 실시예에 따르면, 실리사이드 영역(78)은, 먼저 하부 에피택셜 소스/드레인 영역(48)의 반도체 재료(예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄)와 반응하여 실리사이드 및/또는 게르마늄화물 영역을 형성할 수 있는 금속 층(도시되지 않음)을 성막하고, 그 다음, 열 어닐링 프로세스를 수행하여 실리사이드 영역(78)을 형성함으로써 형성된다. 금속은 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐 등을 포함할 수 있다. 그 후 성막된 금속의 미반응 부분은 예를 들어 에칭 프로세스에 의해 제거된다.
그 다음, 콘택 플러그(80B)가 실리사이드 영역(78) 위에 형성된다. 또한, 콘택(80A)(게이트 콘택 플러그로도 불릴 수 있음)가 또한 리세스 내에 형성되고 게이트 전극(68) 위에서 그에 접촉하고 있다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(240)로서 예시된다. 콘택 플러그(80A 및 80B)는 각각 배리어 층, 확산 층, 및 충전 재료와 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에 따르면, 콘택 플러그(80A 및 80B)는 각각 배리어 층 및 전도성 재료를 포함하고, 하부 전도성 피쳐(예를 들어, 예시된 실시예에서 게이트 스택(70) 및/또는 실리사이드 영역(78))에 전기적으로 커플링된다. 배리어 층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. ILD(76)의 표면으로부터 과잉 재료를 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 이에 따라 나노-FET(82)가 형성된다.
도 20은 나노구조물(22B)로부터의 높이의 함수로서 게이트 스택(70)(도 19b)에서 실리콘 원자 백분율, 티타늄 백분율(금속 함유 층(64A) 내) 및 하프늄 원자 백분율(하이-k 유전체 층(62) 내)을 예시한다. 충전 층(66)의 텅스텐 또는 코발트도 예로서 도시되어 있다. 도 20은 금속 함유 층(64A)을 형성하기 위한 복수의 ALD 루프 후에 수행되는 하나의 실리콘 침지 프로세스가 있는 실시예에 대응한다. X축은 도 19b에서 화살표(84) 방향의 높이를 나타낸다. 일부 실시예에 따르면, 게이트 스택(70)의 요소가 그들이 성막된 곳으로부터 멀리 확산되지만, 실리콘 원자 백분율은 실리콘 층(64B)에서 피크 값을 갖는다. 금속 함유 층(68A)이 티타늄을 포함한다고 가정하면 티타늄 원자 백분율은 금속 함유 층(64A)에서 피크 값을 갖는다. 하이-k 유전체 층(62)이 하프늄을 포함한다고 가정하면 하프늄 원자 백분율은 하이-k 유전체 층(62)에서 피크 값을 갖는다.
도 21은 대안적인 실시예에 따른 높이의 함수로서 게이트 스택(70)(도 19b)d에서 실리콘 원자 백분율, 티타늄 백분율, 및 하프늄 원자 백분율을 예시한다. 도 20은 금속 함유 층(66A) 및 실리콘 층(64B)이 교호로 성막되는 실시예에 대응한다. 따라서, 금속 함유 층(66A) 및 실리콘 층(64B)의 교호 층에 각각 티타늄 및 실리콘의 피크가 있을 수 있다.
본 발명의 실시예는 몇몇 유리한 특징을 갖는다. 종래의 트랜지스터에서, n형 트랜지스터의 일함수 층은 알루미늄을 포함한다. 일함수 층의 알루미늄은 대응하는 게이트 유전체의 TDDB(Time-Dependent Dielectric Breakdown)를 감소시키는 것과 같이 게이트 스택의 신뢰성을 저하시킬 수 있다. n형 트랜지스터의 게이트 스택에서 알루미늄을 함유하지 않는 금속 함유 층 상에 실리콘을 성막함으로써, 게이트 스택의 일함수가 n형 트랜지스터에 대한 바람직한 범위로 감소될 수 있다. 따라서, 알루미늄을 함유하지 않는 일함수 층이 형성될 수 있고, 신뢰성이 향상된다. 금속 함유 층, 실리콘 함유 층, 및 글루 층을 인-시튜 성막함으로써, 실리콘 함유 층은 불리하게 산화되지 않는다.
본 개시의 일부 실시예에 따르면, 방법은 반도체 영역 위에 더미 게이트 스택을 형성하는 단계; 더미 게이트 스택의 측면 상에 소스/드레인 영역을 형성하는 단계; 더미 게이트 스택을 제거하여 트렌치를 형성하는 단계; 트렌치 내로 연장되는 게이트 유전체 층을 성막하는 단계; 게이트 유전체 층 위에 금속 함유 층을 성막하는 단계; 금속 함유 층 상에 실리콘 함유 층을 성막하는 단계 - 금속 함유 층 및 실리콘 함유 층은 조합하여 일함수 층으로서 작용함 -; 및 실리콘 함유 층, 금속 함유 층 및 게이트 유전체 층의 과잉 부분을 제거하면서 실리콘 함유 층, 금속 함유 층 및 게이트 유전체 층의 나머지 부분이 게이트 스택을 형성하도록 평탄화 프로세스를 수행하는 단계를 포함한다. 일 실시예에서, 실리콘 함유 층을 성막하는 단계는 일함수 층을 포함하는 대응하는 웨이퍼를 실리콘 함유 프로세스 가스에 침지하는 단계를 포함한다. 일 실시예에서, 실리콘 함유 층은 원소 실리콘을 포함한다. 일 실시예에서, 금속 함유 층이 성막된 후에 그리고 실리콘 함유 층이 성막되기 전에, 금속 함유 층은 그 자체로 p형 일함수를 갖고, 소스/드레인 영역은 n형이다. 일 실시예에서, 평탄화 프로세스가 수행된 후의 시간에, 일함수 층은 n형 일함수를 갖는다. 일 실시예에서, 금속 함유 층은 알루미늄을 함유하지 않는다. 일 실시예에서, 금속 함유 층을 성막하는 단계는 티타늄 질화물을 성막하는 단계를 포함한다. 일 실시예에서, 금속 함유 층을 성막하는 단계는 탄탈륨 질화물을 성막하는 단계를 포함한다. 일 실시예에서, 일함수 층을 성막하는 단계는 원자층 성막을 통해 수행된다. 일 실시예에서, 실리콘 함유 층의 하단 표면으로부터 반도체 영역까지의 거리는 약 3 nm보다 작다.
본 개시의 일부 실시예에 따르면, 집적 회로 구조물은 반도체 영역; 반도체 영역 측면 상의 n형 소스/드레인 영역; 및 반도체 영역 위의 게이트 스택을 포함하고, 상기 게이트 스택은 게이트 유전체; 게이트 유전체 위의 금속 함유 층 - 상기 금속 함유 층은 게이트 유전체 위의 하단 부분, 및 하단 부분의 양 단부 위에서 상기 하단 부분의 양 단부에 접속되는 제 1 측벽 부분 및 제 2 측벽 부분을 포함함 - ; 및 금속 함유 층 위에서 금속 함유 층에 물리적으로 접촉하는 실리콘 층을 포함한다. 일 실시예에서, 집적 회로 구조물은 실리콘 층 위에서 실리콘 층과 접촉하는 충전 금속을 더 포함한다. 일 실시예에서, 실리콘 층은 원소 실리콘을 포함한다. 일 실시예에서, 금속 함유 층은 그 자체로 p형 일함수를 갖는다. 일 실시예에서, 금속 함유 층 및 실리콘 층은 총괄적으로, 게이트 스택 및 n형 소스/드레인 영역을 포함하는 트랜지스터의 일함수 층으로서 작용하고, 일함수 층은 실리콘의 중간 갭 일함수보다 낮은 일함수를 갖는다. 일 실시예에서, 게이트 스택의 실리콘은 실리콘 층에서 피크 실리콘 원자 백분율을 갖고, 금속 함유 층의 실리콘 원자 백분율은 피크 실리콘 원자 백분율보다 낮다. 일 실시예에서, 금속 함유 층은 티타늄 질화물을 포함한다.
본 개시의 일부 실시예에 따르면, 집적 회로 구조물은 반도체 영역; 반도체 영역 위의 제 1 게이트 스페이서 및 제 2 게이트 스페이서; 및 반도체 영역 위에 그리고 제 1 게이트 스페이서와 제 2 게이트 스페이서 사이에 있는 게이트 스택을 포함하고, 게이트 스택은, 하이-k 유전체 층; 하이-k 유전체 층 위에서 하이-k 유전체 층과 접촉하는 티타늄 질화물 층; 티타늄 질화물 층 위에서 티타늄 질화물 층과 접촉하는 실리콘 층; 및 실리콘 층 위에서 실리콘 층과 접촉하는 충전 금속 영역을 포함한다. 일 실시예에서, 집적 회로 구조물은 게이트 스택의 측면 상에 있는 소스/드레인 영역을 더 포함하고, 소스/드레인 영역은 n형이고, 티타늄 질화물 층과 실리콘 층은 조합하여 n형 일함수를 갖는 일함수 층으로서 작용한다. 일 실시예에서, 실리콘 층에서 실리콘은 피크 실리콘 원자 백분율을 갖고, 실리콘 원자 백분율은 충전 금속 영역 및 티타늄 질화물 층으로 연속적으로 감소한다.
상기는 본 개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 방법에 있어서,
반도체 영역 위에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택의 측면 상에 소스/드레인 영역을 형성하는 단계;
상기 더미 게이트 스택을 제거하여 트렌치를 형성하는 단계;
상기 트렌치 내로 연장되는 게이트 유전체 층을 성막하는 단계;
상기 게이트 유전체 층 위에 금속 함유 층을 성막하는 단계;
상기 금속 함유 층 상에 실리콘 함유 층을 성막하는 단계 - 상기 금속 함유 층 및 상기 실리콘 함유 층은 조합하여 일함수 층으로서 작용함 -; 및
상기 실리콘 함유 층, 상기 금속 함유 층 및 상기 게이트 유전체 층의 과잉 부분을 제거하면서 상기 실리콘 함유 층, 상기 금속 함유 층 및 상기 게이트 유전체 층의 나머지 부분이 게이트 스택을 형성하도록 평탄화 프로세스를 수행하는 단계
를 포함하는 방법.
2. 제 1 항에 있어서,
상기 실리콘 함유 층을 성막하는 단계는 상기 일함수 층을 포함하는 대응하는 웨이퍼를 실리콘 함유 프로세스 가스에 침지(soaking)하는 단계를 포함하는 것인 방법.
3. 제 1 항에 있어서,
상기 실리콘 함유 층은 원소 실리콘을 포함하는 것인 방법.
4. 제 1 항에 있어서,
상기 금속 함유 층이 성막된 후에 그리고 상기 실리콘 함유 층이 성막되기 전에, 상기 금속 함유 층은 그 자체로 p형 일함수를 갖고, 상기 소스/드레인 영역은 n형인 것인 방법.
5. 제 4 항에 있어서,
상기 평탄화 프로세스가 수행된 후의 시간에, 상기 일함수 층은 n형 일함수를 갖는 것인 방법.
6. 제 1 항에 있어서,
상기 금속 함유 층은 알루미늄을 함유하지 않는 것인 방법.
7. 제 6 항에 있어서,
상기 금속 함유 층을 성막하는 단계는 티타늄 질화물을 성막하는 단계를 포함하는 것인 방법.
8. 제 1 항에 있어서,
상기 실리콘 함유 층 위에 글루 층을 성막하는 단계
를 더 포함하고, 상기 금속 함유 층을 성막하는 단계, 상기 실리콘 함유 층을 성막하는 단계, 및 상기 글루 층을 성막하는 단계는 동일한 진공 환경에서 인-시튜(in-situ) 수행되는 것인 방법.
9. 제 1 항에 있어서,
상기 일함수 층을 성막하는 단계는 원자층 성막을 통해 수행되는 것인 방법.
10. 제 1 항에 있어서,
상기 실리콘 함유 층의 하단 표면으로부터 상기 반도체 영역까지의 거리는 약 3 nm보다 작은 것인 방법.
11. 집적 회로 구조물에 있어서,
반도체 영역;
상기 반도체 영역의 측면 상의 n형 소스/드레인 영역; 및
상기 반도체 영역 위의 게이트 스택
을 포함하고,
상기 게이트 스택은,
게이트 유전체;
상기 게이트 유전체 위의 금속 함유 층으로서,
상기 게이트 유전체 위의 하단 부분,
상기 하단 부분의 양 단부 위에서 상기 하단 부분의 양 단부에 접속되는 제 1 측벽 부분 및 제 2 측벽 부분을 포함하는, 상기 금속 함유 층; 및
상기 금속 함유 층 위에서 상기 금속 함유 층에 물리적으로 접촉하는 실리콘 층을 포함하는 것인 집적 회로 구조물.
12. 제 11 항에 있어서,
상기 실리콘 층 위에서 상기 실리콘 층과 접촉하는 충전 금속
을 더 포함하는 집적 회로 구조물.
13. 제 11 항에 있어서,
상기 실리콘 층은 원소 실리콘(elemental silicon)을 포함하는 것인 집적 회로 구조물.
14. 제 11 항에 있어서,
상기 금속 함유 층은 그 자체로 p형 일함수를 갖는 것인 집적 회로 구조물.
15. 제 14 항에 있어서,
상기 금속 함유 층 및 상기 실리콘 층은 총괄적으로, 상기 게이트 스택 및 상기 n형 소스/드레인 영역을 포함하는 트랜지스터의 일함수 층으로서 작용하고, 상기 일함수 층은 실리콘의 중간 갭 일함수보다 낮은 일함수를 갖는 것인 집적 회로 구조물.
16. 제 11 항에 있어서,
상기 게이트 스택의 실리콘은 상기 실리콘 층의 피크 실리콘 원자 백분율을 갖고, 상기 금속 함유 층의 실리콘 원자 백분율은 상기 피크 실리콘 원자 백분율보다 낮은 것인 집적 회로 구조물.
17. 제 11 항에 있어서,
상기 금속 함유 층은 티타늄 질화물을 포함하고, 상기 실리콘 층은 산소를 함유하지 않는 것인 집적 회로 구조물.
18. 집적 회로 구조물에 있어서,
반도체 영역;
상기 반도체 영역 위의 제 1 게이트 스페이서 및 제 2 게이트 스페이서; 및
상기 반도체 영역 위에 그리고 상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 사이에 있는 게이트 스택
을 포함하고,
상기 게이트 스택은,
하이-k 유전체 층;
상기 하이-k 유전체 층 위에서 상기 하이-k 유전체 층과 접촉하는 티타늄 질화물 층;
상기 티타늄 질화물 층 위에서 상기 티타늄 질화물 층과 접촉하는 실리콘 층; 및
상기 실리콘 층 위에서 상기 실리콘 층과 접촉하는 충전 금속 영역을 포함하는 것인 집적 회로 구조물.
19. 제 18 항에 있어서,
상기 게이트 스택의 측면 상에 있는 소스/드레인 영역
을 더 포함하고, 상기 소스/드레인 영역은 n형이고, 상기 티타늄 질화물 층과 상기 실리콘 층은 조합하여 n형 일함수를 갖는 일함수 층으로서 작용하는 것인 집적 회로 구조물.
20. 제 18 항에 있어서,
상기 실리콘 층에서 실리콘은 피크 실리콘 원자 백분율을 갖고, 실리콘 원자 백분율은 상기 충전 금속 영역 및 상기 티타늄 질화물 층으로 연속적으로 감소하는 것인 집적 회로 구조물.

Claims (10)

  1. 방법에 있어서,
    반도체 영역 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 측면 상에 소스/드레인 영역을 형성하는 단계;
    상기 더미 게이트 스택을 제거하여 트렌치를 형성하는 단계;
    상기 트렌치 내로 연장되는 게이트 유전체 층을 성막하는 단계;
    상기 게이트 유전체 층 위에 금속 함유 층을 성막하는 단계;
    상기 금속 함유 층 상에 실리콘 함유 층을 성막하는 단계 - 상기 금속 함유 층 및 상기 실리콘 함유 층은 조합하여 일함수 층으로서 작용함 -;
    상기 실리콘 함유 층 상에 충전 층을 성막하는 단계; 및
    상기 실리콘 함유 층, 상기 금속 함유 층, 상기 게이트 유전체 층 및 상기 충전 층의 과잉 부분을 제거하면서 상기 실리콘 함유 층, 상기 금속 함유 층, 상기 게이트 유전체 층, 및 상기 충전 층의 나머지 부분이 게이트 스택을 형성하도록 평탄화 프로세스를 수행하는 단계 - 실리콘은 상기 실리콘 함유 층에서 피크 실리콘 원자 백분율을 갖고, 실리콘 원자 백분율은 상기 충전 층 및 상기 금속 함유 층으로 연속적으로 감소함 -
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 함유 층을 성막하는 단계는 상기 일함수 층을 포함하는 대응하는 웨이퍼를 실리콘 함유 프로세스 가스에 침지(soaking)하는 단계를 포함하는 것인 방법.
  3. 제 1 항에 있어서,
    상기 실리콘 함유 층은 원소 실리콘을 포함하는 것인 방법.
  4. 제 1 항에 있어서,
    상기 금속 함유 층이 성막된 후에 그리고 상기 실리콘 함유 층이 성막되기 전에, 상기 금속 함유 층은 그 자체로 p형 일함수를 갖고, 상기 소스/드레인 영역은 n형인 것인 방법.
  5. 제 1 항에 있어서,
    상기 금속 함유 층은 알루미늄을 함유하지 않는 것인 방법.
  6. 제 1 항에 있어서,
    상기 실리콘 함유 층 위에 글루 층을 성막하는 단계
    를 더 포함하고, 상기 금속 함유 층을 성막하는 단계, 상기 실리콘 함유 층을 성막하는 단계, 및 상기 글루 층을 성막하는 단계는 동일한 진공 환경에서 인-시튜(in-situ) 수행되는 것인 방법.
  7. 제 1 항에 있어서,
    상기 일함수 층을 성막하는 단계는 원자층 성막을 통해 수행되는 것인 방법.
  8. 제 1 항에 있어서,
    상기 실리콘 함유 층의 하단 표면으로부터 상기 반도체 영역까지의 거리는 3 nm보다 작은 것인 방법.
  9. 집적 회로 구조물에 있어서,
    반도체 영역;
    상기 반도체 영역의 측면 상의 n형 소스/드레인 영역; 및
    상기 반도체 영역 위의 게이트 스택
    을 포함하고,
    상기 게이트 스택은,
    게이트 유전체;
    상기 게이트 유전체 위의 금속 함유 층으로서,
    상기 게이트 유전체 위의 하단 부분,
    상기 하단 부분의 양 단부(opposite ends) 위에서 상기 하단 부분의 양 단부에 접속되는 제 1 측벽 부분 및 제 2 측벽 부분을 포함하는, 상기 금속 함유 층;
    상기 금속 함유 층 위에서 상기 금속 함유 층에 물리적으로 접촉하는 실리콘 층; 및
    상기 실리콘 층 위의 충전 층 - 실리콘은 상기 실리콘 층에서 피크 실리콘 원자 백분율을 갖고, 실리콘 원자 백분율은 상기 충전 층 및 상기 금속 함유 층으로 연속적으로 감소함 -
    을 포함하는 것인 집적 회로 구조물.
  10. 집적 회로 구조물에 있어서,
    반도체 영역;
    상기 반도체 영역 위의 제 1 게이트 스페이서 및 제 2 게이트 스페이서; 및
    상기 반도체 영역 위에 그리고 상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 사이에 있는 게이트 스택
    을 포함하고,
    상기 게이트 스택은,
    하이-k 유전체 층;
    상기 하이-k 유전체 층 위에서 상기 하이-k 유전체 층과 접촉하는 티타늄 질화물 층;
    상기 티타늄 질화물 층 위에서 상기 티타늄 질화물 층과 접촉하는 실리콘 층; 및
    상기 실리콘 층 위에서 상기 실리콘 층과 접촉하는 충전 금속 영역을 포함하고,
    실리콘은 상기 실리콘 층에서 피크 실리콘 원자 백분율을 갖고, 실리콘 원자 백분율은 상기 충전 금속 영역 및 상기 티타늄 질화물 층으로 연속적으로 감소하는 것인 집적 회로 구조물.
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