TWI634643B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

Info

Publication number
TWI634643B
TWI634643B TW102102682A TW102102682A TWI634643B TW I634643 B TWI634643 B TW I634643B TW 102102682 A TW102102682 A TW 102102682A TW 102102682 A TW102102682 A TW 102102682A TW I634643 B TWI634643 B TW I634643B
Authority
TW
Taiwan
Prior art keywords
pattern
layer
word line
forming
semiconductor device
Prior art date
Application number
TW102102682A
Other languages
English (en)
Other versions
TW201340294A (zh
Inventor
鄭震源
李垣哲
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201340294A publication Critical patent/TW201340294A/zh
Application granted granted Critical
Publication of TWI634643B publication Critical patent/TWI634643B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供一種半導體元件及其製造方法。所述半導體元件可包含儲存節點襯墊，其在字元線之間安置得彼此鄰近，但由隔離圖案彼此間隔開。因此，可防止因罩幕失準而導致橋接問題。此使得能夠改良半導體元件的可靠性。

Description

半導體元件及其製造方法 【相關申請案之交叉參考】
本申請案主張2012年3月30日向韓國智慧財產局申請之韓國專利申請案第10-2012-0032925號之優先權，所述韓國專利申請案的全部內容以引用方式併入本文。
本發明概念的實施例是關於半導體元件及其製造方法。
小型多功能及/或低成本的半導體元件在半導體產業中具有極大需求，用於製造普遍的消費型電子元件(諸如，智慧型電話)。較高積集度的半導體元件對於滿足高效能且低廉的電子元件的消費需求是合乎需要的。在半導體記憶體元件的狀況下，提高的積集度尤其合乎需要，此是因為半導體記憶體元件的積集度為決定產品價格的重要因素。然而，提高圖案精細度而需要的極昂貴的處理設備對半導體記憶體元件的較高積集度設置了實際限 制。為了克服此障礙，已對開發用於提高半導體記憶體元件的積集密度的新技術進行了各種研究。
本發明概念的實施例提供一種半導體元件，其具有降低的接觸電阻以及改良的可靠性。
本發明概念的其他實施例提供一種製造高度積集的半導體元件的方法，其可防止發生罩幕對準失誤或接觸襯墊橋接。
根據本發明概念的實例實施例，半導體元件可包含：基板；元件隔離層，其設置於所述基板中，具有低於基板的頂表面的頂表面；記憶體部件，其安置於所述基板上；以及第一觸點，其電連接至所述記憶體部件，與所述基板的頂表面以及側表面接觸。
在實例實施例中，所述第一觸點的整個側表面可與氮化矽層接觸。
在實例實施例中，所述第一觸點的數目可為兩個或兩個以上，且所述元件可更包含隔離圖案，其設置於所述第一觸點中的鄰近者之間。
在實例實施例中，所述隔離圖案的頂表面可實質上與所述第一觸點的頂表面共面。
在實例實施例中，所述隔離圖案的底表面可低於所述基板的所述頂表面。
在實例實施例中，所述元件可更包含：字元線覆蓋層圖案，其鄰近於所述第一觸點；以及字元線，其在所述字元線覆蓋層圖案下方沿著第一方向延伸。
在實例實施例中，所述字元線可設置於所述基板中。
在實例實施例中，所述字元線覆蓋層圖案的頂表面可實質上與所述第一觸點的頂表面共面。
在實例實施例中，所述隔離圖案具有杆形狀，其沿著與所述第一方向交叉的第二方向延伸。
在實例實施例中，所述隔離圖案的底表面可高於所述字元線覆蓋層圖案的底表面。
在實例實施例中，所述隔離圖案將所述字元線覆蓋層圖案的頂表面劃分為多個部分。
在實例實施例中，所述元件可更包含：第二觸點，其設置於所述第一觸點的一側；以及間隔物，其插入於所述第一觸點與所述第二觸點之間。所述間隔物亦可稱為分離壁。
在實例實施例中，所述第二觸點的底表面可低於所述元件隔離層的頂表面。
在實例實施例中，所述元件可更包含：隔離圖案(或分離壁)，其設置於所述第一觸點的另一側；以及導電線，其在所述第二觸點上沿著所述第一方向延伸。所述導電線可具有與所述隔離圖案相同的寬度，且在平面圖中與所述隔離圖案重疊。
在實例實施例中，所述元件可更包含：第一摻雜區域， 其設置於所述基板中且連接至所述第一觸點；以及第二摻雜區域，其設置於所述基板中且連接至所述第二觸點。所述第二摻雜區域具有大於所述第一摻雜區域的深度的深度。
根據本發明概念的實例實施例，半導體元件可包含：多條字元線，其設置於基板中，沿著第一方向延伸，其中閘極絕緣層插入於所述字元線之間；字元線覆蓋層圖案，其分別安置於所述字元線上，自所述基板的頂表面向上突出；儲存節點襯墊，其安置於所述字元線覆蓋層圖案之間，與所述基板接觸；以及隔離圖案，其安置於所述儲存結點襯墊之間以及所述字元線覆蓋層圖案之間。
在實例實施例中，所述儲存節點襯墊、所述隔離圖案以及所述字元線覆蓋層圖案可具有實質上彼此共面的頂表面。
在實例實施例中，所述半導體元件可更包含：元件隔離層，其位於所述基板中以界定主動區域。所述隔離圖案可與所述元件隔離層接觸，且所述元件隔離層的頂表面低於所述基板的頂表面，且高於所述隔離圖案的底表面。
在實例實施例中，所述基板的側壁可被所述元件隔離層暴露，且所述儲存節點襯墊可延伸以覆蓋形成於所述基板中的凹處的側壁的一部分以及所述元件隔離層的頂表面。
在實例實施例中，所述半導體元件可更包含：位元線節點觸點，其在所述字元線之間與所述基板接觸，且與所述隔離圖案間隔開，且所述位元線節點觸點的底表面可低於所述元件隔離 層的所述頂表面。
在實例實施例中，所述半導體元件可更包含：絕緣間隔物，其插入於所述位元線節點觸點與所述儲存節點襯墊之間。
在實例實施例中，所述半導體元件可更包含：位元線，其安置於所述位元線節點觸點上。自平面圖，所述位元線可與所述隔離圖案重疊。
在實例實施例中，所述半導體元件可更包含：儲存節點觸點，其與所述儲存節點襯墊接觸；以及記憶體部件，其電連接至所述儲存節點觸點。
在實例實施例中，所述基板可包含單元(cell)陣列區域、單元邊緣區域以及周邊電路區域，且所述半導體元件可更包含虛設位元線節點觸點以及虛設隔離圖案，所述虛設位元線節點觸點以及所述虛設隔離圖案可在所述單元邊緣區域中安置得彼此鄰近。
在實例實施例中，所述虛設隔離圖案可具有「U」狀結構。
在實例實施例中，一個虛設隔離圖案可與所述位元線中的兩條鄰近位元線共同地重疊。
在實例實施例中，相比所述虛設位元線節點觸點，所述虛設隔離圖案可安置得較靠近所述單元邊緣區域的外邊緣。
根據本發明概念的實例實施例，製造半導體元件的方法可包含：在基板上形成罩幕圖案；將所述罩幕圖案用作蝕刻罩幕而在所述基板中形成多個第一凹槽，所述第一凹槽沿著第一方向 延伸；分別在所述第一凹槽中形成字元線；在所述字元線上形成字元線覆蓋層圖案，所述字元線覆蓋層圖案自所述基板的頂表面向上突出；蝕刻所述罩幕圖案以及所述字元線覆蓋層圖案以形成多個第二凹槽，所述第二凹槽沿著與所述第一方向交叉的第二方向延伸，且暴露所述基板；形成隔離圖案以填充所述第二凹槽；移除所述罩幕圖案以暴露所述基板；以及在所述隔離圖案之間以及所述字元線覆蓋層圖案之間形成第一觸點，所述第一觸點與所述基板接觸。
在實例實施例中，所述第一觸點的形成可包含：在所述基板上形成導電層，以填充所述隔離圖案之間以及所述字元線覆蓋層圖案之間的空間；以及接著執行平坦化製程以暴露所述隔離圖案以及所述字元線覆蓋層圖案。
在實例實施例中，所述隔離圖案的形成可包含：在所述基板上形成隔離層以填充所述第二凹槽；以及接著執行平坦化製程以暴露所述字元線覆蓋層圖案以及所述罩幕圖案的頂表面。
在實例實施例中，所述方法可更包含：在所述罩幕圖案的形成之前，在所述基板中形成元件隔離層以界定主動區域。此處，所述第二凹槽的形成可包含：移除所述基板以及所述元件隔離層的上方部分，以分別在所述基板以及所述元件隔離層上形成第一凹處區域以及第二凹處區域。所述第一凹處區域的深度可低於所述第二凹處區域的深度。
在實例實施例中，所述隔離圖案可包含設置於所述第一 凹處區域中的第一隔離圖案以及設置於所述第二凹處區域中的第二隔離圖案，且所述第一隔離圖案的底表面可低於所述第二隔離圖案的底表面。
在實例實施例中，所述方法可更包含：在所述第一觸點的形成之後，移除所述第一隔離圖案以及鄰近於所述第一隔離圖案的所述第一觸點的部分，以形成暴露所述基板的孔；形成第一間隔物以覆蓋所述孔的側壁，但暴露所述基板；以及形成第二觸點以填充所述孔。
在實例實施例中，所述孔的底表面可低於所述第一隔離圖案的底表面。
在實例實施例中，所述罩幕圖案的移除可包含部分地移除所述元件隔離層的上方部分。此處，所述元件隔離層的頂表面可高於所述第一隔離圖案的底表面。
在實例實施例中，所述基板可包含單元邊緣區域，且在所述單元邊緣區域中，所述第二凹槽中的至少兩個鄰近凹槽可形成為彼此連接。
將自結合附圖進行的以下描述更清楚地理解實例實施例。附圖代表如本文所述的非限制性實例實施例。
1‧‧‧基板
3‧‧‧元件隔離層
6‧‧‧凹陷區域/第一凹槽
7‧‧‧閘極絕緣層
11‧‧‧第一摻雜區域
13‧‧‧第二摻雜區域
14‧‧‧第一字元線覆蓋層圖案
15‧‧‧第一罩幕圖案
17‧‧‧第二罩幕圖案
19‧‧‧線狀開口
19a‧‧‧第二凹槽/第一凹陷區域
19b‧‧‧第二凹槽/第二凹陷區域
21a‧‧‧第一隔離圖案
21b‧‧‧第二隔離圖案
21c‧‧‧虛設隔離圖案
23‧‧‧第三罩幕圖案
24‧‧‧第二開口
25‧‧‧初始儲存節點襯墊
25a‧‧‧儲存節點襯墊
27‧‧‧第一絕緣層
31‧‧‧周邊閘極絕緣層
33‧‧‧第一閘極層
35‧‧‧第四罩幕圖案
37‧‧‧位元線節點孔
39‧‧‧第一間隔物
40‧‧‧第一支撐圖案
41‧‧‧第二支撐圖案
43‧‧‧第二閘極層
45‧‧‧第二字元線覆蓋層圖案
47a‧‧‧第二間隔物
47b‧‧‧第三間隔物
47c‧‧‧第四間隔物
50‧‧‧第二絕緣層
51‧‧‧第三絕緣層
52‧‧‧蝕刻終止層
53‧‧‧儲存節點孔
56‧‧‧上電極層
58‧‧‧介電質
60‧‧‧下電極
62‧‧‧板電極層
68‧‧‧周邊電路閘電極
69‧‧‧周邊摻雜區域/周邊電路摻雜區域
70‧‧‧周邊導線
72‧‧‧第一周邊觸點
74‧‧‧第二周邊觸點
81‧‧‧頂表面
83‧‧‧頂表面
84‧‧‧凹處/渠溝
85‧‧‧側壁
1300‧‧‧電子元件
1310‧‧‧控制器
1320‧‧‧輸入/輸出元件
1330‧‧‧記憶體
1340‧‧‧無線介面
1350‧‧‧匯流排
1400‧‧‧記憶體系統
1410‧‧‧記憶體元件
1420‧‧‧記憶體控制器
1430‧‧‧主機
AR‧‧‧主動區域
BC‧‧‧儲存節點觸點
BEP‧‧‧下電極襯墊
BL‧‧‧位元線
CAR‧‧‧單元陣列區域
CP‧‧‧電容器
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
DC‧‧‧位元線節點觸點
DDC‧‧‧虛設位元線節點觸點
ER‧‧‧單元邊緣區域
H1‧‧‧第一高度差
H2‧‧‧第二高度差
H3‧‧‧第三高度差
H4‧‧‧第四高度差
PCR‧‧‧周邊電路區域
R‧‧‧凹陷區域
T1‧‧‧厚度
W1‧‧‧寬度
W2‧‧‧寬度
WL‧‧‧字元線
圖1A為根據本發明概念的實例實施例的半導體元件的平面 圖。
圖1B為沿著圖1A的線A-A'、B-B'以及C-C'截取的根據本發明概念的一個實施例的半導體元件的橫截面圖。
圖1C為沿著圖1A的線A-A'、B-B'以及C-C'截取的根據本發明概念的另一實施例的半導體元件的橫截面圖。
圖2A、圖3A、圖4A、圖5A以及圖6A為依序說明形成圖1A的半導體元件的程序的平面圖。
圖2B、圖3B、圖3C、圖3D、圖3E、圖3F、圖4B、圖4C、圖5B、圖5C、圖5D、圖5E、圖6B、圖6C、圖6D、圖6E、圖6F、圖6G以及圖6H為依序說明形成圖1A的半導體元件的程序的橫截面圖。
圖5F為根據本發明概念的一個實施例的半導體元件的透視圖。
圖7為包含根據本發明概念的實例實施例而構造的半導體元件的電子裝置的示意性方塊圖。
圖8為包含根據本發明概念的實例實施例而構造的半導體元件的記憶體系統的示意性方塊圖。
應注意，上述圖意欲說明在某些實例實施例中利用的方法、結構及/或材料的一般特性且補充下文提供的書面描述。然而，這些圖式並未按比例繪製且可能並不會反映任何給定實施例的精 確結構或效能特性，且不應解釋為界定或限制實例實施例所涵蓋的值或屬性的範圍。舉例而言，為清楚起見，可減小或誇示分子、層、區域及/或結構部件的相對厚度以及定位。各圖中的類似或相同參考數字的使用意欲指示類似或相同部件或特徵的存在。
現將參看附圖來更全面地描述本發明概念的實例實施例。然而，本發明概念可按照許多不同形式來體現且不應解釋為限於本文所闡述的具體實施例；實情為，提供這些實施例，以使得本揭露將為全面且完整的，且將向一般熟習此項技術者完全傳達本發明概念。
應理解，當一部件被稱為「連接至」或「耦接至」另一部件時，所述部件可直接連接至或耦接至所述另一部件，或可存在介入部件。相比而言，當一部件被稱為「直接連接至」或「直接耦接至」另一部件時，不存在介入部件。相似參考數字在全文中指示相似部件。如本文中所使用，術語「及/或」包含相關聯的所列出項目中的一或多者的任何以及所有組合。用以描述部件或層之間的關係的其他詞應以相似方式解釋(例如，「在……之間」相對於「直接在……之間」、「鄰近」相對於「直接鄰近」、「在……上」相對於「直接在……上」)。
應理解，儘管本文中可使用術語「第一」、「第二」等來描述各種部件、組件、區域、層及/或區段，但這些部件、組件、區域、層及/或區段不應受這些術語限制。這些術語僅用以區分一個部件、組件、區域、層或區段與另一部件、組件、區域、層或 區段。因此，在不脫離實例實施例的教示的情況下，可將下文所論述的第一部件、組件、區域、層或區段稱為第二部件、組件、區域、層或區段。
為了描述的簡易起見，可在本文中使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及其類似術語的空間相對術語，以描述如諸圖中所說明的一個部件或特徵相對於另一(其他)部件或特徵的關係。應理解，除了諸圖中所描繪的定向以外，所述空間相對術語意欲亦涵蓋在使用中或操作中的元件的不同定向。舉例而言，若翻轉諸圖中的元件，則描述為在其他部件或特徵「下方」或「之下」的部件繼而將定向於其他部件或特徵「上方」。因此，例示性術語「在……下方」可涵蓋「在……上方」以及「在……下方」兩種定向。裝置可以其他方式定向(旋轉90度或在其他的定向)，且本文中所使用的空間相對描述詞相應地作出解釋。
本文中所使用的術語僅是出於描述特定實施例的目的，且不意欲限制實例實施例。如本文中所使用，單數形式「一個」以及「所述」意欲亦包含複數形式，除非上下文另有清楚指示。應進一步理解，術語「包括」及/或「包含」在用於本文中的情況下指定所敍述的特徵、整體、步驟、操作、部件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組的存在或添加。
本文中參看示意性平面說明、透視說明以及橫截面說明 來描述本發明概念的實例實施例，所述示意性平面說明、透視說明以及橫截面說明為實例實施例的理想化實施例(以及中間結構)的示意性說明。因而，應預料到由於(例如)製造技術及/或容差(tolerance)而存在相對於所述說明的形狀的變化。因此，本發明概念的實例實施例不應解釋為限於本文中所說明的區域的特定形狀，而是應包含由(例如)製造引起的形狀的偏差。舉例而言，被說明為矩形的植入區域可具有圓形或彎曲特徵及/或在植入區域的邊緣處的植入濃度梯度，而非自植入區域至非植入區域的二元(binary)改變。同樣地，藉由植入形成的內埋區域可在所述內埋區域與進行所述植入時穿過的表面之間的區域中導致一些植入。因此，諸圖中所說明的區域本質上為示意性的，且其形狀不意欲說明元件的區域的實際形狀且不意欲限制實施實施例的範疇。
除非另有定義，否則本文中所使用的所有術語(包含技術以及科學術語)具有與一般熟習本發明概念的實例實施例所屬技術者通常所理解者相同的含義。應進一步理解，術語(諸如，常用字典中所定義的術語)應被解釋為具有與其在相關技術背景中的含義一致的含義，且不應以理想化或過度正式的意義來解釋，除非本文中明確地如此定義。
圖1A為根據本發明概念的實例實施例的半導體元件的平面圖，且圖1B為沿著圖1A的線A-A'、B-B'以及C-C'截取的根據本發明概念的一個實施例的半導體元件的橫截面圖。
參看圖1A及圖1B，基板1可包含單元陣列區域CAR以 及周邊電路區域PCR。單元陣列區域CAR可包含單元邊緣區域ER，在單元邊緣區域ER中，可安置虛設圖案。元件隔離層3可設置於形成於基板1中的凹處或渠溝84中，以界定至少一個主動區域AR。在平面圖中，主動區域AR可塑形如沿著第一方向D1伸長的杆，且在實例實施例中，至少一個主動區域AR可包含多個主動區域，所述主動區域可彼此間隔開且平行。多條字元線WL可設置於基板1上，與主動區域AR以及元件隔離層3交叉。舉例而言，字元線WL可沿著第二方向D2延伸。字元線WL可由諸如經摻雜多晶矽、金屬矽化物及/或金屬的導電材料形成。第二方向D2可不平行於第一方向D1。字元線WL可設置於凹陷區域R中。字元線WL的頂表面可低於基板1的頂表面。下文中，字元線WL中的每一者可稱為單元閘極圖案。閘極絕緣層7可插入於字元線WL與基板1之間。第一摻雜區域11可在字元線WL的一側設置於基板1中，且第二摻雜區域13可在字元線WL的另一側設置於基板1中。第二摻雜區域13可插入於兩條鄰近字元線WL之間。第二摻雜區域13可具有位於低於第一摻雜區域11的底表面的高度高度的底表面。在一些實施例中，第二摻雜區域13的底表面可位於與第一摻雜區域11的底表面的高度高度實質上相同的高度高度。
第一字元線覆蓋層圖案14可設置於字元線WL上。第一字元線覆蓋層圖案14可自基板1的頂表面突出。舉例而言，第一字元線覆蓋層圖案14的頂表面可高於基板1的頂表面。舉例而 言，第一字元線覆蓋層圖案14可包括氮化矽、氮氧化矽、氧化矽或其組合。儲存節點襯墊25a可在字元線覆蓋層圖案14中的鄰近者之間與第一摻雜區域11接觸。此外，隔離圖案21a可設置於鄰近的儲存節點襯墊25a之間，且上覆於元件隔離層3上。隔離圖案21a可由與字元線覆蓋層圖案14相同的材料形成。根據本發明概念的實施例，隔離圖案21a、儲存節點襯墊25a以及第一字元線覆蓋層圖案14可具有實質上彼此共面的頂表面。
儲存節點襯墊25a可由隔離圖案21a彼此間隔開。在平面圖中，儲存節點襯墊25a可為矩形形狀的，但亦可包含鄰近於位元線節點觸點DC的彎曲部分。根據本發明的實例實施例，儲存節點襯墊25a中的每一者可具有大於習知儲存節點襯墊(亦即，圓柱形儲存節點襯墊)的底表面的底表面。舉例而言，相比習知或圓柱形儲存節點襯墊的面積，與主動區域AR接觸的儲存節點襯墊25a的面積可增大約1.37倍。因此，可降低儲存節點襯墊25a與第一摻雜區域11之間的接觸電阻。
元件隔離層3的頂表面可低於基板1的頂表面，且高於隔離圖案21a的底表面。元件隔離層3的頂表面與基板1的頂表面之間的高度差可小於約80埃。
在一些實施例中，儲存節點襯墊25a可延伸以覆蓋形成於基板1中的凹處84的側壁的部分以及元件隔離層3的頂表面。如圖1B的截面B-B'所示，儲存節點襯墊25a可形成為覆蓋基板1的突出部分的兩個側表面。此會增大儲存節點襯墊25a與基板1 之間的接觸面積。
在本實施例中，由於字元線WL設置於凹陷區域6中，因此單元電晶體可具有凹陷通道區域。此可減少短通道效應，且降低高度積集的半導體元件中的漏電流。
在單元陣列區域CAR中，第一絕緣層27可設置於基板1上。位元線BL可設置於第一絕緣層27上，沿著與第一方向D1以及第二方向D2兩者交叉的第三方向D3延伸。在橫截面圖中，位元線BL可與隔離圖案21a重疊。位元線BL可為含金屬層。位元線BL的寬度可實質上等於隔離圖案21a的寬度。此外，位元線BL以及隔離圖案21a可在垂直方向上彼此重疊。位元線BL的側壁以及隔離圖案21a的側壁可彼此對準。
位元線BL可經由位元線節點觸點DC而電連接至第二摻雜區域13。舉例而言，位元線節點觸點DC可包含金屬矽化物、經摻雜多晶矽、金屬氮化物、金屬以及其組合。位元線節點觸點DC的上方寬度可實質上等於位元線BL的寬度。位元線節點觸點DC可設置於位元線節點孔37中，位元線節點孔37可藉由蝕刻第一絕緣層27、第一字元線覆蓋層圖案14的部分以及基板1的部分而形成。位元線節點孔37的底表面或位元線節點觸點DC的底表面可低於元件隔離層3的頂表面。
位元線節點孔37的側壁可覆蓋以第一間隔物39。在實例實施例中，第一間隔物39可具有範圍為約30埃至約300埃的厚度。具有此厚度的第一間隔物39允許儲存節點襯墊25a實際上與 位元線節點觸點DC電分離。位元線BL的側壁以及位元線節點觸點DC的側壁可覆蓋以第二間隔物47a。第一間隔物39的側壁可覆蓋以第三間隔物47b。第一間隔物39、第二間隔物47a以及第三間隔物47b可由選自由以下各者組成的族群的至少一層形成：氮化矽層、氮氧化矽層以及氧化矽層。第二間隔物47a的側壁可與第三間隔物47b的側壁間隔開。
根據本發明概念的實例實施例，如圖1A及圖1B所示，第一字元線覆蓋層圖案14、隔離圖案21a以及第一間隔物39可設置於儲存節點襯墊25a的側壁上。因此，若第一字元線覆蓋層圖案14、隔離圖案21a以及第一間隔物39由同一材料(例如，氮化矽層)形成，則儲存節點襯墊25a的側壁可覆蓋以同一材料。
參看圖1A所示的平面圖，虛設位元線節點觸點DDC可設置於單元邊緣區域ER中。虛設位元線節點觸點DDC可具有與位元線節點觸點DC相同的形狀，且可出於不同於位元線節點觸點DC的目的的目的而設置。此外，虛設隔離圖案21c可設置於單元邊緣區域ER中。虛設隔離圖案21c可安置於單元邊緣區域ER的最外側區域處(例如，虛設位元線節點觸點DDC外側)。舉例而言，相比虛設位元線節點觸點DDC，虛設隔離圖案21c可安置得較靠近單元邊緣區域ER的外邊緣。虛設隔離圖案21c可由與隔離圖案21a相同的材料形成。虛設隔離圖案21c可塑形如字母「U」。虛設隔離圖案21c可與鄰近位元線重疊。虛設隔離圖案21c可連接虛設位元線節點觸點DDC中的相鄰者。
返回參看圖1B，第二絕緣層50可設置於第一絕緣層27上。第二絕緣層50可在第二間隔物47a與第三間隔物47b之間延伸，且覆蓋第二間隔物47a以及第三間隔物47b的側壁。儲存節點觸點BC可經由第一絕緣層27以及第二絕緣層50而連接至儲存節點襯墊25a。儲存節點觸點BC可包含選自由以下各者組成的族群的至少一種材料：金屬矽化物層、多晶矽層、金屬氮化物層以及金屬層。下電極襯墊BEP可設置於第二絕緣層50上。下電極襯墊BEP可穿透第二絕緣層50的至少一部分，且因此連接至儲存節點觸點BC。在一些實施例中，儲存節點襯墊25a、儲存節點觸點BC以及下電極襯墊BEP中的一些或全部可統稱為觸點。在此狀況下，所述觸點可視為包含上方部分(例如，儲存節點觸點BC)以及下方部分(例如，儲存節點襯墊25a)，且上方部分可與下方部分相連。
在周邊電路區域PCR中，周邊電路閘電極68可設置於基板1上。周邊閘電極68可包含依序堆疊的第一閘極層33以及第二閘極層43。第一閘極層33可為多晶矽層，而第二閘極層43可為含金屬層。第二閘極層43可包含與位元線BL相同的材料。換言之，周邊電路區域中的閘電極可由與單元陣列區域中的位元線BL相同的材料形成，且因此，不需要為了形成閘電極而執行額外沈積製程。此會簡化製造程序且減小層間厚度。周邊閘電極68的側壁可覆蓋以第四間隔物47c。位元線BL以及周邊閘電極68的頂表面可覆蓋以第二字元線覆蓋層圖案45。第二間隔物47a、第 三間隔物47b與第四間隔物47c可由同一材料形成。
周邊摻雜區域69可在周邊閘電極68的兩側設置於基板1中。周邊電路區域PCR的基板1可覆蓋以第二絕緣層50。位元線BL可經由穿透第二字元線覆蓋層圖案45的第一周邊觸點72、安置於第二絕緣層50上的周邊導線70以及穿透第二絕緣層50的第二周邊觸點74而電連接至周邊摻雜區域69。第一周邊觸點72、第二周邊觸點74以及周邊導線70可彼此連接以形成單個內連線圖案。第一周邊觸點72、第二周邊觸點74以及周邊導線70可由與下電極襯墊BEP相同的材料形成。
在單元陣列區域CAR中，第三絕緣層51可設置於第二絕緣層50上。第三絕緣層51可由與第一絕緣層27以及第二絕緣層50相同的材料形成。蝕刻終止層52可設置於第三絕緣層51上，且包含開口以暴露下電極襯墊BEP。記憶體部件可設置於下電極襯墊BEP上。在本實施例中，記憶體部件可為電容器CP，且半導體元件可為DRAM元件。舉例而言，下電極60可在單元陣列區域CAR中設置於第三絕緣層51上。下電極60可經由蝕刻終止層52而電連接至下電極襯墊BEP。舉例而言，下電極襯墊BEP可塑形如插塞或柱狀物。至少一個支撐層可經設置以支撐下電極60的側壁。舉例而言，所述至少一個支撐層可包含第一支撐圖案40以及第二支撐圖案41，第一支撐圖案40以及第二支撐圖案41在垂直方向上彼此間隔開，如圖1B所示。支撐圖案40以及41可經安置以支撐至少兩個鄰近下電極60的側壁。在平面圖中，支撐圖案 40以及41中的每一者的形狀可被修改。藉由支撐圖案40以及41，可實質上防止下電極60傾斜。
介電質58可經設置以共形地覆蓋下電極60以及支撐圖案40及41的暴露表面。介電質58可包含高介電常數(high-k)介電質層(例如，金屬氧化物)。介電質58可共形地覆蓋以上電極層56。下電極60、介電質58以及上電極層56可構成充當記憶體部件的電容器CP。舉例而言，上電極層56可包含氮化鈦層。上電極層56可覆蓋以板電極層62。舉例而言，板電極層62可包含鎢。在各種實施例中，板電極層62可填充下電極60之間、支撐圖案40及41之間，以及下電極60與鄰近於下電極60的支撐圖案40及41之間的空間。
在根據本實施例的半導體元件中，在字元線WL之間安置的彼此鄰近的儲存節點襯墊25a可由隔離圖案21a彼此分離。因此，可增大儲存節點襯墊25a與第一摻雜區域11之間的接觸面積。此外，儲存節點襯墊25a可延伸以覆蓋第一摻雜區域11的側表面，以增大接觸面積且降低儲存節點襯墊25a與第一摻雜區域11之間的接觸電阻。
在一些實施例中，半導體元件可包含基板1，基板1具有部分由側壁85界定的凹處(或渠溝)84(圖1B)。熟習此項技術者瞭解如何使用諸如淺渠溝隔離的技術而形成凹處84。基板1具有頂表面81。半導體元件可包含形成於凹處84中的元件隔離層3。元件隔離層3可具有低於基板1的頂表面81的頂表面83。記 憶體部件(例如，CP)可安置於基板1上方。一或多個儲存節點襯墊25a電連接至所述記憶體部件。儲存節點襯墊25a中的至少一者可與基板1的頂表面81接觸，且可形成得鄰近於凹處84的側壁85。在一些實施例中，儲存節點襯墊25a可延伸以覆蓋側壁85的部分。
圖1C為沿著圖1A的線A-A'、B-B'以及C-C'截取的根據本發明概念的其他實例實施例的半導體元件的橫截面圖。
參看圖1C，根據本實施例的半導體元件可就位元線節點觸點DC的結構而言不同於參看圖1B所述的半導體元件。位元線節點觸點DC可填充位元線節點孔37。位元線節點觸點DC的寬度可大於位元線BL的寬度。舉例而言，第一間隔物39可僅插入於位元線節點觸點DC與第一絕緣層27之間。換言之，圖1B的第三間隔物47b可在根據本實施例的半導體元件中得以省略。第二間隔物47a可覆蓋位元線BL的側表面以及位元線節點觸點DC的頂表面的部分。除上述特徵之外，根據本實施例的半導體元件可經組態以具有與參看圖1B所述的前述實施例的特徵相同的特徵。
圖2A、圖3A、圖4A、圖5A以及圖6A為依序說明形成圖1A的半導體元件的程序的平面圖。圖2B、圖3B至圖3E、圖4B、圖4C、圖5B至圖5E以及圖6B至圖6H為沿著圖2A、圖3A、圖4A、圖5A以及圖6A中的對應者的線A-A'、B-B'以及C-C'截取的橫截面圖，且繪示形成圖1A的半導體元件的程序。
參看圖2A及圖2B，可製備基板1，其具有單元陣列區域CAR以及周邊電路區域PCR。單元陣列區域CAR可包含單元邊緣區域ER。可在基板1中形成元件隔離層3，以界定主動區域AR。可使用淺渠溝隔離(STI)技術來形成元件隔離層3。舉例而言，元件隔離層3可由氧化矽層、氮化矽層或氮氧化矽層中的至少一者形成。可對單元陣列區域CAR的主動區域AR執行使用離子罩幕(未圖示)的離子植入製程，以形成第一摻雜區域11以及第二摻雜區域13。在某些實施例中，離子植入製程可被執行若干次，且第二摻雜區域13可形成為具有低於第一摻雜區域11的底表面的底表面。
可在基板1上形成多個第一罩幕圖案15。第一罩幕圖案15中的每一者可塑形如沿著第二方向D2延伸的線圖案。舉例而言，第一罩幕圖案15可包括氧化矽。此外，第一罩幕圖案15可形成為與主動區域AR以及元件隔離層3交叉。
可將第一罩幕圖案15用作蝕刻罩幕而對基板1以及元件隔離層3進行圖案化，以在單元陣列區域CAR中形成第一凹槽6。第一凹槽6可具有位於高於元件隔離層3的底表面的高度高度的底表面。閘極絕緣層7可形成於由第一凹槽6暴露的基板1的部分上。舉例而言，閘極絕緣層7可由熱氧化物形成。可在設有閘極絕緣層7的第一凹槽6中沈積導電層，且接著進行凹陷處理以形成字元線WL。
可在第一凹槽6中形成第一字元線覆蓋層圖案14以覆蓋 字元線WL。舉例而言，第一字元線覆蓋層圖案14可由氮化矽及/或氮氧化矽形成。可藉由以下方式形成第一字元線覆蓋層圖案14：在字元線WL上沈積絕緣覆蓋層以填充第一凹槽6，且接著執行平坦化製程以暴露第一罩幕圖案15的頂表面。由於平坦化製程，第一字元線覆蓋層圖案14可具有實質上與第一罩幕圖案15的頂表面共面的頂表面。此外，第一字元線覆蓋層圖案14可具有以自對準方式與第一罩幕圖案15對準的側表面。第一字元線覆蓋層圖案14的頂表面可高於基板1的頂表面。換言之，第一字元線覆蓋層圖案14可在基板1的頂表面的高度高度上方突出。
參看圖3A及圖3B，在形成第一字元線覆蓋層圖案14之後，可在基板1上形成第二罩幕圖案17。第二罩幕圖案17可包含沿著第三方向D3延伸的多個線狀圖案，第三方向D3與第一方向D1及第二方向D2兩者交叉。可在第二罩幕圖案17之間形成線狀開口19，以暴露第一罩幕圖案15以及第一字元線覆蓋層圖案14。開口19可在單元邊緣區域ER中彼此連接。可使用雙重圖案化(double patterning)技術來形成具有開口19的第二罩幕圖案17。舉例而言，多個線狀光阻圖案可使用ArF或KrF光微影製程而形成為具有最小寬度。接著，可共形地形成第一層以覆蓋光阻圖案的側表面以及頂表面。此後，可在第一層上形成第二層以填充光阻圖案的空間，且具有與第一層的最上表面共面的頂表面。接著，可移除第二層與光阻圖案之間的第一層。且，接著可將第二層以及光阻圖案用作蝕刻罩幕來蝕刻下伏層，以形成罩幕圖案17。
或者，多個線狀光阻圖案可使用ArF或KrF光微影製程而形成為具有最小寬度。接著，可共形地形成第一層以覆蓋光阻圖案的側表面以及頂表面，且各向異性地進行蝕刻以形成覆蓋光阻圖案的兩個側壁的間隔物。此後，可移除光阻圖案，且可將間隔物用作蝕刻罩幕來蝕刻下伏層以形成罩幕圖案17。
雙重圖案化技術的使用可克服ArF或KrF光微影製程的限制，而無需使用昂貴的EUV製程。亦即，第二罩幕圖案17可使用ArF或KrF光微影製程而形成為線形狀，所述線形狀界定開口19且具有小於最小寬度的寬度。
在習知光微影製程中，所述製程應執行兩次以形成具有圓柱形形狀的習知儲存節點襯墊，此是因為鄰近儲存節點襯墊之間的空間過小。此會增加失準的風險。相比而言，根據本發明概念的實例實施例，僅需要執行光微影製程一次。因此，可減少失準的風險。
參看圖3A及圖3C，可將第二罩幕圖案17用作蝕刻罩幕來蝕刻第一罩幕圖案15以及第一字元線覆蓋層圖案14，以形成第二凹槽19a以及19b。第二凹槽19a以及19b可包含暴露元件隔離層3的部分的第一凹陷區域19a以及暴露基板1的主動區域AR的部分的第二凹陷區域19b。可能會過度蝕刻(over-etch)由第二凹槽19a以及19b暴露的元件隔離層3以及基板1的上方部分。在實例實施例中，可按照此方式來控制蝕刻製程，以使得元件隔離層3中的蝕刻深度大於基板1的主動區域AR中的蝕刻深度。結 果，第一凹陷區域19a的底表面與基板1的頂表面之間的第一高度差H1可大於第二凹陷區域19b的底表面與基板1的頂表面之間的第二高度差H2。在實例實施例中，第二高度差H2的範圍可為約10埃至約350埃。雖然圖3C中未圖示，但第二凹槽19a、19b可形成於第一字元線覆蓋層圖案14中，但可能並未暴露字元線WL的頂表面。
參看圖3A及圖3D，可選擇性地移除第二罩幕圖案17。可在第一罩幕圖案15上形成絕緣隔離層，以填充第二凹槽19a以及19b。所述隔離層可包括氮化矽及/或氮氧化矽。可對所述隔離層執行平坦化製程，以暴露第一罩幕圖案15的頂表面，且在第二凹槽19a以及19b中形成隔離圖案21a及21b。隔離圖案21a及21b可包含設置於第一凹陷區域19a中的第一隔離圖案21a以及設置於第二凹陷區域19b中的第二隔離圖案21b。第一隔離圖案21a可與元件隔離層3接觸，且第二隔離圖案21b可與基板1的第二摻雜區域13接觸。可在單元邊緣區域ER上形成虛設隔離圖案21c。虛設隔離圖案21c可形成為在平面圖中具有「U」狀結構，且將隔離圖案21a以及21b中的鄰近者彼此連接。第一隔離圖案21a的底表面可低於第二隔離圖案21b的底表面。若第一隔離圖案21a的底表面以及第二隔離圖案21b的底表面分別低於元件隔離層3的頂表面以及基板1的頂表面，則第一隔離圖案21a以及第二隔離圖案21b可較穩定地配置。此允許將在後續步驟中形成的儲存節點襯墊彼此電隔離。
雖然圖3D中未圖示，但隔離圖案21a及21b可在第一字元線覆蓋層圖案14中形成於第二凹槽19a、19b中。隔離圖案21a及21b可按照自對準方式與第一罩幕圖案15對準。此外，第一字元線覆蓋層圖案14、第一罩幕圖案15以及隔離圖案21a及21b可具有實質上彼此共面的頂表面。
參看圖3E，可在基板1上形成第三罩幕圖案23，以覆蓋周邊電路區域PCR，但暴露單元陣列區域CAR。可藉由將第三罩幕圖案23用作蝕刻罩幕來移除第一罩幕圖案15，以暴露第一字元線覆蓋層圖案14以及隔離圖案21a及21b的側壁，且暴露元件隔離層3以及基板1。若第一罩幕圖案15與元件隔離層3兩者由同一材料(例如，氧化矽)形成，則會在第一罩幕圖案15的移除期間部分地蝕刻元件隔離層3的上方部分。可使用濕式蝕刻製程來移除第一罩幕圖案15。由於元件隔離層3的上方部分的部分蝕刻，元件隔離層3可具有低於基板1的頂表面的頂表面。元件隔離層3的頂表面與基板1的頂表面之間的此第三高度差H3可小於約80埃。由於使用濕式蝕刻製程而移除了第一罩幕圖案15，因此，可在不存在經由乾式蝕刻製程而產生蝕刻副產物的風險的情況下執行移除製程。因此，不同於在乾式蝕刻製程中，不存在對用於移除蝕刻副產物的過度蝕刻製程的需要。因此，不會過量移除元件隔離層3的頂部部分。因此，不會過度降低元件隔離層3的頂表面以及待形成於其上的儲存節點襯墊的底表面。因此，可減小閘極誘發式汲極降低(gate-induced drain lowering，GIDL) 效應。在實例實施例中，第三高度差H3可小於第一高度差H1。在此狀況下，元件隔離層3的剩餘部分可與第一隔離圖案21a的底表面以及下側壁接觸。因此，第一隔離圖案21a可由元件隔離層3支撐，且可被防止掉落，從而允許儲存節點襯墊彼此電隔離。
或者，在其他實例中，如(例如)圖3F所示，元件隔離層3可形成為具有實質上與基板1的頂表面共面的頂表面。舉例而言，第一罩幕圖案15以及元件隔離層3可由不同材料形成，且元件隔離層3的上方部分在第一罩幕圖案15的移除期間可能並不如圖3E所示的實施例中一樣多地被蝕刻。
參看圖4A及圖4B，可移除第三罩幕圖案23以暴露周邊電路區域PCR上的第一罩幕圖案15。可在基板1上沈積導電層，且接著進行平坦化，以暴露第一字元線覆蓋層圖案14以及隔離圖案21a及21b的頂表面，且在第一字元線覆蓋層圖案14與隔離圖案21a及21b之間形成與基板1接觸的初始儲存節點襯墊25。舉例而言，所述導電層可為經摻雜多晶矽層。初始儲存節點襯墊25可形成為將第一摻雜區域11與第二摻雜區域13互連。因為初始儲存節點襯墊25關於第一字元線覆蓋層圖案14以及隔離圖案21a及21b以自對準方式形成，所以第二摻雜區域13與初始儲存節點襯墊25之間的失準可減小。為了防止在初始儲存節點襯墊25中形成空穴(void)，可在導電層的形成期間重複地執行沈積步驟以及蝕刻步驟。在形成初始儲存節點襯墊25之後，可在基板1上形成第一絕緣層27。
參看圖4C，可自周邊電路區域PCR移除第一絕緣層27以及第一罩幕圖案15，以暴露基板1。可藉由執行沈積以及平坦化製程而在周邊電路區域PCR的基板1上形成周邊閘極絕緣層31以及第一閘極層33。舉例而言，第一閘極層33可由經摻雜多晶矽層形成。周邊電路區域PCR上的第一閘極層33的頂表面可實質上與單元陣列區域CAR上的第一絕緣層27的頂表面共面。
參看圖5A及圖5B，可在基板1上形成第四罩幕圖案35，包含設置於第二摻雜區域13上的第二開口24。可形成第二開口24以暴露第一絕緣層27。第二開口24的寬度可大於第二隔離圖案21b的寬度。
參看圖5A及圖5C，可將第四罩幕圖案35用作蝕刻罩幕而移除第一絕緣層27、初始儲存節點襯墊25以及第二隔離圖案21b的部分，以形成位元線節點孔37以及儲存節點襯墊25a。在實例實施例中，儲存節點襯墊25a可僅電連接至第一摻雜區域11。位元線節點孔37的寬度可大於鄰近字元線覆蓋層圖案14之間的空間。因此，可在位元線節點孔37的形成期間部分地移除字元線覆蓋層圖案14的側壁。然而，可形成位元線節點孔37以使得其並不暴露字元線WL的任何部分。位元線節點孔37的底表面與第一字元線覆蓋層圖案14的頂表面之間的第四高度差H4可大於第二高度差H2。在實例實施例中，第四高度差H4的範圍可為約30埃至約600埃。因此，第二隔離圖案21b可能不會保留於位元線節點孔37的底表面上。
參看圖5A及圖5D，可移除第四罩幕圖案35。可形成第一間隔物39以覆蓋位元線節點孔37的側壁。第一間隔物39可具有約30埃至300埃的厚度T1。
參看圖5A及圖5E，可沈積導電層以填充位元線節點孔37。可對所述導電層進行平坦化，以暴露第一絕緣層27的頂表面，且在位元線節點孔37中形成位元線節點觸點DC。在實例實施例中，可在單元邊緣區域ER上形成虛設位元線節點觸點DDC，以具有實質上與位元線節點觸點DC相同的形狀。
圖5F為沿著圖5A的線A-A'截取且處於第一字元線覆蓋層圖案14的頂表面的高度的圖5E的半導體元件的透視圖。參看圖5F，第一字元線覆蓋層圖案14、第一隔離圖案21a以及第一間隔物39可設置得鄰近於儲存節點襯墊25a。若第一字元線覆蓋層圖案14、隔離圖案21a以及第一間隔物39由同一材料(例如，氮化矽層)形成，則儲存節點襯墊25a實質上整個側表面可圍繞以氮化矽層。
參看圖6A及圖6B，可在設有位元線節點觸點DC的結構的整個表面上依序形成第二閘極層43以及第二字元線覆蓋層圖案45。
參看圖6A及圖6C，可依序對單元陣列區域CAR上的第二字元線覆蓋層圖案45以及第二閘極層43進行圖案化，以形成位元線BL且暴露位元線節點觸點DC的頂表面。在實例實施例中，可按照此方式形成位元線BL，以使得其寬度W2可實質上等 於第一隔離圖案21a的寬度W1。在平面圖中，位元線BL可與第一隔離圖案21a重疊，且因此，位元線BL以及第一隔離圖案21a可具有彼此垂直對準的側壁。可在周邊電路區域PCR中蝕刻第二字元線覆蓋層圖案45以及第二閘極層43，且在此狀況下，可暴露第一閘極層33的頂表面。
參看圖6A及圖6D，可自周邊電路區域PCR蝕刻第一閘極層33以形成周邊電路閘電極68。若第一閘極層33以及位元線節點觸點DC由同一材料(例如，多晶矽層)形成，亦會在蝕刻第一閘極層33期間蝕刻位元線節點觸點DC。在實例實施例中，可按照此方式形成位元線節點觸點DC，以使得其下方部分比其上方部分寬。
參看圖6A及圖6E，可在基板1的周邊電路區域PCR中形成周邊電路摻雜區域69。可在所得結構上共形地形成間隔物層。接著，各向異性地蝕刻間隔物層以同時形成第二間隔物47a、第三間隔物47b以及第四間隔物47c。可形成第二間隔物47a以覆蓋位元線BL以及位元線節點觸點DC的側表面，可形成第三間隔物47b以覆蓋第一間隔物39的側表面或側壁，且可形成第四間隔物47c以覆蓋周邊閘電極68的側表面或側壁。
參看圖6F，可在所得結構上形成第二絕緣層50，且接著進行平坦化以暴露第二字元線覆蓋層圖案45。在單元陣列區域CAR中，可對第二絕緣層50以及第一絕緣層27進行圖案化，以形成暴露儲存節點襯墊25a的儲存節點孔53，如圖6G所示。此 後，可藉由以導電層填充儲存節點孔53來形成儲存節點觸點BC。因為儲存節點襯墊25a形成為具有增大的面積，所以可在儲存節點孔的形成期間減小失準，亦即，藉此增大失準裕度(margin)。
再次參看圖6G，可在周邊電路區域PCR中蝕刻第二字元線覆蓋層圖案45，以暴露位元線BL的部分，且可蝕刻第二絕緣層50以暴露周邊電路摻雜區域69。在實例實施例中，可在此蝕刻製程期間部分地移除儲存節點觸點BC的上方部分。
參看圖6H，可沈積導電層且進行圖案化以形成下電極襯墊BEP、第一周邊觸點72以及第二周邊觸點74，以及周邊導線70。
返回參看圖1A及圖1B，可在單元陣列區域CAR上形成第三絕緣層51以填充下電極襯墊BEP之間的空間。可在第三絕緣層51上形成蝕刻終止層52。可在蝕刻終止層52上交替地形成模製層(未圖示)以及支撐層40及41。下電極60可經由支撐層40及41、模製層以及蝕刻終止層52而連接至下電極襯墊BEP。此後，可移除模製層。此處，可不移除支撐層40及41。可在單元陣列區域CAR上形成介電質58、上電極層56以及板電極62。
可使用各種不同封裝技術囊封上文所揭露的半導體記憶體元件。舉例而言，根據上述實施例的半導體記憶體元件可使用以下技術中的任一者來囊封：疊層封裝(package on package；POP)技術、球狀柵格陣列(ball grid array；BGA)技術、晶片級封裝(chip scale package；CSP)技術、塑膠引線晶片承載封裝(plastic leaded chip carrier；PLCC)技術、塑膠雙列直插封裝(plastic dual in-line package；PDIP)技術、晶粒蜂窩狀包裝(die in waffle pack)技術、晶圓中晶粒形式(die in wafer form)技術、板載晶片(chip on board；COB)技術、陶瓷雙列直插封裝(ceramic dual in-line package；CERDIP)技術、塑膠四方扁平封裝(plastic quad flat package；PQFP)技術、薄四方扁平封裝(thin quad flat package；TQFP)技術、小外形封裝(small outline package；SOIC)技術、縮小小外形封裝(shrink small outline package；SSOP)技術、薄型小外形封裝(thin small outline package；TSOP)技術、薄四方扁平封裝(thin quad flat package；TQFP)技術、系統級封裝(system in package；SIP)技術、多晶片封裝(multi-chip package；MCP)技術、晶圓級製造封裝(wafer-level fabricated package；WFP)技術及/或晶圓級處理堆疊封裝(wafer-level processed stack package；WSP)技術。
安裝了根據上述實施例中的一者的半導體記憶體元件的封裝可更包含控制半導體記憶體元件的至少一個半導體元件(例如，控制器及/或邏輯元件)。
圖7為示意性地說明包含根據本發明概念的實例實施例的半導體元件的電子元件的方塊圖。
參看圖7，包含根據本發明概念的實例實施例的半導體元件的電子元件1300可用於以下各者中的一者中：個人數位助理(personal digital assistant；PDA)、膝上型電腦、行動電腦、平板 電腦(web tablet)、無線電話、蜂巢式電話、數位音樂播放器、有線或無線電子元件或包含上述各者中的至少兩者的複合電子元件。電子元件1300可包含經由匯流排1350而彼此組合的控制器1310、輸入/輸出元件1320(諸如，小鍵盤、鍵盤、顯示器)、記憶體1330以及無線介面1340。舉例而言，控制器1310可包含至少一個微處理器、數位信號處理、微控制器或其類似者。記憶體1330可經組態以儲存待由控制器1310使用的命令碼或使用者資料。記憶體1330可包含根據本發明概念的實例實施例包含垂直通道電晶體的半導體元件。電子元件1300可使用無線介面1340，其經組態以使用RF信號而將資料傳輸至無線通信網路或自無線通信網路接收資料。舉例而言，無線介面1340可包含天線、無線收發器等。電子系統1300可用於諸如以下各者的通信系統的通信介面協定中：CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、Muni Wi-Fi、藍芽(Bluetooth)、DECT、無線USB、Flash-OFDM、IEEE 802.20、GPRS、iBurst、WiBro、WiMAX、進階型WiMAX、UMTS-TDD、HSPA、EVDO、進階型LTE、MMDS等。
圖8為示意性地說明包含根據本發明概念的實例實施例的半導體元件的記憶體系統的方塊圖。
參看圖8，將描述包含根據本發明概念的實例實施例的半導體元件的記憶體系統。記憶體系統1400可包含用於儲存大量資料的記憶體元件1410以及記憶體控制器1420。記憶體控制器1420 控制記憶體元件1410，以便回應於主機1430的讀取/寫入請求而讀取儲存於記憶體元件1410中的資料或將資料寫入至記憶體元件1410中。記憶體控制器1420可包含位址映射表，用於將自主機1430(例如，行動元件或電腦系統)提供的位址映射至記憶體元件1410的實體位址。記憶體1410可為根據本發明概念的實例實施例包含垂直通道電晶體的半導體元件。
根據本發明概念的實例實施例，半導體元件可包含儲存節點襯墊，其在字元線之間安置得彼此鄰近，但由隔離圖案彼此間隔開。因此，儲存節點襯墊可藉由增大的接觸面積而連接至基板的主動區域，且因此，可降低儲存節點襯墊與基板之間的接觸電阻。
根據本發明概念的實例實施例，製造半導體元件的方法可包含使用隔離圖案以自對準方式形成儲存節點襯墊。因此，可防止因罩幕失準而導致橋接問題。此使得能夠改良半導體元件的可靠性。
此外，可使用雙重圖案化技術來形成隔離圖案，且因此，可使用ArF及/或KrF束而非EUV束來執行光微影。此使得能夠降低製造半導體元件的成本。
儘管已特定地繪示且描述了本發明概念的實例實施例，但一般熟習此項技術者應理解，可對本發明概念進行形式以及細節改變，而不脫離隨附申請專利範圍的精神以及範疇。

Claims (39)

  1. 一種半導體元件，包括：基板，其具有由側壁部分地界定的凹處，所述基板具有頂表面；元件隔離層，其設置於所述凹處中，所述元件隔離層具有低於所述基板的頂表面的頂表面；記憶體部件，其安置於所述基板上；一或多個第一觸點，其電連接至所述記憶體部件，其中所述第一觸點中的每一者與所述基板的頂表面以及鄰近的所述凹處的側壁接觸；以及隔離圖案，位於所述元間隔離層之上且設置於所述第一觸點中的鄰近者之間，所述隔離圖案直接接觸相鄰之所述第一觸點。
  2. 如申請專利範圍第1項所述的半導體元件，更包括層間絕緣層，其中所述第一觸點中的至少一者的整個側表面與相對於所述層間絕緣層具有蝕刻選擇性的絕緣層接觸。
  3. 如申請專利範圍第2項所述的半導體元件，其中所述絕緣層包括氮化物。
  4. 如申請專利範圍第1項所述的半導體元件，其中所述第一觸點中的至少一者包含接觸襯墊，且其中所述隔離圖案的頂表面與所述接觸襯墊的頂表面共面。
  5. 如申請專利範圍第1項所述的半導體元件，其中所述隔離圖案的底表面低於所述基板的頂表面。
  6. 如申請專利範圍第1項所述的半導體元件，更包括：字元線覆蓋層圖案，其鄰近於所述第一觸點中的至少一者；以及字元線，其在所述字元線覆蓋層圖案下方沿著第一方向延伸。
  7. 如申請專利範圍第6項所述的半導體元件，其中所述字元線設置於所述基板中。
  8. 如申請專利範圍第6項所述的半導體元件，其中所述第一觸點中的至少一者包含接觸襯墊，且其中所述字元線覆蓋層圖案的頂表面與所述接觸襯墊的頂表面共面。
  9. 如申請專利範圍第8項所述的半導體元件，其中所述隔離圖案具有杆形狀，其沿著與所述第一方向交叉的第二方向延伸。
  10. 如申請專利範圍第9項所述的半導體元件，其中所述隔離圖案的底表面高於所述字元線覆蓋層圖案的底表面。
  11. 如申請專利範圍第9項所述的半導體元件，其中所述隔離圖案將所述字元線覆蓋層圖案的頂表面劃分為多個部分。
  12. 如申請專利範圍第1項所述的半導體元件，更包括：第二觸點，其設置於所述第一觸點的一側；以及間隔物，其插入於所述第一觸點與所述第二觸點之間。
  13. 如申請專利範圍第12項所述的半導體元件，其中所述第二觸點的底表面低於所述元件隔離層的頂表面。
  14. 如申請專利範圍第12項所述的半導體元件，更包括：導電線，其在所述第二觸點上沿著所述第一方向延伸， 其中所述導電線具有與所述隔離圖案相同的寬度，且在平面圖中與所述隔離圖案重疊。
  15. 如申請專利範圍第12項所述的半導體元件，更包括：第一摻雜區域，其設置於所述基板中且連接至所述第一觸點；以及第二摻雜區域，其設置於所述基板中且連接至所述第二觸點，其中所述第二摻雜區域具有大於所述第一摻雜區域的深度的深度。
  16. 一種半導體元件，包括：基板，其具有單元陣列區域、單元邊緣區域以及周邊電路區域；多條字元線，其設置於所述基板中，其中閘極絕緣層插入於所述字元線之間，所述字元線沿著第一方向延伸；字元線覆蓋層圖案，其分別安置於所述字元線上，所述字元線覆蓋層圖案自所述基板的頂表面向上突出；儲存節點襯墊，其安置於所述字元線覆蓋層圖案之間，與所述基板接觸；隔離圖案，其安置於所述儲存節點襯墊之間以及所述字元線覆蓋層圖案之間；以及虛設位元線節點觸點以及虛設隔離圖案，所述虛設位元線節點觸點以及所述虛設隔離圖案在所述單元邊緣區域中安置得彼此鄰近。
  17. 如申請專利範圍第16項所述的半導體元件，更包括：位元線節點觸點，其設置於所述單元陣列區域中，所述位元線節點觸點在所述字元線之間連接至所述基板，且與所述隔離圖案間隔開；以及多條位元線，其在所述位元線節點觸點上設置為彼此平行，其中一個所述虛設隔離圖案與所述位元線中的至少兩條鄰近位元線共同地重疊。
  18. 如申請專利範圍第16項所述的半導體元件，其中相比於所述虛設位元線節點觸點，所述虛設隔離圖案安置得較靠近所述單元邊緣區域的外邊緣。
  19. 如申請專利範圍第16項所述的半導體元件，更包括元件隔離層，其設置於所述基板中，所述元件隔離層具有低於所述基板的頂表面的頂表面。
  20. 如申請專利範圍第16項所述的半導體元件，更包括元件隔離層，其設置於所述基板中，所述元件隔離層具有與所述基板的頂表面共面的頂表面。
  21. 一種半導體元件，包括：元件隔離層，其形成於半導體基板中，所述元件隔離層界定主動區域，所述主動區域包含第一接面區域以及第二接面區域；多條字元線，其內埋於所述半導體基板中，所述多條字元線各自具有形成於其上且在所述主動區域上方延伸的字元線覆蓋層； 多條位元線，其跨越所述多條字元線而延伸；第一觸點，其將所述第一接面區域以及所述多條位元線中的對應者電互連；第二觸點，其電耦接至所述第二接面區域，其中所述第二觸點的下方部分安置於由字元線覆蓋層中的鄰近者的相對側壁以及在所述字元線覆蓋層中的所述鄰近者之間延伸的鄰近分離壁的相對側壁界定的空間內，其中所述元件隔離層具有低於所述基板的頂表面的頂表面，其中所述第二觸點包含上方部分以及下方部分，且其中所述上方部分與所述下方部分相連。
  22. 如申請專利範圍第21項所述的半導體元件，更包括儲存節點，其電耦接至所述第二觸點。
  23. 一種形成半導體元件的方法，包括：在半導體基板中形成元件隔離層，所述元件隔離層界定主動區域，所述主動區域包含第一接面區域以及第二接面區域；形成第一罩幕圖案，其具有在所述半導體基板上方在第一方向上延伸的第一開口；使用所述第一罩幕圖案在所述半導體基板中形成在所述第一方向上延伸的第一凹槽；在所述第一凹槽中形成多條字元線，所述多條字元線各自具有形成於其上的字元線覆蓋層圖案，所述字元線覆蓋層圖案在所述主動區域上方延伸； 在所述第一罩幕圖案以及所述字元線覆蓋層圖案上方形成第二罩幕圖案，所述第二罩幕圖案具有沿著與所述第一方向交叉的第二方向延伸的第二開口，以暴露所述第一罩幕圖案以及所述字元線覆蓋層圖案的部分；使用所述第二罩幕圖案來對所述第一罩幕圖案以及所述字元線覆蓋層圖案進行圖案化，藉此形成沿著所述第二方向延伸的第二凹槽；在所述第二凹槽中形成隔離圖案，所述隔離圖案在鄰近字元線覆蓋層圖案之間延伸；移除所述第一罩幕圖案以及所述第二罩幕圖案以暴露所述元件隔離層以及所述半導體基板；以及在由所述字元線覆蓋層圖案以及所述隔離圖案的側壁限定的空間內形成初始儲存節點襯墊。
  24. 如申請專利範圍第23項所述的形成半導體元件的方法，其中所述第一凹槽的底表面位於高於所述元件隔離層的底表面的高度。
  25. 如申請專利範圍第23項所述的形成半導體元件的方法，其中所述第二凹槽包含暴露所述元件隔離層的部分的第一凹陷區域以及暴露所述主動區域的部分的第二凹陷區域。
  26. 如申請專利範圍第25項所述的形成半導體元件的方法，其中所述第一凹陷區域的底表面與所述半導體基板的頂表面之間的第一高度差大於所述第二凹陷區域的底表面與所述半導體基板 的頂表面之間的第二高度差。
  27. 如申請專利範圍第23項所述的形成半導體元件的方法，其中所述隔離圖案包含第一隔離圖案以及第二隔離圖案，且其中所述第一隔離圖案的底表面低於所述第二隔離圖案的底表面。
  28. 如申請專利範圍第23項所述的形成半導體元件的方法，其中所述隔離圖案包括氮化矽或氮氧化矽。
  29. 如申請專利範圍第23項所述的形成半導體元件的方法，其中所述隔離圖案的底表面低於所述元件隔離層以及所述半導體基板的頂表面。
  30. 如申請專利範圍第23項所述的形成半導體元件的方法，其中所述隔離圖案形成於所述字元線覆蓋層圖案中所界定的所述第二凹槽中。
  31. 如申請專利範圍第23項所述的形成半導體元件的方法，其中所述字元線覆蓋層圖案、所述第一罩幕圖案、所述隔離圖案的頂表面彼此共面。
  32. 如申請專利範圍第23項所述的形成半導體元件的方法，其中移除所述第一罩幕圖案以及所述第二罩幕圖案包括：在所述第一罩幕圖案上形成第三罩幕圖案；以及使用所述第三罩幕圖案來移除所述第一罩幕圖案，且部分地蝕刻所述元件隔離層的上方部分，以暴露所述字元線覆蓋層圖案的側壁、所述元件隔離層的部分以及所述半導體基板的部分。
  33. 如申請專利範圍第32項所述的形成半導體元件的方法， 其中經部分蝕刻的所述元件隔離層的頂表面低於所述半導體基板的頂表面以形成凹處。
  34. 如申請專利範圍第32項所述的形成半導體元件的方法，其中經部分蝕刻的所述元件隔離層與所述隔離圖案的底表面以及側壁的下方部分接觸。
  35. 如申請專利範圍第32項所述的形成半導體元件的方法，其中移除所述第一罩幕圖案包括使用濕式蝕刻製程。
  36. 如申請專利範圍第33項所述的形成半導體元件的方法，其中所述初始儲存節點襯墊與所述半導體基板的頂表面接觸，且形成得鄰近於所述凹處的側壁。
  37. 如申請專利範圍第23項所述的形成半導體元件的方法，更包括：在所述隔離圖案上形成第一絕緣層；藉由移除所述第一絕緣層、所述初始儲存節點襯墊以及所述隔離圖案的部分，經由所述第一絕緣層而形成位元線觸點孔，以暴露所述第一接面區域且形成儲存節點襯墊；以及在所述位元線觸點孔的側壁上形成位元線間隔物，其中所述儲存節點襯墊安置於由所述隔離圖案、所述字元線覆蓋層圖案的側壁、所述位元線間隔物中的一者限定的空間內。
  38. 如申請專利範圍第37項所述的形成半導體元件的方法，更包括：在所述位元線觸點孔中形成位元線觸點，所述位元線觸點連 接至所述第一接面區域；形成多條位元線，其跨越所述多條字元線而延伸且電耦接至所述位元線觸點；在所述多條位元線上方形成第二絕緣層；經由所述第一絕緣層以及所述第二絕緣層而形成儲存節點觸點孔，以暴露所述儲存節點接觸襯墊；以及以導電材料填充所述儲存節點觸點孔，以形成電耦接至所述第二接面區域的儲存節點觸點。
  39. 一種形成半導體元件的方法，包括：在半導體基板中形成元件隔離層，所述元件隔離層界定主動區域，所述主動區域包含第一接面區域以及第二接面區域；在所述第一凹槽中形成多條字元線，所述多條字元線各自具有形成於其上的字元線覆蓋層圖案，所述字元線覆蓋層圖案在所述主動區域上方在第一方向上延伸；在所述半導體基板中以及所述元件隔離層中形成第二凹槽，所述第二凹槽沿著與所述第一方向交叉的第二方向延伸；在所述第二凹槽中形成隔離圖案，所述隔離圖案在鄰近的所述字元線覆蓋層圖案之間延伸；以及在由所述字元線覆蓋層圖案以及所述隔離圖案的側壁限定的空間內形成觸點。
TW102102682A 2012-03-30 2013-01-24 半導體元件及其製造方法 TWI634643B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2012-0032925 2012-03-30
KR1020120032925A KR101933044B1 (ko) 2012-03-30 2012-03-30 반도체 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
TW201340294A TW201340294A (zh) 2013-10-01
TWI634643B true TWI634643B (zh) 2018-09-01

Family

ID=49154856

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102102682A TWI634643B (zh) 2012-03-30 2013-01-24 半導體元件及其製造方法

Country Status (5)

Country Link
US (1) US9379114B2 (zh)
KR (1) KR101933044B1 (zh)
CN (1) CN103367283B (zh)
DE (1) DE102013102720A1 (zh)
TW (1) TWI634643B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI708320B (zh) * 2019-10-29 2020-10-21 南亞科技股份有限公司 半導體結構及其形成方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102150965B1 (ko) * 2013-01-24 2020-09-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140141344A (ko) * 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR102230194B1 (ko) * 2014-04-14 2021-03-19 삼성전자주식회사 반도체 소자
KR102156643B1 (ko) * 2014-05-14 2020-09-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9412700B2 (en) * 2014-10-15 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing semiconductor device
KR102274738B1 (ko) * 2016-01-08 2021-07-07 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN108389860B (zh) 2017-02-03 2021-06-22 联华电子股份有限公司 半导体装置
CN108573971B (zh) * 2017-03-07 2019-08-23 联华电子股份有限公司 半导体存储器结构
KR102371892B1 (ko) * 2017-05-25 2022-03-08 삼성전자주식회사 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
CN107845633B (zh) * 2017-10-30 2023-05-12 长鑫存储技术有限公司 存储器及其制造方法
KR102167959B1 (ko) * 2017-11-14 2020-10-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 구조체 및 그 제조 방법
US11211388B2 (en) 2017-11-14 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Array boundfary structure to reduce dishing
KR20210026193A (ko) 2019-08-29 2021-03-10 삼성전자주식회사 반도체 소자 및 그 제조방법
US11264323B2 (en) * 2019-10-08 2022-03-01 Nanya Technology Corporation Semiconductor device and method for fabricating the same
KR20210049231A (ko) * 2019-10-24 2021-05-06 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
CN211182204U (zh) * 2020-01-21 2020-08-04 福建省晋华集成电路有限公司 存储器
KR20220004253A (ko) * 2020-07-03 2022-01-11 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN111968977B (zh) * 2020-08-31 2022-04-22 福建省晋华集成电路有限公司 半导体存储装置及其形成方法
EP4092725B1 (en) 2021-03-30 2024-09-11 Changxin Memory Technologies, Inc. Memory production method
US20220359524A1 (en) 2021-05-10 2022-11-10 Taiwan Semiconductor Manufacturing Company Limited Access transistors in a dual gate line configuration and methods for forming the same
KR20230059028A (ko) * 2021-10-25 2023-05-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20230137161A (ko) * 2022-03-21 2023-10-04 삼성전자주식회사 반도체 메모리 소자
KR20240008569A (ko) * 2022-07-12 2024-01-19 삼성전자주식회사 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060081913A1 (en) * 2004-10-20 2006-04-20 Samsung Electronics Co., Ltd. Semiconductor memory devices including electrode contact structures having reduced contact resistance and methods of fabricating the same
US20100176486A1 (en) * 2009-01-13 2010-07-15 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780338A (en) * 1997-04-11 1998-07-14 Vanguard International Semiconductor Corporation Method for manufacturing crown-shaped capacitors for dynamic random access memory integrated circuits
TW323393B (en) * 1997-05-31 1997-12-21 Vanguard Int Semiconduct Corp Manufacturing method of crown-shaped stacked capacitor of dynamic random access memory
KR100505712B1 (ko) 2003-10-22 2005-08-02 삼성전자주식회사 리세스 채널 어레이 트랜지스터의 제조 방법
KR100533956B1 (ko) 2004-05-31 2005-12-06 삼성전자주식회사 반도체 장치 제조 방법
JP5091428B2 (ja) * 2005-06-14 2012-12-05 株式会社東芝 半導体装置の製造方法
KR100846099B1 (ko) 2007-01-30 2008-07-14 삼성전자주식회사 리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법
KR100849192B1 (ko) 2007-08-13 2008-07-30 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100945229B1 (ko) 2008-01-02 2010-03-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP4553049B2 (ja) * 2008-02-29 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法
KR101040367B1 (ko) 2008-12-26 2011-06-10 주식회사 하이닉스반도체 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법
KR101561061B1 (ko) 2009-04-10 2015-10-16 삼성전자주식회사 돌출형 소자 분리막을 가지는 반도체 소자
KR101078731B1 (ko) 2009-06-09 2011-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101075526B1 (ko) 2009-07-03 2011-10-20 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치의 자기정렬콘택 형성 방법
KR20110013050A (ko) 2009-07-31 2011-02-09 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
CN101996930B (zh) 2009-08-20 2013-11-06 中芯国际集成电路制造(上海)有限公司 制造接触接合垫的方法及半导体器件
KR20110024494A (ko) 2009-09-02 2011-03-09 주식회사 하이닉스반도체 이중 홀형 스토리지노드콘택홀을 이용한 반도체장치 제조 방법
JP2011129760A (ja) 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
JP2011129762A (ja) 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR101610831B1 (ko) * 2010-02-09 2016-04-12 삼성전자주식회사 비트 라인 배선이 비트 라인 콘택 상에서 그 폭이 확장되고 그 레벨이 낮아지는 반도체 소자 및 그 제조방법
KR20120032925A (ko) 2010-09-29 2012-04-06 삼성전자주식회사 전기기기, 전기기기 시스템 및 그 아크 결함 검출 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060081913A1 (en) * 2004-10-20 2006-04-20 Samsung Electronics Co., Ltd. Semiconductor memory devices including electrode contact structures having reduced contact resistance and methods of fabricating the same
US20100176486A1 (en) * 2009-01-13 2010-07-15 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI708320B (zh) * 2019-10-29 2020-10-21 南亞科技股份有限公司 半導體結構及其形成方法

Also Published As

Publication number Publication date
US9379114B2 (en) 2016-06-28
KR20130110732A (ko) 2013-10-10
TW201340294A (zh) 2013-10-01
US20130256769A1 (en) 2013-10-03
DE102013102720A1 (de) 2013-10-02
KR101933044B1 (ko) 2018-12-28
CN103367283B (zh) 2018-02-27
CN103367283A (zh) 2013-10-23

Similar Documents

Publication Publication Date Title
TWI634643B (zh) 半導體元件及其製造方法
US10490554B2 (en) Semiconductor device and method of fabricating the same
KR102368932B1 (ko) 반도체 메모리 장치
US9607994B2 (en) Methods of fabricating semiconductor devices
US9178026B2 (en) Semiconductor devices and methods fabricating same
US9431476B2 (en) Semiconductor devices including capacitors and methods of manufacturing the same
KR102171267B1 (ko) 랜딩 패드를 구비하는 반도체 소자
US8507980B2 (en) Semiconductor devices having bit line interconnections with increased width and reduced distance from corresponding bit line contacts and methods of fabricating such devices
US20150287710A1 (en) Semiconductor devices having conductive pads and methods of fabricating the same
US8987811B2 (en) Semiconductor devices including a vertical channel transistor and methods of fabricating the same
KR102424964B1 (ko) 반도체 소자 및 그 제조방법
KR101843442B1 (ko) 반도체 소자 제조 방법
KR20190032718A (ko) 반도체 메모리 장치 및 이의 제조 방법
US20140021632A1 (en) Vertical type semiconductor device and method for manufacturing the same
CN111584489B (zh) 半导体存储器件与其制作方法
KR20140131776A (ko) 랜딩 패드를 구비하는 반도체 소자
KR20140049849A (ko) 반도체 장치 및 이의 제조 방법
US9111953B2 (en) Integrated circuit devices with capacitor and methods of manufacturing the same
KR20160049870A (ko) 반도체 소자 및 그 제조 방법
KR101113333B1 (ko) 반도체 소자의 형성방법
KR20150089839A (ko) 랜딩 패드를 구비하는 반도체 소자
US9293336B2 (en) Semiconductor device and method of fabricating the same
US20150179574A1 (en) Semiconductor device and method of fabricating the same
CN212570997U (zh) 半导体存储器件
TW202249257A (zh) 具有接觸插塞的半導體裝置