KR20230137161A - 반도체 메모리 소자 - Google Patents

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KR20230137161A
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안준혁
이명동
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Abstract

반도체 메모리 소자는 기판에 배치되어 서로 이격된 제1 활성부와 제2 활성부를 정의하는 소자분리 패턴, 상기 제1 활성부의 중심은 상기 제2 활성부의 단부와 인접하고, 상기 제1 활성부의 중심을 가로지르는 제1 비트라인, 상기 제2 활성부의 중심을 가로지르는 제2 비트라인, 상기 제1 비트라인과 상기 제1 활성부의 상기 중심 사이에 개재되는 비트라인 콘택, 및 상기 제2 활성부의 상기 단부 상에 배치되는 스토리지 노드 패드를 포함한다. 상기 제1 비트라인의 하면의 레벨은 상기 제2 비트라인 하면의 레벨보다 낮다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다. 본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 기판에 배치되어 서로 이격된 제1 활성부와 제2 활성부를 정의하는 소자분리 패턴, 상기 제1 활성부의 중심은 상기 제2 활성부의 단부와 인접하고, 상기 제1 활성부의 중심을 가로지르는 제1 비트라인, 상기 제2 활성부의 중심을 가로지르는 제2 비트라인, 상기 제1 비트라인과 상기 제1 활성부의 상기 중심 사이에 개재되는 비트라인 콘택, 및 상기 제2 활성부의 상기 단부 상에 배치되는 스토리지 노드 패드를 포함하되, 상기 제1 비트라인의 하면의 레벨은 상기 제2 비트라인 하면의 레벨보다 낮을 수 있다.
일부 실시예들에 따른 반도체 메모리 소자는 기판에 배치되어 서로 이격된 제1 활성부와 제2 활성부를 정의하는 소자분리 패턴, 상기 제1 활성부의 중심은 상기 제2 활성부의 단부와 인접하고, 상기 제1 활성부의 중심을 가로지르는 제1 비트라인, 상기 제2 활성부의 중심을 가로지르는 제2 비트라인, 상기 제1 비트라인과 상기 제1 활성부의 상기 중심 사이에 개재되는 비트라인 콘택, 및 상기 제2 활성부의 상기 단부 상에 배치되는 스토리지 노드 패드를 포함하되, 상기 제1 비트라인 및 상기 제2 비트라인은 상기 기판의 상면을 기준으로 서로 다른 높이에 위치할 수 있다.
일부 실시예들에 따른 반도체 메모리 소자는 셀 어레이 영역과 경계 영역을 포함하는 기판, 상기 셀 어레이 영역 상에 배치되어 서로 이격된 제1 활성부와 제2 활성부, 및 제3 활성부를 정의하는 소자분리 패턴, 상기 제1 활성부의 중심은 상기 제2 활성부의 단부와 인접하고, 상기 제3 활성부는 상기 경계 영역과 인접하게 배치되고, 상기 제1 활성부의 중심을 가로지르는 제1 비트라인, 상기 제2 활성부의 중심을 가로지르는 제2 비트라인, 상기 제3 활성부의 중심을 가로지르는 제3 비트라인, 상기 제1 비트라인과 상기 제1 활성부의 상기 중심 사이에 개재되는 비트라인 콘택, 상기 제2 활성부의 상기 단부 상에 배치되는 제1 스토리지 노드 패드, 및 상기 제3 활성부의 단부 상에 배치되는 제2 스토리지 노드 패드를 포함하되, 상기 제2 스토리지 노드 패드의 두께는 상기 제1 스토리지 노드 패드의 두께보다 크고, 상기 제1 비트라인의 하면의 레벨은 상기 제2 비트라인 하면의 레벨보다 낮을 수 있다.
본 발명의 개념에 따르면, 인접한 제1 비트라인과 제2 비트라인이 서로 다른 높이에 배치됨에 따라서, 제1 비트라인 및 제2 비트라인 사이에 개재되는 스토리지 노드 콘택의 제1 비트라인 및 제2 비트라인과 동시에 중첩하는 부분이 감소할 수 있다. 그 결과, 제1 비트라인과 제2 비트라인 사이에서의 기생 커패시턴스가 감소할 수 있다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은 불순물 영역들을 노출시키는 콘택홀을 형성하는 식각 마스크로서, 실리콘 질화물 마스크 패턴을 사용한다. 식각 공정 이후에, 경계 영역에서 실리콘 질화물 마스크 패턴의잔부가 존재하는 경우에도 비전도성을 가짐으로써, 소자의 신뢰성을 증가시킬 수 있다. 또한 과식각을 방지할 수 있어서, 층간 절연막을 보호할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 개략적으로 나타내는 레이아웃이다.
도 2는 본 발명의 반도체 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 3a는 본 발명의 실시예들에 따라서, 도 2를 A-A'선으로 자른 단면도이다.
도 3b는 본 발명의 실시예들에 따라서, 도 2를 B-B'선으로 자른 단면도이다.
도 4a는 도 3a의 aa의 확대도이다.
도 4b는 도 3a의 bb의 확대도이다
도 5는 도 3의 aa에 대응되는 확대도이다.
도 6a 내지 도 6k 및 도 6m 내지 도 6q는 본 발명의 실시예들에 따라서, 도 3a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6l은 도 6k의 cc의 확대도이다.
도 7은 일부 실시예들에 따른 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 8a 내지 도 8c는 일부 실시예들에 따른 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 9a 내지 도 9c는 일부 실시예들에 따른 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 개략적으로 나타내는 레이아웃이다. 도 2는 본 발명의 반도체 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다. 도 3a는 본 발명의 실시예들에 따라서, 도 2를 A-A'선으로 자른 단면도이다. 도 3b는 본 발명의 실시예들에 따라서, 도 2를 B-B'선으로 자른 단면도이다.
도 1을 참조하면, 일부 실시예에서, 반도체 메모리 소자는 디램 메모리 소자일 수 있다. 상기 셀 어레이 영역(CR)에는 메모리 집적회로와 같은 메모리 셀 회로들이 제공될 수 있다. 상기 주변 회로 영역(PR)에는 트랜지스터와 같은 주변 회로들이 제공될 수 있다. 일 예로, 상기 주변 회로들은 센스 엠프 회로들, 서브-워드라인 드라이버 회로들을 포함할 수 있다. 상기 주변 회로들은 센스 앰프 구동용 전원 및 접지 드라이버 회로들을 더 포함할 수 있다.
도 2, 도 3a, 및 도 3b를 참조하면, 기판(301)이 제공될 수 있다. 기판(301)은 셀 어레이 영역(CR), 주변 회로 영역(PR), 및 상기 이들 사이의 경계 영역(IR)을 포함할 수 있다. 경계 영역(IR) 상에는 영역 분리 패턴(303)이 배치되어, 주변 회로 영역(PR)과 셀 어레이 영역(CR)을 분리시킬 수 있다. 영역 분리 패턴(303) 상에는 제1 확산 방지막(112), 및 제2 확산 방지막(114)이 배치될 수 있다.
기판(301)은 반도체 물질을 포함할 수 있다. 예컨대, 기판(301)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 셀 어레이 영역(CR)에서 기판(301)에 소자 분리 패턴들(302)이 배치되어 활성부들(ACT)을 정의할 수 있다. 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 활성부들(ACT)은 각각 평면적으로 제1 방향(X1)으로 길쭉한 바(bar)형태 일수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자분리 패턴들(302)에 의해 둘러싸인 상기 기판(301)의 일부분들에 각각 해당될 수 있다. 상기 활성부들(ACT)은 상기 제1 방향(X1)에서 서로 평행하도록 배열되되, 상기 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다. 소자분리 패턴들(302)은 각각 예를 들면 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물 중 적어도 하나의 물질의 단일막 또는 다중막 구조를 포함할 수 있다.
워드라인들(WL)이 상기 활성부들(ACT)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 소자분리 패턴들(302) 및 상기 활성부들(ACT)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제1 방향(X1)과 교차하는 제2 방향(X2)과 평행할 수 있다. 상기 워드라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(307)이 상기 각 워드라인들(WL)과 상기 각 그루브들의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 그루브들의 바닥은 상기 소자분리 패턴들(302) 내에서 상대적으로 깊고, 상기 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 상기 게이트 유전막(307)은 열 산화물, 실리콘 산화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인들(WL)의 하부면은 굴곡질 수 있다.
한 쌍의 워드라인들(WL) 사이의 상기 각 활성부들(ACT) 내에 제1 불순물 영역(3d)이 배치될 수 있으며, 상기 각 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제2 불순물 영역들(3b)이 각각 배치될 수 있다. 상기 제1 불순물 영역(3d)은 공통 소스 영역에 해당될 수 있고, 상기 제2 불순물 영역(312b)은 드레인 영역에 해당될 수 있다. 상기 각 워드라인들(WL) 및 이에 인접한 제1 및 제2 불순물 영역들(3b, 3d)은 트랜지스터를 구성할 수 있다. 상기 워드라인들(WL)은 상기 그루브들 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다.
상기 워드라인들(WL)의 상부면은 상기 활성부들(ACT)의 상부면보다 낮을 수 있다. 워드라인 캐핑 패턴(310)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL) 위의 상기 그루브들을 채울 수 있다. 상기 워드라인 캐핑 패턴(310)은 예를 들어 실리콘 질화막으로 형성될 수 있다. 게이트 유전막(307)은 상기 워드라인 캐핑 패턴(310)과 상기 소자분리 패턴(302) 사이 그리고 상기 워드라인 캐핑 패턴(310)과 상기 기판(301) 사이로 연장될 수 있다.
비트라인들(BL)이 상기 기판(301) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 워드라인 캐핑 패턴들(310) 및 워드라인들(WL)을 가로지를 수 있다. 도 2a에 개시된 바와 같이, 상기 비트라인들(BL)은 상기 제 1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)과 평행할 수 있다. 상기 비트라인(BL)은 차례로 적층된 비트라인 확산방지 패턴(331) 및 비트라인 배선 패턴(333)을 포함할 수 있다. 비트라인 확산방지 패턴(331)은 티타늄, 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨, 탄탈륨질화물, 텅스텐 질화물 중 적어도 하나를 포함할 수 있다. 상기 비트라인 배선 패턴(333)은 예를 들면, 텅스텐, 알루미늄, 구리, 루테늄, 이리듐과 같은 금속을 포함할 수 있다. 상기 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(337)이 배치될 수 있다. 상기 비트라인 캐핑 패턴들(337)은 실리콘질화막과 같은 절연 물질로 형성될 수 있다.
상기 제 2 불순물 영역(3b)이 도핑된 활성부(ACT) 상에는 스토리지 노드 패드(XP)가 배치될 수 있다. 스토리지 노드 패드(XP)는 예를 들면 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
스토리지 노드 패드들(XP) 사이에는 패드 분리 패턴(38)이 개재된다. 예를 들면, 패드 분리 패턴(38)은 실리콘 질화물을 포함할 수 있다. 스토리지 노드 패드들(XP) 및 패드 분리 패턴(38) 상에는 복수개의 층간 절연막들(420)이 제공될 수 있다. 층간 절연막들(420)은 차례로 적층된 제1 및 제2 층간 절연막들(407, 409)을 포함할 수 있다. 상기 제2 층간 절연막들(409의 측벽들은 비트라인(BL)의 측벽과 정렬될 수 있다. 제1 층간 절연막(407)은 상기 제2 층간 절연막(409) 보다 넓은 폭을 가질 수 있다. 제1 층간 절연막(407)의 측벽은 제1 스페이서(323)의 측벽과 정렬될 수 있다. 상기 제1 및 제2 층간 절연막들(407, 409)은 각각 서로에 대하여 식각 선택성을 가지는 절연 물질을 포함할 수 있다. 상기 제1 및 제2 층간 절연막들(407, 409)은 각각 서로 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 층간 절연막(407)은 실리콘 산화물을 포함할 수 있다. 상기 제2 층간 절연막(409)은 실리콘 질화물을 포함할 수 있다.
상기 비트라인들(BL)과 교차하는 리세스 영역(R1) 안에는 비트라인 콘택들(DC)이 배치될 수 있다. 상기 비트라인 콘택들(DC)은 폴리 실리콘을 포함할 수 있다. 비트라인 콘택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인 콘택(DC)은 상기 제1 불순물 영역(3b)와 상기 비트라인(BL)을 전기적으로 연결시킬 수 있다. 하부 매립 절연 패턴(341)은 상기 비트라인 콘택(DC)가 배치되지 않는 상기 리세스 영역 안에 배치될 수 있다. 상기 하부 매립 절연 패턴(341)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 비트라인(BL)과 상기 비트라인 캐핑 패턴(337)의 측벽들은 비트라인 스페이서(SP)에 의해 덮일 수 있다. 상기 비트라인 스페이서(SP)는 스페이서 라이너(321), 제1 스페이서(323) 및 제2 스페이서(325)를 포함할 수 있다. 스페이서 라이너(321), 제1 스페이서(323) 및 제2 스페이서(325)은 각각 서로 독립적으로, 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 실리콘산화탄화물(SiOC) 중 하나를 포함할 수 있다. 일 예로, 상기 스페이서 라이너(321)과 상기 제1 스페이서(323)은 서로 동일한 물질, 예를 들면 실리콘 산화물을 포함할 수 있다. 또는 상기 스페이서 라이너(321)은 상기 제1 스페이서(323)과 식각 선택성을 가지는 물질을 가질 수 있으며 이 경우, 상기 스페이서 라이너(321)은 실리콘 질화물을 포함하고 상기 제1 스페이서(323)은 실리콘 산화물을 포함할 수 있다. 상기 제2 스페이서(325)은 상기 제1 스페이서(323)과 식각 선택성을 가지는 절연 물질, 예를 들면 실리콘 질화물을 포함할 수 있다. 바람직하게는 상기 스페이서 라이너(321)은 실리콘 산화물을 포함할 수 있다. 상기 스페이서 라이너(321)는 연장되어 상기 리세스 영역의 내측벽들과 바닥면에 해당하는, 상기 비트라인 콘택(DC)의 측벽, 상기 스토리지 노드 패드(XP)의 측벽을 콘포말하게 덮을 수 있다. 매립 절연 패턴(341)이 상기 스페이서 라이너(321) 상에 위치하며, 상기 리세스 영역(R1)을 채울 수 있다. 상기 제2 스페이서(325)의 하단은 상기 제1 스페이서(323)의 하단 보다 낮을 수 있다.
인접하는 비트라인들(BL) 사이, 예를 들면 도 3a 및 도 4a의 제1 비트라인(BL(1))과 제2 비트라인(BL(2)) 사이에는 스토리지 노드 콘택(BC)이 개재된다. 스토리지 노드 콘택(BC)은 인접하는 비트라인들(BL) 사이의 스토리지 노드 콘택홀(BCH) 안에 배치될 수 있다.
도시되지는 않았으나, 인접하는 비트라인 스페이서들(SP) 사이에 복수개의 노드 분리 패턴들이 배치될 수 있다. 상기 노드 분리 패턴들은 비트라인 스페이서들(SP) 사이에서 일 열로 배열되며 서로 이격될 수 있다. 상기 노드 분리 패턴들은 상기 워드라인들(WL)과 중첩될 수 있다. 비트라인 스페이서들(SP) 사이 그리고 상기 노드 분리 패턴들 사이에서 스토리지 노드 콘택홀들(BCH)이 정의될 수 있다. 상기 노드 분리 패턴들은 절연 물질로, 바람직하게는 실리콘 산화물을 포함할 수 있다.
상기 스토리지 노드 콘택(BC)은 콘택 금속 패턴(313)과 이의 측벽과 하부면을 감싸는 콘택 확산 방지 패턴(311)을 포함할 수 있다. 상기 콘택 확산 방지 패턴(311)은 스토리지 노드 콘택홀(BCH)의 측벽과 바닥면을 콘포말하게(위치에 상관없이 일정한 두께로) 덮을 수 있다. 콘택 금속 패턴(313)과 콘택 확산 방지 패턴(311) 모두 금속을 포함할 수 있다. 상기 콘택 확산 방지 패턴(311)은 예를 들면 티타늄, 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨, 탄탈륨질화물, 텅스텐 질화물 중 적어도 하나를 포함할 수 있다. 상기 콘택 금속 패턴(313)은 예를 들면, 텅스텐, 알루미늄, 구리와 같은 금속을 포함할 수 있다. 상기 콘택 확산 방지 패턴(311)의 하부면은 라운드질 수 있다. 콘택 금속 패턴(313)의 하부면도 라운드질 수 있다.
상기 스토리지 노드 콘택(BC)과 상기 스토리지 노드 패드(XP) 사이에는 콘택 오믹층(309)이 개재될 수 있다. 상기 콘택 오믹층(309)은 예를 들면 코발트 실리사이드와 같은 금속 실리사이드를 포함할 수 있다. 콘택 오믹층(309)은 라운드(round)진 단면을 가질 수 있다. 또는 콘택 오믹층(309)의 하면은 라운드질 수 있다. 콘택 오믹층(309)과 접하는 스토리지 노드 패드(XP)의 접촉면(또는 상부면)도 라운드질 수 있다.
상기 스토리지 노드 콘택들(BC) 상에는 각각 랜딩 패드들(LP)이 위치할 수 있다. 의 평면적 관점에서 상기 랜딩 패드들(LP)은 서로 이격된 섬 형태를 가질 수 있다. 하나의 랜딩 패드(LP)를 둘러싸는 6개의 랜딩 패드들(LP)은 정육각형 형태를 이룰 수 있다. 상기 랜딩 패드들(LP)은 벌집(honeycomb) 형태를 이루도록 배치될 수 있다.
상기 랜딩 패드들(LP) 상에는 각각 데이터 저장 패턴들(DSP)이 배치될 수 있다. 상기 데이터 저장 패턴들(DSP)은 하부전극, 유전막 및 상부전극을 포함하는 커패시터일 수 있다. 이 경우 상기 반도체 메모리 소자는 DRAM(Dynamic random-access memory)일 수 있다. 또는 상기 데이터 저장 패턴들(DSP)은 자기터널접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 이 경우 상기 반도체 메모리 소자는 MRAM(Magnetic Random Access Memory)일 수 있다. 또는 상기 데이터 저장 패턴들(DSP)은 상변화물질 또는 가변저항물질을 포함할 수 있다. 이 경우 상기 반도체 메모리 소자는 PRAM(Phase-change Random Access Memory) 또는 ReRAM(Resistive RAM)일 수 있다.
도 3b의 B-B'단면에서 비트라인 (BL) 아래에서 비트라인 콘택(DC)와 패드 분리 패턴(38) 사이에는 콘택 절연 패턴(DCL)이 개재될 수 있다. 상기 콘택 절연 패턴(DCL)은 제1 콘택 절연 패턴(403)과 제2 콘택 절연 패턴(405)을 포함할 수 있다. 상기 제1 콘택 절연 패턴(403)은 상기 콘택홀(DCH)의 측벽인 패드 분리 패턴(38)의 측벽 그리고 층간 절연막(420)의 측벽과 접한다. 제2 콘택 절연 패턴(405)은 비트라인 콘택(DC)의 측벽과 접한다. 상기 제1 콘택 절연 패턴(403)은 상기 제2 콘택 절연 패턴(405)의 하부면을 덮을 수 있다. 제1 콘택 절연 패턴(403)과 제2 콘택 절연 패턴(405)은 서로 다른 물질을 포함할 수 있다. 예를 들면, 제 1 콘택 절연 패턴(403)은 실리콘 질화물을 포함할 수 있고, 상기 제2 콘택 절연 패턴(405)은 실리콘 산화물을 포함할 수 있다.
도 4a는 도 3a의 aa의 확대도이다. 도 3a 및 도 4a를 참조하면, 제1 활성부(ACT1) 제2 활성부(ACT2), 및 제3 활성부(ACT3)가 제2 방향(X2)을 따라서 일열로 배치된다. 제1 활성부에는 제1 불순물 영역(3d)이 형성된다. 비트라인 콘택(DC)은 제1 활성부(ACT1)의 상부면을 덮을 수 있다. 제2 활성부(ACT2)는 제2 불순물 영역(3b)가 형성된다. 제3 활성부(ACT3)는 제1 불순물 영역(3d)가 형성된다. 제1 스토리지 노드 패드(XP1)는 제2 활성부(ACT2)의 상부면, 및 소자 분리 패턴(302)를 덮을 수 있다. 제2 스토리지 노드 패드(XP2)는 제3 활성부(AC3)의 상부면, 및 소자 분리 패턴(302)를 덮을 수 있다. 인접하는 스토리지 노드 패드들(XP1, XP2) 사이에는 패드 분리 패턴(38)이 개재된다. 패드 분리 패턴(38)의 하부는 스토리지 노드 패드(XP1, XP2)의 하단보다 낮을 수 있다. 일부 실시예들에 따르면, 패드 분리 패턴(38)의 상면은 스토리지 노드 패드(XP1, XP2)의 상면과 공면(coplanar)을 이룰 수 있다. 도 4a에서 제1 비트라인(BL(1))은 제1 활성부(ACT1)의 제1 불순물 영역(3d)을 덮는 비트라인 콘택(DC) 상에 위치할 수 있다. 상기 제1 비트라인(BL1)에 인접하는 제2 비트라인(BL2)은 상기 패드 분리 패턴(38) 상에 위치하며, 상기 분리 패턴(38)과 수직하게 중첩될 수 있다. 인접하는 비트라인들(BL) 사이, 예를 들면 도 4a의 제1 비트라인(BL(1))과 제2 비트라인(BL(2)) 사이에는 스토리지 노드 콘택(BC)이 개재된다. 스토리지 노드 콘택(BC)은 인접하는 비트라인들(BL) 사이의 스토리지 노드 콘택홀(BCH) 안에 배치될 수 있다.
제1 비트라인(BL1)의 하면의 레벨(LV1)은 제2 비트라인(BL2)의 하면의 레벨(LV2)보다 낮을 수 있다.
제1 비트라인(BL1)은 차례로 적층된 비트라인 제1 확산방지 패턴(331a) 및 제2 비트라인 배선 패턴(333a)을 포함할 수 있다. 제2 비트라인은 차례로 적층된 비트라인 제2 확산방지 패턴(331b) 및 제2 비트라인 배선 패턴(333b)을 포함할 수 있다.
상기 제1 확산 방지 패턴(331a) 및 상기 제2 확산 방지 패턴(331b)은 동일한 제1 금속 물질을 포함하고, 상기 제1 비트라인 배선 패턴(333a) 및 상기 제2 비트라인 배선 패턴(333b)은 동일한 제2 금속 물질을 포함할 수 있다. 상기 제2 확산 방지 패턴(331b)은 층간 절연막(420)의 최상부와 접촉할 수 있다. 일 예로, 상기 제2 확산 방지 패턴(331b)은 제2 층간 절연막(409)과 접촉할 수 있다.
제1 확산 방지 패턴(331a)의 하면의 레벨은 제2 확산방지 패턴(331b)의 하면의 레벨보다 낮을 수 있다. 제1 확산 방지 패턴(331a) 및 제2 확산 방지 패턴(331b)의 두께는 실질적으로 동일할 수 있다. 제1 비트라인 배선 패턴(333a)의 두께 및 제2 비트라인 배선 패턴(333b)의 두께는 실질적으로 동일할 수 있다. 제1 비트라인(BL1)의 상면의 레벨 또한 제2 비트라인(BL2)의 상면의 레벨보다 낮을 수 있다.
제1 비트라인(BL1)과 제2 비트라인(BL2)이 서로 다른 높이에 배치됨에 따라서, 제2 방향(X2)을 따라서, 제1 비트라인(BL1) 및 제2 비트라인(BL2)과 동시에 중첩하는 스토리지 노드 콘택(BC)의 부분이 감소할수 있다. 그 결과, 제1 비트라인(BL1)과 제2 비트라인(BL2) 사이에서의 기생 커패시턴스가 감소할 수 있다.
도 4b는 도 3a의 bb의 확대도이다. 도 3a 및 도 4b를 참조하면, 경계 영역(IR) 상의 스토리지 노드 패드(XP)는 경사진 상면을 가질 수 있다. 상기 스토리지 노드 패드(XP)의 아래에는 제1, 및 제2 확산 방지막(112, 114)가 위치할 수 있다. 상기 스토리지 노드 패드(XP)의 두께는 인접한 스토리지 노드 패드(XP)의 두께보다 클 수 있다. 상기 경계 영역(IR) 상의 비트라인의 확산 방지 패턴(331)은 제2 층간 절연막(409)와 접촉할 수 있다. 도 5는 도 3a의 aa에 대응되는 확대도이다.
도 5를 참조하면, 제1 비트라인(BL1)은 제1 확산방지 패턴(331a) 아래에 불순물이 도핑된 제1 비트라인 폴리실리콘 패턴(335a)을 더 포함할 수 있다. 제2 비트라인(BL2)은 제2 확산방지 패턴(331b) 아래에 불순물이 도핑된 제2 비트라인 폴리실리콘 패턴(335b)를 더 포함할 수 있다. 제1 비트라인 폴리실리콘 패턴(335a)는 비트라인 콘택(DC)과 일체로 관찰될 수 있다. 제2 비트라인 폴리실리콘 패턴(335b)은 제2 확산 방지 패턴(331b) 및 제2 층간 절연막(409) 사이에 개재될 수 있다. 앞서 설명한 바와 같이, 제1 비트라인(BL1) 의 하면의 레벨은 제2 비트라인(BL2)의 하면의 레벨보다 낮을 수 있다. 제1 확산 방지 패턴(331a)의 하면의 레벨(LV1)은 제2 확산방지 패턴(332a)의 하면의 레벨(LV2)보다 낮을 수 있다.
도 6a 내지 도 6k 및 도 6m 내지 도 6q는 도 3A의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6a를 참조하면, 셀 어레이 영역(CR), 주변회로 영역(PR), 및 경계 영역(IR)을 포함하는 기판(301)에 소자 분리 패턴들(302), 및 영역 분리 패턴(303)을 형성한다. 이로써 셀 어레이 영역(CAR)에 활성부들(ACT)을 정의할 수 있다. 구체적으로 기판(301)에 소자분리 트렌치 및 영역 분리 트렌치를 형성할 수 있으며, 소자분리 패턴들(302)은 소자분리 트렌치를 채우고, 영역 분리 패턴(303)은 영역 분리 트렌치를 채울 수 있다.
상기 활성부들(ACT) 및 소자분리 패턴들(302)을 패터닝하여, 그루브들을 형성할 수 있다. 상기 그루브들 안에 각각 워드라인들(WL)을 형성할 수 있다(도 3b 참조). 한 쌍의 상기 워드라인들(WL)이 상기 각 활성부들(ACT)를 가로지를 수 있다. 상기 워드라인들(WL)을 형성하기 전에 게이트 유전막(307)을 상기 그루브들의 내면 상에 형성할 수 있다. 상기 워드라인들(WL)의 상부면들은 상기 활성부들(ACT)의 상부면들 보다 낮도록 리세스 될 수 있다. 상기 기판(301) 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 상기 그루브들을 채우고 식각하여 상기 워드라인들(WL) 상에 각각 워드라인 캐핑 패턴(310)을 형성할 수 있다. 상기 워드라인 캐핑 패턴들(310)과 상기 소자분리 패턴(302)을 마스크로 사용하여 상기 활성부들(ACT)에 불순물을 주입하여 제 1 및 제 2 불순물 영역들(3d, 3b)을 형성할 수 있다. 도시하지는 않았지만, 상기 제 1 및 제 2 불순물 영역들(3d, 3b)을 형성할 때 적어도 상기 주변회로 영역(PR)은 마스크 패턴(미도시)으로 덮일 수 있다. 이로써 상기 주변회로 영역(PR)에는 불순물이 도핑되지 않을 수 있다.
경계 영역(IR)을 덮도록 제1 확산 방지막(112), 제2 확산 방지막(114)을 차례로 형성한다. 이어서 기판(301)의 셀 어레이 영역(CR) 및 주변 회로 영역(PR) 상에 도전막을 형성할 수 있다. 도전막은 예를 들어 불순물이 도핑된 폴리실리콘막일 수 있다. 도전막을 식각하여 도전 패턴들(20p)을 형성하고 이들 사이에 갭 영역들이 형성될 수 있다. 갭 영역들은 소자 분리 패턴(302), 영역 분리 패턴(303), 활성부들(ACT), 및 게이트 유전막을 부분적으로 노출시킬 수 있다. 패드 분리막을 적층하여 갭 영역들을 채우고, 에치백 하여 갭 영역들 안에 분리 패턴(38)을 형성할 수 있다. 패드 분리 패턴(38)은 평면적으로 격자 형태를 가질 수 있다.
도 6b를 참조하면, 도전 패턴들(20P) 및 패드 분리 패턴(38) 상에 층간 절연막들(420)을 형성한다. 상기 층간 절연막들(420)은 차례로 적층된 제1 내지 제3 층간 절연막들 (407, 409, 411)을 포함할 수 있다. 상기 제1 층간 절연막(407)은 예를 들면 실리콘 산화물을 포함하고, 상기 제2 층간 절연막(409)은 예를 들어 실리콘 질화물을 포함하고, 상기 제3 층간 절연막 (411)은 실리콘 산화물을 포함할 수 있다. 이어서, 제3 층간 절연막(411) 상에 두터운 실리콘 질화물 층(430a)를 형성할 수 있다. 실리콘 질화물 층(430a)의 두께는 층간 절연막들(420)의 두께보다 클 수 있다.
도 6c를 참조하면, 실리콘 질화물 층(430a)에 개구를 형성하여, 실리콘 질화물 마스크 패턴(430)을 형성할 수 있다. 실리콘 질화물 마스크 패턴(430)을 식각 마스크로 이용하여 제1 불순물 영역(3d) 상의 층간 절연막들(420)과 패드 분리 패턴(38)을 식각하여 제1 불순물 영역들(3d)을 노출시키는 콘택홀들(DCH)을 형성할 수 있다. 이 때, 상기 패드 분리 패턴(38)에 인접한 상기 도전 패턴들(20p)도 일부 식각되어 스토리지 노드 패드들(XP)이 형성될 수 있다.
도 6d를 참조하면, 기판(301)의 전면 상에 제1 콘택 절연막과 희생막을 콘포말하게 순차적으로 형성한 후에, 제1 콘택 절연막과 희생막에 대하여 이방성 식각 공정을 진행하여, 콘택홀들(DCH)의 내벽을 순차적으로 덮는 제1 콘택 절연 패턴(405)과 희생 패턴(405)을 형성할 수 있다. 제1 콘택 절연 패턴(403)과 희생 패턴(405)는 각각 서로에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들어, 제1 콘택 절연 패턴(403)은 실리콘 질화물을 포함할 수 있고, 희생 패턴(404)은 실리콘 산화물을 포함할 수 있다. 이어서 희생 패턴 (404) 상에 폴리실리콘 스페이서(333a)를 형성할 수 있다. 구체적으로, 폴리실리콘 라이너를 형성한 후에, 식각 공정 등을 통해서 폴리실리콘 스페이서(333a)를 형성할 수 있다.
도 6e를 참조하면, 기판(301)의 전면 상에 폴리실리콘 막(333L)을 형성할 수 있다. 폴리실리콘막(333L)에는 불순물이 도핑될 수 있다. 폴리실리콘막(333L)은 상기 콘택홀(DCH)을 채울 수 있다.
도 6f를 참조하면, 폴리실리콘막(333L)을 에치백 공정을 이용하여 적어도 일부를 제거할 수 있다. 1차적으로 주변 영역(PR) 상의 실리콘 질화물 마스크 패턴(430)이 노출될 때까지, 2차적으로는 셀 어레이 영역(CR) 상의 실리콘 질화물 마스크 패턴(430)이 노출될 때까지 식각 공정이 이루어질 수 있다. 상기 실리콘 질화물 마스크 패턴(430)이 노출여부를 확인하는 것은 EPD(End Point Detection) 공정에 의할 수 있다. 셀 어레이 영역(CR) 상의 실리콘 질화물 마스크 패턴(430)이 노출되는 경우에도 경계 영역(IR) 상에는 폴리실리콘 막(333L)이 잔여할 수 있다. 식각 공정에 의해서 폴리실리콘 막(333L)은 콘택홀(DCH)을 채우되, 실리콘 질화물 마스크 패턴(430) 상으로는 연장되지 않는 폴리실리콘 패턴(333P)이 형성될 수 있다. 식각 공정은 폴리실리콘 물질을 선택적으로 식각하는 선택적 식각 공정일 수 있다.
도 6g를 참조하면, 폴리실리콘 패턴(333P)에 추가적으로 식각이 이루어질 수 있다. 이 과정에서 경계 영역(IR) 상의 잔존하는 폴리실리콘 막(333L)은 완전히 제거될 수 있다. 식각 공정은 폴리실리콘 물질을 선택적으로 식각하는 선택적 식각 공정일 수 있다. 일부 실시예들에 따르면, 실리콘 질화물 마스크 패턴(430)도 해당 식각 공정에서 일부 식각되어 두께가 다소 감소할 수 있다. 식각 시간을 조절함으로써, 폴리실리콘 패턴(333P)의 상면의 레벨이 조절될 수 있다. 폴리실리콘 패턴(333P)의 상면의 레벨은 실리콘 질화물 마스크 패턴(430)의 상면의 레벨보다 낮을 수 있다.
도 6h를 참조하면, 폴리실리콘 패턴(333P)의 산화 과정이 이루어짐으로써, 산화막(413)이 형성될 수 있다. 도 6i를 참조하면, 실리콘 질화물 마스크 패턴(430)의 선택적 식각 공정이 이루어질 수 있다. 상기 선택적 식각 공정은 인산(HF)을 통하여 이루어질 수 있다. 제1 콘택 절연 패턴(403)도 이 과정에서 상부가 일부 제거될 수 있다. 일부 실시예들에 따르면 제1 콘택 절연 패턴(403)은 폴리실리콘 패턴(333P)의 상면과 공면을 이룰 수 있다.
도 6j를 참조하면, 세정액 또는 습식 식각 등을 이용하여, 제3 층간 절연막(411) 및 희생 패턴(405)의 돌출된 부분을 제거할 수 있다.
도 6k를 참조하면, 비트라인 확산 방지막(331L), 비트라인 배선막(332L), 및 비트라인 캐핑막(337L)을 순차적으로 형성할 수 있다. 도 6l을 함께 참조하면, 앞서 도 6g와 같은 선택적 식각 공정에 의해서 폴리실리콘 패턴(333P)의 상면의 레벨은 층간 절연막(420)의 상면의 레벨보다 낮을 수 있다. 따라서, 폴리실리콘 패턴(333P)과 수직으로 중첩하는 비트라인 확산 방지막(331L)의 하면의 레벨(LV3)은 층간 절연막(420)과 수직으로 중첩하는 비트라인 확산 방지막(331L)의 하면의 레벨(LV4)보다 낮을 수 있다.
도 6m을 참조하면, 비트라인 캐핑막(337L), 비트라인 배선막(332L), 비트라인 확산 방지막(331L)을 순차적으로 식각하여, 제2 층간 절연막(409)의 상부면을 노출시키는 동시에 비트라인 캐핑 패턴(337) 및 비트라인(BL)을 형성한다. 비트라인(BL) 아래에 상기 콘택홀(DCH)을 채우는 폴리실리콘 패턴(333P)이 위치할 수 있다. 본 명세서에서 상기 폴리실리콘 패턴(333P)은 예비 비트라인 콘택(333P)으로도 호칭될 수 있다. 그리고, 상기 비트라인 캐핑 패턴(337)과 상기 비트라인(BL)의 측벽을 순차적으로 덮는 제1 보호 스페이서 (413) 및 제2 보호 스페이서(415)를 형서할 수 있다. 제1 보호 스페이서(413) 및 제2 보호 스페이서(415)는 서로에 대해서 식각 선택성을 가지는 물질을 포함할 수 있다. 제2 보호 스페이서(415)는 희생 패턴(405)와 동일한 물질을 포함할 수 있다. 제1 보호 스페이서(413)은 비트라인 캐핑 패턴(337) 및 제2 층간 절연막(409)과도 식각 선택성을 가지는 물질을 포함할 수 있다. 제1 보호 스페이서(413)은 예를 들면, SiOC를 포함할 수 있다.
도 6n을 참조하면, 상기 희생 패턴(405)를 제거하여, 예비 비트라인 콘택(333p)과 제1 콘택 절연 패턴(403) 사이에 보이드 영역(VD)을 형성할 수 있다. 이 때 상기 희생 패턴(404)과 동일한 물질로 이루어지는 상기 제2 보호 스페이서(415)도 같이 제거될 수 있다. 이로써, 제1 보호 스페이서(413)의 측벽이 노출될 수 있다. 제1 보호 스페이서(413)는 상기 비트라인 캐핑 패턴(337) 및 비트라인(BL)을 보호할 수 있다.
도 6n 및 도 6o를 참조하면, 제1 보호 스페이서(413)을 제거할 수 있다. 비트라인 캐핑 패턴(337)을 식각 마스크로 이용하여, 예비 비트라인 콘택(333P)을 식각하여 비트라인 콘택(DC)을 형성할 수 있다. 이때 상기 보이드 영역(VD)에 의해 상기 예비 비트라인 콘택(333P)을 식각하는 에천트가 상기 콘택홀(DCH) 안으로 침투하기가 용이하여 상기 비트라인 콘택(DC)이 높이에 상관없이 균일한 폭을 가지도록 형성될 수 있다. 상기 제1 콘택 절연 패턴(403)은 스토리지 노드 패드(XP)가 식각되지 않도록 보호할 수 있다. 상기 식각 공정에서, 스토리지 노드 패드(XP)의 측면을 덮는 상기 제1 콘택 절연 패턴(403)는 제거될 수 있다. 식각 공정에 의해서 제2 층간 절연막(409)도 식각되어 제1 층간 절연막(407)의 상부면이 노출될 수 있다.
도 6p를 참조하면, 기판(301)의 전면 상에 스페이서 라이너(321)를 콘포멀하게 형성할 수 있다. 이때 상기 스페이서 라이너(321) 상에 매립 절연막(미도시)을 적층하여 상기 콘택홀(DCH)을 채울 수 있다. 매립 절연막에 대하여 에치백 공정을 진행하여 상기 콘택홀(DCH) 안에 매립 절연 패턴(341)을 형성할 수 있다. 상기 기판(301)의 전면 상에 제1 스페이서막을 콘포말하게 적층하고 에치백하여 상기 스페이서 라이너(321)의 측벽을 덮는 제1 스페이서(323)을 형성한다. 이때 제1 층간 절연막(407)도 식각되어 상기 스토리지 노드 패드들(XP)의 상부면이 노출될 수 있다. 또한, 상기 매립 절연 패턴(341)과 상기 스페이서 라이너(321)도 부분적으로 노출될 수 있다. 그리고 상기 기판(301)의 전면 상에 제2 스페이서막을 콘포말하게 적층하고 에치백하여 상기 제1 스페이서(323)의 측벽을 덮는 제2 스페이서(325)을 형성한다. 이로써 비트라인 스페이서(SP)를 형성할 수 있다. 상기 기판(301)의 전면 상에 비트라인들 (BL) 사이의 공간을 채우는 희생 매립막을 적층하여, 비트라인들(BL) 사이 및 비트라인(BL)과 게이트 패턴 사이에 희생 매립 패턴들(42)을 형성할 수 있다. 희생 매립 패턴들(42)은 바람직하게는 실리콘 산화물, TEOS 또는 TOSZ로 형성될 수 있다. 상기 셀 영역(CR) 상의 희생 매립 패턴들(42)은 스토리지 노드 패드들(XP)과 중첩될 수 있다. 상기 기판(301)의 전면 상에 노드 분리막을 적층하여 노드 분리홀들을 채우고 에치백하여 노드 분리 패턴들을 형성할 수 있다. 노드 분리 패턴들은 예를 들면 실리콘 산화물을 포함할 수 있다.
도 6q를 참조하면, 비트라인(BL)들 사이에 개재된 희생 매립 패턴들(42)를 제거하여 매립 절연 패턴(341)과 스토리지 노드 패드들(XP)을 노출시킨다. 식각 공정을 진행하여 비트라인들(BL) 사이에서 노출된 매립 절연 패턴(341)과 스토리지 노드 패드들(XP)을 일부 식각하여, 상기 스토리지 노드 패드들(XP)을 노출시키는 스토리지 노드 콘택홀(BCH)을 형성한다.
다시 도 3a를 참조하면, 상기 기판(301)의 전면 상에 콘택 확산 방지막(미도시)을 콘포말하게 적층하고 이 위에 콘택 금속막(미도시)을 형성하여 상기 스토리지 노드 콘택홀(BCH)을 채운다. 콘택 확산 방지막과 콘택 금속막은 모두 금속을 포함하며, 이들의 형성 과정(증착 공정)은 어닐링 공정(약 1000℃의 온도에서 진행됨)보다 낮은 온도(예를 들면 수 백℃, 더 구체적으로 300~400℃의 온도)에서 진행되어 공정 불량을 줄일 수 있다.
후속으로 CMP 공정을 진행하여 상기 비트라인 캐핑 패턴(337)의 상부면을 노출시키는 동시에 콘택 확산 방지 패턴(311)과 콘택 금속 패턴(313)을 형성한다. 콘택 확산 방지 패턴(311)은 콘택 확산 방지막의 일부로 형성된다. 콘택 금속 패턴(313)은 콘택 금속막의 일부로 형성된다. 콘택 확산 방지 패턴(311)과 콘택 금속 패턴(313)은 스토리지 노드 콘택(BC)을 형성할 수 있다. 후속으로 상기 스토리지 노드 콘택(BC)과 상기 비트라인 캐핑 패턴들(337) 상에 도전막을 적층한 후 식각하여 랜딩 패드들(LP)을 형성하고 상기 랜딩 패드들(LP) 사이에 트렌치들을 형성한다. 상기 트렌치들을 절연막으로 채운 후 에치백 또는 CMP 하여 랜딩 패드 분리 패턴들(LPS)을 형성할 수 있다. 이어서 랜딩 패드들(LP) 상에 데이터 저장 패턴들(DSP)을 형성할 수 있다.
도 7은 일부 실시예들에 따른 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 6j 및 도 7을 참조하면, 비트라인 확산 방지막(331L)을 형성하기 전에 기판(301)의 전면 상에 불순물이 도핑된 추가 폴리실리콘 막(333M)을 형성할 수 있다. 이어서 도 6k, 도 6m 내지 도 6q, 도 3a와 같이 공정을 동일하게 수행할 수 있다. 불순물이 도핑된 추가 폴리실리콘 막(333M)은 확산방지 패턴(331) 아래에 배치되어 비트라인(BL)을 구성할 수 있고, 도 5와 같은 구조를 가질 수 있다.
도 8a 내지 도 8c는은 일부 실시예들에 따른 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 8a를 참조하면, 도전 패턴(20p) 및 패드 분리 패턴(38) 상에 제1 층간 절연막(407) 및 제2 층간 절연막(409)를 포함하는 층간 절연막들(420)이 형성될 수 있다. 제2 층간 절연막(409) 상에 직접(directly) 두터운 실리콘 질화물 층 (430a) 이 형성될 수 있다.
이어서 도 6c 및 도 6d와 실질적으로 동일한 공정을 거칠 수 있다. 도 8b를 참조하면, 기판(301)의 전면 상에 폴리실리콘 막(333L)을 형성할 수 있다.
도 8c를 참조하면, 폴리실리콘 막(333L)을 선택적 식각 공정(ex: 에치백 공정)을 이용하여 일부분 제거할 수 있다. 1차적으로 주변 영역(PR) 상의 실리콘 질화물 마스크 패턴 (430)이 노출될 때까지, 2차적으로는 셀 어레이 영역(CR) 상의 실리콘 질화물 마스크 패턴 (430)이 노출될 때까지식각 공정이 이루어질 수 있고, 폴리실리콘 패턴(333P)이 형성될 수 있다. 폴리실리콘 패턴(333P)의 식각 공정은 및 실리콘 질화물 마스크 패턴(430) 상에 폴리실리콘 물질이 잔존하지 않을 때까지 식각될 수 있고, 이 과정에서 폴리실리콘 패턴(333P)의 상면의 레벨은 층간 절연막(420)의 레벨보다 낮을 수 있다. 이어서, 실리콘 질화물 마스크 패턴(430)을 제거할 수 있다. 이 때 실리콘 질화물 마스크 패턴(430)의 일부가 경계 영역(IR) 상에 잔존할 수 있다. 이어서 도 6k, 도 6m 내지 도 6q, 도 3a와 같이 공정을 동일하게 수행할 수 있다.
도 9a 내지 도 9c는 비교예에 따른 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9a를 참조하면, 본 발명의 실시예들과 달리 식각 마스크로, 실리콘 질화물 마스크 패턴(430)을 대신하여 폴리실리콘 마스크 패턴(530)을 사용하였다.
도 9b 를 참조하면, 폴리실리콘 막(333L)의 식각 공정에서 폴리실리콘 마스크 패턴(530) 와 폴리실리콘 막(333L)이 동일한 물질을 포함한다. 폴리실리콘 마스크 패턴(530)을 식각 마스크로 이용하여, 폴리실리콘 막(333L)의 식각 공정이 진행되어 폴리실리콘 패턴(333P)이 형성될 수 있다. 폴리실리콘 마스크 패턴(530)은 폴리실리콘 패턴(333P)이 형성된 뒤에도 경계 영역(IR) 상에 잔존할 수 있다. 잔존한 폴리실리콘 마스크 패턴(530)을 제거하기 위해 식각 공정을 더 진행하는 경우, 층간 절연막(420)이 손상될 위험이 있다.
도 9c와 같이 경계 영역(IR)에서 폴리실리콘 마스크 패턴(530)이 제거되지 않은 상태에서 비트라인(BL)이 형성되는 경우, 비트라인(BL)과 전기적으로 연결되어 쇼트(short)가 발생할 위험이 있다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은 불순물 영역들(3d, 3b)을 노출시키는 콘택홀(DCH)을 형성하는 식각 마스크로서, 실리콘 질화물 마스크 패턴(430)을 사용하였다. 식각 공정 이후에, 경계 영역(IR)에서 실리콘 질화물 마스크 패턴(430)의 잔부가 존재하는 경우에도 비전도성을 가짐으로써, 소자의 신뢰성을 증가시킬 수 있다. 또한 과식각을 방지할 수 있어서, 층간 절연막(420)을 보호할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (10)

  1. 기판에 배치되어 서로 이격된 제1 활성부와 제2 활성부를 정의하는 소자분리 패턴, 상기 제1 활성부의 중심은 상기 제2 활성부의 단부와 인접하고;
    상기 제1 활성부의 중심을 가로지르는 제1 비트라인;
    상기 제2 활성부의 중심을 가로지르는 제2 비트라인;
    상기 제1 비트라인과 상기 제1 활성부의 상기 중심 사이에 개재되는 비트라인 콘택; 및
    상기 제2 활성부의 상기 단부 상에 배치되는 스토리지 노드 패드를 포함하되,
    상기 제1 비트라인의 하면의 레벨은 상기 제2 비트라인 하면의 레벨보다 낮은 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 비트라인은 차례로 적층된 제1 확산 방지 패턴 및 제1 비트라인 배선 패턴을 포함하고,
    상기 제2 비트라인은 차례로 적층된 제2 확산 방지 패턴 및 제2 비트라인 배선 패턴을 포함하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 확산 방지 패턴의 하면의 레벨은 상기 제2 확산 방지 패턴의 하면의 레벨보다 낮은 반도체 메모리 소자.
  4. 제2항에 있어서,
    상기 제1 확산 방지 패턴의 두께는 상기 제2 확산 방지 패턴의 두께와 실질적으로 동일한 반도체 메모리 소자.
  5. 제2항에 있어서,
    상기 제1 확산 방지 패턴 및 상기 제2 확산 방지 패턴은 동일한 제1 금속 물질을 포함하고,
    상기 제1 비트라인 배선 패턴 및 상기 제2 비트라인 배선 패턴은 동일한 제2 금속 물질을 포함하는 반도체 메모리 소자.
  6. 제2항에 있어서,
    상기 기판과 상기 제2 비트라인 사이의 층간 절연막을 더 포함하고,
    상기 제1 확산 방지 패턴은 상기 비트라인 콘택과 접촉하고, 상기 제2 확산 방지 패턴은 상기 층간 절연막과 접촉하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제1 확산 방지 패턴 및 상기 비트라인 콘택 사이의 제1 비트라인 폴리실리콘 패턴; 및
    상기 제2 확산 방지 패턴 및 상기 층간 절연막 사이의 제2 비트라인 폴리실리콘 패턴을 더 포함하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 비트라인 콘택은 상기 스토리지 노드 패드의 일 측에 배치되고,
    상기 스토리지 노드 패드의 타 측에 배치되는 패드 분리 패턴을 더 포함하고,
    상기 패드 분리 패턴의 하단은 상기 스토리지 노드 패드의 하단보다 아래에 위치하는 반도체 메모리 소자.
  9. 기판에 배치되어 서로 이격된 제1 활성부와 제2 활성부를 정의하는 소자분리 패턴, 상기 제1 활성부의 중심은 상기 제2 활성부의 단부와 인접하고;
    상기 제1 활성부의 중심을 가로지르는 제1 비트라인;
    상기 제2 활성부의 중심을 가로지르는 제2 비트라인;
    상기 제1 비트라인과 상기 제1 활성부의 상기 중심 사이에 개재되는 비트라인 콘택; 및
    상기 제2 활성부의 상기 단부 상에 배치되는 스토리지 노드 패드를 포함하되,
    상기 제1 비트라인 및 상기 제2 비트라인은 상기 기판의 상면을 기준으로 서로 다른 높이에 위치하는 반도체 메모리 소자.
  10. 셀 어레이 영역과 경계 영역을 포함하는 기판;
    상기 셀 어레이 영역 상에 배치되어 서로 이격된 제1 활성부와 제2 활성부, 및 제3 활성부를 정의하는 소자분리 패턴, 상기 제1 활성부의 중심은 상기 제2 활성부의 단부와 인접하고, 상기 제3 활성부는 상기 경계 영역과 인접하게 배치되고;
    상기 제1 활성부의 중심을 가로지르는 제1 비트라인;
    상기 제2 활성부의 중심을 가로지르는 제2 비트라인;
    상기 제3 활성부의 중심을 가로지르는 제3 비트라인;
    상기 제1 비트라인과 상기 제1 활성부의 상기 중심 사이에 개재되는 비트라인 콘택;
    상기 제2 활성부의 상기 단부 상에 배치되는 제1 스토리지 노드 패드; 및
    상기 제3 활성부의 단부 상에 배치되는 제2 스토리지 노드 패드를 포함하되,
    상기 제2 스토리지 노드 패드의 두께는 상기 제1 스토리지 노드 패드의 두께보다 크고,
    상기 제1 비트라인의 하면의 레벨은 상기 제2 비트라인 하면의 레벨보다 낮은 반도체 메모리 소자.
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