CN103367283A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了半导体器件及其制造方法。半导体器件可以包括在字线之间彼此邻近设置但通过隔离图案彼此间隔开的存储节点焊盘。因而，可以防止由掩模未对准引起的桥接问题。这能够提高半导体器件的可靠性。

Description

半导体器件及其制造方法
技术领域
本发明构思的实施例涉及一种半导体器件及其制造方法。
背景技术
小型多功能和/或低成本的半导体器件在电子产业中存在极大的需求，用于制造流行的消费电子设备诸如智能手机。期望更高集成度的半导体器件以满足对高性能而不昂贵的电子装置的消费需求。在半导体存储器件的情形下，特别期望增大的集成度，因为它们的集成度是决定产品价格的重要因素。然而，增大图案精细度所需的极其昂贵的工艺设备对半导体存储器件的更高集成度设定了实际的限制。为了克服这样的障碍，已经对发展用于增大半导体存储器件的集成密度的新技术进行了各种研究。
发明内容
本发明构思的实施例提供具有减小的接触电阻和改善的可靠性的半导体器件。
本发明构思的其他实施例提供一种制造高集成的半导体器件的方法，其能够防止掩模未对准或接触焊盘桥接的发生。
根据本发明构思的示例实施例，一种半导体器件可以包括：基板；器件隔离层，提供在基板中以具有比基板的顶表面低的顶表面；存储器元件，设置在基板上；以及第一接触，电连接到存储器元件以与基板的顶表面和侧表面接触。
在示例实施例中，第一接触的整个侧表面可以与硅氮化物层接触。
在示例实施例中，第一接触的数目可以为两个或更多，所述器件还可以包括提供在相邻的第一接触之间的隔离图案。
在示例实施例中，隔离图案的顶表面可以与第一接触的顶表面基本上共平面。
在示例实施例中，隔离图案的底表面可以低于基板的顶表面。
在示例实施例中，所述器件还可以包括邻近第一接触的字线覆盖层图案以及在字线覆盖层图案下面沿第一方向延伸的字线。
在示例实施例中，字线可以提供在基板中。
在示例实施例中，字线覆盖层图案的顶表面可以与第一接触的顶表面基本上共平面。
在示例实施例中，隔离图案具有沿与第一方向交叉的第二方向延伸的条形。
在示例实施例中，隔离图案的底表面可以高于字线覆盖层图案的底表面。
在示例实施例中，隔离图案将字线覆盖层图案的顶表面分成多个部分。
在示例实施例中，所述器件还可以包括提供在第一接触的一侧的第二接触以及插设在第一接触与第二接触之间的间隔物。间隔物也可以称为分隔壁。
在示例实施例中，第二接触的底表面可以低于器件隔离层的顶表面。
在示例实施例中，所述器件还可以包括提供在第一接触的另一侧的隔离图案（或分隔壁）以及在第二接触上沿第一方向延伸的导线。导线可以具有与隔离图案相同的宽度并在平面图中交叠隔离图案。
在示例实施例中，所述器件还可以包括提供在基板中且连接到第一接触的第一掺杂区以及提供在基板中且连接到第二接触的第二掺杂区。第二掺杂区具有比第一掺杂区更大的深度。
根据本发明构思的示例实施例，一种半导体器件可以包括：多条字线，提供在基板中以沿第一方向延伸，栅绝缘层插设在字线与基板之间；字线覆盖层图案，分别设置在字线上以从基板的顶表面向上突出；存储节点焊盘，设置在字线覆盖层图案上以与基板接触；以及隔离图案，设置在存储节点焊盘之间以及在字线覆盖层图案之间。
在示例实施例中，存储节点焊盘、隔离图案和字线覆盖层图案可以具有基本上彼此共平面的顶表面。
在示例实施例中，该半导体器件还可以包括在基板中以限定有源区的器件隔离层。隔离图案可以与器件隔离层接触，器件隔离层的顶表面低于基板的顶表面且高于隔离图案的底表面。
在示例实施例中，基板的侧壁可以被器件隔离层暴露，存储节点焊盘可以延伸以覆盖形成在基板中的凹陷的侧壁的一部分和器件隔离层的顶表面。
在示例实施例中，该半导体器件还可以包括与字线之间的基板接触并与隔离图案间隔开的位线节点接触，并且位线节点接触的底表面可以低于器件隔离层的顶表面。
在示例实施例中，该半导体器件还可以包括插设在位线节点接触与存储节点焊盘之间的绝缘间隔物。
在示例实施例中，该半导体器件还可以包括设置在位线节点接触上的位线。在平面图中，位线可以与隔离图案交叠。
在示例实施例中，该半导体器件还可以包括与存储节点焊盘接触的存储节点接触以及电连接到存储节点接触的存储器元件。
在示例实施例中，基板可以包括单元阵列区、单元边缘区以及周边电路区，该半导体器件还可以包括虚设位线节点接触和虚设隔离图案，虚设位线节点接触和虚设隔离图案可以设置得在单元边缘区中彼此相邻。
在示例实施例中，虚设隔离图案可以具有“U”形结构。
在示例实施例中，一个虚设隔离图案可以与两个相邻的位线共同地交叠。
在示例实施例中，与虚设位线节点接触相比，虚设隔离图案可以设置得更靠近单元边缘区的外边缘。
根据本发明构思的示例实施例，一种制造半导体器件的方法可以包括：在基板上形成掩模图案；利用掩模图案作为蚀刻掩模在基板中形成多个第一沟槽以沿第一方向延伸；分别在第一沟槽中形成字线；在字线上形成字线覆盖层图案以从基板的顶表面向上突出；蚀刻掩模图案和字线覆盖层图案以形成沿与第一方向交叉的第二方向延伸且暴露基板的多个第二沟槽；形成隔离图案以填充第二沟槽；去除掩模图案以暴露基板；以及形成第一接触以与隔离图案之间和字线覆盖层图案之间的基板接触。
在示例实施例中，第一接触的形成可以包括：在基板上形成导电层以填充隔离图案之间以及字线覆盖层图案之间的空间，然后执行平坦化工艺以暴露隔离图案和字线覆盖层图案。
在示例实施例中，隔离图案的形成可以包括：在基板上形成隔离层以填充第二沟槽，然后执行平坦化工艺以暴露字线覆盖层图案和掩模图案的顶表面。
在示例实施例中，该方法还可以包括：在形成掩模图案之前，在基板中形成器件隔离层以限定有源区。这里，第二沟槽的形成可以包括去除基板和器件隔离层的上部以分别在基板和器件隔离层上形成第一凹陷区和第二凹陷区。第一凹陷区的深度可以低于第二凹陷区的深度。
在示例实施例中，隔离图案可以包括提供在第一凹陷区中的第一隔离图案和提供在第二凹陷区中的第二隔离图案，第一隔离图案的底表面可以低于第二隔离图案的底表面。
在示例实施例中，该方法还可以包括：在形成第一接触之后，去除第一隔离图案和邻近其的第一接触的一部分以形成暴露基板的孔，形成第一隔离物以覆盖孔的侧壁但暴露基板，以及形成第二接触以填充孔。
在示例实施例中，孔的底表面可以低于第一隔离图案的底表面。
在示例实施例中，掩模图案的去除可以包括部分去除器件隔离层的上部。这里，器件隔离层的顶表面可以高于第一隔离图案的底表面。
在示例实施例中，基板可以包括单元边缘区，在单元边缘区中，至少两个相邻的第二沟槽可以形成为彼此连接。
附图说明
从以下结合附图的描述，示例实施例将被更清楚地理解。附图绘示如这里所述的非限制性的示例实施例。
图1A是根据本发明构思的示例实施例的半导体器件的平面图。
图1B是根据本发明构思一个实施例的半导体器件沿图1A的线A-A'、B-B'和C-C'截取的截面图。
图1C是根据本发明构思另一实施例的半导体器件沿图1A的线A-A'、B-B'和C-C'截取的截面图。
图2A、3A、4A、5A和6A是依次示出形成图1A的半导体器件的工艺的平面图。
图2B、3B、3C、3D、3E、3F、4B、4C、5B、5C、5D、5E、6B、6C、6D、6E、6F、6G和6H是依次示出形成图1A的半导体器件的工艺的截面图。
图5F是根据本发明构思的一个实施例的半导体器件的透视图。
图7是包括根据本发明构思示例实施例构造的半导体器件的电子装置的示意方框图。
图8是包括根据本发明构思示例实施例构造的半导体器件的存储器系统的示意方框图。
应当指出，这些附图旨在示出在特定示例实施例中采用的方法、结构和/或材料的一般特性并对下面提供的书面描述进行补充。然而，这些附图没有按比例，可以不反映任何给定实施例的精确结构或性能特征，并且不应被解释为限制或限定由示例实施例所涵盖的值或性能的范围。例如，为了清晰，分子、层、区域和/或结构元件的相对厚度和定位可以被缩小或夸大。在不同附图中使用相似或相同的附图标记旨在表示相似或相同元件或特征的存在。
具体实施方式
现在将参照附图更充分地描述本发明构思的示例实施例。然而，本发明构思可以以多种不同的形式实施，而不应被解释为限于这里阐述的特定实施例；而是，提供这些实施例将使本公开透彻和完整，并将本发明构思充分传达给本领域普通技术人员。
将理解，当称一个元件“连接到”或“耦接到”另一元件时，它可以直接连接到或耦接到另一元件，或者可以存在插入的元件。相反，当称一个元件“直接连接到”或“直接耦接到”另一元件时，不存在插入的元件。相似的附图标记始终指代相似的元件。如这里所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。用于描述元件或层之间的关系的其他词语应当以类似的方式解释（例如，“在...之间”与“直接在...之间”、“与...相邻”与“直接与...相邻”、“在...上”与“直接在...上”）。
将理解，虽然这里可以使用术语“第一”、“第二”等描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区别开。因此，以下讨论的第一元件、组件、区域、层或部分可以称为第二元件、组件、区域、层或部分而不背离示例实施例的教导。
为便于描述这里可以使用空间相对性术语诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等来描述如附图所示的一个元件或特征与另一个（些）元件或特征之间的关系。将理解，空间相对性术语是用来概括除附图所示取向之外器件在使用或操作中的不同取向的。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向（旋转90度或在其他取向），这里所用的空间相对性描述符做相应解释。
这里所用的术语仅是为了描述特定实施例的目的，并非要限制示例实施例。如这里所用的，除非上下文另有明确表述，否则单数形式“一”和“该”旨在也包括复数形式。将进一步理解的是，术语“包括”和/或“包含”，当在本说明书中使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
这里参照示意的平面图、透视图和截面图描述本发明构思的示例实施例，这些图为示例实施例的理想化实施例（以及中间结构）的示意图。因而，由例如制造技术和/或公差引起的图示形状的变化是可能发生的。因此，本发明构思的示例实施例不应被解释为仅限于这里示出的区域的特定形状，而是包括由例如制造引起的形状偏差在内。例如，图示为矩形的注入区可以具有圆化或弯曲的特征和/或在其边缘处的注入浓度的梯度而不是从注入区到非注入区的二元变化。类似地，通过注入形成的埋入区可以导致在埋入区与通过其发生注入的表面之间的区域中的一些注入。因此，附图所示的区域本质上是示意性的，它们的形状并非要示出器件区域的真实形状，也并非要限制示例实施例的范围。
除非另行定义，此处使用的所有术语（包括技术术语和科学术语）都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。将进一步理解的是，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
图1A是根据本发明构思的示例实施例的半导体器件的平面图，图1B是根据本发明构思一个实施例的半导体器件沿图1A的线A-A'、B-B'和C-C'截取的截面图。
参照图1A和图1B，基板1可以包括单元阵列区CAR和周边电路区PCR。单元阵列区CAR可以包括单元边缘区ER，虚设图案可以设置在单元边缘区ER中。器件隔离层3可以提供在形成于基板1中的凹陷或沟槽84中以限定至少一个有源区AR。在平面图中，有源区AR可以成形为沿第一方向D1伸长的条形，在示例实施例中，至少一个有源区AR可以包括多个有源区，该多个有源区可以彼此间隔开且彼此平行。多条字线WL可以提供在基板1上以交叉有源区AR和器件隔离层3。例如，字线WL可以沿第二方向D2延伸。字线WL可以由导电材料诸如掺杂的多晶硅、金属硅化物和/或金属形成。第二方向D2可以不平行于第一方向D1。字线WL可以提供在凹陷区域R中。字线WL的顶表面可以低于基板1的顶表面。在下文，每条字线WL可以被称为单元栅极图案。栅绝缘层7可以插设在字线WL与基板1之间。第一掺杂区11可以在字线WL的一侧提供在基板1中，第二掺杂区13可以在字线WL的另一侧提供在基板1中。第二掺杂区13可以插设在两条相邻的字线WL之间。第二掺杂区13可以具有位于比第一掺杂区11低的水平处的底表面。在一些实施例中，第二掺杂区13的底表面可以位于与第一掺杂区11基本相同的水平处。
第一字线覆盖层图案14可以提供在字线WL上。第一字线覆盖层图案14可以从基板1的顶表面突出。例如，第一字线覆盖层图案14的顶表面可以高于基板1的顶表面。第一字线覆盖层图案14可以包括例如硅氮化物、硅氮氧化物、硅氧化物或其组合。存储节点焊盘25a可以在相邻的字线覆盖层图案14之间与第一掺杂区11接触。此外，隔离图案21a可以提供在相邻的存储节点焊盘25a之间并在器件隔离层3上面。隔离图案21a可以由与字线覆盖层图案14相同的材料形成。根据本发明构思的实施例，隔离图案21a、存储节点焊盘25a和第一字线覆盖层图案14可以具有彼此基本共平面的顶表面。
存储节点焊盘25a可以通过隔离图案21a彼此间隔开。在平面图中，存储节点焊盘25a可以为矩形形状但是还可以包括邻近位线节点接触DC的弯曲部分。根据本发明构思的示例实施例，每个存储节点焊盘25a可以具有比常规存储节点焊盘（也就是，圆柱形存储节点焊盘）更大的底表面。例如，与常规或圆柱形存储节点焊盘相比，存储节点焊盘25a与有源区AR接触的面积可以增大约1.37倍。因而，可以减小存储节点焊盘25a与第一掺杂区11之间的接触电阻。
器件隔离层3的顶表面可以低于基板1的顶表面并高于隔离图案21a的底表面。器件隔离层3和基板1的顶表面之间的高度差可以小于约
在一些实施例中，存储节点焊盘25a可以延伸以覆盖形成于基板1中的凹陷84的侧壁的一部分和器件隔离层3的顶表面。如图1B的截面B-B'所示，存储节点焊盘25a可以形成为覆盖基板1的突出部分的两个侧表面。这增加了存储节点焊盘25a与基板1之间的接触面积。
在本实施例中，由于字线WL提供在凹陷区域6中，所以单元晶体管可以具有凹陷沟道区。在高度集成的半导体器件中，这能够减小短沟道效应并减小泄露电流。
在单元阵列区CAR中，第一绝缘层27可以提供在基板1上。位线BL可以提供在第一绝缘层27上以沿与第一和第二方向D1和D2两者交叉的第三方向D3延伸。在截面图中，位线BL可以与隔离图案21a交叠。位线BL可以是含金属的层。位线BL的宽度可以与隔离图案21a的宽度基本相等。此外，位线BL和隔离图案21a可以竖直地彼此交叠。位线BL和隔离图案21a的侧壁可以彼此对准。
位线BL可以经由位线节点接触DC电连接到第二掺杂区13。位线节点接触DC可以包括例如金属硅化物、掺杂多晶硅、金属氮化物、金属及其组合。位线节点接触DC的上部宽度可以与位线BL的宽度基本相等。位线节点接触DC可以提供在位线节点孔37中，位线节点孔37可以通过蚀刻第一绝缘层27、第一字线覆盖层图案14的一部分以及基板1的一部分而形成。位线节点孔37的底表面或位线节点接触DC的底表面可以低于器件隔离层3的顶表面。
位线节点孔37的侧壁可以用第一间隔物39覆盖。在示例实施例中，第一间隔物39可以具有在从约至约
Figure BDA00002989428200083
的范围内的厚度。具有该厚度的第一间隔物39允许存储节点焊盘25a与位线节点接触DC有效地电分离。位线BL和位线节点接触DC的侧壁可以用第二间隔物47a覆盖。第一间隔物39的侧壁可以用第三间隔物47b覆盖。第一、第二和第三间隔物39、47a和47b可以由从硅氮化物层、硅氮氧化物层和硅氧化物层构成的组中选择的至少一个层形成。第二间隔物47a的侧壁可以与第三间隔物47b的侧壁间隔开。
根据本发明构思的示例实施例，如图1A和图1B所示，第一字线覆盖层图案14、隔离图案21a和第一间隔物39可以提供在存储节点焊盘25a的侧壁上。因此，如果第一字线覆盖层图案14、隔离图案21a和第一间隔物39由相同的材料（例如，硅氮化物层）形成，则存储节点焊盘25a的侧壁可以用相同的材料覆盖。
参照图1A中示出的平面图，虚设位线节点接触DDC可以提供在单元边缘区ER中。虚设位线节点接触DDC可以具有与位线节点接触DC相同的形状，但是可以为了与位线节点接触DC不同的目的来提供。此外，虚设隔离图案21c可以提供在单元边缘区ER中。虚设隔离图案21c可以设置在单元边缘区ER的最外面区域处（例如，在虚设位线节点接触DDC外侧）。例如，虚设隔离图案21c可以比虚设位线节点接触DDC设置得更靠近单元边缘区ER的外边缘。虚设隔离图案21c可以由与隔离图案21a相同的材料形成。虚设隔离图案21c可以成形为像字母“U”。虚设隔离图案21c可以交叠相邻的位线。虚设隔离图案21c可以连接相邻的虚设位线节点接触DDC。
返回参照图1B，第二绝缘层50可以提供在第一绝缘层27上。第二绝缘层50可以在第二间隔物47a与第三间隔物47b之间延伸并覆盖第二间隔物47a和第三间隔物47b的侧壁。存储节点接触BC可以穿过第一和第二绝缘层27和50连接到存储节点焊盘25a。存储节点接触BC可以包括从由金属硅化物层、多晶硅层、金属氮化物层和金属层构成的组中选择的至少一种材料。下电极焊盘BEP可以提供在第二绝缘层50上。下电极焊盘BEP可以贯穿第二绝缘层50的至少一部分并因此连接到存储节点接触BC。在一些实施例中，存储节点焊盘25a、存储节点接触BC和下电极焊盘BEP中的一些或全部可以一起被称为接触。在此情形下，该接触可以被认为是包括上部例如存储节点接触BC和下部例如存储节点焊盘25a，上部可以与下部是连续的。
在周边电路区PCR中，周边栅电极68可以提供在基板1上。周边栅电极68可以包括依次堆叠的第一栅极层33和第二栅极层43。第一栅极层33可以是多晶硅层，而第二栅极层43可以是含金属的层。第二栅极层43可以包括与位线BL相同的材料。换句话说，周边电路区中的栅电极可以由与单元阵列区中的位线BL相同的材料形成，因此，不需要执行对于栅电极的额外的沉积工艺。这简化了制造工艺并减小了层间厚度。周边栅电极68的侧壁可以用第四间隔物47c覆盖。位线BL和周边栅电极68的顶表面可以用第二字线覆盖层图案45覆盖。第二至第四间隔物47a、47b和47c可以由相同的材料形成。
周边掺杂区69可以提供在周边栅电极68两侧的基板1中。周边电路区PCR的基板1可以用第二绝缘层50覆盖。位线BL可以通过贯穿第二字线覆盖层图案45的第一周边接触72、设置在第二绝缘层50上的周边配线70、和贯穿第二绝缘层50的第二周边接触74而电连接到周边掺杂区69。第一周边接触72、第二周边接触74和周边配线70可以彼此连接以形成单个互连图案。第一周边接触72、第二周边接触74和周边配线70可以由与下电极焊盘BEP相同的材料形成。
在单元阵列区CAR中，第三绝缘层51可以提供在第二绝缘层50上。第三绝缘层51可以由与第一和第二绝缘层27和50相同的材料形成。蚀刻停止层52可以提供在第三绝缘层51上并包括开口以暴露下电极焊盘BEP。存储器元件可以提供在下电极焊盘BEP上。在本实施例中，存储器元件可以是电容器CP，半导体器件可以是DRAM器件。例如，下电极60可以提供在单元阵列区CAR中的第三绝缘层51上。下电极60可以穿过蚀刻停止层52电连接到下电极焊盘BEP。下电极焊盘BEP可以例如成形为像塞子或柱。可以提供至少一个支撑层以支撑下电极60的侧壁。例如，至少一个支撑层可以包括彼此垂直间隔开的第一和第二支撑图案40和41，如图1B所示。支撑图案40和41可以设置为支撑至少两个相邻的下电极60的侧壁。在平面图中，支撑图案40和41的每个的形状可以被修改。通过支撑图案40和41，可以基本上防止下电极60倾斜。
电介质58可以被提供以共形地覆盖下电极60以及支撑图案40和41的暴露表面。电介质58可以包括高k电介质层（例如，金属氧化物）。电介质58可以用上电极层56共形地覆盖。下电极60、电介质58和上电极层56可以构成用作存储器元件的电容器CP。例如，上电极层56可以包括钛氮化物层。上电极层56可以用板电极层62覆盖。板电极层62可以包括例如钨。在不同的实施例中，板电极层62可以填充下电极60之间、支撑图案40和41之间以及下电极60与邻近其的支撑图案40和41之间的空间。
在根据本实施例的半导体器件中，在字线WL之间彼此邻近设置的存储节点焊盘25a可以通过隔离图案21a彼此分离。结果，可以增大存储节点焊盘25a与第一掺杂区11之间的接触面积。此外，存储节点焊盘25a可以延伸以覆盖第一掺杂区11的侧表面从而增大存储节点焊盘25a与第一掺杂区11之间的接触面积并减小接触电阻。
在一些实施例中，半导体器件可以包括具有被侧壁85部分地限定的凹陷（或沟槽）84的基板1（图1B）。本领域技术人员将理解凹陷84如何利用诸如浅沟槽隔离的技术形成。基板1具有顶表面81。半导体器件可以包括形成在凹陷84中的器件隔离层3。器件隔离层3可以具有比基板1的顶表面81低的顶表面83。存储器元件例如CP可以设置在基板1上方。一个或多个存储节点焊盘25a电连接到存储器元件。至少一个存储节点焊盘25a可以与基板1的顶表面81接触并可以形成得邻近凹陷84的侧壁85。在一些实施例中，存储节点焊盘25a可以延伸以覆盖侧壁85的一部分。
图1C是根据本发明构思另一示例实施例的半导体器件沿图1A的线A-A'、B-B'和C-C'截取的截面图。
参照图1C，根据本实施例的半导体器件可以在位线节点接触DC的结构方面不同于参照图1B所描述的。位线节点接触DC可以填充位线节点孔37。位线节点接触DC的宽度可以大于位线BL的宽度。例如，第一间隔物39可以单独地插设在位线节点接触DC与第一绝缘层27之间。换句话说，在根据本实施例的半导体器件中可以省略图1B的第三间隔物47b。第二间隔物47a可以覆盖位线BL的侧表面以及位线节点接触DC的顶表面的一部分。除了上述特征之外，根据本实施例的半导体器件可以配置为具有与参照图1B描述的前一实施例相同的特征。
图2A、3A、4A、5A和6A是依次示出形成图1A的半导体器件的工艺的平面图。图2B、3B-3E、4B、4C、5B-5E和6B-6H是沿图2A、3A、4A、5A和6A中的相应一个的线A-A'、B-B'和C-C'截取的截面图，并示出形成图1A的半导体器件的工艺。
参照图2A和图2B，可以制备具有单元阵列区CAR和周边电路区PCR的基板1。单元阵列区CAR可以包括单元边缘区ER。器件隔离层3可以形成在基板1中以限定有源区AR。器件隔离层3可以利用浅沟槽隔离（STI）技术形成。例如，器件隔离层3可以由硅氧化物层、硅氮化物层或硅氮氧化物层中的至少一种形成。可以对单元阵列区CAR的有源区AR进行利用离子掩模（未示出）的离子注入工艺以形成第一掺杂区11和第二掺杂区13。在某些实施例中，离子注入工艺可以执行几次，第二掺杂区13可以形成为具有比第一掺杂区11的底表面低的底表面。
多个第一掩模图案15可以形成在基板1上。每个第一掩模图案15可以成形为沿第二方向D2延伸的线形图案。第一掩模图案15可以包括例如硅氧化物。此外，第一掩模图案15可以形成为跨越有源区AR和器件隔离层3。
基板1和器件隔离层3可以利用第一掩模图案15作为蚀刻掩模来图案化以在单元阵列区CAR中形成第一沟槽6。第一沟槽6可以具有位于比器件隔离层3的底表面高的水平处的底表面。栅绝缘层7可以形成在基板1的被第一沟槽6暴露的部分上。栅绝缘层7可以由例如热氧化物形成。导电层可以被沉积在提供有栅绝缘层7的第一沟槽6中然后被凹进以形成字线WL。
第一字线覆盖层图案14可以形成在第一沟槽6中以覆盖字线WL。第一字线覆盖层图案14可以由例如硅氮化物和/或硅氮氧化物形成。第一字线覆盖层图案14可以通过在字线WL上沉积绝缘覆盖层以填充第一沟槽6、然后通过执行平坦化工艺以暴露第一掩模图案15的顶表面而形成。作为平坦化工艺的结果，第一字线覆盖层图案14可以具有与第一掩模图案15的顶表面基本上共平面的顶表面。此外，第一字线覆盖层图案14可以具有以自对准方式与第一掩模图案15对准的侧表面。第一字线覆盖层图案14的顶表面可以高于基板1的顶表面。换句话说，第一字线覆盖层图案14可以在基板1的顶表面的水平上方突出。
参照图3A和图3B，在形成第一字线覆盖层图案14之后，第二掩模图案17可以形成在基板1上。第二掩模图案17可以包括沿与第一和第二方向D1和D2两者交叉的第三方向D3延伸的多个线形图案。线形开口19可以形成在第二掩模图案17之间以暴露第一掩模图案15和第一字线覆盖层图案14。开口19可以在单元边缘区ER中彼此连接。具有开口19的第二掩模图案17可以利用双图案化技术形成。例如，多个线形光致抗蚀剂图案可以形成为具有利用ArF或KrF光刻工艺的最小宽度。然后，第一层可以共形地形成为覆盖光致抗蚀剂图案的侧表面和顶表面。之后，第二层可以形成在第一层上以填充光致抗蚀剂图案之间的空间并具有与第一层的最上表面共平面的顶表面。接着，第一层可以在第二层与光致抗蚀剂图案之间去除。然后，可以利用第二层和光致抗蚀剂图案作为蚀刻掩模蚀刻下面的层以形成掩模图案17。
备选地，多个线形光致抗蚀剂图案可以形成为具有利用ArF或KrF光刻工艺的最小宽度。然后，第一层可以共形地形成以覆盖光致抗蚀剂图案的侧表面和顶表面并被各向异性蚀刻以形成覆盖光致抗蚀剂图案的两个侧壁的间隔物。之后，可以去除光致抗蚀剂图案，并可以利用间隔物作为蚀刻掩模来蚀刻下面的层以形成掩模图案17。
双图案化技术的使用可以克服ArF或KeF光刻工艺的限制，而没有使用昂贵的EUV工艺。也就是，第二掩模图案17能够形成为具有限定开口19并具有一宽度的线形，该宽度小于利用ArF或KeF光刻工艺的最小宽度。
在常规光刻工艺中，应当执行工艺两次以形成具有圆柱形状的常规存储节点焊盘，因为相邻存储节点焊盘之间的空间太小。这增加了不对准的风险。相反，根据本发明构思的示例实施例，仅需要执行光刻工艺一次。因此，可以降低不对准的风险。
参照图3A和图3C，可以利用第二掩模图案17作为蚀刻掩模来蚀刻第一掩模图案15和第一字线覆盖层图案14以形成第二沟槽19a和19b。第二沟槽19a和19b可以包括暴露器件隔离层3的一部分的第一凹陷区19a和暴露基板1的有源区AR的一部分的第二凹陷区19b。器件隔离层3和基板1的被第二沟槽19a和19b暴露的上部可以被过蚀刻。在一些实施例中，蚀刻工艺可以被控制使得器件隔离层3中的蚀刻深度大于基板1的有源区AR中的蚀刻深度。结果，第一凹陷区19a的底表面与基板1的顶表面之间的第一高度差H1可以大于第二凹陷区19b的底表面与基板1的顶表面之间的第二高度差H2。在示例实施例中，第二高度差H2可以在从约至约
Figure BDA00002989428200132
的范围内。尽管没有在图3C中示出，但是第二沟槽19a、19b可以形成在第一字线覆盖层图案14中但可以不暴露字线WL的顶表面。
参照图3A和图3D，第二掩模图案17可以被选择性去除。绝缘隔离层可以形成在第一掩模图案15上以填充第二沟槽19a和19b。隔离层可以包括硅氮化物和/或硅氮氧化物。可以对隔离层进行平坦化工艺以暴露第一掩模图案15的顶表面并在第二沟槽19a和19b中形成隔离图案21a和21b。隔离图案21a和21b可以包括提供在第一凹陷区19a中的第一隔离图案21a和提供在第二凹陷区19b中的第二隔离图案21b。第一隔离图案21a可以与器件隔离层3接触，第二隔离图案21b可以与基板1的第二掺杂区13接触。虚设隔离图案21c可以形成在单元边缘区ER上。虚设隔离图案21c可以在平面图中形成为具有U形结构并将相邻的隔离图案21a和21b彼此连接。第一隔离图案21a的底表面可以低于第二隔离图案21b的底表面。如果第一和第二隔离图案21a和21b的底表面分别低于器件隔离层3和基板1的顶表面，则第一和第二隔离图案21a和21b可以更稳定地定位。这使得将在随后步骤中形成的存储节点焊盘彼此电隔离。
尽管没有在图3D中示出，但是隔离图案21a和21b可以形成在第一字线覆盖层图案14中的第二沟槽19a和19b中。隔离图案21a和21b可以以自对准的方式与第一掩模图案15对准。此外，第一字线覆盖层图案14、第一掩模图案15和隔离图案21a和21b可以具有基本上彼此共平面的顶表面。
参照图3E，第三掩模图案23可以形成在基板1上以覆盖周边电路区PCR但暴露单元阵列区CAR。可以利用第三掩模图案23作为蚀刻掩模来去除第一掩模图案15以暴露第一字线覆盖层图案14和隔离图案21a和21b的侧壁并暴露器件隔离层3和基板1。如果第一掩模图案15和器件隔离层3两者由相同的材料（例如，硅氧化物）形成，则器件隔离层3的上部可以在去除第一掩模图案15期间被部分地蚀刻。第一掩模图案15可以利用湿蚀刻工艺去除。作为器件隔离层3的上部的部分蚀刻的结果，器件隔离层3可以具有比基板1的顶表面低的顶表面。器件隔离层3和基板1的顶表面之间的该第三高度差H3可以小于约
Figure BDA00002989428200141
由于第一掩模图案15利用湿蚀刻工艺去除，所以可以进行去除工艺而没有通过干蚀刻工艺产生蚀刻副产物的风险。因而，与干蚀刻工艺不同，不需要过蚀刻工艺以去除蚀刻副产物。因此，器件隔离层3的顶部不会被过度去除。因此，器件隔离层3的顶表面和将要形成在其上的存储节点焊盘的底表面不会被过度降低。结果，可以减小栅致漏极泄露（GIDL）效应。在示例实施例中，第三高度差H3可以小于第一高度差H1。在此情形下，器件隔离层3的其余部分可以与第一隔离图案21a的底表面和下侧壁接触。结果，第一隔离图案21a可以被器件隔离层3支撑，可以防止其倒下，允许存储节点焊盘彼此电隔离。
备选地，在其他实施例中，如例如图3F中所示，器件隔离层3可以形成为具有与基板1的顶表面基本上共平面的顶表面。例如，第一掩模图案15和器件隔离层3可以由不同的材料形成，器件隔离层3的上部可以不被蚀刻得像图3E所示的实施例中的去除第一掩模图案15期间那样多。
参照图4A和图4B，第三掩模图案23可以被去除以暴露周边电路区PCR上的第一掩模图案15。导电层可以沉积在基板1上然后被平坦化以暴露第一字线覆盖层图案14和器件隔离图案21a和21b的顶表面并形成与第一字线覆盖层图案14与隔离图案21a和21b之间的基板1接触的初始存储节点焊盘25。导电层可以为例如掺杂多晶硅层。初始存储节点焊盘25可以形成为将第一掺杂区11与第二掺杂区13互连。因为初始存储节点焊盘25相对于第一字线覆盖层图案14和隔离图案21a和21b以自对准的方式形成，所以减小第二掺杂区13与初始存储节点焊盘25之间的不对准。为了防止空洞形成在初始存储节点焊盘25中，沉积步骤和蚀刻步骤可以在形成导电层期间被反复进行。在形成初始存储节点焊盘25之后，第一绝缘层27可以形成在基板1上。
参照图4C，第一绝缘层27和第一掩模图案15可以从周边电路区PCR去除以暴露基板1。周边栅绝缘层31和第一栅极层33可以通过执行沉积和平坦化工艺而形成在周边电路区PCR的基板1上。第一栅极层33可以由例如掺杂多晶硅层形成。周边电路区PCR上的第一栅极层33的顶表面可以与单元阵列区CAR上的第一绝缘层27的顶表面基本上共平面。
参照图5A和图5B，第四掩模图案35可以形成在基板1上以包括提供在第二掺杂区13上的第二开口24。第二开口24可以形成为暴露第一绝缘层27。第二开口24的宽度可以大于第二隔离图案21b的宽度。
参照图5A和图5C，可以利用第四掩模图案35作为蚀刻掩模来去除部分的第一绝缘层27、初始存储节点焊盘25和第二隔离图案21b以形成位线节点孔37和存储节点焊盘25a。在示例实施例中，存储节点焊盘25a可以仅电连接到第一掺杂区11。位线节点孔37的宽度可以大于相邻的字线覆盖层图案14之间的空间。因此，字线覆盖层图案14的侧壁可以在形成位线节点孔37期间被部分去除。然而，位线节点孔37可以形成为使得其不暴露字线WL的任何部分。位线节点孔37的底表面与第一字线覆盖层图案14的顶表面之间的第四高度差H4可以大于第二高度差H2。在示例实施例中，第四高度差H4可以在从约
Figure BDA00002989428200151
至约
Figure BDA00002989428200152
的范围。因此，第二支撑图案21b可以不保留在位线节点孔37的底表面上。
参照图5A和图5D，第四掩模图案35可以被去除。第一间隔物39可以形成为覆盖位线节点孔37的侧壁。第一间隔物39可以具有约
Figure BDA00002989428200153
的厚度T1。
参照图5A和图5E，导电层可以被沉积以填充位线节点孔37。导电层可以被平坦化以暴露第一绝缘层27的顶表面并在位线节点孔37中形成位线节点接触DC。在示例实施例中，虚设位线节点接触DDC可以形成在单元边缘区ER上以具有与位线节点接触DC基本上相同的形状。
图5F是图5E的半导体器件沿图5A的线A-A'截取的透视图，且在第一字线覆盖层图案14的顶表面的水平处。参照图5F，第一字线覆盖层图案14、第一隔离图案21a和第一间隔物39可以邻近存储节点焊盘25a提供。如果第一字线覆盖层图案14、隔离图案21a和第一间隔物39由相同的材料（例如，硅氮化物层）形成，则存储节点焊盘25a的基本整个侧表面可以用硅氮化物层围绕。
参照图6A和图6B，第二栅极层43和第二覆盖层45可以依次形成在提供有位线节点接触DC的结构的整个表面上。
参照图6A和图6C，单元阵列区CAR上的第二字线覆盖层图案45和第二栅极层43可以被依次图案化以形成位线BL并暴露位线节点接触DC的顶表面。在示例实施例中，位线BL可以形成为使得其宽度W2可以基本上等于第一隔离图案21a的宽度W1。在平面图中，位线BL可以交叠第一隔离图案21a，因此，位线BL和第一隔离图案21a可以具有彼此竖直地对准的侧壁。第二字线覆盖层图案45和第二栅极层43可以在周边电路区PCR中被蚀刻，在此情形下，第一栅极层33的顶表面可以被暴露。
参照图6A和图6D，第一栅极层33可以从周边电路区PCR蚀刻以形成周边电路栅电极68。如果第一栅极层33和位线节点接触DC由相同的材料（例如，多晶硅层）形成，则位线节点接触DC也可以在蚀刻第一栅极层33期间被蚀刻。在示例实施例中，位线节点接触DC可以形成为使得其下部比其上部宽。
参照图6A和图6E，周边电路掺杂区69可以形成在基板1的周边电路区PCR中。间隔物层可以共形地形成在所得结构上。接着，间隔层被各向异性蚀刻以同时形成第二、第三和第四间隔物47a、47b和47c。第二间隔物47a可以形成为覆盖位线BL和位线节点接触DC的侧表面，第三间隔物47b可以形成为覆盖第一间隔物39的侧表面或侧壁，第四间隔物47c可以形成为覆盖周边栅电极68的侧表面或侧壁。
参照图6F，第二绝缘层50可以形成在所得结构上，然后被平坦化以暴露第二字线覆盖层图案45。在单元阵列区CAR中，第二绝缘层50和第一绝缘层27可以被图案化以形成如图6G所示的暴露存储节点焊盘25a的存储节点孔53。之后，可以通过用导电层填充存储节点孔53而形成存储节点接触BC。由于存储节点焊盘25a形成为具有增大的面积，所以可以减小在形成存储节点孔期间的未对准，也就是从而增加未对准容限。
再次参照图6G，第二字线覆盖层图案45可以在周边电路区PCR中被蚀刻以暴露位线BL的一部分，第二绝缘层50可以被蚀刻以暴露周边电路掺杂区69。在示例实施例中，存储节点接触BC的上部可以在此蚀刻工艺期间被部分去除。
参照图6H，导电层可以被沉积并图案化以形成下电极焊盘BEP、第一和第二周边接触72和74以及周边配线70。
返回参照图1A和图1B，第三绝缘层51可以形成在单元阵列区CAR上以填充下电极焊盘BEP之间的空间。蚀刻停止层52可以形成在第三绝缘层51上。模制层（未示出）和支撑层40和41可以交替形成在蚀刻停止层52上。下电极60可以穿过支撑层40和41、模制层以及蚀刻停止层52而连接到下电极焊盘BEP。之后，模制层可以被去除。这里，支撑层40和41可以不被去除。电介质58、上电极层56和板电极62可以形成在单元阵列区CAR上。
以上公开的半导体存储器件可以利用各种不同的封装技术来封装。例如，根据上述实施例的半导体存储器件可以利用层叠封装（PoP）技术、球栅阵列（BGA）技术、芯片级封装（CSP）技术、带引线的塑料芯片载体（PLCC）技术、塑料双列直插式封装（PDIP）技术、华夫管芯封装（die in waffle pack）技术、晶圆式管芯（die in wafer form）技术、板上芯片（COB）技术、陶瓷双列直插封装（CERDIP）技术、塑料四方扁平封装（PQFP）技术、薄四方扁平封装（TQFP）技术、小外形封装（SOP）技术、窄间距小外形封装（SSOP）技术、薄小外形封装（TSOP）技术、薄四方扁平封装（TQFP）技术、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶圆级制造封装（wafer-levelfabricated package，WFP）技术和/或晶圆级处理堆叠封装（WSP）技术中的任一种来封装。
其中安装根据以上实施例之一的半导体存储器件的封装还可以包括控制该半导体存储器件的至少一个半导体器件（例如，控制器和/或逻辑器件）。
图7是示意地示出包括根据本发明构思示例实施例的半导体器件的电子装置的方框图。
参照图7，包括根据本发明构思示例实施例的半导体器件的电子装置1300可以使用在个人数字助理（PDA）、膝上计算机、移动计算机、上网本、无线电话、手机、数字音乐播放器、有线或无线电子设备或包括以上至少两种的复合电子设备中的一个中。电子装置1300可以包括控制器1310、诸如键区、键盘、显示器的输入/输出（I/O）器件1320、存储器1330、以及无线接口1340，它们通过总线1350结合到彼此。控制器1310可以包括例如至少一个微处理器、数字信号处理器、微控制器等。存储器1330可以配置为存储要被控制器1310使用的命令代码或用户数据。存储器1330可以包括具有根据本发明构思示例实施例的垂直沟道晶体管的半导体器件。电子装置1300可以使用无线接口1340，配置为利用RF信号传输数据到无线通讯网络或从无线通讯网络接收数据。无线接口1340可以包括例如天线、无线收发器等。电子装置1300可以使用在诸如CDMA、GSM,NADC,E-TDMA,WCDMA,CDMA2000、Wi-Fi、Muni Wi-Fi、蓝牙、DECT、无线USB、Flash-OFDM、IEEE802.20、GPRS、iBurst、WiBro、WiMAX、WiMAX-Advanced、UMTS-TDD、HSPA、EVDO、LTE-Advanced、MMDS等的通讯系统的通讯接口协议中。
图8是示意地示出包括根据本发明构思示例实施例的半导体器件的存储器系统的方框图。
参照图8，将描述根据本发明构思示例实施例的半导体器件的存储器系统。存储器系统1400可以包括用于存储大量数据的存储器件1410和存储器控制器1420。存储器控制器1420控制存储器件1410从而响应主机1430的读/写请求而读取存储在存储器件1410中的数据或写入数据到存储器件1410中。存储器控制器1420可以包括用于将由主机1430（例如，移动装置或计算机系统）提供的地址映射到存储器件1410的物理地址的地址映射表。存储器件1410可以是包括根据本发明构思示例实施例的垂直沟道晶体管的半导体器件。
根据本发明构思的示例实施例，一种半导体器件可以包括在字线之间彼此邻近设置但通过隔离图案彼此间隔开的存储节点焊盘。因此，存储节点焊盘可以以增大的接触面积连接到基板的有源区，因此可以减小存储节点焊盘与基板之间的接触电阻。
根据本发明构思的示例实施例，一种制造半导体器件的方法可以包括利用隔离图案以自对准的方式形成存储节点焊盘。因而，可以防止由掩模未对准引起的桥接问题。这能够改善半导体器件的可靠性。
此外，隔离图案可以利用双图案化技术形成，因此能够利用ArF和/或KeF束来进行光刻，而不用EUV束。这能够降低用于制造半导体器件的成本。
尽管已经具体示出并描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化而不背离权利要求书的精神和范围。
本申请要求于2012年3月30日在韩国知识产权局提交的韩国专利申请No.10-2012-0032925的优先权，其全部内容通过引用结合于此。

Claims (41)

1.一种半导体器件，包括：
基板，具有由侧壁部分地限定的凹陷，所述基板具有顶表面；
器件隔离层，提供在所述凹陷中，所述器件隔离层具有比所述基板的顶表面低的顶表面；
存储器元件，设置在所述基板上；以及
一个或多个第一接触，电连接到所述存储器元件，
其中所述第一接触中的至少一个与所述基板的顶表面接触并形成得邻近所述凹陷的侧壁。
2.如权利要求1所述的半导体器件，还包括层间绝缘层，其中所述第一接触中的至少一个的基本整个侧表面与相对于所述层间绝缘层具有蚀刻选择性的绝缘层接触。
3.如权利要求2所述的半导体器件，其中所述绝缘层包括氮化物。
4.如权利要求1所述的半导体器件，其中所述半导体器件还包括提供在相邻的所述第一接触之间的隔离图案。
5.如权利要求4所述的半导体器件，其中所述第一接触中的至少一个包括接触焊盘，并且其中所述隔离图案的顶表面基本上与所述接触焊盘的顶表面共平面。
6.如权利要求4所述的半导体器件，其中所述隔离图案的底表面低于所述基板的顶表面。
7.如权利要求1所述的半导体器件，还包括，
字线覆盖层图案，邻近所述第一接触中的至少一个；和
字线，在所述字线覆盖层图案下面沿第一方向延伸。
8.如权利要求7所述的半导体器件，其中所述字线提供在所述基板中。
9.如权利要求7所述的半导体器件，其中所述第一接触中的至少一个包括接触焊盘，并且其中所述字线覆盖层图案的顶表面基本上与所述接触焊盘的顶表面共平面。
10.如权利要求7所述的半导体器件，还包括提供在所述第一接触中的相邻第一接触之间的隔离图案。
11.如权利要求10所述的半导体器件，其中所述隔离图案具有沿与所述第一方向交叉的第二方向延伸的条形。
12.如权利要求11所述的半导体器件，其中所述隔离图案的底表面高于所述字线覆盖层图案的底表面。
13.如权利要求11所述的半导体器件，其中所述隔离图案将所述字线覆盖层图案的顶表面分成多个部分。
14.如权利要求1所述的半导体器件，还包括，
第二接触，提供在所述第一接触的一侧；和
间隔物，插设在所述第一接触与所述第二接触之间。
15.如权利要求14所述的半导体器件，其中所述第二接触的底表面低于所述器件隔离层的顶表面。
16.如权利要求14所述的半导体器件，还包括，
隔离图案，提供在所述第一接触的另一侧；和
导线，在所述第二接触上沿所述第一方向延伸，
其中所述导线具有与所述隔离图案基本上相同的宽度并在平面图中与所述隔离图案交叠。
17.如权利要求14所述的半导体器件，还包括，
第一掺杂区，提供在所述基板中并连接到所述第一接触；和
第二掺杂区，提供在所述基板中并连接到所述第二接触，
其中所述第二掺杂区具有比所述第一掺杂区大的深度。
18.一种半导体器件，包括：
基板，具有单元阵列区、单元边缘区和周边电路区；
多条字线，提供在所述基板中，栅绝缘层插设在所述字线与基板之间，所述字线沿第一方向延伸；
字线覆盖层图案，分别设置在所述字线上，所述字线覆盖层图案从所述基板的顶表面向上突出；
存储节点焊盘，设置在所述字线覆盖层图案之间以与所述基板接触；
隔离图案，设置在所述存储节点焊盘之间以及在所述字线覆盖层图案之间；以及
虚设位线节点接触和虚设隔离图案，在所述单元边缘区中彼此邻近设置。
19.如权利要求18所述的半导体器件，还包括，
位线节点接触，提供在所述单元阵列区中，所述位线节点接触连接到所述字线之间的所述基板并与所述隔离图案间隔开；以及
多条位线，在所述位线节点接触上彼此基本平行地提供，
其中一个虚设隔离图案与所述位线中的至少两条相邻的位线共同地交叠。
20.如权利要求18所述的半导体器件，其中所述虚设隔离图案设置得比所述虚设位线节点接触更靠近所述单元边缘区的外边缘。
21.如权利要求18所述的半导体器件，还包括提供在所述基板中的器件隔离层，所述器件隔离层具有比所述基板的顶表面低的顶表面。
22.如权利要求18所述的半导体器件，还包括提供在所述基板中的器件隔离层，所述器件隔离层具有与所述基板的顶表面基本上共平面的顶表面。
23.一种半导体器件，包括：
器件隔离层，形成在半导体基板中，所述器件隔离层限定包括第一结区和第二结区的有源区；
多条字线，埋入在所述半导体基板中，所述多条字线的每个具有形成在其上且在所述有源区之上延伸的字线覆盖层；
多条位线，跨过所述多条字线延伸；
第一接触，电互连所述第一结区和所述多条位线中的相应一条位线；
第二接触，电耦接到所述第二结区，
其中所述第二接触的下部设置在由相邻的所述字线覆盖层的相对侧壁以及在所述相邻字线覆盖层之间延伸的相邻分隔壁的相对侧壁限定的空间内，
其中所述器件隔离层具有比所述基板的顶表面低的顶表面，
其中所述第二接触包括上部和下部，其中所述上部与所述下部是连续的。
24.如权利要求23所述的半导体器件，还包括电耦接到所述第二接触的存储节点。
25.一种形成半导体器件的方法，所述方法包括：
在半导体基板中形成器件隔离层，所述器件隔离层限定包括第一结区和第二结区的有源区；
在所述基板上方形成具有在第一方向延伸的第一开口的第一掩模图案；
利用所述第一掩模图案在所述基板中形成在所述第一方向上延伸的第一沟槽；
在所述第一沟槽中形成多条字线，所述多条字线的每个具有形成在其上的字线覆盖层图案，所述字线覆盖层图案在所述有源区上方延伸；
在所述第一掩模图案和所述字线覆盖层图案上方形成第二掩模图案，所述第二掩模图案具有沿与所述第一方向交叉的第二方向延伸的第二开口以暴露一部分所述第一掩模图案和所述字线覆盖层图案；
利用所述第二掩模图案图案化所述第一掩模图案和所述字线覆盖层图案，从而形成沿所述第二方向延伸的第二沟槽；
在所述第二沟槽中形成隔离图案，所述隔离图案在相邻的字线覆盖层图案之间延伸；
去除所述第一和第二掩模图案以暴露所述器件隔离层和所述基板；以及
在由所述字线覆盖层图案和所述隔离图案的侧壁限定的空间内形成初始存储节点焊盘。
26.如权利要求25所述的方法，其中所述第一沟槽的底表面位于比所述器件隔离层的底表面高的水平处。
27.如权利要求25所述的方法，其中所述第二沟槽包括暴露所述器件隔离层的一部分的第一凹陷区和暴露所述有源区的一部分的第二凹陷区。
28.如权利要求27所述的方法，其中所述第一凹陷区的底表面与所述基板的顶表面之间的第一高度差大于所述第二凹陷区的底表面与所述基板的顶表面之间的第二高度差。
29.如权利要求25所述的方法，其中所述隔离图案包括第一隔离图案和第二隔离图案，其中所述第一隔离图案的底表面低于所述第二隔离图案的底表面。
30.如权利要求25所述的方法，其中所述隔离图案包括硅氮化物或硅氮氧化物。
31.如权利要求25所述的方法，其中所述隔离图案的底表面低于所述器件隔离层和所述基板的顶表面。
32.如权利要求25所述的方法，其中所述隔离图案形成在限定于所述字线覆盖层图案中的所述第二沟槽中。
33.如权利要求25所述的方法，其中所述字线覆盖层图案、所述第一掩模图案、所述隔离图案的顶表面基本上彼此共平面。
34.如权利要求25所述的方法，其中去除所述第一和第二掩模图案包括：
在所述第一掩模图案上形成第三掩模图案；以及
利用所述第三掩模图案去除所述第一掩模图案并部分蚀刻所述器件隔离层的上部以暴露所述字线覆盖层图案的侧壁、所述器件隔离层的一部分和所述基板的一部分。
35.如权利要求34所述的方法，其中被部分蚀刻的器件隔离层的顶表面低于所述基板的顶表面以形成凹陷。
36.如权利要求34所述的方法，其中被部分蚀刻的器件隔离层与所述隔离图案的底表面和侧壁的下部接触。
37.如权利要求34所述的方法，其中去除所述第一掩模图案包括利用湿蚀刻工艺。
38.如权利要求34所述的方法，其中所述初始存储节点焊盘与所述基板的顶表面接触并形成得邻近所述凹陷的侧壁。
39.如权利要求25所述的方法，还包括：
在所述隔离图案上形成第一绝缘层；
形成穿过所述第一绝缘层的位线接触孔，以暴露所述第一结区并通过去除所述第一绝缘层、所述初始存储节点焊盘和所述隔离图案的部分而形成存储节点焊盘；以及
在所述位线接触孔的侧壁上形成位线间隔物，
其中所述存储节点焊盘设置在由所述隔离图案之一、所述字线覆盖层图案的侧壁和所述位线间隔物限定的空间内。
40.如权利要求39所述的方法，还包括：
在所述位线接触孔中形成位线接触以连接到所述第一结区；
形成跨过所述多条字线延伸且电耦接到所述位线接触的多条位线；
在所述多条位线上形成第二绝缘层；
形成穿过所述第一和第二绝缘层的存储节点接触孔以暴露所述存储节点接触焊盘；以及
用导电材料填充所述存储节点接触孔以形成电耦接到所述第二结区的存储节点接触。
41.一种形成半导体器件的方法，所述方法包括：
在半导体基板中形成器件隔离层，所述器件隔离层限定包括第一结区和第二结区的有源区；
在所述第一沟槽中形成多条字线，所述多条字线每个具有形成在其上的字线覆盖层图案，所述字线覆盖层图案在所述有源区上方在第一方向上延伸；
在所述基板中以及所述器件隔离层中形成第二沟槽，所述第二沟槽沿与所述第一方向交叉的第二方向延伸；
在所述第二沟槽中形成隔离图案，所述隔离图案在相邻的字线覆盖层图案之间延伸；以及
在由所述字线覆盖层图案和所述隔离图案的侧壁限定的空间内形成接触。
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