CN108933135A - 包括扩大的接触孔的半导体器件及其形成方法 - Google Patents

包括扩大的接触孔的半导体器件及其形成方法 Download PDF

Info

Publication number
CN108933135A
CN108933135A CN201810157217.1A CN201810157217A CN108933135A CN 108933135 A CN108933135 A CN 108933135A CN 201810157217 A CN201810157217 A CN 201810157217A CN 108933135 A CN108933135 A CN 108933135A
Authority
CN
China
Prior art keywords
spacer
line pattern
spacer structure
conductor
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810157217.1A
Other languages
English (en)
Other versions
CN108933135B (zh
Inventor
孙允镐
申材旭
高镛璇
朴壬洙
郑盛允
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108933135A publication Critical patent/CN108933135A/zh
Application granted granted Critical
Publication of CN108933135B publication Critical patent/CN108933135B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供包括扩大的接触孔的半导体器件及其形成方法。该方法可以包括形成第一线图案和第二线图案。第一线图案具有面向第二线图案的第一侧，并且第二线图案具有面向第一线图案的第二侧。该方法还可以包括在第一线图案的第一侧形成第一间隔件结构，以及在第二线图案的第二侧形成第二间隔件结构。第一间隔件结构和第二间隔件结构可以限定开口。该方法可以进一步包括：在所述开口的下部中形成第一导体；通过蚀刻第一间隔件结构的上部和第二间隔件结构的上部，形成扩展开口；并且在扩展开口中形成第二导体。该扩展开口的宽度可以大于所述开口的下部的宽度。

Description

包括扩大的接触孔的半导体器件及其形成方法
相关申请的交叉引用
本专利申请要求于2017年5月25日向韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0064665号的优先权，该韩国专利申请的公开内容通过引用整体并入本文。
技术领域
本公开涉及包括扩大的接触孔的半导体器件及其形成方法。
背景技术
为了高密度、低功耗和高运行速度，半导体器件的元件正变得越来越小，因此，由于例如沉积工艺或蚀刻工艺中的轻微错位或工艺变化而导致的缺陷正在增多。因此，开发用于确保足够工艺余量的制造工艺可能是有益的并且可以改善半导体器件的可靠性。
发明内容
根据本公开，提供了可靠性得到改善的高度集成的半导体器件及其制造方法。
根据本公开的一个方面，一种形成半导体器件的方法可以包括在衬底上形成多个线图案。所述多个线图案可以包括第一线图案和与所述第一线图案直接相邻的第二线图案，所述第一线图案可以具有面向所述第二线图案的第一侧，并且所述第二线图案可以具有面向所述第一线图案的第二侧。所述方法可以还包括在所述第一线图案的所述第一侧形成第一间隔件结构，以及在所述第二线图案的所述第二侧形成第二间隔件结构。所述第一间隔件结构和所述第二间隔件结构之间可以限定开口。所述方法可以进一步包括：在所述开口的下部中形成第一导体；通过蚀刻所述第一间隔件结构和所述第二间隔件结构的上部，形成扩展开口；并且在所述第一导体上的所述扩展开口中形成第二导体。所述第一导体的上表面可以低于所述第一线图案和所述第二线图案的上表面。所述扩展开口的宽度可以大于所述开口的下部的宽度。在蚀刻所述第一间隔件结构和所述第二间隔件结构的上部之后，所述第一间隔件结构的上表面可以包括凹陷部分，并且所述第二导体的一部分可以形成在所述第一间隔件结构的上表面的凹陷部分中，使得所述第二导体的宽度可以大于所述第一导体的宽度。
根据本公开的另一方面，一种形成半导体器件的方法可以包括在衬底上形成多个线图案。所述多个线图案可以包括第一线图案和与所述第一线图案直接相邻的第二线图案，所述第一线图案可以具有面向所述第二线图案的第一侧，并且所述第二线图案可以具有面向所述第一线图案的第二侧。所述方法可以还包括在所述第一线图案的所述第一侧形成第一间隔件结构，以及在所述第二线图案的所述第二侧形成第二间隔件结构。所述第一间隔件结构和所述第二间隔件结构之间可以限定开口。所述方法可以进一步包括：在所述开口的下部中形成第一导体；通过蚀刻所述第一间隔件结构和所述第二间隔件结构的上部，形成扩展开口；并且在所述第一导体上的所述扩展开口中形成第二导体。所述第一导体的上表面可以低于所述第一线图案和所述第二线图案的上表面。所述扩展开口的宽度可以大于所述开口的下部的宽度。在形成所述扩展开口之后，所述第一间隔件结构和所述第二间隔件结构的上表面可以是基本平坦的，所述第二导体可以与所述第一间隔件结构和所述第二间隔件结构的上表面重叠，并且所述第二导体的宽度可以大于所述第一导体的宽度。蚀刻所述第一间隔件结构和所述第二间隔件结构的上部可以包括：使用pH值为约3或更小且对氧化物膜的蚀刻选择率与对氮化物膜的蚀刻选择率之比为10:1或更小的蚀刻剂，执行湿法蚀刻工艺。
根据本公开的又一方面，一种形成半导体器件的方法可以包括在衬底上形成多个线图案。所述多个线图案可以包括第一线图案和与所述第一线图案直接相邻的第二线图案，所述第一线图案可以具有面向所述第二线图案的第一侧，并且所述第二线图案可以具有面向所述第一线图案的第二侧。所述方法可以还包括在所述第一线图案的所述第一侧形成第一间隔件结构，以及在所述第二线图案的所述第二侧形成第二间隔件结构。所述第一间隔件结构和所述第二间隔件结构之间可以限定开口。所述方法可以进一步包括：在所述开口的下部中形成第一导体；通过蚀刻所述第一间隔件结构和所述第二间隔件结构的上部，形成扩展开口；并且在所述第一导体上的所述扩展开口中形成第二导体。所述第一导体的上表面可以低于所述第一线图案和所述第二线图案的上表面。所述扩展开口的宽度可以大于所述开口的下部的宽度。在蚀刻所述第一间隔件结构和所述第二间隔件结构的上部之后，所述第一间隔件结构和所述第二间隔件结构的上表面可以限定所述扩展开口并且可以被设置为高于所述第一导体的上表面。所述第二导体可以与所述第一间隔件结构和所述第二间隔件结构的上表面重叠，使得所述第二导体的宽度可以大于第一导体的宽度。
附图说明
通过参照附图对本公开的示例实施例进行详细描述，本公开的上述和其他目标、特征和优点对于本领域普通技术人员将变得更明显，在附图中：
图1A是示意性地例示了根据本公开的一个实施例的半导体器件的结构的平面图；
图1B、图1C、图1D和图1E分别是沿着图1A中的线A-A'、B-B'、C-C'、D-D'截取的截面图；
图2A和图2B是图1B中的区域E的透视图；
图2C、图2D和图2E是例示了根据本公开的一个实施例的间隔件结构的各个扩展部分的截面图；
图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A是示意性例示了根据本公开的一个实施例的制造半导体器件的工艺的平面图，图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B是沿着图3A中的线A-A'截取的截面图，图3C、图4C、图5C、图6C、图7C、图8C、图9C和图10C是沿着图3A中的线D-D'截取的截面图；以及
图11是根据本公开的一个实施例的包括半导体器件的电子系统的框图。
具体实施方式
如本文所使用的，术语“和/或”包括一个或更多个相关所列项目中的任一个和所有组合。
应该理解，“元件A覆盖元件B的表面”(或类似的语言)指元件A在元件B的表面上，但不一定指元件A完全覆盖元件的表面B。还将理解的是，“多个元件中的第一元件和第二元件彼此直接相邻”(或类似的语言)指多个元件中没有一个布置在多个元件中的第一元件和第二元件之间，但不一定指在多个元件中的第一元件和第二元件之间不布置任何东西。
图1A是示意性例示了根据本公开的一个实施例的半导体器件的结构的平面图。图1B是沿图1A中的线A-A'截取的截面图。图1C是沿图1A中的线B-B'截取的截面图。图1D是沿着图1A中的线C-C'截取的截面图。图1E是沿着图1A中的线D-D'截取的截面图。根据本公开的一个实施例的半导体器件可以包括动态随机存取存储器(DRAM)。本文中，“一个实施例”可以指本公开的各种实施例、类型、前景或方面之一。
参照图1A至图1E，根据本公开的一个实施例的半导体器件10可以包括形成在衬底100上的晶体管TR、第一接触部分DC、位线结构BLS、第二接触部分BC和电容器CAP。
衬底100可以被设置为半导体器件10的下部。衬底100可以是半导体衬底或化合物半导体衬底，其包括硅、锗、硅锗或类似物。在一个实施例中，衬底100可以是p型半导体衬底。衬底100可以包括隔离区域102和有源区域104。隔离区域102可以是在有源区域104附近的埋有绝缘材料的区域。绝缘材料可以包括例如氧化硅、氮化硅和/或氮氧化硅。有源区域104可以是衬底100的由隔离区域102包围的隔离区域。在一个实施例中，有源区域104可以形成为如图1A所示的形状和图案。在一个实施例中，有源区域104可以沿如图1A所示的平面图中的第一方向D1纵向延伸。
晶体管TR可以被形成在有源区域104中。每个晶体管TR可以包括栅极绝缘膜202、栅电极204、栅极封盖膜208、第一杂质区域206a和第二杂质区域206b。
在一个实施例中，可以在衬底100中形成凹陷区域201以形成晶体管TR。凹陷区域201可以是沿第二方向D2的具有一定宽度的线形。在一个实施例中，一对凹陷区域201可以被形成在单个有源区域104中。在一个实施例中，一对凹陷区域201可以分别被形成在有源区域104的相对的两个边缘部分。栅极绝缘膜202可以被形成在每个凹陷区201的内侧表面上。栅极绝缘膜202可以包括绝缘材料(诸如氧化硅或氮氧化硅)或金属氧化物(诸如氧化铪、氧化铝或氧化锆)。栅电极204可以设置在栅极绝缘膜202上。
在一个实施例中，栅电极204可以被埋在凹陷区域201的下部，如图1C和图1D所示。栅电极204可以包括导电材料，例如掺杂多晶硅、金属(诸如钨)或金属化合物(诸如氮化钛)。在一个实施例中，可以在单个有源区域104中形成一对栅电极204。在一个实施例中，一对栅电极204可以分别被形成在有源区域104的相对的两个边缘部分。栅电极204可以形成字线WL。
栅极封盖膜208可以设置在栅电极204上。在一个实施例中，凹陷区域201的上部可以填充有栅极封盖膜208，如图1C和图1D所示。栅极封盖膜208可以包括上述的绝缘材料(例如，氧化硅、氮化硅和/或氮氧化硅)。在一个实施例中，栅极封盖膜208可以是氮化物膜。
在一个实施例中，第一杂质区域206a可以位于有源区域104的在一对栅电极204之间的中心部分。第二杂质区域206b可以形成在有源区域104的相对的两个边缘部分中关于一对栅电极204之一与第一杂质区域206a相对的一个边缘部分。第一杂质区域206a和第二杂质区域206b可以被掺杂有n型杂质。第一杂质区域206a和第二杂质区域206b可以用作源区域和/或漏区域。
第一层间绝缘膜122可以形成在包括晶体管TR的衬底100上。第一层间绝缘膜122可以是包括上述绝缘材料的单层膜或多层膜。在一个实施例中，每个第一层间绝缘膜122可以在与两个相邻有源区域104的两个第二杂质区域206b都重叠的区域上以大致椭圆形的隔离岛的形式图案化。在一个实施例中，第一层间绝缘膜122可以被平面地形成为如图1A所示的平面形状和图案。
第一接触部分DC可以被形成在有源区域104的第一杂质区域206a上。第一接触部分DC可以形成可以电连接将在下面描述的位线BL和有源区域104的第一杂质区域206a的直接触点。第一接触部分DC可以包括设置在第一接触孔302中的第一接触栓304和绝缘间隔件306。
第一接触孔302可以通过蚀刻衬底100的除了第一层间绝缘膜122的图案之外的区域来形成。第一接触孔302可以被形成在有源区域104的包括第一杂质区域206a的区域中以暴露第一杂质区域206a。在一个实施例中，第一接触孔302可以延伸到有源区域104的第一杂质区域206a的一部分、隔离区域102的与第一杂质区域206a相邻的一部分以及栅极封盖膜208的一部分中，因此第一接触孔302的下端部可以处于比衬底100的上表面更低的水平，如图1B所示。
第一接触栓304可以被埋在暴露于第一接触孔302的第一杂质区域206a中以电连接到第一杂质区域206a。在一个实施例中，第一接触栓304可以沿第三方向D3在两个相邻的第一层间绝缘膜122之间形成为大致条形。可以通过栅极封盖膜208使第一接触栓304的下部与栅电极204绝缘。第一接触栓304可以包括上述的导电材料。在一个实施例中，第一接触栓304可以包括掺杂多晶硅。
绝缘间隔件306可以位于第一接触孔302的内侧表面与第一接触栓304之间。绝缘间隔件306可以通过将绝缘材料沿第二方向D2埋在第一接触孔302中以包围第一接触栓304的两个外侧表面来形成。绝缘间隔件306可以使第一接触栓304和与第一接触栓304相邻的第二接触部分BC相互绝缘。在一个实施例中，绝缘间隔件306的上表面可以与第一层间绝缘膜122的上表面基本共面。绝缘间隔件306可以包括上述绝缘材料。在一个实施例中，绝缘间隔件306可以是氮化物膜。
位线结构BLS可以设置在第一接触部分DC上。位线结构BLS可以具有堆叠结构，其中位线BL和硬掩模图案314被顺序地堆叠。根据本公开的一个实施例，位线结构BLS可以是线图案。
位线BL可以形成为从有源区域104的第一杂质区域206a上方经过。在一个实施例中，位线BL的一部分可以与有源区域104的第一杂质区域206a重叠，如图1A所示。位线BL可以是具有一定宽度并且沿与字线WL交叉的第三方向D3平行布置的线形。位线BL可以具有单层结构或多层结构。在一个实施例中，位线BL可以包括顺序堆叠的多晶硅层304a和304b以及含金属层312。多晶硅层304a和304b可以各自包括掺杂多晶硅。含金属层312可以包括金属(诸如钨、钛或钽)或导电金属氮化物(诸如包含钨、钛或钽的氮化物)。多晶硅层304a和304b可以包括设置在第一层间绝缘膜122上的第一多晶硅图案304a和设置在有源区域104的第一杂质区域206a上的第二多晶硅图案304b。第一接触栓304可以与第二多晶硅图案304b的下部一体地形成。在一个实施例中，第一接触栓304和第二多晶硅图案304b的下部可以使用同一工艺同时地形成，以便它们之间的界面可以是不可见的。因此，位线BL可以形成沿第三方向D3电连接埋在第一接触孔302中的多个第一接触栓304的导电线。位线BL可以经由第一接触栓304电连接到晶体管TR的第一杂质区域206a。
硬掩模图案314可以设置在位线BL上。硬掩模图案314可以沿第三方向D3与位线BL平行地延伸。硬掩模图案314可以包括上述的绝缘材料。在一个实施例中，硬掩模图案314可以是氮化物膜。
使位线BL和第二接触部分BC彼此绝缘的间隔件结构SS可以布置在位线结构BLS的相对的侧表面上。下面将参照图2A到图2E描述根据本公开的一个实施例的间隔件结构SS。在一个实施例中，每个间隔件结构SS可以包括三个层404、406和408，如图1B所示。
绝缘栅栏124可以布置在硬掩模图案314之间。绝缘栅栏124可以布置在第一层间绝缘膜122上，当从平面图看时，绝缘栅栏124沿第二方向D2与字线WL重叠。如图1D所示，绝缘栅栏124可以与字线WL垂直地重叠。绝缘栅栏124可以连接到被形成在两个相邻位线结构BLS的相对的侧表面上的间隔件结构SS。绝缘栅栏124和间隔件结构SS可以使将在下面描述的第二接触部分BC彼此绝缘。绝缘栅栏124可以包括上述的绝缘材料。在一个实施例中，绝缘栅栏124可以是氮化物膜。
第二接触孔412可以形成在由硬掩模图案314和绝缘栅栏124包围的空间中。根据本公开的一个实施例，第二接触孔412可以是开口。第二接触孔412可以形成在由硬掩模图案314和绝缘栅栏124包围的空间中，贯穿第一层间绝缘膜122从而暴露有源区域104的第二杂质区域206b。第二接触孔412的下端部可以贯穿第一层间绝缘膜122、绝缘间隔件306的侧表面的一部分以及有源区域104和隔离区域102的上部的部分。第二接触孔412的下端部可以位于比衬底100的上表面更低的水平，如图1B所示。
第二接触孔412的上部可以包括扩展部分405。在一个实施例中，扩展部分405沿第二方向D2的宽度可以大于第二接触孔412的下部沿第二方向D2的宽度，如图1B所示。如下面将要讨论的，在一个实施例中，扩展部分405可以通过去除间隔件结构SS的上部来形成，并且第二接触孔412的上部被扩展以形成扩展部分405。因此，将理解的是，扩展部分405可被称为扩展开口。
第二接触部分BC可以位于第二接触孔412中。根据本公开的一个实施例，第二接触部分BC可以是导电结构。在一个实施例中，一对第二接触部分BC可以分别位于在有源区域104的两侧的边缘部分的两个第二接触孔412中，相对于有源区域104的中心点对称。一对第二接触部分BC可以分别电连接到形成在有源区域104的两侧的边缘部分的一对第二杂质区域206b。因此，可以形成从有源区域104的第二杂质区域206b穿过第二接触部分BC的两条导电路径。
在一个实施例中，第二接触部分BC可以是存储节点触点部分。第二接触部分BC可以具有堆叠结构，其中第二接触栓414、金属硅化物膜415、阻挡膜417和接合垫(landingpad)418从第二接触孔412的下部顺序地堆叠。在一个实施例中，第二接触栓414可以被称为埋置触点。
第二接触栓414可以通过将上述导电材料埋在第二接触孔412的下部来形成。根据本公开的一个实施例，第二接触栓414可以是第一导体。在本公开中，术语“第一导体”还可以包括形成在第二接触栓414上的金属硅化物膜415。可以从第二接触孔412的边缘向第二接触孔412的中心填充导电材料。当第二接触孔412被填充有导电材料时，可能在第二接触栓414的中心附近形成接缝，从第二接触孔412的边缘填充的导电材料会合该接缝。因此，可能在第二接触栓414的下部形成空隙(未示出)。在一个实施例中，第二接触栓414可以是掺杂多晶硅。
金属硅化物膜415可以被形成在第二接触栓414上。金属硅化物膜415可以包括例如硅化钛、硅化钴、硅化镍、硅化钨、硅化铂或硅化钼。阻挡膜417可以共形地形成在其中包括金属硅化物膜415的第二接触孔412的内侧表面上。阻挡膜417可以包围接合垫418的侧表面和下表面(这将在下面详细描述)，并且可以不在接合垫418的上表面上延伸。在一个实施例中，阻挡膜417可以包括氮化钛。
接合垫418可以被形成在其中包括阻挡膜417的第二接触孔412中。根据本公开的一个实施例，接合垫418可以是第二导体。在本公开中，术语“第二导体”可以被理解为包括阻挡膜417。在一个实施例中，接合垫418可以是将电容器CAP(将在下面详细描述)电连接到第二接触部分BC的部分。接合垫418可以包括金属，诸如钨。
接合垫418可以包括接触部分418a、颈部分418b和垫部分418c。在一个实施例中，当从沿着垂直于衬底100的表面的方向截取的截面图观看时，接合垫418的接触部分418a、颈部分418b和垫部分418c可以连接成大致马头形状。接触部分418a可以被埋在第二接触孔412中并沿衬底100的深度方向延伸。由阻挡膜417包围的接触部分418a的下部可以经由金属硅化物膜415电连接到第二接触栓414。颈部分418b可以从接触部分418a的上部延伸。第二接触孔412的上部的一部分可以填充有颈部分418b。颈部分418b的沿着第二方向D2的一部分可以通过蚀刻去除。因此，颈部分418b沿第二方向D2的宽度即厚度可以小于接触部分418a和垫部分418c的宽度即厚度。垫部分418c可以从颈部分418b的上部延伸。垫部分418c可以从第二接触孔412向外突出并且沿第二方向D2和/或第三方向D3被扩展。当从平面图观看时，垫部分418c沿第二方向D2和/或第三方向D3的宽度即厚度可以大于接触部分418a的宽度即厚度。由垫部分418c占据的平面面积可以大于由接触部分418a占据的平面面积。在一个实施例中，垫部分418c可以沿第二方向D2相对于接触部分418a偏移预定距离。垫部分418c可以沿第三方向D3以曲折形式设置在第二接触孔412上，如图1A所示。
凹槽125可以形成在接合垫418附近。凹槽125可以形成为包围接合垫418的垫部分418c的附近。彼此相邻的接合垫418可以由凹槽125分开。凹槽125可以通过去除接合垫418、阻挡膜417、间隔件结构SS和硬掩模图案314的上部的部分来形成。在这种情况下，可以移除接合垫418的在第二接触孔412上的一部分。可以将第二层间绝缘膜126埋在凹槽125中。可以在第二层间绝缘膜126上形成蚀刻停止膜129。第二层间绝缘膜126和蚀刻停止膜129可以包括上述的绝缘材料。可以通过图案化蚀刻停止膜129来暴露接合垫418的垫部分418c。电容器CAP可以设置在接合垫418的垫部分418c上。
电容器CAP可以包括下电极502、介电层504和上电极506。在一个实施例中，下电极502可以具有大致圆筒形状，其底部是封闭的并且其顶部是开放的。下电极502可以包括上述的导电材料。介电层504可以沿着下电极502的内侧表面和外侧表面共形地形成。介电层504可以包括高k(介电常数)介电材料、氧化硅、氮氧化硅、氮化硅或其组合。例如，介电层504可以包括高k介电层，诸如氧化铝、氧化锆或氧化铪。上电极506可以通过被埋在其上形成有介电层504的下电极502中而设置在下电极502上。上电极506可以包括上述的导电材料。
根据本公开的一个实施例，电容器CAP可以是信号存储单元。应该理解，术语“信号存储单元”不限于电容器，而可以包括使用上述导电路径的各种类型的信号存储装置。例如，可以在接合垫418上形成磁隧道结(MTJ)、相变图案、阻变图案或其组合。
下面将参照图2A到图2E详细描述根据本公开的一个实施例的间隔件结构SS。
图2A至图2E是示意性地例示了根据本公开的一个实施例的间隔件结构SS的结构的图。图2A是图1B中的区域E的透视图。图2B是示意性地例示了图2A所示的间隔件结构SS的结构的透视图，其中第二接触部分BC被移除。图2C至图2E是例示了根据本公开的一个实施例的扩展部分405的各种结构的截面图。
参照图2A和图2B，根据本公开的一个实施例的半导体器件10可以包括间隔件结构SS。间隔件结构SS可以包括在相邻位线结构BLS之间的第一间隔件404、第二间隔件406和第三间隔件408。
第一间隔件404、第二间隔件406和第三间隔件408可以顺序地堆叠在位线结构BLS的相对的侧表面中的一个侧表面上。第一间隔件404可以在位线结构BLS的相对的侧表面中的一个侧表面上延伸，并且可以沿第三方向D3延伸。在一个实施例中，第一间隔件404可以完全覆盖位线BL和硬掩模图案314的侧表面中的一个，或可以暴露硬掩模图案314的上部的一部分。根据本公开的一个实施例，第一间隔件404可以被称为内间隔件。第二间隔件406可以沿第三方向D3延伸并且可以在位线结构BLS上的第一间隔件404的外侧表面上延伸(例如，可以覆盖第一间隔件404的外侧表面)。第三间隔件408可以沿第三方向D3延伸并且可以在第一间隔件404上的第二间隔件406的外侧表面上延伸(例如，可以覆盖第二间隔件406的外侧表面)。根据本公开的一个实施例，第二间隔件406和第三间隔件408可以被分别称为中间间隔件和外间隔件。在一个实施例中，第三间隔件408的上表面可以与第一间隔件404的上表面和/或第二间隔件406的上表面基本共面，或可以具有与第一间隔件404的高度和/或第二间隔件406的高度不同的高度。第一间隔件404、第二间隔件406和第三间隔件408每个都可以包括上述绝缘材料。在一个实施例中，第一间隔件404可以是氮化物膜。第二间隔件406可以是氧化物膜。第三间隔件408可以是氮化物膜。
当第二间隔件406和第三间隔件408的上部的部分被蚀刻时，第一间隔件404可以用作蚀刻停止膜。在一个实施例中，第一间隔件404可以相对于第二间隔件406和/或第三间隔件408具有蚀刻选择率。第一间隔件404可以是比第二间隔件406和第三间隔件408具有更高密度的膜。在一个实施例中，第一间隔件404可以包括氮氧化硅膜。
第二间隔件406可以与第三间隔件408一起或与第三间隔件408无关地将位线BL和第二接触部分BC充分地相互分离。在一个实施例中，第二间隔件406的膜厚度可以大于第一间隔件404的膜厚度和/或第三间隔件408的膜厚度。第三间隔件408的厚度可以大于第一间隔件404的厚度。在一个实施例中，第一间隔件404的厚度可以是大约2nm，第二间隔件406的厚度可以是大约6nm，并且第三间隔件408的厚度可以是大约4nm。
在一个实施例中，第三间隔件408的与其面向第二间隔件406的内侧表面相对的外侧表面可以暴露于第二接触孔412。因此，第三间隔件408可以限定第二接触孔412的一部分，该部分限定第二接触栓414的形状和/或接合垫418的埋在第二接触孔412中的接触部分418a的形状。
第二接触孔412的沿第二方向D2面向彼此并且在相邻的位线结构BLS之间的两个内侧表面可以由在沿第二方向D2面向彼此的位线结构BLS的相对的侧表面形成的第一间隔件404、第二间隔件406和第三间隔件408限定。绝缘栅栏124可以位于第二接触孔412的沿第三方向D3面向彼此的相对的侧表面上。绝缘栅栏124可以以沿第三方向D3的预定间隔连接相邻的位线结构BLS。因此，第二接触孔412的沿第三方向D3面向彼此的两个内侧表面可以由沿第三方向D3面向彼此的绝缘栅栏124的相对的侧表面限定。第二接触孔412可以由其沿第二方向D2的由第一间隔件404、第二间隔件406和第三间隔件408限定的两个内侧表面以及其沿第三方向D3的由绝缘栅栏124限定的两个内侧表面所包围的空间形成为一定图案。上述第二接触部分BC的第二接触栓414和接合垫418的接触部分418a可以被埋在第二接触孔412中。
随着半导体器件的集成度增大，器件尺寸在减小。因此，由于导电图案沉积工艺或蚀刻工艺中甚至轻微的错位或位移，也可能出现可靠性问题，诸如传导缺陷或性能降低。为了减少此类问题，增大导电图案的尺寸可能有利于提供足够的工艺余量。可以确保在其中形成导电图案的足够空间以增大导电图案的尺寸。在本公开中，该空间可以通过将在下面描述的扩展部分405来确保。
仍然参照图2A和图2B，第二接触栓414可以被埋在第二接触孔412中。可以通过在衬底100的整个表面上形成(例如沉积)上述导电材料并对其执行平坦化和/或回蚀工艺，将第二接触栓414形成为在第二接触孔412中具有预定高度。形成第二接触孔412的沿第二方向D2面向彼此的内侧表面的第二间隔件406的上部和/或第三间隔件408的上部的一部分可以通过在形成了第二接触栓414的状态下进行蚀刻来去除。在一个实施例中，第二间隔件406和第三间隔件408的上部可以被去除，如图2B所示，因此，可以在第二接触孔412的下部之上形成扩展部分405。在一个实施例中，扩展部分405沿第二方向D2的宽度可以大于第二接触孔412的下部沿第二方向D2的宽度，并且扩展部分405沿第三方向D3的宽度可以大于第二接触孔412的下部沿第三方向D3的宽度，如图2B所示。因此，埋在包括扩展部分405的第二接触孔412的上部中的接合垫418沿水平方向(例如，第二方向D2或第三方向D3)的宽度可以大于第二接触栓414沿水平方向的宽度。因此，可以为后续工艺确保足够的工艺余量。
当通过蚀刻工艺去除第二间隔件406的上部的一部分和/或第三间隔件408的上部的一部分时，第二间隔件406的上部的高度和/或第三间隔件408的上部的高度可以被减小到小于第二接触孔412的高度。因此，第二间隔件406的蚀刻表面和/或第三间隔件408的蚀刻表面的至少一部分可以暴露于第二接触孔412并且因此可以突出到第二接触孔412中。
第四间隔件409可以被形成在突出到第二接触孔412中的第二间隔件406的上表面和/或第三间隔件408的上表面上。在一个实施例中，第四间隔件409的下表面可以位于第二间隔件406的上表面上。第四间隔件409的一部分可以位于在其中去除了第二间隔件406和/或第三间隔件408的第二接触孔412的沿第二方向D2的上部内侧表面上。第四间隔件409的该部分可以在第一间隔件404的上部外侧表面上延伸(例如，可以覆盖第一间隔件404的上部外侧表面)。因此，包括第一间隔件404和第四间隔件409的多层膜结构可以设置在第二接触孔412的沿第二方向D2的上部内侧表面上。接合垫418的接触部分418a可以被埋在覆盖有第四间隔件409的第二接触孔412的上部内侧表面之间。因此，接合垫418的接触部分418a可以通过第一间隔件404、第四间隔件409和硬掩模图案314与位线BL绝缘。
在上述蚀刻工艺中，还可以去除在第二接触孔412的沿第三方向D3的相对的侧表面处的绝缘栅栏124的上部内侧表面的部分。第四间隔件409的该部分可以覆盖绝缘栅栏124在该蚀刻工艺之后留下的剩余上部内侧表面。因此，第二接触孔412的上部内侧表面可以被第四间隔件409完全覆盖。在一个实施例中，第四间隔件409可以被称为封盖层或封盖间隔件。
包括第一间隔件404、第二间隔件406和第三间隔件408的三层结构可以设置在第一间隔件404的与位线BL相邻的下侧。因此，位线BL与第二接触栓414之间的距离可以增加第一间隔件404、第二间隔件406和第三间隔件408的厚度的总和，因此可以确保位线BL与第二接触栓414之间的绝缘可靠性。将理解的是，第一间隔件404、第二间隔件406和第三间隔件408的厚度的总和是在图2C、图2D和图2E中的“T”。
第四间隔件409可以包括上述的绝缘材料。在一个实施例中，第四间隔件409可以是氮化物膜。第四间隔件409在完成上述蚀刻工艺之后被形成，因此可以是密度比第一间隔件404的密度和/或暴露在第二接触孔412中并受蚀刻工艺影响的第三间隔件408的密度低的膜。第四间隔件409的厚度可以基本上等于或小于第一间隔件404的厚度。在一个实施例中，第四间隔件409可以具有大约4nm或更小的膜厚度。
当第二间隔件406的上部和/或第三间隔件408的上部被蚀刻并去除时，由第四间隔件409的外侧表面形成的第二接触孔412的上部内侧表面可以朝向第一间隔件404凹陷。在蚀刻工艺之后留下的第二间隔件406和/或第三间隔件408的剩余外侧表面形成的第二接触孔412的下部内侧表面可以突出到第二接触孔412中。因此，当从垂直于衬底100的表面的方向的截面图观看时，台阶405a可以形成在第二间隔件406和/或第三间隔件408与第四间隔件409之间的边界附近。
也就是说，台阶405a可以形成在暴露于第二接触孔412的下部的第三间隔件408的外侧表面和暴露于第二接触孔412的上部的第四间隔件409的外侧表面之间，使得第二接触孔412的上部比其下部朝向第四间隔件409凹陷更多。台阶405a凹陷的深度可以为在作为第二间隔件406的上表面和/或第三间隔件408的上表面与第四间隔件409的下表面接触的边界的蚀刻表面处第二间隔件406的蚀刻厚度和/或第三间隔件408的蚀刻厚度与第四间隔件409的厚度之差。在由台阶405a形成的边界处，第二接触孔412的上部沿第二方向D2的宽度可以比其下部的宽度增大更多，如图2B所示。
台阶405a可以设置在蚀刻工艺之后留下的第二间隔件406的蚀刻表面和/或第三间隔件408的蚀刻表面上。当导电材料被埋第二接触孔412中以形成接合垫418时，接触部分418a的侧表面的端部的边缘部分即最下端可以设置在其上形成台阶405a的第二间隔件406的上表面和/或第三间隔件408的上表面上。因此，在形成了台阶405a的边界附近的接合垫418的接触部分418a的宽度即厚度可以向外突出并且可以被增大台阶405a的尺寸。
在上述蚀刻工艺期间，绝缘栅栏124的上部的一部分也可以被去除。当绝缘栅栏124的上部的该部分被蚀刻并去除时，第二接触孔412的沿第三方向D3面向彼此的上部内侧表面可以比其下部内侧表面朝向绝缘栅栏124凹陷更多，并且因此可以在第二接触孔412的上下内侧表面之间形成台阶405b。因此，在形成了台阶405b的边界附近的接合垫418的接触部分418a的宽度即厚度可以向外突出并被增大台阶405b的尺寸。在一个实施例中，第二接触孔412的上部沿第二方向D2的宽度可以大于第二接触孔412的上部沿第三方向D3的宽度，如图2B所示。
第二间隔件406和/或第三间隔件408与绝缘栅栏124可以相对于彼此具有蚀刻选择率。第二接触孔412的沿第三方向D3的绝缘栅栏124所位于的内侧表面不具有包括第一间隔件404、第二间隔件406和第三间隔件408的三层结构。因此，沿第三方向D3通过上述蚀刻工艺对第二接触孔412的蚀刻速率可以不同于沿第二方向D2通过上述蚀刻工艺对第二接触孔412的蚀刻速率。因此，形成在绝缘栅栏124上的台阶405b的尺寸(例如，沿第三方向D3的宽度)可以不同于形成在第二间隔件406和/或第三间隔件408上的台阶405a的尺寸(例如，沿第二方向D2的宽度)。
在一个实施例中，由第二间隔件406和第三间隔件408形成的台阶405a可以比由绝缘栅栏124形成的台阶405b大。在一个实施例中，由第二间隔件406和第三间隔件408形成的台阶405a沿第二方向D2的宽度可以大于由绝缘栅栏124形成的台阶405b沿第三方向D3的宽度，如图2B所示。因此，埋在第二接触孔412的上部的接合垫418的接触部分418a的宽度即厚度可以在第二方向D2上比在第三方向D3上更大程度地突出和被增大。在一个实施例中，埋在第二接触孔412的上部中的接合垫418的接触部分418a沿第二方向D2的宽度可以大于埋在第二接触孔412的上部中的接合垫418的接触部分418a沿第三方向的宽度，如图2B所示。
上述第二接触孔412的台阶405a和405b可以限定扩展部分405。应该理解，术语“扩展部分”可以指从相邻部分宽度断续增大的结构。扩展部分405可以具有如图2C到图2E所示的各种结构。应该理解的是，扩展部分405的结构可以不限于图2C到图2E中所示的结构，而可以具有不同的结构。尽管未详细描述，但是在下面将描述的实施例及其各种组合应当被理解为包括在本公开的一个实施例中。
参照图2C，与位线BL相邻的第二间隔件406和/或第三间隔件408上的扩展部分405可以比位线BL的含金属层312设置在更高的水平。在一个实施例中，第二间隔件406的上表面可以比位线BL的含金属层312位于更高的水平。因此，位线BL和第二接触部分BC可以在第一间隔件404、第二间隔件406和第三间隔件408的厚度方向(例如，水平方向)彼此充分分离，并且位于第二间隔件406的上表面上的接合垫418和位线BL也可以在第二间隔件406和/或第三间隔件408的高度方向(例如，垂直方向)彼此充分分离，由此确保位线BL和第二接触部分BC之间的绝缘可靠性。
在一个实施例中，限定扩展部分405的第二间隔件406的上表面和/或第三间隔件408的上表面可以是基本平坦的。在一个实施例中，限定扩展部分405的第二间隔件406的上表面和第三间隔件408的上表面可以是基本平坦的，如图2C和图2D所示。如果第二间隔件406的上表面和/或第三间隔件408的上表面包括不规则处，则当不规则处具有约5nm或更小的尺寸时，可以确定第二间隔件406的上表面和/或第三间隔件408的上表面是基本平坦的。扩展部分405可以具有直线结构、弯曲结构或沿第二间隔件406和/或第三间隔件408的高度方向或厚度方向以各种形状倾斜的其他结构。在一个实施例中，第二间隔件406的上表面可以比第三间隔件408的上表面向上突出更多。
在一个实施例中，限定扩展部分405的第二间隔件406的上表面和/或第三间隔件408的上表面可以与埋在第二接触孔412的下部中的第二接触栓414的上表面基本上共面。在一个实施例中，限定扩展部分405的第二间隔件406的上表面和第三间隔件408的上表面可以与包括第二接触栓414和金属硅化物膜415的第一导体的上表面基本上共面，如图2C所示。
在一个实施例中，限定扩展部分405的第二间隔件406的上表面和第三间隔件408的上表面可以比第二接触栓414的上表面处于更高的水平，如图2D所示。在一个实施例中，第二接触栓414的上表面与第二间隔件406的上表面之间的距离可以大于第一间隔件404、第二间隔件406和第三间隔件408的厚度的总和。因此，与限定扩展部分405的第二间隔件406的上表面以及第三间隔件408的上表面重叠的接合垫418的端部的边缘部分可以位于较高的水平，从而减少或可防止接合垫418中包含的金属元素经由限定扩展部分405的蚀刻表面(即，第二间隔件406的上表面和第三间隔件408的上表面)扩散到位线BL的含金属层312中。
在一个实施例中，扩展部分405可以延伸到第二间隔件406和/或第三间隔件408中。在一个实施例中，扩展部分405可以延伸到第二间隔件406中，并且因此第二间隔件406的上表面可以包括凹部，如图2E所示。在一个实施例中，扩展部分405可以延伸到第二间隔件406和第三间隔件408中，并且因此第二间隔件406和第三间隔件408的上表面可以包括凹部。凹部的最下端可以位于第二间隔件406的上表面上，并且凹部的最上端可以位于第三间隔件408的上表面上。将理解的是，第二间隔件406的上表面的凹部可以被称为凹陷部分。
凹部的最上端和最下端之间的垂直距离(即，凹部的深度)可以小于第一间隔件404、第二间隔件406和第三间隔件408的厚度的总和。因此，即使扩展部分405可以延伸到第二间隔件406和/或第三间隔件408中，位线BL和第二接触部分BC也可以通过邻近扩展部分405的第一间隔件404、第二间隔件406和第三间隔件408彼此充分分离，从而确保绝缘可靠性。在一个实施例中，凹部的最下端可以比金属硅化物膜415位于更低的水平，如图2E所示。在一个实施例中，凹部的最下端可以比第二接触栓414的上端位于更低的水平。在一个实施例中，凹部的深度可以是约10nm或更小。
在一个实施例中，第四间隔件409的一部分可以在凹部中，如图2E所示。在一个实施例中，阻挡膜417的一部分可以在凹部中，如图2E所示。在一个实施例中，第四间隔件409可以形成为覆盖整个凹部。第四间隔件409的覆盖凹部的部分可以用作扩散阻挡壁，该扩散阻挡壁可以减少或可防止接合垫418中包含的金属元素扩散到位线BL的含金属层312中。
在一个实施例中，可以用阻挡膜417和/或接合垫418填充凹部。在一个实施例中，阻挡膜417的最下端和/或接合垫418的最下端可以比金属硅化物膜415(例如，金属硅化物膜415的上表面)位于更低的水平，如图2E所示。在一个实施例中，阻挡膜417的最下端和/或接合垫418的最下端可以高于第二接触栓414的上端或与第二接触栓414的上端位于基本相同的水平。在一个实施例中，阻挡膜417的最下端和/或接合垫418的最下端可以比第二接触栓414的上端位于更低的水平。在一个实施例中，阻挡膜417的最下端和/或接合垫418的最下端与第二接触栓414的上端之间的距离(例如，垂直距离)可以是大约10nm或更小。在一个实施例中，如图2E所示，阻挡膜417的最下端和接合垫418的最下端可以比金属硅化物膜415的上端位于更低的水平，并且阻挡膜417的最下端和金属硅化物膜415的上端之间的距离(例如，垂直距离)可以是约10nm或更小。换句话说，阻挡膜417的最下端的水平可比金属硅化物膜415的上端的水平低约10nm或更小。
下面将参照图3A到图10C详细描述根据本公开的一个实施例的制造半导体器件的方法。
图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A是示意性例示了根据本公开的一个实施例的制造半导体器件的工艺的平面图。图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B是沿着图3A中的线A-A'截取的截面图。图3C、图4C、图5C、图6C、图7C、图8C、图9C和图10C是沿着图3A中的线D-D'截取的截面图。
参照图3A至图3C，可以图案化衬底100以形成隔离区域102和有源区域104。可以通过按一定图案蚀刻衬底100以形成隔离沟槽并且使用绝缘材料填充隔离沟槽的内部，形成隔离区域102。有源区域104可以是衬底100的非蚀刻区域。有源区域104可以以各种形状和布置形成。有源区域104的上部可以使用例如离子注入工艺被掺杂。可以通过将包括有源区域104的衬底100图案化成具有一定宽度的图案，形成凹陷区域201。凹陷区域201可以形成为穿过有源区域104的相对的边缘的图案。有源区域104的上部可以被凹陷区域201分成第一杂质区域206a和一对第二杂质区域206b。可以在每个凹陷区域201中形成栅极绝缘膜202。栅极绝缘膜202可以使用例如热氧化工艺或沉积工艺共形地形成在凹陷区域201的内侧表面上。栅极绝缘膜202可以包括绝缘材料，例如，高k介电材料(诸如金属氧化物)。栅电极204可以被形成在栅极绝缘膜202上。可以通过将导电材料填充到凹陷区域201中并且蚀刻导电材料从而在凹陷区201中留下一部分导电材料，形成栅电极204。可以在栅电极204上形成栅极封盖膜208。可以通过在衬底100上沉积绝缘膜并且蚀刻该绝缘膜从而形成具有一定宽度的线图案，形成栅极封盖膜208。
参照图4A至图4C，可以通过在其上形成有栅极封盖膜208的衬底100上顺序地形成绝缘膜和多晶硅膜并且将绝缘膜和多晶硅膜图案化，形成第一层间绝缘膜122和第一多晶硅图案304a。可以通过蚀刻除去第一层间绝缘膜122和第一多晶硅图案304a后得到的结构，以一定图案形成暴露第一杂质区域206a的第一接触孔302。在一个实施例中，第一接触孔302可以具有平面网格图案。当第一层间绝缘膜122和第一多晶硅图案304a被蚀刻时，第一杂质区域206a、隔离区域102和栅极封盖膜208的上表面可能被过蚀刻，因此第一接触孔302的底表面可能位于比衬底100的上表面低的水平。第二多晶硅图案304b可以被形成在第一接触孔302中。可以通过在其中具有第一接触孔302的衬底100的整个表面上沉积多晶硅膜，并使多晶硅膜平坦化直到第一多晶硅图案304a的上表面被暴露，形成第二多晶硅图案304b。第二多晶硅图案304b的下表面可以位于第一接触孔302的处于比衬底100的上表面低的水平的底表面，因此可以与有源区域104的第一杂质区域206a的上表面接触。含金属层312和硬掩模图案314可以被顺序地形成在其上形成了第一多晶硅图案304a和第二多晶硅图案304b的衬底100的整个表面上。
参照图5A至图5C，可以通过将堆叠在衬底100上的层蚀刻成与第三方向D3平行的线图案，形成包括位线BL和硬掩模图案314的位线结构BLS。位线BL可以具有包括位于含金属层312下方的多晶硅层304a和304b的堆叠结构。当第一多晶硅层304a和第二多晶硅层304b在第一层间绝缘膜122和第一接触孔302之间的沿第三方向D3的相对的边界处连接时，第一多晶硅层304a和第二多晶硅层304b可以形成沿第三方向D3的连续线图案。接触栓304可以与第二多晶硅图案304b的下部一体地形成，以形成与有源区域104的第一杂质区域206a接触的直接触点DC。当堆叠在衬底100上的层被蚀刻时，第一接触孔302的内部侧表面和底表面的部分可以暴露在除去位线结构BLS后得到的结构的区域中。可以通过在衬底100的整个表面上堆叠(例如，形成)绝缘膜以填充第一接触孔302的暴露部分，并且蚀刻得到的结构直到第一层间绝缘膜122的上表面被暴露，在第一接触孔302中形成绝缘间隔件306。因此，绝缘间隔件306的上表面可以与第一层间绝缘膜122的上表面基本共面。
可以通过在其上具有位线结构BL的衬底100的整个表面上共形地堆叠第一间隔膜，在第一间隔膜上堆叠绝缘膜以填充第一接触孔302，并且各向异性地蚀刻第一间隔膜和绝缘膜二者直到第一层间绝缘膜122被暴露，形成第一间隔件404和绝缘间隔件306。绝缘间隔件306的侧表面和下表面可以被覆盖第一接触孔302的内侧表面和下表面的第一间隔膜覆盖。可以通过在其上具有第一间隔件404的衬底100的整个表面上共形地堆叠第二间隔膜并对第二间隔膜执行各向异性蚀刻工艺，形成覆盖第一间隔件404的外侧的第二间隔件406。可以通过在其上具有第二间隔件406的衬底100的整个表面上共形地堆叠第三间隔膜并对第三间隔膜执行各向异性蚀刻工艺，形成覆盖第二间隔件406的外侧的第三间隔件408。
第一层间绝缘膜122可以通过各向异性蚀刻工艺被暴露在一对相邻的位线结构BLS之间。第二杂质区域206b可以通过蚀刻暴露的第一层间绝缘膜122来暴露。因此，第一层间绝缘膜122的沿第二方向D2的两端的部分可以被去除(参见图7A)。在一个实施例中，可以通过在其上形成了绝缘间隔件306的衬底100的整个表面上顺序并共形地堆叠各间隔膜并且同时蚀刻这些间隔膜，形成第一间隔件404、第二间隔件406和第三间隔件408。第一间隔件404、第二间隔件406和第三间隔件408可以完全覆盖位线结构BLS的上表面和侧表面或部分地暴露位线结构BLS的上表面和侧表面。在一个实施例中，第一间隔件404和第三间隔件408可以是氮化硅膜，并且第二间隔件406可以是氧化硅膜。在一个实施例中，第一间隔件404可以是氮氧化硅膜。
参照图6A至图6C，可以通过在其上具有第一间隔件404、第二间隔件406和第三间隔件408的衬底100的整个表面上堆叠绝缘膜并且将该绝缘膜图案化，形成绝缘栅栏124。绝缘栅栏124可以被形成为与栅极封盖膜208垂直地重叠。绝缘栅栏124可以形成在沿第二方向D2相邻的位线结构BLS之间，以连接到面向彼此的一对间隔件结构SS。因此，第二接触孔412可以被形成在由绝缘栅栏124和作为间隔件结构SS中最外面的间隔件的第三间隔件408包围的空间中。如图6A所示，第二接触孔412可以位于两个直接相邻的位线结构BLS之间。在一个实施例中，绝缘栅栏124可以是氮化物膜。
在一个实施例中，通过使用绝缘栅栏124和作为位线结构BLS的上部的硬掩模图案314作为蚀刻掩模，进一步蚀刻衬底100和绝缘间隔件306的上部的一部分，第二接触孔412可以向下扩展。第二接触栓414可以通过将导电材料埋在第二接触孔412中来形成。在一个实施例中，可以通过在其上具有第二接触孔412的衬底100的整个表面上形成多晶硅膜并蚀刻该多晶硅膜，形成第二接触栓414。多晶硅膜可以掺有杂质。多晶硅膜可以使用例如物理或化学沉积工艺来形成。对多晶硅膜执行的第一蚀刻工艺是各向同性蚀刻工艺，并且可以是全表面回蚀工艺。在一个实施例中，第二接触栓414的上表面可以被形成为位于比位线BL的含金属层312的上部高的水平。
参照图7A至图7C，可以通过扩展第二接触孔412的上部，具体地，通过使用第二蚀刻工艺去除覆盖位线结构BLS的侧壁的上部的间隔件结构SS的上部，形成扩展部分405。在位线BL的侧壁上延伸(例如，覆盖位线BL的侧壁)的每个间隔件结构SS可以具有包括氮化物膜(SiN)、氧化物膜(SiOx)和氮化物膜(SiN)的三重间隔件结构。为氮化物膜的第一间隔件404和第三间隔件408可以分别被形成在间隔件结构SS的内侧和外侧，并且为氧化物膜的第二间隔件406可以被形成在第一间隔件404和第三间隔件408之间。在一个实施例中，第二间隔件406可以比第一间隔件404和第三间隔件408更厚。可以通过使用第二蚀刻工艺去除覆盖第二接触孔412的上部内侧表面的第二间隔件406的上部的一部分和/或第三间隔件408的上部的一部分(由图7B和图7C中的虚线指示)，形成扩展部分405。在第二蚀刻工艺期间，埋在第二接触孔412的下部中的第二接触栓414的上部可以被部分蚀刻。第二蚀刻工艺可以是各向同性蚀刻工艺。
在一个实施例中，间隔件结构SS的一部分(第二间隔件406的上部和/或第三间隔件408的上部)可以使用湿法蚀刻工艺来去除。在湿法蚀刻工艺中，可以使用LAL溶液作为蚀刻剂，其中LAL溶液是氢氟酸(HF)和氟化铵(NH4F)的混合物。湿法蚀刻工艺可以包括：在衬底100上形成多晶硅膜并且蚀刻多晶硅膜以在第二接触孔412中形成第二接触栓414的工艺；去除在回蚀多晶硅膜时产生的蚀刻副产物的工艺；以及蚀刻并去除形成在位线BL的含金属层312的侧壁的上部上的间隔件结构SS的一部分的工艺。因此，覆盖第二接触孔412的上部的间隔件结构SS的一部分可以被去除，以在第二接触孔412的内侧表面上形成扩展部分405。
在一个实施例中，氢氟酸(HF)溶液和磷酸(LHP)溶液可以用于对间隔件结构SS执行蚀刻工艺。氢氟酸溶液可以是通过将去离子水与氢氟酸按200:1的体积比混合而成的溶液。该蚀刻工艺可以包括：通过在衬底100上形成多晶硅膜并且回蚀多晶硅膜而在第二接触孔412中形成第二接触栓414的工艺；去除在回蚀多晶硅膜时产生的蚀刻副产物的工艺；使用氢氟酸溶液蚀刻并去除间隔件结构SS的一部分的工艺；使用磷酸溶液蚀刻间隔件结构SS的该部分的工艺；以及再次使用氢氟酸溶液蚀刻间隔件结构SS的该部分的工艺。因此，覆盖第二接触孔412的上部的间隔件结构SS的一部分可以被去除，并且因此可以在第二接触孔412的下部上面形成扩展部分405。
在一个实施例中，当对间隔件结构SS执行蚀刻工艺时，可以执行使用氢氟酸(HF)溶液的湿法蚀刻工艺和干法蚀刻工艺二者。氢氟酸(HF)溶液可以是通过将去离子水和氢氟酸按照200:1的体积比混合而成的溶液。在干法蚀刻工艺中，可以使用诸如CF4的蚀刻气体。该蚀刻工艺可以包括：通过在衬底100上形成多晶硅膜并且回蚀多晶硅膜而在第二接触孔412中形成第二接触栓414的工艺；去除在回蚀多晶硅膜时产生的蚀刻副产物的工艺；使用氢氟酸溶液湿法蚀刻间隔件结构SS的一部分的工艺；干法蚀刻间隔件结构SS的该部分的工艺；以及再次使用氢氟酸溶液湿法蚀刻间隔件结构SS的该部分的工艺。因此，覆盖第二接触孔412的上部的间隔件结构SS的一部分可以被去除，并且因此可以在第二接触孔412的下部上面形成扩展部分405。
由于或是位线结构BL上的硬掩模层314或是不包括多晶硅的第二接触栓414受蚀刻的影响较小，并且工艺数目不会增加，因此上述的LAL工艺可能有利。相比地，LAL溶液对于氧化物膜比对于氮化物膜可能具有高得多的蚀刻选择率。因此，当与间隔件结构SS的外侧对应的为氮化物膜的第三间隔件408被蚀刻时，可能在为中间氧化物膜的第二间隔件406中产生气穴。当在为中间氧化物膜的第二间隔件406中产生气穴时，在通过经由第二间隔件406将金属埋在第二接触孔412中而形成接合垫418的后续工艺期间，所埋金属的金属元素可能渗入该气穴中，因此在位线BL和存储节点触点BC之间可能发生短路故障。
由于在为间隔件结构SS的中间氧化物膜的第二间隔件406中不会产生气穴，因此使用氢氟酸溶液和磷酸溶液的蚀刻工艺可能有利。然而，当使用磷酸溶液时多晶硅的蚀刻速率可能远高于使用LAL溶液时多晶硅的蚀刻速率。当使用磷酸溶液时，在蚀刻形成在位线BL的侧壁上的间隔件结构SS期间多晶硅可能被很大程度地蚀刻，因此在第二接触栓414中形成的接缝可能扩展。因此，在后续工艺期间，不会在第二接触栓414上形成金属硅化物膜(CoSix)，因此接触电阻可能增大。当使用利用氢氟酸溶液和磷酸溶液的蚀刻工艺时，工艺数目可能增多，并且位线结构BLS中的硬掩模层314可能被蚀刻，从而降低硬掩模层314的高度。
由于在为间隔件结构SS的中间氧化物膜的第二间隔件406中不会产生气穴，因此其中执行使用氢氟酸(HF)溶液的湿法蚀刻工艺和干法蚀刻工艺二者的蚀刻工艺可能有利。然而，多晶硅的蚀刻速率高，并且硬掩模层314的高度可能被降低。
因此，解决上述问题的新方案可能有益。在一个实施例中，使用氢氟酸(HF)溶液的湿法蚀刻工艺可以被应用于蚀刻间隔件结构SS的工艺中。该蚀刻工艺可以包括：通过在衬底100上形成多晶硅膜并且回蚀多晶硅膜而在第二接触孔412中形成第二接触栓414的工艺；去除在回蚀多晶硅膜时产生的蚀刻副产物的工艺；使用氢氟酸溶液蚀刻间隔件结构SS的第二间隔件406和第三间隔件408的上部的工艺；以及在由于蚀刻第二间隔件406和第三间隔件408而暴露的第一间隔件404的外侧表面上形成第四间隔件409的工艺。
为了不在为中间氧化物膜的第二间隔件406中产生气穴，可能需要改进蚀刻作为在第二间隔件406的外侧的氮化物膜的第三间隔件408而不是第二间隔件406的工艺。可以对作为覆盖位线BL的侧壁的上部的氮化物膜的第三间隔件408执行两次各向异性蚀刻工艺。各向异性蚀刻工艺可以包括用于形成间隔件结构SS的蚀刻工艺和用于形成多晶硅膜的蚀刻工艺。当对作为氮化物膜的第三间隔件408执行两次各向异性蚀刻工艺时，第三间隔件408可能受到一定程度的损坏。如本公开的发明人所理解的，作为氮化物膜的第三间隔件408显示了对于包含氢氟酸(HF)或氟原子(F-)的蚀刻剂更高的蚀刻反应性。随着这样的蚀刻物质的pH值降低，作为氮化物膜的第三间隔件408可能被更快地蚀刻。在一个实施例中，含有氢氟酸(HF)或氟原子(F-)的蚀刻剂可以具有约3或更小的pH值。随着对作为氮化物膜的第三间隔件408的蚀刻被更快地完成，蚀刻工艺可以被更早地完成，并且可以抑制作为中间氧化物膜的第二间隔件406被额外蚀刻。可以控制对于氧化物膜的蚀刻选择率以将其降低。
在一个实施例中，蚀刻剂对于氧化物膜(SiOx)的蚀刻选择率可以被控制为是蚀刻剂对于氮化物膜(SiN)的蚀刻选择率的10倍或更小。根据蚀刻工艺，可以控制蚀刻剂以降低要与第二间隔件406和/或第三间隔件408一起被蚀刻的多晶硅膜的蚀刻速率。在一个实施例中，当使用蚀刻剂时多晶硅的蚀刻速率可以被控制为是当使用磷酸时多晶硅的蚀刻速率的十分之一或更小。在一个实施例中，蚀刻剂可以是将去离子水与氢氟酸(HF)按30:1的体积比混合而成的氢氟酸溶液，或是通过向其中加入有机溶剂(诸如NH4F)而将其选择率控制在预定范围内的氢氟酸混合溶液。可以在考虑选择率、pH值水平、浓度、工艺时间、硬掩模层的蚀刻速率和/或多晶硅的蚀刻速率等等的情况下，选择各种类型的蚀刻剂。可以执行使用蚀刻剂的湿法蚀刻工艺和干法蚀刻工艺二者。
在上述蚀刻工艺中，在执行第二蚀刻工艺以去除第二间隔件406和第三间隔件408的侧壁的上部之后，在作为中间氧化物膜的第二间隔件406中不会产生气穴，从而减少或可防止在位线BL和存储节点触点BC之间的短路故障。在本公开中，如下状态可以被定义为基本均匀状态：在作为中间氧化物膜的第二间隔件406和/或作为外部氮化物膜的第三间隔件408内或者在如上所述的扩展部分405下面，不产生密度断续地变化或与其他部分有差异的拐点部分或奇点(诸如气穴)。在一个实施例中，第二间隔件406和第三间隔件408中的每个可以基本上没有空位(例如空隙、气隙、气穴)并且可以具有均匀的密度。
根据如上所述的改进的工艺方案，可以通过如图2C至图2E所示进行蚀刻以使得第二间隔件406的上表面和第三间隔件408的上表面可以具有平坦表面并且可以彼此基本上共面，形成由作为中间氧化物膜的第二间隔件406的上表面和作为外部氮化物膜的第三间隔件408的上表面限定的扩展部分405。即使在第二间隔件406中可能局部地出现不规则处，也可以将蚀刻后的凹部的深度控制在不会使位线BL与存储节点触点BC之间的绝缘劣化的范围内。在一个实施例中，凹部的深度可以被控制为约10nm或更小。在一个实施例中，凹部的深度可以被控制为大约5nm或更小，并且第二间隔件406的上表面和第三间隔件408的上表面可以是基本平坦的。即使形成凹部，凹部中的阻挡膜417和接合垫418的部分也可以被保持具有如上所述的均匀状态。
在一个实施例中，可以通过控制第二间隔件406和第三间隔件408的侧壁的上部的蚀刻速率，使扩展部分405位于高水平。因此，在扩展部分405的蚀刻表面上的接合垫418的下端的边缘部分与在扩展部分405下方的位线BL的含金属层312之间的距离可以被增大。因此，从接合垫418流出的所埋金属的金属元素经由蚀刻表面渗透到扩展部分405下方的路径的长度可以被增加，从而减少或可防止位线BL的含金属层312中的短路故障。在一个实施例中，可以通过对第二间隔件406和第三间隔件408的侧壁的上部执行蚀刻工艺和/或执行附加蚀刻工艺，将第二接触栓414的上表面蚀刻到比扩展部分405低的水平。相应地，在第二接触栓414的上表面上的接合垫418的下端被在扩展部分405下方的第三间隔件408覆盖，因此从接合垫418的下端流出的所埋金属的金属元素不会经由扩展部分405扩散到扩展部分405下方的部分中。
如上所述，在根据本公开的一个实施例的制造半导体器件的方法中，可以增大作为用于输入/输出数据的导电图案的接合垫418的尺寸。因此，即使在半导体器件的制造期间出现错位或工艺变化，也可以确保足够的工艺余量，从而可以提供可靠性得到改善的半导体器件。
参照图8A至图8C，在间隔件结构SS的第二间隔件406和/或第三间隔件408被蚀刻之后，第四间隔件409可以被形成在第一间隔件404的暴露的外侧表面上。因此，凹部的至少一部分由第四间隔件409覆盖，从而第四间隔件409可以用作扩散阻挡壁，并且可以减少或可防止由于接合垫418的所埋金属的金属元素扩散到位线BL的含金属层312而引起的短路故障。在一个实施例中，第四间隔件409可以被称为封盖层。第四间隔件409的形成可以包括薄膜形成工艺和各向异性蚀刻工艺。在一个实施例中，第五间隔件(未示出)可以被共形地形成在第四间隔件409上。第五间隔件可以形成为完全覆盖第一间隔件404、第二间隔件406、第三间隔件408和第四间隔件409的形状。第五间隔件可以用作钝化层，用于在后续工艺期间减少或可防止对间隔件结构SS和/或第二接触栓414的损坏。第五间隔件可以是在后续蚀刻工艺中要被去除的牺牲层。第五间隔件可以通过蚀刻被完全去除，但其一部分可以不被去除因而可以保留在第四间隔件409上。在这种情况下，类似于第四间隔件409，第五间隔件可以覆盖第二间隔件406的蚀刻表面的至少一部分。第五间隔件可以包括上述绝缘材料。在一个实施例中，第五间隔件可以是具有约2nm或更小的厚度的氮化物膜。
参照图9A至图9C，可以通过在其上具有第四间隔件409和/或第五间隔件的衬底100的整个表面上共形地形成金属膜，并且执行热处理工艺(例如快速热处理工艺)以使金属膜与第二接触栓414的上部起反应，形成金属硅化物膜415。可以去除金属膜的未变成金属硅化物膜415的部分。
阻挡膜417可以被共形地形成在衬底100的整个表面上。在一个实施例中，阻挡膜417可以包括氮化钛。可以在其上具有阻挡膜417的衬底100的整个表面上形成填充第二接触孔412的内部的导电膜418’。导电膜418’可以包括金属(诸如钨)或氮化钛。位于第二接触孔412上的导电膜418’的横截面可以具有大致“T”形。
参照图10A至图10C，可以通过在导电膜418’上形成掩模图案来形成接合垫418。接合垫418可以电连接到第二接触栓414，其间插入有阻挡膜417和金属硅化物膜415，从而形成埋置触点BC。导电膜418’的未被掩模图案覆盖的一部分以及在导电膜418’的该部分下方的阻挡膜417、硬掩模图案314、间隔件结构SS以及绝缘栅栏124的部分可被去除。当从平面图观看时，垫部分418c可以沿第二方向D2相对于接触部分418a偏移。凹槽125可以填充有第二层间绝缘膜126。
回来参照图1A至图1E，垫部分418c可以通过在其上形成蚀刻停止膜129并图案化蚀刻停止膜129而暴露。可以通过在暴露的垫部分418c上顺序地形成下电极502、介电层504和上电极506，形成电容器CAP。因此，可以获得如图1A到图1E所示的半导体器件。
图11是根据本公开的一个实施例的包括半导体器件的电子系统4400的框图。
参照图11，电子系统4400可以包括存储系统4412、微处理器4414、随机存取存储器(RAM)4416、用户接口4418和总线4420。微处理器4414可以编程并控制电子系统4400。RAM4416可以被用作微处理器4414的操作存储器。微处理器4414、RAM 4416和/或其他组件可以被组装在单个封装中。数据可以经由用户接口4418输入到电子系统4400或从电子系统4400输出。存储系统4412可以存储用于操作微处理器4414的代码、由微处理器4414处理的数据或从外部输入的数据。尽管未示出，但是存储系统4412可以包括控制器和存储器。
电子系统4400适用于移动设备或计算机。根据本公开的实施例，上面参照图1A至图10C描述的半导体器件可以被包括在RAM 4416、存储系统4412和微处理器4414中的至少一个中，由此有助于改善电子系统4400的成本效益。
根据本公开，可以提供可靠性得到改善的高度集成的半导体器件、其制造方法以及包括该半导体器件的电子设备。
上面公开的主题应被认为是例示性的而不是限制性的，并且所附权利要求旨在涵盖落入本公开的真实精神和范围内的所有此类修改、增强和其他实施例。因此，在法律允许的最大程度上，该范围要由所附权利要求及其等同物的容许的最宽解释来确定，不应受前面的详细描述限制或约束。

Claims (20)

1.一种形成半导体器件的方法，所述方法包括：
在衬底上形成多个线图案，所述多个线图案包括第一线图案和与所述第一线图案直接相邻的第二线图案，所述第一线图案包括面向所述第二线图案的第一侧，并且所述第二线图案包括面向所述第一线图案的第二侧；
在所述第一线图案的所述第一侧形成第一间隔件结构，并且在所述第二线图案的所述第二侧形成第二间隔件结构，所述第一间隔件结构和所述第二间隔件结构之间限定开口；
在所述开口的下部中形成第一导体，所述第一导体的上表面比所述第一线图案的上表面和所述第二线图案的上表面低；
通过蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部，形成扩展开口，所述扩展开口的宽度大于所述开口的下部的宽度；和
在所述第一导体上的所述扩展开口中形成第二导体，
其中，在蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部之后，所述第一间隔件结构的上表面包括凹陷部分，并且
其中，所述第二导体的一部分被形成在所述第一间隔件结构的上表面的所述凹陷部分中，使得所述第二导体的宽度大于所述第一导体的宽度。
2.根据权利要求1所述的方法，其中，在所述第一间隔件结构的上表面的所述凹陷部分中的所述第二导体的所述部分的最下端高于所述第一导体的上表面或与所述第一导体的上表面位于基本相同的水平。
3.根据权利要求1所述的方法，其中，在所述第一间隔件结构的上表面的所述凹陷部分中的所述第二导体的所述部分的最下端低于所述第一导体的上表面，以及
其中，所述第二导体的所述部分的最下端的水平与所述第一导体的上表面的水平之间的距离小于10nm。
4.根据权利要求1所述的方法，其中，所述第一间隔件结构包括：
在所述第一线图案的所述第一侧的外间隔件；和
在所述第一线图案和所述外间隔件之间的中间间隔件，所述中间间隔件比所述外间隔件厚，
其中，蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部包括：蚀刻所述外间隔件的上部和所述中间间隔件的上部，以在所述中间间隔件的上表面中形成所述凹陷部分。
5.根据权利要求4所述的方法，其中，所述第一间隔件结构还包括在所述第一线图案和所述中间间隔件之间的内间隔件，
其中，蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部包括暴露所述内间隔件的外侧，
其中，所述方法进一步包括在所述内间隔件的外侧形成封盖层，以及
其中，所述封盖层的下部位于所述第一间隔件结构的上表面的所述凹陷部分中。
6.根据权利要求5所述的方法，其中，所述内间隔件的密度比所述中间间隔件、所述外间隔件和所述封盖层的密度高。
7.根据权利要求4所述的方法，其中，所述外间隔件包括氮化硅层，
其中，所述中间间隔件包括氧化硅层，并且
其中，所述中间间隔件在形成所述扩展开口之后基本上没有空位。
8.根据权利要求4所述的方法，其中，在形成所述扩展开口之后，所述中间间隔件的所述凹陷部分的最下端的水平与所述外间隔件的最上端的水平之间的距离小于所述第一间隔件结构的最厚厚度。
9.根据权利要求4所述的方法，其中，在形成所述扩展开口之后，所述外间隔件的最上端和所述中间间隔件的最上端高于所述第一导体的上表面或与所述第一导体的上表面位于基本相同的水平。
10.根据权利要求4所述的方法，其中，在形成所述扩展开口之后，所述中间间隔件的所述凹陷部分的最下端低于所述第一导体的上表面，并且所述第一导体的上表面的水平与所述中间间隔件的所述凹陷部分的最下端的水平之间的距离小于10nm。
11.根据权利要求1所述的方法，其中，所述第一线图案包括通过所述第一间隔件结构与所述第二导体绝缘的含金属层，并且
其中，所述第一间隔件结构的所述凹陷部分的最下端高于所述含金属层的最上端。
12.一种形成半导体器件的方法，所述方法包括：
在衬底上形成多个线图案，所述多个线图案包括第一线图案和与所述第一线图案直接相邻的第二线图案，所述第一线图案包括面向所述第二线图案的第一侧，并且所述第二线图案包括面向所述第一线图案的第二侧；
在所述第一线图案的所述第一侧形成第一间隔件结构，并且在所述第二线图案的所述第二侧形成第二间隔件结构，所述第一间隔件结构和所述第二间隔件结构之间限定开口；
在所述开口的下部中形成第一导体，所述第一导体的上表面比所述第一线图案的上表面和所述第二线图案的上表面低；
通过蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部，形成扩展开口，所述扩展开口的宽度大于所述开口的下部的宽度；和
在所述第一导体上的所述扩展开口中形成第二导体，
其中，在形成所述扩展开口之后，所述第一间隔件结构的上表面和所述第二间隔件结构的上表面是基本平坦的，所述第二导体与所述第一间隔件结构的上表面和所述第二间隔件结构的上表面重叠，并且所述第二导体的宽度大于所述第一导体的宽度，并且
其中，蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部包括：使用pH值为3或更小且对氧化物膜的蚀刻选择率与对氮化物膜的蚀刻选择率之比为10:1或更小的蚀刻剂，执行湿法蚀刻工艺。
13.根据权利要求12所述的方法，其中，所述蚀刻剂包括下列之一：
由去离子水和氢氟酸按30:1的体积比组成的氢氟酸溶液；以及
由氢氟酸和有机溶剂组成的氢氟酸混合溶液，所述有机溶剂被加入以将所述蚀刻选择率控制为10:1或更小。
14.根据权利要求12所述的方法，其中，所述第一间隔件结构包括：
在所述第一线图案的所述第一侧的外间隔件；和
在所述第一线图案和所述外间隔件之间的中间间隔件，所述中间间隔件比所述外间隔件厚，
其中，所述外间隔件包括氮化硅层，
其中，所述中间间隔件包括氧化硅层，并且
其中，在形成所述扩展开口之后，所述第一间隔件结构的上表面包括所述外间隔件的上表面和所述中间间隔件的上表面。
15.根据权利要求14所述的方法，其中，在形成所述扩展开口之后，所述中间间隔件基本上没有空位。
16.一种形成半导体器件的方法，所述方法包括：
在衬底上形成多个线图案，所述多个线图案包括第一线图案和与所述第一线图案直接相邻的第二线图案，所述第一线图案包括面向所述第二线图案的第一侧，并且所述第二线图案包括面向所述第一线图案的第二侧；
在所述第一线图案的所述第一侧形成第一间隔件结构，并且在所述第二线图案的所述第二侧形成第二间隔件结构，所述第一间隔件结构和所述第二间隔件结构之间限定开口；
在所述开口的下部中形成第一导体，所述第一导体的上表面比所述第一线图案的上表面和所述第二线图案的上表面低；
通过蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部，形成扩展开口，所述扩展开口的宽度大于所述开口的下部的宽度；和
在所述第一导体上的所述扩展开口中形成第二导体，
其中，在蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部之后，所述第一间隔件结构的上表面和所述第二间隔件结构的上表面限定所述扩展开口并被设置成高于所述第一导体的上表面，并且
其中，所述第二导体与所述第一间隔件结构的上表面和所述第二间隔件结构的上表面重叠，使得所述第二导体的宽度大于所述第一导体的宽度。
17.根据权利要求16所述的方法，其中，所述第二导体的与所述第一间隔件结构的上表面和所述第二间隔件结构的上表面重叠的部分包括下表面，所述下表面比所述第一导体的上表面高。
18.根据权利要求16所述的方法，其中，所述第一间隔件结构和所述第二间隔件结构中的每个包括多个间隔件，并且
其中，在蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部之后，所述第一间隔件结构的上表面的水平与所述第一导体的上表面的水平之间的距离大于所述多个间隔件之一的厚度。
19.根据权利要求16所述的方法，其中，所述第一间隔件结构包括：
在所述第一线图案的所述第一侧的外间隔件；和
在所述第一线图案和所述外间隔件之间的中间间隔件，所述中间间隔件比所述外间隔件厚，
其中，蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部包括蚀刻所述外间隔件的上部和所述中间间隔件的上部，并且
其中，在蚀刻所述外间隔件的上部和所述中间间隔件的上部之后，所述外间隔件的上表面和所述中间间隔件的上表面是基本平坦的。
20.根据权利要求16所述的方法，其中，所述第一间隔件结构包括：
在所述第一线图案的所述第一侧的外间隔件；和
在所述第一线图案和所述外间隔件之间的中间间隔件，所述中间间隔件比所述外间隔件厚，
其中，蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部包括蚀刻所述外间隔件的上部和所述中间间隔件的上部，并且
其中，在蚀刻所述外间隔件的上部和所述中间间隔件的上部之后，所述外间隔件的上表面高于所述中间间隔件的上表面。
CN201810157217.1A 2017-05-25 2018-02-24 包括扩大的接触孔的半导体器件及其形成方法 Active CN108933135B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170064665A KR102371892B1 (ko) 2017-05-25 2017-05-25 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
KR10-2017-0064665 2017-05-25

Publications (2)

Publication Number Publication Date
CN108933135A true CN108933135A (zh) 2018-12-04
CN108933135B CN108933135B (zh) 2023-06-30

Family

ID=64401843

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810157217.1A Active CN108933135B (zh) 2017-05-25 2018-02-24 包括扩大的接触孔的半导体器件及其形成方法

Country Status (3)

Country Link
US (3) US10418366B2 (zh)
KR (1) KR102371892B1 (zh)
CN (1) CN108933135B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108346660B (zh) 2017-01-24 2021-12-28 联华电子股份有限公司 半导体元件及其形成方法
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
KR102499041B1 (ko) * 2019-01-10 2023-02-14 삼성전자주식회사 반도체 소자 형성 방법
TWI679424B (zh) * 2019-03-29 2019-12-11 矽品精密工業股份有限公司 檢測裝置及其製法
KR20210027622A (ko) * 2019-08-29 2021-03-11 삼성전자주식회사 집적회로 소자
KR20210032843A (ko) * 2019-09-17 2021-03-25 삼성전자주식회사 반도체 메모리 소자
US11107809B2 (en) * 2019-09-25 2021-08-31 Nanya Technology Corporation Semiconductor device with nanowire plugs and method for fabricating the same
US11239164B2 (en) * 2020-02-26 2022-02-01 Nanya Technology Corporation Semiconductor device with metal plug having rounded top surface
KR20210121848A (ko) * 2020-03-31 2021-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11825645B2 (en) * 2020-06-04 2023-11-21 Etron Technology, Inc. Memory cell structure
KR20220003870A (ko) * 2020-07-02 2022-01-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
CN114068545A (zh) * 2020-08-05 2022-02-18 长鑫存储技术有限公司 半导体结构及其制作方法
EP4027377A4 (en) * 2020-08-13 2023-01-04 Changxin Memory Technologies, Inc. BITLINE STRUCTURE MANUFACTURING METHOD, SEMICONDUCTOR STRUCTURE MANUFACTURING METHOD, AND SEMICONDUCTOR STRUCTURE
KR20220043474A (ko) 2020-09-29 2022-04-05 삼성전자주식회사 반도체 장치
US11521974B2 (en) * 2020-11-16 2022-12-06 Nanya Technology Corporation Memory device with different types of capacitors and method for forming the same
KR20220116637A (ko) * 2021-02-15 2022-08-23 삼성전자주식회사 반도체 메모리 장치
KR20220144265A (ko) * 2021-04-19 2022-10-26 삼성전자주식회사 집적회로 소자
KR20220145574A (ko) * 2021-04-22 2022-10-31 삼성전자주식회사 에어 갭을 갖는 반도체 소자
KR20230006736A (ko) * 2021-07-02 2023-01-11 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR20230055564A (ko) * 2021-10-19 2023-04-26 삼성전자주식회사 반도체 소자
KR20230082375A (ko) * 2021-12-01 2023-06-08 삼성전자주식회사 집적회로 소자
US11903179B2 (en) * 2022-04-19 2024-02-13 Nanya Technology Corporation Method of manufacturing semiconductor structure having contact structure
TWI830489B (zh) * 2022-11-09 2024-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0101467D0 (en) * 2000-03-17 2001-03-07 Samsung Electronics Co Ltd Methods for forming integrated circuit devices through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semicondu
JP2001127268A (ja) * 1999-10-22 2001-05-11 Samsung Electronics Co Ltd 半導体メモリ素子のキャパシタ及びその製造方法
US6777351B1 (en) * 2003-04-03 2004-08-17 Micron Technology, Inc. Masking without photolithography during the formation of a semiconductor device
US20040245643A1 (en) * 2003-06-03 2004-12-09 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
WO2004107434A1 (ja) * 2003-05-29 2004-12-09 Nec Corporation 配線構造およびその製造方法
US20120153366A1 (en) * 2010-12-21 2012-06-21 Globalfoundries Inc. Semiconductor Device Comprising Self-Aligned Contact Bars and Metal Lines With Increased Via Landing Regions
CN103346119A (zh) * 2013-06-27 2013-10-09 上海华力微电子有限公司 一种减小铜互连沟槽关键尺寸的方法
CN103367283A (zh) * 2012-03-30 2013-10-23 三星电子株式会社 半导体器件及其制造方法
WO2014123170A1 (ja) * 2013-02-08 2014-08-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
CN104103577A (zh) * 2013-04-12 2014-10-15 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
US20150325575A1 (en) * 2014-05-08 2015-11-12 Sang-Jine Park Semiconductor devices including a dummy gate structure on a fin
US20160225662A1 (en) * 2015-02-02 2016-08-04 United Microelectronics Corp. Method for fabricating semiconductor device
US20160254266A1 (en) * 2015-02-26 2016-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor structure and method of manufacturing the same
CN106206595A (zh) * 2015-05-27 2016-12-07 三星电子株式会社 半导体器件及其制造方法
KR20170008925A (ko) * 2015-07-14 2017-01-25 삼성전자주식회사 반도체 소자
US20170062347A1 (en) * 2015-08-31 2017-03-02 Samsung Electronics Co., Ltd. Semiconductor devices having air spacers and methods of manufacturing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4278333B2 (ja) 2001-03-13 2009-06-10 富士通株式会社 半導体装置及びその製造方法
US7153738B2 (en) * 2005-05-19 2006-12-26 International Business Machines Corporation Method for making a trench memory cell
KR101244161B1 (ko) 2007-07-18 2013-03-25 삼성전자주식회사 반도체 소자의 배선 구조물 및 그 형성 방법
KR101602451B1 (ko) * 2010-01-22 2016-03-16 삼성전자주식회사 콘택 플러그를 갖는 반도체소자의 형성방법 및 관련된 소자
KR101979752B1 (ko) * 2012-05-03 2019-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140016663A (ko) 2012-07-30 2014-02-10 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR101950867B1 (ko) * 2012-08-27 2019-04-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101927717B1 (ko) * 2012-08-30 2018-12-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140086648A (ko) 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102002980B1 (ko) * 2013-04-08 2019-07-25 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102059863B1 (ko) * 2013-08-30 2019-12-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102198857B1 (ko) * 2014-01-24 2021-01-05 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
KR102200929B1 (ko) 2014-08-18 2021-01-12 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9704871B2 (en) 2014-09-18 2017-07-11 Micron Technology, Inc. Semiconductor device having a memory cell and method of forming the same
KR102475041B1 (ko) * 2016-02-22 2022-12-07 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127268A (ja) * 1999-10-22 2001-05-11 Samsung Electronics Co Ltd 半導体メモリ素子のキャパシタ及びその製造方法
GB0101467D0 (en) * 2000-03-17 2001-03-07 Samsung Electronics Co Ltd Methods for forming integrated circuit devices through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semicondu
US6777351B1 (en) * 2003-04-03 2004-08-17 Micron Technology, Inc. Masking without photolithography during the formation of a semiconductor device
WO2004107434A1 (ja) * 2003-05-29 2004-12-09 Nec Corporation 配線構造およびその製造方法
US20040245643A1 (en) * 2003-06-03 2004-12-09 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US20120153366A1 (en) * 2010-12-21 2012-06-21 Globalfoundries Inc. Semiconductor Device Comprising Self-Aligned Contact Bars and Metal Lines With Increased Via Landing Regions
CN103367283A (zh) * 2012-03-30 2013-10-23 三星电子株式会社 半导体器件及其制造方法
WO2014123170A1 (ja) * 2013-02-08 2014-08-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
TW201448177A (zh) * 2013-02-08 2014-12-16 Ps4 Luxco Sarl 半導體裝置及其製造方法
CN104103577A (zh) * 2013-04-12 2014-10-15 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
CN103346119A (zh) * 2013-06-27 2013-10-09 上海华力微电子有限公司 一种减小铜互连沟槽关键尺寸的方法
US20150325575A1 (en) * 2014-05-08 2015-11-12 Sang-Jine Park Semiconductor devices including a dummy gate structure on a fin
US20160225662A1 (en) * 2015-02-02 2016-08-04 United Microelectronics Corp. Method for fabricating semiconductor device
US20160254266A1 (en) * 2015-02-26 2016-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor structure and method of manufacturing the same
CN106206595A (zh) * 2015-05-27 2016-12-07 三星电子株式会社 半导体器件及其制造方法
KR20170008925A (ko) * 2015-07-14 2017-01-25 삼성전자주식회사 반도체 소자
US20170062347A1 (en) * 2015-08-31 2017-03-02 Samsung Electronics Co., Ltd. Semiconductor devices having air spacers and methods of manufacturing the same

Also Published As

Publication number Publication date
US11329053B2 (en) 2022-05-10
US20180342521A1 (en) 2018-11-29
US10418366B2 (en) 2019-09-17
US20210134809A1 (en) 2021-05-06
KR102371892B1 (ko) 2022-03-08
US10916549B2 (en) 2021-02-09
US20200013782A1 (en) 2020-01-09
KR20180129122A (ko) 2018-12-05
CN108933135B (zh) 2023-06-30

Similar Documents

Publication Publication Date Title
CN108933135A (zh) 包括扩大的接触孔的半导体器件及其形成方法
KR101950349B1 (ko) 보이드 프리 폴리실리콘 갭필 방법 및 그를 이용한 반도체장치 제조 방법
TWI469323B (zh) 垂直通道電晶體陣列及其製造方法
US10991699B2 (en) Semiconductor memory devices
KR20100093859A (ko) 매립형 배선라인을 갖는 반도체 소자의 제조방법
US6420228B1 (en) Method for the production of a DRAM cell configuration
US20150279844A1 (en) Structure and method of forming enhanced array device isolation for implanted plate edram
US11244956B2 (en) Vertical semiconductor device and method for fabricating the vertical semiconductor device
US20180166529A1 (en) Semiconductor memory devices and methods of fabricating the same
TW200901386A (en) Method for fabricating semiconductor device
CN105261628A (zh) 具有垂直沟道的半导体集成电路器件及其制造方法
CN209216972U (zh) 一种半导体单元接触结构
CN216354217U (zh) 动态随机存取存储器
TWI769797B (zh) 動態隨機存取記憶體及其製造法方法
US20060003536A1 (en) Method for fabricating a trench capacitor with an insulation collar which is electrically connected to a substrate on one side via a buried contact, in particular for a semiconductor memory cell
CN115036314A (zh) 进行电容器连接再分布的集成存储器以及形成集成存储器的方法
CN215220720U (zh) 集成电路器件
US20240023319A1 (en) Semiconductor device
US20230320080A1 (en) Semiconductor memory device
CN209993595U (zh) 半导体结构
JP2008218808A (ja) 半導体装置およびその製造方法
TWI236139B (en) Dynamic random access memory cell and fabricating method thereof
KR100293715B1 (ko) 고집적 반도체 기억소자 제조방법
KR20220162019A (ko) 반도체 메모리 소자 및 이의 제조 방법
KR20230140269A (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant