TW201448177A - 半導體裝置及其製造方法 - Google Patents

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Kazuhiro Segawa
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Abstract

在對於在字元線(10b和10d)之間而被位元線(16)所包圍之接觸孔內埋入第2導電材料，並於第2方向上作分離之雙插塞形成工程中，將被埋入至先前技術之假字元線中的導電材料除去並形成擴散層分離用溝(29)，並將擴散層分離絕緣膜(30)埋入而將擴散層分離，並且將接觸插塞(25b和25c)作分離。

Description

半導體裝置及其製造方法
本發明，係有關於半導體裝置及其製造方法。
伴隨著半導體裝置之微細化，係對於微細之接觸插塞的形成方法有所檢討。其中，在專利文獻1中所記載的方法，係為將預先形成於大的接觸孔中之導電材料作分割而微細化之方法，由於在加工餘裕中存在有大的餘裕，因此係為極為有效之方法。
圖18，係為對於由日本特開2011-243960號公報所致之半導體裝置500的構造作展示之圖。由本先前技術例所致之半導體裝置500，係為DRAM，圖18(a)係為平面圖，圖18(b)係為圖18(a)之Y1-Y1’剖面圖，圖18(c)係為圖18(a)之X1-X1’剖面圖，圖18(d)係為圖18(a)之X2-X2’剖面圖。另外，在本說明書中，係有將圖X(a)~圖X(d)總稱為圖X的情形。
首先，參考圖18，針對本先前技術例之半導體裝置500作說明。
半導體裝置500，係為構成DRAM之記憶體胞者。在半導體基板1上，在X’方向上連續地延伸存在之元件分離區域2、和同樣在X’方向上連續地延伸存在之活性區域1A，係在Y方向交互地以等間隔、等節距而被作複數之配置。元件分離區域2，係藉由埋設於溝中之元件分離絕緣膜而構成。橫跨複數之元件分離區域2以及複數之活性區域1A，而被配置有在Y方向上而連續地延伸存在之第1埋入字元線(以下，稱作第1字元線)10a、第2埋入字元線(以下，稱作第2字元線)10b、第3埋入字元線(以下，稱作第3字元線)10c、以及第4埋入字元線(以下，稱作第4字元線)10e。又，係以被第2字元線10b以及第3字元線10d所包夾的方式，而被配置有第1埋入假字元線(以下，稱作第1假字元線)10c。第1假字元線10c，係具備有將在各個的活性區域1A之延伸存在方向上相鄰接的胞電晶體Tr2~Tr3之間藉由使寄生電晶體DTr1保持為OFF狀態而作元件分離，並將連續之帶狀的活性區域1A分割成複數之獨立了的活性區域之功能者。具體而言，位置於第1假字元線10c之左側處的活性區域1A，係成為第1活性區域1Aa’，位置於右側之活性區域1A，係成為第2活性區域1Ab’。
第1活性區域1Aa’，係包含有鄰接於第1假字元線10c之左側地而被作配置之第2容量接觸區域27b、和鄰接於第2容量接觸區域27b地被作配置之第2字元線10b、和鄰接於第2字元線10b地而被作配置之第1位元 線接觸區域17c、和鄰接於第1位元線接觸區域17c地而被作配置之第1字元線10a、和鄰接於第1字元線10a地而被作配置之第1容量接觸區域27a，而構成之。藉由第1容量接觸區域27a和第1字元線10a和第1位元線接觸區域17c，而構成第1胞電晶體Tr1，藉由第1位元線接觸區域17c和第2字元線10b和第2容量接觸區域27b，而構成第2胞電晶體Tr2。
第2活性區域1Ab’，係包含有鄰接於第1假字元線10c之右側地而被作配置之第3容量接觸區域27c、和鄰接於第3容量接觸區域27c地被作配置之第3字元線10d、和鄰接於第3字元線10d地而被作配置之第2位元線接觸區域17b、和鄰接於第2位元線接觸區域17b地而被作配置之第4字元線10e、和鄰接於第4字元線10e地而被作配置之第4容量接觸區域(未圖示)，而構成之。藉由第3容量接觸區域27c和第3字元線10d和第2位元線接觸區域17b，而構成第3胞電晶體Tr3，藉由第2位元線接觸區域17b和第4字元線10e和未圖示之第4容量接觸區域，而構成未圖示之第4胞電晶體Tr4。
本先前技術例之記憶體胞，係為將上述之第1活性區域1Aa以及第2活性區域1Ab之構成隔著第1假字元線10c而在X方向上作複數之配置所構成者。
在半導體基板1處，係被設置有兼作為電晶體之閘極電極的字元線用之溝。在各個溝的底部處，係隔著將各個字元線用之溝的內面作覆蓋之閘極絕緣膜6而被設置有藉 由阻障膜7以及鎢膜等的金屬膜8所構成之第1字元線10a、第2字元線10b、假字元線10c、第3字元線10d以及第4字元線10e。於此，為了便於說明，係將通過第1活性區域1Aa’之字元線稱作第1字元線10a、第2字元線10b，並將通過第2活性區域1Ab’之字元線稱作第3字元線10d以及第4字元線10e，但是，在各個活性區域之每一者處，係分別具備有2根的字元線，在活性區域間係被配置有假字元線。又，係設置有將各個字元線作覆蓋並且埋設於各個溝中之帽絕緣膜11。位置在第1字元線10a之左側處的半導體柱，係成為第1容量接觸區域27a，於其之上面係被設置有成為源極/汲極之其中一者的雜質擴散層26a。位置在第1字元線10a和第2字元線10b之間的半導體柱，係成為第3BL接觸區域17c，於其之上面係被設置有成為源極/汲極之另外一者的雜質擴散層12c。又，位置在第2字元線10b之右側處的半導體柱，係成為第2容量接觸區域27b，於其之上面係被設置有成為源極/汲極之其中一者的雜質擴散層26b。進而，位置在第3字元線10d之左側處的半導體柱，係成為第3容量接觸區域27c，於其之上面係被設置有成為源極/汲極之其中一者的雜質擴散層26c。又，位置在第3字元線10d之右側處的半導體柱，係成為第2BL接觸區域17b，於其之上面係被設置有成為源極/汲極之另外一者的雜質擴散層12b。
在將各個字元線之上面作覆蓋的帽絕緣膜11上，係 於第2BL接觸區域12b處被設置有與第2雜質擴散層17b作連接之第2位元線(BL)16b，並於第3BL接觸區域12c處被設置有與第3雜質擴散層17c作連接之第3位元線(BL)16c。各位元線，係被設置有包含被與雜質擴散層作連接之位元接觸插塞的多晶矽層13和被形成於其上之位元金屬層14以及更進而被形成於其上之覆蓋絕緣膜15。在各位元線之側壁處，係以將側壁18和位元線作覆蓋的方式，而於全面上被設置有襯裡絕緣膜19。在襯裡絕緣膜19上，係被設置有將被形成在相鄰接之BL間的凹部空間作埋設之埋設絕緣膜20。貫通埋設絕緣膜20、襯裡膜19，而設置容量接觸部25。此容量接觸部25，係在第1、第2以及第3容量接觸區域27a、27b、27c處，而分別連接有第1、第2以及第3容量接觸插塞25a、25b、25c。在假字元線10c上之帽絕緣膜11上，係具備有將第2以及第3容量接觸插塞25b、25c作分離之分離絕緣膜30’。藉由假字元線10c而被作元件分離之第1元件分離區域1Aa’的第2容量接觸插塞25b和第2元件分離區域1Ab’之第3容量接觸插塞25c，係為將1個的大的接觸插塞25作分割所形成之雙插塞，並於其之分割面處具有分離絕緣膜30’。在第1、第2以及第3容量接觸插塞25a、25b、25c之上部處，係分別連接有接觸墊片33。以覆蓋容量接觸插塞33的方式，而設置擋止膜34。在容量接觸插塞33上，係被設置有下部電極35。設置將下部電極35之內壁以及外壁表面連續作覆蓋的容量絕緣膜、 並在容量絕緣膜36上設置上部電極37，而構成電容器。
於上述先前技術中，係成為將之第1活性區域1Aa’以及第2活性區域1Ab’之元件分離藉由由假字元線10c所致的場屏蔽來進行之構造。因此，若是微細化更進而進展，則會有像是節距係變窄，而無法充分地進行元件分離，並且相鄰接之胞間的干涉干擾不良係會增加等的問題，而仍有進行改善的餘地。
在本發明中，係藉由將第1假字元線10c置換為絕緣層，而對於PCBH不良之增加的情形作抑制。
亦即是，若依據本發明之其中一種實施形態，則係提供一種半導體裝置，其特徵為，係具備有：延伸存在於半導體基板上之第1方向上的複數之元件分離區域；和被包夾於前述元件分離區域間，並延伸存在於前述第1方向上之活性區域；和延伸存在於與前述第1方向相交叉之第2方向上並以既定之間隔而被作配置之複數之溝；和被埋入至前述溝之中的分別於中間隔著1根的溝而相鄰接之2個的溝內之埋入字元線對；和延伸存在於與前述第1以及第2方向相異之第3方向上，並被與前述埋入字元線對間之活性區域作連接之位元線；和對於前述位元線之被作連接的活性區域而經由前述埋入字元線對之各者來與相對向之活性區域作連接之接觸部；和被埋入至前述埋入字元線對之間的前述溝內，並且將該溝之兩側的前述接觸部以及前 述接觸部之被作了連接的前述活性區域之擴散層作絕緣分離之擴散層分離絕緣膜。
又，若依據本發明之另外一種實施形態，則係提供一種半導體裝置之製造方法，其特徵為，具備有：在半導體基板上，形成延伸存在於第1方向上之元件分離區域，並規劃出在前述元件分離區域間而延伸存在於前述1方向上之活性區域之工程；和將延伸存在於與前述第1方向相交叉之第2方向上之相鄰接的2根一對之字元線溝、和位於前述一對之字元線溝間的擴散層分離溝，作為較前述元件分離區域而更淺之複數之溝來空出有既定之間隔地而形成於前述半導體基板上，並將前述活性區域分割成被前述2根之字元線溝所包夾之第1部分和被前述字元線溝與擴散層分離溝所包夾之第2部分之工程；和在前述複數之溝內隔著閘極絕緣膜而埋設第1導電材料之工程；和將前述第1導電材料一直回蝕至較前述半導體基板表面而更低的位置處，而形成2根一對的字元線和前述一對的字元線間之假字元線之工程；和形成將前述字元線以及假字元線上之前述溝作埋入之絕緣膜之工程；和在前述絕緣膜上，形成被與前述第1部分相連接並延伸存在於與前述第1以及第2方向相異之第3方向上且具有上部絕緣膜之位元線之工程；和形成在前述2根一對的字元線上而延伸存在於前述第2方向上之遮罩圖案，而使前述假字元線之兩側的前述第2部分之活性區域露出，並開口被規劃於前述位元線間和前述遮罩圖案間之接觸孔之工程；和以將前述接觸孔作 填埋而直到較前述遮罩圖案之上部更低之位置為止的方式來埋設第2導電材料之工程；和在前述遮罩圖案之側壁處形成側壁，並使前述假字元線上之前述第2導電材料之上面露出而開口之工程；和將前述側壁作為遮罩而對於前述第2導電材料進行蝕刻並使前述假字元線上部之作了埋入的絕緣膜露出之工程；和藉由乾蝕刻而將前述絕緣膜除去，並更進而將露出了的前述第1導電材料藉由濕蝕刻而除去以形成擴散層分離溝之工程；和將前述擴散層分離溝作填埋並於全面上形成擴散層分離絕緣膜之工程；和將前述擴散層分離絕緣膜、前述遮罩圖案以及前述第2導電材料一直回蝕至直到成為前述位元線之上部絕緣膜高度為止，而在前述接觸孔內形成藉由前述擴散層分離絕緣膜而作了2分割之由前述第2導電材料所成之接觸插塞之工程。
若依據本發明之其中一種實施形態，則藉由將先前技術之由假字元線所進行之元件分離置換為藉由與將雙插塞作分離之分離絕緣膜一體性之等寬幅的絕緣膜來進行分離，就算是字元線節距變窄，也成為能夠進行充分之元件分離，而能夠對於相鄰接之胞間的干涉干擾不良之增加作抑制。
1‧‧‧半導體基板
1A‧‧‧活性區域
1Aa‧‧‧第1活性區域
1Ab‧‧‧第2活性區域
1B‧‧‧鞍型鰭
2‧‧‧元件分離區域
2a‧‧‧襯裡氮化膜
2b‧‧‧矽氧化膜
3‧‧‧墊片氧化膜
4‧‧‧硬遮罩
5‧‧‧字元線用之溝
6‧‧‧閘極絕緣膜
7‧‧‧阻障膜
8‧‧‧金屬膜
10a、10b、10d、10d‧‧‧字元線
10c‧‧‧假字元線
11‧‧‧帽絕緣膜
12‧‧‧N型雜質擴散層
13‧‧‧多晶矽膜
14‧‧‧鎢膜
15‧‧‧矽氮化膜
16‧‧‧位元線
17‧‧‧位元線接觸區域
18‧‧‧矽氮化膜
19‧‧‧襯裡膜
20‧‧‧SOD膜
21‧‧‧帽矽氧化膜
22‧‧‧遮罩多晶矽膜
23‧‧‧容量接觸孔
24‧‧‧氮化膜側壁
25‧‧‧多晶矽插塞
26a~26c‧‧‧N型雜質擴散層
27a~27c‧‧‧容量接觸區域
28‧‧‧矽氮化膜
29‧‧‧擴散層分離溝
30‧‧‧擴散層分離絕緣膜
31‧‧‧阻障膜
32‧‧‧金屬膜
33‧‧‧電容接觸墊片
34‧‧‧擋止膜
35‧‧‧下部電極
36‧‧‧電容絕緣膜
37‧‧‧上部電極
100、200‧‧‧半導體裝置
圖1(a)，係為成為本發明之其中一種實施形態例之半導體裝置100的模式性平面圖，圖1(b)係為圖1 (a)之Y1-Y1’剖面圖，圖1(c)係為圖1(a)之X1-X1’剖面圖，圖1(d)係為圖1(a)之X2-X2’剖面圖。
圖2~圖16，係為對於圖1中所示之半導體裝置100的製造工程作說明之圖，在各圖中，(a)係為模式性平面圖，(b)係為(a)之Y1-Y1’剖面圖，(c)係為(a)之X1-X1’剖面圖，(d)係為(a)之X2-X2’剖面圖。
圖17，係為對於本發明之其他實施形態例之半導體裝置200的製造工程作說明之圖，(a)係為模式性平面圖，(b)係為(a)之Y1-Y1’剖面圖，(c)係為(a)之X1-X1’剖面圖，(d)係為(a)之X2-X2’剖面圖。
圖18(a)，係為成為先前技術例之半導體裝置500的模式性平面圖，圖18(b)係為圖18(a)之Y1-Y1’剖面圖，圖18(c)係為圖18(a)之X1-X1’剖面圖，圖18(d)係為圖18(a)之X2-X2’剖面圖。
以下，參考圖面，針對本發明之理想實施形態例作說明，但是，本發明係並非為被限定於此些之實施形態例者，而亦包含有當業者因應於需要而能夠在本發明之範圍內適宜作變更之構成。
(實施形態例1)
由本實施形態例所致之半導體裝置100，係為 DRAM，圖1(a)係為模式性平面圖，圖1(b)係為圖1(a)之Y1-Y1’剖面圖，圖1(c)係為圖1(a)之X1-X1’剖面圖，圖1(d)係為圖1(a)之X2-X2’剖面圖。圖2~圖16，係為對於本實施形態例之半導體裝置100的一連串之製造工程剖面圖作展示者，在各圖中，(a)係為模式性平面圖，(b)係為(a)之Y1-Y1’剖面圖，(c)係為(a)之X1-X1’剖面圖，(d)係為(a)之X2-X2’剖面圖。
首先，參考圖1，針對本實施形態例之半導體裝置100作說明。
半導體裝置100，係為構成DRAM之記憶體胞者。在半導體基板1上，在X’方向(第1方向)上連續地延伸存在之元件分離區域2、和同樣在X’方向上連續地延伸存在之活性區域1A，係在Y方向(第2方向上)交互地以等間隔、等節距而被作複數之配置。元件分離區域2，係藉由埋設於溝中之元件分離絕緣膜而構成。橫跨複數之元件分離區域2以及複數之活性區域1A，而被配置有在Y方向上而連續地延伸存在之第1埋入字元線(以下，稱作第1字元線)10a、第2埋入字元線(以下，稱作第2字元線)10b、第3埋入字元線(以下，稱作第3字元線)10c、以及第4埋入字元線(以下，稱作第4字元線)10e。又，係以被第2字元線10b以及第3字元線10d所包夾的方式，而被配置有在形成字元線溝時而同時地被形成之擴散層分離溝29。在擴散層分離溝29中，係被埋入 有矽氮化膜等之擴散層分離絕緣膜30，並為具備有將連續之帶狀的活性區域1A分割成複數之相互獨立的活性區域之功能者。具體而言，位置於擴散層分離溝29之左側處的活性區域1A，係成為第1活性區域1Aa，位置於右側之活性區域1A，係成為第2活性區域1Ab。又，延伸存在於X方向(第3方向上)地，而被設置有第1~第4位元線(BL)16a~16d。
第1活性區域1Aa，係包含有鄰接於擴散層分離溝29之左側地而被作配置之第2容量接觸區域27b、和鄰接於第2容量接觸區域27b地被作配置之第2字元線10b、和鄰接於第2字元線10b地而被作配置之與第3BL16c間之接觸區域17c(第3BL接觸區域)、和鄰接於第3BL接觸區域17c地而被作配置之第1字元線10a、和鄰接於第1字元線10a地而被作配置之第1容量接觸區域27a，而構成之。藉由第1容量接觸區域27a和第1字元線10a和第3BL接觸區域17c，而構成第1胞電晶體Tr1，藉由第3BL接觸區域17c和第2字元線10b和第2容量接觸區域27b，而構成第2胞電晶體Tr2。
第2活性區域1Ab，係包含有鄰接於擴散層分離溝29之右側地而被作配置之第3容量接觸區域27c、和鄰接於第3容量接觸區域27c地被作配置之第3字元線10d、和鄰接於第3字元線10d地而被作配置之與第2BL16b間之接觸區域17b(第2BL接觸區域)、和鄰接於第2BL接觸區域17b地而被作配置之第4字元線10e、和鄰接於第4 字元線10e地而被作配置之第4容量接觸區域(未圖示)，而構成之。藉由第3容量接觸區域27c和第3字元線10d和第2BL接觸區域17b，而構成第3胞電晶體Tr3，藉由第2BL接觸區域17b和第4字元線10e和未圖示之第4容量接觸區域，而構成第4胞電晶體Tr4。
本實施形態例之記憶體胞，係為將上述之第1活性區域1Aa以及第2活性區域1Ab之構成隔著擴散層分離溝29而在X方向(第3方向)上作複數之配置所構成者。
在各個溝的底部處，隔著將被設置於半導體基板1上之兼作為電晶體之閘極電極的字元線用之溝的內面作覆蓋之閘極絕緣膜6，而被設置有藉由阻障膜7、鎢膜等的金屬膜8所構成之第1字元線10a、第2字元線10b、第3字元線10d以及第4字元線10e。又，係設置有將各個字元線作覆蓋並且埋設於各個溝中之帽絕緣膜11。位置在第1字元線10a之左側處的半導體柱，係成為第1容量接觸區域27a，於其之上面係被設置有成為源極/汲極之其中一者的雜質擴散層26a。位置在第1字元線10a和第2字元線10b之間的半導體柱，係成為第3BL接觸區域17c，於其之上面係被設置有成為源極/汲極之另外一者的雜質擴散層12c。又，位置在第2字元線10b之右側處的半導體柱，係成為第2容量接觸區域27b，於其之上面係被設置有成為源極/汲極之其中一者的雜質擴散層26b。進而，位置在第3字元線10d之左側處的半導體柱，係成為第3容量接觸區域27c，於其之上面係被設置 有成為源極/汲極之其中一者的雜質擴散層26c。又，位置在第3字元線10d之右的半導體柱，係成為第2BL接觸區域17b，於其之上面係被設置有成為源極/汲極之另外一者的雜質擴散層12b。
在第1活性區域1Aa處，係藉由雜質擴散層26a和閘極絕緣膜6和第1字元線10a以及雜質擴散層12c，而構成第1電晶體Tr1。又，係藉由雜質擴散層12c和閘極絕緣膜6和第2字元線10b以及雜質擴散層26b，而構成第2電晶體Tr2。以將字元線10a以及10b之上面作覆蓋的方式，而被設置有帽絕緣膜11。在帽絕緣膜11上，係於第3BL接觸區域17c處而被設置有與雜質擴散層12c作連接之第3BL16c。在第2活性區域1Ab處，係藉由雜質擴散層26c和閘極絕緣膜6和第3字元線10d以及雜質擴散層12b，而構成第3電晶體Tr3。又，係藉由雜質擴散層12b和閘極絕緣膜6和第4字元線10e以及未圖示之雜質擴散層，而構成第4電晶體Tr4。以將字元線10d以及10e之上面作覆蓋的方式，而被設置有帽絕緣膜11。在帽絕緣膜11上，係於第2BL接觸區域17b處而被設置有與雜質擴散層12b作連接之第2BL16b。
各位元線，係被設置有包含被與雜質擴散層作連接之位元接觸插塞的多晶矽層13和被形成於其上之位元金屬層14以及更進而被形成於其上之覆蓋絕緣膜15。在各位元線之側壁處，係以將側壁18和位元線作覆蓋的方式，而於全面上被設置有襯裡絕緣膜19。在襯裡絕緣膜19 上，係被設置有將被形成在相鄰接之BL間的凹部空間作埋設之埋設絕緣膜20。貫通埋設絕緣膜20、襯裡膜19，而設置容量接觸部25。此容量接觸部25，係在第1、第2以及第3容量接觸區域27a、27b、27c處，而分別連接有第1、第2以及第3容量接觸插塞25a、25b、25c。在第1、第2以及第3容量接觸插塞25a、25b、25c之上部處，係分別連接有容量接觸墊片33。以覆蓋容量接觸插塞33的方式，而設置擋止膜34。在容量接觸插塞33上，係被設置有下部電極35。設置從下部電極35之內壁起而將外壁表面連續作覆蓋的容量絕緣膜36，並在容量絕緣膜36上設置上部電極37，而構成電容器。上部電極37，係可設為複數之膜的層積，並亦可包含有在容量絕緣膜36上而正形(conformal)地形成之氮化鈦等之第1上部電極、和將空隙作填埋之摻雜多晶矽等之填充層(第2上部電極)、乃至於成為與上層配線間之連接部的由鎢等之金屬所成之平板電極(第3上部電極)等。
於上述半導體裝置100中，係成為將第1活性區域1Aa以及第2活性區域1Ab之元件分離，並非如同先前技術一般地藉由以假字元線所致之場屏蔽來進行而是藉由被埋設在擴散層分離溝29中之擴散層分離絕緣膜30來進行之構造。擴散層分離絕緣膜30，相對於先前技術例之將容量接觸部作分離的分離絕緣膜30’，係一直埋入至擴散層分離溝29中地而被形成，在此點上，係為相異。如此這般，由於係藉由絕緣膜而將活性區域作分離，因此就算 是微細化更為進展而節距變窄，亦能夠進行充分的元件分離，並難以發生PCBH不良之增加的問題，而能夠將良率提昇。
以下，使用圖2~圖16，針對在圖1中所示之半導體裝置100之製造方法作說明。在各圖中，(a)係為模式性平面圖，(b)係為(a)之Y1-Y1’剖面圖，(c)係為(a)之X1-X1’剖面圖，(d)係為(a)之X2-X2’剖面圖。
首先，如圖2中所示一般，在半導體基板1之上，藉由周知之STI法，來形成藉由延伸存在於第1方向(X’方向)上之含有矽氧化膜之絕緣膜而被作了埋設的元件分離區域2。藉由此，而形成被元件分離區域2所包圍之由半導體基板1所成的活性區域1A。另外，於此，元件分離區域2，雖係展示有襯裡氮化膜2a和矽氧化膜2b之層積構造，但是係並不被限定於此。
接著，在半導體基板1全面上，形成由矽氧化膜所成之墊片氧化膜3，並通過此墊片氧化膜3而藉由公知之方法來形成未圖示之N井區域以及P井區域。
接著，如圖3中所示一般，在半導體基板1上堆積矽氧化膜等，並藉由光阻劑(未圖示)來圖案化延伸存在於Y方向上並用以以一定之間隔來形成複數之溝5的硬遮罩4。
之後，藉由乾蝕刻來對於半導體裝置1進行蝕刻，並形成溝5。溝5中之相鄰接之2根一對的溝(5a和5b或 5d和5e)，係與先前技術相同地而為字元線用溝，2對的溝間(5b和5d之間)之溝5c，係相當於先前技術之假字元線用溝，但是，在本發明中，係於後續工程處而將溝5c設為擴散層分離溝29。此時，藉由將元件分離區域2之矽氧化膜蝕刻至較半導體基板1之矽而更深，如圖3(b)中所示一般，係形成鞍型鰭1B。係並非一定需要設為鞍型鰭1B，亦可將在活性區域1A和元件分離區域2處的溝深度設為略相等。藉由此，活性區域1A，係被分成被包夾於一對之溝5a和5b(或者是5d和5e)中之第1部分、和被包夾於一對之溝5a或5b和5c中之第2部分。第1部分，係成為被連接有位元線之區域，第2部分，係成為被連接有容量接觸插塞之區域。
之後，在半導體基板1之活性區域1A上，使用熱氧化以及氮化製程等來形成閘極絕緣膜6。藉由熱氧化，元件分離區域2之襯裡氮化膜亦係被作部分的氧化，藉由接續之氮化製程，矽氧化膜係被轉換為矽氮氧化膜。藉由此，閘極絕緣膜6係亦在元件分離區域2之絕緣膜、硬遮罩4上連續地形成。
進而，如圖4中所示一般，將氮化鈦等之阻障膜7、鎢等之金屬膜8等，例如藉由CVD法來作堆積，並進行回蝕，藉由此，而在溝5a、5b、5d、5e內形成字元線10a、10b、10d、10e。此時，於溝5c內亦同樣地被形成有假字元線10c。
接著，如圖5中所示一般，以將殘存之金屬膜8上以 及溝5a~5e之內壁作覆蓋的方式，來例如以CVD法而藉由矽氮化膜等而形成未圖示之襯裡膜。在襯裡膜上，堆積矽氧化膜。之後，進行CMP而將表面平坦化，直到襯裡膜露出為止。進而，將露出之襯裡膜除去，並將硬遮罩4以及矽氧化膜一直回蝕至既定之高度為止。藉由此，而形成被帽絕緣膜11所埋入之埋入字元線。帽絕緣膜11，當殘存之硬遮罩4為薄的情況時，係亦能夠以覆蓋硬遮罩4的方式來形成，而在將藉由後續工程所形成之位元線和容量接觸插塞作連接的擴散層之間確保充分之距離。
接著，如圖6中所示一般，使用光微影技術以及乾蝕刻技術而將硬遮罩4之一部分除去，並形成與各位元線接觸區域、在圖7B中係為第3BL接觸區域17c以及第2BL接觸區域17b之上面作連接的位元接觸部。位元接觸部，係作為延伸存在於與字元線10相同之方向(Y方向)上的線狀之開口圖案而被形成。在位元接觸部之圖案和活性區域所相交叉之部分處，半導體基板1之表面(第1部分)係露出。在形成了位元接觸部之後，將N型雜質(砷等)作離子植入，而在矽表面近旁處形成N型雜質擴散層12。所形成之N型雜質擴散層12，係作為電晶體之源極、汲極區域而起作用。之後，例如藉由CVD法，來形成多晶矽膜13、鎢膜14、矽氮化膜15等之層積膜。之後，使用光微影技術以及乾蝕刻技術，而圖案化出延伸存在於與字元線10相交叉之方向(X方向)上的線形狀，而形成位元線16。在露出於位元接觸部內之矽表面部分 處，連接位元線下層之多晶矽膜13和N型雜質擴散層12。在圖6(c)所示之部分處，第2BL16b和N型雜質擴散層12b係被作連接，第3BL16c和N型雜質擴散層12c係被作連接。
接著，如圖7中所示一般，在形成將各位元線16之側面作覆蓋的矽氮化膜18之後，藉由蝕刻來將矽氧化膜之硬遮罩4、墊片氧化膜3以及帽絕緣膜11之一部分除去，並以使帽絕緣膜11之表面成為與半導體基板1之矽表面概略同程度之高度的方式，來進行回蝕。例如使用CVD法來以矽氮化膜等而形成將其之上面作覆蓋之襯裡膜19。
在以將位元線間之空間部作填充的方式而堆積了身為塗布膜之SOD膜20之後，在高溫之水蒸氣(H2O)氛圍中而進行退火處理，來改質為固體之膜。在直到使襯裡膜19之上面露出為止地而進行CMP並作了平坦化之後，作為帽矽氧化膜21，而形成例如藉由CVD法所形成的矽氧化膜，並將SOD膜20之表面作覆蓋。進而，在帽矽氧化膜21之上形成遮罩多晶矽膜22。
接著，如圖8中所示一般，使用光微影技術以及乾蝕刻技術來形成容量接觸孔23。具體而言，係使用光微影技術來圖案化為線狀，而將帽矽氧化膜21、遮罩多晶矽膜22作為容量接觸部硬遮罩。容量接觸部硬遮罩，係作為延伸存在於與假字元線10c相同之方向(Y方向)上並將假字元線10c上開口的線狀之開口圖案而被形成。
使用乾蝕刻技術，而貫通SOD膜20、襯裡膜19地形成容量接觸孔23。在容量接觸孔23和活性區域1A所相交叉之部分處，半導體基板1(第2部分)係露出。接著，例如使用CVD法來形成矽氮化膜，並進行回蝕，而形成氮化膜側壁24。
接著，如圖9中所示一般，在容量接觸孔23之內部，例如使用CVD法而埋入將N型雜質(磷等)作了摻雜的多晶矽。接下來，對於多晶矽進行回蝕，並使多晶矽殘留為不會使容量接觸孔23之內部完全地被填埋之高度，而形成多晶矽插塞25。此時，遮罩多晶矽膜22亦係被除去。藉由被摻雜於多晶矽25中之N型雜質，在容量接觸區域27a、27b、27c表面近旁處，係被形成有N型雜質擴散層26a、26b、26c。所形成之N型雜質擴散層26a、26b、26c，係作為電晶體之源極、汲極區域而起作用。
接著，如圖10中所示一般，以將容量接觸孔內之殘餘的多晶矽插塞25作覆蓋的方式，而形成矽氮化膜28。
接著，如圖11中所示一般，對於矽氮化膜28進行回蝕，而形成氮化膜側壁28S。之後，將此氮化膜側壁28S作為遮罩，而對於多晶矽插塞25進行乾蝕刻。藉由此，係能夠將被與第2容量接觸區域27b作了連接的第2容量接觸插塞25b和被與第3容量接觸區域27c作了連接的第3容量接觸插塞25c，在X方向上作分離。另外，在此狀態下，各多晶矽插塞25，在氮化膜側壁28S下係於位元 線16上而在Y方向上相連接。在第2容量接觸插塞25b和第3容量接觸插塞25c之間，假字元線10c之帽絕緣膜11係露出。直到圖11之工程為止，係與在圖18中所示之先前技術例之半導體裝置500的製造工程相同。
於此，在本實施形態例中，係如圖12中所示一般，將假字元線10c上部之帽絕緣膜11使用乾蝕刻法來作蝕刻並除去。此時，係亦可同時地將閘極絕緣膜6之一部分除去。在圖12(c)、(d)中，係對於亦將閘極絕緣膜6之一部分同時地作了除去的狀態作展示。
接著，如圖13中所示一般，將假字元線10c內部之阻障膜7、金屬膜8浸漬在包含有過氧化氫水、螯合劑、氫氧化鹼、碘化合物之蝕刻溶液中以將其除去。由於係浸漬在蝕刻溶液中而進行除去，因此，如圖13(b)中所示一般，亦能夠將位元線16下方之假字元線10c內部的阻障膜7、金屬膜8除去。又，此蝕刻溶液由於係並不會蝕刻多晶矽，因此多晶矽插塞25係並不會被蝕刻。進而將閘極絕緣膜6浸漬於氟酸溶液中而除去。由於係浸漬在氟酸溶液中而進行除去，因此，如圖13(b)中所示一般，位元線16下方之元件分離區域2的矽氧化膜2b亦會被除去。藉由此，存在有假字元線10c之溝(5c)係成為使半導體基板1露出之擴散層分離溝29。此時，在元件分離區域2處之擴散層分離溝29的寬幅，係成為較在活性區域處的寬幅而更廣。另外，閘極絕緣膜6以及元件分離區域2之矽氧化膜2b的除去，係並非為必要，而亦可使其 殘留。於此情況，在元件分離區域2處之擴散層分離溝29的寬幅，係成為與在活性區域處的寬幅相同。
接著，如圖14中所示一般，藉由矽氮化膜等來將擴散層分離溝29作埋入，並以覆蓋側壁矽氮化膜28S、多晶矽插塞25a、25b、25c的方式，來形成擴散層分離絕緣膜30。藉由以矽氮化膜來將擴散層分離溝29作埋入，在元件分離區域2處，身為元件分離絕緣膜之矽氧化膜2b係藉由身為矽氮化膜之擴散層分離絕緣膜30而被作分斷。
接著，如圖15中所示一般，將擴散層分離絕緣膜30、側壁矽氮化膜28S藉由CMP來進行研磨而將其平坦化，直到位元線16上之帽絕緣膜15的上面露出為止。藉由此，多晶矽插塞25係藉由位元線16而在Y方向上被作分離。之後，對於多晶矽插塞25進行回蝕，而藉由殘留於容量接觸孔23內之下部處的多晶矽來完成容量接觸插塞25a、25b、25c。
接著，如圖16中所示一般，在容量接觸孔內之並未被埋入有容量接觸插塞25的部份處，使用CVD法來將氮化鈦等之阻障膜31、鎢等之金屬膜32等的配線材料層作埋入。接著，使用光微影技術以及乾蝕刻技術來形成容量接觸墊片33。亦可在容量接觸插塞25之上面處形成鈷矽化物等之矽化物膜，而降低其與容量接觸墊片33之間的接觸阻抗。
之後，如圖1中所示一般，以將容量接觸墊片33上 作覆蓋的方式，而使用矽氮化膜來形成擋止膜34。在容量接觸墊片33上，藉由氮化鈦等而形成電容器元件之下部電極35。之後，在以覆蓋下部電極35之表面的方式來形成了容量絕緣膜36之後，藉由氮化鈦等而形成電容器元件之上部電極37。之後，雖並未圖示，但是係藉由反覆進行配線形成工程來形成多層配線，而形成半導體裝置100。
於上述半導體裝置之製造方法的實施例中，係成為將第1活性區域1Aa以及第2活性區域1Ab之元件分離，並非如同先前技術一般地藉由以假字元線10c所致之場屏蔽來進行而是藉由被埋設在擴散層分離溝29中之擴散層分離絕緣膜30來進行之構造。因此，就算是微細化更為進展而節距變窄，亦能夠進行充分的元件分離，並難以發生PCBH不良之增加的問題，而能夠將良率提昇。
另外，在本實施形態例中，容量接觸插塞25之回蝕(圖15)以及其後之接觸墊片33之形成，係並非為絕對必要。在本發明中，被形成在1個的接觸孔23內之接觸插塞，亦即是隔著擴散層分離絕緣膜30而在X方向上相對峙之2個的容量接觸插塞(在圖中，係為25b和25c)，由於係能夠利用容量接觸部硬遮罩之傾斜面，而將上面之中心間距離形成為較下面之中心間距離而更廣，因此，就算是在容量接觸插塞上而形成電容器之下部電極，亦能夠充分地確保電容器間之間隔。
(實施形態例2)
圖17，係為對於由本發明之理想實施形態所致之半導體裝置200的製造工程之途中作展示者，(a)係為模式性平面圖，(b)係為(a)之Y1-Y1’剖面圖，(c)係為(a)之X1-X1’剖面圖，(d)係為(a)之X2-X2’剖面圖。
若是參考圖17，則在半導體基板1處，係被設置有兼作為電晶體之閘極電極的字元線10a、10b、10d、10e。此時，係同時地亦被設置有擴散層分離用之溝29’，相較於實施形態例1之溝29(虛線部)，係成為被挖下至至少與延伸存在於X’方向上之元件分離區域2相同或者是較其而更深的位置處之構造。具體而言，係相較於實施形態例1之溝29底部而更挖深了深度T1程度。擴散層分離用之溝29’的雕刻深度T1，係以100nm~160nm之範圍為理想，在本實施形態例中，係設為T1=150nm。溝29’之內部，係被埋設有矽氮化膜等之擴散層分離絕緣膜30。
具體而言，係一直實施至實施形態例1之圖13的工程為止，之後，對於露出有半導體基板1之擴散層分離溝29，使用乾蝕刻法而對於半導體基板1進行深度T1=150nm左右之蝕刻。擴散層分離用之溝29’的蝕刻深度T1，係以100nm~160nm之範圍為理想。於此，雖係針對與元件分離區域2相接之半導體基板1的一部分成為較擴散層分離溝29’之底部更高而在擴散層分離溝29之底部的位置處有所殘留的狀態作展示，但是，亦可進行將等向性 略微加強之蝕刻，來將在元件分離區域處之底部和在活性區域處之底部設為略相連續。
後續之工程，係與實施形態例1之圖14~圖16相同。
在本實施形態例之半導體裝置200中，係形成有相較於實施形態例1而被挖下至更深之位置處的擴散層分離溝29’。因此，就算是相較於實施形態例1而微細化更為進展且節距變窄，亦能夠進行充分的元件分離，並難以發生PCBH不良之增加的問題，而能夠將良率提昇。
1‧‧‧半導體基板
10a、10b、10d‧‧‧字元線
25a~25c‧‧‧容量接觸插塞
26a~26c‧‧‧N型雜質擴散層
27a~27c‧‧‧容量接觸區域
29‧‧‧擴散層分離溝
30‧‧‧擴散層分離絕緣膜
31‧‧‧阻障膜
32‧‧‧金屬膜
33‧‧‧電容接觸墊片

Claims (19)

  1. 一種半導體裝置，其特徵為，係具備有：延伸存在於半導體基板上之第1方向上的複數之元件分離區域；和被包夾於前述元件分離區域間，並延伸存在於前述第1方向上之活性區域；和延伸存在於與前述第1方向相交叉之第2方向上並以既定之間隔而被作配置之複數之溝；和被埋入至前述溝之中的分別於中間隔著1根的溝而相鄰接之2個的溝內之埋入字元線對；和延伸存在於與前述第1以及第2方向相異之第3方向上，並被與前述埋入字元線對間之活性區域作連接之位元線；和對於前述位元線之被作連接的活性區域而經由前述埋入字元線對之各者來與相對向之活性區域作連接之接觸部；和被埋入至前述埋入字元線對之間的前述溝內，並且將該溝之兩側的前述接觸部以及前述接觸部之被作了連接的前述活性區域之擴散層作絕緣分離之擴散層分離絕緣膜。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中，前述溝，係使在前述元件分離區域處之深度成為較在前述活性區域處之深度而更深。
  3. 如申請專利範圍第1項所記載之半導體裝置，其中，至少在前述活性區域處，被埋入有前述擴散層分離絕 緣膜之溝的深度，係相較於被埋入有前述埋入字元線之溝而更增深100nm~160nm之範圍。
  4. 如申請專利範圍第3項所記載之半導體裝置，其中，被埋入有前述擴散層分離絕緣膜之溝的在前述活性區域處之深度，係與被埋入有前述擴散層分離絕緣膜之溝的在前述元件分離區域處之深度略相等。
  5. 如申請專利範圍第1項所記載之半導體裝置，其中，被埋入有前述擴散層分離絕緣膜之溝，其之寬幅，相較於在前述活性區域處，在前述元件分離區域處係為更廣。
  6. 如申請專利範圍第1項所記載之半導體裝置，其中，在埋入有前述擴散層分離絕緣膜之溝中，前述元件分離區域係包含有矽氧化膜，前述矽氧化膜係藉由前述擴散層分離絕緣膜而被作分斷。
  7. 如申請專利範圍第6項所記載之半導體裝置，其中，前述擴散層分離絕緣膜係包含矽氮化膜。
  8. 如申請專利範圍第1~7項中之任一項所記載之半導體裝置，其中，隔著前述擴散層分離絕緣膜而在前述第3方向上相互對峙之2個的前述接觸部，其之上面的中心間距離係較下面的中心間距離而更廣。
  9. 如申請專利範圍第8項所記載之半導體裝置，其中，在前述接觸部之上面，係具備有容量接觸墊片，進而，係具備有電容器，該電容器，係具備與前述容量接觸墊片相連接之下部電極、和隔著容量絕緣膜而與前述下部 電極相對向之上部電極。
  10. 一種半導體裝置之製造方法，其特徵為，具備有：在半導體基板上，形成延伸存在於第1方向上之元件分離區域，並規劃出在前述元件分離區域間而延伸存在於前述1方向上之活性區域之工程；和將延伸存在於與前述第1方向相交叉之第2方向上之相鄰接的2根一對之字元線溝、和位於前述一對之字元線溝間的擴散層分離溝，作為較前述元件分離區域而更淺之複數之溝來空出有既定之間隔地而形成於前述半導體基板上，並將前述活性區域分割成被前述2根之字元線溝所包夾之第1部分和被前述字元線溝與擴散層分離溝所包夾之第2部分之工程；和在前述複數之溝內隔著閘極絕緣膜而埋設第1導電材料之工程；和將前述第1導電材料一直回蝕至較前述半導體基板表面而更低的位置處，而形成2根一對的字元線和前述一對的字元線間之假字元線之工程；和形成將前述字元線以及假字元線上之前述溝作埋入之絕緣膜之工程；和在前述絕緣膜上，形成被與前述第1部分相連接並延伸存在於與前述第1以及第2方向相異之第3方向上且具有上部絕緣膜之位元線之工程；和形成在前述2根一對的字元線上而延伸存在於前述第 2方向上之遮罩圖案，而使前述假字元線之兩側的前述第2部分之活性區域露出，並開口被規劃於前述位元線間和前述遮罩圖案間之接觸孔之工程；和以將前述接觸孔作填埋而直到較前述遮罩圖案之上部更低之位置為止的方式來埋設第2導電材料之工程；和在前述遮罩圖案之側壁處形成側壁，並使前述假字元線上之前述第2導電材料之上面露出而開口之工程；和將前述側壁作為遮罩而對於前述第2導電材料進行蝕刻並使前述假字元線上部之作了埋入的絕緣膜露出之工程；和藉由乾蝕刻而將前述絕緣膜除去，並更進而將露出了的前述第1導電材料藉由濕蝕刻而除去以形成擴散層分離溝之工程；和將前述擴散層分離溝作填埋並於全面上形成擴散層分離絕緣膜之工程；和以使前述遮罩圖案以及前述第2導電材料露出的方式而對於前述擴散層絕緣膜進行回蝕，之後對於前述第2導電材料進行回蝕直到成為前述位元線之上部絕緣膜高度以下為止，而在前述接觸孔內形成藉由前述擴散層分離絕緣膜而作了絕緣分離的由前述第2導電材料所成之接觸插塞之工程。
  11. 如申請專利範圍第10項所記載之半導體裝置之製造方法，其中，前述擴散層分離溝，係將前述假閘極溝底之前述元件分離區域的絕緣膜之一部分作除去而形成 之。
  12. 如申請專利範圍第10項所記載之半導體裝置之製造方法，其中，前述擴散層分離溝，係對於前述假閘極溝之底部的半導體基板更進而進行蝕刻而形成之。
  13. 如申請專利範圍第12項所記載之半導體裝置之製造方法，其中，前述擴散層分離溝，係以成為相較於前述字元線溝而更作100nm~160nm之範圍內之增深的方式，而被作蝕刻。
  14. 如申請專利範圍第10項所記載之半導體裝置之製造方法，其中，前述擴散層分離絕緣膜係包含矽氮化膜。
  15. 如申請專利範圍第10項所記載之半導體裝置之製造方法，其中，前述遮罩圖案，係使前述接觸孔被形成為在前述第3方向上而從底部起朝向上部作擴廣之傾斜形狀。
  16. 如申請專利範圍第10項所記載之半導體裝置之製造方法，其中，前述第3方向，係為與前述第2方向相正交之方向。
  17. 如申請專利範圍第10~16項中之任一項所記載之半導體裝置之製造方法，其中，在前述形成接觸插塞之工程中，係將前述擴散層分離絕緣膜、前述遮罩圖案以及前述第2導電材料一直回蝕至前述位元線之上部絕緣膜高度為止。
  18. 如申請專利範圍第17項所記載之半導體裝置之 製造方法，其中，係更進而具備有：對於藉由前述擴散層分離絕緣膜而被作了分離的接觸插塞上面更進而作回蝕而使其成為較前述位元線上之絕緣膜以及前述遮罩圖案上面而更低之工程；和於全面上成膜第3導電材料，並將該第3導電材料在前述位元線上而於第2方向上作分割，以形成在前述遮罩圖案上或者是前述擴散層分離絕緣膜上而作一部分延伸存在之接觸墊片之工程。
  19. 如申請專利範圍第18項所記載之半導體裝置之製造方法，其中，係更進而具備有：形成具備被與前述接觸墊片作連接之下部電極和相對於前述下部電極而隔著容量絕緣膜相對向之上部電極的電容器之工程。
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