KR20230006736A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들, 상기 활성 영역들 상에서 제1 방향으로 연장되는 워드 라인들, 상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 복수의 제1 불순물 영역들과 연결되는 비트 라인들을 포함하는 반도체 메모리 소자가 제공된다. 반도체 메모리 소자는 상기 비트 라인들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 제1 콘택 플러그들 및 상기 제1 콘택 플러그들 각각 상에 제공되는 랜딩 패드들 및, 상기 랜딩 패드들 사이를 채우는 갭필 구조체를 포함하고, 상기 갭필 구조체의 상면은 상기 랜딩 패드들의 상면들 보다 높다.
Description
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 메모리 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업의 고도로 발전함에 따라, 반도체 메모리 소자의 고집적화 경향이 심화되고 있다. 반도체 메모리 소자의 고집적화를 위하여, 반도체 메모리 소자의 패턴들의 선폭이 점점 감소되고 있다. 특히, 디램(DRAM)과 같은 반도체 메모리 소자의 디자인 룰 감소에 따라 커패시터 하부 전극의 산화로 인한 정전용량의 최대값과 최소값의 차이가 더욱 커지고 있다. 따라서, 정전용량 차이를 개선할 수 있는 반도체 메모리 소자의 구조 및 방법에 대한 필요성이 커지고 있다.
본 발명의 목적은 하부 전극이 인접 랜딩 패드와 의도하지 않게 전기적으로 연결되는 것을 방지할 수 있는 반도체 메모리 소자 및 그의 제조 방법을 제공함에 있다.
본 발명의 목적은 신뢰성을 향상시킬 수 있는 반도체 메모리 소자 및 그의 제조 방법을 제공함에 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들; 상기 활성 영역들 상에서 제1 방향으로 연장되는 워드 라인들; 상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 복수의 제1 불순물 영역들과 연결되는 비트 라인들; 상기 비트 라인들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 제1 콘택 플러그들; 및 상기 제1 콘택 플러그들 각각 상에 제공되는 랜딩 패드들; 상기 랜딩 패드들 사이를 채우는 갭필 구조체를 포함하고, 상기 갭필 구조체의 상면은 상기 랜딩 패드들의 상면들 보다 높을 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들; 상기 활성 영역들 상에서 제1 방향으로 연장되는 워드 라인들; 상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 복수의 제1 불순물 영역들과 연결되는 비트 라인들; 상기 비트 라인들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 제1 콘택 플러그들; 상기 제1 콘택 플러그들 각각 상에 제공되는 랜딩 패드들; 및 상기 랜딩 패드들 사이를 채우는 갭필 구조체를 포함하고, 상기 갭필 구조체는 상기 랜딩 패드들 사이의 제1 부분 및 상기 랜딩 패드들 의 상면으로부터 돌출된 제2 부분을 포함하고, 상기 제1 부분은 그 상부에서 하부로 갈수록 폭이 줄어들고, 상기 제2 부분은 그 하부에서 상부로 갈수록 폭이 줄어들 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 기판의 상부에 매립되고 제1 방향으로 연장되는 워드 라인들; 소자 분리막에 의하여 상기 기판의 상부에 정의되고 상기 워드 라인들을 사이에 두고 분리된 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들; 상기 기판 상에서 상기 제 1 방향과 교차하는 제 2 방향으로 연장되고 상기 제1 불순물 영역들과 연결되는 비트 라인들; 상기 제 2 불순물 영역들에 연결되는 제1 콘택 플러그들; 상기 제1 불순물 영역들과 상기 비트 라인들을 연결하는 제2 콘택 플러그들; 상기 제1 콘택 플러그들 상의 랜딩 패드들; 상기 랜딩 패드들 사이를 채우는 갭필 구조체; 상기 제1 콘택 플러그들 및 상기 랜딩 패드들을 통하여 상기 제 2 불순물 영역들에 연결되는 커패시터를 포함하고, 상기 커패시터는 하부 전극들, 유전막 및 상부 전극을 포함하고, 상기 비트 라인들 각각은 반도체 패턴, 오믹 패턴, 및 금속 함유 패턴을 포함하고, 상기 갭필 구조체의 상면은 상기 랜딩 패드들의 상면들 보다 높을 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 기판에 소자 분리막을 형성하여 활성 영역들을 정의하는 것; 상기 활성 영역들과 교차하는 워드 라인들을 형성하는 것; 상기 워드 라인들 상에 비트 라인들을 형성하는 것; 상기 비트 라인들 사이에 상기 활성 영역들과 연결되는 제1 콘택들을 형성하는 것; 상기 제1 콘택들 상에 랜딩 패드들을 형성하는 것; 상기 랜딩 패드들 사이를 채우는 갭필 구조체를 형성하는 것; 상기 갭필 구조체 및 상기 랜딩 패드들을 덮는 몰드막을 형성하는 것; 상기 몰드막을 관통하는 전극홀들을 형성하는 것; 및 상기 전극홀들 내에 하부 전극들을 형성하는 것을 포함하고, 상기 갭필 구조체를 형성하는 것은: 상기 랜딩 패드들 사이를 채우는 제1 막을 형성하는 것; 상기 랜딩 패드들을 노출하도록 평탄화 공정을 수행하여 상기 제1 막으로부터 상기 갭필 구조체의 제1 부분을 형성하는 것; 상기 제1 부분을 씨드로 선택적 증착 공정을 통하여 상기 갭필 구조체의 제2 부분을 형성하는 것을 포함하고, 상기 전극홀들은 상기 갭필 구조체의 상기 제2 부분을 노출할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 기판에 소자 분리막을 형성하여 활성 영역들을 정의하는 것; 상기 활성 영역들과 교차하는 워드 라인들을 형성하는 것; 상기 워드 라인들 상에 비트 라인들을 형성하는 것; 상기 비트 라인들 사이에 상기 활성 영역들과 연결되는 제1 콘택들을 형성하는 것; 상리 제1 콘택들 및 상기 비트 라인들을 덮는 랜딩 패드막을 형성하는 것; 상기 랜딩 패드막 상에 마스크 패턴들을 형성하는 것; 상기 마스크 패턴들을 이용하여 상기 랜딩 패드막을 패터닝하여 랜딩 패드들을 형성하는 것; 상기 랜딩 패드들 사이를 채우는 갭필 구조체를 형성하는 것; 및 상기 마스크 패턴들을 제거하는 것을 포함하고, 상기 갭필 구조체를 형성하는 것은 상기 랜딩 패드들 사이를 채우는 제1 막을 형성하는 것을 포함하고, 상기 제1 막의 상면은 상기 랜딩 패드들의 상면 보다 높게 형성되고, 상기 마스크 패턴들의 제거 시에, 상기 제1 막의 일부가 함께 제거될 수 있다.
본 발명에 의하면, 하부 전극이 인접 랜딩 패드와 의도하지 않게 전기적으로 연결되는 것을 방지할 수 있다. 본 발명에 의하면, 반도체 메모리 소자의 누설 전류를 낮추고 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 평면도이다.
도 2는 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도이다.
도 3은 도 2의 Q영역의 확대도이다.
도 4 내지 도 17은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 도시한 것으로서, 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도들이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 단면도로, 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도이다.
도 19는 도 18의 R영역의 확대도이다.
도 20 내지 도 24는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 도시한 것으로서, 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도들이다.
도 2는 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도이다.
도 3은 도 2의 Q영역의 확대도이다.
도 4 내지 도 17은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 도시한 것으로서, 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도들이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 단면도로, 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도이다.
도 19는 도 18의 R영역의 확대도이다.
도 20 내지 도 24는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 도시한 것으로서, 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도들이다.
이하, 본 발명에 따른 반도체 메모리 소자 및 그의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자(1000)를 도시한 평면도이다. 도 2는 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도이다. 도 3은 도 2의 Q영역의 확대도이다.
도 1 및 도 2를 참조하면, 기판(101)에 소자분리 패턴(102)이 배치되어 활성부들(ACT)을 정의할 수 있다. 기판(101)은 단결정 실리콘 기판과 같은 반도체 기판일 수 있다. 활성부들(ACT) 각각은 고립된 형상을 가질 수 있다. 활성부들(ACT)은 각각 평면적으로 제3 방향(D3)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 활성부들(ACT)은 소자분리 패턴(102)에 의해 둘러싸인 기판(101)의 일부분들에 해당할 수 있다. 활성부들(ACT)은 제3 방향(D3)으로 서로 평행하도록 배열될 수 있고, 하나의 활성부(ACT)의 단부는 이에 이웃하는 다른 활성부(ACT)의 중심에 인접하도록 배열될 수 있다.
워드 라인들(WL)이 활성부들(ACT)을 가로지를 수 있다. 워드 라인들(WL)은 소자분리 패턴(102) 및 활성부들(ACT)에 형성된 그루브들 내에 각각 배치될 수 있다. 워드 라인들(WL)은 제3 방향(D3)과 교차하는 제1 방향(D1)에 평행할 수 있다. 워드 라인들(WL)은 도전 물질을 포함할 수 있다. 게이트 유전막(107)이 워드 라인(WL)과 그루브의 내면 사이에 배치될 수 있다. 게이트 유전막(107)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 하나의 활성부(ACT)는 한 쌍의 워드 라인들(WL)과 교차할 수 있다.
한 쌍의 워드 라인들(WL) 사이의 각 활성부(ACT) 내에 제1 불순물 영역(112a)이 배치될 수 있고, 각 활성부(ACT)의 양 가장자리 영역들에 한 쌍의 제2 불순물 영역들(112b)이 배치될 수 있다. 제1 및 제2 불순물 영역들(112a, 112b)은 예를 들면 N형의 불순물이 도핑된 영역들일 수 있다. 제1 불순물 영역(112a)은 공통 드레인 영역에 해당될 수 있고, 제2 불순물 영역들(112b)은 소오스 영역에 해당될 수 있다. 각 워드 라인(WL) 및 이에 인접한 제1 및 제2 불순물 영역들(112a, 112b)은 트랜지스터를 구성할 수 있다.
워드 라인들(WL)의 상부면은 활성부들(ACT)의 상부면 보다 낮을 수 있다. 워드 라인 캐핑 패턴(110)이 각 워드 라인(WL) 상에 배치될 수 있다. 워드 라인 캐핑 패턴들(110)은 워드 라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있고, 워드 라인들(WL)의 상부면을 덮을 수 있다. 워드 라인 캐핑 패턴(110)은 예를 들면 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
기판(101) 상에는 층간 절연 패턴(105)이 배치될 수 있다. 층간 절연 패턴(105)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막일 수 있다. 층간 절연 패턴(105)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 층간 절연 패턴(105)은 인접하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮을 수 있다.
기판(101), 소자분리 패턴(102) 및 워드 라인 캐핑 패턴(110)의 상부들이 일부 리세스되어 형성된 제1 리세스 영역들(R1)이 제공될 수 있다. 비트 라인들(BL)이 층간 절연 패턴(105) 상에 배치될 수 있다. 비트 라인들(BL)은 워드 라인 캐핑 패턴들(110) 및 워드 라인들(WL)을 가로지를 수 있다. 도 1에 개시된 바와 같이, 비트 라인들(BL)은 제1 및 제3 방향들(D1, D3)과 교차하는 제2 방향(D2)으로 연장되며 복수의 제1 불순물 영역들(112a)과 연결될 수 있다. 비트 라인들(BL)은 차례로 적층된 반도체 패턴(130), 오믹 패턴(131), 및 금속 함유 패턴(132)을 포함할 수 있다. 반도체 패턴(130)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 오믹 패턴(131)은 금속실리사이드를 포함할 수 있다. 금속 함유 패턴(132)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 비트 라인들(BL)의 구성 층들 및 물질들은 이에 한정되지 않는다. 비트 라인들(BL) 상에는 각각 비트 라인 캐핑 패턴들(137)이 배치될 수 있다. 비트 라인 캐핑 패턴들(137)은 실리콘질화막과 같은 절연 물질을 포함할 수 있다.
비트 라인들(BL)과 교차하는 제1 리세스 영역들(R1) 내에 제1 콘택 플러그들(DC)이 배치될 수 있다. 제1 콘택 플러그들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제1 콘택 플러그들(DC) 각각은 제1 불순물 영역들(112a) 각각과 전기적으로 연결될 수 있다. 비트 라인들(BL) 각각은 제1 콘택 플러그들(DC)에 의하여 복수의 제1 불순물 영역들(112a)과 전기적으로 연결될 수 있다.
매립 절연 패턴(141)은 제1 콘택 플러그(DC)이 배치되지 않는 제1 리세스 영역(R1)을 채울 수 있다. 매립 절연 패턴(141)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다.
인접한 한 쌍의 비트 라인들(BL) 사이에 제2 콘택 플러그들(BC)이 배치될 수 있다. 도 1에 도시된 것과 같이, 복수개의 제2 콘택 플러그들(BC)은 2차원 적으로 서로 이격되어 배치될 수 있다. 제2 콘택 플러그들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 또는 금속 물질을 포함할 수 있다.
비트 라인들(BL)의 측벽들 상에 차례로 제1 스페이서(121), 제2 스페이서(123), 및 제3 스페이서(125)가 제공될 수 있다. 제1 내지 제3 스페이서들(121, 123, 125)은 비트 라인들(BL)과 제2 콘택 플러그들(BC) 사이에 제공될 수 있다. 제1 스페이서(121)는 비트 라인(BL)의 측벽과 비트 라인 캐핑 패턴(137)의 측벽을 덮을 수 있다. 제1 스페이서(121)는 제1 콘택 플러그(DC)의 측벽, 그리고 제1 리세스 영역(R1)의 측벽과 바닥을 덮도록 연장될 수 있다. 제3 스페이서(125)는 제2 콘택 플러그들(BC)의 측벽을 덮을 수 있다. 제3 스페이서(125)의 하부는 층간 절연 패턴(105)과 접할 수 있다. 제2 스페이서(123)는 제1 스페이서(121)와 제3 스페이서(125) 사이에 제공될 수 있다. 일 예로, 제1 스페이서(121)와 제3 스페이서(125)는 동일 물질을 포함할 수 있고, 제2 스페이서(123)는 이와 다른 물질을 포함할 수 있다. 예를 들면 제1 스페이서(121)와 제3 스페이서(125)는 실리콘 질화물을 포함하고, 제2 스페이서(123)는 실리콘 산화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 이와는 달리, 제2 스페이서(123) 대신 에어갭이 제공될 수 있다.
제2 콘택 플러그들(BC) 상에는 오믹층들(109)이 배치될 수 있다. 오믹층들(109)은 금속실리사이드를 포함할 수 있다. 오믹층들(109), 제1 내지 제3 스페이서들(121, 123, 125), 비트 라인 캐핑 패턴(137)은 확산 방지 패턴(111a)으로 덮일 수 있다. 확산 방지 패턴(111a)은 티타늄질화물, 탄탈륨 질화물과 같은 금속 질화물을 포함할 수 있다. 확산 방지 패턴(111a) 상에는 랜딩 패드들(LP)이 배치될 수 있다. 랜딩 패드들(LP)은 텅스텐과 같은 금속 함유 물질을 포함할 수 있다. 랜딩 패드들(LP) 각각은 제2 콘택 플러그들(BC) 각각과 전기적으로 연결될 수 있다. 랜딩 패드들(LP)의 상부들 각각은 비트 라인 캐핑 패턴들(137)의 상면을 덮을 수 있고, 제2 콘택 플러그(BC)보다 넓은 폭을 가질 수 있다. 랜딩 패드들(LP)의 중심은 도 1에 도시된 것처럼 제2 콘택 플러그들(BC)의 중심으로부터 제1 방향(D1)으로 쉬프트(shift)될 수 있다. 비트 라인들(BL) 각각의 일 부분들은 랜딩 패드들(LP)와 수직적으로 중첩될 수 있다.
랜딩 패드들(LP) 사이를 채우는 갭필 구조체(BS)가 제공될 수 있다. 갭필 구조체(BS)는 랜딩 패드들(LP)의 측벽들 및 비트 라인 캐핑 패턴들(137)의 측벽들에 의하여 정의되는 제2 리세스 영역(R2) 내에 제공될 수 있다. 평면적으로, 갭필 구조체(BS)는 2차원적으로 이격된 랜딩 패드들(LP) 사이를 채우는 형상을 가질 수 있다. 일 예로, 갭필 구조체(BS)는 랜딩 패드들(LP)에 의하여 관통되는 홀들을 포함하는 메쉬(mesh) 형태의 평면 형상을 가질 수 있다. 갭필 구조체(BS)에 대해서는 이하 도 3을 참조하여 보다 상세히 설명된다.
랜딩 패드들(LP) 각각 상에 하부 전극들(BE)이 배치될 수 있다. 일 예로, 하부 전극(BE)은 불순물이 도핑된 폴리실리콘막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 하부 전극(BE)은 원기둥 형태이거나 또는 속이 빈 실린더나 컵 형태를 가질 수 있다.
하부 전극들(BE)의 상면 및 측벽을 덮는 유전막(DL)이 제공될 수 있다. 유전막(DL)은 랜딩 패드들(LP)의 상면 및 갭필 구조체(BS)의 상면 상으로 연장될 수 있다. 유전막(DL)은 상부전극(TE)으로 덮일 수 있다. 유전막(DL)과 하부 전극들(BE) 사이에 계면막이 제공될 수 있으나 이에 한정되지 않는다. 유전막(10)은 하프늄(Hf), 네오븀(Nb), 타이타늄(Ti), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co), 이리듐(Ir), 몰리브덴(Mo), 오스뮴(Os), 레늄(Ra), 로듐(Rh), 루테늄(Ru), 텅스텐(W), 또는 바나듐(V) 중 적어도 하나를 포함하는 금속 산화막일 수 있다.
상부전극(TE)은 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘-게르마늄막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 하부 전극들(BE), 유전막(DL), 및 상부전극(TE)은 커패시터(CAP)를 구성할 수 있다. 이로써, 커패시터(CAP)를 포함하는 반도체 메모리 소자(1000)가 제공될 수 있다.
도 3을 참조하면, 갭필 구조체(BS)의 상면(BT)은 랜딩 패드들(LP)의 상면들(LT) 보다 높을 수 있다. 일 예로, 갭필 구조체(BS)는 랜딩 패드들(LP) 사이를 채우는 제1 부분(BP) 및 랜딩 패드들(LP)의 상면들(LT)로부터 기판(101)과 반대 방향으로 돌출된 제2 부분(TP)를 포함할 수 있다. 일 예로, 갭필 구조체(BS)의 제1 부분(BP)는 서로 인접한 제1 랜딩 패드(LP1)와 제2 랜딩 패드(LP2) 사이의 제2 리세스 영역(R2)을 차례로 덮는 제1 절연막(181) 및 제2 절연막(182)을 포함할 수 있다. 제1 절연막(181)과 제2 절연막(182)은 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 절연막(181)은 실리콘 질화막 또는 실리콘산화질화막 중 하나이고, 제2 절연막(182)은 실리콘 질화막 또는 실리콘산화질화막 중 다른 하나일 수 있다. 이와는 달리, 제1 절연막(181) 및 제2 절연막(182)은 모두 실리콘질화막이나 물성이 서로 다를 수 있다. 일 예로, 제1 절연막(181)은 제2 절연막(182) 보다 단차 도포성이 더 클 수 있다. 제2 절연막(182)은 제1 절연막(181) 보다 밀도가 더 작을 수 있다. 다른 실시예에 있어서, 제1 절연막(181)은 생략되고 제2 절연막(182)이 랜딩 패드들(LP)과 직접 접촉할 수 있다. 랜딩 패드들(LP)의 상면들(LT) 각각은 하부 전극들(BE)의 하면들(CB)과 접할 수 있다.
갭필 구조체(BS)의 제2 부분(TP)은 제1 부분(BP)와 동일한 물질일 수 있다. 일 예로, 갭필 구조체(BS)의 제2 부분(TP)은 실리콘 질화막을 포함할 수 있다. 예를 들어, 갭필 구조체(BS)의 제2 부분(TP)은 갭필 구조체(BS)의 제1 부분(BP) 보다 식각 저항성이 큰 실리콘 질화막을 포함할 수 있다. 갭필 구조체(BS)의 제2 부분(TP)은 갭필 구조체(BS)의 제1 부분(BP) 보다 밀도가 클 수 있다.
이와는 달리, 갭필 구조체(BS)의 제2 부분(TP)은 제1 부분(BP)과 다른 물질의 절연막을 포함할 수 있다. 일 예로, 갭필 구조체(BS)의 제2 부분(TP)은 실리콘 산화질화막, 실리콘탄화질화막, 또는 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 갭필 구조체(BS)의 제2 부분(TP)과 제1 부분(BP) 사이에는 계면이 제공될 수있으나, 이와 달리 제공되지 않을 수 있다. 갭필 구조체(BS)의 제2 부분(TP)의 기판(101)의 상면에 수직한 방향으로의 두께는 제1 부분(BP)의 기판(101)의 상면에 수직한 방향으로의 두께 보다 작을 수 있다. 일 예로, 갭필 구조체(BS)의 제2 부분(TP)의 두께는 제1 부분(BP)의 두께의 약 10%보다 크고 50% 보다 작을 수 있다.
갭필 구조체(BS)의 제2 부분(TP)은 하부 전극(BE)과 연결되는 제1 측벽(SD1) 및 제1 측벽(SD1)의 반대면인 제2 측벽(SD2)을 포함할 수 있다. 제1 측벽(SD1)은 오목하게 함몰된 영역인 제3 리세스 영역(R3)을 포함할 수 있다. 하부 전극(BE)의 하부는 제3 리세스 영역(R3)에서 제1 측벽(SD1)과 접할 수 있다. 보다 상세하게, 하부 전극(BE)의 하부의 일 측벽인 제3 측벽(SD3)은 제3 리세스 영역(R3)을 따라 볼록하게 라운드되고 제1 측벽(SD1)과 접할 수 있다. 제3 측벽(SD3)의 반대면인 제4 측벽(SD4)은 제1 랜딩 패드(LP1)의 상면(LT)과 연결되고, 제3 측벽(SD3)과는 달리 갭필 구조체(BS)의 제2 부분(TP)과 연결되지 않을 수 있다.
하부 전극(BE)의 제4 측벽(SD4)은 랜딩 패드(LP)의 상면(LT)과 제2 경사각(θ2)을 갖고, 하부 전극(BE)의 제3 측벽(SD3)은 랜딩 패드(LP)의 상면(LT)과 제2 경사각(θ2) 보다 작은 제1 경사각(θ1)을 가질 수 있다. 갭필 구조체(BS)의 제1 부분(BP)은 그 상부에서 하부로 갈수록 폭이 줄어들고, 갭필 구조체(BS)의 제2 부분(TP)은 그 하부에서 상부로 갈수록 폭이 줄어들 수 있다. 갭필 구조체(BS)의 제2 부분(TP)의 하부 폭은 제1 부분(BP)의 상부 폭 보다 클 수 있다. 갭필 구조체(BS)의 제2 부분(TP)은 인접한 제2 랜딩 패드(LP2)의 상면 상으로 연장되는 돌출부(TPA)를 포함할 수 있다. 이하 제조 방법에서 설명되는 것과 같이, 갭필 구조체(BS)의 제2 부분(TP)은 제1 부분(BP)을 시드(seed)로 선택적 성장 및/또는 선택적 증착으로 형성되므로 그 단면이 반원 형상을 가질 수 있다.
도 2 및 도 3에 도시된 것과 같이, 하부 전극들(BE) 각각의 중심축은 기판(101)의 상면에 수직한 방향과 평행하지 않을 수 있다. 이는 하부 전극(BE)의 몰드가 되는 전극홀들(EH, 도 14참조)의 형성 시 전극홀들(EH)의 높은 종횡비(aspect ratio)에 기인할 수 있다. 또한, 하부 전극(BE)의 하부는 공정 조건에 따른 오정렬에 의하여 랜딩 패드(LP)의 상면(LT)의 중심으로부터 이격되어 도시된 것과 같이 갭필 구조체(BS)의 일부를 덮을 수 있다. 이와 같은 경우, 갭필 구조체(BS)가 제2 부분(TP)를 포함하지 않는다면, 갭필 구조체(BS)와 연결되는 하부 전극(BE)의 제3 측벽(SD3a)과 갭필 구조체(BS)가 접하는 제2 지점(PL2)은 인접한 제2 랜딩 패드(LP2)와의 이격 거리(d2)가 본 발명의 실시예들보다 작을 수 있다. 이에 따라, 제1 랜딩 패드(LP1)와 연결되는 하부 전극(BE)과, 이에 인접하는 제2 랜딩 패드(LP2) 사이의 누설 전류가 증가하거나 이들이 전기적으로 연결되는 문제가 발생될 수 있다. 본 발명의 실시예에 따르면, 갭필 구조체(BS)의 제2 부분(TP)은 하부 전극(BE)의 몰드가 되는 전극홀들(EH, 도 14참조)의 형성 시에 갭필 구조체(BS)의 과식각을 방지하여 하부 전극(BE)의 오정렬 시에도 하부 전극(BE)과 이에 인접한 제2 랜딩 패드(LP2) 사이의 이격 거리(d1)를 유지할 수 있다. 즉, 제2 랜딩 패드(LP2)로부터 하부 전극(BE)의 하면(CB)과 갭필 구조체(BS)가 접하는 제1 지점(PL1) 사이의 이격 거리(d1)는 갭필 구조체(BS)의 제2 부분(TP)이 없는 경우의 이격 거리(d2) 보다 늘어날 수 있다. 이에 따라, 제1 랜딩 패드(LP1)와 연결되는 하부 전극(BE)과, 이에 인접하는 제2 랜딩 패드(LP2) 사이의 전기적인 연결, 즉, 브릿지 현상을 방지할 수 있다.
도 4 내지 도 17은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 도시한 것으로서, 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도들이다.
도 1 및 도 4를 참조하면, 기판(101)에 소자분리 패턴(102)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 일 예로, 기판(101)에 그루부들을 형성할 수 있으며, 그루브들을 절연물로 채워 소자분리 패턴(102)을 형성할 수 있다. 활성부들(ACT) 및 소자분리 패턴(102)을 식각하여, 트렌치들을 형성할 수 있다. 트렌치들 안에 각각 워드 라인들(WL)을 형성할 수 있다. 한 쌍의 워드 라인들(WL)이 각 활성부들(ACT)을 가로지를 수 있다. 워드 라인들(WL)을 형성하기 이전에, 게이트 유전막(107)을 트렌치들 각각의 내면 상에 형성할 수 있다. 게이트 유전막(107)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 기판(101) 상에 도전막을 적층하여 트렌치들을 채우고 에치백 혹은 화학기계적 연마 공정을 진행하여 트렌치들 내에 워드 라인들(WL)을 형성할 수 있다. 워드 라인들(WL)의 상면들은 활성부들(ACT)의 상면들 보다 낮도록 리세스될 수 있다. 기판(101) 상에 예를 들면 실리콘 질화막과 같은 절연막을 형성하여 트렌치들을 채우고 평탄화하여 워드 라인들(WL) 상에 각각 워드 라인 캐핑 패턴들(110)을 형성할 수 있다.
워드 라인 캐핑 패턴들(110)과 소자분리 패턴(102)을 마스크로 사용하여 활성부들(ACT)에 불순물들을 주입할 수 있다. 이에 따라, 활성부들(ACT) 내에 제1 및 제2 불순물 영역들(112a, 112b)을 형성할 수 있다. 제1 및 제2 불순물 영역들(112a, 112b)은 기판(101)과 다른 도전형을 가질 수 있다. 가령, 기판(101)이 P형 도전형을 갖는 경우, 제1 및 제2 불순물 영역들(112a, 112b) 각각은 N형 도전형을 가질 수 있다.
기판(101) 상에 층간 절연 패턴(105)과 제1 마스크 패턴(130a)을 형성할 수 있다. 일 예로, 기판(101) 상에 절연막과 폴리실리콘막을 차례대로 형성할 수 있다. 이 후, 폴리실리콘막을 패터닝하여 제1 마스크 패턴(130a)을 형성할 수 있다. 제1 마스크 패턴(130a)을 식각 마스크로 이용하여 절연막, 소자분리 패턴(102), 기판(101) 및 워드 라인 캐핑 패턴들(110)을 식각하여 제1 리세스 영역들(R1)과 층간 절연 패턴(105)을 형성할 수 있다. 제1 리세스 영역들(R1)은 제1 불순물 영역들(112a)을 노출할 수 있다.
도 1 및 도 5를 참조하면, 제1 리세스 영역들(R1)을 채우는 도전 패턴들(129)을 형성할 수 있다. 일 예로, 도전 패턴들(129)은 폴리실리콘 물질을 포함할 수 있다. 이후 평탄화 공정이 수행될 수 있다.
제1 마스크 패턴(130a)과 도전 패턴들(129) 상에 오믹층(131a), 금속 함유막(132a)과 캐핑막(137a)을 차례로 형성할 수 있다. 오믹층(131a)은 코발트 실리사이드와 같은 금속 실리사이드로 형성될 수 있다. 오믹층(131a)은 제1 마스크 패턴(130a)과 도전 패턴들(129) 상에 금속막을 증착한 후 열처리 공정을 진행하여 형성할 수 있다. 상기 열처리 공정은 금속막을 제1 마스크 패턴(130a) 및 도전 패턴들(129)과 반응시켜 금속 실리사이드를 형성할 수 있다. 미반응된 금속막은 제거될 수 있다. 금속 함유막(132a)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함하는 물질로 형성될 수 있다. 캐핑막(137a)은 실리콘질화막과 같은 절연 물질로 형성될 수 있다.
캐핑막(137a) 상에 후술하는 비트 라인(BL)의 평면 형태를 한정하는 제2 마스크 패턴들(139)을 형성할 수 있다. 제2 마스크 패턴들(139)은 도 1에 도시된 제2 방향(D2)으로 연장될 수 있다. 일 예로, 제2 마스크 패턴들(139)은 비정질 탄소층, 실리콘 질화막, 및 금속막 중 적어도 하나로 형성될 수 있다.
도 1 및 도 6을 참조하면, 제2 마스크 패턴들(139)을 식각 마스크로 이용하는 식각 공정을 진행하여 캐핑막(137a), 금속 함유막(132a), 오믹층(131a), 제1 마스크 패턴(130a), 및 도전 패턴들(129)을 차례대로 식각하여 비트 라인들(BL), 제1 콘택 플러그들(DC) 및 비트 라인 캐핑 패턴들(137)을 형성할 수 있다. 비트 라인들(BL) 각각은 반도체 패턴(130), 오믹 패턴(131)과, 금속 함유 패턴(132)을 포함할 수 있다. 상기 식각 공정은 층간 절연 패턴(105)의 상면과 제1 리세스 영역(R1)의 내측벽 및 바닥면을 일부 노출시킬 수 있다.
도 1 및 도 7을 참조하면, 제2 마스크 패턴들(139)을 제거한 후, 비트 라인들(BL)의 측벽 들 각각 상에 제1 스페이서(121), 제2 스페이서(123) 및 제3 스페이서(125)를 형성할 수 있다. 제1 스페이서(121)는 제1 리세스 영역(R1)의 바닥면과 내측벽을 콘포말하게 덮을 수 있다. 제1 스페이서(121)는 예를 들면 실리콘 질화막일 수 있다. 기판(101) 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 제1 리세스 영역(R1)을 채운 후 이방성 식각하여 제1 리세스 영역(R1) 안에 매립 절연 패턴(141)을 형성할 수 있다. 이후, 제1 스페이서(121)를 덮는 제2 스페이서(123) 및 제3 스페이서(125)를 차례로 형성할 수 있다. 일 예로, 제3 스페이서(125)는 제1 스페이서(121)와 동일한 물질로 형성될 수 있고, 제2 스페이서(123)는 제1 스페이서(121)와 다른 물질로 형성될 수 있다. 제3 스페이서(125)의 형성 이후, 제2 불순물 영역(112b)이 노출될 수 있다.
도 1 및 도 8을 참조하면, 비트 라인들(BL) 사이에 예비 제2 콘택 플러그들(150)이 형성될 수 있다. 예비 제2 콘택 플러그들(150)을 형성하기 이전에, 각 예비 제2 콘택 플러그들(150)이 각 제2 불순물 영역들(112b) 상에 형성되도록, 제2 불순물 영역들(112b) 사이에 펜스 패턴들을 형성할 수 있다. 즉, 예비 제2 콘택 플러그들(150)은 비트 라인들(BL)의 측벽들 및 펜스 패턴들의 측벽들에 의하여 정의되는 공간을 채울 수 있다. 예비 제2 콘택 플러그들(150)을 형성하는 것은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 또는 금속 물질을 포함하는 층을 형성한 후, 에치백 공정을 수행하는 것을 포함할 수 있다. 에치백 공정 중, 제1 내지 제3 스페이서들(121, 123, 125)의 상부들이 함께 제거될 수 있다.
도 1 및 도 9를 참조하면, 예비 제2 콘택 플러그들(150)을 식각하여 제2 콘택 플러그들(BC)이 형성될 수 있다. 제2 콘택 플러그들(BC)의 상면은 금속 함유 패턴(132)과 동일한 레벨일 수 있다. 제2 콘택 플러그들(BC) 각각 상에 오믹층(109)을 형성할 수 있다. 오믹층(109)은 금속실리사이드를 포함할 수 있다. 일 예로, 오믹층(109)은 제2 콘택 플러그들(BC)의 상면 상에 금속막을 증착한 후 열처리 공정을 진행하여 형성할 수 있다.
기판(101) 상에 확산 방지막(111)을 콘포말하게 형성할 수 있다. 확산 방지막(111) 상에 랜딩 패드막(152)을 형성하여 비트 라인 캐핑 패턴들(137) 사이의 공간을 채울 수 있다. 랜딩 패드막(152)은 예를 들면 텅스텐막일 수 있다. 랜딩 패드막(152) 상에 제3 마스크 패턴들(140)을 형성할 수 있다. 제3 마스크 패턴들(140)은 예를 들면 일 예로, 제3 마스크 패턴들(140)은 비정질 탄소층, 실리콘 질화막, 및 금속막 중 적어도 하나로 형성될 수 있다. 제3 마스크 패턴들(140)은 후술하는 랜딩 패드(LP)의 위치를 한정할 수 있다. 제3 마스크 패턴들(140)은 제2 콘택 플러그들(BC)와 수직적으로 중첩되도록 형성될 수 있다.
도 1 및 도 10을 참조하면, 제3 마스크 패턴들(140)을 식각 마스크로 이용하는 이방성 식각 공정을 진행하여 랜딩 패드막(152)의 일부를 제거할 수 있다. 이에 따라, 제2 리세스 영역(R2)에 의하여 서로 분리된 랜딩 패드들(LP)이 형성될 수 있다. 제2 리세스 영역(R2)의 형성 도중, 확산 방지막(111)이 함께 패터닝되어 서로 분리된 확산 방지 패턴들(111a)이 형성될 수 있다. 또한, 제2 리세스 영역(R2)의 형성 도중, 비트 라인 캐핑 패턴들(137)의 상부들 및 제1 내지 제3 스페이서들(121, 123, 125)의 상부들이 함께 제거될 수 있다.
도 1 및 도 11을 참조하면, 제3 마스크 패턴들(140)을 제거한 후, 제2 리세스 영역(R2)을 덮는 제1 막(180)이 형성될 수 있다. 일 예로, 제1 막(180)은 제1 절연막(181) 및 제2 절연막(182)을 포함할 수 있다. 일 예로, 제1 절연막(181)은 실리콘 질화막 또는 실리콘산화질화막 중 하나이고, 제2 절연막(182)은 실리콘 질화막 또는 실리콘산화질화막 중 다른 하나로 형성될 수 있다. 이와는 달리, 제1 절연막(181) 및 제2 절연막(182)은 모두 실리콘질화막이나 물성이 서로 다를 수 있다. 다른 실시예에 있어서, 제1 막(180)은 단일막일 수 있다.
도 1 및 도 12를 참조하면, 평탄화 공정을 수행하여 랜딩 패드들(LP)이 노출될 수 있다. 상기 평탄화 공정은 화학적 기계적 연마 또는 에치백 공정일 수 있다. 상기 평탄화 공정에 의하여 제1 막(180)으로부터 갭필 구조체(BS)의 제1 부분(BP)이 형성될 수 있다. 제1 부분(BP)의 상면은 랜딩 패드들(LP)의 상면과 실질적으로 동일한 레벨일 수 있다.
제1 부분(BP) 상에 갭필 구조체(BS)의 제2 부분(TP)이 형성될 수 있다. 이에 따라, 제1 부분(BP) 및 제2 부분(TP)을 포함하는 갭필 구조체(BS)가 형성될 수 있다. 제2 부분(TP)은 제1 부분(BP)을 시드(seed)로하는 선택적 증착 및/또는 선택적 성장으로 형성될 수 있다. 즉, 제2 부분(TP)은 선택적인 절연막 상의 절연막 증착 공정(selective dielectric on dielectric deposition)으로 형성될 수 있다. 일 예로, 제2 부분(TP)은 원자층 증착 공정(Atomic Layer Deposition)으로 형성될 수 있다. 일 예로, 갭필 구조체(BS)의 제2 부분(TP)은 실리콘 산화질화막, 실리콘탄화질화막, 또는 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 제2 부분(TP)은 랜딩 패드들(LP)에 의하여 공간적 구속 없이 성장될 수 있으므로, 수평 성장(lateral growth) 및 수직 성장(vertical growth)이 동시에 진행되어 단면이 반원 형상을 가질 수 있고, 인접 랜딩 패드들(LP)의 상면 일부를 덮도록 형성될 수 있다. 갭필 구조체(BS)의 제2 부분(TP)은 제1 부분(BP)을 씨드로 형성되므로 제1 부분(BP)과의 얼라인을 위한 별도의 공정 없이 형성될 수 있다.
도 1 및 도 13을 참조하면, 랜딩 패드들(LP) 및 갭필 구조체(BS) 상에 차례로 제1 몰드막(172), 지지막(174) 및 제2 몰드막(176)을 형성할 수 있다. 이하 설명될 도 21과 같이, 식각 정지막이 제1 몰드막(172) 형성 전에 형성할 할 수 있으나, 식각 저지막은 생략될 수 있다. 지지막(174)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 제1 몰드막(172)과 제2 몰드막(176)은 지지막(174)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 제1 몰드막(172)과 제2 몰드막(176)은 실리콘 산화막으로 형성될 수 있다.
도 1 및 도 14를 참조하면, 제2 몰드막(176), 지지막(174), 및 제1 몰드막(172)을 차례대로 패터닝하여 랜딩 패드들(LP)을 노출시키는 전극홀들(EH)을 형성할 수 있다. 전극홀들(EH) 각각은 랜딩패드들(LP) 각각 상에 형성될 수 있다. 전극홀들(EH)의 형성은 이방성 식각 공정을 포함할 수 있다. 전극홀들(EH)은 상대적으로 높은 종횡비에 의하여 그 중심축이 기판(101)의 상면에 수직한 방향과 평행하지 않을 수 있다. 또한, 전극홀들(EH)의 하부는 공정 조건에 따른 오정렬에 의하여 랜딩 패드(LP)의 상면(LT)의 중심으로부터 이격되어 도시된 것과 같이 갭필 구조체(BS)와 오버랩될 수 있다. 이러한 전극홀들(EH)의 형상 및 이 후 전극홀들(EH) 내에 형성되는 하부 전극들(BE)의 형상은 도시된 것에 한정되지 않는다.
전극홀들(EH)의 하부 측벽의 일부는 갭필 구조체(BS), 보다 상세하게는 갭필 구조체(BS)의 제2 부분(TP)의 측벽에 의하여 정의될 수 있다. 즉, 전극홀들(EH)의 형성 시, 갭필 구조체(BS)의 제2 부분(TP)의 일부가 함께 제거되어 갭필 구조체(BS)의 제2 부분(TP)에 제3 리세스 영역들(R3)이 형성될 수 있다. 갭필 구조체(BS)의 제2 부분(TP)은 전극홀들(EH)의 형성을 위한 식각 조건 하에서 제1 몰드막(172) 보다 식각 저항성이 클 수 있다. 그 결과, 도시된 것과 같이 전극홀들(EH)의 하부 측벽의 일부는 볼록하게 라운드된 형상을 가질 수 있다.
도 1 및 도 15를 참조하면, 도전막을 적층하여 전극홀(EH)을 채우고 에치백 공정 또는 화학기계적 연마 공정을 진행하여 제2 몰드막(176) 상의 도전막을 제거하여 전극홀(EH) 안에 하부 전극들(BE)을 형성할 수 있다. 일 예로, 하부 전극들(BE)은 불순물이 도핑된 폴리실리콘막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 하부 전극들(BE)의 하부는 제3 리세스 영역들(R3)을 채우며 갭필 구조체(BS)의 제2 부분(TP)과 연결될 수 있다.
도 1 및 도 16을 참조하면, 제2 몰드막(176) 상에 제3 마스크 패턴(178)을 형성할 수 있다. 제3 마스크 패턴(178)은 복수개의 개구부들(178h)을 가질 수 있다. 개구부(178h)에 의해 인접하는 하부 전극들(BE)의 상면들 및 하부 전극들(BE) 사이의 제2 몰드막(176)이 노출될 수 있다. 제3 마스크 패턴(178)을 식각 마스크로 이용하는 이방성 식각 공정을 진행하여 개구부들(178h)에 의해 노출된 제2 몰드막(176)과 그 아래의 지지막(174)을 제거할 수 있다. 이에 따라, 지지 패턴(174a)이 형성될 수 있고, 개구부(178h) 아래의 제1 몰드막(172)이 노출될 수 있다.
도 1 및 도 17을 참조하면, 제3 마스크 패턴(178)을 제거하여 제2 몰드막(176)을 노출시킬 수 있다. 등방성 식각 공정을 진행하여 제1 몰드막(172)과 제2 몰드막(176)을 모두 제거하여 하부 전극(BE) 및 지지 패턴(174a)을 노출시킬 수 있다. 랜딩 패드들(LP)의 상면 및 갭필 구조체(BS)의 상면도 노출될 수 있다.
도 1 및 도 2를 다시 참조하면, 하부 전극(BE) 및 지지 패턴(174a)을 덮는 유전막(DL)이 형성될 수 있다. 일례로, 유전막(DL)은 지르코늄 산화물(예: ZrOx) 혹은 하프늄 산화물(예: HfOx)을 증착하여 형성할 수 있다. 유전막(DL) 상에 하부 전극들(BE)을 덮는 상부전극(TE)을 형성할 수 있다. 상부전극(TE)은 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘-게르마늄막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 이로써, 하부 전극(BE)과 상부전극(TE), 및 유전막(DL)을 포함하는 커패시터(CAP)가 형성될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 단면도로, 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도이다. 도 19는 도 18의 R영역의 확대도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 1, 도 18 및 도 19를 참조하면, 랜딩 패드들(LP) 사이를 채우는 갭필 구조체(BS)가 제공될 수 있다. 갭필 구조체(BS)는 랜딩 패드들(LP)의 측벽들 및 비트 라인 캐핑 패턴들(137)의 측벽들에 의하여 정의되는 제2 리세스 영역(R2) 내에 제공될 수 있다. 평면적으로, 갭필 구조체(BS)는 2차원적으로 이격된 랜딩 패드들(LP) 사이를 채우는 형상을 가질 수 있다. 랜딩 패드들(LP)의 상면들(LT) 각각은 하부 전극들(BE)의 하면들(CB)과 접할 수 있다.
갭필 구조체(BS)의 상면(BT)은 랜딩 패드들(LP)의 상면들(LT) 보다 높을 수 있다. 일 예로, 갭필 구조체(BS)는 랜딩 패드들(LP) 사이를 채우는 제1 부분(BP) 및 랜딩 패드들(LP)의 상면들(LT)로부터 기판(101)과 반대 방향으로 돌출된 제2 부분(TP)를 포함할 수 있다. 본 실시예에 있어서, 갭필 구조체(BS)의 제1 부분(BP)은 도 2 및 도 3의 실시예와는 달리 단일 절연막일 수 있다. 즉, 제1 부분(BP)은 도 2 및 도 3의 실시예의 제1 절연막(181) 및 제2 절연막(182) 중 하나일 수 있다. 도 2 및 도 3의 실시예도 본 실시예와 같이, 제1 절연막(181) 및 제2 절연막(182) 중 하나만을 포함하는 단일 절연막으로 변경될 수 있다.
갭필 구조체(BS)의 제2 부분(TP)은 제1 부분(BP)와 동일한 물질일 수 있다. 갭필 구조체(BS)의 제2 부분(TP)은 제1 부분(BP)과 함께 형성된 단일 구조(single body)로, 제1 부분(BP)과 제2 부분(TP) 사이에 계면이 제공되지 않을 수 있다.
일 예로, 갭필 구조체(BS)의 제1 부분(BP) 및 제2 부분(TP)은 실리콘 질화막, 실리콘 산화질화막, 및 실리콘탄화질화막 중 하나일 수 있다. 갭필 구조체(BS)의 제2 부분(TP)의 기판(101)의 상면에 수직한 방향으로의 두께는 제1 부분(BP)의 기판(101)의 상면에 수직한 방향으로의 두께 보다 작을 수 있다. 일 예로, 갭필 구조체(BS)의 제2 부분(TP)의 두께는 제1 부분(BP)의 두께의 약 50%보다 크고 100% 보다 작을 수 있다. 갭필 구조체(BS)의 제1 부분(BP)의 상부 폭과 제2 부분(TP)의 하부 폭은 실질적으로 동일할 수 있다.
갭필 구조체(BS)의 제2 부분(TP)은 도 2 및 도 3의 실시예와는 달리 제1 부분(BP)과 함께 증착된 후 패터닝되어 형성될 수 있다. 이에 따라, 갭필 구조체(BS)의 상면(BT)은 도 2 및 도 3의 실시예에 비하여 평평할 수 있다. 그 외의 구성 및 형상은 도 2 및 도 3의 실시예와 실질적으로 동일할 수 있다.
도 20 내지 도 24는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 도시한 것으로서, 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 1 및 도 20을 참조하면, 도 10을 참조하여 설명된 구조의 제2 리세스 영역(R2)을 채우는 제1 막(180)이 형성될 수 있다. 일 예로, 제1 막(180)은 실리콘 질화막 또는 실리콘산화질화막 중 하나일 수 있다. 제1 막(180)은 절연막을 증착한 후, 그 상면이 제3 마스크 패턴들(140)의 상면 보다 낮게될 때까지 에치백 공정을 수행하여 형성될 수 있다. 제1 막(180)의 상면은 랜딩 패드들(LP)의 상면 보다 높게 형성될 수 있다. 일 예로, 제1 막(180)은 약 150℃ 이하에서 진행되는 저온 증착 공정으로 형성될 수 있다.
도 1 및 도 21을 참조하면, 제3 마스크 패턴들(140)이 제거될 수 있다. 제3 마스크 패턴들(140)이 제거되는 동안, 제1 막(180)의 일부가 함께 제거될 수 있다. 그 결과, 제1 막(180)으로부터 제1 부분(BP) 및 제2 부분(TP)을 포함하는 갭필 구조체(BS)가 형성될 수 있다. 제3 마스크 패턴들(140)이 제거 시 제1 막(180)의 일부가 함께 제거되어, 제2 부분(TP)은 그 하부에서 상부로 갈수록 폭이 줄어드는 형상을 갖도록 형성될 수 있다. 갭필 구조체(BS)의 제2 부분(TP)은 제1 부분(BP)과 함께 동일한 층으로부터 형성되므로 제1 부분(BP)과의 얼라인을 위한 별도의 공정 없이 형성될 수 있다. 갭필 구조체(BS)의 제2 부분(TP)은 제3 마스크 패턴들(140)을 몰드로 이용하여 형성되므로 별도의 증착 및 패터닝 공정 없이 형성될 수 있다.
랜딩 패드들(LP) 및 갭필 구조체(BS)를 콘포멀하게 덮는 식각 정지막(191)이 형성될 수 있다. 식각 정지막(191)은 이하 설명될 제1 몰드막(172)과 제2 몰드막(176)과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 예로, 식각 정지막(191)은 도핑되거나 도핑되지 않은 비정질 실리콘, 도핑된 다결정 실리콘, 또는 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 다른 실시예에 있어서, 식각 정지막(191)은 생략될 수 있다. 도 13의 실시예에 있어서도, 식각 정지막(191)이 제1 몰드막(172)의 형성 전에 형성될 수 있다.
도 1 및 도 22를 참조하여, 식각 정지막(191) 상에 차례로 제1 몰드막(172), 지지막(174) 및 제2 몰드막(176)을 형성할 수 있다. 지지막(174)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 제1 몰드막(172)과 제2 몰드막(176)은 지지막(174)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 제1 몰드막(172)과 제2 몰드막(176)은 예를 들면 실리콘 산화막으로 형성될 수 있다.
도 1 및 도 23을 참조하면, 제2 몰드막(176), 지지막(174), 및 제1 몰드막(172)을 차례대로 패터닝하여 랜딩 패드들(LP)을 노출시키는 전극홀들(EH)을 형성할 수 있다. 전극홀들(EH)을 형성하는 공정은 복수 회의 식각 공정을 포함할 수 있다. 일 예로, 전극홀들(EH)을 형성하는 공정은 식각 정지막(191)이 노출될 때까지 수행되는 제1 식각 공정 및 랜딩 패드들(LP)이 노출될 때까지 수행되는 제2 식각 공정을 포함할 수 있다.
전극홀들(EH)의 하부 측벽의 일부는 갭필 구조체(BS), 보다 상세하게는 갭필 구조체(BS)의 제2 부분(TP)의 측벽 및 식각 정지막(191)의 측벽에 의하여 정의될 수 있다. 즉, 전극홀들(EH)의 형성 시, 갭필 구조체(BS)의 제2 부분(TP)의 일부 및 식각 정지막(191)의 일부가 함께 제거되어 갭필 구조체(BS)의 제2 부분(TP)에 제3 리세스 영역들(R3)이 형성될 수 있다.
도 1 및 도 24를 참조하면, 도전막을 적층하여 전극홀(EH)을 채우고 에치백 공정 또는 화학기계적 연마 공정을 진행하여 제2 몰드막(176) 상의 도전막을 제거하고 전극홀(EH) 안에 하부 전극들(BE)을 형성할 수 있다. 일 예로, 하부 전극(BE)은 불순물이 도핑된 폴리실리콘막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 하부 전극들(BE)의 하부는 제3 리세스 영역들(R3)을 채우며 갭필 구조체(BS)의 제2 부분(TP) 및 식각 정지막(191)과 연결될 수 있다.
도 1 및 도 18을 다시 참조하면, 도 16, 도 17 및 도 2를 참조하여 설명된 공정을 통하여 하부 전극(BE)과 상부전극(TE), 및 유전막(DL)을 포함하는 커패시터(CAP)가 형성될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
Claims (20)
- 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들;
상기 활성 영역들 상에서 제1 방향으로 연장되는 워드 라인들;
상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 불순물 영역들과 연결되는 비트 라인들;
상기 비트 라인들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 제1 콘택 플러그들;
상기 제1 콘택 플러그들 각각 상에 제공되는 랜딩 패드들; 및
상기 랜딩 패드들 사이를 채우는 갭필 구조체를 포함하고,
상기 갭필 구조체의 상면은 상기 랜딩 패드들의 상면들 보다 높은 반도체 메모리 소자. - 제 1 항에 있어서,
상기 갭필 구조체는 상기 랜딩 패드들 사이의 제1 부분 및 상기 랜딩 패드들 의 상면으로부터 돌출된 제2 부분을 포함하고,
상기 제2 부분의 상부 폭은 상기 제2 부분의 하부 폭보다 좁은 반도체 메모리 소자. - 제 2 항에 있어서,
상기 제2 부분의 측벽은 오목하게 함몰된 리세스 영역을 포함하는 반도체 메모리 소자. - 제 2 항에 있어서,
상기 랜딩 패드들 각각 상에 제공되는 하부 전극들을 더 포함하고,
상기 하부 전극들의 하부들은 상기 제2 부분의 측벽과 접하는 반도체 메모리 소자. - 제 4 항에 있어서,
상기 제2 부분의 측벽과 접하는 상기 하부 전극들의 하부들의 제1 측벽들은 상기 랜딩 패드들의 상면과 제1 경사각을 갖고,
상기 제2 부분의 측벽과 접하지 않는 상기 하부 전극들의 상기 하부들의 제2 측벽들은 상기 랜딩 패드들의 상면과 제2 경사각을 갖고,
상기 제1 경사각은 상기 제2 경사각보다 작은 반도체 메모리 소자. - 제 2 항에 있어서,
상기 제1 부분은 제1 절연막 및 상기 제1 절연막 상의 제2 절연막을 포함하는 반도체 메모리 소자. - 제 6 항에 있어서,
상기 제2 부분은 제2 절연막을 포함하지 않는 반도체 메모리 소자. - 제 2 항에 있어서,
상기 제2 부분의 하부 폭은 상기 제1 부분의 상부 폭보다 큰 반도체 메모리 소자. - 제 2 항에 있어서,
상기 제2 부분은 상기 랜딩 패드들의 상면 상으로 연장되는 반도체 메모리 소자. - 제 2 항에 있어서,
상기 제2 부분은 상기 제1 부분보다 밀도가 큰 반도체 메모리 소자. - 제 2 항에 있어서,
상기 제2 부분과 상기 제1 부분은 동일 물질을 포함하고,
상기 제2 부분과 상기 제1 부분 사이에 계면이 제공되지 않는 반도체 메모리 소자. - 제 2 항에 있어서,
상기 제2 부분의 하부 폭과 상기 제1 부분의 상부 폭은 실질적으로 동일한 반도체 메모리 소자. - 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들;
상기 활성 영역들 상에서 제1 방향으로 연장되는 워드 라인들;
상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 불순물 영역들과 연결되는 비트 라인들;
상기 비트 라인들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 제1 콘택 플러그들;
상기 제1 콘택 플러그들 각각 상에 제공되는 랜딩 패드들; 및
상기 랜딩 패드들 사이를 채우는 갭필 구조체를 포함하고,
상기 갭필 구조체는 상기 랜딩 패드들 사이의 제1 부분 및 상기 랜딩 패드들 의 상면으로부터 돌출된 제2 부분을 포함하고,
상기 제1 부분은 그 상부에서 하부로 갈수록 폭이 줄어들고,
상기 제2 부분은 그 하부에서 상부로 갈수록 폭이 줄어드는 반도체 메모리 소자. - 제 13 항에 있어서,
상기 랜딩 패드들 각각 상에 제공되는 하부 전극들을 더 포함하고,
상기 제2 부분의 측벽은 오목하게 함몰된 리세스 영역을 포함하고,
상기 하부 전극들의 하부들은 상기 제2 부분의 측벽과 접하는 반도체 메모리 소자. - 제 13 항에 있어서,
상기 제2 부분의 하부 폭은 상기 제1 부분의 상부 폭보다 큰 반도체 메모리 소자. - 제 13 항에 있어서,
상기 제2 부분은 상기 랜딩 패드들의 상면 상으로 연장되는 반도체 메모리 소자. - 제 13 항에 있어서,
상기 제2 부분과 상기 제1 부분은 동일 물질을 포함하고,
상기 제2 부분과 상기 제1 부분 사이에 계면이 제공되지 않는 반도체 메모리 소자. - 기판의 상부에 매립되고 제1 방향으로 연장되는 워드 라인들;
소자 분리막에 의하여 상기 기판의 상부에 정의되고 상기 워드 라인들을 사이에 두고 분리된 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들;
상기 기판 상에서 상기 제 1 방향과 교차하는 제 2 방향으로 연장되고 상기 제1 불순물 영역들과 연결되는 비트 라인들;
상기 제 2 불순물 영역들에 연결되는 제1 콘택 플러그들;
상기 제1 불순물 영역들과 상기 비트 라인들을 연결하는 제2 콘택 플러그들;
상기 제1 콘택 플러그들 상의 랜딩 패드들;
상기 랜딩 패드들 사이를 채우는 갭필 구조체;
상기 제1 콘택 플러그들 및 상기 랜딩 패드들을 통하여 상기 제 2 불순물 영역들에 연결되는 커패시터를 포함하고,
상기 커패시터는 하부 전극들, 유전막 및 상부 전극을 포함하고,
상기 비트 라인들 각각은 반도체 패턴, 오믹 패턴, 및 금속 함유 패턴을 포함하고,
상기 갭필 구조체의 상면은 상기 랜딩 패드들의 상면들 보다 높은 반도체 메모리 소자. - 제 18 항에 있어서,
상기 갭필 구조체는 상기 랜딩 패드들 사이의 제1 부분 및 상기 랜딩 패드들 의 상면으로부터 돌출된 제2 부분을 포함하고,
상기 제2 부분의 측벽은 오목하게 함몰된 리세스 영역을 포함하는 반도체 메모리 소자. - 제 19항에 있어서,
상기 제2 부분은 상기 랜딩 패드들의 상면 상으로 연장되는 반도체 메모리 소자.
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