KR20230082375A - 집적회로 소자 - Google Patents

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김나영
김성호
김훈민
황혜림
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Abstract

집적회로 소자의 상부 전극은 유전막 위에서 복수의 하부 전극 각각의 사이의 공간을 채우고 상기 복수의 하부 전극 각각의 상면을 덮는 금속 함유 도전 패턴과, 상기 금속 함유 도전 패턴의 상면에 접하는 저면과, 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴을 포함한다. 상기 비금속 도전 패턴은 상기 저면으로부터 제1 높이의 제1 상면을 가지고 상기 금속 함유 도전 패턴을 사이에 두고 상기 복수의 하부 전극과 대면하는 하측 비금속 도전부와, 상기 저면으로부터 상기 제1 높이보다 더 큰 제2 높이의 제2 상면을 가지고 상기 하측 비금속 도전부의 상기 제1 상면 위에서 상기 기판으로부터 멀어지는 방향으로 돌출되어 있는 상측 비금속 도전부를 포함하고, 상기 제2 높이와 상기 제1 높이와의 차이는 상기 제1 높이보다 더 크다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 커패시터를 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 이에 따라, 집적회로 소자에 포함되는 커패시터의 신뢰성을 향상시키기 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 커패시터 상부 전극에 연결되는 배선 구조물에서의 저항을 최소화하고 항공 불량을 억제할 수 있는 구조를 제공함으로써 신뢰도를 향상시킬 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에 배치된 복수의 하부 전극과, 상기 복수의 하부 전극 각각의 표면을 덮는 유전막과, 상기 유전막 위에서 상기 복수의 하부 전극을 덮는 상부 전극을 포함하고, 상기 상부 전극은 상기 유전막 위에서 상기 복수의 하부 전극 각각의 사이의 공간을 채우고 상기 복수의 하부 전극 각각의 상면을 덮는 금속 함유 도전 패턴과, 상기 금속 함유 도전 패턴의 상면에 접하는 저면과, 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴을 포함하고, 상기 비금속 도전 패턴은 상기 저면으로부터 제1 높이의 제1 상면을 가지고 상기 금속 함유 도전 패턴을 사이에 두고 상기 복수의 하부 전극과 대면하는 하측 비금속 도전부와, 상기 저면으로부터 상기 제1 높이보다 더 큰 제2 높이의 제2 상면을 가지고 상기 하측 비금속 도전부의 상기 제1 상면 위에서 상기 기판으로부터 멀어지는 방향으로 돌출되어 있는 상측 비금속 도전부를 포함하고, 상기 제2 높이와 상기 제1 높이와의 차이는 상기 제1 높이보다 더 크다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에 배치된 복수의 하부 전극과, 상기 복수의 하부 전극 각각의 표면을 덮는 유전막과, 상기 유전막 위에서 상기 복수의 하부 전극을 덮는 다중층 구조물로 이루어지는 상부 전극과, 상기 상부 전극에 매립된 도전성 다마신 패턴을 포함하고, 상기 상부 전극은 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴을 포함하고, 상기 비금속 도전 패턴은 상기 기판에 대면하는 저면과, 상기 저면으로부터 제1 높이의 제1 상면을 가지는 하측 비금속 도전부와, 상기 저면으로부터 상기 제1 높이보다 더 큰 제2 높이의 제2 상면을 가지고 상기 하측 비금속 도전부의 상기 제1 상면 위에서 상기 기판으로부터 멀어지는 방향으로 돌출되어 있는 상측 비금속 도전부를 포함하고, 상기 제2 높이와 상기 제1 높이와의 차이는 상기 제1 높이보다 더 크고, 상기 도전성 다마신 패턴은 상기 하측 비금속 도전부의 상기 제1 상면에 접하는 저면과, 상기 상측 비금속 도전부의 상기 제2 상면과 공면을 이루는 최상면을 가진다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에 배치된 복수의 하부 전극과, 상기 복수의 하부 전극 각각의 표면을 덮는 유전막과, 상기 유전막 위에서 상기 복수의 하부 전극을 덮는 상부 전극을 포함하고, 상기 상부 전극은 상기 유전막 위에서 상기 복수의 하부 전극 각각의 사이의 공간을 채우고 상기 복수의 하부 전극 각각의 상면을 덮는 도전성 금속 질화막과, 상기 도전성 금속 질화막의 상면에 접하는 저면과, 복수의 단차부를 가지는 상면을 포함하는 도핑된 SiGe 패턴을 포함하고, 상기 도핑된 SiGe 패턴은 상기 저면으로부터 제1 높이의 제1 상면을 가지고 상기 도전성 금속 질화막을 사이에 두고 상기 복수의 하부 전극과 대면하는 하측 SiGe 도전부와, 상기 저면으로부터 상기 제1 높이보다 더 큰 제2 높이의 제2 상면을 가지고 상기 하측 SiGe 도전부의 상기 제1 상면 위에서 상기 기판으로부터 멀어지는 방향으로 돌출되어 있는 상측 SiGe 도전부를 포함하고, 상기 제2 높이와 상기 제1 높이와의 차이는 상기 제1 높이보다 더 크다.
본 발명의 기술적 사상에 의한 집적회로 소자는 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴을 포함함으로써 상기 비금속 도전 패턴의 전체적인 부피가 감소될 수 있다. 따라서, 상기 비금속 도전 패턴으로부터 야기될 수 있는 항공 불량의 발생 가능성을 현저하게 감소시킬 수 있다. 또한, 상기 비금속 도전 패턴의 하측 비금속 도전부 상에는 다마신 공정을 통해 형성된 도전성 랜딩 패드 또는 도전성 다마신 패턴이 배치되고, 상기 도전성 랜딩 패드 또는 도전성 다마신 패턴의 최상면은 상기 비금속 도전부의 최상면과 공면(coplanar)을 이룰 수 있다. 따라서, 상기 비금속 도전 패턴의 전체적인 부피가 감소됨으로써 야기될 수 있는 저항 문제를 상기 도전성 랜딩 패드 또는 도전성 다마신 패턴을 이용하여 개선할 수 있으며, 상기 도전성 랜딩 패드 또는 도전성 다마신 패턴이 상기 비금속 도전 패턴으로부터 분리되어 버리는 문제를 방지할 수 있다. 또한, 커패시터의 상부 전극에 전기적으로 연결되는 도전성 콘택 플러그가 상기 도전성 랜딩 패드 위에 배치될 수 있다. 이 경우, 상기 도전성 콘택 플러그의 형성에 필요한 콘택홀을 형성하는 공정에서 상기 도전성 랜딩 패드가 식각 정지층의 역할을 수행할 수 있으므로, 항공 불량을 억제하기 위하여 비금속 도전 패턴의 총 두께를 낮추는 데 유리한 구조를 제공할 수 있다. 따라서, 본 발명의 기술적 사상에 의한 집적회로 소자는 항공 불량을 최소화할 수 있으며, 상기 비금속 도전 패턴의 전체적인 부피가 감소됨으로써 야기될 수 있는 저항 문제를 상기 도전성 랜딩 패드 또는 도전성 다마신 패턴을 이용하여 개선함으로써 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
도 2는 DRAM 소자로 이루어지는 집적회로 소자의 예시적인 구성을 설명하기 위한 블록도이다.
도 3은 도 2에 예시한 메모리 셀 어레이의 일부 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 단면도이다.
도 5a 내지 도 5c는 각각 도 4에 예시한 집적회로 소자에 포함된 일부 구성 요소들의 예시적인 평면 구성을 보여주는 평면도이다.
도 6a 내지 도 6f는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 7a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 단면도이다.
도 7b는 도 7a에 예시한 집적회로 소자에 포함된 일부 구성 요소들의 예시적인 평면 구성을 보여주는 평면도이다.
도 8a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 단면도이다.
도 8b는 도 8a에 예시한 집적회로 소자에 포함된 일부 구성 요소들의 예시적인 평면 구성을 보여주는 평면도이다.
도 8c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 9a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 단면도이다.
도 9b는 도 9a에 예시한 집적회로 소자에 포함된 일부 구성 요소들의 예시적인 평면 구성을 보여주는 평면도이다.
도 9c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 단면도이다.
도 11a 내지 도 11l은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a, 도 13a, 및 도 14는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 13b 및 도 14b는 각각 도 12a 및 도 13a에 예시한 일부 구성 요소들의 평면도이다.
도 15a 내지 도 15f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 개략적인 구성을 예시한 평면도이다.
도 1을 참조하면, 집적회로 소자(10)는 메모리 셀 영역(22)과, 메모리 셀 영역(22)을 포위하는 주변 회로 영역(24)과, 메모리 셀 영역(22)과 주변 회로 영역(24)과의 사이에 개재된 인터페이스 영역(26)을 포함하는 기판(12)을 포함할 수 있다.
기판(12)은 예를 들면, Si, Ge 등과 같은 반도체 원소, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 기판(12)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
예시적인 실시예들에서, 메모리 셀 영역(22)은 DRAM(dynamic random access memory)의 메모리 셀 영역을 포함할 수 있다. 메모리 셀 영역(22)은 트랜지스터 및 커패시터를 가지는 복수의 단위 메모리 셀을 포함할 수 있다. 주변 회로 영역(24)은 메모리 셀 영역(22)에 있는 메모리 셀들을 구동하는 데 필요한 주변 회로들이 배치되는 영역일 수 있다. 인터페이스 영역(26)에는 메모리 셀 영역(22)과 주변 회로 영역(24)과의 사이의 전기적 연결이 가능하도록 설치되는 복수의 도전 라인들과, 메모리 셀 영역(22)과 주변 회로 영역(24)과의 사이의 절연을 위한 절연 구조물들이 배치될 수 있다.
도 2는 DRAM 소자로 이루어지는 집적회로 소자(10)의 예시적인 구성을 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 셀 영역(22)은 메모리 셀 어레이(22A)를 포함할 수 있다. 메모리 셀 어레이(22A)에서 데이터를 저장하기 위한 복수의 메모리 셀이 로우(row) 방향과 칼럼(column) 방향으로 배열될 수 있다. 상기 복수의 메모리 셀은 각각 셀 커패시터와 억세스 트랜지스터로 구성될 수 있다. 억세스 트랜지스터의 게이트는 로우 방향으로 배열된 복수의 워드 라인들 중 해당 워드 라인에 연결되고, 억세스 트랜지스터의 소스 및 드레인 중 하나는 칼럼 방향으로 배열되어 있는 비트 라인 또는 상보 비트 라인에 연결되며, 다른 하나는 셀 커패시터에 연결될 수 있다.
주변 회로 영역(24)은 로우 디코더(52), 센스 앰프(54), 칼럼 디코더(56), 셀프 리프레쉬 제어 회로(58), 커맨드 디코더(60), MRS/EMRS (Mode Register Set/Extended Mode Register Set) 회로(62), 어드레스 버퍼(64), 및 데이터 입출력 회로(66)를 구비할 수 있다.
센스 앰프(54)는 메모리 셀의 데이터를 감지 증폭하고 메모리 셀로 데이터를 저장할 수 있다. 센스 앰프(54)는 메모리 셀 어레이(22A)에 포함되는 비트 라인과 상보 비트 라인 사이에 연결되는 크로스-커플드(cross-coupled) 증폭기로 구현될 수 있다.
데이터 입출력 회로(66)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(22A)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(22A)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(66)를 통하여 외부로 출력될 수 있다. 데이터가 기입 또는 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(64)로 입력될 수 있다. 어드레스 버퍼(64)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장할 수 있다.
로우 디코더(52)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD)중 로우 어드레스(row address)를 디코딩할 수 있다. 즉, 로우 디코더(52)는 데이터 기입 또는 독출 모드에서는 어드레스 버퍼(64)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다. 또한, 로우 디코더(52)는 셀프 리프레쉬 모드에서는 어드레스 카운터로부터 발생되는 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다.
칼럼 디코더(56)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩할 수 있다. 메모리 셀 어레이(22A)는 로우 및 칼럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 메모리 셀로 데이터를 기입할 수 있다.
커맨드 디코더(60)는 외부로부터 인가되는 명령 신호(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호, 예를 들면 셀프 리프레쉬 진입 명령 또는 셀프 리프레쉬 종료(exit) 명령을 내부적으로 발생할 수 있다.
MRS/EMRS 회로(62)는 집적회로 소자(10)의 동작 모드를 지정하기 위한 MRS/EMRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정할 수 있다.
도 2에 도시되지는 않았지만, 집적회로 소자(10)는 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부 전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
셀프 리프레쉬 제어 회로(58)는 커맨드 디코더(60)에서 출력되는 명령에 응답하여 집적회로 소자(10)의 셀프 리프레쉬 동작을 제어할 수 있다. 커맨드 디코더(60)는 어드레스 카운터, 타이머 및 코어 전압 발생부를 구비할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 진입 명령에 응답하여 셀프 리프레쉬 대상이 되는 로우 어드레스를 지정하기 위한 로우 어드레스를 발생하여 로우 디코더(52)로 인가할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 종료 명령에 응답하여 카운팅 동작을 중단할 수 있다.
도 3은 도 2에 예시한 메모리 셀 어레이(22A)의 일부 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 3을 참조하면, 집적회로 소자(10)는 평면상의 X 방향 및 Y 방향에 대하여 사선 방향으로 수평으로 연장되도록 배치된 복수의 활성 영역(AC)을 포함할 수 있다. 복수의 워드 라인(WL)이 복수의 활성 영역(AC)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 X 방향과 교차하는 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC)을 통해 활성 영역(AC)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 하부 전극 랜딩 패드(LLP)가 형성될 수 있다. 복수의 하부 전극 랜딩 패드(LLP)는 각각 베리드 콘택(BC)과 적어도 일부가 오버랩되도록 배치될 수 있다. 복수의 하부 전극 랜딩 패드(LLP) 위에는 서로 이격되어 배치된 복수의 하부 전극(LE)이 형성될 수 있다. 복수의 하부 전극(LE)은 복수의 베리드 콘택(BC) 및 복수의 하부 전극 랜딩 패드(LLP)를 통해 복수의 활성 영역(AC)에 연결될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 일부 구성을 도시한 단면도이다. 도 4에 예시한 집적회로 소자(100)의 구성 요소들은 도 1 내지 도 3에 예시한 집적회로 소자(10)의 메모리 셀 어레이(22A)의 일부를 구성할 수 있다. 도 4에서는 집적회로 소자(100)의 일부 구성 요소들을 생략하거나 간략화하여 도시하였다. 그러나, 집적회로 소자(100)의 구성이 도 4에 도시된 바에 한정되는 것은 아니며, 다음에 설명하는 바와 같은 특징적 구성들을 포함하는 것으로 이해되어야 한다.
도 4를 참조하면, 집적회로 소자(100)는 기판(110)과, 기판(110) 상에 형성된 하부 구조물(120)을 포함할 수 있다. 기판(110)은 도 1에 예시한 기판(12)의 일부일 수 있다. 기판(110)은 도 3에 예시한 복수의 활성 영역(AC)을 포함할 수 있다. 복수의 도전 영역(124)이 하부 구조물(120)을 관통하여 기판(110)에 포함된 복수의 활성 영역(AC)에 연결될 수 있다.
기판(110)은 Si, Ge과 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 반도체 기판과, 상기 반도체 기판 위에 형성된 적어도 하나의 절연막, 또는 적어도 하나의 도전 영역을 포함하는 구조물들을 포함할 수 있다. 상기 도전 영역은, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물로 이루어질 수 있다. 기판(110)에는 복수의 활성 영역(AC)을 정의하는 소자분리 영역(도시 생략)이 형성될 수 있다. 상기 소자분리 영역은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에서, 하부 구조물(120)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어지는 절연막으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 하부 구조물(120)은 다양한 도전 영역들, 예를 들면 배선층, 콘택 플러그, 트랜지스터 등과, 이들을 상호 절연시키는 절연막을 포함할 수 있다. 복수의 도전 영역(124)은 폴리실리콘, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 하부 구조물(120)은 도 1을 참조하여 설명한 복수의 비트 라인(BL)을 포함할 수 있다. 복수의 도전 영역(124)은 각각 도 3을 참조하여 설명한 베리드 콘택(BC) 및 하부 전극 랜딩 패드(LLP)를 포함할 수 있다.
하부 구조물(120) 및 복수의 도전 영역(124) 상에 절연 패턴(126P)이 배치될 수 있다. 절연 패턴(126P)은 실리콘 질화막(SiN), 실리콘 탄화질화막(SiCN), 실리콘 보론 질화막(SiBN), 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiN", "SiCN", 및 "SiBN"은 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
복수의 도전 영역(124) 상에 복수의 커패시터(CP1)가 배치될 수 있다. 복수의 커패시터(CP1)는 복수의 하부 전극(LE), 유전막(140), 및 상부 전극(UE)을 포함할 수 있다. 복수의 하부 전극(LE)은 각각 도전 영역(124)의 상면으로부터 절연 패턴(126P)을 관통하여 수직 방향(Z 방향)을 따라 기판(110)으로부터 멀어지는 방향으로 길게 연장되는 필라(pillar) 형상을 가질 수 있다. 복수의 하부 전극(LE) 위에는 유전막(140) 및 상부 전극(UE)이 차례로 형성될 수 있다. 도 4에는 복수의 하부 전극(LE)이 각각 필라 형상을 가지는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 하부 전극(LE)은 각각 컵 형상 또는 바닥부가 막힌 실린더 형상의 단면 구조를 가질 수 있다. 상부 전극(UE)은 유전막(140)을 사이에 두고 복수의 하부 전극(LE)에 대면할 수 있다.
복수의 하부 전극(LE)은 각각 금속막, 도전성 금속 산화막, 도전성 금속 질화막, 도전성 금속 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 하부 전극(LE)은 각각 Ti, Ti 산화물, Ti 질화물, Ti 산질화물, Co, Co 산화물, Co 질화물, Co 산질화물, Nb, Nb 산화물, Nb 질화물, Nb 산질화물, Sn, Sn 산화물, Sn 질화물, Sn 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 하부 전극(LE)은 각각 TiN, CoN, NbN, SnO2, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
유전막(140)은 고유전막으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "고유전막"은 실리콘 산화막보다 높은 유전 상수를 갖는 유전막을 의미한다. 예시적인 실시예들에서, 유전막(140)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 니오븀(Nb), 세륨(Ce), 란타넘(La), 탄탈럼(Ta), 및 티타늄(Ti) 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물로 이루어질 수 있다. 예시적인 실시예들에서, 유전막(140)은 한 종류의 고유전막으로 이루어지는 단일막 구조를 가질 수 있다. 다른 예시적인 실시예들에서, 유전막(140)은 복수 종류의 고유전막을 포함하는 다중막 구조를 가질 수 있다. 상기 고유전막은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3, Nb2O5, CeO2, TiO2, GeO2, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
복수의 하부 전극(LE)은 하부 지지 패턴(134P) 및 상부 지지 패턴(138P)에 의해 지지될 수 있다. 상부 지지 패턴(138P)은 복수의 하부 전극(LE) 각각의 상단부를 포위하면서 기판(110)과 평행인 수평 방향으로 연장될 수 있다. 하부 지지 패턴(134P)은 절연 패턴(126P)과 상부 지지 패턴(138P)과의 사이에서 기판(110)과 평행인 수평 방향으로 연장될 수 있다. 하부 지지 패턴(134P) 및 상부 지지 패턴(138P)은 각각 복수의 하부 전극(LE)에 접할 수 있다. 하부 지지 패턴(134P) 및 상부 지지 패턴(138P)은 각각 실리콘 질화막(SiN), 실리콘 탄화질화막(SiCN), 실리콘 보론 질화막(SiBN), 또는 이들의 조합으로 이루어질 수 있다.
상부 전극(UE)은 유전막(140) 위에서 복수의 하부 전극(LE)을 덮는 다중층 구조물로 이루어질 수 있다. 상부 전극(UE)을 구성하는 상기 다중층 구조물은 유전막(140) 상에 순차적으로 적층된 금속 함유 도전 패턴(152) 및 비금속 도전 패턴(154)을 포함할 수 있다.
금속 함유 도전 패턴(152)은 유전막(140) 위에서 복수의 하부 전극(LE) 각각의 사이의 공간을 채우고 복수의 하부 전극(LE) 각각의 상면을 덮을 수 있다. 예시적인 실시예들에서, 금속 함유 도전 패턴(152)은 금속막, 도전성 금속 산화막, 도전성 금속 질화막, 도전성 금속 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 금속 함유 도전 패턴(152)은 Ti, Ti 산화물, Ti 질화물, Ti 산질화물, Co, Co 산화물, Co 질화물, Co 산질화물, Nb, Nb 산화물, Nb 질화물, Nb 산질화물, Sn, Sn 산화물, Sn 질화물, Sn 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 하부 전극(LE)은 각각 TiN, CoN, NbN, SnO2, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
비금속 도전 패턴(154)은 금속 함유 도전 패턴(152)의 상면에 접하는 저면과, 복수의 단차부를 가지는 상면을 포함할 수 있다. 비금속 도전 패턴(154)에서 상기 복수의 단차부를 가지는 상면은 기판(110) 상의 제1 수직 레벨(LV11)에 있는 제1 상면(T11)과, 제1 수직 레벨(LV11)보다 기판(110)으로부터 더 먼 제2 수직 레벨(LV12)에 있는 제2 상면(T12)을 포함할 수 있다. 제1 상면(T11)은 비금속 도전 패턴(154)의 저면으로부터 수직 방향(Z 방향)으로 제1 높이(H11)를 가지고, 제2 상면(T12)은 비금속 도전 패턴(154)의 저면으로부터 수직 방향(Z 방향)으로 제1 높이(H11)보다 더 큰 제2 높이(H12)를 가질 수 있다. 예시적인 실시예들에서, 제1 높이(H11)는 약 200 Å 내지 약 400 Å 이고, 제2 높이(H12)는 약 700 Å 내지 약 1400 Å 일 수 있다. 예를 들면, 제1 높이(H11)는 약 300 Å 이고, 제2 높이(H12)는 약 1200 Å 일 수 있다. 그러나, 상기한 제1 높이(H11) 및 제2 높이(H12)의 구체적인 범위는 예시에 불과한 것으로서, 필요에 따라 다양하게 선택될 수 있다.
예시적인 실시예들에서, 비금속 도전 패턴(154)은 도핑된 SiGe 층으로 이루어질 수 있다. 예를 들면, 비금속 도전 패턴(154)은 보론으로 도핑된 SiGe 층으로 이루어질 수 있다.
비금속 도전 패턴(154)은 금속 함유 도전 패턴(152)을 사이에 두고 복수의 하부 전극(LE)과 대면하는 하측 비금속 도전부(154A)와, 하측 비금속 도전부(154A) 위에서 기판(110)으로부터 멀어지는 방향으로 돌출되어 있는 상측 비금속 도전부(154B)를 포함할 수 있다. 하측 비금속 도전부(154A)의 최상면은 제1 상면(T11)에 대응하고, 상측 비금속 도전부(154B)의 최상면은 제2 상면(T12)에 대응할 수 있다. 하측 비금속 도전부(154A) 및 상측 비금속 도전부(154B)는 상호 일체로 연결된 구조를 가질 수 있다.
수직 방향(Z 방향)에서, 비금속 도전 패턴(154)의 총 두께는 제2 높이(H12)에 해당하고, 비금속 도전 패턴(154)의 하측 비금속 도전부(154A)의 두께는 제1 높이(H11)에 해당하고, 비금속 도전 패턴(154)의 상측 비금속 도전부(154B)의 두께는 제2 높이(H12)와 제1 높이(H11)와의 차이(DH1)에 해당할 수 있다. 수직 방향(Z 방향)에서, 상측 비금속 도전부(154B)의 두께는 하측 비금속 도전부(154A)의 두께보다 더 클 수 있다. 즉, 제2 높이(H12)와 제1 높이(H11)와의 차이(DH1)는 제1 높이(H11)보다 더 클 수 있다.
비금속 도전 패턴(154) 상에는 복수의 도전성 랜딩 패드(LP)가 배치될 수 있다. 복수의 도전성 랜딩 패드(LP)는 각각 하측 비금속 도전부(154A)의 최상면인 제1 상면(T11)에 접하는 저면과, 상측 비금속 도전부(154B)의 최상면인 제2 상면(T12)과 공면(coplanar)을 이루는 최상면을 가질 수 있다. 복수의 도전성 랜딩 패드(LP)는 각각 다마신 공정을 이용하여 형성된 도전성 다마신 패턴으로 이루어질 수 있다. 본 명세서에서, 도전성 랜딩 패드(LP)는 도전성 다마신 패턴으로 칭해질 수도 있다.
복수의 도전성 랜딩 패드(LP)는 각각 금속막, 도전성 금속 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 도전성 랜딩 패드(LP)는 각각 W, Cu, Al, Co, Mo, Ru, Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 예들 들면, 복수의 도전성 랜딩 패드(LP)는 각각 W 막으로 이루어질 수 있다. 도전성 랜딩 패드(LP)를 구성하는 W 막은 비금속 도전 패턴(154)에 접할 수 있다.
비금속 도전 패턴(154) 및 복수의 도전성 랜딩 패드(LP)는 캡핑 절연막(158)으로 덮일 수 있다. 비금속 도전 패턴(154)의 제2 상면(T12)과 복수의 도전성 랜딩 패드(LP) 각각의 최상면은 캡핑 절연막(158)의 저면에 접할 수 있다.
예시적인 실시예들에서, 캡핑 절연막(158)은 실리콘 산화막으로 이루어질 수 있다. 예를 들면, 캡핑 절연막(158)은 PEOX (plasma enhanced oxide), TEOS (tetraethyl orthosilicate), BTEOS (boro TEOS), PTEOS (phosphorous TEOS), BPTEOS (boro phospho TESO), BSG (boro silicate glass), PSG (phospho silicate glass), BPSG (boro phospho silicate glass) 등과 같은 실리콘 산화물 계열의 물질로 이루어질 수 있다.
복수의 도전성 랜딩 패드(LP) 상에 복수의 도전성 콘택 플러그(160)가 배치될 수 있다. 복수의 도전성 콘택 플러그(160)는 각각 캡핑 절연막(158)을 수직 방향(Z 방향)으로 관통하고 도전성 랜딩 패드(LP)에 접하는 저면을 가질 수 있다. 복수의 도전성 콘택 플러그(160) 각각의 하측 일부는 도전성 랜딩 패드(LP)에 매립될 수 있다. 복수의 도전성 콘택 플러그(160) 각각의 최저면의 수직 레벨은 제1 수직 레벨(LV11)보다 높고 제2 수직 레벨(LV12)보다 낮을 수 있다. 복수의 도전성 콘택 플러그(160)는 도전성 랜딩 패드(LP)의 일부를 사이에 두고 비금속 도전 패턴(154)으로부터 이격되어 있을 수 있다.
복수의 도전성 콘택 플러그(160)는 각각 도전성 랜딩 패드(LP) 위에 차례로 적층된 도전성 배리어막(162) 및 도전성 플러그(164)를 포함할 수 있다. 예시적인 실시예들에서, 도전성 배리어막(162)은 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 도전성 플러그(164)는 W, Cu, Al, Co, Mo, 또는 Ru로 이루어질 수 있다.
도 5a는 도 4에 예시한 집적회로 소자(100)에 포함된 비금속 도전 패턴(154), 복수의 도전성 랜딩 패드(LP), 및 복수의 도전성 콘택 플러그(160) 각각의 일부 실시예들에 따른 평면 구성을 보여주는 평면도이다.
도 5a를 참조하면, 일부 실시예들에서 복수의 도전성 랜딩 패드(LP)는 각각 대략 원형의 아일랜드(island) 평면 형상을 가질 수 있다. 복수의 도전성 랜딩 패드(LP) 및 복수의 도전성 콘택 플러그(160)는 1:1로 대응하도록 배치되고, 1 개의 도전성 랜딩 패드(LP) 상에는 1 개의 도전성 콘택 플러그(160)가 배치될 수 있다.
도 5b는 도 4에 예시한 집적회로 소자(100)에 포함된 비금속 도전 패턴(154), 복수의 도전성 랜딩 패드(LP), 및 복수의 도전성 콘택 플러그(160) 각각의 다른 일부 실시예들에 따른 평면 구성을 보여주는 평면도이다.
도 5b를 참조하면, 다른 일부 실시예들에서 복수의 도전성 랜딩 패드(LP)는 각각 대략 사각형의 아일랜드 평면 형상을 가질 수 있다. 복수의 도전성 랜딩 패드(LP) 및 복수의 도전성 콘택 플러그(160)는 1:1로 대응하도록 배치되고, 1 개의 도전성 랜딩 패드(LP) 상에는 1 개의 도전성 콘택 플러그(160)가 배치될 수 있다.
도 5c는 도 4에 예시한 집적회로 소자(100)에 포함된 비금속 도전 패턴(154), 복수의 도전성 랜딩 패드(LP), 및 복수의 도전성 콘택 플러그(160) 각각의 또 다른 일부 실시예들에 따른 평면 구성을 보여주는 평면도이다.
도 5c를 참조하면, 또 다른 일부 실시예들에서 복수의 도전성 랜딩 패드(LP)는 복수의 개구(DPH)를 한정하도록 서로 일체로 연결된 메쉬(mesh)형 평면 형상을 가질 수 있다. 복수의 개구(DPH)에는 각각 비금속 도전 패턴(154)의 상측 비금속 도전부(154B)가 배치될 수 있다. 복수의 도전성 콘택 플러그(160)는 각각 일체로 연결된 도전성 랜딩 패드(LP) 상의 일부 영역에 연결되도록 배치될 수 있다.
다시 도 4를 참조하면, 복수의 도전성 콘택 플러그(160) 및 캡핑 절연막(158) 상에 상부 배선층(170)이 배치되고, 상부 배선층(170) 상에 상부 배선층(170) 및 캡핑 절연막(158)을 덮는 층간절연막(178)이 배치될 수 있다. 상부 배선층(170)의 저면은 복수의 도전성 콘택 플러그(160) 중에서 선택되는 적어도 하나의 도전성 콘택 플러그(160)의 상면에 접할 수 있다.
예시적인 실시예들에서, 상부 배선층(170)은 W, Cu, Al, Co, Mo, Ru, Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상부 배선층(170)은 Cu 막을 포함할 수 있다. 예시적인 실시예들에서, 층간절연막(178)은 약 2.2 내지 약 3.0의 저유전상수 (low dielectric constant K)를 가지는 저유전막으로 이루어질 수 있다. 예를 들면, 층간절연막(178)은 SiOC 막 또는 SiCOH 막으로 이루어질 수 있다.
도 4를 참조하여 설명한 집적회로 소자(100)는 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴(154)을 포함하고, 상기 복수의 단차부로 인해 비교적 작은 두께를 가지는 하측 비금속 도전부(154A)를 포함함으로써 비금속 도전 패턴(154)의 전체적인 부피가 감소될 수 있다. 따라서, 비금속 도전 패턴(154)이 보론으로 도핑된 SiGe 층으로 이루어지는 경우에 발생될 수 있는 항공 불량의 발생 가능성을 현저하게 감소시킬 수 있다. 또한, 비금속 도전 패턴(154)의 하측 비금속 도전부(154A) 상에는 도전성 랜딩 패드(LP)가 배치되고, 도전성 랜딩 패드(LP)의 최상면은 상측 비금속 도전부(154B)의 최상면인 제2 상면(T12)과 공면을 이룰 수 있다. 즉, 도전성 랜딩 패드(LP)는 비금속 도전 패턴(154)에 매립된 구조를 가질 수 있다. 따라서, 비금속 도전 패턴(154)의 전체적인 부피가 감소됨으로써 야기될 수 있는 저항 문제를 도전성 랜딩 패드(LP)를 이용하여 개선할 수 있다. 또한, 커패시터(CP1)의 상부 전극(UE)에 전기적으로 연결되는 도전성 콘택 플러그(160)가 도전성 랜딩 패드(LP) 위에 배치되므로, 도전성 콘택 플러그(160)의 형성에 필요한 콘택홀을 형성하는 공정에서 도전성 랜딩 패드(LP)가 식각 정지층의 역할을 수행할 수 있으므로, 항공 불량을 억제하기 위하여 비금속 도전 패턴(154)의 총 두께를 낮추는 데 유리한 구조를 제공할 수 있다.
대조예로서, 도 4에 예시한 바와 같이 비금속 도전 패턴(154) 상의 일부 영역만을 덮는 복수의 도전성 랜딩 패드(LP)를 포함하지 않고 비금속 도전 패턴(154)의 상면을 전면적으로 덮는 대조용 도전성 랜딩 패드를 형성하는 경우, 상기 대조용 도전성 랜딩 패드에서의 비교적 큰 스트레스로 인해 후속 공정을 수행하는 동안 상기 대조용 도전성 랜딩 패드와 비금속 도전 패턴(154)와의 사이의 접착력이 약해져서 이들이 서로 분리되어 버리는 문제가 발생할 수 있다. 특히, 비금속 도전 패턴(154)이 도핑된 SiGe로 이루어지고 상기 대조용 도전성 랜딩 패드가 W으로 이루어지는 경우, W의 스트레스로 인해 야기되는 상기한 문제는 더욱 심화될 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)에서는, 상기 대조용 도전성 랜딩 패드와는 달리, 비금속 도전 패턴(154) 상의 일부 영역만을 덮는 복수의 도전성 랜딩 패드(LP)를 포함하므로, 비금속 도전 패턴(154)이 도핑된 SiGe로 이루어지고 복수의 도전성 랜딩 패드(LP)가 W으로 이루어지는 경우에도 복수의 도전성 랜딩 패드(LP)에서의 스트레스로 인해 복수의 도전성 랜딩 패드(LP)가 비금속 도전 패턴(154)으로부터 분리되어 버리는 문제를 방지할 수 있다.
도 6a 내지 도 6f는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다. 도 6a 내지 도 6f를 참조하여 도 4에 예시한 집적회로 소자(100)로부터 다양하게 변형된 집적회로 소자(100A, 100B, 100C, 100D, 100E, 100F)의 예시적인 구조들을 설명한다. 집적회로 소자(100A, 100B, 100C, 100D, 100E, 100F)의 구성 요소들은 도 1 내지 도 3에 예시한 집적회로 소자(10)의 메모리 셀 어레이(22A)의 일부를 구성할 수 있다. 도 6a 내지 도 6f에서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 6a를 참조하면, 집적회로 소자(100A)는 도 4를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100A)는 복수의 도전성 랜딩 패드(LP) 대신 복수의 도전성 랜딩 패드(LPA)를 포함할 수 있다. 복수의 도전성 랜딩 패드(LPA)는 각각 비금속 도전 패턴(154)에 매립되어 있을 수 있다. 복수의 도전성 랜딩 패드(LPA) 각각의 최상면은 비금속 도전 패턴(154)의 최상면인 제2 상면(T12)(도 4 참조)과 공면을 이룰 수 있다.
복수의 도전성 랜딩 패드(LPA)는 각각 제1 수평 방향(X 방향)을 따라 길게 연장되는 바(bar) 평면 형상을 가질 수 있다. 복수의 도전성 랜딩 패드(LPA)는 각각 제1 수평 방향(X 방향)을 따르는 길이와 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)을 따르는 폭을 가지고, 상기 길이는 상기 폭보다 더 클 수 있다. 복수의 도전성 랜딩 패드(LPA)는 제2 수평 방향(Y 방향)을 따라 등간격으로 배치된 제1 그룹의 도전성 랜딩 패드(LPA)를 포함할 수 있다. 복수의 도전성 랜딩 패드(LPA)는 제1 수평 방향(X 방향)을 따라 일직선 상에 배치되는 제2 그룹의 도전성 랜딩 패드(LPA)를 포함할 수 있다.
복수의 도전성 랜딩 패드(LPA) 중에서 선택되는 하나의 도전성 랜딩 패드(LPA) 위에는 복수의 도전성 콘택 플러그(160)가 배치될 수 있고, 상기 하나의 도전성 랜딩 패드(LPA) 위에 배치된 복수의 도전성 콘택 플러그(160)는 각각 상기 하나의 도전성 랜딩 패드(LPA)에 전기적으로 연결되도록 구성될 수 있다.
도 6b를 참조하면, 집적회로 소자(100B)는 도 4를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100B)는 복수의 도전성 랜딩 패드(LP) 대신 복수의 도전성 랜딩 패드(LPB)를 포함할 수 있다. 복수의 도전성 랜딩 패드(LPB)는 각각 비금속 도전 패턴(154)에 매립되어 있을 수 있다. 복수의 도전성 랜딩 패드(LPB) 각각의 최상면은 비금속 도전 패턴(154)의 최상면인 제2 상면(T12)(도 4 참조)과 공면을 이룰 수 있다.
복수의 도전성 랜딩 패드(LPB)는 각각 제1 수평 방향(X 방향)을 따라 길게 연장되는 바(bar) 평면 형상을 가질 수 있다. 복수의 도전성 랜딩 패드(LPB)는 각각 제1 수평 방향(X 방향)을 따르는 길이와 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)을 따르는 폭을 가지고, 상기 길이는 상기 폭보다 더 클 수 있다. 복수의 도전성 랜딩 패드(LPA)는 제2 수평 방향(Y 방향)을 따라 등간격으로 배치된 제1 그룹의 도전성 랜딩 패드(LPB)를 포함할 수 있다.
도 6b에 도시하지는 않았으나, 복수의 도전성 랜딩 패드(LPB) 중에서 선택되는 하나의 도전성 랜딩 패드(LPB) 위에는 도 6a에서와 유사하게 복수의 도전성 콘택 플러그(160)(도 4 참조)가 배치될 수 있고, 상기 하나의 도전성 랜딩 패드(LPB) 위에 배치된 복수의 도전성 콘택 플러그(160)는 각각 상기 하나의 도전성 랜딩 패드(LPB)에 전기적으로 연결되도록 구성될 수 있다.
도 6c를 참조하면, 집적회로 소자(100C)는 도 4를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100C)는 복수의 도전성 랜딩 패드(LP) 대신 복수의 도전성 랜딩 패드(LPA) 및 복수의 도전성 랜딩 패드(LPB)를 포함할 수 있다.
비금속 도전 패턴(154) 상에서 제2 수평 방향(Y 방향)을 따라 도전성 랜딩 패드(LPA) 및 도전성 랜딩 패드(LPB)가 하나씩 교대로 배치될 수 있다. 복수의 도전성 랜딩 패드(LPA) 및 복수의 도전성 랜딩 패드(LPB)에 대한 보다 상세한 구성은 도 6a 및 도 6b를 참조하여 설명한 바와 같다.
도 6d를 참조하면, 집적회로 소자(100D)는 도 4를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100D)는 복수의 도전성 랜딩 패드(LP) 대신 복수의 도전성 랜딩 패드(LPA)를 포함할 수 있다. 비금속 도전 패턴(154) 상에서 제2 수평 방향(Y 방향)을 따라 복수의 도전성 랜딩 패드(LPA)가 일정하지 않은 간격으로 배치될 수 있다. 복수의 도전성 랜딩 패드(LPA)에 대한 보다 상세한 구성은 도 6a를 참조하여 설명한 바와 같다.
도 6e를 참조하면, 집적회로 소자(100E)는 도 4를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100E)는 복수의 도전성 랜딩 패드(LP) 대신 복수의 도전성 랜딩 패드(LPB)를 포함할 수 있다. 비금속 도전 패턴(154) 상에서 제2 수평 방향(Y 방향)을 따라 복수의 도전성 랜딩 패드(LPB)가 일정하지 않은 간격으로 배치될 수 있다. 복수의 도전성 랜딩 패드(LPB)에 대한 보다 상세한 구성은 도 6b를 참조하여 설명한 바와 같다.
도 6f를 참조하면, 집적회로 소자(100F)는 도 4를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100F)는 복수의 도전성 랜딩 패드(LP) 대신 도전성 랜딩 패드(LPF)를 포함할 수 있다. 도전성 랜딩 패드(LPF)는 복수의 개구(FH)를 한정하도록 서로 일체로 연결된 메쉬형 평면 형상을 가질 수 있다. 복수의 개구(FH)에는 각각 비금속 도전 패턴(154)의 상측 비금속 도전부(154B)가 배치될 수 있다.
도전성 랜딩 패드(LPF)는 비금속 도전 패턴(154)에 매립되어 있을 수 있다. 도전성 랜딩 패드(LPF)의 최상면은 비금속 도전 패턴(154)에 포함된 상측 비금속 도전부(154B)의 최상면인 제2 상면(T12)(도 4 참조)과 공면을 이룰 수 있다.
도전성 랜딩 패드(LPF)에 형성된 복수의 개구(FH)는 각각 제1 수평 방향(X 방향)을 따라 길게 연장되는 바 평면 형상을 가질 수 있다. 복수의 개구(FH)는 각각 제1 수평 방향(X 방향)을 따르는 길이와 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)을 따르는 폭을 가지고, 상기 길이는 상기 폭보다 더 클 수 있다. 복수의 도전성 콘택 플러그(160)는 도전성 랜딩 패드(LPF) 위에 배치될 수 있다. 복수의 도전성 콘택 플러그(160)는 각각 도전성 랜딩 패드(LPF)와 전기적으로 연결되도록 구성될 수 있다.
도 7a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200)의 일부 구성을 도시한 단면도이다. 도 7a에 예시한 집적회로 소자(200)의 구성 요소들은 도 1 내지 도 3에 예시한 집적회로 소자(10)의 메모리 셀 어레이(22A)의 일부를 구성할 수 있다.
도 7a를 참조하면, 집적회로 소자(200)는 도 4를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(200)는 복수의 도전성 랜딩 패드(LP) 대신 복수의 도전성 랜딩 패드(LP2)를 포함할 수 있다.
복수의 도전성 랜딩 패드(LP2)는 각각 비금속 도전 패턴(154) 위에 차례로 적층된 도전성 배리어막(256) 및 도전성 금속 패턴(258)을 포함할 수 있다. 도전성 금속 패턴(258)은 도전성 배리어막(256)을 사이에 두고 비금속 도전 패턴(154)으로부터 이격되어 있을 수 있다. 예시적인 실시예들에서, 도전성 배리어막(256)은 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 도전성 금속 패턴(258)은 W, Cu, Al, Co, Mo, 또는 Ru로 이루어질 수 있다.
도 7b는 도 7a에 예시한 집적회로 소자(200)에 포함된 비금속 도전 패턴(154), 복수의 도전성 랜딩 패드(LP2), 및 복수의 도전성 콘택 플러그(160) 각각의 일부 실시예들에 따른 평면 구성을 보여주는 평면도이다.
도 7b를 참조하면, 복수의 도전성 랜딩 패드(LP2)는 각각 대략 원형의 아일랜드 평면 형상을 가질 수 있다. 복수의 도전성 랜딩 패드(LP2) 및 복수의 도전성 콘택 플러그(160)는 1:1로 대응하도록 배치되고, 1 개의 도전성 랜딩 패드(LP2) 상에는 1 개의 도전성 콘택 플러그(160)가 배치될 수 있다. 그러나, 본 발명의 기술적 사상은 도 7b에 예시한 구성에 한정되는 것은 아니다. 예를 들면, 도 7a에 예시한 집적회로 소자(200)에서 도전성 랜딩 패드(LP2) 대신, 도 5b, 도 5c, 도 6a 내지 도 6e를 참조하여 설명한 도전성 랜딩 패드들, 또는 이들로부터 다양하게 변형 및 변경된 도전성 랜딩 패드를 채용할 수 있다.
도 7a를 참조하여 설명한 집적회로 소자(200)는 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴(154)을 포함하고, 비금속 도전 패턴(154)의 하측 비금속 도전부(154A) 상에는 도전성 랜딩 패드(LP2)가 배치되어 있다. 도전성 랜딩 패드(LP2)의 최상면은 상측 비금속 도전부(154B)의 최상면과 공면을 이룰 수 있다. 즉, 도전성 랜딩 패드(LP2)는 비금속 도전 패턴(154)에 매립된 구조를 가질 수 있다. 따라서, 비금속 도전 패턴(154)의 전체적인 부피가 감소됨으로써 야기될 수 있는 저항 문제를 도전성 랜딩 패드(LP)를 이용하여 개선할 수 있다.
또한, 커패시터(CP1)의 상부 전극(UE)에 전기적으로 연결되는 도전성 콘택 플러그(160)가 도전성 랜딩 패드(LP2) 위에 배치되어 있다. 도전성 콘택 플러그(160)의 형성에 필요한 콘택홀을 형성하는 공정에서 도전성 랜딩 패드(LP2)는 식각 정지층의 역할을 수행할 수 있다. 따라서, 집적회로 소자(200)는 항공 불량을 억제하기 위하여 비금속 도전 패턴(154)의 총 두께를 낮추는 데 유리한 구조를 제공할 수 있으며, 이에 따라 집적회로 소자(200)에서 항공 불량을 최소화할 수 있다. 또한, 집적회로 소자(200)에서 비금속 도전 패턴(154)의 전체적인 부피가 감소되더라도 도전성 랜딩 패드(LP2)를 포함함으로써 상부 전극(UE)과 이에 연결되는 배선 구조들에서 저항이 증가하는 것을 방지할 수 있다.
도 8a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)의 일부 구성을 도시한 단면도이다. 도 8a에 예시한 집적회로 소자(300)의 구성 요소들은 도 1 내지 도 3에 예시한 집적회로 소자(10)의 메모리 셀 어레이(22A)의 일부를 구성할 수 있다. 도 8a에 있어서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 8a를 참조하면, 집적회로 소자(300)는 도 4를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(300)는 복수의 커패시터(CP1) 대신 복수의 커패시터(CP3)를 포함하고, 복수의 도전성 랜딩 패드(LP) 대신 도전성 다마신 패턴(DP3)을 포함할 수 있다.
복수의 커패시터(CP3)는 복수의 도전 영역(124) 상에 배치된 복수의 하부 전극(LE), 유전막(140), 및 상부 전극(UE3)을 포함할 수 있다. 상부 전극(UE3)은 도 4를 참조하여 상부 전극(UE)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 상부 전극(UE3)은 유전막(140) 위에서 복수의 하부 전극(LE)을 덮는 다중층 구조물로 이루어지고, 상기 다중층 구조물은 유전막(140) 상에 순차적으로 적층된 금속 함유 도전 패턴(152) 및 비금속 도전 패턴(354)을 포함할 수 있다.
비금속 도전 패턴(354)은 금속 함유 도전 패턴(152)의 상면에 접하는 저면과, 복수의 단차부를 가지는 상면을 포함할 수 있다. 비금속 도전 패턴(354)에서 상기 복수의 단차부를 가지는 상면은 기판(110) 상의 제1 수직 레벨(LV31)에 있는 제1 상면(T31)과, 제1 수직 레벨(LV31)보다 기판(110)으로부터 더 먼 제2 수직 레벨(LV32)에 있는 제2 상면(T32)을 포함할 수 있다. 제1 상면(T31)은 비금속 도전 패턴(354)의 저면으로부터 수직 방향(Z 방향)으로 제1 높이(H31)를 가지고, 제2 상면(T32)은 비금속 도전 패턴(354)의 저면으로부터 수직 방향(Z 방향)으로 제1 높이(H31)보다 더 큰 제2 높이(H32)를 가질 수 있다.
예시적인 실시예들에서, 비금속 도전 패턴(354)은 도핑된 SiGe 층으로 이루어질 수 있다. 예를 들면, 비금속 도전 패턴(354)은 보론으로 도핑된 SiGe 층으로 이루어질 수 있다.
비금속 도전 패턴(354)은 금속 함유 도전 패턴(152)을 사이에 두고 복수의 하부 전극(LE)과 대면하는 하측 비금속 도전부(354A)와, 하측 비금속 도전부(354A) 위에서 기판(110)으로부터 멀어지는 방향으로 돌출되어 있는 상측 비금속 도전부(354B)를 포함할 수 있다. 하측 비금속 도전부(354A)의 최상면은 제1 상면(T31)에 대응하고, 상측 비금속 도전부(354B)의 최상면은 제2 상면(T32)에 대응할 수 있다. 하측 비금속 도전부(354A) 및 상측 비금속 도전부(354B)는 상호 일체로 연결된 구조를 가질 수 있다.
수직 방향(Z 방향)에서, 비금속 도전 패턴(354)의 총 두께는 제2 높이(H32)에 해당하고, 비금속 도전 패턴(354)의 하측 비금속 도전부(354A)의 두께는 제1 높이(H21)에 해당하고, 비금속 도전 패턴(354)의 상측 비금속 도전부(354B)의 두께는 제2 높이(H32)와 제1 높이(H31)와의 차이(DH3)에 해당할 수 있다. 수직 방향(Z 방향)에서, 상측 비금속 도전부(354B)의 두께는 하측 비금속 도전부(354A)의 두께보다 더 클 수 있다. 즉, 제2 높이(H32)와 제1 높이(H31)와의 차이(DH3)는 제1 높이(H31)보다 더 클 수 있다.
도전성 다마신 패턴(DP3)은 하측 비금속 도전부(354A)의 최상면인 제1 상면(T31)에 접하는 저면과, 상측 비금속 도전부(354B)의 최상면인 제2 상면(T32)과 공면을 이루는 최상면을 가질 수 있다. 도전성 다마신 패턴(DP3)의 구성 물질은 도 4를 참조하여 도전성 랜딩 패드(LP)의 구성 물질에 대하여 설명한 바와 대체로 동일하다.
비금속 도전 패턴(354) 상에 복수의 도전성 콘택 플러그(160)가 배치될 수 있다. 복수의 도전성 콘택 플러그(160)는 각각 캡핑 절연막(158)을 수직 방향(Z 방향)으로 관통하고 비금속 도전 패턴(354) 중 상측 비금속 도전부(354B)에 접하는 저면을 가질 수 있다. 복수의 도전성 콘택 플러그(160) 각각의 하측 일부는 비금속 도전 패턴(354)에 매립될 수 있다. 복수의 도전성 콘택 플러그(160) 각각의 최저면의 수직 레벨은 제1 수직 레벨(LV31)보다 높고 제2 수직 레벨(LV32)보다 낮을 수 있다. 복수의 도전성 콘택 플러그(160)는 상측 비금속 도전부(354B)의 일부를 사이에 두고 도전성 다마신 패턴(DP3)으로부터 이격되어 있을 수 있다.
도 8b는 도 8a에 예시한 집적회로 소자(300)에 포함된 비금속 도전 패턴(354), 도전성 다마신 패턴(DP3), 및 복수의 도전성 콘택 플러그(160) 각각의 일부 실시예들에 따른 평면 구성을 보여주는 평면도이다.
도 8b를 참조하면, 도전성 다마신 패턴(DP3)은 복수의 개구(DP3H)를 한정하는 메쉬(mesh)형 평면 형상을 가질 수 있다. 도전성 다마신 패턴(DP3)에 한정된 복수의 개구(DP3H)에는 각각 상측 비금속 도전부(354B)가 배치될 수 있다. 도전성 다마신 패턴(DP3)에 한정된 복수의 개구(DP3H)와 복수의 도전성 콘택 플러그(160)는 1:1로 대응하도록 배치되고, 상기 복수의 개구(DP3H) 중 1 개의 개구(DP3H)에 배치된 1 개의 상측 비금속 도전부(354B) 상에는 1 개의 도전성 콘택 플러그(160)가 배치될 수 있다. 그러나, 본 발명의 기술적 사상은 도 8b에 예시한 구성에 한정되는 것은 아니다. 예를 들면, 도전성 다마신 패턴(DP3)의 평면 형상은 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경될 수 있다.
다시 도 8a를 참조하면, 복수의 도전성 콘택 플러그(160) 및 캡핑 절연막(158) 상에 상부 배선층(370)이 배치되고, 상부 배선층(370) 상에 상부 배선층(370) 및 캡핑 절연막(158)을 덮는 층간절연막(178)이 배치될 수 있다. 상부 배선층(370)의 구성 물질은 도 4를 참조하여 상부 배선층(170)의 구성 물질에 대하여 설명한 바와 같다.
도 8c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300A)를 설명하기 위한 평면도이다. 도 8c에 예시한 집적회로 소자(300A)의 구성 요소들은 도 1 내지 도 3에 예시한 집적회로 소자(10)의 메모리 셀 어레이(22A)의 일부를 구성할 수 있다.
도 8c를 참조하면, 집적회로 소자(300A)는 도 8a 및 도 8b를 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(300A)에서 도전성 콘택 플러그(160)는 도전성 다마신 패턴(DP3) 상에 배치될 수 있다. 집적회로 소자(300A)에서 도전성 콘택 플러그(160)는 도전성 다마신 패턴(DP3)의 일부 영역을 사이에 두고 비금속 도전 패턴(354)으로부터 이격되어 있을 수 있다.
도 8a 내지 도 8c를 참조하여 설명한 집적회로 소자(300, 300A)는 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴(354)을 포함하고, 비금속 도전 패턴(354)의 하측 비금속 도전부(354A) 상에는 도전성 다마신 패턴(DP3)이 배치되고, 도전성 다마신 패턴(DP3)의 최상면은 상측 비금속 도전부(354B)의 최상면인 제2 상면(T32)과 공면을 이룰 수 있다. 즉, 도전성 다마신 패턴(DP3)은 비금속 도전 패턴(354)에 매립된 구조를 가질 수 있다. 따라서, 집적회로 소자(300, 300A)에서, 도 4에 예시한 집적회로 소자(100)의 효과에 대하여 설명한 바와 유사하게, 항공 불량을 최소화할 수 있다.
도 9a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)의 일부 구성을 도시한 단면도이다. 도 9a에 예시한 집적회로 소자(100)의 구성 요소들은 도 1 내지 도 3에 예시한 집적회로 소자(10)의 메모리 셀 어레이(22A)의 일부를 구성할 수 있다. 도 9a에 있어서, 도 4 및 도 8a에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 9a를 참조하면, 집적회로 소자(400)는 도 8a를 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(400)는 복수의 커패시터(CP3) 대신 복수의 커패시터(CP4)를 포함하고, 도전성 다마신 패턴(DP3) 대신 도전성 다마신 패턴(DP4)을 포함할 수 있다.
복수의 커패시터(CP4)는 복수의 도전 영역(124) 상에 배치된 복수의 하부 전극(LE), 유전막(140), 및 상부 전극(UE4)을 포함할 수 있다. 상부 전극(UE4)은 도 8a를 참조하여 상부 전극(UE3)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 상부 전극(UE4)은 비금속 도전 패턴(354) 대신 비금속 도전 패턴(454)을 포함할 수 있다.
비금속 도전 패턴(454)은 금속 함유 도전 패턴(152)의 상면에 접하는 저면과, 복수의 단차부를 가지는 상면을 포함할 수 있다. 비금속 도전 패턴(454)에서 상기 복수의 단차부를 가지는 상면은 기판(110) 상의 제1 수직 레벨(LV41)에 있는 제1 상면(T41)과, 제1 수직 레벨(LV41)보다 기판(110)으로부터 더 먼 제2 수직 레벨(LV42)에 있는 제2 상면(T42)을 포함할 수 있다. 제1 상면(T41)은 비금속 도전 패턴(454)의 저면으로부터 수직 방향(Z 방향)으로 제1 높이(H41)를 가지고, 제2 상면(T42)은 비금속 도전 패턴(454)의 저면으로부터 수직 방향(Z 방향)으로 제1 높이(H41)보다 더 큰 제2 높이(H42)를 가질 수 있다.
예시적인 실시예들에서, 비금속 도전 패턴(454)은 도핑된 SiGe 층으로 이루어질 수 있다. 예를 들면, 비금속 도전 패턴(454)은 보론으로 도핑된 SiGe 층으로 이루어질 수 있다.
비금속 도전 패턴(454)은 금속 함유 도전 패턴(152)을 사이에 두고 복수의 하부 전극(LE)과 대면하는 하측 비금속 도전부(454A)와, 하측 비금속 도전부(454A) 위에서 기판(110)으로부터 멀어지는 방향으로 돌출되어 있는 상측 비금속 도전부(454B)를 포함할 수 있다. 하측 비금속 도전부(454A)의 최상면은 제1 상면(T41)에 대응하고, 상측 비금속 도전부(454B)의 최상면은 제2 상면(T42)에 대응할 수 있다. 하측 비금속 도전부(454A) 및 상측 비금속 도전부(454B)는 상호 일체로 연결된 구조를 가질 수 있다.
수직 방향(Z 방향)에서, 비금속 도전 패턴(454)의 총 두께는 제2 높이(H42)에 해당하고, 비금속 도전 패턴(454)의 하측 비금속 도전부(454A)의 두께는 제1 높이(H41)에 해당하고, 비금속 도전 패턴(454)의 상측 비금속 도전부(454B)의 두께는 제2 높이(H42)와 제1 높이(H41)와의 차이(DH4)에 해당할 수 있다. 수직 방향(Z 방향)에서, 상측 비금속 도전부(454B)의 두께는 하측 비금속 도전부(454A)의 두께보다 더 클 수 있다. 즉, 제2 높이(H42)와 제1 높이(H41)와의 차이(DH4)는 제1 높이(H41)보다 더 클 수 있다.
도전성 다마신 패턴(DP4)은 하측 비금속 도전부(454A)의 최상면인 제1 상면(T41)에 접하는 저면과, 상측 비금속 도전부(454B)의 최상면인 제2 상면(T42)과 공면을 이루는 최상면을 가질 수 있다. 도전성 다마신 패턴(DP4)의 구성 물질은 도 4를 참조하여 도전성 랜딩 패드(LP)의 구성 물질에 대하여 설명한 바와 대체로 동일하다.
비금속 도전 패턴(454) 상에 복수의 도전성 콘택 플러그(160)가 배치될 수 있다. 복수의 도전성 콘택 플러그(160)는 각각 캡핑 절연막(158)을 수직 방향(Z 방향)으로 관통하고 비금속 도전 패턴(454) 중 상측 비금속 도전부(454B)에 접하는 저면을 가질 수 있다. 복수의 도전성 콘택 플러그(160) 각각의 하측 일부는 비금속 도전 패턴(454)에 매립될 수 있다. 복수의 도전성 콘택 플러그(160) 각각의 최저면의 수직 레벨은 제1 수직 레벨(LV41)보다 높고 제2 수직 레벨(LV42)보다 낮을 수 있다. 복수의 도전성 콘택 플러그(160)는 상측 비금속 도전부(454B)의 일부를 사이에 두고 도전성 다마신 패턴(DP4)으로부터 이격되어 있을 수 있다.
도 9b는 도 9a에 예시한 집적회로 소자(400)에 포함된 비금속 도전 패턴(454), 도전성 다마신 패턴(DP4), 및 복수의 도전성 콘택 플러그(160) 각각의 일부 실시예들에 따른 평면 구성을 보여주는 평면도이다.
도 9b를 참조하면, 도전성 다마신 패턴(DP4)은 복수의 개구(DP4H)를 한정하는 메쉬(mesh)형 평면 형상을 가질 수 있다. 도전성 다마신 패턴(DP4)에 한정된 복수의 개구(DP4H)에는 각각 상측 비금속 도전부(454B)가 배치될 수 있다.
도전성 다마신 패턴(DP4)에 한정된 복수의 개구(DP4H)는 각각 제1 수평 방향(X 방향)을 따르는 길이와 제2 수평 방향(Y 방향)을 따르는 폭을 가지고, 상기 길이는 상기 폭보다 더 클 수 있다. 그러나, 복수의 개구(DP4H) 각각의 평면 형상이 도 9b에 예시한 바에 한정되는 것은 아니며, 복수의 개구(DP4H) 각각의 평면 형상은 필요에 따라 다양하게 선택될 수 있다.
도전성 다마신 패턴(DP4)에 한정된 복수의 개구(DP4H) 중 1 개의 개구(DP4H) 내에는 복수의 도전성 콘택 플러그(160)가 배치될 수 있다. 1 개의 개구(DP4H) 내에 배치되는 복수의 도전성 콘택 플러그(160)는 각각 상기 1 개의 개구(DP4H)에 배치된 1 개의 상측 비금속 도전부(454B)에 접하는 저면을 가질 수 있다. 도 9a 및 도 9b에는 1 개의 개구(DP4H) 내에 3 개의 도전성 콘택 플러그(160)가 배치된 구성이 예시되어 있으나, 본 발명의 기술적 사상은 도 9a 및 도 9b에 예시된 바에 한정되지 않는다. 1 개의 개구(DP4H) 내에 배치되는 도전성 콘택 플러그(160)의 개수는 필요에 따라 다양하게 선택될 수 있다.
도 9c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400A)를 설명하기 위한 평면도이다. 도 4c에 예시한 집적회로 소자(400A)의 구성 요소들은 도 1 내지 도 3에 예시한 집적회로 소자(10)의 메모리 셀 어레이(22A)의 일부를 구성할 수 있다.
도 9c를 참조하면, 집적회로 소자(400A)는 도 9a 및 도 9b를 참조하여 설명한 집적회로 소자(400)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(400A)에서 도전성 콘택 플러그(160)는 도전성 다마신 패턴(DP4) 상에 배치될 수 있다. 집적회로 소자(400A)에서 도전성 콘택 플러그(160)는 도전성 다마신 패턴(DP4)의 일부 영역을 사이에 두고 비금속 도전 패턴(454)으로부터 이격되어 있을 수 있다.
도 9a 내지 도 9c를 참조하여 설명한 집적회로 소자(400, 400A)는 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴(454)을 포함하고, 비금속 도전 패턴(454)의 하측 비금속 도전부(454A) 상에는 도전성 다마신 패턴(DP4)이 배치되고, 도전성 다마신 패턴(DP4)의 최상면은 상측 비금속 도전부(454B)의 최상면인 제2 상면(T42)과 공면을 이룰 수 있다. 즉, 도전성 다마신 패턴(DP4)은 비금속 도전 패턴(454)에 매립된 구조를 가질 수 있다. 따라서, 집적회로 소자(400, 400A)에서, 도 4에 예시한 집적회로 소자(100)의 효과에 대하여 설명한 바와 유사하게, 항공 불량을 최소화할 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500)의 일부 구성을 도시한 단면도이다. 도 10에 있어서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 10을 참조하면, 집적회로 소자(500)는 도 4를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(500)는 복수의 커패시터(CP1) 대신 복수의 커패시터(CP5)를 포함하고, 복수의 도전성 랜딩 패드(LP)는 포함하지 않는다.
복수의 커패시터(CP5)는 복수의 도전 영역(124) 상에 배치된 복수의 하부 전극(LE), 유전막(140), 및 상부 전극(UE5)을 포함할 수 있다. 상부 전극(UE5)은 유전막(140) 위에서 복수의 하부 전극(LE)을 덮는 다중층 구조물로 이루어지고, 상기 다중층 구조물은 유전막(140) 상에 순차적으로 적층된 금속 함유 도전 패턴(152) 및 비금속 도전 패턴(554)을 포함할 수 있다.
비금속 도전 패턴(554)은 금속 함유 도전 패턴(152)의 상면에 접하는 저면과, 복수의 단차부를 가지는 상면을 포함할 수 있다. 비금속 도전 패턴(554)에서 상기 복수의 단차부를 가지는 상면은 기판(110) 상의 제1 수직 레벨(LV51)에 있는 제1 상면(T51)과, 제1 수직 레벨(LV51)보다 기판(110)으로부터 더 먼 제2 수직 레벨(LV52)에 있는 제2 상면(T52)을 포함할 수 있다. 제1 상면(T51)은 비금속 도전 패턴(554)의 저면으로부터 수직 방향(Z 방향)으로 제1 높이(H51)를 가지고, 제2 상면(T52)은 비금속 도전 패턴(554)의 저면으로부터 수직 방향(Z 방향)으로 제1 높이(H51)보다 더 큰 제2 높이(H52)를 가질 수 있다.
예시적인 실시예들에서, 비금속 도전 패턴(554)은 도핑된 SiGe 층으로 이루어질 수 있다. 예를 들면, 비금속 도전 패턴(554)은 보론으로 도핑된 SiGe 층으로 이루어질 수 있다.
비금속 도전 패턴(554)은 금속 함유 도전 패턴(152)을 사이에 두고 복수의 하부 전극(LE)과 대면하는 하측 비금속 도전부(554A)와, 하측 비금속 도전부(554A) 위에서 기판(110)으로부터 멀어지는 방향으로 돌출되어 있는 상측 비금속 도전부(554B)를 포함할 수 있다. 하측 비금속 도전부(554A)의 최상면은 제1 상면(T51)에 대응하고, 상측 비금속 도전부(554B)의 최상면은 제2 상면(T52)에 대응할 수 있다. 하측 비금속 도전부(554A) 및 상측 비금속 도전부(554B)는 별도의 공정에 의해 형성된 것일 수 있다. 이에 따라, 하측 비금속 도전부(554A)의 제1 상면(T51)과 상측 비금속 도전부(554B)의 저면과의 사이에 접촉 계면(554C)이 존재할 수 있다.
수직 방향(Z 방향)에서, 비금속 도전 패턴(554)의 총 두께는 제2 높이(H52)에 해당하고, 비금속 도전 패턴(554)의 하측 비금속 도전부(554A)의 두께는 제1 높이(H51)에 해당하고, 비금속 도전 패턴(554)의 상측 비금속 도전부(554B)의 두께는 제2 높이(H52)와 제1 높이(H51)와의 차이(DH5)에 해당할 수 있다. 수직 방향(Z 방향)에서, 상측 비금속 도전부(554B)의 두께는 하측 비금속 도전부(554A)의 두께보다 더 클 수 있다. 즉, 제2 높이(H52)와 제1 높이(H51)와의 차이(DH5)는 제1 높이(H51)보다 더 클 수 있다.
예시적인 실시예들에서, 상측 비금속 도전부(554B)는 대략 원형 또는 대략 다각형의 아일랜드 평면 형상, 바 평면 형상, 또는 복수의 개구를 한정하는 메쉬형 평면 형상을 가질 수 있다.
비금속 도전 패턴(554)의 하측 비금속 도전부(554A) 상에는 절연 패턴(540)이 배치될 수 있다. 절연 패턴(540)은 하측 비금속 도전부(554A)의 최상면인 제1 상면(T51)에 접하는 저면과, 상측 비금속 도전부(554B)의 최상면인 제2 상면(T52)과 공면을 이루는 최상면을 가질 수 있다. 절연 패턴(540)은 다마신 공정을 이용하여 형성된 절연성 다마신 패턴으로 이루어질 수 있다. 본 명세서에서, 절연 패턴(540)은 절연성 다마신 패턴으로 칭해질 수도 있다. 예시적인 실시예들에서, 절연 패턴(540)은 실리콘 산화막으로 이루어질 수 있다. 예를 들면, 절연 패턴(540)은 PEOX (plasma enhanced oxide), TEOS (tetraethyl orthosilicate), BTEOS (boro TEOS), PTEOS (phosphorous TEOS), BPTEOS (boro phospho TESO), BSG (boro silicate glass), PSG (phospho silicate glass), BPSG (boro phospho silicate glass) 등과 같은 실리콘 산화물 계열의 물질로 이루어질 수 있다.
비금속 도전 패턴(554) 및 절연 패턴(540)은 캡핑 절연막(158)으로 덮일 수 있다. 비금속 도전 패턴(554)의 제2 상면(T52)과 절연 패턴(540)의 최상면은 캡핑 절연막(158)의 저면에 접할 수 있다.
비금속 도전 패턴(554) 상에 복수의 도전성 콘택 플러그(160)가 배치될 수 있다. 복수의 도전성 콘택 플러그(160)는 각각 캡핑 절연막(158)을 수직 방향(Z 방향)으로 관통하고 비금속 도전 패턴(554) 중 상측 비금속 도전부(554B)에 접하는 저면을 가질 수 있다. 복수의 도전성 콘택 플러그(160) 각각의 하측 일부는 상측 비금속 도전부(554B)에 매립될 수 있다. 복수의 도전성 콘택 플러그(160) 각각의 최저면의 수직 레벨은 제1 수직 레벨(LV51)보다 높고 제2 수직 레벨(LV52)보다 낮을 수 있다. 복수의 도전성 콘택 플러그(160)는 상측 비금속 도전부(554B)의 일부를 사이에 두고 절연 패턴(540) 및 하측 비금속 도전부(554A) 각각으로부터 이격되어 있을 수 있다.
도 10을 참조하여 설명한 집적회로 소자(500)는 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴(554)을 포함하고, 상기 복수의 단차부로 인해 비교적 작은 두께를 가지는 하측 비금속 도전부(554A)를 포함함으로써 비금속 도전 패턴(554)의 전체적인 부피가 감소될 수 있다. 따라서, 비금속 도전 패턴(554)이 보론으로 도핑된 SiGe 층으로 이루어지는 경우에 발생될 수 있는 항공 불량의 발생 가능성을 최소화할 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법들에 대하여 상세히 설명한다.
도 11a 내지 도 11l은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11a 내지 도 11l을 참조하여, 도 4에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 11a 내지 도 11l에 있어서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 11a를 참조하면, 기판(110) 상에 하부 구조물(120)과, 하부 구조물(120)을 관통하여 활성 영역(AC)에 연결되는 도전 영역(124)을 형성할 수 있다. 그 후, 하부 구조물(120) 및 도전 영역(124)을 덮는 절연막(126)을 형성할 수 있다.
절연막(126)은 후속 공정에서 식각 정지층으로 사용될 수 있다. 절연막(126)은 하부 구조물(120)에 대하여 식각 선택비를 가지는 절연 물질로 이루어질 수 있다. 예시적인 실시예들에서, 절연막(126)은 실리콘 질화막(SiN), 실리콘 탄화질화막(SiCN), 실리콘 보론 질화막(SiBN), 또는 이들의 조합으로 이루어질 수 있다.
도 11b를 참조하면, 절연막(126) 위에 몰드 구조물(MST)을 형성할 수 있다.
몰드 구조물(MST)은 복수의 몰드막과 복수의 지지막을 포함할 수 있다. 예를 들면, 몰드 구조물(MST)은 절연막(126) 위에 차례로 적층된 제1 몰드막(132), 하부 지지막(134), 제2 몰드막(136), 및 상부 지지막(138)을 포함할 수 있다. 몰드 구조물(MST)의 적층 순서는 도 11b에 예시한 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
제1 몰드막(132) 및 제2 몰드막(136)은 각각 불화암모늄(NH4F), 불산(HF) 및 물을 포함하는 식각액에 대하여 식각율이 비교적 높아 상기 식각액에 의한 리프트-오프(lift-off) 공정에 의해 제거 가능한 물질로 이루어질 수 있다. 일부 실시예들에서, 제1 몰드막(132) 및 제2 몰드막(136)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
하부 지지막(134) 및 상부 지지막(138)은 각각 실리콘 질화막(SiN), 실리콘 탄화질화막(SiCN), 실리콘 보론 질화막(SiBN), 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 하부 지지막(134) 및 상부 지지막(138)은 서로 동일한 물질로 이루어질 수 있다. 다른 예시적인 실시예들에서, 하부 지지막(134) 및 상부 지지막(138)은 서로 다른 물질로 이루어질 수 있다.
도 11c를 참조하면, 도 11b의 결과물에서 몰드 구조물(MST) 위에 마스크 패턴(도시 생략)을 형성한 후, 마스크 패턴을 식각 마스크로 이용하고 절연막(126)을 식각 정지층으로 이용하여 몰드 구조물(MST)을 이방성 식각하여 복수의 홀(BH)을 한정하는 몰드 구조물 패턴(MSP)을 형성할 수 있다.
몰드 구조물 패턴(MSP)은 제1 몰드 패턴(132P), 하부 지지 패턴(134P), 제2 몰드 패턴(136P), 및 상부 지지 패턴(138P)을 포함할 수 있다. 복수의 홀(BH)을 형성하는 동안 과도 식각에 의해 복수의 홀(BH)을 통해 노출되는 절연막(126)의 일부가 식각되어 절연막(126)으로부터 절연 패턴(126P)이 형성되고, 복수의 홀(BH)을 통해 복수의 도전 영역(124)이 노출될 수 있다.
그 후, 복수의 홀(BH)을 채우는 복수의 하부 전극(LE)을 형성할 수 있다. 예시적인 실시예들에서, 복수의 하부 전극(LE)을 형성하기 위하여 복수의 홀(BH)을 채우면서 상부 지지 패턴(138P)의 상면을 덮는 도전층을 형성할 수 있다. 상기 도전층을 형성하기 위하여, ALD 공정을 이용할 수 있다. 그 후, 에치백(etchback) 공정 또는 CMP(chemical mechanical polishing) 공정을 이용하여 상기 도전층의 일부를 제거하여 상부 지지 패턴(138P)의 상면을 노출시킬 수 있다.
도 11d를 참조하면, 도 11c의 결과물에서 상부 지지 패턴(138P)의 일부를 제거하여 복수의 상부 홀(UH)을 형성한 후, 복수의 상부 홀(UH)을 통해 제2 몰드 패턴(136P)을 습식으로 제거할 수 있다. 그 후, 복수의 상부 홀(UH)을 통해 노출된 하부 지지 패턴(134P)의 일부를 제거하여 복수의 하부 홀(LH)을 형성한 후, 복수의 하부 홀(LH)을 통해 제1 몰드 패턴(132P)을 습식으로 제거하여 절연 패턴(126P)의 상면을 노출시킬 수 있다. 제1 몰드 패턴(132P) 및 제2 몰드 패턴(136P)이 제거된 후, 복수의 하부 전극(LE) 각각의 측벽들이 노출될 수 있다.
예시적인 실시예들에서, 제2 몰드 패턴(136P) 및 제1 몰드 패턴(132P)을 습식으로 제거하기 위하여 불화암모늄(NH4F), 불산(HF) 및 물을 포함하는 식각액을 이용할 수 있으나, 이에 한정되는 것은 아니다.
도 11e를 참조하면, 도 11d의 결과물의 노출된 표면들을 덮는 유전막(140)을 형성할 수 있다. 유전막(140)을 형성하기 위하여 ALD 공정을 이용할 수 있다.
도 11f를 참조하면, 도 11e의 결과물 상에서 유전막(140)을 덮는 금속 함유 도전 패턴(152)을 형성할 수 있다. 금속 함유 도전 패턴(152)은 유전막(140) 위에서 복수의 하부 전극(LE) 각각의 사이의 공간을 채우고 복수의 하부 전극(LE) 각각의 상면을 덮도록 형성될 수 있다. 예시적인 실시예들에서, 금속 함유 도전 패턴(152)을 형성하기 위하여, CVD, MOCVD(metal organic CVD), PVD(physical vapor deposition), 또는 ALD 공정을 이용할 수 있다.
도 11g를 참조하면, 금속 함유 도전 패턴(152) 상에 비금속 도전층(154L)을 형성하고, CMP 공정을 이용하여 비금속 도전층(154L)의 상면을 평탄화할 수 있다.
예시적인 실시예들에서, 비금속 도전층(154L)은 도핑된 SiGe 층으로 이루어질 수 있다. 예를 들면, 비금속 도전층(154L)은 보론으로 도핑된 SiGe 층으로 이루어질 수 있다. CMP 공정을 이용하여 비금속 도전층(154L)의 상면을 평탄화하는 동안, 비금속 도전층(154L)의 형성 직후 비금속 도전층(154L) 상에 잔류하는 부산물 및/또는 파티클, 및 비금속 도전층(154L) 형성 직후 비금속 도전층(154L)의 상면 부근에 남아 있는 결함들이 제거될 수 있다. 따라서, CMP 공정을 거친 후 얻어진 펑탄화된 상면을 가지는 비금속 도전층(154L)에서는 파티클 또는 결함이 제거되어 우수한 도전성을 제공할 수 있다.
도 11h를 참조하면, 도 11g의 결과물 상에 마스크 패턴(MP1)을 형성하고, 마스크 패턴(MP1)을 식각 마스크로 이용하여 비금속 도전층(154L)을 이방성 식각하여 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴(154)을 형성할 수 있다. 비금속 도전 패턴(154)은 하측 비금속 도전부(154A) 및 상측 비금속 도전부(154B)를 포함할 수 있다. 예시적인 실시예들에서, 마스크 패턴(MP1)은 포토레지스트 패턴으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
비금속 도전 패턴(154)이 형성된 후, 하측 비금속 도전부(154A) 상에는 상측 비금속 도전부(154B)에 의해 수평 방향 폭이 한정되는 복수의 랜딩 영역(LR)이 형성될 수 있다. 하측 비금속 도전부(154A) 상에서 복수의 랜딩 영역(LR)의 수직 방향(Z 방향) 높이는 제2 높이(H12)와 제1 높이(H11)와의 차이(DH1)에 대응할 수 있다. 랜딩 영역(LR)의 수직 방향(Z 방향) 높이는 하측 비금속 도전부(154A)의 두께보다 더 클 수 있다.
도 11i를 참조하면, 도 11h의 결과물에서 마스크 패턴(MP1)을 제거한 후, 복수의 랜딩 영역(LR)을 채우며 상측 비금속 도전부(154B)의 상면을 덮는 도전성 랜딩층(LPL)을 형성할 수 있다. 도전성 랜딩층(LPL)은 W, Cu, Al, Co, Mo, Ru, Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 11j를 참조하면, 도 11i의 결과물에서 도전성 랜딩층(LPL)을 평탄화하여 상측 비금속 도전부(154B)의 상면을 노출시키고, 도전성 랜딩층(LPL)으로부터 복수의 랜딩 영역(LR)을 채우는 복수의 도전성 랜딩 패드(LP)를 형성할 수 있다.
도 11k를 참조하면, 도 11j의 결과물에서 복수의 도전성 랜딩 패드(LP) 각각의 상면과 상측 비금속 도전부(154B)의 상면을 덮는 캡핑 절연막(158)을 형성할 수 있다.
도 11l을 참조하면, 도 11k의 결과물에서 캡핑 절연막(158)을 수직 방향(Z 방향으로 관통하여 상측 비금속 도전부(154B)를 노출시키는 복수의 콘택홀을 형성하고, 상기 복수의 콘택홀을 채우는 복수의 도전성 콘택 플러그(160)를 형성할 수 있다. 그 후, 도 11l의 결과물 상에 상부 배선층(170) 및 층간절연막(178)을 형성하여 도 4에 예시한 집적회로 소자(100)를 제조할 수 있다.
도 7a에 예시한 집적회로 소자(200)를 제조하기 위하여 도 11a 내지 도 11l을 참조하여 설명한 방법을 이용할 수 있다. 단, 도 11i 및 도 11j를 참조하여 설명한 공정들에서 복수의 도전성 랜딩 패드(LP) 대신 복수의 도전성 랜딩 패드(LP2)를 형성할 수 있다. 이를 위하여, 도 11i를 참조하여 설명한 공정에서 마스크 패턴(MP1)을 제거한 후 도 11h의 결과물 상에 도전성 랜딩층(LPL)을 형성하기 전에. 복수의 랜딩 영역(LR)에서 노출된 표면들과 상측 비금속 도전부(154B)의 상면을 컨포멀하게 덮는 도전성 배리어막(256)을 형성할 수 있다. 그 후, 도전성 배리어막(256) 상에서 복수의 랜딩 영역(LR)을 채우며 상측 비금속 도전부(154B)의 상면을 덮는 도전성 랜딩층(LPL)을 형성할 수 있다. 그 후, 도 11j를 참조하여 설명한 바와 유사한 방법으로, 상측 비금속 도전부(154B)의 상면이 노출될 때까지 도전성 랜딩층(LPL) 및 도전성 배리어막(256)을 평탄화하여, 복수의 랜딩 영역(LR)을 채우는 복수의 도전성 랜딩 패드(LP2)를 형성할 수 있다.
도 12a, 도 13a, 및 도 14는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 13b 및 도 14b는 각각 도 12a 및 도 13a에 예시한 일부 구성 요소들의 평면도이다. 도 12a 내지 도 14를 참조하여, 도 8a 및 도 8b에 예시한 집적회로 소자(300)의 예시적인 제조 방법을 설명한다. 도 12a 내지 도 14에 있어서, 도 4, 도 8a, 및 도 8b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 12a를 참조하면, 도 11a 내지 도 11g를 참조하여 설명한 공정들을 수행한 후, 도 11g의 결과물에서 비금속 도전층(154L) 상에 마스크 패턴(MP3)을 형성할 수 있다. 그 후, 마스크 패턴(MP3)을 식각 마스크로 이용하여 비금속 도전층(154L)을 이방성 식각하여 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴(354)을 형성할 수 있다. 비금속 도전 패턴(354)은 하측 비금속 도전부(354A) 및 상측 비금속 도전부(354B)를 포함할 수 있다. 예시적인 실시예들에서, 마스크 패턴(MP3)은 포토레지스트 패턴으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
비금속 도전 패턴(354)이 형성된 후, 하측 비금속 도전부(354A) 상에는 상측 비금속 도전부(354B)에 의해 수평 방향 폭이 한정되는 다마신 영역(DR3)이 형성될 수 있다. 하측 비금속 도전부(354A) 상에서 다마신 영역(DR3)의 수직 방향(Z 방향) 높이는 제2 높이(H32)와 제1 높이(H31)와의 차이(DH3)에 대응할 수 있다. 다마신 영역(DR3)의 수직 방향(Z 방향) 높이는 하측 비금속 도전부(354A)의 두께보다 더 클 수 있다.
도 12b에는 도 12a에 예시한 일부 구성 요소들의 평면 구성이 예시되어 있다. 도 12b에 예시한 바와 같이, 마스크 패턴(MP3)은 비금속 도전 패턴(354)의 상면 중 일부 영역 위에서 복수의 아일랜드 평면 형상을 가지도록 배치될 수 있다.
도 13a를 참조하면, 도 12a의 결과물에서 마스크 패턴(MP3)을 제거한 후, 도 11i 및 도 11j를 참조하여 설명한 바와 유사한 방법으로 다마신 영역(DR3)을 채우는 도전성 다마신 패턴(DP3)을 형성할 수 있다.
도 13b에는 도 13a에 예시한 일부 구성 요소들의 평면 구성이 예시되어 있다. 도 13b에 예시한 바와 같이, 도전성 다마신 패턴(DP3)은 복수의 개구(DP3H)를 한정하는 메쉬형 평면 형상을 가질 수 있다. 도전성 다마신 패턴(DP3)에 한정된 복수의 개구(DP3H)를 통해 비금속 도전 패턴(354)이 노출될 수 있다.
도 14를 참조하면, 도 13a의 결과물에 대하여 도 11k 및 도 11l을 참조하여 설명한 공정들을 수행하여, 도 8a에 예시한 집적회로 소자(300)를 제조할 수 있다.
도 9a 및 도 9b에 예시한 집적회로 소자(400)를 제조하기 위하여 도 12a 내지 도 14를 참조하여 설명한 바와 유사한 방법을 이용할 수 있다. 단, 도 12a를 참조하여 설명한 공정에서 비금속 도전 패턴(354) 대신 비금속 도전 패턴(454)을 형성하고, 도 13a를 참조하여 설명한 공정에서 도전성 다마신 패턴(DP3) 대신 도전성 다마신 패턴(DP4)을 형성할 수 있다.
도 15a 내지 도 15f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 15a 내지 도 15f를 참조하여, 도 10에 예시한 집적회로 소자(500)의 예시적인 제조 방법을 설명한다. 도 15a 내지 도 15f에 있어서, 도 4 및 도 10에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 15a를 참조하면, 도 11a 내지 도 11f를 참조하여 설명한 공정들을 수행한 후, 도 11f의 결과물에서 금속 함유 도전 패턴(152) 상에 하측 비금속 도전부(554A)를 형성할 수 있다.
예시적인 실시예들에서, 하측 비금속 도전부(554A)를 형성하기 위하여, 금속 함유 도전 패턴(152) 상에 도핑된 SiGe 층을 형성하고, CMP 공정을 이용하여 상기 도핑된 SiGe 층의 상면을 평탄화할 수 있다. CMP 공정을 이용하여 상기 도핑된 SiGe 층의 상면을 평탄화하는 동안, 상기 도핑된 SiGe 층의 형성 직후 상기 도핑된 SiGe 층 상에 잔류하는 부산물 및/또는 파티클, 및 상기 도핑된 SiGe 층의 형성 직후 상기 도핑된 SiGe 층의 상면 부근에 남아 있는 결함들이 제거될 수 있다. 따라서, CMP 공정을 거친 후 얻어진 펑탄화된 상면을 가지는 하측 비금속 도전부(554A)는 파티클 또는 결함이 제거되어 우수한 도전성을 제공할 수 있다.
도 15b를 참조하면, 도 15a의 결과물 상에 절연층(540L)을 형성하고, 절연층(540L) 상에 마스크 패턴(MP5)을 형성할 수 있다. 절연층(540L)의 구성 물질은 도 10을 참조하여 절연 패턴(540)의 구성 물질에 대하여 설명한 바와 같다. 마스크 패턴(MP5)은 포토레지스트 패턴으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 15c를 참조하면, 도 15b의 결과물에서 마스크 패턴(MP5)을 식각 마스크로 이용하여 절연층(540L)을 이방성 식각하여 절연 패턴(540)을 형성할 수 있다. 절연 패턴(540)을 통해 하측 비금속 도전부(554A)의 상면이 노출될 수 있다. 절연 패턴(540)이 형성된 후, 하측 비금속 도전부(554A) 상에는 절연 패턴(540)에 의해 수평 방향 폭이 한정되는 다마신 영역(DR5)이 형성될 수 있다. 절연 패턴(540)이 형성된 후, 마스크 패턴(MP5)을 제거할 수 있다.
도 15d를 참조하면, 도 15c의 결과물에서 다마신 영역(DR5)을 채우며 절연 패턴(540)의 상면을 덮는 상측 비금속 도전층(154BL)을 형성할 수 있다. 상측 비금속 도전층(154BL)은 도핑된 SiGe 층으로 이루어질 수 있다. 예를 들면, 상측 비금속 도전층(154BL)은 보론으로 도핑된 SiGe 층으로 이루어질 수 있다.
도 15e를 참조하면, 도 15d의 결과물에서 상측 비금속 도전층(154BL)을 평탄화하여 절연 패턴(540)의 상면을 노출시키고, 상측 비금속 도전층(154BL)으로부터 다마신 영역(DR5)을 채우는 상측 비금속 도전부(554B)를 형성할 수 있다. 수직 방향(Z 방향)에서 상측 비금속 도전부(554B)의 두께는 제2 높이(H52)와 제1 높이(H51)와의 차이(DH5)에 해당할 수 있다. 수직 방향(Z 방향)에서, 상측 비금속 도전부(554B)의 두께는 하측 비금속 도전부(554A)의 두께보다 더 클 수 있다.
도 15f를 참조하면, 도 15e의 결과물에 대하여 도 11k 및 도 11l을 참조하여 설명한 공정들을 수행하여, 도 10에 예시한 집적회로 소자(500)를 제조할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 140: 유전막, 152: 금속 함유 도전 패턴, 154: 비금속 도전 패턴, 154A: 하측 비금속 도전부, 154B: 상측 비금속 도전부, 158: 캡핑 절연막, 160: 도전성 콘택 플러그, LE: 하부 전극, UE: 상부 전극.

Claims (10)

  1. 기판 상에 배치된 복수의 하부 전극과,
    상기 복수의 하부 전극 각각의 표면을 덮는 유전막과,
    상기 유전막 위에서 상기 복수의 하부 전극을 덮는 상부 전극을 포함하고,
    상기 상부 전극은
    상기 유전막 위에서 상기 복수의 하부 전극 각각의 사이의 공간을 채우고 상기 복수의 하부 전극 각각의 상면을 덮는 금속 함유 도전 패턴과,
    상기 금속 함유 도전 패턴의 상면에 접하는 저면과, 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴을 포함하고,
    상기 비금속 도전 패턴은 상기 저면으로부터 제1 높이의 제1 상면을 가지고 상기 금속 함유 도전 패턴을 사이에 두고 상기 복수의 하부 전극과 대면하는 하측 비금속 도전부와, 상기 저면으로부터 상기 제1 높이보다 더 큰 제2 높이의 제2 상면을 가지고 상기 하측 비금속 도전부의 상기 제1 상면 위에서 상기 기판으로부터 멀어지는 방향으로 돌출되어 있는 상측 비금속 도전부를 포함하고,
    상기 제2 높이와 상기 제1 높이와의 차이는 상기 제1 높이보다 더 큰 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 상면에 접하는 저면과, 상기 제2 상면과 공면을 이루는 최상면을 가지는 도전성 랜딩 패드와,
    상기 도전성 랜딩 패드에 접하는 저면을 가지는 적어도 하나의 도전성 콘택 플러그를 더 포함하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 상면에 접하는 저면과, 상기 제2 상면과 공면을 이루는 최상면을 가지는 도전성 다마신 패턴과,
    상기 도전성 다마신 패턴으로부터 이격되어 있고, 상기 상측 비금속 도전부에 접하는 저면을 가지는 적어도 하나의 도전성 콘택 플러그를 더 포함하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 상면에 접하는 저면과, 상기 제2 상면과 공면을 이루는 최상면을 가지는 절연 패턴과,
    상기 절연 패턴으로부터 이격되어 있고, 상기 상측 비금속 도전부에 접하는 저면을 가지는 적어도 하나의 도전성 콘택 플러그를 더 포함하는 집적회로 소자.
  5. 기판 상에 배치된 복수의 하부 전극과,
    상기 복수의 하부 전극 각각의 표면을 덮는 유전막과,
    상기 유전막 위에서 상기 복수의 하부 전극을 덮는 다중층 구조물로 이루어지는 상부 전극과,
    상기 상부 전극에 매립된 도전성 다마신 패턴을 포함하고,
    상기 상부 전극은 복수의 단차부를 가지는 상면을 포함하는 비금속 도전 패턴을 포함하고, 상기 비금속 도전 패턴은 상기 기판에 대면하는 저면과, 상기 저면으로부터 제1 높이의 제1 상면을 가지는 하측 비금속 도전부와, 상기 저면으로부터 상기 제1 높이보다 더 큰 제2 높이의 제2 상면을 가지고 상기 하측 비금속 도전부의 상기 제1 상면 위에서 상기 기판으로부터 멀어지는 방향으로 돌출되어 있는 상측 비금속 도전부를 포함하고, 상기 제2 높이와 상기 제1 높이와의 차이는 상기 제1 높이보다 더 크고,
    상기 도전성 다마신 패턴은 상기 하측 비금속 도전부의 상기 제1 상면에 접하는 저면과, 상기 상측 비금속 도전부의 상기 제2 상면과 공면을 이루는 최상면을 가지는 집적회로 소자.
  6. 제5항에 있어서,
    상기 비금속 도전 패턴의 상기 제2 상면과 상기 도전성 다마신 패턴의 상기 최상면을 덮는 캡핑 절연막과,
    상기 캡핑 절연막을 수직 방향으로 관통하고 상기 도전성 다마신 패턴에 접하는 저면을 가지는 적어도 하나의 도전성 콘택 플러그를 더 포함하는 집적회로 소자.
  7. 제5항에 있어서,
    상기 비금속 도전 패턴의 상기 제2 상면과 상기 도전성 다마신 패턴의 상기 최상면을 덮는 캡핑 절연막과,
    상기 캡핑 절연막을 수직 방향으로 관통하고 상기 상측 비금속 도전부에 접하는 저면을 가지는 적어도 하나의 도전성 콘택 플러그를 더 포함하는 집적회로 소자.
  8. 제5항에 있어서,
    상기 도전성 다마신 패턴은 아일랜드(island) 평면 형상 또는 바(bar) 평면 형상을 가지는 집적회로 소자.
  9. 제5항에 있어서,
    상기 도전성 다마신 패턴은 복수의 개구를 한정하는 메쉬(mesh)형 평면 형상을 가지는 집적회로 소자.
  10. 기판 상에 배치된 복수의 하부 전극과,
    상기 복수의 하부 전극 각각의 표면을 덮는 유전막과,
    상기 유전막 위에서 상기 복수의 하부 전극을 덮는 상부 전극을 포함하고,
    상기 상부 전극은
    상기 유전막 위에서 상기 복수의 하부 전극 각각의 사이의 공간을 채우고 상기 복수의 하부 전극 각각의 상면을 덮는 도전성 금속 질화막과,
    상기 도전성 금속 질화막의 상면에 접하는 저면과, 복수의 단차부를 가지는 상면을 포함하는 도핑된 SiGe 패턴을 포함하고,
    상기 도핑된 SiGe 패턴은 상기 저면으로부터 제1 높이의 제1 상면을 가지고 상기 도전성 금속 질화막을 사이에 두고 상기 복수의 하부 전극과 대면하는 하측 SiGe 도전부와, 상기 저면으로부터 상기 제1 높이보다 더 큰 제2 높이의 제2 상면을 가지고 상기 하측 SiGe 도전부의 상기 제1 상면 위에서 상기 기판으로부터 멀어지는 방향으로 돌출되어 있는 상측 SiGe 도전부를 포함하고,
    상기 제2 높이와 상기 제1 높이와의 차이는 상기 제1 높이보다 더 큰 집적회로 소자.
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