CN106206595A - 半导体器件及其制造方法 - Google Patents

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CN106206595A
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朴相真
高绮亨
权奇相
白在职
尹普彦
高镛璇
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Abstract

本公开提供了半导体器件及其制造方法。第一导电类型的鳍式场效应晶体管器件可以包括具有第一蚀刻速率的第一材料的第一嵌入的源极/漏极。第一嵌入的源极/漏极可以每个包括具有凹陷部分和相对于凹陷部分的外凸起部分的上表面。第二导电类型的鳍式场效应晶体管器件可以包括具有第二蚀刻速率的第二材料的第二嵌入的源极/漏极，该第二蚀刻速率大于第一蚀刻速率。第二嵌入的源极/漏极可以每个包括处于与第一导电类型的鳍式场效应晶体管器件的外凸起部分不同的水平的上表面。

Description

半导体器件及其制造方法
技术领域
本发明构思涉及半导体器件以及制造半导体器件的方法。
背景技术
包括三维鳍式场效应晶体管(FinFET)的半导体器件正在被发展，以克服由于半导体器件的进一步小型化引起的器件特性上的限制(例如，短沟道效应)。为了改善半导体器件的性能，正在研究提高电荷载流子迁移率并减小源极/漏极电阻的方法。
发明内容
根据本发明构思的实施方式可以提供包括用于接触的变化深度的凹陷的半导体器件以及制造该半导体器件的方法。按照这些实施方式，第一导电类型的鳍式场效应晶体管(finFET)器件可以包括具有第一蚀刻速率的第一材料的第一嵌入的源极/漏极。第一嵌入的源极/漏极可以每个包括具有凹陷部分和相对于凹陷部分的外凸起部分的上表面。第二导电类型的鳍式场效应晶体管器件可以包括具有第二蚀刻速率的第二材料的第二嵌入的源极/漏极，该第二蚀刻速率大于第一蚀刻速率。第二嵌入的源极/漏极可以每个包括处于比第一导电类型的鳍式场效应晶体管器件的凸起部分低的水平的上表面。
在根据本发明构思的一些实施方式中，一种半导体器件可以包括从基板突出的至少一个有源鳍以及与至少一个有源鳍交叉的栅极结构。嵌入的源极/漏极可以设置在有源鳍上并包括其上具有凹陷部分的上表面，该凹陷部分平行于栅极结构延伸的方向延伸。接触插塞可以部分地覆盖凹陷部分，其中嵌入的源极/漏极的上表面还可以包括相对于凹陷部分的凸起部分，其中该凸起部分可以位于凹陷部分和栅极结构之间。
在根据本发明构思的一些实施方式中，一种制造半导体器件的方法可以包括：提供基板，该基板包括设置在基板的第一区域中的第一有源鳍、第一牺牲栅极和第一侧壁间隔物以及设置在基板的第二区域中的第二有源鳍、第二牺牲栅极和第二侧壁间隔物。第二嵌入的源极/漏极可以形成在第二牺牲栅极的两侧，第一嵌入的源极/漏极可以形成在第一牺牲栅极的两侧。阻挡绝缘层可以形成为覆盖第二嵌入的源极/漏极并暴露第一嵌入的源极/漏极。第一嵌入的源极/漏极可以利用第一侧壁间隔物作为蚀刻掩模来蚀刻以提供第一嵌入的源极/漏极的被第一侧壁间隔物暴露的凹陷部分。蚀刻停止层可以形成为覆盖第一牺牲栅极、第二牺牲栅极、第一嵌入的源极/漏极和第二嵌入的源极/漏极。层间绝缘层可以形成在蚀刻停止层上，并且在第一嵌入的源极/漏极和第二嵌入的源极/漏极之上的层间绝缘层可以被同时蚀刻以分别在第一嵌入的源极/漏极和第二嵌入的源极/漏极上提供第一接触孔和第二接触孔。
在根据本发明构思的一些实施方式中，一种制造半导体器件的方法可以包括：提供设置在基板的第一区域中的第一牺牲栅极和第一侧壁间隔物以及设置在基板的第二区域中的第二牺牲栅极和第二侧壁间隔物；以及在第二牺牲栅极的两侧形成包括第二材料的第二嵌入的源极/漏极。第一嵌入的源极/漏极可以形成在第一牺牲栅极的两侧以包括与第二材料不同的第一材料。阻挡绝缘层可以形成为覆盖第二嵌入的源极/漏极并暴露第一嵌入的源极/漏极。第一嵌入的源极/漏极可以被部分地蚀刻以提供凹陷部分。蚀刻停止层可以形成在第一牺牲栅极、第二牺牲栅极、第一嵌入的源极/漏极和第二嵌入的源极/漏极上。第一层间绝缘层可以形成在蚀刻停止层上以暴露第一牺牲栅极和第二牺牲栅极的上表面。第一牺牲栅极和第二牺牲栅极可以分别用第一栅极结构和第二栅极结构替换。第二层间绝缘层可以形成为覆盖第一栅极结构、第二栅极结构和第一层间绝缘层，第一层间绝缘层和第二层间绝缘层可以被同时蚀刻以提供部分地暴露第一嵌入的源极/漏极的第一接触孔并提供部分地暴露第二嵌入的源极/漏极的第二接触孔。
附图说明
图1是示出根据本发明构思的示例实施方式的半导体器件的平面图；
图2A和图2B是示出根据本发明构思的示例实施方式的半导体器件的透视图；
图3A至图9B是示出根据本发明构思的示例实施方式的制造半导体器件的方法的视图；
图10和图11是示出根据本发明构思的示例实施方式的制造半导体器件的方法的视图；
图12A至图13B是示出根据本发明构思的示例实施方式的制造半导体器件的方法的示意图；
图14A和图14B是示出根据本发明构思的示例实施方式的半导体器件的透视图；
图15A至图17B是示出根据本发明构思的示例实施方式的制造半导体器件的方法的视图；
图18A和图18B是示出根据本发明构思的示例实施方式的半导体器件的透视图；
图19A和图19B是示出根据本发明构思的示例实施方式的半导体器件的透视图；
图20是包括根据本发明构思的示例实施方式的半导体器件的NAND栅极单元的电路图；
图21是包括根据本发明构思的示例实施方式的半导体器件的SRAM单元的电路图；
图22是示出包括根据本发明构思的示例实施方式的半导体器件的存储装置的方框图；
图23是示出包括根据本发明构思的示例实施方式的半导体器件的电子装置的方框图；以及
图24是示出包括根据本发明构思的示例实施方式的半导体器件的系统的方框图。
具体实施方式
现在将参照附图详细地描述本发明构思的示例实施方式。
在下文参照附图描述本发明构思，附图中示出本发明构思的示范性实施方式。从以下将参照附图更详细地描述的示范性实施方式，本发明构思的优点和特征以及实现它们的方法将变得明显。然而，应当指出，本发明构思不限于以下的示范性实施方式，可以以各种形式实施。因此，示范性实施方式仅被提供来公开本发明构思并使本领域技术人员知晓本发明构思的类别。在附图中，本发明构思的实施方式不限于这里提供的具体的示例并且为了清晰被夸大。
这里使用的术语仅是为了描述特定实施方式的目的而不意在限制本发明。当在这里使用时，单数术语“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外清楚地指示。当在这里使用时，术语“和/或”包括一个或多个所列相关项目的任意和所有组合。将理解，当称一个元件“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者还可以存在插入的元件。
类似地，将理解，当称一个元件诸如层、区域或基板在另一元件“上”时，它可以直接在另一元件上，或者还可以存在插入的元件。相反，术语“直接”表示不存在插入的元件。将进一步理解的是，术语“包括”和/或“包含”，当在这里使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
还将理解，尽管这里可以使用术语第一、第二、第三等来描述不同的元件，但是这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一个元件区别开。因此，一些实施方式中的第一元件可以在另一些实施方式中被称为第二元件，而没有背离本发明的教导。这里说明和示出的本发明构思的各方面的示范性实施方式包括它们的互补对应物。相同的附图标记或相同的参考指示符在整个说明书中表示相同的元件。
而且，这里参照截面图和/或平面图描述了示范性实施方式，这些图是理想化的示范性图示。因此，由例如制造技术和/或公差引起的图示形状的偏差将是可能发生的。因此，示范性实施方式不应被解释为限于这里示出的区域的形状而是将包括由例如制造引起的形状偏差。例如，示出为矩形的被蚀刻区域将通常具有圆化或弯曲的特征。因此，附图所示的区域在本质上是示意的，它们的形状不旨在示出器件的区域的实际形状，并且不旨在限制示例实施方式的范围。
如被本发明主体理解的，根据这里描述的各种实施方式的器件和形成器件的方法可以被包括在诸如集成电路的微电子器件中，其中根据这里描述的各种实施方式的多个器件被集成在同一微电子器件中。因此，这里示出的截面图可以在微电子器件中在两个不同的方向(不需要是正交的)上复制。因此，包含根据这里描述的各种实施方式的器件的微电子器件的平面图可以包括呈阵列和/或二维图案的多个器件，这可以基于微电子器件的功能性。
根据这里描述的各种实施方式的器件可以取决于微电子器件的功能性而分散在其它的器件当中。而且，根据这里描述的各种实施方式的微电子器件可以在垂直于所述两个不同的方向的第三方向上复制，以提供三维集成电路。
因此，这里示出的截面图提供用于根据这里描述的各个实施方式的多个器件的支持，该多个器件在平面图中沿两个不同的方向延伸和/或在透视图中在三个不同的方向上延伸。例如，当单个有源区在器件/结构的截面图中示出时，器件/结构可以包括在其上的多个有源区和晶体管结构(或存储器单元结构、栅结构等，视情况而定)，如将由该器件/结构的平面图示出的。
图1是示出根据本发明构思的示例实施方式的半导体器件的平面图。图2A和2B是示出根据本发明构思的示例实施方式的半导体器件的透视图。为了描述的方便，在图1、2A和2B中省略了某些部件。例如，图1中仅示出了主要结构之间的位置关系，图2A和2B中省略了层间绝缘层。
参照图1、2A和2B，半导体器件100可以包括具有第一区域I和第二区域II的基板101、设置在第一区域I中的第一晶体管100A以及设置在第二区域II中的第二晶体管100B。
第一晶体管100A可以包括第一有源鳍105、第一栅极结构140、第一侧壁间隔物150、第一嵌入的源极/漏极110以及第一接触插塞180。第二晶体管100B可以包括第二有源鳍205、第二栅极结构240、第二侧壁间隔物250、第二嵌入的源极/漏极210、阻挡绝缘层252以及第二接触插塞280。半导体器件100还可以包括隔离层107和207、蚀刻停止层154和254以及接触间隔物170和270。
第一区域I可以是其中形成N型FinFET的区域，第二区域II可以是其中形成P型FinFET的区域。也就是，第一晶体管100A可以是N型FinFET，第二晶体管100B可以是P型FinFET。
基板101可以包括在X方向和Y方向上延伸的上表面。基板101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，基板101可以是包括硅、锗或硅锗的半导体基板、绝缘体上硅(SOI)基板、或绝缘体上锗(GeOI)基板。
第一有源鳍105和第二有源鳍205可以设置为在基板101上在第一方向(诸如Y方向)上延伸。第一有源鳍105和第二有源鳍205可以具有从基板101突出的鳍的结构。第一有源鳍105和第二有源鳍205可以通过蚀刻基板101而形成。在某些示例实施方式中，第一有源鳍105和第二有源鳍205可以包括从基板101生长的外延层。例如，第一有源鳍105可以由包括P型杂质的硅形成，第二有源鳍205可以由包括N型杂质的硅形成。第一有源鳍105和第二有源鳍205被示出为在相同的方向上延伸，但是不限于此。第一有源鳍105和第二有源鳍205可以在不同的方向上延伸。
隔离层107可以设置在第一有源鳍105之间，隔离层207可以设置在第二有源鳍205之间。隔离层107和207可以具有分别使第一有源鳍105的上部和第二有源鳍205的上部暴露的高度。隔离层107和207可以例如通过浅沟槽隔离(STI)工艺形成。隔离层107和207可以由绝缘材料形成。隔离层107和207可以包括例如硅氧化物、硅氮化物、低k材料或其组合。低k材料可以包括硼磷硅酸盐玻璃(BPSG)、TOSZ(tonen silazene)、非掺杂的硅酸盐玻璃(USG)、旋涂玻璃(SOG)、可流动的氧化物(FOX)、四乙基原硅酸盐(TEOS)或高密度等离子体CVD(HDP-CVD)氧化物。
第一栅极结构140和第二栅极结构240可以设置为分别与第一有源鳍105和第二有源鳍205基本上垂直地交叉，并在基板101上在第二方向上(诸如在X方向上)延伸。晶体管的沟道区域可以形成在分别与第一栅极结构140和第二栅极结构240交叉的第一有源鳍105和第二有源鳍205中。第一栅极结构140和第二栅极结构240被示出为在相同的方向上延伸，但是不限于此。第一栅极结构140和第二栅极结构240可以在不同的方向上延伸。
每个第一栅极结构140可以包括第一栅极绝缘层142、第一下栅极电极145和第一上栅极电极147。第一栅极绝缘层142可以设置在第一有源鳍105和第一下栅极电极145之间。第一栅极绝缘层142可以延伸到第一侧壁间隔物150和第一下栅极电极145之间的空间。第一下栅极电极145和第一上栅极电极147可以顺序地设置在第一栅极绝缘层142上。每个第二栅极结构240可以包括第二栅极绝缘层242、第二下栅极电极245和第二上栅极电极247。第二栅极绝缘层242可以设置在第二有源鳍205和第二下栅极电极245之间。第二栅极绝缘层242可以延伸到第二侧壁间隔物250和第二下栅极电极245之间的空间。第二下栅极电极245和第二上栅极电极247可以顺序地设置在第二栅极绝缘层242上。
第一栅极绝缘层142和第二栅极绝缘层242可以包括硅氧化物、硅氮氧化物、硅氮化物或高k材料。高k材料可以是具有比硅氧化物(SiO2)高的介电常数的电介质材料。高k材料可以包括例如铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)或镨氧化物(Pr2O3)。第一下栅极电极145和第二下栅极电极245可以包括例如从由钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、钛铝氮化物(TiAlN)、钛铝(TiAl)、碳化钽(TaC)和碳化钛(TiC)组成的组中选择的至少一种。第一上栅极电极147和第二上栅极电极247可以包括金属材料诸如铝(Al)、钨(W)或钼(Mo)、或者半导体材料诸如掺杂的多晶硅。
第一侧壁间隔物150和第二侧壁间隔物250可以分别设置在第一栅极结构140和第二栅极结构240的两个侧壁上。第一侧壁间隔物150可以设置在第一嵌入的源极/漏极110和第一栅极结构140之间。第二侧壁间隔物250可以设置在第二嵌入的源极/漏极210和第二栅极结构240之间。第一侧壁间隔物150和第二侧壁间隔物250可以包括硅氧化物、硅氮化物、硅氮氧化物或低k材料。第一侧壁间隔物150和第二侧壁间隔物250可以由多层形成。例如，第一侧壁间隔物150和第二侧壁间隔物250可以具有硅氮化物层和低k层的堆叠结构。
第一嵌入的源极/漏极110可以在第一栅极结构140的两侧设置在第一有源鳍105上。更具体地，第一嵌入的源极/漏极110可以形成在第一有源鳍105凹陷的区域上。第一嵌入的源极/漏极110可以被提供作为第一晶体管100A的源极区域或漏极区域。第一嵌入的源极/漏极110可以是抬高的源极/漏极，其上表面设置得高于第一栅极结构140的下表面。每个第一嵌入的源极/漏极110可以具有在第一有源鳍105上的合并的或连接的结构。第一有源鳍105的数量可以不限于图2A所示的数量。具有合并的结构的第一嵌入的源极/漏极110的每个可以包括设置在其两个端部处的倾斜上表面和设置在倾斜上表面之间的平坦上表面。然而，第一嵌入的源极/漏极110的形状不限于图2A所示的形状。在某些示例实施方式中，具有合并的结构的第一嵌入的源极/漏极110的每个可以包括在第一有源鳍105之间部分地凹入的上表面。
第一嵌入的源极/漏极110的每个可以包括平行于第一栅极结构140的凹陷部分RS。也就是，第一嵌入的源极/漏极110的每个可以包括平行于第一栅极结构140延伸的方向延伸的凹陷部分RS。凹陷部分RS可以在第一栅极结构140延伸的方向上贯穿第一嵌入的源极/漏极110的上表面设置。凹陷部分RS可以形成为以特定的距离与第一侧壁间隔物150间隔开。凹陷部分RS可以具有第一嵌入的源极/漏极110的上表面的形状转移到其的形状。每个第一嵌入的源极/漏极110可以包括相对于凹陷部分RS的凸起部分，并且凸起部分位于凹陷部分RS与第一栅极结构140之间。
第一嵌入的源极/漏极110可以是通过选择性外延生长工艺生长的外延层。第一嵌入的源极/漏极110可以包括例如硅或硅碳化物(SiC)，其中N型杂质以高浓度掺杂。
第二嵌入的源极/漏极210可以在第二栅极结构240的两侧设置在第二有源鳍205凹陷的区域上。第二嵌入的源极/漏极210可以被提供作为第二晶体管100B的源极区域或漏极区域。第二嵌入的源极/漏极210的上表面可以形成为具有与第二栅极结构240的下表面基本上相同的高度。在某些示例实施方式中，第二嵌入的源极/漏极210可以是抬高的源极/漏极，其上表面设置得高于第二栅极结构240的下表面。第二嵌入的源极/漏极210的上表面可以处于与第一嵌入的源极/漏极110的外凸起部分不同的水平处。例如，第二嵌入的源极/漏极210的上表面可以处于比第一嵌入的源极/漏极110的外凸起部分低的水平处。第二嵌入的源极/漏极210的每个可以具有在第二有源鳍205上的连接或合并的结构。所连接的第二有源鳍205的数量不限于图2B所示的数量。具有合并的结构的第二嵌入的源极/漏极210的每个可以具有设置在其两个端部处的倾斜上表面和设置在倾斜上表面之间的平坦表面。然而，第二嵌入的源极/漏极210的形状不限于图2B所示的形状。在某些示例实施方式中，具有合并的结构的第二嵌入的源极/漏极210的每个可以包括在第二有源鳍205之间部分地凹入的上表面。
第二嵌入的源极/漏极210可以是通过选择性外延生长工艺生长的外延层。第二嵌入的源极/漏极210可以包括例如硅锗(SiGe)，其中P型杂质以高浓度掺杂。例如，当第二嵌入的源极/漏极210包括硅锗(SiGe)时，压应力可以被施加到沟道区域，即第二有源鳍205的由硅(Si)形成的部分。因此，可以改善沟道区域中的空穴迁移率。
阻挡绝缘层252可以形成为在设置于基板101上的第二侧壁间隔物250、隔离层207和第二嵌入的源极/漏极210上具有基本上均匀的厚度。蚀刻停止层254可以设置为在阻挡绝缘层252上具有基本上均匀的厚度。阻挡绝缘层252可以由硅氮化物、硅氮氧化物或其组合形成。
蚀刻停止层154可以在设置于基板101上的第一侧壁间隔物150、隔离层107、第一嵌入的源极/漏极110以及形成在第一嵌入的源极/漏极110中的凹陷部分RS上具有基本上均匀的厚度，蚀刻停止层254可以在阻挡绝缘层252上具有基本上均匀的厚度。蚀刻停止层154和254可以由硅氮化物、硅氮氧化物或其组合形成。
第一接触插塞180和第二接触插塞280可以分别设置在第一嵌入的源极/漏极110和第二嵌入的源极/漏极210上，并可以具有细长的水平横截面。换言之，第一接触插塞180和第二接触插塞280可以具有在第一栅极结构140和第二栅极结构240延伸的方向上(诸如在X方向上)伸长的形状。此外，当在平面图中观看时，第一接触插塞180和第二接触插塞280可以具有矩形或椭圆的形状。
第一接触插塞180可以穿过蚀刻停止层154以连接到第一嵌入的源极/漏极110。第一接触插塞180可以设置为覆盖第一嵌入的源极/漏极110的凹陷部分RS的部分。蚀刻停止层154可以保留在其上没有形成第一接触插塞180的凹陷部分RS上。第一接触插塞180的宽度(例如，在Y方向上的尺寸)可以与凹陷部分RS的宽度不同。当第一接触插塞180的宽度比凹陷部分RS的宽度窄时，蚀刻停止层154可以保留在第一接触插塞180与凹陷部分RS的侧表面之间(参照图11)。第一接触插塞180的长度(例如，在X方向上的尺寸)可以与凹陷部分RS的长度不同。当第一接触插塞180的长度短于凹陷部分RS的长度时，蚀刻停止层154可以在第一接触插塞180的两侧保留在凹陷部分RS上。
第二接触插塞280可以穿过蚀刻停止层254和阻挡绝缘层252以连接到第二嵌入的源极/漏极210。
第一接触插塞180和第二接触插塞280可以分别包括第一导电层184和284以及第二导电层186和286。第一导电层184和284可以分别共形地形成在第一接触插塞180和第二接触插塞280的下表面和侧壁上。第一导电层184和284可以包括例如金属氮化物诸如钛氮化物(TiN)、钽氮化物(TaN)和钨氮化物(WN)中的至少一种。第二导电层186和286可以包括导电材料诸如铝(Al)、铜(Cu)、钨(W)或钼(Mo)。
硅化物层182可以设置在第一接触插塞180和第一嵌入的源极/漏极110之间，硅化物层282可以设置在第二接触插塞280和第二嵌入的源极/漏极210之间(参照图9A)。硅化物层182和282可以是通过第一导电层184和284的部分分别与第一嵌入的源极/漏极110和第二嵌入的源极/漏极210的反应形成的金属硅化物层。可选地，硅化物层182和282可以是通过另一种金属材料分别与第一嵌入的源极/漏极110和第二嵌入的源极/漏极210的反应形成的金属硅化物层。在某些示例实施方式中，硅化物层182和282可以被省略。硅化物层182和282可以例如是钛硅化物(TiSi)。第一导电层184可以用作针对第二导电层186的扩散阻挡层。分别围绕第一接触插塞180和第二接触插塞280的接触间隔物170和270可以包括硅氧化物、硅氮氧化物、硅氮化物或低k材料。
图3A至图9B是示出根据本发明构思的示例实施方式的制造半导体器件的方法的视图。
图3A至图9A是沿着图1的线A-A’和B-B’截取的截面图。图3B至图9B是沿着图1的线C-C’和D-D’截取的截面图。在图3A至图9B中，由A-A’和C-C’标记的截面图示出了图1中的第一区域I，由B-B’和D-D’标记的截面图示出了图1中的第二区域II。
参照图3A和图3B，可以提供包括第一区域I和第二区域II的基板101。基板101的第一区域I可以包括第一有源鳍105、与第一有源鳍105交叉的第一牺牲栅极135、设置在第一牺牲栅极135之下的第一牺牲栅极绝缘层132、设置在第一牺牲栅极135上的第一栅极掩模图案136、设置在第一牺牲栅极135的侧壁上的第一侧壁间隔物150、设置在第一有源鳍105上在第一牺牲栅极135两侧的第一嵌入的源极/漏极110、以及设置在第一有源鳍105之间的隔离层107。此外，基板101的第二区域II可以包括第二有源鳍205、与第二有源鳍205交叉的第二牺牲栅极235、设置在第二牺牲栅极235之下的第二牺牲栅极绝缘层232、设置在第二牺牲栅极235上的第二栅极掩模图案236、设置在第二牺牲栅极235的侧壁上的第二侧壁间隔物250、设置在第二有源鳍205上在第二牺牲栅极235两侧的第二嵌入的源极/漏极210、设置在第二有源鳍205之间的隔离层207、以及覆盖第二区域II的整个结构的阻挡绝缘层252。
第一有源鳍105可以通过在基板101上形成掩模图案并利用该掩模图案作为蚀刻掩模蚀刻基板101而形成在第一区域I中，第二有源鳍205可以形成在第二区域II中。沟槽可以通过蚀刻工艺形成在第一有源鳍105和第二有源鳍205之间。隔离层107和207可以通过用绝缘材料填充沟槽的下部而形成。结果，第一有源鳍105的上部和第二有源鳍205的上部可以突出在隔离层107和207之上。
在形成覆盖第一有源鳍105和第二有源鳍205的栅极绝缘层和栅极电极层之后，第一栅极掩模图案136可以形成在第一区域I中，第二栅极掩模图案236可以形成在第二区域II中。栅极绝缘层和栅极电极层可以利用第一栅极掩模136和第二栅极掩模236作为蚀刻掩模而被各向异性蚀刻。因而，延伸以交叉第一有源鳍105的第一牺牲栅极绝缘层132和第一牺牲栅极135可以形成在第一区域I中，并且延伸以交叉第二有源鳍205的第二牺牲栅极绝缘层232和第二牺牲栅极235可以形成在第二区域II中。例如，第一牺牲栅极绝缘层132和第二牺牲栅极绝缘层232可以包括硅氧化物，第一牺牲栅极135和第二牺牲栅极235可以包括多晶硅。
通过形成覆盖第一牺牲栅极135和第二牺牲栅极235以及第一有源鳍105和第二有源鳍205的绝缘层并进行回蚀刻工艺，第一侧壁间隔物150可以形成在第一牺牲栅极135的侧壁上，并且第二侧壁间隔物250可以形成在第二牺牲栅极235的侧壁上。第一侧壁间隔物150和第二侧壁间隔物250可以包括硅氧化物、硅氮化物或硅氮氧化物。第一侧壁间隔物150和第二侧壁间隔物250被示出形成为单层，但是不限于此。第一侧壁间隔物150和第二侧壁间隔物250可以形成为多层。
在形成覆盖基板101的第一区域I的保护层之后，通过选择性蚀刻第二有源鳍205，鳍凹陷可以形成在第二侧壁间隔物250的两侧。填充鳍凹陷的第二嵌入的源极/漏极210可以采用选择性外延生长(SEG)工艺形成。第二嵌入的源极/漏极210的上表面被示出为与第二有源鳍205的上表面形成在基本上相同的水平，但是不限于此。在某些示例实施方式中，第二嵌入的源极/漏极210的上表面可以形成得高于第二有源鳍205的上表面。第二嵌入的源极/漏极210可以为例如硅锗(SiGe)层。尽管第二嵌入的源极/漏极210被示出为单层，但是第二嵌入的源极/漏极210可以包括具有不同的锗浓度的两个或更多个硅锗层。在生长第二嵌入的源极/漏极210的工艺期间，诸如硼(B)的P型杂质可以被原位掺杂。第二嵌入的源极/漏极210可以在第二有源鳍205上生长的同时形成为具有合并的结构。
可以去除覆盖基板101的第一区域I的保护层，并且可以形成覆盖基板101的第二区域II的阻挡绝缘层252。阻挡绝缘层252可以共形地形成以在第二嵌入的源极/漏极210、第二栅极掩模图案236和第二侧壁间隔物250的表面上具有基本上均匀的厚度。阻挡绝缘层252可以由例如硅氮化物形成。
在第一区域I中，鳍凹陷可以通过选择性蚀刻第一有源鳍105的在第一侧壁间隔物150两侧的部分而形成。填充鳍凹陷的第一嵌入的源极/漏极110可以采用SEG工艺形成。第一嵌入的源极/漏极110的上表面被示出为形成得高于第一有源鳍105的上表面，但是不限于此。第一嵌入的源极/漏极110可以由与第二嵌入的源极/漏极210不同的材料形成。第一嵌入的源极/漏极110可以为例如硅(Si)层。在生长第一嵌入的源极/漏极110的工艺期间，诸如磷(P)的N型杂质可以被原位掺杂。第一嵌入的源极/漏极110可以在第一有源鳍105上生长的同时形成为具有合并的结构。
参照图4A和图4B，凹陷部分RS可以形成在第一区域I的第一嵌入的源极/漏极110中。
第三侧壁间隔物153和253可以通过形成具有给定的厚度并覆盖基板101中的第一区域I和第二区域II两者的绝缘层以及执行回蚀刻工艺而形成。形成在第一区域I中的第三侧壁间隔物153可以设置在第一侧壁间隔物150的一侧上以部分地覆盖第一嵌入的源极/漏极110的上表面。第三侧壁间隔物153和253可以由例如硅氧化物形成。第三侧壁间隔物153和253可以通过原子层沉积(ALD)工艺形成。
以给定的距离与第一侧壁间隔物150间隔开的凹陷部分RS可以通过采用形成在第一区域I中的第三侧壁间隔物153作为蚀刻掩模选择性去除第一嵌入的源极/漏极110的部分而形成。凹陷部分RS和第一侧壁间隔物150之间的距离可以由第三侧壁间隔物153的厚度决定。也就是，凹陷部分RS可以形成在与第一侧壁间隔物150间隔开第三侧壁间隔物153的厚度的位置。凹陷部分RS可以形成为距第一嵌入的源极/漏极110的上表面具有给定的深度D1。凹陷部分RS可以具有第一嵌入的源极/漏极110的上表面的形状转移到其的形状。
因此，在一些实施方式中，当第一接触孔C1和第二接触孔C2通过图案化层间绝缘层(参照图8A和8B)而被同时形成以暴露第一嵌入的源极/漏极110和第二嵌入的源极/漏极210时，第一接触孔C1的接触凹陷RSC1的深度可以通过之前形成凹陷部分RS而与第二接触孔C2的深度分开地控制。如本申请中所用的术语“接触凹陷的深度”可以被理解为接触孔的下表面的从嵌入的源极/漏极的上表面凹陷的深度。
如本申请发明人所理解的，在蚀刻工艺(通过该蚀刻工艺，第一接触孔C1和第二接触孔C2分别同时形成在第一嵌入的源极/漏极110和第二嵌入的源极/漏极210上)期间，第一嵌入的源极/漏极110的上部和第二嵌入的源极/漏极210的上部可以被部分地去除。这里，当第二嵌入的源极/漏极210是硅锗层并且第一嵌入的源极/漏极110是硅层时，第一嵌入的源极/漏极110的蚀刻速率可以小于第二嵌入的源极/漏极210的蚀刻速率。因此，形成在第一嵌入的源极/漏极110上的接触凹陷RSC1的深度可以比形成在第二嵌入的源极/漏极210上的接触凹陷RSC2的深度浅。当接触凹陷浅时，形成在其中的接触插塞的接触面积会是小的并且接触插塞的接触电阻会增大。
因此，通过首先在第一嵌入的源极/漏极110中形成凹陷部分RS并根据示例实施方式在蚀刻接触孔的工艺中形成凹陷，第一接触孔C1的接触凹陷RSC1的深度可以被独立地调整至期望的水平。此外，可以减小接触插塞的接触电阻。第一嵌入的源极/漏极110的凹陷部分RS的深度被选择以补偿第一嵌入的源极/漏极110的蚀刻速率与第二嵌入的源极/漏极210的蚀刻速率之间的差异。
参照图5A和图5B，第三侧壁间隔物153和253可以通过进行预清洁工艺而去除，并且蚀刻停止层154和254可以分别形成在第一区域I和第二区域II中。
在第一区域I中，蚀刻停止层154可以形成为在第一侧壁间隔物150、凹陷部分RS和第一嵌入的源极/漏极110上具有给定的厚度。在第二区域II中，蚀刻停止层254可以形成为在阻挡绝缘层252上具有给定的厚度。蚀刻停止层154和254可以由硅氮化物形成。蚀刻停止层154和254可以通过ALD工艺形成。
参照图6A和图6B，分别暴露第一牺牲栅极135的上表面和第二牺牲栅极235的上表面的第一层间绝缘层162和262可以分别形成在蚀刻停止层154和254上。
第一层间绝缘层162和262可以分别通过在蚀刻停止层154和254上形成绝缘层并执行平坦化工艺以暴露第一牺牲栅极135的上表面和第二牺牲栅极235的上表面而形成。因此，第一栅极掩模136和第二栅极掩模236可以在此工艺中去除。可选地，在某些示例实施方式中，第一栅极掩模136和第二栅极掩模236可以保留在第一牺牲栅极135和第二牺牲栅极235上，并且保留的第一栅极掩模136和第二栅极掩模236可以在随后的工艺中去除。
第一层间绝缘层162和262可以包括硼磷硅酸盐玻璃(BPSG)、TOSZ(tonen silazene)、未掺杂的硅酸盐玻璃(USG)、旋涂玻璃(SOG)、可流动的氧化物(FOX)、四乙基原硅酸盐(TEOS)或高密度等离子体CVD(HDP-CVD)氧化物。第一层间绝缘层162和262可以通过化学气相沉积(CVD)工艺、等离子体增强CVD(PE-CVD)工艺、旋涂工艺或ALD工艺形成。
参照图7A和图7B，可以形成第一栅极结构140和第二栅极结构240，然后第二层间绝缘层164和264可以分别形成在第一层间绝缘层162和262以及第一栅极结构140和第二栅极结构240上。
可以去除第一牺牲栅极绝缘层132和第二牺牲栅极绝缘层232以及第一牺牲栅极135和第二牺牲栅极235。第一牺牲栅极绝缘层132和第二牺牲栅极绝缘层232以及第一牺牲栅极135和第二牺牲栅极235可以相对于设置其下面的隔离层107和207以及第一有源鳍105和第二有源鳍205被选择性去除，以形成部分地暴露隔离层107和207以及第一有源鳍105和第二有源鳍205的开口。去除第一牺牲栅极绝缘层132和第二牺牲栅极绝缘层232以及第一牺牲栅极135和第二牺牲栅极235的工艺可以包括干蚀刻工艺和湿蚀刻工艺中的至少一种。
第一栅极结构140和第二栅极结构240可以分别通过在开口中顺序形成第一栅极绝缘层142和第二栅极绝缘层242、第一下栅极电极145和第二下栅极电极245以及第一上栅极电极147和第二上栅极电极247并执行平坦化工艺而形成。在某些示例实施方式中，第一下栅极电极145和第二下栅极电极245可以包括不同的材料。在此情况下，会使用额外的沉积和蚀刻工艺。
第二层间绝缘层164和264可以分别通过形成覆盖第一层间绝缘层162和262以及第一栅极结构140和第二栅极结构240的绝缘层并执行平坦化工艺而形成。第二层间绝缘层164和264可以包括硼磷硅酸盐玻璃(BPSG)、TOSZ(tonen silazene)、非掺杂的硅酸盐玻璃(USG)、旋涂玻璃(SOG)、可流动的氧化物(FOX)、四乙基原硅酸盐(TEOS)或高密度等离子体CVD(HDP-CVD)氧化物。第二层间绝缘层164和264可以通过CVD工艺、PE-CVD工艺、旋涂工艺或ALD工艺形成。
参照图8A和图8B，可以形成分别部分地暴露第一嵌入的源极/漏极110和第二嵌入的源极/漏极210的第一接触孔C1和第二接触孔C2。接触间隔物170和270可以分别形成在第一接触孔C1的侧壁和第二接触孔C2的侧壁上。
第一层间绝缘层162和262以及第二层间绝缘层164和264可以采用诸如光致抗蚀剂图案的掩模图案蚀刻，以形成部分地暴露蚀刻停止层154和254的初步接触孔。接下来，绝缘层可以共形地形成在初步接触孔的内表面上。绝缘层也可以形成在暴露的蚀刻停止层154和254上。
部分地暴露第一嵌入的源极/漏极110的第一接触孔C1可以采用额外的蚀刻工艺通过蚀刻第一区域I中的初步接触孔的下部中保留的绝缘层和蚀刻停止层154而形成。这里，接触间隔物170可以形成在第一接触孔C1的侧壁上。此外，部分地暴露第二嵌入的源极/漏极210的第二接触孔C2可以采用额外的蚀刻工艺通过蚀刻第二区域II中的初步接触孔的下部中保留的绝缘层、蚀刻停止层254和阻挡绝缘层252而形成。这里，接触间隔物270可以形成在第二接触孔C2的侧壁上。用于形成第一接触孔C1和第二接触孔C2的蚀刻工艺可以被同时进行。
在形成第一接触孔C1时，第一嵌入的源极/漏极110的具有凹陷部分RS的上部可以被部分地蚀刻以形成接触凹陷RSC1。由于第一接触孔C1形成在第一嵌入的源极/漏极110的凹陷部分RS上，所以第一嵌入的源极/漏极110可以从凹陷部分RS的下表面额外地蚀刻以形成具有第一深度DC1的接触凹陷RSC1。在形成第二接触孔C2时，第二嵌入的源极/漏极210的上表面可以被部分地蚀刻以形成具有第二深度DC2的接触凹陷RSC2。例如，第一接触孔C1和第二接触孔C2的相应底部大致彼此平齐。也就是，第一接触插塞和第二接触插塞(图9A和9B中的180和280)的相应底部大致彼此平齐。
参照图9A和图9B，第一接触插塞180和第二接触插塞280可以分别通过用导电材料填充第一接触孔C1和第二接触孔C2而形成。
第一接触孔C1和第二接触孔C2可以分别通过顺序地沉积第一导电层184和284以及第二导电层186和286而被填充。第一接触插塞180和第二接触插塞280可以分别通过进行平坦化工艺以暴露第二层间绝缘层164和264的上表面而形成。分别形成在第一和第二接触插塞180和280与第一和第二嵌入的源极/漏极110和210之间的硅化物层182和282可以包括通过第一导电层184和284与第一和第二嵌入的源极/漏极110和210的在此工艺中或在随后的工艺中的反应形成的金属硅化物。可选地，硅化物层182和282可以包括通过另一种金属材料与嵌入的源极/漏极的反应形成的金属硅化物。
图10和图11是示出根据本发明构思的示例实施方式的制造半导体器件的方法的视图。图10和图11是从图8A的部分A获得的放大图。图10示出根据第一接触孔C1的对准状况的截面结构，图11示出根据第一接触孔C1的尺寸的截面结构。
参照图10，当第一接触孔C1没有在其两侧设置的相邻的第一栅极结构140之间居中而是在一方向(例如，Y方向)上朝着一个或另一个偏离时，第一嵌入的源极/漏极110的上表面可以由于凹陷部分RS和第一接触凹陷RSC1而具有在第一接触孔C1的一侧的台阶蚀刻形状。形成在凹陷部分RS中的蚀刻停止层154可以保留在第一接触孔C1和凹陷部分RS之间。
参照图11，当第一接触孔C1的宽度(例如，在Y方向上的尺寸)小于凹陷部分RS的宽度时，凹陷部分RS可以保留在第一接触孔C1的两侧。第一嵌入的源极/漏极110的上部可以由于凹陷部分RS和第一接触凹陷RSC1而具有在第一接触孔C1的两侧处的台阶蚀刻轮廓。形成在凹陷部分RS中的蚀刻停止层154可以保留在第一接触孔C1和凹陷部分RS之间。
图12A至图13B是示出根据本发明构思的示例实施方式的制造半导体器件的方法的视图。
尽管参照图4A和图4B描述了采用干蚀刻工艺在第一嵌入的源极/漏极110中形成凹陷部分RS的方法，但是凹陷部分RS’可以通过氧化工艺和湿蚀刻工艺形成在第一嵌入的源极/漏极110中。这将参照图12A至图13B来描述。
参照图12A和图12B，牺牲氧化物层160可以形成在第一区域I中的第一嵌入的源极/漏极110上。
在进行参照图3A和图3B描述的工艺之后，可以形成具有给定的厚度并覆盖基板101的第一区域I和第二区域II的绝缘层，并可以进行回蚀刻工艺，以形成第三侧壁间隔物153和253。形成在第一区域I中的第三侧壁间隔物153可以设置在第一侧壁间隔物150的一侧上以部分地覆盖第一嵌入的源极/漏极110的上表面。牺牲氧化物层160可以通过对第一区域I中的第三侧壁间隔物153之间暴露的第一嵌入的源极/漏极110进行氧化工艺而形成。牺牲氧化物层160可以包括形成在第三侧壁间隔物153下的鸟嘴(bird’sbeak)。氧化工艺可以是热氧化工艺或自由基氧化工艺。
参照图13A和图13B，与第一侧壁间隔物150以给定的距离间隔开的凹陷部分RS’可以通过采用湿蚀刻工艺选择性去除第三侧壁间隔物153和253以及牺牲氧化物层160而形成。给定的距离可以根据第三侧壁间隔物153的厚度决定。凹陷部分RS’可以形成为具有自第一嵌入的源极/漏极110的上表面的给定的深度D2'。凹陷部分RS’可以具有第一嵌入的源极/漏极110的上表面的形状转移到其的形状。
图14A和图14B是示出根据本发明构思的示例实施方式的半导体器件的透视图。图15A至图17B是示出根据本发明构思的示例实施方式的制造半导体器件的方法的视图。
参照图14A和图14B，尽管与图2A和图2B所示的类似，但是第二晶体管200B还可以包括形成在第二嵌入的源极/漏极210上的覆盖层215。覆盖层215可以具有与第一嵌入的源极/漏极110相同的蚀刻速率。例如，当第一嵌入的源极/漏极110由硅形成时，覆盖层215可以由硅形成。
参照图15A和图15B，可以提供包括第一区域I和第二区域II的基板101。尽管形成在基板101上的结构与图3A和图3B中所示的结构类似，但是覆盖层215可以形成在第二区域II中的第二嵌入的源极/漏极210上。覆盖层215可以在形成第二嵌入的源极/漏极210之后接着采用SEG工艺形成。覆盖层215可以具有给定的厚度T1。覆盖层215的厚度T1可以考虑到将要形成在第二嵌入的源极/漏极210上的第二接触插塞280的接触凹陷的深度而被适当地确定。阻挡绝缘层252可以形成为覆盖该覆盖层215。
参照图16A和图16B，牺牲氧化物层160’可以形成在第一区域I中的第一嵌入的源极/漏极110上。
第三侧壁间隔物153和253可以通过形成覆盖基板101的整个第一区域I和第二区域II的绝缘层并进行回蚀刻工艺而形成。牺牲氧化物层160’可以通过对第一区域I中的第三侧壁间隔物153之间暴露的第一嵌入的源极/漏极110进行氧化工艺而形成。牺牲氧化物层160’可以包括形成在第三侧壁间隔物153下面的鸟嘴。牺牲氧化物层160’可以具有比参照图12A和图12B描述的牺牲氧化物层160小的厚度。根据本发明构思的示例实施方式，与参照图12A至13B描述的示例实施方式相比，氧化工艺的时间可以缩短，并且由氧化工艺引起的热预算可以减少。氧化工艺可以是热氧化工艺或自由基氧化工艺。
参照图17A和图17B，与第一侧壁间隔物150以给定的距离分隔开的凹陷部分RS”可以通过采用湿蚀刻工艺选择性地去除第三侧壁间隔物153和253以及牺牲氧化物层160而形成。给定的距离可以由第三侧壁间隔物153的厚度决定。凹陷部分RS”可以形成为距第一嵌入的源极/漏极110的上表面具有给定的深度D3。凹陷部分RS”可以具有第一嵌入的源极/漏极110的上表面的形状转移到其的形状。
图18A和图18B是示出根据本发明构思的示例实施方式的半导体器件的透视图。
参照图18A和图18B，半导体器件可以包括具有第一区域I和第二区域II的基板101、设置在第一区域I中的第一晶体管300A以及设置在第二区域II中的第二晶体管300B。
第一晶体管300A可以包括第一有源鳍105、第一栅极结构140、第一侧壁间隔物150、第一嵌入的源极/漏极110a和第一接触插塞180，第二晶体管300B可以包括第二有源鳍205、第二栅极结构240、第二侧壁间隔物250、第二嵌入的源极/漏极210a和第二接触插塞280。尽管形成在基板101上的结构类似于图2A和图2B所示的结构，但是第一嵌入的源极/漏极110a和第二嵌入的源极/漏极210a的上表面的形状可以不同。
在本发明构思的示例实施方式中，第一嵌入的源极/漏极110a可以具有在三个第一有源鳍105上的连接或合并的结构。与图2A中所示的不同，合并的第一嵌入的源极/漏极110a可以具有在第一有源鳍105之间的V形的上表面。第一嵌入的源极/漏极110a可以包括与第一栅极结构140对齐的凹陷部分RSa，并且凹陷部分RSa可以具有第一嵌入的源极/漏极110a的上表面的形状转移到其的形状。
类似地，第二嵌入的源极/漏极210a可以具有在三个第二有源鳍205上的连接或合并的结构。与图2B所示的不同，合并的第二嵌入的源极/漏极210a可以具有在第二有源鳍205之间的V形上表面。
有源鳍的数量可以不限于图18A和图18B中所示的数量。例如，第一有源鳍105的数量和第二有源鳍205的数量可以不同。
图19A和图19B是示出根据本发明构思的示例实施方式的半导体器件的透视图。
参照图19A和图19B，半导体器件可以包括具有第一区域I和第二区域II的基板101、设置在第一区域I中的第一晶体管400A和设置在第二区域II中的第二晶体管400B。
尽管形成在基板101上的结构类似于图2A和图2B所示的结构，但是形成每个晶体管的有源鳍的数量可以不同。
第一晶体管400A可以包括一个第一有源鳍105和设置在所述一个第一有源鳍105上的第一嵌入的源极/漏极110b，第二晶体管400B可以包括一个第二有源鳍205、第二栅极结构240、第二侧壁间隔物250、第二嵌入的源极/漏极210b和第二接触插塞280。
有源鳍的数量可以不限于图19A和图19B中所示的数量。例如，第一有源鳍105的数量和第二有源鳍205的数量可以不同。
在本发明构思的示例实施方式中，第一嵌入的源极/漏极110b和第二嵌入的源极/漏极210b被示出为具有五边形的结构，但是不限于此。第一嵌入的源极/漏极110b和第二嵌入的源极/漏极210b可以具有各种形状。第一嵌入的源极/漏极110b可以包括与第一栅极结构140对齐的凹陷部分RSb，凹陷部分RSb可以具有第一嵌入的源极/漏极110b的上表面的形状转移到其的形状。
图20是包括可应用本发明构思的示例实施方式的半导体器件的NAND栅极单元的电路图。
参照图20，NAND栅极单元可以配置为接收两个输入信号M和N并输出通过执行NAND操作获得的信号。NAND栅极单元可以包括PMOS场效应晶体管(FET)TP1、NMOSFET TN1和TN2以及PMOSFET TP2。当输入信号M具有逻辑值‘低’时，PMOSFET TP1可以传输逻辑值‘高’到输出端Q。当输入信号M和N两者具有逻辑值‘高’时，NMOSFET TN1和TN2可以导通以传输逻辑值‘低’到输出端Q。当输入信号N具有逻辑值‘低’时，PMOSFET TP2可以传输逻辑值‘高’到输出端Q。根据NAND栅极单元的操作，当输入信号M和N两者具有逻辑值‘高’时，PMOSFET TP1和TP2可以截止并且NMOSFET TN1和TN2可以导通，以输出逻辑值‘低’到输出端Q。此外，当输入信号M和N两者具有逻辑值‘低’时，PMOSFET TP1和TP2可以导通并且NMOSFET TN1和TN2可以截止，以输出逻辑值‘高’到输出端Q。晶体管可以包括根据本发明构思的上述各种示例实施方式的半导体器件。
图21是包括可应用根据本发明构思的示例实施方式的半导体器件的SRAM单元的电路图。
参照图21，SRAM单元可以包括第一下拉晶体管TN1和第二下拉晶体管TN2、第一上拉晶体管TP1和第二上拉晶体管TP2以及第一传输晶体管TN3和第二传输晶体管TN4。这里，第一下拉晶体管TN1的源极和第二下拉晶体管TN2的源极可以连接到接地电压线Vss，并且第一上拉晶体管TP1的源极和第二上拉晶体管TP2的源极可以连接到电源电压线Vdd。
此外，包括NMOSFET的第一下拉晶体管TN1和包括PMOSFET的第一上拉晶体管TP1可以被串联连接以配置第一反相器，并且包括NMOSFET的第二下拉晶体管TN2和包括PMOSFET的第二上拉晶体管TP2可以被串联连接以配置第二反相器。第一反相器的输出端可以连接到第一传输晶体管TN3的源极，并且第二反相器的输出端可以连接到第二传输晶体管TN4的源极。此外，第一反相器和第二反相器的输入端和输出端可以被交叉联接(cross-coupled)以提供闩锁电路。此外，第一传输晶体管TN3的漏极和第二传输晶体管TN4的漏极可以分别连接到第一位线BL和第二位线/BL。第一传输晶体管TN3的栅极和第二传输晶体管TN4的栅极可以连接到字线WL。晶体管可以由根据本发明构思的各种示例实施方式的上述半导体器件形成。
图22是示出包括可应用本发明构思的示例实施方式的半导体器件的存储装置的方框图。
参照图22，根据本发明构思的示例实施方式的存储装置1000可以包括与主机(HOST)通讯的控制器1010以及存储数据的存储器1020-1、1020-2和1020-3。与控制器1010通讯的主机可以是其中安装存储装置1000的各种电子设备，例如智能电话、数字相机、桌上型PC、膝上型电脑或媒体播放器。控制器1010可以从主机接收读取或写入数据的请求以产生指令CMD用于写入数据到存储器1020-1、1020-2和1020-3或从存储器1020-1、1020-2和1020-3读取数据。控制器1010或存储器1020-1、1020-2和1020-3可以包括根据本发明构思的各种示例实施方式的上述半导体器件。如图22所示，一个或多个存储器1020-1、1020-2和1020-3可以在存储装置1000中并联连接到控制器1010。通过并联连接多个存储器1020-1、1020-2和1020-3到控制器1010，存储装置1000可以具有大容量，诸如固态驱动器(SSD)。
图23是示出可应用根据本发明构思的示例实施方式的半导体器件的电子装置的方框图。
参照图23，根据本发明构思的示例实施方式的电子装置2000可以包括通讯单元2010、输入单元2020、输出单元2030、存储器2040和处理器2050。
通讯单元2010可以包括有线/无线通讯模块，诸如无线互联网模块、短距离通讯模块、GPS模块或移动通讯模块。包括在通讯单元2010中的有线/无线通讯模块可以通过各种通讯标准连接到外部通讯网络以发送和接收数据。输入单元2020是向用户提供用于控制电子装置2000的操作的模块，并包括机械开关、触摸屏、语音识别模块等。此外，输入单元2020可以包括跟踪球、激光指示器鼠标或手指鼠标，并且还可以包括其中用户可输入数据的各种传感器模块。输出单元2030可以以音频或视频形式输出由电子装置2000处理的信息。存储器2040可以存储用于处理器2050的处理或控制的程序、数据。处理器2050可以根据所请求的操作通过发送指令到存储器2040而写入数据或读取数据。存储器2040可以嵌入在电子装置2000中或者通过单独的接口与处理器2050通讯。当存储器2040通过单独的接口与处理器2050通讯时，处理器2050可以通过各种接口标准写入数据到存储器2040或从存储器2040读取数据，各种接口标准诸如为SD、SDHC、SDXC、MICROSD或USB。处理器2050可以控制包括在电子装置2000中的每个单元的操作。处理器2050可以进行与语音通话、视频通话或数据通讯相关的控制或处理操作，或者用于多媒体播放和管理的控制或处理操作。此外，处理器2050可以处理从用户通过输入单元2020传输的输入，并通过输出单元2030输出其结果。此外，处理器2050可以写入用于控制电子装置2000的操作的数据到存储器2040，或者从存储器2040读取数据，如上所述。处理器2050和存储器2040中的至少一个可以包括根据本发明构思的各种示例实施方式的上述半导体器件。
图24是示出包括可应用本发明构思的示例实施方式的半导体器件的系统的方框图。
参照图24，系统3000可以包括控制器3100、输入/输出单元3200、存储器3300和接口3400。系统3000可以是移动系统或者信息发送或接收系统。移动系统可以是PDA、便携式计算机、平板计算机、无线电话、移动电话、数字音乐播放器或存储卡。控制器3100可以用于执行程序或控制系统3000。控制器3100可以是例如微处理器、数字信号处理器、微控制器等。输入/输出单元3200可以用于输入数据到系统3000或者从系统3000输出数据。系统3000可以通过输入/输出单元3200连接到外部装置，诸如PC或网络，以与外部装置交换数据。输入/输出单元3200可以是例如键区、键盘或显示器。存储器3300可以存储用于操作控制器3000的代码和/或数据、和/或控制器3100中处理的数据。接口3400可以是系统3000和外部装置之间的数据传输通道。控制器3100、输入/输出单元3200、存储器3300和接口3400可以通过总线3500通讯。控制器3100和存储器3300中的至少一个可以包括根据本发明构思的各种示例实施方式的上述半导体器件。
如以上阐述的，根据本发明构思的示例实施方式，可以提供制造半导体器件的方法。根据本发明构思的该方法，接触孔的凹陷部分的深度可以在同时形成接触孔时在N型晶体管和P型晶体管中被独立地控制。此外，可以提供具有优良电特性的半导体器件。
尽管以上已经示出和描述了示例实施方式，但是本领域技术人员将理解，可以进行修改和变化，而没有脱离本发明的如权利要求书所限定的范围。
本申请要求于2015年5月27日向韩国知识产权局提交的韩国专利申请第10-2015-0073726号的优先权，其内容通过引用结合于此。

Claims (25)

1.一种半导体器件，包括：
至少一个有源鳍，从基板突出；
栅极结构，与所述至少一个有源鳍交叉；
嵌入的源极/漏极，设置在所述有源鳍上并包括其上具有凹陷部分的上表面，所述凹陷部分平行于所述栅极结构延伸的方向延伸；以及
接触插塞，部分地覆盖所述凹陷部分，
其中所述嵌入的源极/漏极的所述上表面还包括相对于所述凹陷部分的凸起部分，该凸起部分位于所述凹陷部分和所述栅极结构之间。
2.如权利要求1所述的半导体器件，其中所述凹陷部分设置为在所述栅极结构延伸的方向上贯穿所述嵌入的源极/漏极的所述上表面。
3.如权利要求1所述的半导体器件，还包括设置在所述栅极结构的相对侧壁上的侧壁间隔物，
其中所述凹陷部分与所述侧壁间隔物分隔开。
4.如权利要求1所述的半导体器件，还包括蚀刻停止层，该蚀刻停止层覆盖包括所述凹陷部分的所述嵌入的源极/漏极，
其中所述接触插塞穿过所述蚀刻停止层以连接到所述嵌入的源极/漏极。
5.如权利要求4所述的半导体器件，其中所述蚀刻停止层保留在没有所述接触插塞的所述凹陷部分上。
6.如权利要求1所述的半导体器件，其中所述接触插塞在一个方向上的尺寸小于所述凹陷部分在所述一个方向上的尺寸。
7.如权利要求6所述的半导体器件，其中所述一个方向是所述栅极结构延伸的方向。
8.如权利要求1所述的半导体器件，还包括：
至少两个有源鳍，从所述基板突出，其中
所述嵌入的源极/漏极包括在所述至少两个有源鳍上的合并的嵌入的源极/漏极结构。
9.如权利要求8所述的半导体器件，其中所述合并的嵌入的源极/漏极结构的上表面包括在其两个端部处的倾斜表面和在所述倾斜表面之间的平坦表面。
10.如权利要求1所述的半导体器件，还包括：
硅化物层，在所述接触插塞和所述嵌入的源极/漏极的所述上表面之间。
11.如权利要求1所述的半导体器件，还包括：
接触间隔物，围绕所述接触插塞的侧表面。
12.如权利要求1所述的半导体器件，其中所述嵌入的源极/漏极是包括N型杂质的硅。
13.如权利要求1所述的半导体器件，其中所述至少一个有源鳍是包括P型杂质的硅。
14.如权利要求1所述的半导体器件，其中所述至少一个鳍被包括在第一导电类型的鳍式场效应晶体管器件中，所述半导体器件还包括：
第二导电类型的鳍式场效应晶体管器件，包括至少一个有源鳍和相关的嵌入的源极/漏极，该相关的嵌入的源极/漏极的上表面处于比所述第一导电类型的鳍式场效应晶体管器件的所述凸起部分低的水平。
15.一种制造半导体器件的方法，包括：
提供基板，该基板包括设置在所述基板的第一区域中的第一有源鳍、第一牺牲栅极和第一侧壁间隔物以及设置在所述基板的第二区域中的第二有源鳍、第二牺牲栅极和第二侧壁间隔物；
在所述第二牺牲栅极的两侧形成第二嵌入的源极/漏极；
在所述第一牺牲栅极的两侧形成第一嵌入的源极/漏极；
形成阻挡绝缘层以覆盖所述第二嵌入的源极/漏极并暴露所述第一嵌入的源极/漏极；
蚀刻所述第一嵌入的源极/漏极以提供所述第一嵌入的源极/漏极的被所述第一侧壁间隔物暴露的凹陷部分；
形成蚀刻停止层以覆盖所述第一牺牲栅极、所述第二牺牲栅极、所述第一嵌入的源极/漏极和所述第二嵌入的源极/漏极；
在所述蚀刻停止层上形成层间绝缘层；以及
同时蚀刻在所述第一嵌入的源极/漏极和所述第二嵌入的源极/漏极之上的所述层间绝缘层以分别在所述第一嵌入的源极/漏极和所述第二嵌入的源极/漏极上提供第一接触孔和第二接触孔。
16.如权利要求15所述的方法，其中同时蚀刻包括部分地蚀刻所述第一嵌入的源极/漏极和所述第二嵌入的源极/漏极，其中所述第一嵌入的源极/漏极的蚀刻速率低于所述第二嵌入的源极/漏极的蚀刻速率。
17.如权利要求15所述的方法，其中蚀刻所述第一嵌入的源极/漏极包括：
在所述第一侧壁间隔物上形成第三侧壁间隔物以部分地覆盖所述第一嵌入的源极/漏极；以及
利用所述第三侧壁间隔物作为蚀刻掩模部分地干蚀刻所述第一嵌入的源极/漏极，其中所述凹陷部分和所述第一侧壁间隔物之间的距离由所述第三侧壁间隔物的厚度决定。
18.如权利要求15所述的方法，其中蚀刻所述第一嵌入的源极/漏极包括：
在所述第一侧壁间隔物上形成第三侧壁间隔物以部分地覆盖所述第一嵌入的源极/漏极；
利用所述第三侧壁间隔物作为掩模部分地氧化所述第一嵌入的源极/漏极以提供牺牲氧化物层；以及
采用湿蚀刻工艺去除所述牺牲氧化物层，其中所述凹陷部分和所述第一侧壁间隔物之间的距离由所述第三侧壁间隔物的厚度决定。
19.如权利要求15所述的方法，其中形成所述第一嵌入的源极/漏极包括：
利用所述第一侧壁间隔物部分地蚀刻所述第一有源鳍以提供鳍凹陷，以及
进行选择性外延生长(SEG)工艺以用硅填充所述鳍凹陷。
20.如权利要求15所述的方法，其中形成所述第二嵌入的源极/漏极包括：
利用所述第二侧壁间隔物部分地蚀刻所述第二有源鳍以提供鳍凹陷；以及
进行选择性外延生长(SEG)工艺以用硅锗填充所述鳍凹陷。
21.如权利要求15所述的方法，其中在形成所述第二嵌入的源极/漏极之后，所述方法还包括：
在所述第二嵌入的源极/漏极上形成覆盖层，该覆盖层具有与所述第一嵌入的源极/漏极的蚀刻速率相等的蚀刻速率。
22.如权利要求21所述的方法，其中所述覆盖层包括硅。
23.如权利要求15所述的方法，还包括：
在所述第一接触孔的侧表面和所述第二接触孔的侧表面上形成接触间隔物；以及
用导电材料填充所述第一接触孔和所述第二接触孔。
24.一种半导体器件，包括：
第一导电类型的鳍式场效应晶体管器件，包括具有第一蚀刻速率的第一材料的第一嵌入的源极/漏极，该第一嵌入的源极/漏极的每个包括具有凹陷部分和相对于所述凹陷部分的外凸起部分的上表面；以及
第二导电类型的鳍式场效应晶体管器件，包括具有第二蚀刻速率的第二材料的第二嵌入的源极/漏极，该第二蚀刻速率大于所述第一蚀刻速率，所述第二嵌入的源极/漏极的每个包括处于与所述第一导电类型的鳍式场效应晶体管器件的外凸起部分不同的水平的上表面。
25.如权利要求24所述的器件，还包括：
第一栅极结构，与所述第一导电类型的鳍式场效应晶体管器件相关，其中所述凹陷部分平行于所述第一栅极结构的延伸方向延伸。
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