CN104347425A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法，所述半导体器件可包括：并列形成在衬底上的第一鳍部和第二鳍部；第一抬升式掺杂区，其形成在第一鳍部上，并具有第一掺杂浓度的杂质；第二抬升式掺杂区，其形成在第二鳍部上；以及第一桥，其将第一抬升式掺杂区和第二抬升式掺杂区彼此连接。本发明还公开了制造这种半导体器件的方法。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2013年8月1日在韩国知识产权局提交的韩国专利申请No.10-2013-0091594的优先权，该申请的内容以引用方式全部并入本文中。
技术领域
本发明涉及一种半导体器件、系统及其制造方法。
背景技术
为了改进半导体器件的操作特性，已进行了用于减小电阻的许多尝试，诸如减小接触电阻。
接触电阻可为硅化物的功函数与掺杂浓度的函数。可通过功函数和影响接触电阻的掺杂浓度来确定肖特基势垒高度(SBH)。另外，接触面积的大小可影响接触电阻。
发明内容
本发明公开了半导体器件、系统及其制造方法。根据一些实施例，一种半导体器件可包括：半导体衬底，其具有带有第一突起的第一半导体鳍部和带有第二突起的第二半导体鳍部，第一半导体鳍部邻近第二半导体鳍部，第一半导体鳍部和第二半导体鳍部沿着第一方向延伸；栅电极，其沿着第二方向延伸，并且布置在第一半导体鳍部的第一突起上方和第二半导体鳍部的第二突起上方；第一抬升式掺杂区，其邻近第一突起并且从第一半导体鳍部延伸出，第一抬升式掺杂区的上倾斜表面和第一抬升式掺杂区的下倾斜表面在第一抬升式掺杂区的第一拐角处相遇；第二抬升式掺杂区，其邻近第二突起并且从第二半导体鳍部延伸出，第二抬升式掺杂区的上倾斜表面和第二抬升式掺杂区的下倾斜表面在第二抬升式掺杂区的第二拐角处相遇；以及半导体桥，其在第一抬升式掺杂区的第一拐角与第二抬升式掺杂区的第二拐角之间延伸并接触它们。
第一抬升式掺杂区和第二抬升式掺杂区可在第一高度接触第一半导体鳍部和第二半导体鳍部，并且在第一高度处，第一半导体鳍部和第二半导体鳍部可彼此分开第一距离，并且第一抬升式掺杂区与第二抬升式掺杂区之间的最小距离是第一抬升式掺杂区的第一拐角与第二抬升式掺杂区的第二拐角之间的距离，所述最小距离小于所述第一距离。
第一半导体鳍部与第二半导体鳍部之间的节距可为48nm或更小。
第一半导体鳍部和第二半导体鳍部、第一抬升式掺杂区和第二抬升式掺杂区以及半导体桥可为晶体。
层间介电层可设置在第一抬升式掺杂区和第二抬升式掺杂区周围，并且位于半导体桥下方；并且导电接触部分可延伸穿过层间介电层，并且在半导体桥的上表面上接触半导体桥。
第一抬升式掺杂区和第二抬升式掺杂区可在第一高度接触第一半导体鳍部和第二半导体鳍部，并且在第一高度处，第一半导体鳍部和第二半导体鳍部可彼此分开第一距离，并且参照沿着垂直于第一方向的方向截取的截面，导电接触部分的宽度可大于所述第一距离。
参照沿着垂直于第一方向的方向截取的截面，第一抬升式掺杂区和第二抬升式掺杂区可具有菱形形状。
在半导体桥下方的位置处可存在层间介电层中的空气间隙。
半导体桥的至少一部分的掺杂浓度可高于第一抬升式掺杂区和第二抬升式掺杂区的掺杂浓度。
半导体桥可由SiGe形成。
半导体桥的载流子杂质的掺杂浓度可为1×1020atom/cc或更大。
半导体桥的锗的浓度可为2.5×1022atom/cc或更大。
半导体桥可包括位于第一拐角和第二拐角处的第一部分以及位于第一部分上的第二部分，所述第二部分在第一抬升式掺杂区的上倾斜表面与第二抬升式掺杂区的上倾斜表面之间延伸并接触它们。
半导体桥的第一部分的掺杂浓度可高于半导体桥的第二部分的掺杂浓度。
半导体桥的第一部分和第二部分可由SiGe形成。
半导体桥的第一部分的载流子杂质的掺杂浓度可为1×1020atom/cc或更大。
半导体桥的第一部分的锗的浓度可为2.5×1022atom/cc或更大。
半导体桥的第一部分的掺杂浓度可高于第一抬升式掺杂区和第二抬升式掺杂区的掺杂浓度。
半导体桥的第二部分的顶表面可至少与第一抬升式掺杂区和第二抬升式掺杂区的顶表面一样高。
半导体桥的第一部分可在第一拐角和第二拐角之间延伸并接触它们，并且在第一抬升式掺杂区的下倾斜表面和第二抬升式掺杂区的下倾斜表面之间延伸并接触它们。
第一抬升式掺杂区的下倾斜表面可与第二抬升式掺杂区的下倾斜表面交叉，并且半导体器件还可包括位于第一抬升式掺杂区的下倾斜表面和第二抬升式掺杂区的下倾斜表面上的覆盖层，所述覆盖层延伸至各下倾斜表面的交叉位置。
第一抬升式掺杂区的上倾斜表面可与第二抬升式掺杂区的上倾斜表面交叉。
半导体桥的第一部分可位于第一抬升式掺杂区的上倾斜表面和第二抬升式掺杂区的上倾斜表面的交叉位置。
第一抬升式掺杂区的下倾斜表面可与第二抬升式掺杂区的下倾斜表面交叉，并且半导体器件还可包括位于第一抬升式掺杂区的下倾斜表面和第二抬升式掺杂区的下倾斜表面上的覆盖层，所述覆盖层延伸至各下倾斜表面的交叉位置。
所述半导体器件还可包括：带有第三突起的第三半导体鳍部和带有第四突起的第四半导体鳍部，第三半导体鳍部邻近第四半导体鳍部；第二栅电极，其在第三半导体鳍部的第三突起上方和第四半导体鳍部的第四突起上方延伸；第三抬升式掺杂区，其邻近第三突起并且从第三半导体鳍部延伸出，第三抬升式掺杂区的上倾斜表面与第三抬升式掺杂区的下倾斜表面在第三抬升式掺杂区的第三拐角处相遇；以及第四抬升式掺杂区，其邻近第四突起并且从第四半导体鳍部延伸出，第四抬升式掺杂区的上倾斜表面与第四抬升式掺杂区的下倾斜表面在第四抬升式掺杂区的第四拐角处相遇。
层间介电层可设置在第一抬升式掺杂区、第二抬升式掺杂区、第三抬升式掺杂区和第四抬升式掺杂区周围，并且位于半导体桥下方；并且第一导电接触部分可延伸穿过层间介电层，并且在半导体桥的上表面上接触半导体桥。
所述半导体器件还可包括：第二导电接触部分，其延伸穿过层间介电层，并且接触第三抬升式掺杂区；以及第三导电接触部分，其延伸穿过层间介电层，并且接触第四抬升式掺杂区。
第一半导体鳍部与第二半导体鳍部之间的节距可为48nm或更小
第三半导体鳍部与第四半导体鳍部之间的节距可为68nm或更大。
第三半导体鳍部与第四半导体鳍部之间的节距可为78nm或更大。
第一拐角和第二拐角可彼此接触。
第一半导体鳍部、第二半导体鳍部、第一抬升式掺杂区和第二抬升式掺杂区可位于半导体器件的逻辑区中，并且第三半导体鳍部、第四半导体鳍部、第三抬升式掺杂区和第四抬升式掺杂区可位于半导体器件的存储器区中。
存储器区可为SRAM区。
存储器区可不包括在邻近的半导体鳍部的抬升式掺杂区之间延伸的任何半导体桥。
在一些实施例中，一种半导体器件包括：半导体衬底，其具有带有第一突起的第一半导体鳍部和带有第二突起的第二半导体鳍部，第一半导体鳍部邻近第二半导体鳍部，第一半导体鳍部和第二半导体鳍部沿着第一方向延伸；栅电极，其沿着第二方向延伸，并且布置在第一半导体鳍部的第一突起上方和第二半导体鳍部的第二突起上方；第一外延晶种层，其邻近第一半导体鳍部上的第一突起；第一外延抬升式掺杂区，其邻近第一突起，并从第一半导体鳍部上的第一外延晶种层延伸出，第一外延抬升式掺杂区的上倾斜表面和第一外延抬升式掺杂区的下倾斜表面在第一外延抬升式掺杂区的第一拐角处相遇，第一外延抬升式掺杂区具有菱形形状的截面；第二外延晶种层，其邻近第二半导体鳍部上的第二突起；第二外延抬升式掺杂区，其邻近第二突起，并从第二半导体鳍部上的第二外延晶种层延伸出，第二外延抬升式掺杂区的上倾斜表面与第二外延抬升式掺杂区的下倾斜表面在第二外延抬升式掺杂区的第二拐角处相遇，第二外延抬升式掺杂区具有菱形形状的截面；外延半导体桥，其在第一外延抬升式掺杂区的第一拐角与第二外延抬升式掺杂区的第二拐角之间延伸并接触它们；以及外延半导体覆盖层，其形成在外延半导体桥上、第一外延抬升式掺杂区的下倾斜表面和上倾斜表面上以及第二外延抬升式掺杂区的下倾斜表面和上倾斜表面上。
外延半导体桥、第一外延抬升式掺杂区和第二外延抬升式掺杂区以及第一外延晶种层和第二外延晶种层可由SiGe形成。
外延半导体覆盖层可由Si形成。
外延半导体桥的至少一部分的载流子杂质的浓度可大于第一外延抬升式掺杂区和第二外延抬升式掺杂区的载流子杂质的浓度。
外延半导体桥的至少一部分的载流子杂质浓度可大于1×1020atom/cc。
在外延半导体桥的至少一部分中的Ge的浓度可大于第一外延抬升式掺杂区和第二外延抬升式掺杂区中的Ge的浓度，第一外延抬升式掺杂区和第二外延抬升式掺杂区中的Ge的浓度大于第一外延晶种层和第二外延晶种层中的Ge的浓度。
还公开了用于制造所述半导体器件的方法。还公开了包括所述半导体器件的系统。
附图说明
通过参照附图详细地描述本发明的优选实施例，本发明的以上和其它特征和优点将变得更加清楚，其中：
图1是根据本发明的第一实施例的半导体器件的透视图；
图2是沿着图1的线A-A截取的剖视图；
图3是沿着图1的线B-B截取的剖视图；
图4和图5A是沿着图1的线C-C截取的剖视图；
图5B和图5C示出了与图5A的结构相比的替代形式的结构；
图6和图7示出了图1所示的半导体器件的效果；
图8是根据本发明的第二实施例的半导体器件的透视图；
图9是沿着图8的线C-C截取的半导体器件的剖视图；
图10是根据本发明的第三实施例的半导体器件的透视图；
图11A是根据本发明的第四实施例的半导体器件的透视图，并且图11B示出了相对于图11A的半导体器件的替代形式；
图12A是沿着图11A的线C-C和线G-G截取的半导体器件的剖视图；
图12B是沿着图11B的线C-C和线G-G截取的半导体器件的剖视图；
图13A是根据本发明的第五实施例的半导体器件的透视图，并且图13B示出了相对于图13A的结构的替代形式的结构；
图14是沿着图13A的线A-A和线D-D截取的半导体器件的剖视图；
图15是沿着图13A的线B-B和线E-E截取的半导体器件的剖视图；
图16A是沿着图13A的线C-C和线F-F截取的半导体器件的剖视图；
图16B是沿着图13B的线C-C和线F-F截取的半导体器件的剖视图；
图17A是包括根据本发明的一些实施例的半导体器件的电子系统的框图，并且图17B和图17C示出了可采用根据本发明的一些实施例的半导体器件1至5A的示例性半导体系统；
图18至图28，包括图22A和图22B，是按次序地示出根据本发明的一方面的第一方法实施例的制造半导体器件的方法的中间阶段的剖视图；
图29至图37A和图37B是按次序地示出制造根据本发明的实施例的半导体器件的方法的中间阶段的剖视图；以及
图38是可用于制造本文所述的半导体器件或相关半导体器件的一系列步骤的流程图。
具体实施方式
通过参照以下优选实施例和附图的详细描述，可更加容易地理解本发明的概念及其实现方法的优点和特征。然而，本发明可以按照许多不同形式实现，并且不应理解为限于本文阐述的示例实施例。这些示例实施例仅是示例，并且许多实现方式和变形形式都是可能的，而不需要本文提供的细节。还应该强调，本公开提供了替代形式的示例的细节，但是这些替代形式的列出不是穷举性的。另外，各个示例之间的细节的任何一致性不应理解为需要所述细节，不可能针对本文所述的每个特征列出每个可能的变形形式。在确定本发明的要求时，应该参照权利要求的语言。
在附图中，为了清楚起见，可夸大层和区的厚度。相同的附图标记始终指代相同的元件。根据本文所述的各个实施例的器件和形成器件的方法可在诸如集成电路的微电子器件中实现，其中根据本文所述的各个实施例的多个器件集成在同一微电子器件中。因此，本文示出的剖视图(即使沿着单个方向或取向示出)可在微电子器件中按照不同的方向或取向(不需要正交或如所述实施例中阐述的那样地关联)存在。因此，实现根据本文所述的各个实施例的器件的微电子器件的平面图可包括在阵列中和/或在二维图案中的多个器件，所述多个器件具有可基于微电子器件的功能性或其它设计考虑的取向。本文示出的剖视图针对根据本文所述的各个实施例的沿着平面图中的两个不同方向和/或沿着透视图中的三个不同方向延伸的多个器件提供了支持。例如，当在器件/结构的剖视图中示出单个有源区时，器件/结构可包括可具有各种取向的多个有源区和/或晶体管结构(和/或存储器单元结构、栅极结构等(在对于该情况合适时))。
本文所用的术语仅是针对描述特定实施例的目的，而不是旨在限制本发明的概念。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”也旨在包括复数形式。还应该理解，术语“包括”和/或“包含”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
应该理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”或“结合至”另一元件或层时，所述一个元件或层可直接位于所述另一元件或层上、直接连接至或结合至所述另一元件或层，或者也可存在中间元件或层。相反，当一个元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接结合至”另一元件或层时，则不存在中间元件或层。相同的附图标记始终指代相同元件。用于描述元件之间的关系的其它词语应该按照相似的方式解释(例如，“位于……之间”与“直接位于……之间”；“邻近于”与“直接邻近于”等)。如本文所用，术语“和/或”包括相关所列项中的一个或更多个的任何和所有组合，并且可简写为“/”。
应该理解，虽然本文中可使用术语例如第一、第二等来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一区、层或部分区分开。这样，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离本发明的概念的教导。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等的空间相对术语来描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果将图中的装置翻转，则被描述为“在其它元件之下”或“在其它元件下方”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”可涵盖“在……之上”和“在……之下”这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
本文参照作为理想示例性实施例(和中间结构)的示意图的剖视图描述实施例。这样，作为例如制造技术和/或公差的结果，附图中的形状变化是可预期的。因此，这些实施例不应被构造为限于本文示出的区的具体形状，而是包括例如由制造导致的形状的偏差。例如，示为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘具有注入浓度的梯度，而非从注入区至非注入区二值变化。同样地，通过注入形成的掩埋区可在掩埋区与通过其发生注入的表面之间的区中导致一些注入。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制示例性实施例的范围。如本文所用，当表示取向、布局、位置、形状、尺寸、量或其它量度时，诸如“相同”、“平坦的”或“共面的”术语并不一定意指精确相同的取向、布局、位置、形状、尺寸、量或其它量度，而是旨在涵盖在例如由于制造工艺导致的可接受的变化范围内的近似相同的取向、布局、位置、形状、尺寸、量或其它量度。
除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明的概念所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术和本说明书的上下文中的含义一致的含义，而不应该理想化地或过于形式化地解释它们。
下文中，将参照图1至图7描述根据本发明的第一实施例的半导体器件。
图1是根据本发明的第一实施例的半导体器件的透视图，图2是沿着图1的线A-A截取的剖视图，图3是沿着图1的线B-B截取的剖视图，并且图4和图5A是沿着图1的线C-C截取的剖视图。为了简明起见，在图1中未示出第一层间介电层171和第二层间介电层172。图6和图7示出了图1所示的半导体器件的效果。
参照图1至图4，根据本发明的第一实施例的半导体器件1可包括衬底100、第一鳍部F11、第二鳍部F12、隔离层110、第一栅极结构149、第一源极/漏极120、第一接触部分181、第一层间介电层171和第二层间介电层172。
详细地说，衬底100可由选自例如Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP的一种或更多种半导体材料制成。衬底100可为单片晶体晶圆。可替换地，衬底100可为绝缘体上硅(SOI)衬底或其它绝缘体上半导体。第一鳍部F11和第二鳍部F12可沿着第二方向Y纵向地延伸。详细地说，第一鳍部F11和第二鳍部F12可具有长边和短边，并且可布置为使得它们的长边彼此面对并邻近。在图1中，各鳍部沿着第二方向Y纵向地延伸，但是本发明的各个方面不限于此。例如，第一鳍部F11和第二鳍部F12可沿着第一方向X纵向地延伸。
第一鳍部F11和第二鳍部F12可为衬底100的部分，其诸如通过蚀刻半导体晶圆衬底(例如，晶体硅)形成。鳍部F11和F12可为从衬底100选择性地生长的外延层(例如，通过提供具有用于暴露出半导体晶圆衬底的开口的图案化层并在所述开口中外延地生长鳍部F11和F12形成)。第一鳍部F11和第二鳍部F12可包括例如Si或SiGe。隔离层110可形成在衬底100上，并可覆盖第一鳍部F11和第二鳍部F12的侧表面。
第一栅极结构149可包括第一栅极绝缘层145和第一栅电极147，并可形成在第一鳍部F11和第二鳍部F12上，以与第一鳍部F11和第二鳍部F12交叉。第一栅极结构149可沿着第一方向X延伸。第一栅极结构149可形成在鳍部F11和F12的每一个的相对的侧表面上和顶表面上。
第一栅电极147可包括金属层MG1和MG2。如图所示，第一栅电极147可包括逐个叠置的两个或更多个金属层MG1和MG2。第一金属层MG1可控制功函数，而第二金属层MG2可填充由第一金属层MG1限定的空间。例如，第一金属层MG1可包括TiN、TaN、TiC和TaC中的至少一个。另外，第二金属层MG2可包括W或Al。另外，第一栅电极147可由导电的或掺杂的半导体(诸如掺杂的Si或SiGe)制成，而非由金属制成。第一栅电极147可通过例如置换工艺形成，但是本发明的各个方面不限于此。
第一栅极绝缘层145可形成在第一鳍部F11和第二鳍部F12与第一栅电极147之间。如图2所示，第一栅极绝缘层145可形成在第一鳍部F11的顶表面和侧(侧壁)表面的上部上以及第二鳍部F12的顶表面和侧(侧壁)表面的上部上。另外，第一栅极绝缘层145可布置在第一栅电极147与隔离层110之间。第一栅极绝缘层145可包括高k材料，其具有比二氧化硅膜的介电常数更高的介电常数。例如，第一栅极绝缘层145可包括HfO2、ZrO2、LaO、Al2O3或Ta2O5。优选地，高k电介质的介电常数可为6或更大。可替换地，高k电介质的介电常数可为8或更大，甚至大于10。间隔件151可形成在第一栅极结构149的侧壁上，并且可包括氮化物膜和氧氮化物膜中的至少一个。
源极/漏极(S/D)可形成在第一栅极结构149的两侧上。第一源极/漏极120可形成在第一鳍部F11和第二鳍部F12上。第一源极/漏极120可包括第一抬升式掺杂区123、第二抬升式掺杂区124、第一桥125和第二桥127。第二源极/漏极可形成在栅极结构149的相对侧部上并且具有与第一源极/漏极120相同的结构，并且本文对源极/漏极结构的讨论可在第一源极/漏极120和第二源极/漏极二者中实现。
第一抬升式掺杂区123可形成在第一鳍部F11上，并且第二抬升式掺杂区124可形成在第二鳍部F12上。第一抬升式掺杂区123和第二抬升式掺杂区124的顶表面可高于第一层间介电层171的底表面。第一抬升式掺杂区123和第二抬升式掺杂区124可具有各种形状。例如，第一抬升式掺杂区123和第二抬升式掺杂区124可具有五边形或六边形形状的截面，或者可具有诸如包括圆的一部分的圆形截面。如本公开中所用，菱形形状可包括五边形或六边形形状(例如，可不形成四边菱形的顶角和/或底角，而是可存在平面以替代所述拐角)。
在图1、图4和图5A中例示了具有菱形形状的截面的第一抬升式掺杂区123和第二抬升式掺杂区124。
如图4所示，第一抬升式掺杂区123可包括第一区123a和第二区123b。第二区123b比第一区123a更靠近第一鳍部F11。第一区123a的第一宽度W1可大于第二区123b的第二宽度W2。类似地，第二抬升式掺杂区124可包括第三区124a和第四区124b。第四区124b比第三区124a更靠近第二鳍部F12。第三区124a的第三宽度W3可大于第四区124b的第四宽度W4。因此，第一区123a与第三区124a之间的距离可比第二区123b与第四区124b之间的距离短，并且第二区123b和第四区124b可彼此间隔开。鳍部F11与F12之间的距离以及第一区123a与第三区124a之间(例如，各抬升式掺杂区123与124的邻近拐角之间)的距离可小于48nm。
第一桥125可形成在第一抬升式掺杂区123和第二抬升式掺杂区124之间。第一桥125可与第一抬升式掺杂区123和第二抬升式掺杂区124接触，并且可将第一抬升式掺杂区123和第二抬升式掺杂区124彼此连接。详细地说，第一桥125可将第一抬升式掺杂区123的第一区123a与第二抬升式掺杂区124的第三区124a彼此连接。
沿着图1的线C-C截取的第一桥125的截面可具有例如倒梯形形状。另外，与第一抬升式掺杂区123或第二抬升式掺杂区124接触的第一桥125的截面可具有例如，西格玛(∑)形状，但是本发明的各个方面不限于此。
第二桥127可形成在第一桥125上。第二桥127可将第一抬升式掺杂区123和第二抬升式掺杂区124彼此连接。详细地说，第二桥127可填充形成在第一桥125上的第一抬升式掺杂区123和第二抬升式掺杂区124之间的空间。第二桥127可将第一抬升式掺杂区123的顶表面123c连接至第二抬升式掺杂区124的顶表面124c。第一抬升式掺杂区123的顶表面123c、第二抬升式掺杂区124的顶表面124c和第二桥127的顶表面可彼此连接。
第一覆盖层129可形成在第一抬升式掺杂区123的侧壁上和第二抬升式掺杂区124的侧壁上。另外，第一覆盖层129可形成在第一桥125的底表面上。在该示例中，第一覆盖层129不形成在第一桥125的顶表面上。第一覆盖层129可为外延生长的，并且可包括本征半导体(例如，本征Si)或具有低掺杂水平的半导体。
第一晶种层121可形成在第一鳍部F11与第一抬升式掺杂区123之间，并且第二晶种层122可形成在第二鳍部F12与第二抬升式掺杂区124之间。第一晶种层121和第二晶种层122可用作用于外延生长第一抬升式掺杂区123和第二抬升式掺杂区124所需的晶种。
第一源极/漏极120可包括硅(Si)。第一覆盖层129可由半导体形成，并且可以包括或可以不包括杂质。与其中在第一覆盖层129中包括杂质的情况相比，对于其中在第一覆盖层129中不包括杂质的情况下，第一覆盖层129的蚀刻速率可降低。因此，当形成第一接触部分181时，第一覆盖层129可调整第一抬升式掺杂区123和第二抬升式掺杂区124的蚀刻速率。随着含有的杂质的量增加，蚀刻速率增大。
第一晶种层121和第二晶种层122、第一抬升式掺杂区123、第二抬升式掺杂区124、第一桥125和第二桥127可包括杂质，杂质的浓度可不同。第一抬升式掺杂区123和第二抬升式掺杂区124可具有第一掺杂浓度的杂质，第一桥125可具有第二掺杂浓度的杂质，第二桥127可具有第三掺杂浓度的杂质，并且第一晶种层121和第二晶种层122可具有第四掺杂浓度的杂质。这些掺杂浓度可包括关于在相关元件中的位置的浓度不同的掺杂浓度分布，其中这种浓度分布的平均值包括掺杂浓度值。
第二掺杂浓度可与第一掺杂浓度不同，并且可高于第一掺杂浓度。也就是说，与第一抬升式掺杂区123和第二抬升式掺杂区124相比，第一桥125可包括较大掺杂浓度的杂质。另外，第二掺杂浓度可高于第三掺杂浓度或第四掺杂浓度。
第三掺杂浓度和第一掺杂浓度可彼此相等。这里，使用的术语‘相等’意味着‘完全相等’，或者涵盖‘加工误差的裕量内的小差异’。第四掺杂浓度可等于或小于第一掺杂浓度。
第一掺杂区123和第二掺杂区124以及第二桥127可具有倒U形截面。第一源极/漏极120的包括第一掺杂浓度的那部分可与倒U形的顶表面上的第一接触部分181接触(也就是说，第一掺杂区123和第二掺杂区124以及第二桥127的顶表面可与第一接触部分181接触)，并且可将第一鳍部F11和第二鳍部F12彼此电连接。第一桥125布置在U形的凹入部分中，也就是说，布置在衬底100和第二桥127之间。第一桥125与衬底100间隔开，并与第一源极/漏极120的包括第一掺杂浓度的杂质的那部分接触。
所述杂质可包括多种杂质。例如，所述杂质可包括第一杂质锗(Ge)和第二杂质硼(B)、磷(P)或砷(As)，但是本发明的各个方面不限于此。第二杂质可为载流子杂质。如本公开中所用，载流子杂质是指相对于本征半导体添加电荷载流子(例如，空穴或电子)的杂质。在所述杂质中，第一杂质可控制第一源极/漏极120的SBH。随着第一杂质的量增加，SBH可降低。另外，第一杂质是这样一种材料，其具有比Si的晶格常数更大的晶格常数，并且可通过将压应力施加至第一鳍部F11和第二鳍部F12来提高沟道区的载流子的迁移率。在所述杂质中，第二杂质可控制第一源极/漏极120的电阻。随着第二杂质的量增加，电阻可减小。
例如，第一杂质的第二掺杂浓度大于或等于2.5×1022atom/cc(原子/立方厘米)，并且第二杂质的第二掺杂浓度大于或等于1×1020atom/cc，但是本发明的各个方面不限于此。在本文所述的示例实施例中，外延生长的半导体可为掺杂有Ge作为第一杂质的SiGe或Si；第一杂质的第一掺杂浓度和第三掺杂浓度可导致Ge的百分比大约在44％和55％之间的SiGe；第一杂质的第二掺杂浓度可导致Ge的百分比大于55％的SiGe；并且第一杂质的第四掺杂浓度可导致Ge的百分比在10％和30％之间的SiGe。
第一接触部分181可形成在第二桥127上。第一接触部分181可与第二桥127接触，并且还可与第一抬升式掺杂区123和第二抬升式掺杂区124接触。第一抬升式掺杂区123和第二抬升式掺杂区124的顶表面和第二桥127的顶表面可与第一接触部分181接触。
第一接触部分181可将布线电连接至第一源极/漏极120，并且可包括硅化物层183和导电层185。形成在第一接触部分181的底表面上的硅化物层183可与第一抬升式掺杂区123、第二抬升式掺杂区124和第二桥127接触，并且导电层185可形成在硅化物层183上。
导电层185可包括第一导电层186和第二导电层187。第一导电层186可沿着接触孔181a的侧壁和底表面共形地形成在硅化物层183上，并且可形成第二导电层187以填充接触孔181a的其余部分。
例如，硅化物层183可包括诸如Pt、Ni或Co的导电材料，但是本发明的各个方面不限于此。
导电层185可包括导电材料。例如，第一导电层186可包括Ti或TiN，并且第二导电层187可包括W、Al或Cu，但是本发明的各个方面不限于此。
第一层间介电层171和第二层间介电层172按次序地形成在隔离层110上。第一层间介电层171可覆盖第一覆盖层129和第一接触部分181的侧壁的一部分。第二层间介电层172可覆盖第一接触部分181的侧壁的其余部分。
如图3所示，第一层间介电层171的顶表面可与第一栅电极147的顶表面处于相同水平。第一层间介电层171与第一栅电极147的顶表面可由于第一层间介电层171和第一栅电极147的平面化(例如，CMP工艺)而处于彼此相同的水平。第二层间介电层172可形成为覆盖第一栅电极147。第一层间介电层171和第二层间介电层172可包括氧化物膜、氮化物膜和氧氮化物膜中的至少一个。
第一层间介电层171可填充第二区123b与第四区124b之间的空间。然而，由于第一桥125形成在第一区123a与第三区124a之间的空间中，因此第一层间介电层171可不完全填充第二区123b与第四区124b之间的空间。在这种情况下，如图5A所示，间隙175可布置在第二区123b与第四区124b之间。即使间隙175布置在衬底100与第一桥125之间，根据本发明的第一实施例的半导体器件1的性能也不受影响。间隙175可为空气间隙。
在替代实施例中，可不形成第二桥127，并且第一接触部分181可接触第一桥125的上表面。图5B中示出了这种示例。在另一替代实施例中，第二桥127可形成为在抬升式掺杂区123和124的顶表面上方延伸。在图5C中示出了这种示例。在替代实施例中，第一桥可形成为在抬升式掺杂区123和124的顶表面上方延伸(例如，第一桥可替代图5C中的第一桥125和第二桥127的组合)。在该最后一种替代形式中，第二桥的使用可以采用或可以不采用。这里相对于图5A、图5B和图5C讨论的这些替代形式都被认为是本文所述的所有实施例的可能实施方式。
参照图6，在根据本发明的第一实施例半导体器件1(示于图6的左侧)中，第一接触部分181不仅可与第一抬升式掺杂区123和第二抬升式掺杂区124接触，而且还可与第二桥127接触。由于第一接触部分181与第二桥127接触，因此第一接触部分181与第一源极/漏极120之间的接触面积相对大，从而它们之间的接触电阻可减小。根据本发明的第一实施例的半导体器件1的操作特征可改进。
与第一抬升式掺杂区123和第二抬升式掺杂区124相似，第二桥127包括杂质，从而电流可从中流动通过。
同时，在第一比较器件(示于图6的右侧)中，接触部分1181可与第一抬升式掺杂区1123和第二抬升式掺杂区1124接触。由于桥未形成在第一抬升式掺杂区1123与第二抬升式掺杂区1124之间，因此不存在与接触部分1181接触的额外部分。换句话说，在根据本发明的第一实施例的半导体器件1中，与第一接触部分181接触的第一源极/漏极120(颠倒的U形源极/漏极的上部)的面积a1大于与第一比较器件的接触部分1181接触的源极/漏极(第一抬升式掺杂区1123和第二抬升式掺杂区1124)的面积a2。因此，与根据本发明的第一实施例的半导体器件1相比，第一比较器件具有更高的接触电阻。
如图7所示，在第二比较器件(示于图7的右侧)中，第一抬升式掺杂区1123和第二抬升式掺杂区1124可彼此接触。在这种情况下，覆盖层1129可填充第一抬升式掺杂区1123与第二抬升式掺杂区1124之间的空间，接触部分1181可与第一抬升式掺杂区1123与第二抬升式掺杂区1124之间的覆盖层1129接触。由于覆盖层1129构成源极/漏极的一部分，因此与第一比较器件相比，接触部分1181可以更大的面积与源极/漏极接触。然而，由于覆盖层1129不包括杂质，因此电流可不流动通过覆盖层1129。电流仅流动通过第一抬升式掺杂区1123和第二抬升式掺杂区1124。最后，在第二比较器件中，第一抬升式掺杂区1123和第二抬升式掺杂区1124可由于包括在其中的杂质而具有从中流动通过的电流，并且在鳍部F11和F12与接触部分1181之间可具有H形状。然而，即使接触部分1181与第一抬升式掺杂区1123和第二抬升式掺杂区1124之间的覆盖层1129接触，电流也不流动通过覆盖层1129，从而与第一比较器件相似，第二比较器件具有高接触电阻。
下文中，将参照图8和图9描述根据本发明的第二实施例的半导体器件。
图8是根据本发明的第二实施例的半导体器件的透视图，并且图9是沿着图8的线C-C截取的半导体器件的剖视图。为了易于显示，第一层间介电层171和第二层间介电层172未示于图8中。以下描述将集中于当前实施例与图1至图5A中示出的先前实施例之间的不同之处。将省略某些共同特征的描述。
参照图8和图9，在根据本发明的第二实施例的半导体器件2中，第一抬升式掺杂区123和第二抬升式掺杂区124可彼此接触。图9中所示的第一区123a和第三区124a可彼此连接，并且第二区123b和第四区124b可彼此间隔开。
第一桥125可形成在第一抬升式掺杂区123与第二抬升式掺杂区124之间，并且可与第一抬升式掺杂区123和第二抬升式掺杂区124接触。第一桥125可形成在图9中所示的第一区123a和第三区124a上。这里，第一桥125可具有倒三角形的截面形状。
第二桥127可形成在第一桥125上，并且可填充第一抬升式掺杂区123与第二抬升式掺杂区124之间的空间。第一接触部分181可与第一抬升式掺杂区123、第二抬升式掺杂区124和第二桥127接触。第二桥127可具有倒梯形的截面形状。
接着，将参照图10描述根据本发明的第三实施例的半导体器件。
图10是根据本发明的第三实施例的半导体器件的透视图。为了易于显示，第一层间介电层171和第二层间介电层172未示于图10中。以下描述将集中于当前实施例与图1至图5A中示出的先前实施例之间的不同之处，并且将省略共同特征的详细描述。
参照图10，根据本发明的实施例的第一源极/漏极120可形成在三个或更多个鳍部F11、F12和F13上。在图10中，例示了三个F11、F12和F13，但是本发明的各个方面不限于此。四个或更多个鳍部可形成在衬底100上。多个抬升式掺杂区123_1、123_2和123_3可分别形成在多个鳍部F11、F12和F13上，并且用于连接多个抬升式掺杂区123_1、123_2和123_3的第一桥125_1和125_2可形成在所述多个抬升式掺杂区123_1、123_2和123_3的每一个之间。用于填充所述多个抬升式掺杂区123_1、123_2和123_3之间的空间的第二桥127_1和127_2可形成在第一桥125_1和125_2上。第一接触部分181可形成为与所述多个抬升式掺杂区123_1、123_2和123_3以及第二桥127_1和127_2接触。
多个晶种层121_1、121_2和121_3可形成在所述多个鳍部F11、F12和F13与所述多个抬升式掺杂区123_1、123_2和123_3之间。
第一覆盖层129可形成在所述多个抬升式掺杂区123_1、123_2和123_3的侧壁以及第一桥125_1和125_2的底表面上。然而，第一覆盖层129可不形成在第一桥125_1和125_2上。
所述多个抬升式掺杂区123_1、123_2和123_3；第一桥125_1和125_2；第二桥127_1和127_2以及所述多个晶种层121_1、121_2和121_3可包括杂质。第一覆盖层129可不导电并且不包括杂质。
下文中，将参照图11A和图12A描述根据本发明的第四实施例的半导体器件。
图11A是根据本发明的第四实施例的半导体器件的透视图，并且图12A是沿着图11A的线C-C和线G-G截取的半导体器件的剖视图。为了易于显示，第一层间介电层171和第二层间介电层172未示于图11A中。以下描述将集中于当前实施例与图1至图5A中示出的先前实施例之间的不同之处，并且将不重复共同特征的详细描述。
参照图11A和图12A，在根据本发明的第四实施例的半导体器件4中，衬底100可包括第一区I和第二区II。例如，第一区I是逻辑区，第二区II是SRAM区，但是本发明的各个方面不限于此。第一区I和第二区II可通过场隔离(诸如通过隔离层110)彼此隔离。第一区I可为逻辑区，并且第二区II可为将要形成其它类型的存储器(例如，DRAM、MRAM、RRAM、PRAM等)的区。
第一鳍式晶体管101可形成在第一区I上。由于第一鳍式晶体管101与图1至图5A所示的半导体器件1相同，因此将省略对它们的详细描述。在替代实施例中，第一鳍式晶体管101可包括参照图9和/或图10描述的晶体管。
第二鳍式晶体管102可形成在第二区II上。第二鳍式晶体管102可包括第三鳍部F21、第四鳍部F22、第一栅极结构149、第三抬升式掺杂区23、第四抬升式掺杂区24、第一接触部分181等。
在衬底100上，第三鳍部F21和第四鳍部F22彼此平行地延伸，并且可形成为沿着长边方向(即，沿着Y2方向)彼此邻近。在图11A中，长边方向是第五方向(Y2方向)，但是本发明的各个方面不限于此。例如，长边方向可为第四方向(即，X2方向)。第四方向(X2)、第五方向(Y2)和第六方向(Z2)可分别平行于第一方向(X1)、第二方向(Y1)和第三方向(Z1)，但是本发明的各个方面不限于此。
第一栅极结构149形成为与第三鳍部F21和第四鳍部F22重叠。由于第二区II的第一栅极结构149的结构与第一区I的第一栅极结构149的结构相同，因此将省略对它们的详细描述。然而，应该注意，第二区II的第一栅极结构149和第一栅极结构149可为相同栅极线的元件(例如，形成相同电节点的一部分)，或可为不同栅极线的元件(例如，不同电节点的元件)。间隔件151可形成在第一栅极结构149的侧壁上。
多个源极/漏极20-1和20-2可形成在第二区II的第一栅极结构149的两侧。所述多个源极/漏极20-1和20-2可包括第三抬升式掺杂区23和第四抬升式掺杂区24以及第一覆盖层29和第二覆盖层28。
第三抬升式掺杂区23形成在第三鳍部F21上，并且第四抬升式掺杂区24形成在第四鳍部F22上。如图12A所示，第三抬升式掺杂区23和第四抬升式掺杂区24的顶表面可高于第一层间介电层171的底表面。
第三抬升式掺杂区23和第四抬升式掺杂区24与第一抬升式掺杂区123和第二抬升式掺杂区124同时形成，并且可包括第一掺杂浓度的杂质。
第三晶种层21可形成在第三鳍部F21与第三抬升式掺杂区23之间，并且第四晶种层22可形成在第四鳍部F22与第四抬升式掺杂区24之间。第三晶种层21和第四晶种层22可包括杂质，并且可用作用于形成第三抬升式掺杂区23和第四抬升式掺杂区24所需的晶种。当形成第一晶种层121和第二晶种层122时，第三晶种层21和第四晶种层22可同时形成，并且可与第一晶种层121和第二晶种层122包括相同掺杂浓度的杂质。
第二区II的第三鳍部F21与第四鳍部F22之间的节距W2大于第一区I的第一鳍部F11和第二鳍部F12之间的节距W1。由于第三抬升式掺杂区23与第四抬升式掺杂区24之间的距离相对较长，因此桥不形成在第三抬升式掺杂区23和第四抬升式掺杂区24之间。因此，第三抬升式掺杂区23和第四抬升式掺杂区24在物理上彼此分离。例如，节距W1可小于48nm。因此，抬升式掺杂区123和124的邻近拐角之间的距离也小于48nm。节距W1可被选择为使得在抬升式掺杂区123和124的生长之后抬升式掺杂区123和124的邻近拐角彼此接触。节距W2可大于68nm或大于78nm。在抬升式掺杂区123和124生长之后抬升式掺杂区123和124的邻近拐角之间的距离可以是实质性的，以使得在抬升式掺杂区123和124之间的桥的形成过程中不发生外延桥生长。抬升式生长区的邻近表面之间的距离可用作使得桥在它们之间选择性地以外延方式生长(或不生长)的机制；当邻近鳍部的节距足够短(例如，小于约48nm)时，会发生外延生长，当邻近鳍部之间的节距足够长(例如，大于68nm或大于78nm)时，可防止发生外延生长，或将外延生长减少为微量。这里，短语“在物理上分离”用于表示第三抬升式掺杂区23和第四抬升式掺杂区24彼此间隔开，并且除第一接触部分181之外，不存在用于连接第三抬升式掺杂区23和第四抬升式掺杂区24的导电材料。因此，第三抬升式掺杂区23与第四抬升式掺杂区24之间的空间被绝缘材料填充，并且第三抬升式掺杂区23和第四抬升式掺杂区24之间彼此不接触或不直接通过桥彼此连接。
第一覆盖层29和第二覆盖层28形成在第三抬升式掺杂区23和第四抬升式掺杂区24的侧壁上。由于在第二区II中不形成桥，因此第一覆盖层29和第二覆盖层28也可在第三抬升式掺杂区23和第四抬升式掺杂区24之间形成在第三抬升式掺杂区23和第四抬升式掺杂区24的整个侧壁上。第一覆盖层29和第二覆盖层28可不导电，并且可不包括杂质(例如，它们可包括未掺杂的硅)。第一层间介电层171可形成在第三抬升式掺杂区23与第四抬升式掺杂区24之间的其余空间中。
与第三抬升式掺杂区23和第四抬升式掺杂区24接触的第一接触部分181可形成在第三抬升式掺杂区23和第四抬升式掺杂区24上。在该示例中，第二区II的第一接触部分181与第一区I的接触部分181相同，将省略对其的重复描述。
第二区II中的第一接触部分181可不与多个S/D区20-1和20-2共享，并且作为替代，其可被两个分离的接触部分(可包括分离的电节点)代替，所述两个分离的接触部分的每一个单独地接触S/D区20-1和20-2中的一个。该修改形式的示例示于图11B和图12B中，图12B是沿着图11B中的线C-C和线G-G截取的截面。如图11B和图12B所示，源极/漏极(例如，20-1和20-2)的每一个与专用接触部分接触(例如，具有一对一的关系)。第二区II的第一栅极结构149和第一区的第一栅极结构149可为相同栅极线的元件(例如，形成相同电节点的一部分)，或可为不同栅极线的元件(例如，不同电节点的元件)。在这种替代形式中，可由图11B和图12B中的第二区II中的结构形成两个分离的晶体管。另外，第二区II中的第一栅极结构149可由两个分离的栅极结构替代(例如，不电连接或形成分离的电节点)，每个栅极结构专用于鳍部F21和F22中的一个。该替代实施例的其余结构可与图11A和图12A的原始第四实施例的相同，因此该描述可应用于原始实施例和修改的实施例二者。
第二区II的第一接触部分181的侧壁的一些部分可由第一层间介电层171覆盖，并且第一接触部分181的侧壁的其余部分可由第二层间介电层172覆盖。第一层间介电层171和第二层间介电层172可包括氧化物膜、氮化物膜和氧氮化物膜中的至少一个。
第一鳍式晶体管101和第二鳍式晶体管102可为P型晶体管。第一抬升式掺杂区至第四抬升式掺杂区(123、124、23和24)中包括的杂质可包括其晶格常数比Si的晶格常数更大的第一杂质，例如，锗(Ge)。另外，第一抬升式掺杂区至第四抬升式掺杂区(123、124、23和24)中包括的杂质还可包括用于降低SBH的第二杂质，例如，硼(B)、磷(P)或砷(As)。
第一鳍式晶体管101和第二鳍式晶体管102均为P型晶体管，但是形成在不同的区。第一桥125和第二桥127形成在第一区I中的第一鳍式晶体管101中，而不形成在第二区II中的第二鳍式晶体管102中。
下文中，将参照图13A至图16A描述根据本发明的第五实施例的半导体器件。
图13A是根据本发明的第五实施例的半导体器件的透视图，图14是沿着图13A的线A-A和线D-D截取的半导体器件的剖视图，图15是沿着图13A的线B-B和线E-E截取的半导体器件的剖视图，并且图16A是沿着图13A的线C-C和线F-F截取的半导体器件的剖视图。为了易于显示，图13A中未示出第一层间介电层171、271和第二层间介电层172、272。另外，以下描述将集中于当前实施例与图1至图5A中示出的先前实施例之间的不同之处，因此可省略关于共同特征的重复性详细描述。
参照图13A至图16A，在根据本发明的第五实施例的半导体器件5中，衬底100可包括第三区III和第四区IV。第三区III是其中形成有第一导电类型(例如，P型)的第三鳍式晶体管103的区，并且第四区IV是其中形成有第二导电类型(例如，N型)的第四鳍式晶体管104的区。
形成在第三区III上的第三鳍式晶体管103可包括：第一鳍部F11和第二鳍部F12；第一栅极结构149，其形成为与第一鳍部F11和第二鳍部F12交叉；第一源极/漏极120，其在第一栅电极147的两侧形成在多个第一鳍部F11和第二鳍部F12上；以及第一接触部分181。由于形成在第三区III上的第三鳍式晶体管103与图1至图5A中示出的相同，因此将省略对它们的详细描述。在替代实施例中，第三鳍式晶体管103可包括参照图9和/或图10描述的晶体管。
形成在第四区IV上的第四鳍式晶体管104可包括：第五鳍部F31和第六鳍部F32，其形成在衬底200上；第二栅极结构249，其形成为与第五鳍部F31和第六鳍部F32交叉；第二源极/漏极220，其在第二栅极结构249的两侧形成在第五鳍部F31和第六鳍部F32上，并且包括第五抬升式掺杂区220_1和第六抬升式掺杂区220_2；以及第二接触部分281，其形成在第二源极/漏极220上，以与第二源极/漏极220接触。第五鳍部F31和第六鳍部F32可沿着第五方向Y2纵向地延伸，并且第二栅极结构249可沿着第四方向X2纵向地延伸。第五鳍部F31和第六鳍部F32形成为彼此邻近。
第五抬升式掺杂区220_1形成在第五鳍部F31上，并且第六抬升式掺杂区220_2形成在第六鳍部F32上。由于第五抬升式掺杂区220_1和第六抬升式掺杂区220_2是抬升式区，因此它们的顶表面高于隔离层210的底表面。第五抬升式掺杂区220_1和第六抬升式掺杂区220_2在物理上彼此分离，并且第五抬升式掺杂区220_1和第六抬升式掺杂区220_2的侧壁由第一层间介电层271包围。
第二源极/漏极220可具有与第一源极/漏极120的导电类型不同的导电类型。包括第五抬升式掺杂区220_1和第六抬升式掺杂区220_2的第二源极/漏极220可具有与第一源极/漏极120的杂质不同的第三杂质。第三杂质可为n型杂质，而第一源极/漏极120的杂质可为p型杂质。可替换地，第三类型的杂质可为p型杂质，而第一源极/漏极120的杂质可为n型杂质(在该替代形式中，第三晶体管包括NMOS，并且第四晶体管包括PMOS)。由于第三鳍式晶体管103和第四鳍式晶体管104具有不同的导电类型，因此第二源极/漏极220可包括第三杂质。例如，当衬底200包括Si时，第三杂质可为其晶格常数比Si的晶格常数更小的砷(As)或碳(C)，从而能够将拉应力施加至沟道区。可替换地，当衬底200包括Si时，第二源极/漏极220可不包括第三杂质。
第二接触部分281形成在第五抬升式掺杂区220_1和第六抬升式掺杂区220_2上。第二接触部分281可接触第五抬升式掺杂区220_1和第六抬升式掺杂区220_2的顶表面。
第二接触部分281可将布线和第二源极/漏极220彼此电连接，并且可包括第二硅化物层283和导电层285。第二硅化物层283形成在第二接触部分281的底表面上，并且可与第五抬升式掺杂区220_1和第六抬升式掺杂区220_2接触。
导电层285可形成在第二硅化物层283上。导电层285可包括第一导电层286和第二导电层287。第一导电层286可沿着第二接触孔281a的侧壁和底表面共形地形成。第二导电层287可形成为填充第二接触孔281a的其余部分。
例如，硅化物层283可包括诸如Co、Ni或Pt的导电材料，但是本发明的各个方面不限于此。
导电层285可包括导电材料。例如，第一导电层286可包括Ti，第二导电层287可包括W、Al或Cu，但是本发明的各个方面不限于此。
第一层间介电层271和第二层间介电层272按次序地形成在隔离层210上。第一层间介电层271可覆盖第二源极/漏极220和第二接触部分281的侧壁的一部分。第二层间介电层272可覆盖第二接触部分281的侧壁的其余部分。
如图15所示，第一层间介电层271的顶表面可与第二栅电极247的顶表面处于相同水平。第一层间介电层271的顶表面和第二栅电极247的顶表面也可与第一介电层171和第一栅电极147的顶表面处于相同水平(例如，相同平面)。第一层间介电层271和第二栅电极247(以及第一介电层171和第一栅电极147)的顶表面可通过平面化(例如，CMP工艺)处于彼此相同的水平上。第二层间介电层272可形成为覆盖第二栅电极247。第一层间介电层271和第二层间介电层272可包括氧化物膜、氮化物膜和氧氮化物膜中的至少一个。
第二栅极结构249可包括第二栅电极247和第二栅极绝缘层245。
第二栅电极247可包括金属层MG3和MG4。如图所示，第二栅电极247可包括逐个叠置的两个或更多个金属层MG3和MG4。第三金属层MG3可控制功函数，并且第四金属层MG4可填充通过第三金属层MG3形成的空间。例如，第三金属层MG3可包括TiN、TaN、TiC和TaC中的至少一个。另外，第四金属层MG4可包括W或Al。另外，第二栅电极247可由Si或SiGe而非由金属制成。例如，第二栅电极247可通过置换工艺形成(例如，其中首先形成伪栅极、将伪栅极去除以及用第二栅电极247替换)，但是本发明的各个方面不限于此。
第二栅极绝缘层245可形成在第五鳍部F31、第六鳍部F32与第二栅电极247之间。如图14所示，第二栅极绝缘层245可形成在第五鳍部F31的顶表面和侧表面的上部上以及形成在第六鳍部F32的顶表面和侧表面的上部上。另外，第二栅极绝缘层245可布置在第二栅电极247与隔离层210之间。第二栅极绝缘层245可包括高k材料，其介电常数比二氧化硅的介电常数更高。优选地，高k电介质的介电常数可为6或更大。可替换地，高k电介质的介电常数可为8或更大甚至大于10。例如，第二栅极绝缘层245可包括HfO2、ZrO2或Ta2O5。
间隔件251可形成在第二栅极结构249的侧壁上，并且可包括氮化物膜和氧氮化物膜中的至少一个。
第四区IV中的第二接触部分281可不与多个S/D区220_1和220_2共享，并且作为替代，其可被两个分离的接触部分(可包括分离的电节点)代替，所述两个分离的接触部分的每一个单独地接触S/D区220_1和220_2中的一个。该修改形式的示例在图13B和图16B中示出，图16B是沿着图13B中的线C-C和线F-F截取的截面。如图13B和图16B所示，源极/漏极(例如，220_1和220_2)的每一个与专用接触部分接触(例如，具有一对一关系)。第四区IV的第二栅极结构249和第三区III的第一栅极结构149可为相同栅极线的元件(例如，形成相同电节点的一部分)，或可为不同栅极线的元件(例如，不同电节点的元件)。在这种替代形式中，可通过图13B和图16B中的区IV中的结构形成两个分离的晶体管。另外，第四区IV中的第二栅极结构249可由两个分离的栅极结构(例如，不电连接，或形成分离的电节点)替代，每个栅极结构专用于鳍部F31和F32中的一个。该替代实施例的其余结构可与图13A至图16A的原始第五实施例相同。
图17A是根据本发明的一些实施例的电子系统的框图。电子系统11000可包括本文所述的示例性半导体器件(诸如半导体器件1至5)中的一个或更多个。
参照图17A，电子系统11000可包括控制器1110、输入/输出装置(I/O)11200、存储器装置11300、接口11400和总线11500。控制器11100、I/O 11200、存储器装置11300和/或接口11400可通过总线11500彼此连接。总线11500对应于数据移动的路径。
根据本发明的一些实施例的半导体器件1至5可用于形成逻辑块1110、11200、11300和11400中的一个或更多个。
控制器11100包括微处理器、数字信号处理器、微控制器和能够起到与这些元件的功能相似的作用的逻辑元件中的至少一个。I/O11200可包括小键盘、键盘、显示装置等。存储器装置11300可存储数据和/或命令。接口11400可执行将数据发送至通信网络或从通信网络接收数据的功能。接口11400可为有线或无线的。例如，接口11400可包括天线或有线/无线收发器等。虽然未示出，但是电子系统11000还可包括作为工作存储器以改进控制器11100的操作的高速DRAM和/或SRAM。根据本发明的一些实施例的半导体器件1至5可设置在存储器装置11300中，或者可设置作为控制器11100或I/O 11200的一些组件。
电子系统11000可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境下发送和/或接收信息的任何类型的电子装置。
图17B和图17C示出了根据本发明的一些实施例的示例性半导体系统。可采用本文所述的示例性半导体器件，诸如根据本发明的一些实施例的半导体器件1至5。图17B示出了将根据本发明的实施例的半导体器件应用于平板PC的示例，并且图17C示出了将根据本发明的实施例的半导体器件应用于笔记本计算机的示例。根据本发明的第一实施例至第五实施例的半导体器件中的至少一个可用于形成平板PC、笔记本计算机等。根据本发明的一些实施例的半导体器件也可应用于本文未示出的其它集成电路装置。
接着，将参照图1、图3和图18至图28描述制造根据本发明的第一实施例的半导体器件的方法。
图18至图28是按次序地示出根据本发明的第一方法实施例的制造半导体器件的方法中的中间阶段剖视图。
首先参照图18，在衬底100上形成第一鳍部F11和第二鳍部F12。
详细地说，在掩模图案2103形成在衬底100(例如，晶体半导体晶圆或硅或其它绝缘体上半导体衬底)上之后，执行蚀刻工艺以形成第一鳍部F11和第二鳍部F12。第一鳍部F11和第二鳍部F12可彼此邻近，并且可沿着长边方向(例如，第二方向Y)延伸。沟槽121形成在第一鳍部F11和第二鳍部F12周围。掩模图案2103可包括二氧化硅膜、氮化硅膜和氧氮化硅膜中的至少一个。可替换地，鳍部可从衬底100(例如，晶体半导体晶圆或硅或其它绝缘体上半导体衬底)外延生长。例如，可通过在衬底100上形成绝缘体、与鳍部位置对应地在绝缘体中蚀刻沟槽以及在沟槽中外延生长鳍部来执行选择性外延生长。在任一种替代形式下，都得到具有鳍部的衬底。
参照图19，形成包围鳍部F11和F12并填充沟槽121的隔离层110。隔离层110可包括二氧化硅膜、氮化硅膜和氧氮化硅膜中的至少一个。隔离层110可沉积在鳍部F11和F12的侧表面和鳍部F11和F12的顶表面上。平面化蚀刻(例如，化学机械抛光)可将隔离层110的上部去除，并暴露出(以及可能地蚀刻)鳍部F11和F12的顶表面，以获得图19中的结构。可在形成隔离层110之前或在执行凹进工艺之后去除掩模图案2103。
参照图20，使隔离层110的顶部凹陷，以使得第一鳍部F11和第二鳍部F12的顶部在隔离层110的顶表面上方延伸。凹进工艺可包括选择性蚀刻工艺。
可通过外延工艺形成第一鳍部F11和第二鳍部F12的从隔离层110向上突出的那部分。详细地说，在形成隔离层110之后，可通过利用晶种的外延工艺形成第一鳍部F11和第二鳍部F12的那部分，通过隔离层110暴露的第一鳍部F11和第二鳍部F12的顶表面作为晶种。
另外，第一鳍部F11和第二鳍部F12可掺有杂质，以控制将在其中形成的晶体管的相关阈值电压。例如，当形成NMOS晶体管时，硼(B)可用作杂质，并且当形成PMOS晶体管时，砷(As)或磷(P)可用作杂质。
参照图21，利用硬掩模图案2104执行蚀刻工艺以形成第一伪栅极绝缘层141和第一伪栅电极143，所述第一伪栅极绝缘层141和第一伪栅电极143沿着第一方向X延伸，以延伸跨过第一鳍部F11和第二鳍部F12。
例如，第一伪栅极绝缘层141可为二氧化硅膜，并且第一伪栅电极143可包括多晶硅。
参照图22A，第一间隔件151可形成在第一伪栅电极143的侧壁上，并且可暴露出掩模图案2104的顶表面。第一间隔件151可为氮化硅膜或者氧氮化硅膜。例如，绝缘膜(例如，氮化硅或氧氮化硅)可沉积在图21所示的结构上。然后，可蚀刻绝缘膜以暴露出硬掩模2104的顶表面。蚀刻的绝缘膜的其余部分可形成侧壁间隔件151。
接着，对第一鳍部F11和第二鳍部F12的在第一伪栅电极143的两侧暴露的部分进行蚀刻，以在鳍部F11和F12中形成凹槽199。图22B是示出在蚀刻凹槽199之后的鳍部F11和F12的示例性结构的透视图；鳍部F11和F12上的其它结构(例如，如图所示22A)在图22B中未示出。鳍部F11和F12中的多对凹槽199可各自限定一突起198。突起198可位于第一伪栅极绝缘层141、第一伪栅电极143和第一间隔件151下方。第一伪栅极绝缘层141和第一伪栅电极143可形成在突起198的侧壁和顶表面上。在(下面描述的)置换工艺之后，可去除第一伪栅电极143和第一伪栅极绝缘层141，并用真实栅电极和真实栅极绝缘层替代，从而在突起198的侧壁和顶表面上形成真实栅电极和真实栅极绝缘层。隔离层110(图22B中未示出)介于衬底100与栅极绝缘层/栅电极(伪栅极绝缘层/伪栅电极和真实栅极绝缘层/真实栅电极，取决于工艺阶段)之间，位于邻近鳍部F11和F12的位置，包括在鳍部F11和F12之间的位置。该实施例(例如，如图22A和图22B所示)的鳍部结构以及它们与包围结构的关系可应用于本文所述的所有实施例的鳍部。
接着，在凹槽199中，第一晶种层121沿着第一鳍部F11的表面形成，并且第二晶种层122沿着第二鳍部F12的表面形成。第一晶种层121和第二晶种层122可包括第四掺杂浓度的杂质。
杂质可包括第一杂质和第二杂质中的至少一个。例如，当形成PMOS晶体管时，第一杂质可为锗(Ge)(例如，以形成SiGe)，并且第二杂质可为硼(B)。当形成NMOS晶体管时，第一杂质可为碳(C)(例如，以形成SiC)，并且第二杂质可为磷(P)或砷(As)。第一晶种层121和第二晶种层122可通过外延工艺形成。
参照图23，第一抬升式掺杂区123可形成在第一鳍部F11上，并且第二抬升式掺杂区124可形成在第二鳍部F12上。详细地说，在凹槽199中，第一抬升式掺杂区123形成在第一晶种层121上，并且第二抬升式掺杂区124形成在第二晶种层122上。
第一抬升式掺杂区123和第二抬升式掺杂区124可通过外延工艺形成。另外，第一抬升式掺杂区123和第二抬升式掺杂区124可在第一压强下形成。第一压强可低于形成第一晶种层121和第二晶种层122时施加的压强。例如，第一抬升式掺杂区123和第二抬升式掺杂区124可在30托或更小的压强下形成。
第一抬升式掺杂区123和第二抬升式掺杂区124可包括第一掺杂浓度的杂质。第一掺杂浓度可等于或大于第四掺杂浓度。
第一抬升式掺杂区123和第二抬升式掺杂区124的截面形状可为菱形、五边形、六边形、圆形和/或矩形。图23中例示的第一抬升式掺杂区123和第二抬升式掺杂区124具有菱形形状的截面。
参照图24，第一桥125形成在第一抬升式掺杂区123和第二抬升式掺杂区124之间。第一桥125可通过外延工艺形成。详细地说，第一桥125可将第一抬升式掺杂区123和第二抬升式掺杂区124彼此连接。第二桥127可以不同的工艺条件形成在第一桥125上。与第一桥125相比，第二桥127可以较快的速率形成。在该示例中，连接第一抬升式掺杂区123和第二抬升式掺杂区124的桥由第一桥125和第二桥127形成，但是可使用单个桥(例如，具有相同的掺杂浓度，或者具有掺杂浓度的连续梯度或连续变化)或者可形成不止两个桥。可在与形成抬升式掺杂区123、124的工艺室相同的工艺室中生长第一桥125和第二桥127。可以进行桥125、127和抬升式掺杂区123、124的形成而不破坏它们在其中形成的工艺室中的真空。例如，可在工艺室中执行连续外延工艺，以在第一组条件下外延生长抬升式掺杂区123、124，并且在不破坏工艺室中的真空的情况下，在第二组工艺条件下在邻近的抬升式掺杂区之间外延生长桥125、127。半导体器件在以上参照图23和图24描述的处理过程中可不暴露于大气中。
第一桥125与隔离层110之间的空间可为空的，并且第一覆盖层(图25的129)和第一层间介电层(图26的171)可稍后形成在该空的空间中。
第一抬升式掺杂区123和第二抬升式掺杂区124、第一桥125可在第一压强下形成，并且可包括第二掺杂浓度的杂质。第二掺杂浓度可与第一掺杂浓度不同，并且可高于第一掺杂浓度。如果所述杂质包括第一杂质(例如，Ge)，则第二掺杂浓度可为2.5×1022atom/cc或更大，并且如果所述杂质包括第二杂质(例如，B)，则第二掺杂浓度可为1×1020atom/cc或更大。
在第一压强下，在第一抬升式掺杂区123和第二抬升式掺杂区124的表面上可不发生外延生长。然而，由于第一抬升式掺杂区123和第二抬升式掺杂区124之间的距离相对短，第一桥125可叠堆在第一抬升式掺杂区123和第二抬升式掺杂区124上，并形成在它们之间。另外，由于第一桥125具有第二掺杂浓度，因此其可比具有第一掺杂浓度的第一抬升式掺杂区123和第二抬升式掺杂区124更加容易地形成。随着杂质的掺杂浓度增大，外延生长速率可增大。
接着，第二桥127形成在第一桥125上。第二桥127可通过外延工艺形成。详细地说，第二桥127连接至第一抬升式掺杂区123和第二抬升式掺杂区124以及第一桥125。第二桥127可填充第一桥125上的第一抬升式掺杂区123与第二抬升式掺杂区124之间的空的空间。第二桥127可包括第三掺杂浓度的杂质，并且可在第一压强下形成。第三掺杂浓度等于第一掺杂浓度。
在第一压强下，在第一抬升式掺杂区123和第二抬升式掺杂区124的表面上可不发生外延生长。第一桥125可用作第二桥127的晶种。因此，第二桥127可利用第一桥125作为晶种填充第一桥125上的第一抬升式掺杂区123和第二抬升式掺杂区124之间的空间。
参照图25，形成第一覆盖层129。详细地说，第一覆盖层129可形成为包围第一抬升式掺杂区123和第二抬升式掺杂区124以及第一桥125和第二桥127。因此，第一覆盖层129可布置在第一抬升式掺杂区123和第二抬升式掺杂区124的侧壁、第一桥125的底表面和第二桥127的顶表面上。
第一覆盖层129可通过外延工艺形成。由于第一覆盖层129以高于第一压强的第二压强形成，因此其可形成在第一抬升式掺杂区123和第二抬升式掺杂区124以及第一桥125和第二桥127的表面上。例如，第二压强可为50托或更大。
第一覆盖层129可不包括杂质。与第一覆盖层129包括杂质的情况相比，在这种情况下，蚀刻速率相对小。因此，当形成接触部分181时，可减少蚀刻第一抬升式掺杂区123和第二抬升式掺杂区124以及第二桥127的量。
参照图26，第一层间介电层171形成在图25中所示的所得产物上。例如，第一层间介电层171可包括氧化物膜、氮化物膜和氧氮化物膜中的至少一个。
接着，将第一层间介电层171平面化，直至第一伪栅电极143的顶表面暴露出来为止。结果，去除了掩模图案2104，以随后暴露出第一伪栅电极143的顶表面。
接着，去除第一伪栅极绝缘层141和第一伪栅电极143。随着去除第一伪栅极绝缘层141和第一伪栅电极143，形成沟槽133，从而在沟槽133中暴露出隔离层110以及鳍部F11和F12的一部分。
参照图27，第一栅极绝缘层145和第一栅电极147形成在沟槽133中。
第一栅极绝缘层145可包括高k材料，其介电常数比二氧化硅膜的介电常数更高。优选地，高k电介质的介电常数可为6或更大。可替换地，高k电介质的介电常数可为8或更大甚至大于10。例如，第一栅极绝缘层145可包括HfO2、ZrO2、LaO、Al2O3或Ta2O5。第一栅极绝缘层145可基本共形地形成在沟槽133的侧壁和底表面上。
第一栅电极147可包括金属层MG1和MG2。如图所示，第一栅电极147可包括逐个叠置的两个或更多个金属层MG1和MG2。第一金属层MG1可控制功函数，并且第二金属层MG2可填充沟槽133中的通过第一金属层MG1限定的其余空间。例如，第一金属层MG1可包括TiN、TaN、TiC和TaC中的至少一个。另外，第二金属层MG2可包括W或Al。另外，第一栅电极147可由导电的(或掺杂的)Si或SiGe制成，而非由金属制成。栅极绝缘层145、金属层MG1和金属层MG2可按次序地沉积以覆盖图26所示的结构，并且可使用平面化蚀刻(例如，化学机械抛光)来去除不是在沟槽133中的第一层间介电层171的表面上的这些层的一部分。
参照图1、图3和图28，第二层间介电层172形成在图27所示的所得产物上。例如，第二层间介电层172可包括二氧化硅膜、氮化硅膜和氧氮化硅膜中的至少一个。
接着，形成第一接触孔181a，第一接触孔181a穿过第一层间介电层171和第二层间介电层172，并暴露出第一抬升式掺杂区123和第二抬升式掺杂区124以及第二桥127。当形成暴露出第一抬升式掺杂区123和第二抬升式掺杂区124以及第二桥127的第一接触孔181a时，通过具有相对低的蚀刻速率的第一覆盖层129可减少第一抬升式掺杂区123和第二抬升式掺杂区124以及第二桥127被蚀刻的量。
接着，第一接触部分181形成为填充第一接触孔181a。第一接触部分181可包括形成在第一接触孔181a的底表面上的第一硅化物层183、第一导电层186和第二导电层187。第一导电层186可沿着第一接触孔181a的侧壁和第一硅化物层183的顶表面共形地形成，并且第二导电层187可形成在第一导电层186上以填充接触孔181a。可通过沉积金属并通过热处理与抬升式掺杂区123和124的半导体材料反应，以形成硅化物(或其它金属与半导体的化合物)来形成第一硅化物层183。第二导电层187可沉积在接触孔181a的其余部分中，并且进行平面化蚀刻工艺，以去除接触孔181a以外的金属和第二导电层的一部分，从而暴露出第二层间介电层172的表面。
例如，第一硅化物层183可包括诸如Pt、Ni或Co的导电材料，但是本发明的各个方面不限于此。
导电层185可包括导电材料。例如，第一导电层186可包括Ti或TiN，并且第二导电层187可包括W、Al或Cu，但是本发明的各个方面不限于此。
现在将参照图11A、图12A和图29至图37A和图37B描述制造根据本发明的第四实施例的半导体器件的方法。
图29至图37A和图37B是按次序地示出制造根据本发明的实施例的半导体器件的方法的中间阶段的剖视图。所述方法可用于制造图11A和图11B以及本文所述的替代形式中示出的器件。为了方便解释，以下描述将集中于本发明的第一实施例和第四实施例之间的不同之处。
参照图29，在衬底100中限定第一区I和第二区II。第一区I可为逻辑区，并且第二区II可为SRAM区，但是本发明的各个方面不限于此。第一区I可为逻辑区，并且第二区II可为其中将要形成其它类型的存储器(例如，DRAM、MRAM、RRAM、PRAM等)的区。
在第一区I中，形成沿着Y1方向并列延伸的第一鳍部F11和第二鳍部F12，并且形成沿着X1方向延伸以与第一鳍部F11和第二鳍部F12重叠的第一伪栅电极143。第一伪栅极绝缘层141可形成在第一伪栅电极143下方，并且掩模图案2104可形成在第一伪栅电极143上。
在第二区II中，形成沿着Y2方向并列延伸的第三鳍部F21和第四鳍部F22，并且第一伪栅电极143形成为与第三鳍部F21和第四鳍部F22重叠。第一伪栅极绝缘层141可形成在第一伪栅电极143下方，并且掩模图案2104可形成在第一伪栅电极143上。
第一鳍部F11和第二鳍部F12之间的节距W1比第三鳍部F21和第四鳍部F22之间的节距W2短。这些距离W1和W2的大小确定了是否将形成桥。
参照图30，在第一区I和第二区II中，第一间隔件151形成在第一伪栅电极143的侧壁上。
接着，去除第一鳍部至第四鳍部(F11、F12、F21和F22)的在第一伪栅电极143的两侧暴露的那部分，从而在对应伪栅极的任一侧上，形成第一鳍部至第四鳍部(F11、F12、F21和F22)中的凹槽199。
参照图31，第一晶种层至第四晶种层(121、122、21和22)在对应凹槽199处形成在鳍部F11、F12、F21和F22上。详细地说，第一晶种层121沿着第一鳍部F11的表面形成，第二晶种层122沿着第二鳍部F12的表面形成，第三晶种层21沿着第三鳍部F21的表面形成，并且第四晶种层22沿着第四鳍部F22的表面形成。第一晶种层至第四晶种层(121、122、21和22)可通过外延工艺形成。
参照图32，第一抬升式掺杂区至第四抬升式掺杂区(123、124、23和24)分别形成在第一鳍部至第四鳍部(F11、F12、F21和F22)上。第一抬升式掺杂区至第四抬升式掺杂区(123、124、23和24)可通过利用第一晶种层至第四晶种层(121、122、21和22)作为晶种的外延工艺形成。第一抬升式掺杂区至第四抬升式掺杂区(123、124、23和24)可在第一压强下形成，所述第一压强比形成第一晶种层至第四晶种层(121、122、21和22)的压强更低。
第一抬升式掺杂区至第四抬升式掺杂区(123、124、23和24)可包括第一掺杂浓度的杂质。这里，所述杂质可包括第一杂质和第二杂质。例如，当形成PMOS FinFET时，第一杂质可为锗(Ge)而第二杂质可为硼(B)。当形成NMOS FinFET时，第一杂质可为碳(C)而第二杂质可为磷(P)或砷(As)。
参照图33，第一桥125形成在第一区I中。第一桥125将第一抬升式掺杂区123和第二抬升式掺杂区124彼此连接。第一桥125可通过外延工艺在第一压强下形成，并且可包括具有第二掺杂浓度的杂质。第二掺杂浓度可高于第一掺杂浓度。如果杂质包括第一杂质，则第二掺杂浓度可为2.5×1022atom/cc或更大，并且如果杂质包括第二杂质，则第二掺杂浓度可为1×1020atom/cc或更大。第一桥125不形成在第二区II中。
在相对低的第一压强下，在第一抬升式掺杂区123和第二抬升式掺杂区124的表面上可不发生外延生长。然而，在第一区I中，第一鳍部F11和第二鳍部F12之间的节距W1相对小，从而第一抬升式掺杂区123和第二抬升式掺杂区124之间的距离相对小。另外，第一抬升式掺杂区123和第二抬升式掺杂区124可彼此接触(诸如相对于图9的实施例描述的)。因此，第一桥125可叠堆在第一抬升式掺杂区123和第二抬升式掺杂区124上并形成在它们之间，以将第一抬升式掺杂区123和第二抬升式掺杂区124彼此连接。另外，由于第一桥125具有第二掺杂浓度，因此其可比具有第一掺杂浓度的第一抬升式掺杂区123和第二抬升式掺杂区124更容易地形成。
第三鳍部F21和第四鳍部F22之间的节距W2比第一鳍部F11和第二鳍部F12之间的节距W1更长。由于第三抬升式掺杂区23和第四抬升式掺杂区24之间的距离相对大，因此可不形成第一桥125。在第一区I中形成第一桥125的同时，在第二区I中不发生明显变化。
即使在第一区I和第二区II上同时执行用于形成第一桥的外延工艺(例如，第一抬升式区至第四抬升式区全部暴露于所述工艺，诸如暴露于用于外延生长的前体)，第一桥125可仅形成在第一抬升式掺杂区123和第二抬升式掺杂区124之间的第一区I上。
接着，第二桥127形成在第一桥125上。第二桥127可包括第三掺杂浓度的杂质。第二桥127可在第一压强下通过外延工艺形成。第三掺杂浓度可等于第一掺杂浓度。第二桥127可通过利用第一桥125作为晶种形成在第一桥125上，并且可填充第一抬升式掺杂区123和第二抬升式掺杂区124之间的空间。由于在第一压强下执行外延工艺，因此在第一抬升式掺杂区至第四抬升式掺杂区(123、124、23和24)的表面上不发生外延生长。然而，由于第一桥125包括第二掺杂浓度的杂质，因此所述杂质可通过外延生长形成在第一桥125，以随后形成第二桥127。在形成第二桥127的同时，在第二区II中不发生明显变化。
参照图34，形成覆盖层129、29和28。详细地说，在第一区I中，第一覆盖层129布置在第一抬升式掺杂区123和第二抬升式掺杂区124的侧壁、第一桥125的底表面和第二桥127的顶表面上。在第二区II中，形成了包围第三抬升式掺杂区23的第二覆盖层29和包围第四抬升式掺杂区24的第三覆盖层28。第一覆盖层至第三覆盖层(129、29和28)可同时形成。
覆盖层129、29和28可通过外延生长未掺杂的半导体(诸如硅)形成，并且不包括杂质。由于在高于第一压强的第二压强下形成覆盖层129、29和28，因此它们可在第一抬升式掺杂区至第四抬升式掺杂区(123、124、23和24)以及第一桥125和第二桥127的表面上外延生长。例如，第二压强可为50托或更大。
参照图35，第一层间介电层171形成在图34所示的所得产物上。第一层间介电层171可沉积以覆盖覆盖层129、29和28。第一层间介电层171可毯式沉积在第一区I和第二区II二者上。例如，第一层间介电层171可包括二氧化硅膜、氮化硅膜和氧氮化硅膜中的至少一个。
接着，将第一层间介电层171平面化，直至暴露出第一伪栅电极143的顶表面为止。结果，将掩模图案2104去除以随后暴露出第一伪栅电极143的顶表面。
接着，通过蚀刻工艺去除第一伪栅极绝缘层141和第一伪栅电极143。随着去除第一伪栅极绝缘层141和第一伪栅电极143，形成暴露出隔离层110的沟槽133。
参照图36，在第一区I和第二区II中，第一栅极绝缘层145和第一栅电极147形成在沟槽133中。第一栅电极147可包括金属层MG1和MG2。这里，第一金属层MG1可控制P型鳍式晶体管的功函数。
参照图37A，第二层间介电层172形成在图36所示的所得产物上。例如，第二层间介电层172可包括二氧化硅膜、氮化硅膜和氧氮化硅膜中的至少一个。
接着，第一接触孔181a形成在第一区I和第二区II中，穿过第一层间介电层171和第二层间介电层172。第一区I中的第一接触孔181a暴露出第一抬升式掺杂区123和第二抬升式掺杂区124以及第二桥127，第二区II中的第一接触孔181a暴露出第三抬升式掺杂区23和第四抬升式掺杂区24。在图37A所示的实施例中，第一接触孔181a的每一个暴露出第三抬升式区23和第四抬升式区24二者，因此稍后与第三抬升式掺杂区23和第四抬升式掺杂区24二者形成接触连接。然而，在替代实施例中，接触孔181a可暴露出第三抬升式掺杂区23和第四抬升式掺杂区24中的仅一个。例如，在图37B的第二区II中所示的结构中，可形成四个接触孔181a，所述接触孔的每一个暴露出单个抬升式掺杂区。当形成第一接触孔181a时，通过第一覆盖层至第三覆盖层(129、29和28)可减少第一抬升式掺杂区至第四抬升式掺杂区(123、124、23和24)被蚀刻的量。
接着，第一接触部分181形成为填充第一接触孔181a。第一接触部分181可包括形成在第一接触孔181a的底表面上的第一硅化物层183、第一导电层186和第二导电层187。第一导电层186可沿着第一接触孔181a的侧壁和第一硅化物层183的顶表面共形地形成，并且第二导电层187可形成在第一导电层186上，以填充接触孔181a。
所述结构可与参照图11A和图13A描述的结构相同。还可相应地制造本文所述的修改形式和替代形式。例如，如参照先前实施例的描述，第二区II中的接触部分可不与多个S/D区共享，而是可作为替代，由两个分离的接触部分(可包括分离的电节点)代替，所述两个分离的接触部分的每一个单独地接触S/D区中的一个。该修改形式的示例示于图37B中，其中源极/漏极的每一个与专用接触部分接触(例如，具有一对一关系)。第二区II的第一栅极结构149和第一区I中的第一栅极结构149可为相同栅极线的元件(例如，形成相同电节点的一部分)，或可为不同栅极线的元件(例如，不同电节点的元件)。在这种替代形式中，可通过图37B中的第二区II中的结构形成两个分离的晶体管。另外，第二区II中的第一栅极结构149可由两个分离的栅极结构(例如，不电连接，或者形成分离的电节点)代替，每个栅极结构专用于鳍部F21和F22中的一个(例如，栅极结构149可形成为在鳍部F21和F22之间不连续)。
图38是可用于制造本文所述的半导体器件的一系列步骤的流程图。相对于参照图38描述的工艺可通过本文所述的方法实现。在步骤S10中，形成图1的邻近的半导体鳍部(例如，鳍部F11和F12)。可从半导体晶圆中蚀刻鳍部，或者从衬底外延生长鳍部。鳍部可由诸如晶体硅的晶体半导体材料形成。
在步骤S20中，形成伪栅极结构(例如，伪栅极和伪栅极氧化物)以在邻近鳍部上方延伸。伪栅极结构可在邻近鳍部的侧壁表面和顶表面上延伸。伪栅极结构将最后被真实栅极结构代替。这种伪栅极的使用是选择性的。
在步骤S30中，在伪栅极结构的任一侧上的两个鳍部中蚀刻凹槽。步骤S30在两种方法中都是选择性的。也就是说，当在鳍部中没有蚀刻凹槽时，半导体器件可包括从原始鳍部结构延伸出的抬升式掺杂区(针对本文所述的所有实施例都考虑了这种替代形式)。在步骤S40中，生长抬升式掺杂区。在该示例中，在与在鳍部中蚀刻的凹槽对应的位置处生长抬升式掺杂区。抬升式掺杂区可对应于相对于其它实施例的本文所述的抬升式掺杂区。
在步骤S50中，在邻近的抬升式掺杂区之间生长桥。桥可包括本文所述的第一桥和第二桥中的一个或二者，即125和127中的一个或二者。可在与其中形成抬升式掺杂区的工艺室相同的工艺室中生长桥。可在不破坏它们在其中形成的所述室中的真空的情况下进行桥和抬升式掺杂区的形成。例如，可在工艺室中执行连续外延工艺，以在第一组条件下外延生长抬升式掺杂区，并且在不破坏工艺室中的真空的情况下，在第二组工艺条件下在邻近的抬升式掺杂区之间外延生长桥。半导体器件在步骤S40和S50之间可不暴露于大气。另外，作为相同的连续外延工艺的一部分在与用于生长抬升式掺杂区和桥的工艺室相同的工艺室中(例如，不破坏真空)可在抬升式掺杂区和桥上外延生长覆盖层(诸如本文所述的那些)。
在步骤S60中，去除伪栅极结构并用真实栅极结构替代，诸如高k电介质栅极绝缘体和位于高k电介质栅极绝缘体上的一种或更多种栅极金属。
在步骤S70中，形成接触部分(例如，通过层间电介质)以接触桥。随后可形成半导体器件的其余部分(例如，半导体集成电路芯片)。
虽然已经参照本发明的示例性实施例具体地示出并描述了本发明，但是本领域普通技术人员应该理解，在不脱离权利要求限定的本发明的精神和范围的前提下可对它们作出各种形式和细节上的修改。例如，虽然多个实施例示出了与各种结构关联的两个区，但是可以考虑的是，实施例可包括不止与两个区关联的所述结构(例如，器件可形成有区I、II、III和IV中的一个或更多个的相关结构)。另外，参照具有共享的栅极结构149的多栅极晶体管以及具有桥的两个源极/漏极描述了用于描述在抬升式掺杂区之间具有桥(例如，第一桥125和第二桥127)的源极/漏极(例如，120)的实施例。然而，本发明不限于此。分离的栅极结构149可形成在平行的邻近鳍部上(例如，鳍部F11和鳍部F12可具有分离的栅极结构，诸如在鳍部F11和F12之间的位置不连续的栅极结构149)。另外，栅极结构的两侧不需要将鳍部的抬升式掺杂区连接在一起。因此，分离的晶体管可形成有一个源极/漏极对，它们具有连接至形成在相邻的鳍部的抬升式掺杂区之间的桥的共享的接触部分(具有共享的栅极结构或具有分离的栅极结构)。相似地，参照第二区II和第四区IV(例如，参照图11B和图13B)描述的器件可具有连接至共享的接触部分的一组邻近的源极/漏极(使用或不使用桥，诸如125和/或127)，以及具有分离的接触部分的另一组邻近的源极/漏极。因此，期望在所有方面认为当前实施例是示出性而非限制性的，参照权利要求而非以上描述来指明本发明的范围。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，其具有带有第一突起的第一半导体鳍部和带有第二突起的第二半导体鳍部，所述第一半导体鳍部邻近所述第二半导体鳍部，所述第一半导体鳍部和所述第二半导体鳍部沿着第一方向延伸；
栅电极，其沿着第二方向延伸，并且布置在所述第一半导体鳍部的第一突起上方和所述第二半导体鳍部的第二突起上方；
第一抬升式掺杂区，其邻近所述第一突起并且从所述第一半导体鳍部延伸出，所述第一抬升式掺杂区的上倾斜表面和所述第一抬升式掺杂区的下倾斜表面在所述第一抬升式掺杂区的第一拐角处相遇；
第二抬升式掺杂区，其邻近所述第二突起并且从所述第二半导体鳍部延伸出，所述第二抬升式掺杂区的上倾斜表面和所述第二抬升式掺杂区的下倾斜表面在所述第二抬升式掺杂区的第二拐角处相遇；以及
半导体桥，其在所述第一抬升式掺杂区的第一拐角与所述第二抬升式掺杂区的第二拐角之间延伸并接触它们。
2.根据权利要求1所述的半导体器件，
其中，所述第一抬升式掺杂区和所述第二抬升式掺杂区在第一高度接触所述第一半导体鳍部和所述第二半导体鳍部，
其中，在所述第一高度处，所述第一半导体鳍部和所述第二半导体鳍部彼此分开第一距离，
其中，所述第一抬升式掺杂区与所述第二抬升式掺杂区之间的最小距离是所述第一抬升式掺杂区的第一拐角与所述第二抬升式掺杂区的第二拐角之间的距离，所述最小距离小于所述第一距离。
3.根据权利要求1所述的半导体器件，其中，所述第一半导体鳍部和所述第二半导体鳍部、所述第一抬升式掺杂区和所述第二抬升式掺杂区以及所述半导体桥是晶体，并且所述半导体器件还包括：
层间介电层，其设置在所述第一抬升式掺杂区和所述第二抬升式掺杂区周围，并且位于所述半导体桥下方；以及
导电接触部分，其延伸穿过所述层间介电层，并且在所述半导体桥的上表面上接触所述半导体桥。
4.根据权利要求3所述的半导体器件，
其中，所述第一抬升式掺杂区和所述第二抬升式掺杂区在第一高度接触所述第一半导体鳍部和所述第二半导体鳍部，
其中，在所述第一高度处，所述第一半导体鳍部和所述第二半导体鳍部彼此分开第一距离，并且
其中，参照沿着垂直于所述第一方向的方向截取的截面，所述导电接触部分的宽度大于所述第一距离。
5.根据权利要求1所述的半导体器件，其中，参照沿着垂直于所述第一方向的方向截取的截面，所述第一抬升式掺杂区和所述第二抬升式掺杂区具有菱形形状。
6.根据权利要求1所述的半导体器件，还包括在所述半导体桥下方的位置处的层间介电层中的空气间隙。
7.根据权利要求1所述的半导体器件，其中，所述半导体桥的至少一部分的掺杂浓度高于所述第一抬升式掺杂区和所述第二抬升式掺杂区的掺杂浓度。
8.根据权利要求1所述的半导体器件，其中，所述半导体桥包括位于所述第一拐角和所述第二拐角处的第一部分以及位于所述第一部分上的第二部分，所述第二部分在所述第一抬升式掺杂区的上倾斜表面与所述第二抬升式掺杂区的上倾斜表面之间延伸并接触它们。
9.根据权利要求8所述的半导体器件，其中，所述半导体桥的第一部分的掺杂浓度高于所述半导体桥的第二部分的掺杂浓度。
10.根据权利要求9所述的半导体器件，其中，所述半导体桥的第一部分的掺杂浓度高于所述第一抬升式掺杂区和所述第二抬升式掺杂区的掺杂浓度。
11.根据权利要求8所述的半导体器件，其中，所述半导体桥的第二部分的顶表面至少与所述第一抬升式掺杂区和所述第二抬升式掺杂区的顶表面一样高。
12.根据权利要求8所述的半导体器件，其中，所述半导体桥的第一部分在所述第一拐角和所述第二拐角之间延伸并接触它们，并且在所述第一抬升式掺杂区的下倾斜表面和所述第二抬升式掺杂区的下倾斜表面之间延伸并接触它们。
13.根据权利要求1所述的半导体器件，
其中，所述第一抬升式掺杂区的下倾斜表面与所述第二抬升式掺杂区的下倾斜表面交叉，并且
其中，所述半导体器件还包括位于第一抬升式掺杂区的下倾斜表面和所述第二抬升式掺杂区的下倾斜表面上的覆盖层，所述覆盖层延伸至各下倾斜表面的交叉位置。
14.一种半导体器件，其包括：
半导体衬底，其具有带有第一突起的第一半导体鳍部和带有第二突起的第二半导体鳍部，所述第一半导体鳍部邻近所述第二半导体鳍部，所述第一半导体鳍部和所述第二半导体鳍部沿着第一方向延伸；
栅电极，其沿着第二方向延伸，并且布置在所述第一半导体鳍部的第一突起上方和所述第二半导体鳍部的第二突起上方；
第一抬升式掺杂区，其邻近所述第一突起并且从所述第一半导体鳍部延伸出，所述第一抬升式掺杂区的上倾斜表面和所述第一抬升式掺杂区的下倾斜表面在所述第一抬升式掺杂区的第一拐角处相遇；
第二抬升式掺杂区，其邻近所述第二突起并且从所述第二半导体鳍部延伸出，所述第二抬升式掺杂区的上倾斜表面和所述第二抬升式掺杂区的下倾斜表面在所述第二抬升式掺杂区的第二拐角处相遇；以及
半导体桥，其在所述第一抬升式掺杂区的第一拐角与所述第二抬升式掺杂区的第二拐角之间延伸并接触它们，
其中，所述半导体桥包括位于所述第一拐角和所述第二拐角处的第一部分以及位于所述第一部分上的第二部分，所述第二部分在所述第一抬升式掺杂区的上倾斜表面与所述第二抬升式掺杂区的上倾斜表面之间延伸并接触它们，并且
其中，所述第一抬升式掺杂区的上倾斜表面与所述第二抬升式掺杂区的上倾斜表面交叉。
15.根据权利要求14所述的半导体器件，其中，所述半导体桥的第一部分位于所述第一抬升式掺杂区的上倾斜表面和所述第二抬升式掺杂区的上倾斜表面的交叉位置。
16.根据权利要求15所述的半导体器件，
其中，所述第一抬升式掺杂区的下倾斜表面与所述第二抬升式掺杂区的下倾斜表面交叉，并且
其中，所述半导体器件还包括位于所述第一抬升式掺杂区的下倾斜表面和所述第二抬升式掺杂区的下倾斜表面上的覆盖层，所述覆盖层延伸至各下倾斜表面的交叉位置。
17.一种半导体器件，包括：
半导体衬底，其具有带有第一突起的第一半导体鳍部和带有第二突起的第二半导体鳍部，所述第一半导体鳍部邻近所述第二半导体鳍部，所述第一半导体鳍部和所述第二半导体鳍部沿着第一方向延伸；
栅电极，其沿着第二方向延伸，并且布置在所述第一半导体鳍部的第一突起上方和所述第二半导体鳍部的第二突起上方；
第一抬升式掺杂区，其邻近所述第一突起并且从所述第一半导体鳍部延伸出，所述第一抬升式掺杂区的上倾斜表面和所述第一抬升式掺杂区的下倾斜表面在所述第一抬升式掺杂区的第一拐角处相遇；
第二抬升式掺杂区，其邻近所述第二突起并且从所述第二半导体鳍部延伸出，所述第二抬升式掺杂区的上倾斜表面和所述第二抬升式掺杂区的下倾斜表面在所述第二抬升式掺杂区的第二拐角处相遇；
半导体桥，其在所述第一抬升式掺杂区的第一拐角与所述第二抬升式掺杂区的第二拐角之间延伸并接触它们；
带有第三突起的第三半导体鳍部和带有第四突起的第四半导体鳍部，所述第三半导体鳍部邻近所述第四半导体鳍部；
第二栅电极，其在所述第三半导体鳍部的第三突起上方和所述第四半导体鳍部的第四突起上方延伸；
第三抬升式掺杂区，其邻近所述第三突起并且从所述第三半导体鳍部延伸出，所述第三抬升式掺杂区的上倾斜表面和所述第三抬升式掺杂区的下倾斜表面在所述第三抬升式掺杂区的第三拐角处相遇；以及
第四抬升式掺杂区，其邻近所述第四突起并且从所述第四半导体鳍部延伸出，所述第四抬升式掺杂区的上倾斜表面和所述第四抬升式掺杂区的下倾斜表面在所述第四抬升式掺杂区的第四拐角处相遇。
18.根据权利要求17所述的半导体器件，可包括：
层间介电层，其设置在所述第一抬升式掺杂区、所述第二抬升式掺杂区、所述第三抬升式掺杂区和所述第四抬升式掺杂区周围，并且位于所述半导体桥下方；以及
第一导电接触部分，其延伸穿过所述层间介电层，并且在所述半导体桥的上表面上接触所述半导体桥；
第二导电接触部分，其延伸穿过所述层间介电层，并且接触所述第三抬升式掺杂区；以及
第三导电接触部分，其延伸穿过所述层间介电层，并且接触所述第四抬升式掺杂区，
其中，所述第一半导体鳍部与所述第二半导体鳍部之间的节距为48nm或更小。
19.根据权利要求17所述的半导体器件，
其中，所述第一半导体鳍部、所述第二半导体鳍部、所述第一抬升式掺杂区和所述第二抬升式掺杂区位于所述半导体器件的逻辑区中，并且
其中，所述第三半导体鳍部、所述第四半导体鳍部、所述第三抬升式掺杂区和所述第四抬升式掺杂区位于所述半导体器件的存储器区中。
20.根据权利要求19所述的半导体器件，其中所述存储器区是SRAM区。
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