CN111933615A - 具有接触插塞的半导体器件 - Google Patents

具有接触插塞的半导体器件 Download PDF

Info

Publication number
CN111933615A
CN111933615A CN202010736608.6A CN202010736608A CN111933615A CN 111933615 A CN111933615 A CN 111933615A CN 202010736608 A CN202010736608 A CN 202010736608A CN 111933615 A CN111933615 A CN 111933615A
Authority
CN
China
Prior art keywords
fin
sub
semiconductor device
contact plug
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010736608.6A
Other languages
English (en)
Other versions
CN111933615B (zh
Inventor
文慧林
崔明勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority to CN202010736608.6A priority Critical patent/CN111933615B/zh
Publication of CN111933615A publication Critical patent/CN111933615A/zh
Application granted granted Critical
Publication of CN111933615B publication Critical patent/CN111933615B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供了具有接触插塞的半导体器件。一种半导体器件包括合并的接触插塞。具有N个子鳍的多鳍有源区形成在基板中。杂质区域形成在子鳍上。具有比多鳍有源区小的水平宽度的接触插塞形成在杂质区域中。N是在约八(8)至约一千(1000)的范围内的整数。N个子鳍包括形成在多鳍有源区的最外部中的第一子鳍和靠近第一子鳍形成的第二子鳍。垂直于基板的表面并穿过接触插塞的虚拟底边缘的直线设置在第一子鳍和第二子鳍之间，或者穿过第二子鳍。接触插塞的虚拟底边缘限定在接触插塞的侧表面上延伸的相关线和与接触插塞的最下端接触且平行于基板的表面的水平线的交叉点处。

Description

具有接触插塞的半导体器件
本申请是三星电子株式会社于2016年5月4日申请的名称为“具有接触插塞的半导体器件”、申请号为201610289131.5的发明专利申请的分案申请。
技术领域
本发明构思的实施方式涉及包括合并的接触插塞的半导体器件和/或形成该半导体器件的方法。
背景技术
随着半导体器件变得更高度集成，减小或基本上防止来自接触插塞的泄漏电流通常变得更加困难。接触插塞用于提供下部图案和上部互连之间的电连接。下部图案可以以不同的间隔布置以构造电路。由于接触插塞通常以不同的间隔形成在下部图案上，所以可能发生各种问题诸如泄漏电流的增大。
发明内容
本发明构思的实施方式提供一种具有改善的电特性的半导体器件。
本发明构思的其它实施方式提供形成具有改善的电特性的半导体器件的方法。
本发明构思的技术目的不限于以上的公开内容；基于下面的描述，其它目的对于本领域普通技术人员可以变得明显。
根据本发明构思的示例实施方式，一种半导体器件包括多鳍有源区(multi-finactive region)，该多鳍有源区具有形成在基板中的N个子鳍(sub-fin)。杂质区域形成在子鳍上。具有比多鳍有源区小的水平宽度的接触插塞形成在杂质区域上。N个子鳍包括形成在多鳍有源区的最外部中的第一子鳍和靠近第一子鳍形成的第二子鳍。垂直于基板的表面并穿过接触插塞的虚拟底边缘的直线设置在第一子鳍和第二子鳍之间，或者穿过第二子鳍。接触插塞的虚拟底边缘限定在接触插塞的侧表面上延伸的相关线(correlation line)和与接触插塞的最下端接触且平行于基板的表面的水平线的相交点处。
子鳍上的杂质区域可以包括相同导电类型的杂质。
N个子鳍可以基本上彼此平行并具有基本上相同的节距P。接触插塞的水平宽度可以在(N-3)P至(N-1.5)P的范围内。
N个子鳍可以包括第一子鳍、第N子鳍以及第二子鳍至第(N-1)子鳍。第二至第(N-1)子鳍可以设置在第一子鳍和第N子鳍之间。第一子鳍和第N子鳍可以定位在接触插塞之外。
接触插塞可以交叠第二子鳍至第(N-1)子鳍。
第一子鳍和第N子鳍可以配置为不交叠接触插塞。
多鳍有源区可以包括第一导电类型杂质。杂质区域可以包括与第一导电类型杂质不同的第二导电类型杂质。杂质区域可以包括形成在第一子鳍上的第一杂质区域、形成在第二子鳍上的第二杂质区域、形成在第(N-1)子鳍上的第三杂质区域以及形成在第N子鳍上的第四杂质区域。接触插塞可以交叠第二杂质区域和第三杂质区域。
第一杂质区域和第四杂质区域可以配置为不交叠接触插塞。
半导体器件还可以包括形成在第二杂质区域和第三杂质区域上的金属硅化物层。第一杂质区域和第四杂质区域可以与金属硅化物层分隔开。
每个杂质区域可以具有比N个子鳍的对应水平宽度大的水平宽度。
杂质区域可以包括晶体生长的半导体材料。
半导体器件还可以包括形成在接触插塞和多鳍有源区之间的金属硅化物层。金属硅化物层可以选择性地形成在接触插塞下面。
半导体器件还可以包括形成在基板中的器件隔离层。器件隔离层可以包括形成在N个子鳍中的每两个相邻的子鳍之间的第一部分和形成在多鳍有源区之外的第二部分。第二部分的下端可以设置在比第一部分的下端低的水平处。
N可以为在约八(8)至约一千(1000)的范围内的整数。
N个子鳍可以包括第一子鳍、第N子鳍和第二子鳍至第(N-1)子鳍。第二至第(N-1)子鳍可以设置在第一子鳍和第N子鳍之间。杂质区域包括第一子鳍上的第一杂质区域、第二子鳍上的第二杂质区域、第(N-1)子鳍上的第三杂质区域和第N子鳍上的第四杂质区域。第二杂质区域和第三杂质区域中的第二导电类型杂质的浓度可以高于第一杂质区域和第四杂质区域中的第二导电类型杂质的浓度。
根据本发明构思另一个示例实施方式，一种半导体器件包括多鳍有源区，该多鳍有源区具有形成在基板中的N个子鳍。与多鳍有源区交叉的栅电极被形成。设置形成在子鳍上的栅电极附近的源/漏区域。设置形成在源/漏区域上并具有小于多鳍有源区的宽度的接触插塞。N个子鳍包括形成在多鳍有源区的最外部中的第一子鳍和靠近第一子鳍形成的第二子鳍。垂直于基板的表面并穿过接触插塞的虚拟底边缘的直线设置在第一子鳍和第二子鳍之间，或者穿过第二子鳍。接触插塞的虚拟底边缘限定在接触插塞的侧表面上延伸的相关线和与接触插塞的最下端接触且平行于基板的表面的水平线的相交点处。
栅电极可以基本上完全交叉多鳍有源区。
栅电极可以在N个子鳍之间延伸。第一栅电极的下端可以设置在比N个子鳍的上端低的水平处。
半导体器件还可以包括金属硅化物层，该金属硅化物层选择性地形成在接触插塞之下设置的源/漏区域上。
根据本发明构思的另一个示例实施方式，一种半导体器件包括阱，该阱形成在基板中并包括第一导电类型杂质。可以设置第一多鳍有源区，该第一多鳍有源区包括限定在阱中的N个子鳍。设置第一杂质区域，该第一杂质区域形成在子鳍上并包括与第一导电类型杂质不同的第二导电类型杂质。设置形成在第一杂质区域上并具有比第一多鳍有源区小的水平宽度的第一接触插塞。设置连接到阱的第二接触插塞。N个子鳍包括形成在多鳍有源区的最外部中的第一子鳍和靠近第一子鳍形成的第二子鳍。垂直于基板的表面并穿过第一接触插塞的虚拟底边缘的直线设置在第一子鳍和第二子鳍之间，或者穿过第二子鳍。第一接触插塞的虚拟底边缘限定在第一接触插塞的侧表面上延伸的相关线和与第一接触插塞的最下端接触且平行于基板的表面的水平线的相交点处。
半导体器件还可以包括第二多鳍有源区，该第二多鳍有源区包括限制在阱中的M个子鳍。M可以为在约八(8)至约一千(1000)的范围内的整数。第二接触插塞可以定位在第二多鳍有源区上。N可以在约八(8)至约一千(1000)的范围内的整数。
第二接触插塞的水平宽度可以小于第二多鳍有源区的水平宽度。
半导体器件还可以包括形成在第二多鳍有源区的M个子鳍上的第二杂质区域。第二杂质区域可以形成在第二接触插塞和M个子鳍之间。
第二杂质区域可以包括第一导电类型杂质。
第二杂质区域可以包括第二导电类型杂质。
半导体器件还可以包括形成在第二接触插塞和第二多鳍有源区之间的金属硅化物层。金属硅化物层可以选择性地形成在第二接触插塞下面。
根据本发明构思的另一个示例实施方式，一种半导体器件包括多鳍有源区，该多鳍有源区具有形成在基板中的N个子鳍。设置形成在多鳍有源区上并具有比第一多鳍有源区小的水平宽度的接触插塞。N个子鳍的每个具有大于水平宽度的垂直高度。N个子鳍包括形成在多鳍有源区的最外部中的第一子鳍和靠近第一子鳍形成的第二子鳍。垂直于基板的表面且穿过接触插塞的虚拟底边缘的直线设置在第一子鳍和第二子鳍之间，或者穿过第二子鳍。接触插塞的虚拟底边缘限定在接触插塞的侧表面上延伸的相关线和与接触插塞的最下端接触且平行于基板的表面的水平线的相交点处。N个子鳍基本上彼此平行并具有基本上相同的节距P。
接触插塞的水平宽度可以在(N-3)P至(N-1.5)P的范围内。
根据本发明构思的示例实施方式，一种半导体器件包括在基板中的多个子鳍。多个杂质区域形成在多个子鳍上。接触插塞形成在多个杂质区域上。所述多个子鳍中的第一子鳍纵向地在从接触插塞的第一侧表面延伸的线之外。
所述多个子鳍中的最后一个子鳍可以纵向地在从接触插塞的与第一侧表面相反的第二侧表面延伸的线之外。
所述多个子鳍的数目可以是在约8和约1000的范围内的整数。
第二子鳍的与第一子鳍相邻的部分可以纵向地在从接触插塞的第一侧表面延伸的线之外。
倒数第二个子鳍的与最后子鳍相邻的部分可以纵向地在从接触插塞的第二侧表面延伸的线之外。
相邻的子鳍的杂质区域可以为相反的类型。
根据本发明构思的示例实施方式，一种半导体器件包括第一多鳍有源区，该第一多鳍有源区包括在基板中的N个子鳍。多个第一杂质区域形成在N个子鳍上。第一接触插塞形成在具有比第一多鳍有源区小的水平宽度的多个第一杂质区域上。包括K个子鳍的第二多鳍有源区形成在基板中。多个第二杂质区域形成在K个子鳍上。第二接触插塞形成在多个第二杂质区域上。N是在约八(8)至约一千(1000)的范围内的整数。K是在二(2)至七(7)的范围内的整数。N个子鳍包括在第一多鳍有源区的最外部处的第一子鳍和靠近第一子鳍的第二子鳍。垂直于基板的表面且穿过第一接触插塞的第一虚拟底边缘的第一直线设置在第一子鳍和第二子鳍之间，或者穿过第二子鳍。第一接触插塞的虚拟底边缘限定在从第一接触插塞的侧表面延伸的相关线和与第一接触插塞的最下端接触且平行于基板的表面的水平线的相交点处。
第二接触插塞可以交叠所述K个子鳍中的处于第二多鳍有源区的最外部分的第一子鳍。
N个子鳍上的第一杂质区域可以包括相同导电类型的杂质。
N个子鳍可以包括第一子鳍、第N子鳍和第二子鳍至第(N-1)子鳍。第二至第(N-1)子鳍可以在第一子鳍和第N子鳍之间。第一杂质区域包括在第一子鳍上的第一杂质区域、在第二子鳍上的第二杂质区域、在第(N-1)子鳍上的第三杂质区域和在第N子鳍上的第四杂质区域。第二杂质区域和第三杂质区域中的第二导电类型杂质的浓度可以高于第一杂质区域和第四杂质区域中的第二导电类型杂质的浓度。
N个子鳍可以基本上彼此平行并具有基本上相同的节距P。第一接触插塞的水平宽度可以为(N-3)P或更大并且(N-1.5)P或更小。
其它示例实施方式的细节被包括在具体描述和附图中。
附图说明
本发明构思的前述和其它的特征以及优点将通过如附图所示的本发明构思的示例实施方式的更具体描述而变得明显，附图中相同的附图标记在不同的视图中始终表示相同的相应元件。附图不必按比例，而是重点在于示出本发明构思的原理。在附图中：
图1是用于描述根据本发明构思的示例实施方式的半导体器件的截面图；
图2是用于描述根据本发明构思的示例实施方式的半导体器件的布置图；
图3和图4是用于描述根据本发明构思的示例实施方式的半导体器件的截面图；
图5至图12是用于描述根据本发明构思的示例实施方式的半导体器件的截面图；
图13是用于描述根据本发明构思的示例实施方式的半导体器件的布置图；
图14和图15是用于描述根据本发明构思的示例实施方式的半导体器件的截面图；
图16是用于描述根据本发明构思的示例实施方式的半导体器件的布置图；
图17至图22是用于描述根据本发明构思的示例实施方式的半导体器件的截面图；
图23是用于描述根据本发明构思的示例实施方式的半导体器件的布置图；
图24至图30是用于描述根据本发明构思的示例实施方式的半导体器件的截面图；
图31至图38是用于描述根据本发明构思的示例实施方式的制造半导体器件的方法的截面图；
图39和图40是根据本发明构思的示例实施方式的电子设备的系统方框图；
图41是用于描述根据本发明构思的示例实施方式的半导体器件的截面图；以及
图42是详细示出图41的一部分的局部放大图。
具体实施方式
示例发明构思的优点和特征及其方法将参照附图和下面详细描述的示例实施方式而变得明显。然而，本发明构思应不限于这里阐述的示例实施方式，而应解释为不同形式的各种实施方式。相反，这些示例实施方式被提供以使本发明构思的公开内容透彻且完整，并将本发明构思充分传达给本领域普通技术人员。本发明构思由权利要求书限定。
这里所用的术语仅旨在描述本发明构思的示例实施方式，而不旨在限制本发明构思的范围。如这里所用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非明确地另外指示。这里使用的术语“包括”和/或“包含”指定了所述元件、步骤、操作和/或器件的存在，但是不排除一个或多个其它的元件、步骤、操作和/或器件的存在或添加。
当一个元件(或多个元件)“连接”或“联接”到另一个元件(或另一些元件)时，这可以表示所述一个元件(或多个元件)直接连接或联接到所述另一个元件(或另一些元件)，或者可以存在居间的元件。另一方面，当一个元件被称为“直接连接(直接连接到)”或“直接联接(直接联接到)”另一个元件(或另一些元件)时，没有居间元件存在。遍及整个说明书，相同的附图标记表示相同的部件。“和/或”包括所提及的一个或多个项目的每个和所有组合。
这里可以使用空间关系术语诸如“在...之下”、“在...下面”、“下”、“之上”、“上”等以容易描述附图所示的一个器件或几个元件与另一个器件或另一些元件之间的关系。空间关系术语应当被理解为包括器件在另外的使用或操作中的与附图所示的取向不同的取向的术语。例如，当附图中示出的器件被翻转时，被描述为设置在另一个器件“之下”或“下面”的器件可以设置在另一个器件“之上”。因此，示例术语“之下”或“下面”可以包括之下和之上两种取向。器件可以定向在另外的取向，这里所用的空间关系术语可以被相应地解释。
此外，这里参照截面图和/或平面图描述了实施方式，所述截面图和/或平面图是本发明构思的理想化示意图。为了技术内容的有效描述，附图中的层和部分的厚度被夸大。因此，示意图的形状可以根据制造技术和/或公差而变化。因此，本发明构思的实施方式不限于这里所示的特定形状，而是包括根据制造工艺形成的形状偏差。例如，示出为矩形形状的蚀刻区域可以为圆化的形状或者一定曲率的形状。因此，附图所示的区域在本质上是示意性的，附图所示的区域的形状旨在示出器件的区域的特定形状，而不意在限制本发明构思的范围。
此外，类似的附图标记在这里的整个文本中指代类似的元件。因此，相同或类似的附图标记可以参照其它附图描述，即使那些附图标记在对应的附图中没有被提及也没有被描述。此外，没有被附图标记指示的元件可以参照其它附图描述。
为了容易理解，这里使用诸如“前侧”和“后侧”的术语作为相对的概念来描述本发明构思的实施方式。因此，术语“前侧”和“后侧”不必表示特定的方向、位置或元件，而是可以互换地使用。例如，术语“前侧”可以被解释为术语“后侧”，并且术语“后侧”可以被解释为术语“前侧”。因此，术语“前侧”可以被表示为术语“第一侧”，并且术语“后侧”可以被表示为术语“第二侧”。反之，术语“后侧”可以被表示为术语“第一侧”，并且术语“前侧”可以被表示为术语“第二侧”。然而，术语“前侧”和“后侧”在一个实施方式中不以相同的含义来使用。
这里所用的诸如“靠近”的术语表示具有对称构思的至少两个元件中的任一个设置为比其中的其它元件更靠近另一个特定元件。例如，诸如第一端靠近第一侧的表述可以推断为第一端比第二端更靠近第一侧，或者第一端更靠近第一侧而不是第二侧。
将理解，尽管这里可以使用术语“第一”、“第二”等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区别开。因此，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而没有脱离示例实施方式的教导。
在附图中，为了图示的清晰，可以夸大层和区域的尺寸。类似的附图标记始终表示类似的元件。相同的附图标记在整个说明书中表示相同的部件。
这里参照截面图描述示例实施方式，所述截面图是示例实施方式的理想实施方式(和中间结构)的示意图。因而，由例如制造技术和/或公差引起的图示形状的变化是可预期的。因此，示例实施方式不应被解释为限于这里所示的区域的特定形状，而是包括例如由制造引起的形状偏差。例如，示出为矩形的注入区域通常具有在其边缘处的圆化或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的埋入区域可能导致在埋入区域和通过其发生注入的表面之间的区域中的某些注入。因此，附图所示的区域在本质上是示意性的，它们的形状不意在示出器件的区域的实际形状，也不意在限制示例实施方式的范围。
除非另外地限定，否则这里所用的所有术语(包括技术术语和科学术语)都具有示例实施方式所属的领域内的普通技术人员所通常理解的相同的含义。还将理解的是，术语诸如通用词典中定义的那些术语应当被解释为具有与它们在相关领域的背景中的含义一致的含义，而不应被解释为理想化或过分形式化的含义，除非这里明确如此限定。如这里所用的，表述诸如“...中的至少一个”，当在一列元件之后时，修饰元件的整个列表，而不修饰该列表的单个元件。
当术语“约”或“基本上”在本说明书中结合数值一起使用时，相关的数值意在包括所述数值周围±10％的公差。而且，当参照本说明书中的百分比时，那些百分比旨在基于重量，即重量百分比。表述“直到”包括零至所述上限的量以及两者之间的所有值。当范围被指定时，该范围包括其间的所有值，诸如0.1％的增量。而且，当词语“通常”和“基本上”结合几何形状来使用时，所意欲的是，不要求几何形状的精确性，而是形状的范围在本公开的范围内。尽管实施方式的管状元件可以为圆柱形的，但是其它管状的截面形式被考虑到，诸如正方形、矩形、椭圆形、三角形以及其它形状。
尽管可能没有示出某些截面图的对应平面图和/或透视图，但是这里所示的器件结构的截面图提供对多个器件结构的支持，该多个器件结构如在平面图中所示地沿着两个不同的方向延伸，和/或如在透视图中所示地在三个不同的方向上延伸。该两个不同的方向可以彼此垂直或者可以不彼此垂直。该三个不同的方向可以包括与所述两个不同的方向垂直的第三方向。多个器件结构可以被集成在相同的电子器件中。例如，当器件结构(例如，存储器单元结构或晶体管结构)在截面图中示出时，电子器件可以包括多个器件结构(例如存储器单元结构或晶体管结构)，如将由该电子器件的平面图所示出的。多个器件结构可以布置成阵列和/或二维图案。
图1是用于描述根据本发明构思的示例实施方式的半导体器件的截面图。
参照图1，阱23、器件隔离层26、第一多鳍有源区30、杂质区域51至58、蚀刻停止层67、下绝缘层69、上绝缘层71、第一金属硅化物层175和第一接触插塞179可以形成在基板21上。第一多鳍有源区30可以包括N个子鳍31至38。第一多鳍有源区30可以包括第一子鳍31、第二子鳍32、第三子鳍33、第四子鳍34、第(N-3)子鳍35、第(N-2)子鳍36、第(N-1)子鳍37和第N子鳍38。这里，N是大于约八(8)且小于约一千(1000)的整数。第一接触插塞179可以包括第一阻挡层176和第一导电层177。杂质区域51至58可以被解释为源/漏区域。在一个示例实施方式中，第二子鳍32的与第一子鳍31相邻的部分纵向地在从第一接触插塞179的侧表面延伸的直线之外。在一个示例实施方式中，第(N-1)子鳍37的与第N子鳍38相邻的部分纵向地在从第一接触插塞179的另一个侧表面延伸的直线之外。
图2是用于描述根据本发明构思的示例实施方式的半导体器件的布置图。
参照图2，形成交叉第一多鳍有源区30的栅电极63。第一接触插塞179可以形成在设置于栅电极63之间的第一多鳍有源区30上。第一子鳍31至第N子鳍38可以基本上彼此平行。第一接触插塞179可以交叉第二子鳍32至第(N-1)子鳍37。第一子鳍31和第N子鳍38可以设置在第一接触插塞179之外。第一子鳍31和第N子鳍38可以配置为不交叠第一接触插塞179。
图3是用于描述根据本发明构思的示例实施方式的半导体器件的截面图。
参照图3，阱23、第三子鳍33、杂质区域53、下栅极介电层61、上栅极介电层62、栅电极63、间隔物65、蚀刻停止层67、下绝缘层69、上绝缘层71、第一金属硅化物层175和第一接触插塞179可以形成在基板21上。
图4是用于描述根据本发明构思的示例实施方式的半导体器件的截面图。
参照图4，阱23、器件隔离层26、第一多鳍有源区30、下栅极介电层61、上栅极介电层62、栅电极63和上绝缘层71可以形成在基板21上。
图1是沿着图2的线I-I’截取的截面图，图3是沿着图2的线II-II’截取的截面图，图4是沿着图2的线III-III’截取的截面图。根据本发明构思的示例实施方式的半导体器件可以是输入/输出(I/O)器件或二极管。
再次参照图1至图4，基板21可以是半导体基板，例如硅晶片或绝缘体上硅(SOI)晶片。例如，基板21可以是包括p型杂质的单晶硅晶片。阱23可以形成在基板21中。例如，阱23可以是包括第一导电类型杂质的半导体层。
器件隔离层26可以包括绝缘层，例如硅氧化物、硅氮化物、硅氮氧化物或其组合。器件隔离层26可以包括第一部分26A和第二部分26B。器件隔离层26的第一部分26A可以形成在第一多鳍有源区30的N个子鳍31至38中的每两个相邻的子鳍之间。器件隔离层26的第二部分26B可以形成在第一多鳍有源区30之外。第二部分26B的下端可以形成在比第一部分26A的下端低的水平处。第二部分26B的水平宽度可以大于第一部分26A的水平宽度。
第一多鳍有源区30可以由器件隔离层26限定在阱23中。第一多鳍有源区30可以是包括与阱23相同的导电类型杂质的半导体层。例如，N个子鳍31至38的每个可以是包括第一导电类型杂质的硅层。在平面图中，N个子鳍31至38的每个可以具有线形或条形。在截面图中，N个子鳍31至38的每个可以具有大于水平宽度的垂直高度。N个子鳍31至38可以基本上彼此平行。第一子鳍31和第N子鳍38可以形成在第一多鳍有源区30的最外侧。第二子鳍32至第(N-1)子鳍37可以顺序地形成在第一子鳍31和第N子鳍38之间。
杂质区域51至58可以包括形成在第一子鳍31上的第一杂质区域51、形成在第二子鳍32上的第二杂质区域52、形成在第三子鳍33上的第三杂质区域53、形成在第四子鳍34上的第四杂质区域54、形成在第(N-3)子鳍35上的第五杂质区域55、形成在第(N-2)子鳍36上的第六杂质区域56、形成在第(N-1)子鳍37上的第七杂质区域57以及形成在第N子鳍38上的第八杂质区域58。杂质区域51至58可以包括例如晶体生长材料。杂质区域51至58可以包括通过选择性外延生长(SEG)法形成的半导体层。杂质区域51至58中的每个的水平宽度可以大于N个子鳍31至38中的对应子鳍的水平宽度。杂质区域51至58的上端可以分别突出到比N个子鳍31至38的上端高的水平。杂质区域51至58可以包含与第一导电类型杂质不同的第二导电类型杂质。
例如，第一导电类型杂质可以为n型杂质，并且第二导电类型杂质可以为p型杂质。杂质区域51至58可以包括含有p型杂质的SiGe层、Si层或其组合。
在另一个示例实施方式中，第一导电类型杂质可以是p型杂质，第二导电类型杂质可以是n型杂质。杂质区域51至58可以包括含有n型杂质的SiC层、Si层或其组合。
下栅极介电层61可以形成在栅电极63和N个子鳍31至38之间。下栅极介电层61可以与N个子鳍31至38直接接触。上栅极介电层62可以形成在下栅极介电层61上。上栅极介电层62可以围绕栅电极63的底表面和侧表面。
栅电极63可以基本上完全交叉第一多鳍有源区30以在器件隔离层26的第二部分26B上延伸。栅电极63可以在N个子鳍31至38之间延伸。栅电极63可以覆盖N个子鳍31至38的上表面和侧表面。栅电极63的下端可以形成在比N个子鳍31至38的上端低的水平处。间隔物65可以形成在栅电极63的侧表面上。上栅极介电层62可以保留在栅电极63和间隔物65之间。
下栅极介电层61可以包括在清洁工艺中形成的化学氧化物。下栅极介电层61可以包括通过H2O2和Si的反应形成的硅氧化物。下栅极介电层61可以称为界面氧化物。上栅极介电层62可以包括高k电介质。栅电极63可以包括功函数金属层和导电层。间隔物65可以包括绝缘层，诸如硅氧化物、硅氮化物、硅氧氮化物或其组合。
蚀刻停止层67可以覆盖杂质区域51至58和器件隔离层26。蚀刻停止层67可以覆盖间隔物65的侧表面。蚀刻停止层67可以包括相对于杂质区域51至58具有蚀刻选择性的材料。蚀刻停止层67可以包括绝缘层，诸如硅氧化物、硅氮化物、硅氧氮化物或其组合。
下绝缘层69可以形成在蚀刻停止层67上。下绝缘层69可以包括绝缘层，诸如硅氧化物、硅氮化物、硅氧氮化物或其组合。下绝缘层69可以包括相对于蚀刻停止层67具有蚀刻选择性的材料。例如，下绝缘层69可以包括硅氧化物诸如四乙基原硅酸盐(TEOS)，蚀刻停止层67可以包括硅氮化物。栅电极63、上栅极介电层62、间隔物65、蚀刻停止层67和下绝缘层69的上端可以基本上共平面。
上绝缘层71可以覆盖栅电极63、上栅极介电层62、间隔物65、蚀刻停止层67和下绝缘层69。上绝缘层71可以包括绝缘层，诸如硅氧化物、硅氮化物、硅氧氮化物或其组合。
第一金属硅化物层175可以形成在第二杂质区域52至第七杂质区域57上。第一接触插塞179可以穿过上绝缘层71、下绝缘层69和蚀刻停止层67以与第二杂质区域52至第七杂质区域57接触。第一阻挡层176可以围绕第一导电层177的底表面和侧表面。第一阻挡层176可以包括Ti、TiN、Ta、TaN或其组合。第一导电层177可以包括W、WN、Ru、Al、Cu、导电碳或其组合。
N个子鳍31至38可以具有基本上相同的节距P。节距P可以表示为第一尺寸d1。N个子鳍31至38可以具有基本上相同的水平宽度和距离。N个子鳍31至38的每个的水平宽度可以被称为第二尺寸d2。N个子鳍31至38之间的距离可以被称为第三尺寸d3。第二尺寸d2可以与第三尺寸d3基本上相同。第二尺寸d2可以对应于节距P的一半。第三尺寸d3可以对应于节距P的一半。第一多鳍有源区30的水平宽度可以被称为第四尺寸d4。第四尺寸d4可以对应于节距P的(N-0.5)倍。第一接触插塞179的水平宽度可以小于第一多鳍有源区30的水平宽度。第一接触插塞179的水平宽度可以被称为第五尺寸d5。第一接触插塞179的水平宽度可以大于或等于节距P的(N-3)倍并且小于或等于节距P的(N-1.5)倍。根据示例实施方式，d1＝P，d2＝d3＝0.5P，d4＝(N-0.5)P＝NP-0.5P，(N-3)P≤d5≤(N-1.5)P，或NP-3P≤d5≤NP-1.5P。
沿着第一接触插塞179的侧表面经过并基本上垂直于基板21的表面的直线可以在第一子鳍31和第二子鳍32之间经过，或者穿过第二子鳍32。例如，沿着第一接触插塞179的侧表面经过且基本上垂直于基板21的表面的直线可以定位在第一子鳍31和第二子鳍32之间。第一接触插塞179可以覆盖第二子鳍32至第(N-1)子鳍37。第一子鳍31和第N子鳍38可以形成在第一接触插塞179之外。第一子鳍31和第N子鳍38可以配置为不交叠第一接触插塞179。
第一接触插塞179可以覆盖第二杂质区域52至第七杂质区域57。第一接触插塞179可以电连接到第二杂质区域52至第七杂质区域57。第一杂质区域51和第八杂质区域58可以形成在第一接触插塞179之外。第一杂质区域51和第八杂质区域58可以配置为不交叠第一接触插塞179。第一杂质区域51和第八杂质区域58可以与第一接触插塞179分开。
第一金属硅化物层175可以定位在第一接触插塞179下面。第一金属硅化物层175可以选择性地形成在第二杂质区域52至第七杂质区域57上。第一金属硅化物层175可以配置为不形成在第一杂质区域51和第八杂质区域58上。第一接触插塞179可以与第一金属硅化物层175直接接触。
图5至图12是沿着图2的线I-I’截取的截面图，用于描述根据本发明构思的示例实施方式的半导体器件。
参照图2和图5，器件隔离层26可以包括形成在N个子鳍31至38中的每两个相邻的子鳍之间的第一部分26A和形成在第一多鳍有源区30之外的第二部分26B。第二部分26B的上端可以形成在比第一部分26A的上端低的水平处。第一杂质区域51的靠近第二部分26B的侧表面可以与第一杂质区域51的靠近第一部分26A的侧表面相比相对凸起。
参照图2和图6，器件隔离层26可以包括形成在N个子鳍31至38中的每两个相邻的子鳍之间的第一部分26A和形成在第一多鳍有源区30之外的第二部分26B。第一部分26A的下端可以是圆化的。
参照图2和图7，杂质区域51至58的侧表面可以彼此接触。
参照图2和图8，杂质区域51至58的侧表面可以彼此接触。此外，器件隔离层26的第一部分26A的下端可以是圆化的。
参照图2和图9，杂质区域51至58的侧表面可以彼此接触。此外，器件隔离层26的第一部分26A的下端可以是圆化的。此外，第一杂质区域51的靠近器件隔离层26的第二部分26B的侧表面可以与第一杂质区域51的靠近第一部分26A的侧表面相比相对凸起。
参照图2和图10，杂质区域51至58可以通过在N个子鳍31至38的上部中注入杂质而形成。
参照图2和图11，杂质区域51至58可以通过在N个子鳍31至38的上部中注入杂质而形成。器件隔离层26可以包括形成在N个子鳍31至38中的每两个相邻的子鳍之间的第一部分26A和形成在第一多鳍有源区30之外的第二部分26B。第二部分26B的上端可以形成在比第一部分26A的上端低的水平处。
参照图2和图12，杂质区域51至58可以通过在N个子鳍31至38的上部中注入杂质而形成。器件隔离层26的第二部分26B的上端可以形成在比器件隔离层26的第一部分26A的上端低的水平处。此外，器件隔离层26的第一部分26A的下端可以是圆化的。
图13是描述根据本发明构思的示例实施方式的半导体器件的布置图。根据本发明构思的示例实施方式的半导体器件可以是二极管。
参照图13，可以形成第一多鳍有源区30、第二多鳍有源区40、第一接触插塞179和第二接触插塞189。第一多鳍有源区30可以包括第一子鳍31、第二子鳍32、第三子鳍33、第四子鳍34、第(N-3)子鳍35、第(N-2)子鳍36、第(N-1)子鳍37和第N子鳍38。第二多鳍有源区40可以包括M个子鳍41至46。第二多鳍有源区40可以包括第一子鳍41、第二子鳍42、第三子鳍43、第(M-2)子鳍44、第(M-1)子鳍45和第M子鳍46。N和M的每个可以是大于约八(8)且小于约一千(1000)的整数。
第一接触插塞179可以基本上彼此平行。第一多鳍有源区30的第一子鳍31至第N子鳍38可以基本上彼此平行。第一接触插塞179可以交叉第一多鳍有源区30的第二子鳍32至第(N-1)子鳍37。第一多鳍有源区30的第一子鳍31和第N子鳍38可以设置在第一接触插塞179之外。第一多鳍有源区30的第一子鳍31和第N子鳍38可以配置为不交叠第一接触插塞179。
第二接触插塞189可以基本上彼此平行。第二多鳍有源区40的第一子鳍41至第M子鳍46可以基本上彼此平行。第二接触插塞189可以交叉第二多鳍有源区40的第二子鳍42至第(M-1)子鳍45。第二多鳍有源区40的第一子鳍41和第M子鳍46可以设置在第二接触插塞189之外。第二多鳍有源区40的第一子鳍41和第M子鳍46可以配置为不交叠第二接触插塞189。
第一接触插塞179可以对应于二极管的第一电极，并且第二接触插塞189可以对应于该二极管的第二电极。
图14和图15是沿着图13的线IV-IV’截取的截面图，用于描述根据本发明构思的示例实施方式的半导体器件。
参照图13和图14，阱23、器件隔离层26、第一多鳍有源区30、第二多鳍有源区40、杂质区域51至58、蚀刻停止层67、下绝缘层69、上绝缘层71、第一金属硅化物层175、第二金属硅化物层185、第一接触插塞179和第二接触插塞189可以形成在基板21上。第一接触插塞179可以包括第一阻挡层176和第一导电层177。第二接触插塞189可以包括第二阻挡层186和第二导电层187。
器件隔离层26可以包括第一部分26A和第二部分26B。器件隔离层26的第一部分26A可以形成在第一多鳍有源区30的N个子鳍31至38中的每两个相邻的子鳍之间以及在第二多鳍有源区40的M个子鳍41至46中的每两个相邻的子鳍之间。器件隔离层26的第二部分26B可以形成在第一多鳍有源区30和第二多鳍有源区40之外。第二部分26B的下端可以形成在比第一部分26A的下端低的水平处。
第二多鳍有源区40可以与阱23中的第一多鳍有源区30分隔开。
第二多鳍有源区40可以是包括与阱23相同的导电类型的杂质的半导体层。例如，M个子鳍41至46的每个可以是包括第一导电类型杂质的硅层。在平面图中，M个子鳍41至46的每个可以具有线形或条形。在截面图中，M个子鳍41至46的每个可以具有大于水平宽度的垂直高度。M个子鳍41至46可以基本上彼此平行。第一子鳍41和第M子鳍46可以形成在第二多鳍有源区40的最外侧。第二子鳍42至第(M-1)子鳍45可以顺序地形成在第一子鳍41和第M子鳍46之间。
蚀刻停止层67可以覆盖杂质区域51至58、M个子鳍41至46以及器件隔离层26。
第二金属硅化物层185可以形成在第二子鳍42至第(M-1)子鳍45上。第二接触插塞189可以穿过上绝缘层71、下绝缘层69和蚀刻停止层67以连接到第二子鳍42至第(M-1)子鳍45。第二阻挡层186可以围绕第二导电层187的底表面和侧表面。第二阻挡层186可以包括Ti、TiN、Ta、TaN或其组合。第二导电层187可以包括W、WN、Ru、Al、Cu、导电碳或其组合。
沿着第二接触插塞189的侧表面经过且基本上垂直于基板21的表面的直线可以在第一子鳍41和第二子鳍42之间经过，或者穿过第二子鳍42。例如，沿着第二接触插塞189的侧表面经过且基本上垂直于基板21的表面的直线可以定位在第一子鳍41和第二子鳍42之间。第二接触插塞189可以覆盖第二子鳍42至第(M-1)子鳍45。第一子鳍41和第M子鳍46可以形成在第二接触插塞189之外。第一子鳍41和第M子鳍46可以配置为不交叠第二接触插塞189。
第二金属硅化物层185可以定位在第二接触插塞189下面。第二金属硅化物层185可以选择性地形成在第二子鳍42至第(M-1)子鳍45上。第二金属硅化物层185可以配置为不形成在第一子鳍41和第M子鳍46上。第二接触插塞189可以与第二金属硅化物层185直接接触。
参照图13和图15，可以形成杂质区域51至58和81至86。杂质区域51至58和81至86可以包括第一杂质区域51、第二杂质区域52、第三杂质区域53、第四杂质区域54、第五杂质区域55、第六杂质区域56、第七杂质区域57、第八杂质区域58、形成在第二多鳍有源区40的第一子鳍41上的第九杂质区域81、形成在第二多鳍有源区的第二子鳍42上的第十杂质区域82、形成在第二多鳍有源区40的第三子鳍43上的第十一杂质区域83、形成在第二多鳍有源区40的第(M-2)子鳍44上的第十二杂质区域84、形成在第二多鳍有源区40的第(M-1)子鳍45上的第十三杂质区域85以及形成在第二多鳍有源区40的第M子鳍46上的第十四杂质区域86。
第九杂质区域81至第十四杂质区域86可以通过在M个子鳍41至46的上部中注入杂质而形成。第九杂质区域81至第十四杂质区域86的每个可以是包括与第二多鳍有源区40和阱23不同的导电类型杂质的半导体层。例如，第九杂质区域81至第十四杂质区域86的每个可以是包括第二导电类型杂质的硅层。
在另一个示例实施方式中，第九杂质区域81至第十四杂质区域86的每个可以是包括与第二多鳍有源区40和阱23相同的导电类型杂质的半导体层。例如，第九杂质区域81至第十四杂质区域86的每个可以是包括第一导电类型杂质的硅层。
第二金属硅化物层185可以选择性地形成在第十杂质区域82至第十三杂质区域85上。
图16是用于描述根据本发明构思的示例实施方式的半导体器件的截面图。
参照图16，第二接触插塞189可以穿过上绝缘层71、下绝缘层69、蚀刻停止层67和器件隔离层26以连接到阱23。第二金属硅化物层185可以形成在阱23和第二接触插塞189之间。第二金属硅化物层185可以选择性地形成在第二接触插塞189下面。
图17至图22是沿着图13的线IV-IV’截取的截面图，用于描述根据本发明构思的示例实施方式的半导体器件。
参照图13和图17，第九杂质区域81至第十四杂质区域86可以形成在M个子鳍41至46上。第九杂质区域81至第十四杂质区域86可以包括晶体生长材料。第九杂质区域81至第十四杂质区域86的每个可以是包括与第二多鳍有源区40和阱23不同的导电类型杂质的半导体层。
在另一个示例实施方式中，第九杂质区域81至第十四杂质区域86的每个可以是包括与第二多鳍有源区40和阱23相同的导电类型杂质的半导体层。
第二金属硅化物层185可以选择性地形成在第十杂质区域82至第十三杂质区域85上。
参照图13和图18，器件隔离层26可以包括形成在第一多鳍有源区30的N个子鳍31至38中的每两个相邻的子鳍之间和在第二多鳍有源区40的M个子鳍41至46中的每两个相邻的子鳍之间的第一部分26A以及形成在第一多鳍有源区30之外和在第二多鳍有源区40之外的第二部分26B。第二部分26B的上端可以形成在比第一部分26A的上端低的水平处。第九杂质区域81的靠近第二部分26B设置的侧表面可以与第九杂质区域81的靠近第一部分26A设置的侧表面相比相对凸起。
参照图13和图19，器件隔离层26的第一部分26A的下端可以是圆化的。
参照图13和图20，第九杂质区域81至第十四杂质区域86的侧表面可以彼此接触。
参照图13和图21，第九杂质区域81至第十四杂质区域86的侧表面可以彼此接触。器件隔离层26的第一部分26A的下端可以是圆化的。第九杂质区域81的靠近第二部分26B设置的侧表面可以与第九杂质区域81的靠近第一部分26A的侧表面相比相对凸起。
参照图13和图22，第一杂质区域51至第八杂质区域58可以通过在N个子鳍31至38的上部中注入杂质而形成。器件隔离层26的第二部分26B的上端可以形成在比器件隔离层26的第一部分26A的上端低的水平处。器件隔离层26的第一部分26A的下端可以是圆化的。第二金属硅化物层185可以形成在第二子鳍42至第(M-1)子鳍45上。
图23是用于描述根据本发明构思的示例实施方式的半导体器件的布置图。图24至图30是沿着图23的线V-V’截取的截面图，用于描述根据本发明构思的示例实施方式的半导体器件。根据本发明构思的示例实施方式的半导体器件可以是二极管。
参照图23和图24，可以形成第一多鳍有源区30、第二多鳍有源区40、第一接触插塞179和第二接触插塞199。第一多鳍有源区30可以包括第一子鳍31、第二子鳍32、第三子鳍33、第四子鳍34、第(N-3)子鳍35、第(N-2)子鳍36、第(N-1)子鳍37和第N子鳍38。第二多鳍有源区40可以包括M个子鳍41至46。第二多鳍有源区40可以包括第一子鳍41、第二子鳍42、第三子鳍43、第(M-2)子鳍44、第(M-1)子鳍45和第M子鳍46。N和M的每个可以是大于约八(8)且小于约一千(1000)的整数。
第二接触插塞199可以基本上彼此平行。第二多鳍有源区40的第一子鳍41至第M子鳍46可以基本上彼此平行。第二接触插塞199可以形成在第二多鳍有源区40的第一子鳍41至第M子鳍46上。
第一接触插塞179可以对应于二极管的第一电极，第二接触插塞199可以对应于该二极管的第二电极。
第二接触插塞199可以包括第二阻挡层196和第二导电层197。
第二金属硅化物层195可以形成在第一子鳍41至第M子鳍46上。第二接触插塞199可以穿过上绝缘层71、下绝缘层69和蚀刻停止层67以连接到第一子鳍41至第M子鳍46。
参照图23和图25，第九杂质区域81至第十四杂质区域86可以通过在M个子鳍41至46的上部中注入杂质而形成。第二金属硅化物层195可以选择性地形成在第九杂质区域81至第十四杂质区域86上。
参照图23和图26，第九杂质区域81至第十四杂质区域86可以形成在M个子鳍41至46上。第九杂质区域81至第十四杂质区域86可以包括晶体生长材料。第二金属硅化物层195可以选择性地形成在第九杂质区域81至第十四杂质区域86上。
参照图23和图27，第九杂质区域81的靠近器件隔离层26的第二部分26B的侧表面可以与第九杂质区域81的靠近器件隔离层26的第一部分26A的侧表面相比相对凸起。第二金属硅化物层195可以选择性地形成在第九杂质区域81至第十四杂质区域86上。
参照图23和图28，器件隔离层26的第一部分26A的下端可以是圆化的。
参照图23和图29，第九杂质区域81至第十四杂质区域86的侧表面可以彼此接触。
参照图23和图30，第九杂质区域81至第十四杂质区域86的侧表面可以彼此接触。器件隔离层26的第一部分26A的下端可以是圆化的。第九杂质区域81的靠近器件隔离层26的第二部分26B的侧表面可以与第九杂质区域81的靠近器件隔离层26的第一部分26A的侧表面相比相对凸起。
图31至图38是用于描述根据本发明构思的示例实施方式的制造半导体器件的方法的截面图。
图31至图34以及图37是沿着图2的线I-I’截取的截面图，用于描述根据本发明构思的示例实施方式的制造半导体器件的方法，图35和图38是沿着图2的线II-II’截取的截面图，图36是沿着图2的线III-III’截取的截面图。
参照图2和图31，阱23可以形成在基板21的所期望的(或者，预定的)区域中。上沟槽24T可以通过图案化基板21而形成。包括N个子鳍31至38的第一多鳍有源区30可以由于上沟槽24T而形成在阱23中。
参照图2和图32，下沟槽25T可以通过图案化基板21而形成。下沟槽25T的底部可以形成在比上沟槽24T的底部低的水平处。下沟槽25T可以形成在第一多鳍有源区30之外。
参照图2和图33，器件隔离层26可以形成在下沟槽25T和上沟槽24T中。器件隔离层26的上端可以形成在比N个子鳍31至38的上端低的水平处。N个子鳍31至38的上表面和侧表面可以突出到比器件隔离层26高的水平处。N个子鳍31至38的上边缘可以是圆化的。
器件隔离层26可以包括第一部分26A和第二部分26B。器件隔离层26的第一部分26A可以形成在第一多鳍有源区30的N个子鳍31至38中的每两个相邻的子鳍之间。器件隔离层26的第二部分26B可以形成在第一多鳍有源区30之外。第二部分26B的下端可以形成在比第一部分26A的下端低的水平处。第二部分26B的水平宽度可以大于第一部分26A的水平宽度。
参照图2和图34至图36，可以形成杂质区域51至58、下栅极介电层61、上栅极介电层62、栅电极63、间隔物65、蚀刻停止层67和下绝缘层69。杂质区域51至58可以包括形成在第一子鳍31上的第一杂质区域51、形成在第二子鳍32上的第二杂质区域52、形成在第三子鳍33上的第三杂质区域53、形成在第四子鳍34上的第四杂质区域54、形成在第(N-3)子鳍35上的第五杂质区域55、形成在第(N-2)子鳍36上的第六杂质区域56、形成在第(N-1)子鳍37上的第七杂质区域57和形成在第N子鳍38上的第八杂质区域58。
参照图2、图4、图37和图38，可以形成上绝缘层71。可以形成穿过上绝缘层71、下绝缘层69和蚀刻停止层67以暴露第二杂质区域52至第七杂质区域57的接触孔173T。
再次参照图1至图4，第一金属硅化物层175和第一接触插塞179可以形成在接触孔173T中。
图39和图40是示出根据本发明构思的示例实施方式的电子设备的系统方框图。
参照图39，参照图1至图38描述的半导体器件可以应用于电子系统2100。电子系统2100可以包括本体2110、微处理器2120、电源单元2130、功能单元2140和显示器控制器2150。本体2110可以是由印刷电路板(PCB)形成的或包括印刷电路板(PCB)的母板。微处理器2120、电源单元2130、功能单元2140和显示器控制器2150可以安装在本体2110上。显示器2160可以设置在本体2110之内或之外。例如，显示器2160可以设置在本体2110的表面上并显示由显示器控制器2150处理的图像。
电源单元2130可以从外部电池等接收恒定电压，将该电压分成各种电平的所需电压，并将这些电压提供到微处理器2120、功能单元2140和显示器控制器2150等。微处理器2120可以从电源单元2130接收电压以控制功能单元2140和显示器2160。功能单元2140可以执行电子系统2100的各种功能。例如，当电子系统2100是智能手机时，功能单元2140可以具有通过拨号或与外部设备2170通讯而执行移动电话的功能(诸如输出图像到显示器2160或输出声音到扬声器)的几个部件。当安装了照相机时，功能单元2140可以用作照相机图像处理器。
在应用了本发明构思的示例实施方式中，当电子系统2100连接到存储卡等以便扩充其容量时，功能单元2140可以为存储卡控制器。功能单元2140可以通过有线或无线通讯单元2180而与外部设备2170交换信号。此外，当电子系统2100需要通用串行总线(USB)等以便扩展功能时，功能单元2140可以用作接口控制器。此外，功能单元2140可以包括大容量存储装置。
参照图1至图38描述的半导体器件可以被包括在功能单元2140或微处理器2120中。
参照图40，电子系统2400可以包括根据本发明构思的各种示例实施方式的半导体器件中的至少一个。电子系统2400可以用于制作移动设备或计算机。例如，电子系统2400可以包括存储器系统2412、微处理器2414、随机存取存储器(RAM)2416、总线2420和用户界面2418。微处理器2414、存储器系统2412和用户界面2418可以通过总线2420互连。用户界面2418可以用于输入数据到电子系统2400或者从电子系统2400输出数据。微处理器2414可以编程并控制电子系统2400。RAM 2416可以用作微处理器2414的运行存储器。微处理器2414、RAM 2416和/或其它部件可以被组装在单个封装中。存储器系统2412可以存储用于操作微处理器2414的代码、由微处理器2414处理的数据或外部输入的数据。存储器系统2412可以包括控制器和存储器器件。
参照图1至图38描述的半导体器件可以被包括在微处理器2414、RAM 2416或存储器系统2412中。
图41是用于描述根据本发明构思的示例实施方式的半导体器件的截面图。
参照图41，第一阱23、第二阱223、器件隔离层26、第一多鳍有源区30、第二多鳍有源区240、杂质区域51至58和281至284、蚀刻停止层67、下绝缘层69、上绝缘层71、第一金属硅化物层175、第二金属硅化物层295、第一接触插塞279和第二接触插塞299可以形成在基板21上。第一多鳍有源区30可以对应于输入/输出(I/O)器件或二极管的一部分，第二多鳍有源区240可以对应于逻辑电路或存储器单元阵列的一部分。
第一多鳍有源区30可以包括第一子鳍31、第二子鳍32、第三子鳍33、第四子鳍34、第(N-3)子鳍35、第(N-2)子鳍36、第(N-1)子鳍37和第N子鳍38。第二多鳍有源区240可以包括K个子鳍。例如，在图41中示出了，第二多鳍有源区240可以包括第一子鳍241、第二子鳍242、第三子鳍243和第四子鳍244。N是大于约八(8)且小于约一千(1000)的整数。K是大于约二(2)且小于约七(7)的整数。第一接触插塞279和第二接触插塞299的每个可以具有倒梯形形状，其中上部的水平宽度大于下部的水平宽度。
第一接触插塞279的底边缘可以设置在第一子鳍31和第二子鳍32之间，或者在第二子鳍32上。穿过第一接触插塞279的底边缘且垂直于基板21的表面的直线可以设置在第一子鳍31和第二子鳍32之间，或者在第二子鳍32上。第一接触插塞279的底边缘可以限定为第一接触插塞279的底表面与侧表面相交的位置。第二接触插塞299的底边缘可以交叠第一子鳍241。
第一多鳍有源区30可以包括N个子鳍31至38。第一杂质区域51至第八杂质区域58可以形成在N个子鳍31至38上。第一杂质区域51至第八杂质区域58的每个可以包括具有相同导电类型的杂质。第一杂质区域51至第八杂质区域58可以包括与第一导电类型杂质不同的第二导电类型杂质。第一杂质区域51和第八杂质区域58可以形成在第一接触插塞279的外侧。第二杂质区域52至第七杂质区域57可以交叠第一接触插塞279。第二杂质区域52至第七杂质区域57可以电连接到第一接触插塞279。第二杂质区域52至第七杂质区域57中的第二导电类型杂质的浓度可以高于第一杂质区域51和第八杂质区域58中的第二导电类型杂质的浓度。
第九杂质区域281至第十二杂质区域284可以形成在K个子鳍上。第九杂质区域281至第十二杂质区域284可以包括晶体生长材料。第二金属硅化物层295可以选择性地形成在第九杂质区域281至第十二杂质区域284上。第一接触插塞279可以包括第一阻挡层276和第一导电层277。第二接触插塞299可以包括第二阻挡层296和第二导电层297。
图42是详细示出图41的一部分的局部放大图。
参照图42，可以限定在第一接触插塞279的一个侧表面上延伸的第一相关线279S1。可以限定与第一接触插塞279的最下端接触且平行于基板21的表面的第一水平线279B1。第一虚拟底边缘279E1可以限定在第一相关线279S1和第一水平线279B1的交叉点处。第一垂直线279E1V可以限定为垂直于基板21的表面且穿过第一虚拟底边缘279E1的线。第一垂直线279E1V可以设置在第一子鳍31和第二子鳍32之间的中心与第二子鳍32之间或者在第二子鳍32上。例如，第一垂直线279E1V可以在第一子鳍31和第二子鳍32之间的中心与第二子鳍32之间穿过。第一垂直线279E1V可以穿过第二子鳍32。
在示例实施方式中，第一垂直线279E1V可以设置在第一子鳍31和第二子鳍32之间或者在第二子鳍32上。可以理解，第一子鳍31形成在第一接触插塞279的外侧。
再次参照图41和图42，可以限定面对第一虚拟底边缘279E1的第二虚拟底边缘。垂直于基板21的表面且穿过第二虚拟底边缘的第二垂直线可以设置在第(N-1)子鳍37和第N子鳍38之间的中心与第(N-1)子鳍37之间或者在第(N-1)子鳍37上。可以限定第二接触插塞299的第三虚拟底边缘和第四虚拟底边缘。垂直于基板21的表面且穿过第三虚拟底边缘的第三垂直线可以穿过第一子鳍241。垂直于基板21的表面且穿过第四虚拟底边缘的第四垂直线可以穿过第四子鳍244。
如以上所述的，根据本发明构思的示例实施方式，可以形成具有比多鳍有源区小的水平宽度的接触插塞。金属硅化物层可以形成在多鳍有源区和接触插塞之间。金属硅化物层可以选择性地形成在接触插塞下面。接触插塞的泄漏电流能够被显著降低。具有改善的电特性的半导体器件能够被实现。以上仅是为了说明本发明的实施方式，而不应被解释为对其进行限制。尽管已经描述了几个示例实施方式，但是本领域技术人员将容易理解，可以有许多变型而在实质上没有脱离新颖教导和优点。

Claims (26)

1.一种半导体器件，包括：
在基板上的第一鳍图案和第二鳍图案；
在所述基板上的第一突出部分，所述第一鳍图案在所述第一突出部分和所述第二鳍图案之间；
在所述基板上的场绝缘膜，所述场绝缘膜在所述第一鳍图案和所述第二鳍图案之间；以及
接触，与所述第一鳍图案的外延源/漏区域部分地重叠，与所述第二鳍图案的外延源/漏区域完全地重叠，并且不与所述第一突出部分重叠。
2.根据权利要求1所述的半导体器件，其中所述第一突出部分的顶点在所述场绝缘膜的顶表面下面。
3.根据权利要求1所述的半导体器件，其中所述第一鳍图案的接收所述接触的所述外延源/漏区域被部分地蚀刻。
4.根据权利要求3所述的半导体器件，其中所述第二鳍图案的接收所述接触的所述外延源/漏区域被部分地蚀刻。
5.根据权利要求1所述的半导体器件，其中所述第一鳍图案和所述第二鳍图案的所述外延源/漏区域的大部分在所述场绝缘膜的顶表面之上。
6.根据权利要求1所述的半导体器件，其中所述接触包括具有波浪形式的底表面。
7.根据权利要求1所述的半导体器件，还包括第二突出部分，其中所述基板的在所述第一突出部分和所述第二突出部分之间的最低点低于所述基板的在所述第一突出部分和所述第一鳍图案之间的最低点。
8.一种半导体器件，包括：
在基板上的第一鳍图案；
在所述基板上的第一突出部分，所述第一突出部分紧邻所述第一鳍图案；
在所述基板上的场绝缘膜，所述场绝缘膜在所述第一鳍图案的侧壁的至少一部分上；以及
在所述第一鳍图案上的接触，所述接触不电连接到所述第一突出部分。
9.根据权利要求8所述的半导体器件，其中所述第一突出部分的顶点在所述场绝缘膜的顶表面下面。
10.根据权利要求8所述的半导体器件，还包括所述第一鳍图案的外延源/漏区域，其中所述第一鳍图案的接收所述接触的所述外延源/漏区域被部分地蚀刻。
11.根据权利要求10所述的半导体器件，还包括第二鳍图案的外延源/漏区域，其中所述第二鳍图案的接收所述接触的所述外延源/漏区域被部分地蚀刻。
12.根据权利要求11所述的半导体器件，其中所述第一鳍图案和所述第二鳍图案的所述外延源/漏区域的大部分在所述场绝缘膜的顶表面之上。
13.根据权利要求8所述的半导体器件，其中所述接触包括具有波浪形式的底表面。
14.根据权利要求8所述的半导体器件，还包括第二突出部分，其中所述基板的在所述第一突出部分和所述第二突出部分之间的最低点低于所述基板的在所述第一突出部分和所述第一鳍图案之间的最低点。
15.一种半导体器件，包括：
在基板上的第一鳍图案和第二鳍图案；
在所述基板上的第一突出部分，所述第一鳍图案在所述第一突出部分和所述第二鳍图案之间；
在所述基板上的场绝缘膜，所述场绝缘膜在所述第一鳍图案和所述第二鳍图案之间；
所述第一鳍图案的外延源/漏区域和所述第二鳍图案的外延源/漏区域；以及
接触，在所述第一鳍图案的所述外延源/漏区域和所述第二鳍图案的所述外延源/漏区域上，
其中所述接触的底部在与所述第一鳍图案和所述第二鳍图案的所述外延源/漏区域的最大宽度相交的假想水平线之上。
16.根据权利要求15所述的半导体器件，其中所述接触的底表面具有波浪形，并且所述波浪形的最低点位于所述第一鳍图案和所述第二鳍图案之间。
17.根据权利要求15所述的半导体器件，其中所述第一突出部分的顶点在所述场绝缘膜的顶表面下面。
18.根据权利要求15所述的半导体器件，其中所述第一鳍图案的接收所述接触的所述外延源/漏区域被部分地蚀刻。
19.根据权利要求18所述的半导体器件，其中所述第二鳍图案的接收所述接触的所述外延源/漏区域被部分地蚀刻。
20.根据权利要求15所述的半导体器件，其中所述第一鳍图案和所述第二鳍图案的所述外延源/漏区域的大部分在所述场绝缘膜的顶表面之上。
21.一种半导体器件，包括：
多鳍有源区，包括在基板中的N个子鳍；
栅电极，配置为交叉所述多鳍有源区；
源/漏区域，在所述子鳍上靠近所述栅电极；以及
接触插塞，在所述源/漏区域上并具有比所述多鳍有源区小的宽度，
其中所述N个子鳍包括在所述多鳍有源区的最外部中的第一子鳍和靠近所述第一子鳍的第二子鳍，
垂直于所述基板的表面且穿过所述接触插塞的虚拟底边缘的直线设置在所述第一子鳍和所述第二子鳍之间，或穿过所述第二子鳍，
并且其中所述接触插塞的所述虚拟底边缘被限定在所述接触插塞的侧表面上延伸的相关线和与所述接触插塞的最下端接触且平行于所述基板的所述表面的水平线的交叉点处。
22.根据权利要求21所述的半导体器件，其中所述栅电极配置为基本上完全交叉所述多鳍有源区。
23.根据权利要求21所述的半导体器件，其中所述栅电极在所述N个子鳍之间延伸，并且所述栅电极的下端低于所述N个子鳍的上端。
24.根据权利要求21所述的半导体器件，还包括金属硅化物层，该金属硅化物层选择性地存在于所述源/漏区域上且在所述接触插塞下面。
25.一种半导体器件，包括：
多鳍有源区，包括在基板上的N个子鳍；和
接触插塞，在所述多鳍有源区上并具有比所述多鳍有源区小的水平宽度，
其中所述N个子鳍中的至少一个具有比水平宽度大的垂直高度，
所述N个子鳍包括在所述多鳍有源区的最外部中的第一子鳍和靠近所述第一子鳍的第二子鳍，
垂直于所述基板的表面且穿过所述接触插塞的虚拟底边缘的直线设置在所述第一子鳍和所述第二子鳍之间，或穿过所述第二子鳍，
并且其中所述接触插塞的所述虚拟底边被限定在所述接触插塞的侧表面上延伸的相关线和与所述接触插塞的最下端接触且平行于所述基板的所述表面的水平线的交叉点处，并且
所述N个子鳍基本上彼此平行并具有基本上相同的节距P。
26.根据权利要求25所述的半导体器件，其中所述接触插塞的所述水平宽度在(N-3)P至(N-1.5)P的范围内。
CN202010736608.6A 2015-05-04 2016-05-04 具有接触插塞的半导体器件 Active CN111933615B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010736608.6A CN111933615B (zh) 2015-05-04 2016-05-04 具有接触插塞的半导体器件

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2015-0062534 2015-05-04
KR1020150062534A KR102366976B1 (ko) 2015-05-04 2015-05-04 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
CN201610289131.5A CN106129039B (zh) 2015-05-04 2016-05-04 具有接触插塞的半导体器件
CN202010736608.6A CN111933615B (zh) 2015-05-04 2016-05-04 具有接触插塞的半导体器件

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201610289131.5A Division CN106129039B (zh) 2015-05-04 2016-05-04 具有接触插塞的半导体器件

Publications (2)

Publication Number Publication Date
CN111933615A true CN111933615A (zh) 2020-11-13
CN111933615B CN111933615B (zh) 2024-03-08

Family

ID=57222800

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010736608.6A Active CN111933615B (zh) 2015-05-04 2016-05-04 具有接触插塞的半导体器件
CN201610289131.5A Active CN106129039B (zh) 2015-05-04 2016-05-04 具有接触插塞的半导体器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201610289131.5A Active CN106129039B (zh) 2015-05-04 2016-05-04 具有接触插塞的半导体器件

Country Status (3)

Country Link
US (3) US9620504B2 (zh)
KR (1) KR102366976B1 (zh)
CN (2) CN111933615B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102366976B1 (ko) * 2015-05-04 2022-02-24 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
KR102221220B1 (ko) * 2017-05-24 2021-03-03 삼성전자주식회사 반도체 장치
EP3514833B1 (en) * 2018-01-22 2022-05-11 GLOBALFOUNDRIES U.S. Inc. A semiconductor device and a method
CN111341847B (zh) 2018-12-19 2023-03-28 联华电子股份有限公司 半导体结构及其制作方法
KR20210012084A (ko) 2019-07-23 2021-02-03 삼성전자주식회사 반도체 장치
CN114068710A (zh) * 2020-08-03 2022-02-18 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080099850A1 (en) * 2006-10-25 2008-05-01 Samsung Electronics Co., Ltd. Semiconductor device including a fin field effect transistor and method of manufacturing the same
CN103187304A (zh) * 2012-01-03 2013-07-03 台湾积体电路制造股份有限公司 制造半导体器件和晶体管的方法
CN104103689A (zh) * 2013-04-10 2014-10-15 三星电子株式会社 半导体器件及其制造方法
CN104347425A (zh) * 2013-08-01 2015-02-11 三星电子株式会社 半导体器件及其制造方法
CN106129039B (zh) * 2015-05-04 2020-08-21 三星电子株式会社 具有接触插塞的半导体器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US62691A (en) * 1867-03-05 Elkathan sampson
US7678632B2 (en) * 2006-11-17 2010-03-16 Infineon Technologies Ag MuGFET with increased thermal mass
US8624320B2 (en) 2010-08-02 2014-01-07 Advanced Micro Devices, Inc. Process for forming fins for a FinFET device
US9105660B2 (en) 2011-08-17 2015-08-11 United Microelectronics Corp. Fin-FET and method of forming the same
KR20180070718A (ko) * 2011-12-30 2018-06-26 인텔 코포레이션 집적 회로 구조물 및 집적 회로 구조물의 제조 방법
US9093566B2 (en) 2012-12-31 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. High efficiency FinFET diode
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9087869B2 (en) 2013-05-23 2015-07-21 International Business Machines Corporation Bulk semiconductor fins with self-aligned shallow trench isolation structures
CN104253046B (zh) * 2013-06-26 2016-12-28 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
KR102400375B1 (ko) * 2015-04-30 2022-05-20 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080099850A1 (en) * 2006-10-25 2008-05-01 Samsung Electronics Co., Ltd. Semiconductor device including a fin field effect transistor and method of manufacturing the same
CN103187304A (zh) * 2012-01-03 2013-07-03 台湾积体电路制造股份有限公司 制造半导体器件和晶体管的方法
CN104103689A (zh) * 2013-04-10 2014-10-15 三星电子株式会社 半导体器件及其制造方法
CN104347425A (zh) * 2013-08-01 2015-02-11 三星电子株式会社 半导体器件及其制造方法
CN106129039B (zh) * 2015-05-04 2020-08-21 三星电子株式会社 具有接触插塞的半导体器件

Also Published As

Publication number Publication date
US20160329328A1 (en) 2016-11-10
US10529714B2 (en) 2020-01-07
KR102366976B1 (ko) 2022-02-24
CN106129039A (zh) 2016-11-16
US10062691B2 (en) 2018-08-28
US9620504B2 (en) 2017-04-11
US20170186744A1 (en) 2017-06-29
CN106129039B (zh) 2020-08-21
CN111933615B (zh) 2024-03-08
KR20160130591A (ko) 2016-11-14
US20180350804A1 (en) 2018-12-06

Similar Documents

Publication Publication Date Title
CN106129039B (zh) 具有接触插塞的半导体器件
US11011543B2 (en) Semiconductor devices
US10224331B2 (en) Semiconductor device
CN109841587B (zh) 具有接触塞的半导体装置
CN108447863B (zh) 具有功函数金属的半导体器件
CN105762148B (zh) 具有硅化物的半导体器件及其制造方法
TWI685110B (zh) 具有非主動鰭片之半導體裝置及其製造方法
US9536946B2 (en) Semiconductor device and method for manufacturing the same
US8729675B1 (en) Semiconductor device having line-type trench to define active region and method of forming the same
US20150303209A1 (en) Three-dimensional semiconductor devices including a connection region
US9356018B2 (en) Semiconductor devices and methods of fabricating the same
US9905645B2 (en) Vertical field effect transistor having an elongated channel
US20150255607A1 (en) Semiconductor device having stressor and method of fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant