CN105762148B - 具有硅化物的半导体器件及其制造方法 - Google Patents

具有硅化物的半导体器件及其制造方法 Download PDF

Info

Publication number
CN105762148B
CN105762148B CN201511021210.XA CN201511021210A CN105762148B CN 105762148 B CN105762148 B CN 105762148B CN 201511021210 A CN201511021210 A CN 201511021210A CN 105762148 B CN105762148 B CN 105762148B
Authority
CN
China
Prior art keywords
layer
source
metal silicide
drain region
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201511021210.XA
Other languages
English (en)
Other versions
CN105762148A (zh
Inventor
李炯宗
许伟华
刘庭均
李忠浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN105762148A publication Critical patent/CN105762148A/zh
Application granted granted Critical
Publication of CN105762148B publication Critical patent/CN105762148B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及具有双硅化物的半导体器件及其制造方法。具有双硅化物的半导体器件包括位于衬底上的具有N型杂质的第一鳍和具有P型杂质的第二鳍。第一栅电极和第一源极/漏极区位于第一鳍上。第二栅电极和第二源极/漏极区位于第二鳍上。刻蚀停止层位于第一源极/漏极区和第二源极/漏极区上。绝缘层位于刻蚀停止层上。连接至第一源极/漏极区的第一插件以及连接至第二源极/漏极区的第二插件被形成为穿过绝缘层和刻蚀停止层。第一金属硅化物层位于第一源极/漏极区中。第二金属硅化物层位于第二源极/漏极区中，第二金属硅化物层具有与第一金属硅化物层的材料不同的材料，并且具有比第一金属硅化物层的厚度更小的厚度。

Description

具有硅化物的半导体器件及其制造方法
技术领域
本发明构思的示例实施例涉及具有双硅化物的半导体器件和/或其制造方法。
背景技术
为了减少金属图案与半导体层之间的接触电阻，正在开发形成金属硅化物的技术。可在半导体衬底上形成具有P型杂质的第一半导体层以及具有N型杂质的第二半导体层。利用与在第二半导体层与金属图案之间以及在第一半导体层与金属图案之间形成的金属相同的金属来形成硅化物层会不利于减少接触电阻。
发明内容
本发明构思的示例涉及具有双硅化物的半导体器件和/或其制造方法。
本发明构思的一些示例实施例提供了具有出色的电气特性的半导体器件。
本发明构思的一些示例实施例提供了形成具有出色电气特性的半导体器件的方法。
本发明构思的技术目标并不限于上述公开；基于以下描述，其他目标对于本领域普通技术人员而言是显而易见的。
根据本发明构思的一些示例实施例，提供了一种半导体器件。所述半导体器件包括位于衬底上的第一鳍和第二鳍，所述第一鳍具有N型杂质，所述第二鳍具有P型杂质。形成了第一栅电极和第二栅电极，所述第一栅电极与第一鳍交叉且覆盖第一鳍的至少一个侧表面，所述第二栅电极与第二鳍交叉并且覆盖第二鳍的至少一个侧表面。第一源极/漏极区位于第一鳍上并且邻近于第一栅电极的侧表面，第二源极/漏极区位于第二鳍上并且邻近于第二栅电极的侧表面。刻蚀停止层形成为包括位于第一源极/漏极区上的第一刻蚀停止层部分以及位于第二源极/漏极区上的第二刻蚀停止层部分。绝缘层位于所述刻蚀停止层上。第一插件形成为穿过绝缘层和刻蚀停止层而连接至第一源极/漏极区。第一金属硅化物层位于第一源极/漏极区中并且与第一插件对齐。第二插件形成为穿过所述绝缘层和所述刻蚀停止层而连接至第二源极/漏极区。第二金属硅化物层位于第二源极/漏极区中并且与第二插件对齐。所述第二金属硅化物层具有与所述第一金属硅化物层的材料不同的材料，并且具有比所述第一金属硅化物层的厚度更小的厚度。第一源极/漏极区的上端处于比第一鳍的上端更高的水平面。第二源极/漏极区的上端处于比第二鳍的上端更高的水平面。
所述第一金属硅化物层可包括从NiSi、NiPtSi、CoSi、CoPtSi、TaSi、TaPtSi及其组合中选择的至少一种。所述第二金属硅化物层可包括TiSi。
第一栅电介质层可位于所述第一鳍与所述第一栅电极之间。第二栅电介质层可位于所述第二鳍与所述第二栅电极之间。所述第一栅电介质层的上端可以处于比所述第一栅电极的中心更高的水平面。所述第二栅电介质层的上端可以处于比所述第二栅电极的中心更高的水平面。
所述第一栅电介质层可包括与第一鳍直接接触的下部电介质层。所述第一栅电介质层可包括与所述第一栅电极的底部和侧表面直接接触的上部电介质层。所述上部电介质层可形成在所述下部电介质层与所述第一栅电极之间。
所述半导体器件还可包括围绕所述第一插件和所述第二插件两者的侧表面及底部的第一金属层。第二金属层可以位于所述第一金属层与所述第一金属硅化物层之间以及所述第一金属层与所述绝缘层之间。所述第一金属层可以与所述第二金属硅化物层直接接触。
所述第一金属层可以是TiN层，并且所述第二金属层可以是Ti层。
所述第一金属硅化物层的上端可以处于比所述第二金属硅化物层的上端更高的水平面。
所述第二金属硅化物层的下表面可以处于比所述第一金属硅化物层的下表面更高的水平面。
所述第一金属硅化物层的下表面可以处于比所述第一栅电极的下表面更高的水平面。所述第二金属硅化物层的下表面可以处于比所述第二栅电极的下表面更高的水平面。
所述第一金属硅化物层的上表面可以处于比所述第一插件的下表面更高的水平面。所述第二金属硅化物层的上表面可以处于比所述第二插件的下表面更高的水平面。
隔离层可以位于所述第一鳍的外围和所述第二鳍的外围。所述隔离层的上端可以处于比所述第一鳍的上端和所述第二鳍的上端更高的水平面。
所述第一鳍和所述第二鳍中的每一个可具有大于水平宽度的垂直高度。
所述第一插件和所述第二插件中的每一个可具有大于水平宽度的垂直高度。
根据本发明构思的一些示例实施例，提供了一种半导体器件。所述半导体器件包括位于衬底上的第一鳍和第二鳍，第一鳍和第二鳍具有N型杂质，并且彼此分离。第三鳍和第四鳍位于所述衬底上，第三鳍和第四鳍具有P型杂质，并且彼此分离。第一源极/漏极区位于第一鳍上。第二源极/漏极区位于第二鳍上且与第一源极/漏极区接触。第三源极/漏极区位于所述第三鳍上。第四源极/漏极区位于第四鳍上且与第三源极/漏极区接触。第一插件位于第一源极/漏极区和第二源极/漏极区上。第一金属硅化物层位于第一插件与第一源极/漏极区之间以及第一插件与第二源极/漏极区之间。第二插件位于第三源极/漏极区和第四源极/漏极区上。第二金属硅化物层位于第二插件与第三源极/漏极区之间以及第二插件与第四源极/漏极区之间。第二金属硅化物层具有与第一金属硅化物层的材料不同的材料，并且具有比第一金属硅化物层的厚度更小的厚度。
所述第一源极/漏极区的侧表面和所述第二源极/漏极区的侧表面可以彼此接触。所述第三源极/漏极区的侧表面和所述第四源极/漏极区的侧表面可以彼此接触。
所述半导体器件还可以包括刻蚀停止层，该刻蚀停止层包括位于第一源极/漏极区与第二源极/漏极区上的第一刻蚀停止层部分、以及位于第三源极/漏极区与第四源极/漏极区上的第二刻蚀停止层部分。绝缘层可形成在所述刻蚀停止层上。第一插件可穿过所述绝缘层和所述刻蚀停止层而连接至第一金属硅化物层。第二插件可穿过所述绝缘层和所述刻蚀停止层而连接至所述第二金属硅化物层。
所述半导体器件还可以包括覆盖所述第一插件的底部和所述第二插件的底部的第一金属层，以及位于所述第一金属层与所述第一金属硅化物层之间的第二金属层。所述第一金属层可与所述第二金属硅化物层直接接触。
所述第一金属层可以是TiN层，并且所述第二金属层可以是Ti层。
所述第一源极/漏极区的上端和所述第二源极/漏极区的上端可以处于比所述第一鳍的上端和所述第二鳍的上端更高的水平面。所述第三源极/漏极区的上端和所述第四源极/漏极区的上端可以处于比所述第三鳍的上端和所述第四鳍的上端更高的水平面。
根据本发明构思的一些示例实施例，提供了一种半导体器件。所述半导体器件包括位于衬底上的第一鳍和第二鳍，所述第一鳍具有第一导电类型，并且所述第二鳍具有不同于第一导电类型的第二导电类型。第一栅电极与第一鳍交叉，并且第二栅电极与第二鳍交叉。第一源极/漏极区位于第一鳍上且邻近于第一栅电极的侧表面，第二源极/漏极区位于第二鳍上且邻近于第二栅电极的侧表面。所述半导体器件包括刻蚀停止层，该刻蚀停止层包括位于第一源极/漏极区上的第一刻蚀停止层部分以及位于第二源极/漏极区上的第二刻蚀停止层部分。绝缘层形成在所述刻蚀停止层上。所述半导体器件包括第一插件，第一插件穿过所述绝缘层和所述刻蚀停止层而连接至第一源极/漏极区。第一金属硅化物层位于第一源极/漏极区与第一插件之间并且与第一插件对齐。所述半导体器件包括第二插件，第二插件穿过所述绝缘层和所述刻蚀停止层而连接至第二源极/漏极区。第二金属硅化物层位于第二源极/漏极区与第二插件之间，并且与第二插件对齐。第二金属硅化物层具有与第一金属硅化物层的材料不同的材料，并且具有比第一金属硅化物层的厚度更小的厚度。第一源极/漏极区的上端处于比第一鳍的上端更高的水平面。第二源极/漏极区的上端处于比第二鳍的上端更高的水平面。
根据本发明构思的一些示例实施例，提供了一种形成半导体器件的方法。所述方法包括在衬底上形成具有P型杂质的第一源极/漏极区以及具有N型杂质的第二源极/漏极区的步骤。在第一源极/漏极区和第二源极/漏极区上形成刻蚀停止层。在所述刻蚀停止层上形成绝缘层。形成了穿过所述绝缘层而暴露出所述刻蚀停止层的第一开口和第二开口。第一开口在第一源极/漏极区上方对齐，第二开口在第二源极/漏极区上方对齐。第一阻挡层形成为填充第二开口。通过去除已暴露的刻蚀阻挡层而使第一源极/漏极区通过第一开口暴露。第一金属硅化物层位于已暴露的第一源极/漏极区上。形成了填充第一开口的第二阻挡层。通过去除第一阻挡层而使蚀刻停止层通过第二开口暴露。通过去除已暴露的刻蚀阻挡层而使第二源极/漏极区通过第二开口暴露。在已暴露的第二源极/漏极区中形成第二金属硅化物层，第二金属硅化物层具有与第一金属硅化物层的材料不同的材料。去除第二阻挡层。在第一开口中形成第一插件，并且在第二开口中形成第二插件。第一阻挡层包括旋涂式硬掩模(SOH)材料或旋涂式玻璃(SOG)材料。在约800℃或更高的温度下形成第一阻挡层。
第一开口和第二开口中的每一个可具有大于水平宽度的垂直高度。
第二阻挡层可包括SOH材料或SOG材料，并且第二阻挡层可在约800℃或更高的温度下形成。
第一金属硅化物层可包括从NiSi、NiPtSi、CoSi、CoPtSi、TaSi、TaPtSi及其组合中选择的至少一种。第二金属硅化物层可包括TiSi。
第一金属层可围绕第一插件和第二插件两者的侧表面和底部。第二金属层可位于第一金属层与第一金属硅化物层之间以及第一金属层与绝缘层之间。第一金属层可与第二金属硅化物层直接接触。
第一金属层可以是TiN层，并且第二金属层可以是Ti层。
第一金属硅化物层的上端可以处于比第二金属硅化物层的上端更高的水平面。
第二金属硅化物层的下表面可以处于比第一金属硅化物层的下表面更高的水平面。
第一金属硅化物层的上表面可以处于比第一插件的下表面更高的水平面。第二金属硅化物层的上表面可以处于比第二插件的下表面更高的水平面。
第一插件和第二插件中的每一个可具有大于水平宽度的垂直高度。
第一金属硅化物层可具有比第二金属硅化物层的厚度更大的厚度。
根据一些示例实施例，一种半导体器件包括：衬底，所述衬底包括从所述衬底的上表面突出的至少两个第一鳍，所述至少两个第一鳍以彼此平行的方式在第一方向上延伸，并且所述至少两个第一鳍掺有具有彼此不同的电导率的杂质；第一插件和第二插件，其中的每一个延伸为与所述至少两个第一鳍交叉，所述第一插件和所述第二插件以彼此平行的方式在第二方向上延伸，并且所述第二方向实质上垂直于所述第一方向；第一源极/漏极区和第二源极/漏极区，其分别与所述至少两个第一鳍接触；至少两个栅电极，其分别位于第一源极/漏极区和第二源极/漏极区中的相应一个的上端之上，所述至少两个栅电极的下端分别与所述至少两个第一鳍接触；以及第一金属硅化物层，其位于第一插件与第一源极/漏极区之间；以及第二金属硅化物层，其位于第二插件与第二源极/漏极区之间。第一金属硅化物层具有与第二金属硅化物层的厚度不同的厚度。第一金属硅化物层包括第一金属硅化物，第二金属硅化物层包括第二金属硅化物，所述第一金属硅化物不同于所述第二金属硅化物。
所述衬底可包括从所述衬底的上表面突出的至少两个第二鳍。
所述半导体器件还可包括分别与所述至少两个第二鳍接触的第三源极/漏极区和第四源极/漏极区。第一金属硅化物层可以是在第三源极/漏极区和第一源极/漏极区上连续延伸的单层，并且第二金属硅化物层可以是在第四源极/漏极区和第二源极/漏极区上连续延伸的单层。
所述至少两个栅电极分别部分地凹进在所述第一源极/漏极区和所述第二源极/漏极区中的相应一个的上端之内。所述至少两个第一鳍的上端可以分别处于比所述第一金属硅化物层的下端和所述第二金属硅化物层的下端更低的水平面。
第一插件和第二插件可以分别凹进在第一源极/漏极区和第二源极/漏极区之内。第二金属硅化物层的下端可以处于与所述至少两个第一鳍中的一个的上端相同的水平面，或者可处于比所述至少两个第一鳍中的一个的上端更低的水平面。
第一金属硅化物层可实质上由第一金属硅化物构成，并且第二金属硅化物层可实质上由第二金属硅化物构成。
各示例实施例的细节包括在详细说明和附图中。
附图说明
通过以下结合附图的详细描述，将更加清楚地理解示例实施例。图1至图45表示了本文所述的非限制性示例实施例。附图无需依照比例绘制，而是对示出本发明构思的示例实施例的原理的位置进行强调。在附图中：
图1示出了用于描述根据本发明构思的一些示例实施例的半导体器件的截面图；
图2示出了用于描述根据本发明构思的一些示例实施例的半导体器件的布局；
图3示出了沿图2的线I-I’和线II-II’截取的截面图；
图4示出了沿图2的线III-III’和线IV-IV’截取的截面图；
图5示出了沿图2的线V-V’和线VI-VI’截取的截面图；
图6至图11是用于描述根据本发明构思的一些示例实施例的半导体器件的截面图；
图12至图27是用于描述制造根据本发明构思的一些示例实施例的半导体器件的方法的、沿图2的线I-I’和线II-II’截取的截面图；
图28至图43是用于描述制造根据本发明构思的一些示例实施例的半导体器件的方法的截面图；以及
图44和图45是根据本发明构思的一些示例实施例的电子装置的系统框图。
具体实施方式
下文将参照在其中示出一些示例实施例的附图来更加全面地描述各种不同的示例实施例。然而，呈现本文所公开的特定的结构细节和功能细节仅仅是为了描述示例实施例。因此，本发明可以按照多种替代性形式实现，并且不应理解为仅限于本文阐述的示例实施例。因此，应当理解，并未旨在将示例性实施例限制为所公开的特定形式，而是相反，各示例实施例是为了涵盖落入本发明范围内的所有修改例、等价物和替代物。
为清楚起见，在附图中会放大层与区域的厚度，并且相同的附图标记在附图描述中始终用于表示相同的元件。
虽然可在本文中使用术语第一、第二等来描述不同的元件，但是这些元件不应受限于这些术语。这些术语仅用于将一个元件与另一个元件区分开。例如，在不脱离示例实施例的范围的前提下，第一元件可以被称作第二元件，并且与之类似，第二元件可被称作第一元件。
本文所使用的术语仅用于描述特定实施例，而非旨在限制本发明构思。如本文所使用的那样，除非在上下文中另外明确表示，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。应当理解，当术语“包含”、“包含……的”、“包括”和/或“包括……的”用于本说明书中时，其指示了存在所陈述的特征、整体、步骤、操作、元件和/或部件，但并不排除存在或增加其他一个或多个特征、整体、步骤、操作、元件、部件和/或它们的组。
应当理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”或“耦接至”另一元件或层时，所述一个元件或层可以直接位于另一元件或层上、直接连接至或耦接至另一元件或层，或者也可以存在中间元件或层。与此相反，当一个元件或层被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接耦接至”另一元件或层时，则不存在中间元件或层。如本文所使用的那样，术语“和/或”包括相关的所列项目中的一个或多个的任意和所有组合。
为了便于描述，在本文中可以使用诸如“之下”、“位于……下方”、“下部”、“位于……上方”、“上部”之类的空间相对术语来描述附图所示的一个元件或特征与另一个(一些)元件或特征之间的关系。应当理解，空间相对术语旨在涵盖附图所示的定向以及器件在使用或操作中的不同定向。例如，如果附图中的器件被翻转，则被描述为“位于”其他元件或特征“下方”或者其他元件或特征“之下”的元件将定向为“位于”其他元件或特征“上方”。因此，术语“位于……下方”可涵盖“位于……上方”和“位于……下方”这两种定向。器件还可以按照其他方式来定向(旋转90度或位于其他定向)，并且可以对本文所使用空间相对术语进行相应地解释。
将参照作为理想示图的截面图和/或平面图来描述示例实施例。为了有效描述附图中的技术内容，放大了层与区域的厚度。示例实施例的形式可由制造技术和/或公差进行修改。因此，示例实施例并非旨在限制所示的特定形式，而是包括根据制造工艺产生的形式的修改例。例如，示为直角的刻蚀区可为圆形或者具有设定(或者，可替代地，预定的)的曲率。因此，附图中示出的区域具有整体特性，并且各区域的形状是示出的器件的区域的特定形式，而非旨在限制范围。
相同的附图标记始终表示相同的元件。因此，对于相同或相似的附图标记，即使在对应的附图中既未提及也未描述，仍然可以参照其他附图对其进行描述。另外，可参照其他附图来描述未以附图标记指代的元件。
在本文中，可按照相对的含义使用诸如“前侧”、“后侧”之类的术语，以便易于理解本发明构思。因此，“前侧”和“后侧”可以不表示任何特定的方向、位置或部件，并且可以按照互换方式使用。例如，“前侧”可解释为“后侧”，反之亦然。另外，“前侧”可表述为“第一侧”且“后侧”可表述为“第二侧”，反之亦然。然而，在相同的示例实施例中，不能按照互换方式使用“前侧”和“后侧”。
术语“邻近”旨在表示两个或更多个部件中的一个部件位于相对靠近特定的其他部件的范围内。例如，应当理解，当第一端邻近第一侧时，第一端可以比第二端更靠近第一侧，或者第一端可以比第二侧更靠近第一侧。
应当注意，在一些替代性实现方式中，所示的功能/行为可按照除附图所示的顺序之外的顺序发生。例如，在实际中，根据所涉及的功能/行为，按顺序示出的两个附图可以实质上同时执行，或者有时可以按照相反的顺序执行。
虽然一些截面图对应的平面图和/或透视图并未示出，但是本文所示的各器件结构的一个(一些)截面图为多个器件结构提供了支持，这些器件结构如同将在平面图中所示的那样沿着两个不同方向延伸，以及/或者如同将在透视图中所示的那样沿着三个不同方向延伸。所述两个不同方向可以相互正交，也可非正交。所述三个不同方向可以包括与所述两个不同方向正交的第三方向。多个器件结构可集成于同一个电子装置中。例如，当在截面图中示出器件结构(例如，存储器单元结构或晶体管结构)时，电子装置可以包括多个器件结构(例如，一些存储器单元结构或一些晶体管结构)，如同电子装置的平面图所示。多个器件结构可以按照阵列和/或二维图案布置。
除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员的通常理解相同的含义。还应当理解，诸如在常用字典中定义的术语之类的术语应当被解释为具有与相关技术领域的上下文中的含义一致的含义，而不应理想化或过于形式化地进行解释，除非在本文中明确地进行了这样的定义。
为了更加具体地描述示例实施例，将参照附图详细描述多种不同的特征。然而，所述的示例实施例不限于此。
本发明构思的示例实施例涉及具有双硅化物的半导体器件和/或其制造方法。图1示出了用于描述根据本发明构思的一些示例实施例的半导体器件的截面图。
参照图1，可以在具有PMOS区的PMOS和NMOS区的NMOS的衬底21上形成：N阱23、P阱24、第一鳍27A、第二鳍28A、第一源极/漏极区31、第二源极/漏极区32、第一栅电介质层35、第二栅电介质层38、第一栅电极43、第二栅电极46、第一间隔件47、第二间隔件48、刻蚀停止层51、下部绝缘层53、上部绝缘层55、第一插件杂质区63、第二插件杂质区78、第一金属硅化物层71、第二金属硅化物层86、第二金属层82、第二覆盖层84、第一插件87以及第二插件88。
第一源极/漏极区31的上端可形成在高于第二源极/漏极区32的上端的水平面。第一源极/漏极区31的上端和第二源极/漏极区32的上端可分别形成在高于第一鳍27A的上端和高于第二鳍28A的上端的水平面。第一源极/漏极区31的上端和第二源极/漏极区32的上端可分别形成在高于第一栅电极43的下表面和第二栅电极46的下表面的水平面。刻蚀停止层51可覆盖第一源极/漏极区31和第二源极/漏极区32。刻蚀停止层51可覆盖第一间隔件47的侧表面和第二间隔件48的侧表面。刻蚀停止层51可部分覆盖第一间隔件47的侧表面和第二间隔件48的侧表面。
第一金属硅化物层71可形成在第一源极/漏极区31中。第二金属硅化物层86可形成在第二源极/漏极区32中。第一金属硅化物层71可包括从NiSi、NiPtSi、CoSi、CoPtSi、TaSi、TaPtSi及其组合中选择的至少一种。第二金属硅化物层86可包括TiSi。第一金属硅化物层71可与穿过上部绝缘层55的第一开口57、下部绝缘层53以及刻蚀停止层51对齐。第二金属硅化物层86可与穿过上部绝缘层55的第二开口58、下部绝缘层53以及刻蚀停止层51对齐。
第二金属层82、第二覆盖层84和第一插件87可形成在第一开口57中。第二覆盖层84可围绕第一插件87的各侧表面和底部。第二金属层82可围绕第二覆盖层84的各侧表面和底部。第二覆盖层84可形成在第一插件87与第二金属层82之间。第二金属层82可介于第一金属硅化物层71与第二覆盖层84之间。第二金属层82可与第一金属硅化物层71直接接触。
第二金属层82、第二覆盖层84和第二插件88可形成在第二开口58中。第二覆盖层84可围绕第二插件88的各侧表面和底部。第二覆盖层84可与第二金属硅化物层86直接接触。第二金属层82可以覆盖第二覆盖层的各侧表面。
第一金属硅化物层71可具有比第二金属硅化物层86的厚度更大的厚度。第一金属硅化物层71的厚度可以是第二金属硅化物层86的厚度的三至十倍。第一金属硅化物层71的上端可形成在高于第二金属硅化物层86的上端的水平面。第一金属硅化物层71的上端与第二金属硅化物层86的上端之间的垂直差可为第一距离d1。第一金属硅化物层71的下端可形成在低于第二金属硅化物层86的下端的水平面。第一金属硅化物层71的下端与第二金属硅化物层86的下端之间的垂直差可为第二距离d2。
第一金属硅化物层71的上端可形成在高于第一鳍27A的上端的水平面。第一金属硅化物层71的下端可形成在高于第一鳍27A的上端的水平面。第一金属硅化物层71的上端可形成在比与第一栅电极43的下表面邻近的区域更高的水平面。第一金属硅化物层71的下端可形成在比与第一栅电极43的下表面邻近的区域更高的水平面。
第二金属硅化物层86的上端可形成在高于第二鳍28A的上端的水平面。第二金属硅化物层86的下端可形成在高于第二鳍28A的上端的水平面。第二金属硅化物层86的上端可形成在比与第二栅电极46的下表面邻近的区域更高的水平面。第二金属硅化物层86的下端可形成在比与第二栅电极46的下表面邻近的区域更高的水平面。
第一栅电介质层35可包括第一下部栅电介质层33和第一上部栅电介质层34。第二栅电介质层38可包括第二下部栅电介质层36和第二上部栅电介质层37。第一栅电极43可包括第一下部栅电极41和第一上部栅电极42。第二栅电极46可包括第二下部栅电极44和第二上部栅电极45。
第一下部栅电极41可包括PMOS功函数金属。第二下部栅电极44可包括NMOS功函数金属。第一下部栅电介质层33可形成在第一鳍27A与第一上部栅电介质层34之间。第一下部栅电介质层33可与第一鳍27A直接接触。第一上部栅电介质层34可围绕第一栅电极43的各侧表面和底部。第二下部栅电介质层36可形成在第二鳍28A与第二上部栅电介质层37之间。第二下部栅电介质层36可与第二鳍28A直接接触。第二上部栅电介质层37可围绕第二栅电极46的各侧面和底部。
图2示出了用于描述根据本发明构思的一些示例实施例的半导体器件的布局。图3示出了沿图2的线I-I’和线II-II’截取的截面图。图4示出了沿图2的线III-III’和线IV-IV’截取的截面图。图5示出了沿图2的线V-V’和线VI-VI’截取的截面图。
参照图2，根据本发明构思的一些示例实施例的半导体器件可包括：PMOS区的PMOS、NMOS区的NMOS、N阱23、P阱24、第一鳍27A、第二鳍28A、第三鳍27B、第四鳍28B、多个第一栅电极43、多个第二栅电极46、多个第一插件87以及多个第二插件88。
N阱23可形成在PMOS区的PMOS中。P阱24可形成在NMOS区的NMOS中。第一鳍27A和第三鳍27B可限定在N阱23上。第一鳍27A和第三鳍27B可以彼此平行。第二鳍28A和第四鳍28B可限定在P阱24上。第二鳍28A和第四鳍28B可以彼此平行。
多个第一栅电极43可以彼此平行。多个第一栅电极43中的每一个可与第一鳍27A和第三鳍27B交叉。多个第二栅电极46可以彼此平行。多个第二栅电极46中的每一个可与第二鳍28A和第四鳍28B交叉。
多个第一插件87中的每一个可与第一鳍27A和第三鳍27B交叉。多个第二插件88中的每一个可与第二鳍28A和第四鳍28B交叉。多个第一插件87中的每一个以及多个第二插件88中的每一个可具有条形。在一些实施例中，多个第一插件87中的每一个以及多个第二插件88中的每一个可具有圆形、矩形或多边形。
参照图3，可在具有PMOS区的PMOS和NMOS区的NMOS的衬底21上形成：N阱23、P阱24、隔离层25、第一鳍27A、第二鳍28A、第一源极/漏极区31、第二源极/漏极区32、第一栅电介质层35、第二栅电介质层38、第一栅电极43、第二栅电极46、第一间隔件47、第二间隔件48、刻蚀停止层51、下部绝缘层53、上部绝缘层55、第一插件杂质区63、第二插件杂质区78、第一金属硅化物层71、第二金属硅化物层86、第二金属层82、第二覆盖层84、第一插件87以及第二插件88。
第一栅电介质层35可包括第一下部栅电介质层33和第一上部栅电介质层34。第二栅电介质层38可包括第二下部栅电介质层36和第二上部栅电介质层37。第一栅电极43可包括第一下部栅电极41和第一上部栅电极42。第二栅电极46可包括第二下部栅电极44和第二上部栅电极45。
第一开口57和第二开口58中的每一个可具有大于水平宽度的垂直高度。第一插件87和第二插件88中的每一个可具有大于水平宽度的垂直高度。隔离层25的上端可比第一鳍27A的上端和第二鳍28A的上端更加突出(或者可替代地，处于更高的水平面)。
图1可以是详细示出图3的多个部分的部分放大视图。
参照图4，可在具有PMOS区的PMOS和NMOS区的NMOS的衬底21上形成：N阱23、P阱24、隔离层25、第一鳍27A、第二鳍28A、第三鳍27B、第四鳍28B、第一源极/漏极区31、第二源极/漏极区32、第三源极/漏极区31A、第四源极/漏极区32A、第一插件杂质区63、第二插件杂质区78、第一金属硅化物层71、第二金属硅化物层86、第二金属层82、第二覆盖层84、第一插件87以及第二插件88。
第一源极/漏极区31可形成在第一鳍27A上。第三源极/漏极区31A可形成在第三鳍27B上。第一源极/漏极区31的侧表面可与第三源极/漏极区31A的侧表面直接接触。第二源极/漏极区32可形成在第二鳍28A上。第四源极/漏极区32A可形成在第四鳍28B上。第二源极/漏极区32的侧表面可与第四源极/漏极区32A的侧表面直接接触。
第一插件杂质区63和第一金属硅化物层71可按顺序形成在第一源极/漏极区31和第三源极/漏极区31A中。第一插件杂质区63可形成在第一源极/漏极区31与第一金属硅化物层71之间以及第三源极/漏极区31A与第一金属硅化物层71之间。可在第一金属硅化物层71上按顺序堆叠第二金属层82、第二覆盖层84以及第一插件87。
第二插件杂质区78和第二金属硅化物层86可按顺序形成在第二源极/漏极区32和第四源极/漏极区32A中。第二插件杂质区78可形成在第二源极/漏极区32与第二金属硅化物层86之间以及第四源极/漏极区32A与第二金属硅化物层86之间。可在第二金属硅化物层86上按顺序堆叠第二覆盖层84和第二插件88。第二覆盖层84可与第二金属硅化物层86直接接触。
第一金属硅化物层71可具有比第二金属硅化物层86的厚度更大的厚度。第一插件87和第二插件88中的每一个可对应于合并接触插件。
参照图5，可在具有PMOS区的PMOS和NMOS区的NMOS的衬底21上形成：N阱23、P阱24、隔离层25、第一鳍27A、第二鳍28A、第三鳍27B、第四鳍28B、第一栅电介质层35、第二栅电介质层38、第一栅电极43、第二栅电极46以及上部绝缘层55。
第一鳍27A、第二鳍28A、第三鳍27B和第四鳍28B中的每一个可具有大于水平宽度的垂直高度。第一鳍27A、第二鳍28A、第三鳍27B和第四鳍28B的上部转角可形成为圆形。
第一栅电极43可形成在第一鳍27A和第三鳍27B上。第一栅电极43可覆盖第一鳍27A和第三鳍27B的侧表面。第一栅电极43的下端可形成在比第一鳍27A上端和第三鳍27B上端更低的水平面。第一栅电极43的下端可形成在比第一鳍27A的垂直中心和第三鳍27B的垂直中心更低的水平面。
第二栅电极46可形成在第二鳍28A和第四鳍28B上。第二栅电极46可覆盖第二鳍28A和第四鳍28B的侧表面。第二栅电极46的下端可形成在比第二鳍28A上端和第四鳍28B上端更低的水平面。第二栅电极46的下端可形成在比第二鳍28A的垂直中心和第四鳍28B的垂直中心更低的水平面。
上部绝缘层55可覆盖第一栅电极43和第二栅电极46。
图6至图11是用于描述根据本发明构思的一些示例实施例的半导体器件的截面图。
参照图6，可以在具有PMOS区的PMOS和NMOS区的NMOS的衬底21上形成：N阱23、P阱24、隔离层25、第一鳍27A、第二鳍28A、第一源极/漏极区31、第二源极/漏极区32、刻蚀停止层51、下部绝缘层53、上部绝缘层55、第一插件杂质区63、第二插件杂质区78、第一金属硅化物层71、第二金属硅化物层86、第二金属层82、第二覆盖层84、第一插件87以及第二插件88。第一源极/漏极区31可形成在第一鳍27A上。第二源极/漏极区32可形成在第二鳍28A上。刻蚀停止层51可覆盖第一源极/漏极区31、第二源极/漏极区32和隔离层25。
第一插件杂质层63和第一金属硅化物层71可按顺序形成在第一源极/漏极区31中。第一插件杂质区63可形成在第一源极/漏极区31与第一金属硅化物层71之间。可在第一金属硅化物层71上按顺序堆叠第二金属层82、第二覆盖层84以及第一插件87(它们穿过上部绝缘层55、下部绝缘层53和刻蚀停止层51)。第一插件杂质区63和第一金属硅化物层71可在第二金属层82、第二覆盖层84和第一插件87下方对齐。
第二插件杂质区78和第二金属硅化物层86可按顺序形成在第二源极/漏极区32中。第二插件杂质区78可形成在第二源极/漏极区32与第二金属硅化物层86之间。可在第二金属硅化物层86上形成第二金属层82、第二覆盖层84以及第二插件88(它们穿过上部绝缘层55、下部绝缘层53和刻蚀停止层51)。第二覆盖层84可与第二金属硅化物层86直接接触。第二插件杂质区78和第二金属硅化物层86可在第二金属层82、第二覆盖层84和第二插件88下方对齐。第一金属硅化物层71可具有比第二金属硅化物层86的厚度更大的厚度。
参照图7，第二金属层82的下端、第二覆盖层84的下端和第一插件87的下端可形成在低于第一源极/漏极区31上端的水平面。第一金属硅化物层71的下端可形成在低于第一鳍27A上端的水平面。第二覆盖层84的下端和第二插件88的下端可形成在低于第二源极/漏极区32上端的水平面。
参照图8，第二金属层82的下端、第二覆盖层84的下端和第一插件87的下端可形成在低于第一源极/漏极区31上端的水平面。第一金属硅化物层71的下端可形成在低于第一鳍27A上端的水平面。第二覆盖层84的下端和第二插件88的下端可形成在低于第二源极/漏极区32上端的水平面。第二金属硅化物层86的下端可形成在低于第二鳍28A上端的水平面。
第二插件88的下端可形成在低于第一插件87下端的水平面。第二金属硅化物层86的下端可形成在低于第一金属硅化物层71下端的水平面。
参照图9，隔离层25的上端可形成在低于第一鳍27A上端和第二鳍28A上端的水平面。
参照图10，多个第一栅电极43中的一部分可形成在隔离层25和第一鳍27A上。多个第二栅电极46的一部分可形成在隔离层25和第二鳍28A上。
参照图11，刻蚀停止层51可覆盖第一源极/漏极区31、第二源极/漏极区32、第一栅电极43、第二栅电极46、第一间隔件47、第二间隔件48以及隔离层25。刻蚀停止层51可以接触第一上部栅电介质层34的上表面、第二上部栅电介质层37的上表面、第一下部栅电极41的上表面、第一上部栅电极42的上表面、第二下部栅电极44的上表面以及第二上部栅电极45的上表面。刻蚀停止层51可与第一间隔件47的侧表面和第二间隔件48的侧表面进行接触。刻蚀停止层51可与第一金属硅化物层71和第二金属硅化物层86接触。
图12至图27是用于描述制造根据本发明构思的一些示例实施例的半导体器件的方法的、沿图2的线I-I’和线II-II’截取的截面图。
参照图2和图12，可在具有PMOS区的PMOS和NMOS区的NMOS的衬底21上形成：N阱23、P阱24、隔离层25、第一鳍27A、第二鳍28A、第一源极/漏极区31、第二源极/漏极区32、第一栅电介质层35、第二栅电介质层38、第一栅电极43、第二栅电极46、第一间隔件47、第二间隔件48、刻蚀停止层51、下部绝缘层53以及上部绝缘层55。
第一栅电介质层35可包括第一下部栅电介质层33和第一上部栅电介质层34。第二栅电介质层38可包括第二下部栅电介质层36和第二上部栅电介质层37。第一栅电极43可包括第一下部栅电极41和第一上部栅电极42。第二栅电极46可包括第二下部栅电极44和第二上部栅电极45。第一栅电极43和第二栅电极46可被称作替代栅电极。
衬底21可以是诸如硅晶圆或绝缘体上硅(SOI)晶圆之类的半导体衬底。例如，衬底21可以是具有P型杂质的单晶硅晶圆。N阱23可限定在PMOS区的PMOS中。N阱23可包括N型杂质。例如，N阱23可包括具有N型杂质的单晶硅。P阱24可限定在NMOS区的NMOS中。P阱24可包括P型杂质。例如，P阱24可包括具有P型杂质的单晶硅。可省略P阱24。
可通过N阱23中的隔离层25限定第一鳍27A，并且可通过P阱24中的隔离层25限定第二鳍28A。可利用浅沟槽隔离(STI)技术来形成隔离层25。隔离层25可包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘材料。隔离层25的上端可形成在高于第一鳍27A上端和第二鳍28A上端的水平面。第一鳍27A可包括具有N型杂质的单晶硅。第二鳍28A可包括具有P型杂质的单晶硅。
第一栅电介质层35可形成在第一鳍27A上。第一栅电极43可形成在第一栅电介质层35上。第一下部栅电介质层33可形成在第一鳍27A与第一上部栅电介质层34之间。第一下部栅电介质层33可与第一鳍27A直接接触。第一上部栅电介质层34可围绕第一栅电极43的各侧表面和底部。第一上部栅电介质层34的上端可形成在高于第一栅电极43中心的水平面。第一下部栅电极41可围绕第一上部栅电极42的各侧表面和底部。第一下部栅电极41可与第一上部栅电介质层34直接接触。
第二栅电介质层38可形成在第二鳍28A上。第二栅电极46可形成在第二栅电介质层38上。第二下部栅电介质层36可形成在第二鳍28A与第二上部栅电介质层37之间。第二下部栅电介质层36可与第二鳍28A直接接触。第二上部栅电介质层37可围绕第二栅电极46的各侧表面和底部。第二上部栅电介质层37的上端可形成在高于第二栅电极46中心的水平面。第二下部栅电极44可围绕第二上部栅电极45的各侧表面和底部。第二下部栅电极44可与第二上部栅电介质层37直接接触。
第一栅电介质层35和第二栅电介质层38中的每一个可包括氧化硅、氮化硅、氮氧化硅、高k电介质或其组合。第一栅电极43和第二栅电极46中的每一个可包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合。
例如，第一下部栅电介质层33和第二下部栅电介质层36中的每一个可包括通过清洗工艺形成的化学氧化物。第一下部栅电介质层33和第二下部栅电介质层36中的每一个可包括通过H2O2和Si的反应得到的氧化硅。第一下部栅电介质层33和第二下部栅电介质层36中的每一个可被称作界面氧化物。第一上部栅电介质层34和第二上部栅电介质层37中的每一个可包括高k电介质。
例如，第一下部栅电极41可包括PMOS功函数金属。第一下部栅电极41可包括TiN或TaN。第二下部栅电极44可包括NMOS功函数金属。第二下部栅电极44可包括TiAl或TiAlC。第一上部栅电极42和第二上部栅电极45中的每一个可包括W或Al。
第一间隔件47可形成在第一栅电极43的侧表面上。第一上部栅电介质层34可在第一间隔件47与第一栅电极43之间延伸。第二间隔件48可形成在第二栅电极46的侧表面上。第二上部栅电介质层37可在第二间隔件48和第二栅电极46之间延伸。第一间隔件47和第二间隔件48中的每一个可包括氧化硅、氮化硅、氮氧化硅或其组合。例如，第一间隔件47和第二间隔件48中的每一个可包括氮化硅。
第一源极/漏极区31可形成在与第一栅电极43外部相邻的第一鳍27A上。第一源极/漏极区31的形成可包括使第一鳍27A部分凹进的过程以及在凹进的第一鳍27A上生长半导体晶体的过程。第一源极/漏极区31可包括晶体生长材料。第一源极/漏极区31可包括通过选择性外延生长方法(SEG)形成的SiGe、Si或其组合。第一源极/漏极区31可包括P型杂质。第一源极/漏极区31的下端可形成在低于第一鳍27A上端的水平面。第一源极/漏极区31的上端可形成在高于第一鳍27A上端的水平面。第一源极/漏极区31的上端可形成在比邻近于第一栅电极43下表面的区域更高的水平面处。
第二源极/漏极区32可形成在与第二栅电极46外部相邻的第二鳍28A上。第二源极/漏极区32的形成可包括使第二鳍28A部分凹进的过程以及在凹进的第二鳍28A上生长半导体晶体的过程。第二源极/漏极区32可包括晶体生长材料。第二源极/漏极区32可包括通过SEG方法形成的SiC、Si或其组合。第二源极/漏极区32可包括N型杂质。第二源极/漏极区32的下端可形成在低于第二鳍28A上端的水平面。第二源极/漏极区32的上端可形成在高于第二鳍28A上端的水平面。第二源极/漏极区32的上端可形成在比邻近于第二栅电极46下表面的区域更高的水平面处。第二源极/漏极区32的上端可形成在低于第一源极/漏极区31上端的水平面。
刻蚀停止层51可覆盖第一源极/漏极区31、第二源极/漏极区32和隔离层25。刻蚀停止层51可覆盖第一间隔件47的侧面和第二间隔件48的侧面。下部绝缘层53可形成在刻蚀停止层51上。可在实质上相同的平面上暴露出刻蚀停止层51的上表面、下部绝缘层53的上表面、第一间隔件47的上表面、第二间隔件48的上表面、第一上部栅电介质层34的上表面、第二上部栅电介质层37的上表面、第一下部栅电极41的上表面、第二下部栅电极44的上表面、第一上部栅电极42的上表面以及第二上部栅电极45的上表面。上部绝缘层55可覆盖刻蚀停止层51、下部绝缘层53、第一间隔件47、第二间隔件48、第一上部栅电介质层34、第二上部栅电介质层37、第一下部栅电极41、第二下部栅电极44、第一上部栅电极42以及第二上部栅电极45。
刻蚀停止层51可包括具有相对于下部绝缘层53和上部绝缘层55的刻蚀选择性的材料。刻蚀停止层51可包括氧化硅、氮化硅、氮氧化硅或其组合。下部绝缘层53和上部绝缘层55中的每一个可包括氧化硅、氮化硅、氮氧化硅或其组合。例如，下部绝缘层53和上部绝缘层55中的每一个可包括氧化硅，并且刻蚀停止层51可包括氮化硅。
参照图2和图13，可以形成穿过上部绝缘层55与下部绝缘层53的第一开口57和第二开口58。图案化处理可应用于第一开口57和第二开口58的形成。可由(或者可替代地，通过)第一开口57的底部和第二开口58的底部暴露出刻蚀停止层。第一开口57可形成在PMOS区的PMOS中，并且第二开口58可形成在NMOS区的NMOS中。第一开口57和第二开口58中的每一个可具有大于水平宽度的垂直高度。第一开口57和第二开口58中的每一个可以是接触孔或沟槽。
参照图2和图14，可利用薄膜形成工艺和图案化处理来形成第一阻挡层59和第一掩膜层61，第一阻挡层59和第一掩膜层61覆盖NMOS区的NMOS并暴露出PMOS区的PMOS。第一阻挡层59可填充第二开口58。第一阻挡层59可包括具有相对于下部绝缘层53、上部绝缘层55和刻蚀停止层51的刻蚀选择性的材料。第一阻挡层59可包括能够用于800℃或更高温度(或者可替代地，约800℃以上)下的旋涂式硬掩模(SOH)材料或旋涂式玻璃(SOG)材料。第一掩膜层61可包括光刻胶。
参照图2和图15，可通过去除已暴露的刻蚀停止层51而在第一开口57中(或者可替代地，通过第一开口57)暴露第一源极/漏极区31。可以施加各向异性刻蚀工艺以去除刻蚀停止层51。可去除第一掩模层61。在一些示例实施例中，可在去除刻蚀停止层51之前去除第一掩膜层61。
参照图2和图16，可利用离子注入工艺在第一源极/漏极区31中形成第一插件杂质区63和第一非晶层65。可形成第一插件杂质区63以使其围绕第一非晶层65的底部。第一插件杂质区63可包括P型杂质。可利用预非晶化注入(PAI)工艺来形成第一非晶层65。第一非晶层65可包括Ge。第一非晶层65可在第一开口57下方对齐。
参照图2和图17，可形成第一金属层67和第一覆盖层69。第一金属层67可与第一非晶层65直接接触。第一覆盖层69可覆盖第一金属层67。第一金属层67可包括Ni、NiPt、Co、CoPt、Ta、TaPt和其组合中的至少一种。例如，第一金属层67可包括NiPt。第一覆盖层69可包括TiN。
参照图2和图18，可利用第一热处理工艺形成第一金属硅化物层71。热处理工艺可在约600℃温度下执行约30秒。可在执行第一热处理工艺的同时利用第一非晶层65与第一金属层67的反应来形成第一金属硅化物层71。第一金属硅化物层71可包括NiSi、NiPtSi、CoSi、CoPtSi、TaSi、TaPtSi和其组合中的至少一种。例如，第一金属硅化物层71可包括NiSi和/或NiPtSi。
参照图2和图19，可去除第一金属层67和第一覆盖层69。第一金属硅化物层71可由(或者可替代地，通过)第一开口57的底部暴露。
参照图2和图20，可利用第二热处理工艺使第一金属硅化物层71稳定。第二热处理工艺可在约800℃的温度下执行一秒至两秒。在执行第二热处理工艺的同时，可在第二开口58中保留第一阻挡层59。
参照图2和图21，可利用薄膜形成工艺和图案化处理形成第二阻挡层74和第二掩膜层76，第二阻挡层74和第二掩膜层76覆盖PMOS区的PMOS并且暴露NMOS区的NMOS。可通过去除第一阻挡层59来暴露第二开口58。
第二阻挡层74可填充第一开口57。第二阻挡层74可包括具有相对于下部绝缘层53、上部绝缘层55和刻蚀停止层51的刻蚀选择性的材料。第二阻挡层74可以包括能够用于800℃或更高温度(或者可替代地，约800℃以上)下的SOH材料或SOG材料。第二掩膜层76可包括光刻胶。
参照图2和图22，可通过去除已暴露的刻蚀停止层51来在第二开口58中暴露第二源极/漏极区32。可施加各向异性刻蚀工艺以去除刻蚀停止层51。可去除第二掩膜层76。在一些实施例中，可在去除刻蚀停止层51之前去除第二掩膜层76。
参照图2和图23，可利用离子注入工艺将第二插件杂质区78和第二非晶层79形成在第二源极/漏极区32中。第二插件杂质区78可具有比第一插件杂质区63的厚度更小的厚度。第二非晶层79可具有比第一非晶层65的厚度更小的厚度。可形成第二插件杂质区78以使其围绕第二非晶层79的底部。第二插件杂质区78可包括N型杂质。可利用PAI工艺形成第二非晶层79。第二非晶层79可包括Ge。第二非晶层79可在第二开口58下方对齐。
参照图2和图24，可通过去除第二阻挡层74来暴露第一开口57。
参照图2和图25，可形成第二金属层82和第二覆盖层84，来覆盖第一开口57的内壁和第二开口58的内壁并且覆盖上部绝缘层55。第二金属层82可与第二非晶层79和第一金属硅化物层71直接接触。第二覆盖层84可覆盖第二金属层82。第二金属层82可包括Ti。第二覆盖层84可包括TiN。
参照图2和图26，可利用第三热处理工艺形成第二金属硅化物层86。第三热处理工艺可在约800℃的温度下执行一秒至两秒。可在执行第三热处理工艺的同时利用第二非晶层79与第二金属层82的反应来形成第二金属硅化物层86。第二金属硅化物层86可包括TiSi。第二金属硅化物层86可具有比第一金属硅化物层71的厚度更小的厚度。可在第一金属硅化物层71上保留第二金属层82。
参照图2和图27，第一插件87可形成为填充第一开口57，并且第二插件88可形成为填充第二开口58。第一插件87与第二插件88中的每一个可包括金属、金属氮化物、金属氧化物、导电碳或其组合。例如，第一插件87和第二插件88中的每一个可包括W。第二覆盖层84可当做势垒层。
图28至图43是用于描述制造根据本发明构思的一些示例实施例的半导体器件的方法的截面图。
参照图28，可在具有PMOS区的PMOS和NMOS区的NMOS的衬底21上形成N阱123、P阱124、第一源极/漏极区131、第二源极/漏极区132、刻蚀停止层151和上部绝缘层156。第一源极/漏极区131可包括具有P型杂质的半导体层。第二源极/漏极区132可包括具有N型杂质的半导体层。
参照图29，可形成第一开口157和第二开口158。
参照图30，可形成第一阻挡层159和第一掩膜层161。第一阻挡层159可包括能够用于800℃或更高温度(或者可替代地，约800℃以上)下的SOH材料或SOG材料。第一掩膜层161可包括光刻胶。
参照图31，可通过去除已暴露的刻蚀停止层151在第一开口157中暴露出第一源极/漏极区131。
参照图32，可形成第一插件杂质区163和第一非晶层165。第一插件杂质区163可包括P型杂质。可利用PAI工艺形成第一非晶层165。第一非晶层165可包括Ge。第一非晶层165可在第一开口157下方对齐。
参照图33，可形成第一金属层167和第一覆盖层169。第一金属层167可与第一非晶层165直接接触。第一覆盖层169可覆盖第一金属层167。第一金属层167可包括Ni、NiPt、Co、CoPt、Ta、TaPt和其组合中的至少一种。例如，第一金属层167可包括NiPt。第一覆盖层169可包括TiN。
参照图34，可利用第一热处理工艺形成第一金属硅化物层171。第一热处理工艺可在约600℃的温度下执行约30秒。可在执行第一热处理工艺的同时利用第一非晶层165与第一金属层167的反应来形成第一金属硅化物层171。第一金属硅化物层171可包括NiSi、NiPtSi、CoSi、CoPtSi、TaSi、TaPtSi和其组合中的至少一种。例如，第一金属硅化物层171可包括NiSi和/或NiPtSi。
参照图35，可去除第一金属层167和第一覆盖层169。
参照图36，可利用第二热处理工艺使第一金属硅化物层171稳定。第二热处理工艺可在约800℃的温度下执行一秒至两秒。在执行第二热处理工艺的同时，可在第二开口158中保留第一阻挡层159。
参照图37，可形成第二阻挡层174和第二掩膜层176。可去除第一阻挡层159。第二阻挡层174可填充第一开口157。第二阻挡层174可包括能够用于800℃或更高温度(或者可替代地，约800℃以上)下的SOH材料或SOG材料。第二掩膜层176可包括光刻胶。
参照图38，可通过去除已暴露的刻蚀停止层151而在第二开口158中(或者可替代地，通过第二开口158)暴露出第二源极/漏极区132。
参照图39，可形成第二插件杂质区178和第二非晶层179。第二非晶层179可具有比第一非晶层165的厚度更小的厚度。第二插件杂质区178可形成为围绕第二非晶层179的底部。第二插件杂质区178可包括N型杂质。可利用PAI工艺形成第二非晶层179。第二非晶层179可包括Ge。第二非晶层179可在第二开口158下方对齐。
参照图40，可去除第二阻挡层174。
参照图41，可形成第二金属层182和第二覆盖层184。第二金属层182可与第二非晶层179和第一金属硅化物层171直接接触。第二覆盖层184可覆盖第二金属层182。第二金属层182可包括Ti。第二覆盖层184可包括TiN。
参照图42，可利用第三热处理工艺形成第二金属硅化物层186。第三热处理工艺可在约800℃的温度下执行一秒至两秒。可在执行第三热处理工艺的同时利用第二非晶层179和第二金属层182的反应来形成第二金属硅化物层186。第二金属硅化物层186可包括TiSi。第二金属硅化物层186可具有比第一金属硅化物层171的厚度更小的厚度。可在第一金属硅化物层171上保留第二金属层182。第二金属硅化物层186的下端可形成在高于第一金属硅化物层171下端的水平面。
参照图43，第一插件187可形成为填充第一开口157，并且第二插件188可形成为填充第二开口158。薄膜形成工艺和平坦化处理可应用于第一插件187和第二插件188的形成。
图44和图45是根据本发明构思的一些示例实施例的电子装置的系统框图。
参照图44，可将与参照图1至图43描述的半导体器件相似的半导体器件应用于电子系统2100。电子系统2100可包括主体2110、微处理器2120、电源2130、功能单元2140以及显示控制器2150。主体2110可以是由印制电路板(PCB)形成的母板。可在主体2110上安装微处理器2120、电源2130、功能单元2140和显示控制器2150。显示器2160可设置在主体2110内部或主体2110外部。例如，显示器2160可设置在主体2110的表面上，然后可显示由显示控制器2150处理的图像。
电源2130可从外部电源接收恒定电压，将该电压分为多种不同的电压电平，并将这些电压供应给微处理器2120、功能单元2140、显示控制器2150等。微处理器2120可从电源2130接收电压，以对功能单元2140和显示器2160进行控制。功能单元2140可执行电子系统2100的多种不同的功能。例如，当电子系统2100为智能电话时，功能单元2140可包括执行移动电话功能(例如拨号、将图像输出至显示器2160或者通过与外部设备2170的通信将语音输出至扬声器)的多种不同的组件，并且当包括有摄像头时，功能单元2140可当作摄像图像处理器。
在部分实施例中，当电子系统2100连接至存储卡以扩展容量时，功能单元2140可以是存储卡控制器。功能单元2140可通过有线或无线的通信单元2180与外部设备2170交换信号。此外，当电子系统2100需要通用串行总线(USB)以扩展功能时，功能单元2140可当作接口控制器。另外，功能单元2140可包括大容量存储装置。
可将与参照图1至图43描述的半导体器件相似的半导体器件应用于功能单元2140或微处理器2120。
参照图45，电子系统2400可包括根据本发明构思的多种不同的示例实施例的半导体器件中的至少一个。电子系统2400可应用于移动装置或计算机。例如，电子系统2400可包括存储器系统2412、微处理器2414、RAM 2416、总线2420以及用户接口2418。微处理器2414、存储器系统2412和用户接口2418可通过总线2420彼此连接。用户接口2418可用于向电子系统2400输入数据，或者从电子系统2400输出数据。微处理器2414可对电子系统2400进行编程和控制。RAM 2416可用作微处理器2414的操作存储器。可将微处理器2414、RAM 2416和/或其他组件组装在单个封装件内。存储器系统2412可对微处理器2414的操作代码、由微处理器2414处理的数据或从外部接收的数据进行存储。存储器系统2412可包括控制器和存储器。
可将与参照图1至图43描述的半导体器件相似的半导体器件应用于微处理器2414、RAM 2416或存储器系统2412。
根据本发明构思的示例实施例，在PMOS区中形成第一开口并且在NMOS区中形成第二开口。形成了填充第二开口的第一阻挡层。第一阻挡层可包括能够用于800℃或更高温度(或者可替代地，约800℃以上)下的SOH材料或SOG材料。第一金属硅化物层形成在暴露在第一开口中的第一源极/漏极区之中。第一金属硅化物层可包括NiSi、NiPtSi、CoSi、CoPtSi、TaSi、TaPtSi和其组合中的至少一种。第二源极/漏极区可暴露在第二开口中。在第二源极/漏极区中形成第二金属硅化物层。第二金属硅化物层可包括TiSi。因此，可实现具有出色的电气特性的半导体器件。
虽然已经参照附图描述了一些示例实施例，但是本领域技术人员将易于理解的是，可以在不背离范围和不改变实质特征的前提下对各实施例进行许多修改。因此，上述示例实施例应当被视为是描述性的，而非旨在进行限制。

Claims (24)

1.一种半导体器件，包括：
位于衬底上的第一鳍和第二鳍，所述第一鳍具有N型杂质，所述第二鳍具有P型杂质；
第一栅电极，其与所述第一鳍交叉并且覆盖所述第一鳍的至少一个侧表面；
第二栅电极，其与所述第二鳍交叉并且覆盖所述第二鳍的至少一个侧表面；
第一源极/漏极区，其位于所述第一鳍上并且邻近于所述第一栅电极的侧表面；
第二源极/漏极区，其位于所述第二鳍上并且邻近于所述第二栅电极的侧表面；
刻蚀停止层，其包括位于所述第一源极/漏极区上的第一刻蚀停止层部分以及位于所述第二源极/漏极区上的第二刻蚀停止层部分；
绝缘层，其位于所述刻蚀停止层上；
第一插件，其穿过所述绝缘层和所述刻蚀停止层而连接至所述第一源极/漏极区；
第一金属硅化物层，其位于所述第一源极/漏极区中并且与所述第一插件对齐；
第二插件，其穿过所述绝缘层和所述刻蚀停止层而连接至所述第二源极/漏极区；以及
第二金属硅化物层，其位于所述第二源极/漏极区中并且与所述第二插件对齐，
所述第二金属硅化物层具有与所述第一金属硅化物层的材料不同的材料以及比所述第一金属硅化物层的厚度更小的厚度，
所述第一源极/漏极区的上端处于比所述第一鳍的上端更高的水平面，并且
所述第二源极/漏极区的上端处于比所述第二鳍的上端更高的水平面。
2.根据权利要求1所述的半导体器件，其中
所述第一金属硅化物层包括从NiSi、NiPtSi、CoSi、CoPtSi、TaSi、TaPtSi及其组合中选择的至少一种，并且
所述第二金属硅化物层包括TiSi。
3.根据权利要求1所述的半导体器件，还包括：
位于所述第一鳍与所述第一栅电极之间的第一栅电介质层；以及
位于所述第二鳍与所述第二栅电极之间的第二栅电介质层，
所述第一栅电介质层的上端处于比所述第一栅电极的中心更高的水平面，并且
所述第二栅电介质层的上端处于比所述第二栅电极的中心更高的水平面。
4.根据权利要求3所述的半导体器件，其中所述第一栅电介质层包括：
与所述第一鳍直接接触的下部电介质层；以及
与所述第一栅电极的底部和侧表面直接接触的上部电介质层，所述上部电介质层位于所述下部电介质层与所述第一栅电极之间。
5.根据权利要求1所述的半导体器件，还包括：
围绕所述第一插件和所述第二插件两者的侧表面及底部的第一金属层；以及
位于所述第一金属层与所述第一金属硅化物层之间以及位于所述第一金属层与所述绝缘层之间的第二金属层，
所述第一金属层与所述第二金属硅化物层直接接触。
6.根据权利要求5所述的半导体器件，其中
所述第一金属层为TiN层，并且
所述第二金属层为Ti层。
7.根据权利要求1所述的半导体器件，其中所述第一金属硅化物层的上端处于比所述第二金属硅化物层的上端更高的水平面。
8.根据权利要求1所述的半导体器件，其中所述第二金属硅化物层的下表面处于比所述第一金属硅化物层的下表面更高的水平面。
9.根据权利要求1所述的半导体器件，其中
所述第一金属硅化物层的下表面处于比所述第一栅电极的下表面更高的水平面，并且
所述第二金属硅化物层的下表面处于比所述第二栅电极的下表面更高的水平面。
10.根据权利要求1所述的半导体器件，其中
所述第一金属硅化物层的上表面处于比所述第一插件的下表面更高的水平面，并且
所述第二金属硅化物层的上表面处于比所述第二插件的下表面更高的水平面。
11.根据权利要求1所述的半导体器件，还包括：
位于所述第一鳍的外围和所述第二鳍的外围的隔离层，
所述隔离层的上端处于比所述第一鳍的上端和所述第二鳍的上端更高的水平面。
12.根据权利要求1所述的半导体器件，其中所述第一鳍和所述第二鳍中的每一个具有大于水平宽度的垂直高度。
13.根据权利要求1所述的半导体器件，其中所述第一插件和所述第二插件中的每一个具有大于水平宽度的垂直高度。
14.一种半导体器件，包括：
位于衬底上的第一鳍和第二鳍，所述第一鳍和所述第二鳍具有N型杂质且彼此分离；
位于所述衬底上的第三鳍和第四鳍，所述第三鳍和所述第四鳍具有P型杂质且彼此分离；
位于所述第一鳍上的第一源极/漏极区；
位于所述第二鳍上且与所述第一源极/漏极区接触的第二源极/漏极区；
位于所述第三鳍上的第三源极/漏极区；
位于所述第四鳍上且与所述第三源极/漏极区接触的第四源极/漏极区；
位于所述第一源极/漏极区和所述第二源极/漏极区上的第一插件；
位于所述第一插件与所述第一源极/漏极区之间以及所述第一插件与所述第二源极/漏极区之间的第一金属硅化物层；
位于所述第三源极/漏极区和所述第四源极/漏极区上的第二插件；以及
位于所述第二插件与所述第三源极/漏极区之间以及所述第二插件与所述第四源极/漏极区之间的第二金属硅化物层，
所述第二金属硅化物层具有与所述第一金属硅化物层的材料不同的材料以及比所述第一金属硅化物层的厚度更小的厚度。
15.根据权利要求14所述的半导体器件，其中
所述第一源极/漏极区的侧表面和所述第二源极/漏极区的侧表面彼此接触，并且
所述第三源极/漏极区的侧表面和所述第四源极/漏极区的侧表面彼此接触。
16.根据权利要求14所述的半导体器件，还包括：
刻蚀停止层，其包括位于所述第一源极/漏极区与所述第二源极/漏极区上的第一刻蚀停止层部分以及位于所述第三源极/漏极区与所述第四源极/漏极区上的第二刻蚀停止层部分；以及
位于所述刻蚀停止层上的绝缘层，
所述第一插件穿过所述绝缘层和所述刻蚀停止层而连接至所述第一金属硅化物层，并且
所述第二插件穿过所述绝缘层和所述刻蚀停止层而连接至所述第二金属硅化物层。
17.根据权利要求14所述的半导体器件，还包括：
覆盖所述第一插件的底部和所述第二插件的底部的第一金属层；以及
位于所述第一金属层与所述第一金属硅化物层之间的第二金属层，
所述第一金属层与所述第二金属硅化物层直接接触。
18.根据权利要求17所述的半导体器件，其中
所述第一金属层为TiN层，并且
所述第二金属层为Ti层。
19.根据权利要求14所述的半导体器件，其中
所述第一源极/漏极区的上端和所述第二源极/漏极区的上端处于比所述第一鳍的上端和所述第二鳍的上端更高的水平面，并且
所述第三源极/漏极区的上端和所述第四源极/漏极区的上端处于比所述第三鳍的上端和所述第四鳍的上端更高的水平面。
20.一种半导体器件，包括：
衬底，其包括从所述衬底的上表面突出的至少两个第一鳍，所述至少两个第一鳍以彼此平行的方式在第一方向上延伸，并且所述至少两个第一鳍掺有具有彼此不同的电导率的杂质；
第一插件和第二插件，其中的每一个延伸为与所述至少两个第一鳍交叉，所述第一插件和所述第二插件以彼此平行的方式在第二方向上延伸，并且所述第二方向实质上垂直于所述第一方向；
第一源极/漏极区和第二源极/漏极区，它们分别与所述至少两个第一鳍接触；
至少两个栅电极，其分别位于所述第一源极/漏极区和所述第二源极/漏极区中的相应一个的上端之上，所述至少两个栅电极的下端分别与所述至少两个第一鳍接触；以及
第一金属硅化物层，其位于所述第一插件与所述第一源极/漏极区之间；以及
第二金属硅化物层，其位于所述第二插件与所述第二源极/漏极区之间，
所述第一金属硅化物层具有与所述第二金属硅化物层的厚度不同的厚度，并且
所述第一金属硅化物层包括第一金属硅化物，并且所述第二金属硅化物层包括第二金属硅化物，所述第一金属硅化物不同于所述第二金属硅化物。
21.根据权利要求20所述的半导体器件，其中
所述衬底包括从所述衬底的上表面突出的至少两个第二鳍，并且
所述半导体器件还包括，
分别与所述至少两个第二鳍接触的第三源极/漏极区和第四源极/漏极区，
所述第一金属硅化物层是在所述第三源极/漏极区和所述第一源极/漏极区上连续延伸的单层，并且
所述第二金属硅化物层是在所述第四源极/漏极区和所述第二源极/漏极区上连续延伸的单层。
22.根据权利要求20所述的半导体器件，其中
所述至少两个栅电极分别部分地凹进在所述第一源极/漏极区和所述第二源极/漏极区中的相应一个的上端之内，并且
所述至少两个第一鳍的上端分别处于比所述第一金属硅化物层的下端和所述第二金属硅化物层的下端更低的水平面。
23.根据权利要求20所述的半导体器件，其中
所述第一插件和所述第二插件分别凹进在所述第一源极/漏极区和所述第二源极/漏极区之内，并且
所述第二金属硅化物层的下端处于与所述至少两个第一鳍中的一个的上端相同的水平面，或者处于比所述至少两个第一鳍中的一个的上端更低的水平面。
24.根据权利要求20所述的半导体器件，其中
所述第一金属硅化物层实质上由所述第一金属硅化物构成，并且
所述第二金属硅化物层实质上由所述第二金属硅化物构成。
CN201511021210.XA 2015-01-05 2015-12-30 具有硅化物的半导体器件及其制造方法 Active CN105762148B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0000663 2015-01-05
KR1020150000663A KR102282980B1 (ko) 2015-01-05 2015-01-05 실리사이드를 갖는 반도체 소자 및 그 형성 방법

Publications (2)

Publication Number Publication Date
CN105762148A CN105762148A (zh) 2016-07-13
CN105762148B true CN105762148B (zh) 2021-07-23

Family

ID=56286894

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201511021210.XA Active CN105762148B (zh) 2015-01-05 2015-12-30 具有硅化物的半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US9704865B2 (zh)
KR (1) KR102282980B1 (zh)
CN (1) CN105762148B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102575420B1 (ko) * 2016-10-05 2023-09-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102551745B1 (ko) 2016-11-09 2023-07-06 삼성전자주식회사 반도체 장치
US10084065B1 (en) 2017-03-13 2018-09-25 International Business Machines Corporation Reducing resistance of bottom source/drain in vertical channel devices
US10297602B2 (en) 2017-05-18 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Implantations for forming source/drain regions of different transistors
CN108933173A (zh) * 2017-05-19 2018-12-04 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10529712B2 (en) * 2017-11-07 2020-01-07 Samsung Electronics Co., Ltd. Semiconductor device
KR102432894B1 (ko) * 2017-11-17 2022-08-17 삼성전자주식회사 반도체 소자
EP4220719A3 (en) * 2017-11-30 2023-08-16 INTEL Corporation Fin patterning for advanced integrated circuit structure fabrication
US10796968B2 (en) 2017-11-30 2020-10-06 Intel Corporation Dual metal silicide structures for advanced integrated circuit structure fabrication
US11158543B2 (en) * 2019-07-09 2021-10-26 International Business Machines Corporation Silicide formation for source/drain contact in a vertical transport field-effect transistor
KR20210024367A (ko) * 2019-08-23 2021-03-05 삼성전자주식회사 반도체 소자
KR20210040233A (ko) 2019-10-02 2021-04-13 삼성전자주식회사 반도체 소자
US11233134B2 (en) * 2019-12-19 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistors with dual silicide contact structures

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286411A (ja) * 1999-03-29 2000-10-13 Toshiba Corp 半導体装置とその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005030583B4 (de) 2005-06-30 2010-09-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Kontaktisolationsschichten und Silizidgebieten mit unterschiedlichen Eigenschaften eines Halbleiterbauelements und Halbleiterbauelement
JP2006203237A (ja) 2006-03-09 2006-08-03 Toshiba Corp 絶縁ゲート型電界効果トランジスタを含む半導体装置
KR101406226B1 (ko) 2008-05-07 2014-06-13 삼성전자주식회사 반도체 소자의 제조 방법
US20090315185A1 (en) 2008-06-20 2009-12-24 Boyan Boyanov Selective electroless metal deposition for dual salicide process
DE102008035816B4 (de) * 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
KR101561059B1 (ko) * 2008-11-20 2015-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20110147855A1 (en) 2009-12-23 2011-06-23 Joshi Subhash M Dual silicide flow for cmos
US8362574B2 (en) 2010-06-04 2013-01-29 Kabushiki Kaisha Toshiba Faceted EPI shape and half-wrap around silicide in S/D merged FinFET
US20140106529A1 (en) 2012-10-16 2014-04-17 Stmicroelectronics (Crolles 2) Sas Finfet device with silicided source-drain regions and method of making same using a two step anneal
US20140210011A1 (en) 2013-01-31 2014-07-31 Globalfoundries Inc Dual Silicide Process
KR20140121617A (ko) * 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9634013B2 (en) * 2014-10-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for semiconductor fabrication

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286411A (ja) * 1999-03-29 2000-10-13 Toshiba Corp 半導体装置とその製造方法

Also Published As

Publication number Publication date
CN105762148A (zh) 2016-07-13
US9704865B2 (en) 2017-07-11
US20160197074A1 (en) 2016-07-07
KR20160084139A (ko) 2016-07-13
KR102282980B1 (ko) 2021-07-29

Similar Documents

Publication Publication Date Title
CN105762148B (zh) 具有硅化物的半导体器件及其制造方法
US10199279B2 (en) Method of fabricating FinFET structure
US10825810B2 (en) Semicondcutor device including a semiconductor extension layer between active regions
CN105448911B (zh) 具有接触插塞的半导体器件
TWI608615B (zh) 在凹處包括一應力件的半導體裝置及其形成方法（一）
KR102432268B1 (ko) 반도체 소자 및 그 제조 방법.
KR102472570B1 (ko) 핀 액티브 영역들을 갖는 반도체
US9431324B2 (en) Semiconductor device having contact structures
US9929048B1 (en) Middle of the line (MOL) contacts with two-dimensional self-alignment
US9627481B2 (en) Semiconductor device having an inactive-fin
CN110544692A (zh) 具有功函数金属的半导体器件
US9673198B2 (en) Semiconductor devices having active regions at different levels
US9356018B2 (en) Semiconductor devices and methods of fabricating the same
US10529714B2 (en) Semiconductor device having contact plug and method of forming the same
US20150255607A1 (en) Semiconductor device having stressor and method of fabricating the same
KR102238409B1 (ko) 반도체 장치 및 그 제조 방법
US20160005659A1 (en) Method of manufacturing semiconductor device
US9559102B2 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant