TWI608615B - 在凹處包括一應力件的半導體裝置及其形成方法（一） - Google Patents

在凹處包括一應力件的半導體裝置及其形成方法（一） Download PDF

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李哲雄
鄭會晟
金永倬
李來寅
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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Description

在凹處包括一應力件的半導體裝置及其形成方法(一) 領域
本發明係大致有關於電子裝置之領域，且特別有關於半導體裝置。
背景
為改善半導體裝置之電氣特性，已發展出各種應變技術。
概要
一種形成一半導體裝置之方法可包括在一基材之一作用區域中形成一輕摻雜汲極(LDD)及在該LDD中形成一包括磷之快速蝕刻區域。該方法亦可包括藉由使該快速蝕刻區域凹陷在該作用區域中形成一第一槽及藉由使用一方向性蝕刻程序擴大該第一槽在該作用區域中形成一第二槽。該第二槽可包括該作用區域之一缺口部份。該方法可更包括在該第二槽中形成一應力件及在該作用區域上形成一閘極電極。在各種實施例中，該LDD可包括硼。
依據各種實施例，形成該第一槽可包括實施一等向蝕刻程序。該第一槽可包括藉由使該快速蝕刻區域凹陷所形成之一上槽及與該上槽之一下部連接的一下槽。該下槽可具有比該上槽之一第二寬度窄之一第一寬度。在各種實施例中，形成該第一槽可更包括在實施該等向蝕刻程序之前實施一異向蝕刻程序。
依據各種實施例，該作用區域之缺口部份可包括一上側壁及一接觸該上側壁之下側壁。在該作用區域之一最上方表面與該上側壁之間的一角度可為一銳角且該上側壁可與該下側壁不共平面。在各種實施例中，該上側壁可在該LDD之一表面上之一會合界面接觸該下側壁。該閘極電極可重疊該等上與下側壁之會合界面且該上側壁之一邊緣部份可突出超過該閘極電極之一相鄰側壁。
在各種實施例中，該快速蝕刻區域之一寬度可比該LDD之一寬度窄。該快速蝕刻區域之一第一深度可比該LDD之一第二深度淺。該LDD之一部份可形成在該作用區域與該快速蝕刻區域之間。在形成該應力件後，該快速蝕刻區域之一部份可在該LDD與該應力件之間。
依據各種實施例，該方法可更包括在形成該LDD之前，在該作用區域上形成一預備閘極電極且在該預備閘極電極之一側壁上形成一分隔件及在形成該應力件後，移除該預備閘極電極。
依據各種實施例，該方法可包括在形成該快速蝕刻區域之前，在該作用區域上形成一預備閘極電極且在該 預備閘極電極之一側壁上形成一分隔件及在形成該應力件後，移除該預備閘極電極。
在各種實施例中，該方法可包括在形成該第一槽之前，在該作用區域上形成一預備閘極電極且在該預備閘極電極之一側壁上形成一分隔件及在形成該應力件後，移除該預備閘極電極。
依據各種實施例，形成該應力件可包括在該第二槽中形成一第一半導體層，在該第一半導體層上形成一第二半導體層及在該第二半導體層上形成一第三半導體層。該等第一及第二半導體層可包括該作用區域所缺少之一材料。形成該等第一、第二及第三半導體層可包括實施選擇磊晶成長(SEG)程序。依據各種實施例，該等第一與第二半導體層可包括各自之矽鍺層，且該第二半導體層之一鍺濃度可比該第一半導體層之鍺濃度大。該第三半導體層可包括一Si層。
一種形成一半導體裝置之方法可包括在一第一作用區域中形成一輕摻雜汲極(LDD)且在一第二作用區域中形成一第二LDD及在該第一作用區域之LDD中形成一第一快速蝕刻區域且在該第二作用區域之第二LDD中形成一第二快速蝕刻區域。該第一作用區域可在一基材之一第一區域中且該第二作用區域可在該基材之一第二區域中。該等第一與第二快速蝕刻區域可包括磷。該方法亦可包括藉由使該等第一與第二快速蝕刻區域分別凹陷，形成一第一預備槽及一第二預備槽，及藉由使用一方向性蝕刻 程序分別擴大該等第一與第二預備槽，形成一第一槽及一第二槽。該第一槽可包括該第一作用區域之一第一缺口部份且該第二槽可包括該第二作用區域之一第二缺口部份。該方法可更包括在該第一槽中形成一第一應力件且在該第二槽中形成一第二應力件及在該第一作用區域上形成一第一閘極電極且在該第二作用區域上形成一第二閘極電極。
依據各種實施例，該第一作用區域之第一缺口部份可包括在一第一會合界面接觸一第一下側壁之一第一上側壁且該第二作用區域之第二缺口部份可包括在一第二會合界面接觸一第二下側壁之一第二上側壁。該第一閘極電極可重疊該第一會合界面且該第二閘極電極可不重疊該第二會合界面。該第一會合界面可比該第二會合界面高。
在各種實施例中，在該第一會合界面與該第一閘極電極之一側壁之間的一水平距離可在0nm至5nm之範圍內，且在該第二會合界面與該第二閘極電極之一側壁之間的一水平距離可在1nm至3nm之範圍內。
在各種實施例中，在該第一會合界面與該第一作用區域之一最上方表面之間的一垂直距離可在3nm至7nm之範圍內，且在該第二會合界面與該第二作用區域之一最上方表面之間的一垂直距離可在8nm至12nm之範圍內。
依據各種實施例，該第一會合界面可形成在該 第一LDD之一表面上，且該第二會合界面可形成在該第二LDD之一表面上並且其中該第二LDD之一硼濃度可比該第一LDD之一硼濃度大。
在各種實施例中，該第二快速蝕刻區域之一磷濃度可比該第一快速蝕刻區域之一磷濃度小。
一種半導體裝置可包括：一基材，包括第一與第二區域；一第一閘極電極，係在該第一區域之一第一作用區域上；一第一槽，係在該第一作用區域中且與該第一閘極電極之一側相鄰；及一第一埋入應力件，係在該第一槽中。該裝置亦可包括：一第二閘極電極，係在該第二區域之一第二作用區域中；一第二槽，係在該第二作用區域中且與該第二閘極電極之一側相鄰；及一第二埋入應力件，係在該第二槽中。該等第一與第二區域可包括各自不同之圖案密度。該第一作用區域可包括該第一作用區域之一第一缺口部份且該第二槽可包括該第二作用區域之一第二缺口部份。該第一缺口部份可包括一第一上側壁及一與該第一上側壁接觸之第一下側壁，且該第一上側壁及該第一下側壁可在一第一會合界面會合。該第二缺口部份可包括一第二上側壁及一與該第二上側壁接觸之第二下側壁，且該第二上側壁及該第一下側壁可在一第一會合界面會合。該第一閘極電極可重疊該第二會合界面且該第一會合界面可比該第二會合界面高。
一種半導體裝置可包括：一基材，包括一作用區域；一閘極電極，係在該作用區域上；及一輕摻雜汲極 (LDD)，係在該作用區域中且與該閘極電極之一側相鄰，該LDD包括硼及磷。該磷之一濃度可在5×1018原子/cm3至1×1019原子/cm3。該裝置亦可包括在該作用區域中且與該閘極電極之該側相鄰之槽，且該槽包括該作用區域之一缺口部份及在該槽中之一埋入應力件。
一種形成一半導體裝置之方法可包括在一基材上形成一閘極結構及在該基材中形成與該閘極結構之一側相鄰的摻雜圖案。該方法亦可包括藉由使用該閘極結構作為一蝕刻遮罩蝕刻該摻雜圖案之一部份而形成一第一預備孔穴；藉由選擇地蝕刻該摻雜圖案形成一第二預備孔穴；藉由使用一方向性蝕刻程序蝕刻該第二預備孔穴之暴露表面而形成一孔穴；及在該孔穴中形成一應力件。該第一預備孔穴之一側可暴露該摻雜圖案。該孔穴可包括一在該閘極結構下方之凹處且該凹處可包括兩會合傾斜部份。
在各種實施例中，形成該摻雜圖案可包括使用該閘極結構作為一植入遮罩將多數元素植入該基材。植入該等元素可包括將磷植入該基材。
依據各種實施例，該方法可更包括在形成該摻雜圖案之前在該基材中形成一與該閘極結構之該側相鄰之輕摻雜汲極(LDD)。該摻雜圖案之至少一部份可形成在該LDD中。該方法可另外包括在形成該LDD後，在該閘極結構之一側形成一分隔件圖案。植入該等元素可包括使用該分隔件圖案及該閘極結構作為一植入遮罩植入該等元素。
在各種實施例中，該方向性蝕刻程序可包括依 據該基材之晶體取向以不同蝕刻速度蝕刻該基材的一蝕刻程序且該凹處可包括一缺口部份，且該缺口部份包括兩會合傾斜部份。
21‧‧‧基材
22‧‧‧井部
23‧‧‧作用區域
23S1‧‧‧第一側表面
23S2‧‧‧第二側表面
23S3‧‧‧第二表面
23SU‧‧‧第一表面
29‧‧‧裝置隔離層
31‧‧‧緩衝層
33‧‧‧暫時閘極電極
33T‧‧‧閘極槽
35‧‧‧第一遮罩圖案；第一下遮 罩圖案
37‧‧‧第二遮罩圖案；第一上遮罩圖案
42‧‧‧第一分隔件
43‧‧‧輕摻雜汲極(LDD)
45‧‧‧暈圈
47‧‧‧第二分隔件；第一中間分 隔件
47A‧‧‧第二分隔件
49‧‧‧較快蝕刻速度部
51‧‧‧第三分隔件；第一外分隔件
51T‧‧‧凹區域
53‧‧‧第一槽
53A‧‧‧上槽
53B‧‧‧下槽
55‧‧‧第二槽；第一槽
61‧‧‧第一半導體層
61A‧‧‧第一半導體層
61B‧‧‧第一半導體層
62‧‧‧第二半導體層
63‧‧‧第三半導體層
65‧‧‧埋入應力件
65A‧‧‧埋入應力件
65B‧‧‧埋入應力件
71‧‧‧層間絕緣層
73‧‧‧第一閘極介電層
75‧‧‧第二閘極介電層
77‧‧‧第一閘極電極
79‧‧‧第二閘極電極
100‧‧‧半導體晶片
101‧‧‧記憶體區域
101C‧‧‧第二區域
101P‧‧‧SRAM周邊區域
102‧‧‧第一區域
131‧‧‧閘極介電層
133‧‧‧第一閘極電極
134‧‧‧內分隔件
142‧‧‧第一分隔件
147‧‧‧第二分隔件
151‧‧‧第三分隔件
181‧‧‧第二閘極電極
183‧‧‧蝕刻停止層
185‧‧‧層間絕緣層
221‧‧‧基材
222‧‧‧井部
223‧‧‧作用區域
225‧‧‧緩衝層
223S1‧‧‧第一側表面
223S2‧‧‧第二側表面
223S3‧‧‧第三側表面
223S4‧‧‧第二表面
223S5‧‧‧第一側表面
223SU‧‧‧第一表面
229‧‧‧裝置隔離層
231‧‧‧暫時閘極介電層
233‧‧‧暫時閘極電極
233T‧‧‧閘極槽
235‧‧‧第一遮罩圖案
237‧‧‧第二遮罩圖案
242‧‧‧第一分隔件
243‧‧‧輕摻雜汲極(LDD)
245‧‧‧暈圈
247‧‧‧第二分隔件
249‧‧‧較快蝕刻速度部
251‧‧‧第三分隔件
253‧‧‧第一槽
253A‧‧‧上槽
253B‧‧‧下槽
255‧‧‧第二槽
255A‧‧‧第二槽
255‧‧‧第二槽
262‧‧‧第二半導體層
262A‧‧‧第二半導體層
262B‧‧‧第二半導體層
263‧‧‧第三半導體層
265‧‧‧埋入應力件
271‧‧‧層間絕緣層
273‧‧‧第一閘極介電層
275‧‧‧第二閘極介電層
279‧‧‧閘極電極
322‧‧‧第二井部
323‧‧‧第二作用區域
323S1‧‧‧第三側表面
323S2‧‧‧第四側表面
323S3‧‧‧第四表面
323SU‧‧‧第三表面
329‧‧‧第二裝置隔離層
331‧‧‧第二緩衝層
333‧‧‧第二暫時閘極電極
335‧‧‧第二下遮罩圖案
337‧‧‧第二上遮罩圖案
342‧‧‧第二內分隔件
343‧‧‧第二LDD
345‧‧‧第二暈圈
347‧‧‧第二中間分隔件
349‧‧‧第二較快蝕刻速度部
351‧‧‧第二外分隔件
353‧‧‧第二預備槽
353A‧‧‧第二上槽
353B‧‧‧第二下槽
355‧‧‧第二槽
361‧‧‧第四半導體層
362‧‧‧第五半導體層
363‧‧‧第六半導體層
365‧‧‧第二埋入應力件
371‧‧‧第二層間絕緣層
373‧‧‧第三閘極介電層
375‧‧‧第四閘極介電層
377‧‧‧第三閘極電極
379‧‧‧第四閘極電極
500-570‧‧‧方塊
1900‧‧‧智慧型手機
2100‧‧‧電子系統
2110‧‧‧本體
2120‧‧‧微處理器單元
2130‧‧‧電源單元
2140‧‧‧功能單元
2150‧‧‧顯示器控制單元
2160‧‧‧顯示器單元
2170‧‧‧外部設備
2180‧‧‧有線或無線通訊單元
2400‧‧‧電子系統
2412‧‧‧記憶體系統
2414‧‧‧微處理器
2416‧‧‧隨機存取記憶體(RAM)
2418‧‧‧使用者介面
2420‧‧‧匯流排
E1‧‧‧第一邊緣
E2‧‧‧第二邊緣
E31‧‧‧第三邊緣
E32‧‧‧第四邊緣
X‧‧‧水平距離
Y‧‧‧垂直高度
X1‧‧‧第一水平距離
Y1‧‧‧第一垂直高度
X3‧‧‧第二水平距離
Y3‧‧‧第二垂直高度
圖式簡單說明
圖1係一流程圖，顯示形成依據本發明觀念之某些實施例之一半導體裝置的方法。
圖2、3、4A、4B、5A至5C、6A至6C、7A至7C、8A至8C、9至13與14A至14G係橫截面圖，顯示在形成依據本發明觀念之某些實施例之一半導體裝置的操作中所提供之中間結構。
圖15係橫截面圖，顯示在形成依據本發明觀念之某些實施例之一半導體裝置的操作中所提供之一中間結構。
圖16係依據本發明觀念之某些實施例之一半導體裝置的一配置。
圖17至24、25A至25C、26至30與31A至31C係沿圖16之線I-I'與II-II'所截取之橫截面圖，顯示在形成依據本發明觀念之某些實施例之一半導體裝置的操作中所提供之中間結構。
圖32係依據本發明觀念之某些實施例之一半導體裝置的一配置。
圖33至38係橫截面圖，顯示在形成依據本發明觀念之某些實施例之一半導體裝置的操作中所提供之中間結 構。
圖39與40係依據本發明觀念之某些實施例之一電子設備的立體圖及方塊圖。
圖41係依據本發明觀念之某些實施例之一電子系統的方塊圖。
詳細說明
以下參照附圖說明多數實施例。在不偏離這揭露內容之精神與教示之情形下可有許多不同形態及實施例且因此該揭露內容不應被視為在此提出之實施例的限制。相反地，所提供之這些實施例使這說明將是詳盡且完整的，且將該揭露內容之範圍告知所屬技術領域中具有通常知識者。在圖式中，層與區域之尺寸及相對尺寸會誇大以便清楚顯示。類似符號表示全部類似元件。
應了解的是當一元件被稱為與另一元件“連接”或“耦合”時，它可與另一元件直接連接或耦合或可存在多數中間元件。相反地，當一元件被稱為與另一元件“直接連接”或“直接耦合”時，沒有中間元件。用以說明元件之間之關係的其他字應以一相似方式解讀(即，“在…之間”對“直接在…之間”，“相鄰”對“直接相鄰”等)。
應了解的是，雖然在此可使用該等用語第一、第二等表示本發明之元件，該等元件不應被視為受限於這些用語。在不偏離本發明之範圍的情形下，例如，一第一元件可稱為一第二元件，且一第二元件可稱為一第一元件。 在此，該用語“及/或”包括一或一以上相關對象之任一或所有組合。
在此可使用如“正下方”、“以下”、“下方”、“以上”、“上方”等空間相對用語以輕易地說明圖中所示之一元件或特徵與另一元件或特徵之關係。在此應了解的是該等空間相對用語係欲包含該裝置在使用或操作時，除了圖中所示之方位以外之不同方位。例如，如果在圖中之裝置翻轉，則以在其他元件或特徵“以下”或“正下方”說明之元件係定向為在其他元件或特徵“以上”。如此，該用語”以下”可包含以上與以下之方位。又，該裝置可另外定向(旋轉90度或在其他方位上)且在此所使用之該等空間相對用語亦可依此解讀。
在此用來說明本發明之實施例的用語不是意圖限制本發明之範圍。該冠詞“一”與“該”係表示它們具有一單一相關對象的單數，但是在本文獻中使用單數形不應排除存在一以上之相關對象。換言之，除非本文另外清楚地指出，否則表示單數之本發明之元件的可具有一或一以上之數目。在此亦應了解的是當在此使用時，該等用語包含”及/或“包括”係指存在所述之特徵、零件、步驟、操作、元件及/或組件，但並未排除存在或再加入一或一以上其他特徵、零件、步驟、操作、構件、組件及/或其群組。
在此參照示意顯示本發明之理想實施例(及中間結構)之橫截面圖說明多數實施例。因此，可預期由於例如製造方法及/或公差所造成之圖式形狀的變化。如此，實施 例不應被解讀為受限於在此所示區域之特殊形狀，而是應包括，例如，因製造所產生之形狀上的偏差。例如，一顯示為矩形之植入區域，通常在其邊緣處將具有圓化或彎曲特徵及/或一植入濃度梯度，而不是由已植入至未植入區域之雙態變化。類似地，一由植入所形成之已埋入區域會在該已埋入區域與被穿過而發生該植入之表面之間的一區域中產生某種植入，因此，在圖式中所示之區域本質上是以示意方式顯示且它們的形狀不是要顯示一裝置之一區域之精確形狀並且不是意圖限制本發明觀念之範圍。
除非另外定義，在此使用之所有用語(包括技術與科學用語)可被解讀為在發明所屬技術領域中是通常的。在此更應了解的是，在一般使用字典中定義之用語應被解釋為在相關技術中是通常的，且除非在此明白地定義，否則不應以一理想化或過度形式判斷之方式解讀。
應注意的是在某些其他實施例中，在此之流程方塊圖中所註記之功能/動作可不依在流程圖中所註記之順序發生。例如，依據所涉及之功能/動作，連續之所示兩方塊事實上可實質上同時實行或該等方塊有時可以相反之順序實行。此外，該等流程圖及/或方塊圖之一給定方塊之功能可分成多數方塊及/或該等流程圖及/或方塊圖之二或二以上方塊之功能可至少部份地整合。最後，在不偏離本發明之範圍的情形下，可在所示該等方塊之間添加或插入其他方塊，及/或可省略方塊/操作。
雖然在凹處包括一應力件的一電晶體可增加載 子移動性，但是在一裝置內之凹處之尺寸及形狀可有大變化。但是，本發明觀念之各種實施例提供形成一半導體裝置之方法，該等方法包括形成可控制一凹處之尺寸及形狀的一較快蝕刻速度部。因此，在此所述之方法可減少在一裝置內之凹處之尺寸及形狀的變化。
圖1係顯示形成依據本發明觀念之某些實施例之一半導體裝置之方法的流程圖。圖2、3、4A、4B、5A至5C、6A至6C、7A至7C、8A至8C、9至13與14A至14G係顯示在形成依據本發明觀念之某些實施例之一半導體裝置之操作中所提供的中間結構之橫截面圖。
請參閱圖1，依據本發明觀念之某些實施例之一半導體裝置之一方法可包括形成一輕摻雜汲極(LDD)(方塊500)，形成一較快蝕刻速度部(方塊510)，形成一第一槽(方塊520)，形成一第二槽(方塊530)，形成一第一半導體層(方塊540)，形成一第二半導體層(方塊550)，形成一第三半導體層(方塊560)，及形成一層間絕緣層(方塊570)。
請參閱圖1與2，在一基材21上可形成一井部22、一作用區域23、一裝置隔離層29、一緩衝層31、一暫時閘極電極33、一第一遮罩圖案35及一第二遮罩圖案37。該基材21可以是一單結晶半導體基材，例如一矽晶圓或一絕緣體上覆矽(SOI)晶圓。該基材21可包括第一導電性型雜質。該井部22可包括與該第一導電性型雜質不同之第二導電性型雜質。
以下，將在該第一導電性型係p型且該第二導電 性型係n型之假設下進行說明。但是，在某些實施例中，該第一導電性型雜質可為n型且該第二導電性型雜質可為p型。例如，該基材21可為包括p型雜質之單結晶矽，且該井部22係包括n型雜質之單結晶矽。該基材21可包括硼(B)，且該井部22可包括As、P或其組合。
該作用區域23可藉由該裝置隔離層29局限於該井部22。該作用區域23可包含包括n型雜質之單結晶矽。該裝置隔離層29可使用一淺槽隔離(STI)法形成。該裝置隔離層29可包括一絕緣層，例如矽氧化物、矽氮化物、矽氧氮化物或其組合。該緩衝層31可位在該作用區域23與該暫時閘極電極33之間。該緩衝層31可包括一絕緣層，例如矽氧化物、矽氮化物、矽氧氮化物或其組合。例如，該緩衝層31可包括矽氧化物。
該暫時閘極電極33可形成為橫越該作用區域23。該暫時閘極電極33可橫越該作用區域23及該裝置隔離層29。該暫時閘極電極33可包括多晶矽。在某些實施例中，該暫時閘極電極33可包括一絕緣層。該第一遮罩圖案35可形成在該暫時閘極電極33上。該第一遮罩圖案35可包括相對該暫時閘極電極33具有一蝕刻選擇性的一材料。該第二遮罩圖案37可形成在該第一遮罩圖案35上。該第二遮罩圖案37可包括相對該第一遮罩圖案35具有一蝕刻選擇性之一材料。例如，該第一遮罩圖案35可包括矽氧化物。該第二遮罩圖案37可包括矽氮化物或多晶矽。在某些實施例中，可省略該第一遮罩圖案35及該第二遮罩圖案37中之一遮罩 圖案。
該第二遮罩圖案37、第一遮罩圖案35、暫時閘極電極33及緩衝層31之側邊可垂直地對齊。該第二遮罩圖案37、第一遮罩圖案35、暫時閘極電極33及緩衝層31可被稱為一暫時閘極圖案31、33、35與37。該暫時閘極圖案31、33、35與37可橫越該作用區域23。多數該等暫時閘極圖案31、33、35與37可平行地形成在該作用區域23上。
請參閱圖1與3，在該暫時閘極電極33之一側壁上可形成一第一分隔件42。一輕摻雜汲極(LDD)43可藉由使用該第一分隔件42、該第二遮罩圖案37、該第一遮罩圖案35及該暫時閘極電極33作為一離子植入遮罩在該作用區域23中植入該等第一導電性型雜質(方塊500)。例如，該LDD43之形成可以一1×1013至5×1014原子/cm2之BF2的用量及一2至5Kev之離子植入能量完成。該LDD43可包括硼。一暈圈45可藉由植入該等第二導電性型雜質至該作用區域23形成。該暈圈45可覆蓋該LDD43之一側及一底部。該LDD43及該暈圈45之形成可包括一離子植入程序及一熱處理程序。
該第一分隔件42可一致地覆蓋該基材21之一上表面。例如，該第一分隔件42可以一固定厚度覆蓋該暫時閘極圖案31、33、35與37之上與側表面，且覆蓋該作用區域23及該裝置隔離層29。該第一分隔件42可包括一絕緣層，例如矽氧化物、矽氮化物、矽氧氮化物或其組合。該第一分隔件42可包括相對該暫時閘極電極33具有一蝕刻選 擇性之一材料。例如，該第一分隔件42可包括矽氮化物。該LDD43可形成為由該作用區域23之一上表面達到某一深度。該LDD43可部份地重疊該暫時閘極圖案31、33、35與37之一底部。該LDD43可藉由調整該第一分隔件42之厚度而形成在一所欲位置。
請參閱圖1與4A，一第二分隔件47可形成在該第一分隔件42上。一較快蝕刻速度部49可使用該第二分隔件47作為一離子植入遮罩形成在該作用區域23中(方塊510)。例如，該較快蝕刻速度部49之形成可以一5×1014至3×1015原子/cm2之PH3的用量及一2至5Kev之離子植入能量完成。可使用PH2取代該PH3。該較快蝕刻速度部49可包括磷(P)。
該第二分隔件47可一致地覆蓋該基材21。例如，該第二分隔件47可覆蓋該暫時閘極圖案31、33、35與37之上與側表面，且覆蓋該LDD43及該裝置隔離層29。該第二分隔件47可包括一絕緣層，例如矽氧化物、矽氮化物、矽氧氮化物或其組合。該第二分隔件47可包括相對該暫時閘極電極33具有一蝕刻選擇性之一材料。例如，該第二分隔件47可包括矽氮化物。該第一分隔件42及該第二分隔件47可依序覆蓋該暫時閘極圖案31、33、35與37之側表面。
藉由調整該第二分隔件47之厚度，可在一所欲位置形成該較快蝕刻速度部49。該較快蝕刻速度部49可形成在該LDD43中。該較快蝕刻速度部49之一底部可形成在比 該LDD43之一底部高之高度。該較快蝕刻速度部49可形成與該暫時閘極電極33之一外側對齊。該作用區域23可被扣持在該暫時閘極電極33下方。該LDD43可被扣持在該暫時閘極電極33下方。該LDD43可被扣持在該較快蝕刻速度部49與該作用區域23之間。
請參閱圖1與4B，一第二分隔件47A可形成為具有各種厚度。例如，該第二分隔件47A可形成為具有一1至3nm之厚度。該第二分隔件47A可用以控制該較快蝕刻速度部49之位置。例如，藉由調整該第二分隔件47A之厚度，可控制該較快蝕刻速度部49之一側為位在該LDD43中。藉由調整該第二分隔件47A之厚度，可控制該較快蝕刻速度部49為與該暫時閘極電極33分開。該LDD43可被扣持在該較快蝕刻速度部49與該作用區域23之間。
在某些實施例中，該較快蝕刻速度部49可通過該LDD43。例如，該較快蝕刻速度部49之底部可形成在該暈圈45中。此外，該較快蝕刻速度部49可通過該LDD43與該暈圈45。
請參閱圖1與5A，一第三分隔件51可形成在該第二分隔件47上。該第三分隔件51之形成可包括一薄膜形成程序及一異向蝕刻程序。在形成該第三分隔件51時，可部份地移除該第二分隔件47及該第一分隔件42以暴露該較快蝕刻速度部49之一上表面。該第二分隔件47及該第一分隔件42可被扣持在該暫時閘極圖案31、33、35與37與該第三分隔件51之間。
該第三分隔件51可包括一絕緣層，例如矽氧化物、矽氮化物、矽氧氮化物或其組合。該第三分隔件51可包括相對該暫時閘極電極33具有一蝕刻選擇性之一材料。例如，該第三分隔件51可包括矽氮化物。
請參閱圖1與5B，在形成該第三分隔件51時，可部份地移除該較快蝕刻速度部49以形成一凹區域51T。例如，該凹區域51T可具有一1nm至10nm之深度。
請參閱圖1與5C，在形成該第三分隔件51後，可使用另一異向蝕刻程序形成一凹區域51T。該凹區域51T可通過該較快蝕刻速度部49與該LDD43。例如，該凹區域51T可具有一7nm至10nm之深度。該凹區域51T之一底部可暴露該暈圈45。該凹區域51T之側壁可與該第三分隔件51之側表面垂直地對齊。
請參閱圖1、6A與6B，可蝕刻該較快蝕刻速度部49、該LDD43及該暈圈45以形成一第一槽53(方塊520)。該第一槽53可包括與該較快蝕刻速度部49對齊之一上槽53A及與該上槽53A之一底部連接的一下槽53B。該上槽53A可形成在該LDD43中。由於該上槽53A，一底切可形成在該第一分隔件42、該第二分隔件47及該第三分隔件51下方。該下槽53B可通過該LDD43而形成在該暈圈45中。該下槽53B可具有比該上槽53A之一寬度小之一寬度。該第一槽53之一側壁可具有一階部。例如，藉由該上槽53A及下槽53B暴露之該LDD43的一側表面可具有一階部。
該第一槽53之形成可包括一乾式蝕刻程序，一 濕式蝕刻程序或其組合。該第一槽53之形成可包括一等向蝕刻程序，一異向蝕刻程序或其組合。例如，該第一槽53之形成可包括使用HBr、CF4、O2、Cl2、NF3或其組合之一等向乾式蝕刻程序。依據某些實施例，在該較快蝕刻速度部49中可包括具有比含有硼(B)之單晶矽之蝕刻速度高之一蝕刻速度的含有磷(P)之單晶矽，且因此該較快蝕刻速度部49可具有一比該LDD43之蝕刻速度高的蝕刻速度。依據該較快蝕刻速度部49及該LDD43之構態，可決定該上槽53A及下槽53B之尺寸及形狀。可依需要使用該較快蝕刻速度部49及該LDD43之構態來控制該第一槽53之尺寸、形狀及位置。該第一槽53可均一地形成在該基材21之整個表面上。
請參閱圖6C，在某些實施例中，該較快蝕刻速度部49可被扣持在該上槽53A與該LDD43之間。
請參閱圖1與7A，可使用一方向性蝕刻程序形成一第二槽55(方塊530)。例如，該第二槽55之形成可包括一使用NH4OH、NH3OH、TMAH(四甲基氫氧化銨)、KOH、NaOH、BTMH(苄基三甲基氫氧化銨)或其組合之濕式蝕刻。由於該第二槽55，該作用區域23可具有一西格馬形狀(Σ形狀)。該LDD43可被扣持在該暫時閘極圖案31、33、35與37下方。該作用區域23可包括一第一表面23SU、一第一側表面23S1、一第二側表面23S2及一第二表面23S3。在該第一側表面23S1與該第一表面23SU之間可界定一第一邊緣E1。在該第一側表面23S1與該第二側表面23S2之間可界 定一第二邊緣E2。該第一側表面23S1及該第二側表面23S2之各側表面可包括一{111}晶面。該第二槽55可解讀為該第一槽53之一延伸部。
請參閱圖7B，該第二槽55可通過該LDD43及該暈圈45。在該作用區域23之一上端上可界定該第一表面23SU。例如，該第一表面23SU可與該緩衝層31接觸且在該第一分隔件42下方延伸。該第二槽55可暴露該第一側表面23S1、該第二側表面23S2及該第二表面23S3。該第一側表面23S1可與該第一表面23SU連接。該第一側表面23S1可相對該第一表面23SU形成一銳角。該第二側表面23S2可形成在該第一側表面23S1下方。該第二側表面23S2可具有一與該第一側表面23S1不同之角度。該第二側表面23S2可相對一水平延伸線形成一銳角，且該水平延伸線平行於該基材21且通過該第二表面23S3。該第二槽55之一底部可暴露該第二表面23S3。該第二表面23S3可與該第二側表面23S2連接。該第一表面23SU可解讀為該作用區域23之一上表面。
該第一邊緣E1及該第二邊緣E2可藉由控制該較快蝕刻速度部49之位置而形成在一所欲位置。例如，該第一邊緣E1可形成在該第一分隔件42下方，且該第二邊緣E2可形成為重疊該暫時閘極電極33之一底部。該第一邊緣E1及該第二邊緣E2可位在該LDD43之一表面上。該第一側表面23S1可暴露該LDD43。該第二側表面23S2可暴露該LDD43、該暈圈45及該作用區域23。
在該第二邊緣E2與垂直於該基材21且通過該暫時閘極電極33之一側表面的一直線之間可界定一水平距離X。在該第二邊緣E2與平行於該基材21且通過該第一表面23SU之一直線之間可界定一垂直高度Y。例如，該水平距離X可由0至-5nm，且該垂直高度Y可由3nm至7nm。當該水平距離X為零時，可了解的是該第二邊緣E2被該暫時閘極電極33之側表面垂直地重疊，且當該水平距離X為一負(-)值時，可了解的是該第二邊緣E2被該暫時閘極電極33之底部垂直地重疊。此外，當該水平距離X為一正(+)值時，可了解的是該第二邊緣E2係與該暫時閘極電極33之外側對齊。
藉由調整該較快蝕刻速度部49之位置，可在該基材21之整個表面上均一地控制該水平距離X與該垂直高度Y。在某些實施例中，可相對地減少該垂直高度Y同時增加該水平距離X之絕對值。依據本發明觀念之某些實施例的一半導體裝置可依據該水平距離X及該垂直高度Y具有一良好電氣特性。依據某些實施例，包括位在該LDD43之表面上之該第二邊緣E2的一半導體裝置可顯示良好電氣特性。
請參閱圖7C，在某些實施例中，該較快蝕刻速度部49可被扣持在該第二槽55與該LDD43之間。
請參閱圖1與8A，在該第二槽55中可形成一第一半導體層61(方塊540)。該第一半導體層61可包括藉由一選擇磊晶成長(SEG)法所形成之未摻雜單結晶SiGe。在該第一 半導體層61中之Ge含量可由10至25%。該第一半導體層61可一致地覆蓋該第二槽55之一內壁。該第一半導體層61可以一固定厚度覆蓋該第一側表面23S1及該第二側表面23S2。
請參閱圖8B，一第一半導體層61A可形成為以一固定厚度覆蓋該第二側表面23S2且部份地暴露該第一側表面23S1。
請參閱圖8C，一第一半導體層61B可形成為覆蓋該第一側表面23S1及該第二側表面23S2。
請參閱圖1與9，在該第二槽55中可形成一第二半導體層62(方塊550)。該第二半導體層62可包括藉由一SEG法所形成之B摻雜單結晶SiGe。在該第二半導體層62中之Ge含量可由25至50%。該第二半導體層62可包含1×1020至3×1020原子/cm3之B。該第二半導體層62可完全填充該第二槽55。該第二半導體層62之一上端可在比該作用區域23高之高度。
請參閱圖1與10，在該第二半導體層62上可形成一第三半導體層63(方塊560)。該第三半導體層63可包括藉由該SEG法所形成之B摻雜單結晶矽。在該第三半導體層63可包含1×1020至3×1020原子/cm3之B。該第一半導體層61、該第二半導體層62及該第三半導體層63可形成一埋入應力件65。該埋入應力件65可被稱為一減少應變圖案。在某些實施例中，可省略該第一半導體層61或該第三半導體層63。
請參閱圖1與11，在該基材21上可形成一層間絕緣層71(方塊570)。該層間絕緣層71可包括一絕緣層，例如矽氧化物、矽氮化物、矽氧氮化物或其組合。在某些實施例中，可在形成該層間絕緣層71之前在該第三半導體層63上實施數種另外之程序，例如一金屬矽化物形成程序及一熱處理程序。
請參閱圖1與12，藉由部份地移除該層間絕緣層71及移除該第二遮罩圖案37與該第一遮罩圖案35，可暴露該暫時閘極電極33。移除該層間絕緣層71、該第二遮罩圖案37及該第一遮罩圖案35可藉由一化學機械拋光(CMP)程序、一深蝕刻程序或其組合實施。
請參閱圖1與13，藉由移除該暫時閘極電極33及該緩衝層31，可形成一暴露該作用區域23之閘極槽33T。
請參閱圖1與14A，在該閘極槽33T中可形成一第一閘極介電層73、一第二閘極介電層75、一第一閘極電極77及一第二閘極電極79。
該第一閘極介電層73可形成在該作用區域23上。該第一閘極介電層73可被稱為一界面氧化層。該第一閘極介電層73可藉由一清潔程序形成。該第一閘極介電層73可包括矽氧化物。該第二閘極介電層75可包括矽氧化物、矽氮化物、矽氧氮化物、一高K介電材料或其組合。例如，該第二閘極介電層75可包括HfO或HfSiO。該第二閘極介電層75可包圍該第一閘極電極77之一側及一底部。該第一閘極介電層73可設置在該作用區域23與該第二閘極介電 層75之間。
該第一閘極電極77可包圍該第二閘極電極79之一側及一底部。該第一閘極電極77可包括藉由考慮一功函數所選擇之一導電材料。例如，該第一閘極電極77可包括TiN或TaN。該第二閘極電極79可包括一金屬層。在某些實施例中，該第一閘極電極77可包括TiAl或TiAlC。
請參閱圖14B，該埋入應力件65可通過該LDD43及該暈圈45而與該作用區域23接觸。該埋入應力件65之一底部可形成在一比該暈圈45低之高度。該埋入應力件65可與該第一側表面23S1及該第二側表面23S2接觸。該第一半導體層61可設置在該LDD43與該第二半導體層62之間。
在該第二半導體層62中之第一導電性型雜質之濃度可比在該LDD43中之第一導電性型雜質之濃度高。例如，在該第二半導體層62中之一硼(B)濃度可比在該LDD43中之硼濃度高。在該第二半導體層62中之第一導電性型雜質可擴散進入該第一半導體層61。在該第一半導體層61中之硼(B)濃度可比在第二半導體層62中之硼濃度低。
植入該較快蝕刻速度部49(例如，如圖4A所示)之磷(P)可擴散進入該LDD43。該LDD43可包含磷及硼。例如，該LDD43可包含5×1018至1×1019原子/cm3之磷。當將磷植入該較快蝕刻速度部49時，該磷會留在該第二分隔件47、該第一分隔件42及其一界面中。該磷可留在該第三分隔件51及在該第三分隔件51與該第二分隔件47之間的一 界面中。該磷可留在該埋入應力件65及在該埋入應力件65與該等第一、第二及第三分隔件42、47、51之間的界面中。在某些實施例中，該磷亦可留在該LDD43中及在該LDD43與該等第一、第二及第三分隔件42、47、51的界面之間。
請參閱圖14C，該埋入應力件65可藉由調整該第二分隔件47A之厚度形成具有一所欲水平寬度。例如，該埋入應力件65可形成在該第一閘極電極77之一外側。
請參閱圖14D，該埋入應力件65之底部可位在該暈圈45中。
請參閱圖14E，一埋入應力件65A可包括一第一半導體層61A、該第二半導體層62及該第三半導體層63。該第一半導體層61A可形成為以一固定厚度覆蓋該第二側表面23S2及部份地暴露該第一側表面23S1。該第二半導體層62可與該第一側表面23S1接觸。
請參閱圖14F，一埋入應力件65B可包括一第一半導體層61B、該第二半導體層62及該第三半導體層63。該第一半導體層61B可形成為覆蓋該第一側表面23S1及該第二側表面23S2。該第一半導體層61B可形成在該LDD43與該第二半導體層62之間。
請參閱圖14G，該較快蝕刻速度部49可被扣持在該埋入應力件65與該LDD43之間。
圖15係橫截面圖，顯示在形成依據本發明觀念之某些實施例之一半導體裝置的操作中所提供之一中間結構。請參閱圖15，在該基材21上可形成一井部22、一作用 區域23、一裝置隔離層29、一閘極介電層131、一第一閘極電極133、一第二閘極電極181、一內分隔件134、一第一分隔件142、一輕摻雜汲極(LDD)43、一暈圈45、一第二分隔件147、一第三分隔件151、一埋入應力件65、一蝕刻停止層183及一層間絕緣層185。該閘極介電層131及該第一閘極電極133可在形成該埋入應力件65之前形成。
該閘極介電層131可包括矽氧化物、矽氮化物、矽氧氮化物、一高K介電層或其組合。該第一閘極電極133可包括一導電層，例如多晶矽、一金屬矽化物、一金屬或其組合。該第二閘極電極181可包括一導電層，例如一金屬矽化物、一金屬或其組合。該內分隔件134可包括矽氧化物、矽氮化物、矽氧氮化物或其組合。該蝕刻停止層183可包括相對該層間絕緣層185具有一蝕刻選擇性之一材料。例如，該層間絕緣層185可包括矽氧化物，且該蝕刻停止層183可包括矽氮化物。
圖16係依據本發明觀念之某些實施例之一半導體裝置的一配置。圖17至24、25A至25C、26至30與31A至31C係沿圖16之線I-I'與II-II'所截取之橫截面圖，顯示在形成依據本發明觀念之某些實施例之一半導體裝置的操作中所提供之中間結構。
請參閱圖16與17，在一基材221上可形成界定一作用區域223之一裝置隔離層229。該作用區域223之一上表面可被一緩衝層225覆蓋。該作用區域223可具有各種形成，例如翼形或線形。例如，該作用區域223可包括主軸形 成為比較長之一翼形單結晶矽。
請參閱圖16與18，在該基材221之一預定區域中可形成一井部222。該作用區域223可局限於該井部222。多數通道離子可植入該作用區域223中。藉由植入具有一與該基材221中之雜質之導電性型不同之導電性型的雜質，可形成該井部222。例如，藉由植入n型雜質至由該基材221之表面的一預定深度，可形成該井部222。在某些實施例中，可在形成該裝置隔離層229之前形成該井部222。在某些實施例中，可省略該井部222。
請參閱圖16與19，藉由使該裝置隔離層229凹陷，可暴露該作用區域223之側表面。該裝置隔離層229可被扣持在比該作用區域223之一上端低之高度。當使該裝置隔離層229凹陷時，亦可移除該緩衝層225。可暴露該作用區域223之上表面。在該裝置隔離層229之凹處中可實施一深蝕刻程序。
請參閱圖16與20，在該作用區域223上可形成一暫時閘極介電層231、一暫時閘極電極233、一第一遮罩圖案235及一第二遮罩圖案237。藉由一薄膜形成程序、一CMP程序及一圖案化程序，可形成該暫時閘極電極233。
該暫時閘極電極233可形成為橫越該作用區域223。該暫時閘極電極233可覆蓋該作用區域223之側及上表面。該暫時閘極介電層231可形成在該作用區域223與該暫時閘極電極233之間。該暫時閘極介電層231可包括一絕緣層，例如矽氧化物、矽氮化物、矽氧氮化物或其組合。該 暫時閘極電極233可包括多晶矽。該第一遮罩圖案235矽氧化物。該第二遮罩圖案237可包括矽氮化物。
請參閱圖16與21，在該暫時閘極電極233之側表面上可形成一第一分隔件242。在該作用區域223亦可形成一輕摻雜汲極(LDD)243及一暈圈245。該第一分隔件242可覆蓋該暫時閘極電極233、該第一遮罩圖案235及該第二遮罩圖案237之側表面。該第一分隔件242可包括一絕緣層，例如矽氧化物、矽氮化物、矽氧氮化物或其組合。例如，該第一分隔件242可為矽氮化物。
使用該第二遮罩圖案237及該第一分隔件242作為一離子植入遮罩，可形成該LDD243及該暈圈245。在該作用區域223中可形成與該暫時閘極電極233之一外側相鄰的該LDD243。該LDD243可包括具有與該井部222中之雜質之導電性型不同之一導電性型。例如，該LDD247可包括p型雜質。該LDD243可包括硼。
該暈圈245可形成在該LDD243外側。該暈圈245可覆蓋該LDD243之一底及側表面。該暈圈245可具有與該LDD243中之雜質之導電性型不同的一導電性型，且該暈圈245可包括具有與該井部222中之雜質之導電性型相同的一導電性型。該暈圈245之n型雜質的濃度可比該井部222之n型雜質的濃度高。
請參閱圖16與22，在該第一分隔件242上可形成一第二分隔件247。使用該第二分隔件247作為一離子植入遮罩，可在該作用區域223中形成一較快蝕刻速度部249。 該第二分隔件247可一致地覆蓋該基材221。該第二分隔件247可包括相對該暫時閘極電極233具有一蝕刻選擇性之一材料。例如，該第二分隔件247可包括矽氮化物。
藉由調整該第二分隔件247之厚度，可在一所欲位置形成該較快蝕刻速度部249。該較快蝕刻速度部249可形成在該LDD243中。該較快蝕刻速度部249之一底部可形成在比該LDD243之一底部高之高度。該較快蝕刻速度部249可形成與該暫時閘極電極233之一外側對齊。該作用區域223可被扣持在該暫時閘極電極233下方。該LDD243可被扣持在該暫時閘極電極233下方。該LDD243可被扣持在該較快蝕刻速度部249與該作用區域223之間。
請參閱圖16與23，一第三分隔件251可形成在該第二分隔件247上。該第三分隔件251之形成可包括一薄膜形成程序及一異向蝕刻程序。在形成該第三分隔件251時，可部份地移除該第二分隔件247及該第一分隔件242以暴露該較快蝕刻速度部249之一上表面。該第二分隔件247及該第一分隔件242可被扣持在該暫時閘極圖案233與該第三分隔件251之間。
請參閱圖16與24，藉由蝕刻該較快蝕刻速度部249及該LDD243，可形成一第一槽253。該第一槽253可包括與該較快蝕刻速度部249對齊之一上槽253A及與該上槽253A之一底部連接的一下槽253B。該上槽253A可形成在該LDD243中。藉由該上槽253A，一底切可形成在該第一分隔件242、該第二分隔件247及該第三分隔件251下 方。該第一槽253之一側壁可具有一階部。例如，藉由該上槽253A及下槽253B暴露之該LDD243的側表面可具有該階部。
該第一槽253之形成可包括一乾式蝕刻程序，一濕式蝕刻程序或其組合。該第一槽253之形成可包括一等向蝕刻程序，一異向蝕刻程序或其組合。例如，該第一槽253之形成可包括使用HBr、CF4、O2、Cl2、NF3或其組合之一等向乾式蝕刻程序。依據某些實施例，在該較快蝕刻速度部49中可包括具有比包括硼之單晶矽之蝕刻速度高之一蝕刻速度的包括磷之單晶矽，且因此該較快蝕刻速度部249可具有比該LDD243之蝕刻速度高之一蝕刻速度。依據該較快蝕刻速度部249及該LDD243之構態，可決定該上槽253A及下槽253B之尺寸及形狀。
請參閱圖16與25A，可使用一方向性蝕刻程序形成一第二槽255。例如，該第二槽255之形成可包括一使用NH4OH、NH3OH、TMAH(四甲基氫氧化銨)、KOH、NaOH、BTMH(苄基三甲基氫氧化銨)或其組合之濕式蝕刻。依據該作用區域223之晶體取向，該方向性蝕刻程序可具有不同蝕刻速度。該第二槽255可通過該LDD243。該LDD243可被扣持在該第二槽255與該作用區域223之間。
該作用區域223可包括一第一側表面223S1、一第二側表面223S2、一第三側表面223S3及一第二表面223S4。該第一側表面223S1、該第二側表面223S2及該第三側表面223S3之各側表面可包括一{111}晶面。該 第一表面223SU可形成在該作用區域223之上端。該第一側表面223S1可與該第一表面223SU連接。該第一側表面223S1可相對該第一表面223SU形成一銳角。該第二側表面223S2可形成在該第一側表面223S1下方。該第二側表面223S2可具有一與該第一側表面223S1之斜率不同的斜率。該第二側表面223S2可與該基材221垂直。該第三側表面223S3可形成在該第二側表面223S2下方。該第三側表面223S3可具有一與該第二側表面223S2之斜率不同的斜率。該第二槽255之一底部可暴露該第二表面223S4。該第二表面223S4可與該第三側表面223S3連接。
請參閱圖25B，依據該作用區域223之晶體取向，一第二槽255A可形成各種形狀。例如，該第二槽255A可呈一U形。該第二槽255A可暴露一第一側表面223S5及該第二表面223S4。該第一側表面223S5可與該第一表面223SU連接。該第一側表面223S5可與該第一表面223SU垂直。該第二槽255A可暴露該第二表面223S4。該第二表面223S4可與該第一側表面223S5連接。
請參閱圖25C，該第二槽255B可暴露該第一側表面223S1、該第二側表面223S2及該第二表面223S4。該第一側表面223S1可與該第一表面223SU連接。該第一側表面223S1可相對該第一表面223SU形成一銳角。該第二側表面223S2可形成在該第一側表面223S1下方。該第二槽255B之底部可暴露該第二表面223S4。該第二表面223S4可與該第二側表面223S2連接。
請參閱圖16與26，在該第二槽255中可形成一第二半導體層262。該第二半導體層262可包括藉由一SEG法所形成之B摻雜單結晶SiGe。在該第二半導體層262中之Ge含量可為25至50%。該第二半導體層262可包含1×1020至3×1020原子/cm3之(B)。該第二半導體層262可完全填充該第二槽255。該第二半導體層262之一上端可在比該作用區域223高之高度。
請參閱圖16與27，在該第二半導體層262上可形成一第三半導體層263。該第三半導體層263可包括藉由一SEG法所形成之B摻雜單結晶Si。在該第三半導體層263可包含1×1020至3×1020原子/cm3之(B)。該第二半導體層262及該第三半導體層263可形成一埋入應力件265。在某些實施例中，可省略該第三半導體層263。
請參閱圖16與28，在該基材221上可形成一層間絕緣層271。
請參閱圖16與29，藉由部份地移除該層間絕緣層271及移除該第二遮罩圖案237與該第一遮罩圖案235，可暴露該暫時閘極電極233。
請參閱圖16與30，移除該暫時閘極電極233及該暫時閘極介電層231以形成一暴露該作用區域223之閘極槽233T。
請參閱圖16與31A，在該閘極槽233T中可形成一第一閘極介電層273、一第二閘極介電層275及一閘極電極279。該埋入應力件265可具有一楔形。
該第一閘極介電層273可形成在該作用區域223上。該第一閘極介電層273可被稱為一界面氧化層。該第一閘極介電層273可藉由一清潔程序形成。該第一閘極介電層273可包括矽氧化物。該第二閘極介電層275可包括矽氧化物、矽氮化物、矽氧氮化物、一高K介電層或其組合。該第二閘極介電層275可包圍該閘極電極279之一側及一底部。該第一閘極介電層273可設置在該作用區域223與該第二閘極介電層275之間。
請參閱圖31B，該埋入應力件265可包括一第二半導體層262A及一第三半導體層263。該埋入應力件265可呈一U形。
請參閱圖31C，該埋入應力件265可包括一第二半導體層262B及一第三半導體層263。該埋入應力件265可呈一角錐形或一鉛筆形。
圖32係依據本發明觀念之某些實施例之一半導體裝置的一配置。圖33至38係橫截面圖，顯示在形成依據本發明觀念之某些實施例之一半導體裝置的操作中所提供之中間結構。
請參閱圖32，一半導體晶片100可包括一第一區域102及一第二區域101C。該第一區域102可被稱為一邏輯區域。該第二區域101C可被稱為一晶胞陣列區域。在該第一區域102及該第二區域101C中可形成多數PMOS電晶體。該第二區域101C可具有一比該第一區域102之圖案密度高之圖案密度。
該半導體晶片100可為一微處理器。該半導體晶片100可包括一記憶體區域101。該記憶體區域101可包括該第二區域101C及一SRAM周邊區域101P。該第二區域101C可包括記憶體晶胞，例如一SRAM。該第一區域102可形成為與該記憶體區域101相鄰。
請參閱圖32與33，在一基材21之該第一區域102中可形成一第一井部22、一第一作用區域23、一第一裝置隔離層29、一第一緩衝層31、一第一暫時閘極電極33、一第一下遮罩圖案35及一第一上遮罩圖案37。該基材21可包括第一導電性型雜質。該第一井部22可包括與該第一導電性型雜質不同之第二導電性型雜質。以下，將在該第一導電性係p型且該第二導電係n型之假設下進行說明。
該第一作用區域23可藉由該第一裝置隔離層29局限於該第一井部22。該第一暫時閘極電極33可形成為橫越該第一作用區域23。該第一上遮罩圖案37、該第一下遮罩圖案35、該第一暫時閘極電極33及該第一緩衝層31可被稱為一第一暫時閘極圖案31、33、35與37。第一暫時閘極圖案31、33、35與37可橫越該第一作用區域23。多數該等第一暫時閘極圖案31、33、35與37可平行地形成在該第一作用區域23上。
在該第一暫時閘極電極33之一側壁上可形成一第一內分隔件42。藉由使用該第一內分隔件42、該第一上遮罩圖案37、該第一下遮罩圖案35及該第一暫時閘極電極33作為一離子植入遮罩在該第一作用區域23中植入該等 第一導電性型雜質，可形成一第一LDD43。藉由在該第一作用區域23中植入該等第二導電性型雜質，可形成一第一暈圈45。該第一暈圈45可覆蓋該第一LDD43之一側及一底部。該第一LDD43及該第一暈圈45之形成可包括一離子植入程序及一熱處理程序。
在該第一內分隔件42上可形成一第一中間分隔件47。使用該第一中間分隔件47作為一離子植入遮罩在該第一作用區域23中形成一第一較快蝕刻速度部49。在該第一中間分隔件47上可形成一第一外分隔件51。該第一外分隔件51之形成可包括一薄膜形成程序及一異向蝕刻程序。可暴露該第一較快蝕刻速度部49之一上表面。
在該基材21之第二區域101C中可形成一第二井部322、一第二作用區域323、一第二裝置隔離層329、一第二緩衝層331、一第二暫時閘極電極333、一第二下遮罩圖案335及一第二上遮罩圖案337。該第二井部322可包括第二導電性型雜質。
該第二作用區域323可藉由該第二裝置隔離層329局限於該第二井部322。該第二暫時閘極電極333可形成為橫越該第二作用區域323。該第二上遮罩圖案337、該第二下遮罩圖案335、該第二暫時閘極電極333及該第二緩衝層331可被稱為一第二暫時閘極圖案331、333、335與337。第二暫時閘極圖案331、333、335與337可橫越該第二作用區域323。多數該等第二暫時閘極圖案331、333、335與337可平行地形成在該第二作用區域323上。
在該第二暫時閘極電極333之一側壁上可形成一第二內分隔件342。藉由使用該第二內分隔件342、該第二上遮罩圖案337、該第二下遮罩圖案335及該第二暫時閘極電極333作為一離子植入遮罩在該第二作用區域323中植入該等第一導電性型雜質，可形成一第二LDD343。藉由在該第二作用區域323中植入該等第二導電性型雜質，可形成一第二暈圈345。該第二暈圈345可覆蓋該第二LDD343之一側及一底部。該第二LDD343及該第二暈圈345之形成可包括一離子植入程序及一熱處理程序。
在該第二內分隔件342上可形成一第二中間分隔件347。使用該第二中間分隔件347作為一離子植入遮罩在該第二作用區域323中形成一第二較快蝕刻速度部349。在該第二中間分隔件347上可形成一第二外分隔件351。該第二外分隔件351之形成可包括一薄膜形成程序及一異向蝕刻程序。可暴露該第二較快蝕刻速度部349之一上表面。
該第一LDD43及該第二LDD343可包含硼。該第二LDD343可具有一比該第一LDD43之硼濃度高之硼濃度。該第一較快蝕刻速度部49及該第二較快蝕刻速度部349可包含磷。該第二較快蝕刻速度部349可具有一比該第一較快蝕刻速度部49之磷濃度低之磷濃度。
在某些實施例中，該第二LDD343可包含一比該第一LDD43之硼濃度高之硼濃度，且該第二較快蝕刻速度部349可具有一比該第一較快蝕刻速度部49之磷濃度 低之磷濃度。在某些實施例中，可省略該第二較快蝕刻速度部349。
請參閱圖32與34，可蝕刻該第一較快蝕刻速度部49、該第一LDD43及該第一暈圈45以形成一第一預備槽53。該第一預備槽53可包括與該第一較快蝕刻速度部49對齊之一第一上槽53A及與該第一上槽53A之一底部連接的一第一下槽53B。該第一上槽53A可形成在該第一LDD43中。該第一下槽53B可通過該第一LDD43而形成在該第一暈圈45中。該第一下槽53B可具有比該第一上槽53A之一寬度小之一寬度。該第一預備槽53之一側壁可具有一階部。例如，藉由該第一上槽53A及第一下槽53B暴露之該第一LDD43的一側壁可具有一階部。
可蝕刻該第二較快蝕刻速度部349、該第二LDD343及該第二暈圈345以形成一第二預備槽353。該第二預備槽353可包括與該第二較快蝕刻速度部349對齊之一第二上槽353A及與該第二上槽353A之一底部連接之一第二下槽353B。在該第二LDD343中可形成該第二上槽353A。該第二下槽353B可通過該第二LDD343而形成在該第二暈圈345中。該第二下槽353B可具有一比該第二上槽353A之寬度小的寬度。該第二預備槽353之一側壁可具有一階部。例如，藉由該第二上槽353A及該第二下槽353B暴露之該第二LDD343的一側壁可具有一階部。
該第一預備槽53及該第二預備槽353之形成可包括一乾式蝕刻程序，一濕式蝕刻程序或其組合。該第 一預備槽53及該第二預備槽353之形成可包括一等向蝕刻程序，一異向蝕刻程序或其組合。例如，該第一預備槽53及該第二預備槽353之形成可包括使用HBr、CF4、O2、Cl2、NF3或其組合之一等向乾式蝕刻程序。依據某些實施例，具有一比該第一LDD43之硼濃度高之硼濃度的該第二LDD343可具有一比該第一LDD43之蝕刻速度低之蝕刻速度。依據某些實施例，具有一比該第一較快蝕刻速度部49之磷濃度低之磷濃度的該第二較快蝕刻速度部349可具有一比該第一較快蝕刻速度部49之蝕刻速度低之蝕刻速度。
依據該第一較快蝕刻速度部49，該第二較快蝕刻速度部349、該第一LDD43及該第二LDD343之構態，可決定該第一上槽53A、該第一下槽53B、該第二上槽353A及該第二下槽353B之尺寸及形狀。使用該第一較快蝕刻速度部49、該第二較快蝕刻速度部349、該第一LDD43及該第二LDD343之構態，可依需要控制該第一預備槽53及該第二預備槽353之尺寸、形狀及位置。
請參閱圖32與35，使用一方向性蝕刻程序可在該第一作用區域23中形成一第一槽55且在該第二作用區域323中形成一第二槽355。例如，該第一槽55及該第二槽355之形成可包括一使用NH4OH、NH3OH、TMAH(四甲基氫氧化銨)、KOH、NaOH、BTMH(苄基三甲基氫氧化銨)或其組合之濕式蝕刻。
由於該第一槽55，該第一作用區域23可具有一第一西格馬形狀(Σ形狀)。該第一LDD43可被扣持在該第 一暫時閘極圖案31、33、35與37下方。該第一作用區域23可包括一第一表面23SU、一第一側表面23S1、一第二側表面23S2及一第二表面23S3。在該第一側表面23S1與該第一表面23SU之間可界定一第一邊緣E1。在該第一側表面23S1與該第二側表面23S2之間可界定一第二邊緣E2。
由於該第二槽355，該第二作用區域323可具有一第二西格馬形狀(Σ形狀)。該第二LDD343可被扣持在該第二暫時閘極圖案331、333、335與337下方。該第二作用區域323可包括一第三表面323SU、一第三側表面323S1、一第四側表面323S2及一第四表面323S3。在該第三側表面323S1與該第三表面323SU之間可界定一第三邊緣E31。在該第三側表面323S1與該第四側表面323S2之間可界定一第四邊緣E32。
該第一槽55可被解讀為該第一預備槽53之一延伸部，且該第二槽355可被解讀為該第二預備槽353之一延伸部。
請參閱圖32與36，該第一槽55可通過該第一LDD43及該第一暈圈45。在該第一作用區域23之一上端上可界定該第一表面23SU。例如，該第一表面23SU可與該第一緩衝層31接觸且在該第一內分隔件42下方延伸。該第一槽55可暴露該第一側表面23S1、該第二側表面23S2及該第二表面23S3。該第一側表面23S1可與該第一表面23SU連接。該第一側表面23S1可相對該第一表面23SU形成一銳角。該第二側表面23S2可形成在該第一側表面23S1下方。 該第二側表面23S2可具有一與該第一側表面23S1不同之斜率。該第二側表面23S2可相對一水平延伸線形成一銳角，且該水平延伸線平行於該基材21且通過該第二表面23S3。該第一槽55之一底部可暴露該第二表面23S3。該第二表面23S3可與該第二側表面23S2連接。該第一表面23SU可解讀為該第一作用區域23之一上表面。
該第二槽355可通過該第二LDD43及該第二暈圈345。在該第二作用區域323之一上端上可界定該第三表面323SU。例如，該第三表面323SU可與該第二緩衝層331接觸且在該第二內分隔件342下方延伸。該第二槽355可暴露該第三側表面323S1、該第四側表面323S2及該第四表面323S3。該第三側表面323S1可與該第三表面323SU連接。該第三側表面323S1可相對該第三表面323SU形成一銳角。該第四側表面323S2可形成在該第三側表面323S1下方。該第四側表面323S2可具有一與該第三側表面323S1不同之斜率。該第四側表面323S2可相對一水平延伸線形成一銳角，且該水平延伸線平行於該基材21且通過該第四表面323S3。該第二槽355之一底部可暴露該第四表面323S3。該第四表面323S3可與該第四側表面323S2連接。該第三表面323SU可解讀為該第二作用區域323之一上表面。
使用該第一LDD43及該第一較快蝕刻速度部49之構態，該第一邊緣E1及該第二邊緣E2可形成在所欲位置。例如，該第一邊緣E1可形成在該第一內分隔件42 下方，且該第二邊緣E2可形成為與該第一暫時閘極電極33重疊。該第一邊緣E1及該第二邊緣E2可位在該第一LDD43之一表面上。該第一側表面23S1可暴露該第一LDD43。該第二側表面23S2可暴露該第一LDD43、該第一暈圈45及該第一作用區域23。
使用該第二LDD43及該第二較快蝕刻速度部349之構態，該第三邊緣E31及該第四邊緣E32可形成在所欲位置。例如，該第三邊緣E31可形成在該第二內分隔件342下方，且該第四邊緣E32可與該第二暫時閘極電極333之一外側對齊。該第三邊緣E31及該第四邊緣E32可位在該第二LDD343之一表面上。該第三側表面323S1可暴露該第二LDD343。該第四側表面323S2可暴露該第二LDD343、該第二暈圈345及該第二作用區域323。
在該第二邊緣E2與通過該第一暫時閘極電極33之一側表面且垂直於該基材21的一直線之間可界定一第一水平距離X1。在該第二邊緣E2與通過該第一表面23SU且平行於該基材21之一直線之間可界定一第一垂直高度Y1。例如，該第一水平距離X1可為零至-5nm，且該第一垂直高度Y1可由3nm至7nm。可解讀為當該第一水平距離X1為零時，該第二邊緣E2被該第一暫時閘極電極33之側表面垂直地重疊，且當該第一水平距離X1為一負(-)值時，該第二邊緣E2被該第一暫時閘極電極33之一底部垂直地重疊。
在該第四邊緣E32與通過該第二暫時閘極電極333之一側表面且垂直於該基材21的一直線之間可界定 一第二水平距離X3。在該第四邊緣E32與通過該第三表面323SU且平行於該基材21之一直線之間可界定一第二垂直高度Y3。該第四邊緣E32可形成在一比該第二邊緣E2低之高度。例如，該第三水平距離X3可為+1nm至+3nm，且該第二垂直高度Y3可由8nm至12nm。可解讀為當該第二水平距離X3為一正值時，該第二暫時閘極電極333不重疊該第四邊緣E32。
請參閱圖32與37，在該第一槽55中可形成一第一半導體層61。在該第一半導體層61上可形成一第二半導體層62。在該第二半導體層62上可形成一第三半導體層63。該第一半導體層61、該第二半導體層62及該第三半導體層63可形成一第一埋入應力件65。
在該第二槽355中可形成一第四半導體層361。在該第四半導體層361上可形成一第五半導體層362。在該第五半導體層362上可形成一第六半導體層363。該第四半導體層361、該第五半導體層362及該第六半導體層363可形成一第二埋入應力件365。該第四半導體層361可包括與該第一半導體層61同時形成之相同材料，該第五半導體層362可包括與該第二半導體層62同時形成之相同材料，且該第六半導體層363可包括與該第三半導體層63同時形成之相同材料。
在該基材21上可形成一第一層間絕緣層71及一第二層間絕緣層371。可移除該第一暫時閘極圖案31、33、35與37以暴露該第一作用區域23，且可移除該第 二暫時閘極圖案331、333、335與337以暴露該第二作用區域323。
在該第一作用區域23上可形成一第一閘極介電層73、一第二閘極介電層75、一第一閘極電極77及一第二閘極電極79。在該第二作用區域323上可形成一第三閘極介電層373、一第四閘極介電層375、一第三閘極電極377及一第四閘極電極379。該第三閘極介電層373可具有與該第一閘極介電層73類似之構態，該第四閘極介電層375可具有與該第二閘極介電層75類似之構態，該第三閘極電極377可具有與該第一閘極電極77類似之構態，且該第四閘極電極379可具有與該第二閘極電極79類似之構態。
請參閱圖32與38，該第一埋入應力件65可通過該第一LDD43及該第一暈圈45而與該第一作用區域23接觸。該第一埋入應力件65之一底部可形成在一比該第一暈圈45低之高度。該第一埋入應力件65可與該第一側表面23S1及該第二側表面23S2接觸。該第二埋入應力件365可通過該第二LDD343及該第二暈圈345而與該第二作用區域323接觸。該第二埋入應力件365之一底部可形成在一比該第二暈圈345低之高度。該第二埋入應力件365可與該第三側表面323S1及該第四側表面323S2接觸。
在該第一LDD43之一表面上可形成該第二邊緣E2，且在該第二LDD343之一表面上可形成該第四邊緣E32。該第二邊緣E2可形成在一比該第四邊緣E32高之高 度。該第二邊緣E2可重疊該第一閘極電極77之一底部，且該第四邊緣E32可與該第三閘極電極377之一外側對齊。
圖39與40係依據本發明觀念之某些實施例之一電子設備的立體圖及方塊圖。請參閱圖39，依據某些實施例之半導體裝置可應用於電子系統，例如一智慧型手機1900、一輕省筆電、一筆記型電腦、或一平板電腦。例如，依據某些實施例之半導體裝置可安裝在該智慧型手機1900之一主板中。此外，依據某些實施例之半導體裝置可設置於一擴充設備，例如可與該智慧型手機1900組合之一外部記憶卡。
請參閱圖40，依據某些實施例之半導體裝置可應用於一電子系統2100。該電子系統2100可包括一本體2110、一微處理器單元2120、一電源單元2130、一功能單元2140、及/或一顯示器控制單元2150。該本體2110可以是由一印刷電路板(PCB)形成之一母板。該微處理器單元2120、該電源單元2130、該功能單元2140及顯示器控制單元2150可裝設或安裝在該本體2110上。一顯示器單元2160可配置在該本體2110之一表面上且顯示一藉由該顯示器控制單元2150處理之影像。
該電源單元2130可由一外部電池等接受一固定電壓，將該電壓分成各種位準，且將這些電壓供應至該微處理器單元2120、該功能單元2140及該顯示器控制單元2150等。該微處理器單元2120可由該電源單元2130接受一電壓以控制該功能單元2140及該顯示器單元2160。該功 能單元2140可執行該電子系統2100之各種功能。例如，當該電子系統2100係一行動電話，該功能單元2140可具有數種組件，且該等組件可藉由撥號或與一外部設備2170通訊來執行例如輸出一影像至該顯示器單元2160或輸出一聲音至一擴音器等之行動電話功能。如果安裝一攝影機，該功能單元2140可作為一影像處理器。
依據某些實施例，當該電子系統2100與一記憶卡等連接以擴大容量時，該功能單元2140可以是一記憶卡控制器。該功能單元2140可透過一有線或無線通訊單元2180與該外部設備2170交換信號。此外，當該電子系統2100需要一通用串列匯流排(USB)等以擴大功能時，該功能單元2140可作為一介面控制器。此外，該功能單元2140可包括一大量儲存設備。
依據某些實施例之半導體裝置可應用於該功能單元2140或該微處理器單元2120。例如，該微處理器單元2120可包括該埋入應力件65。由於該埋入應力件65之構態，該微處理器單元2120可具有一良好電氣特性。
圖41係依據本發明觀念之某些實施例之一電子系統的方塊圖。請參閱圖41，該電子系統2400可包括依據某些實施例之至少一半導體裝置。該電子系統2400可被用來製造一行動設備或一電腦。例如，該電子系統2400可包括一記憶體系統2412、一微處理器2414、一隨機存取記憶體(RAM)2416、一匯流排2420及一使用者介面2418。該微處理器2414、該記憶體系統2412及該使用者介面2418 可透過該匯流排2420互相連接。該使用者介面2418可用以輸入/輸出資料至/由該電子系統2400。該微處理器2414可規劃及控制該電子系統2400。該RAM2416可作為該微處理器2414之一操作記憶體使用。該微處理器2414、該RAM2416及/或其他組件可組合在一單一封裝體中。該微處理器2414可儲存用以操作該微處理器2414之代碼、由該微處理器2414所處理之資料、或外部輸入資料。該記憶體系統2412可包括一控制器或一記憶體。
該微處理器2414、該RAM2416或該記憶體系統2412可包括依據某些實施例之半導體裝置。例如，該微處理器2414可包括該埋入應力件65。由於該埋入應力件65之構態，該微處理器2414可具有一良好電氣特性。
依據某些實施例之半導體裝置可包括填充一槽之一埋入應力件，且該槽形成在一作用區域中。形成該槽可包括藉由在一LDD中植入磷形成一較快蝕刻速度部，藉由等向地蝕刻該較快蝕刻速度部形成一第一槽，及使用一方向性蝕刻程序形成一第二槽。該埋入應力件可填充該槽。因為該埋入應力件之一尺寸、一形狀及一位置之控制可以是容易的/經改良的，該圖案負載效應可減少/減至最小，且依據在該中心區域與一邊緣區域之間之作用區域之位置的變化可以減少，所以依據某些實施例之半導體裝置可具有良好電氣特性。
上述標的物應被視為是說明的，而不是限制的，且附加之申請專利範圍係意圖涵蓋所有落在本發明觀 念之真正精神與範疇內之所有修改、改進及其他實施例。因此，就法律容許之最大範圍而言，該範疇應由以下申請專利範圍及其等效物之最廣義之可容許解釋決定，且不應被前述詳細說明限制或界限。
500-570‧‧‧方塊

Claims (30)

  1. 一種形成一半導體裝置之方法，該方法包含以下步驟：在一基材之一作用區域中形成一輕摻雜汲極(LDD)；在該LDD中形成一包含磷之快速蝕刻區域；藉由使該快速蝕刻區域凹陷以在該作用區域中形成一第一槽；藉由使用一方向性蝕刻程序擴大該第一槽，以在該作用區域中形成一第二槽，其中該第二槽包含該作用區域之一缺口部份；在該第二槽中形成一應力件；及在該作用區域上形成一閘極電極。
  2. 如請求項1之方法，其中該LDD包含硼。
  3. 如請求項1之方法，其中形成該第一槽之步驟包含實施一等向蝕刻程序，該第一槽包含藉由使該快速蝕刻區域凹陷所形成之一上槽及連接至該上槽之一下部的一下槽，該下槽具有比該上槽之一第二寬度窄之一第一寬度。
  4. 如請求項3之方法，其中形成該第一槽之步驟更包含在實施該等向蝕刻程序之前實施一異向蝕刻程序。
  5. 如請求項1之方法，其中該作用區域之缺口部份包含一上側壁及接觸該上側壁之一下側壁，且其中在該作用區域之一最上方表面與該上側壁之 間的一角度包含一銳角且該上側壁係與該下側壁不共平面。
  6. 如請求項5之方法，其中該上側壁在該LDD之一表面上之一會合界面接觸該下側壁。
  7. 如請求項6之方法，其中該閘極電極重疊該等上與下側壁之會合界面，且該上側壁之一邊緣部份突出超過該閘極電極之一相鄰側壁。
  8. 如請求項1之方法，其中該快速蝕刻區域之一寬度比該LDD之一寬度窄。
  9. 如請求項8之方法，其中該快速蝕刻區域之一第一深度比該LDD之一第二深度淺。
  10. 如請求項9之方法，其中該LDD之一部份係形成在該作用區域與該快速蝕刻區域之間。
  11. 如請求項8之方法，其中在形成該應力件後，該快速蝕刻區域之一部份係在該LDD與該應力件之間。
  12. 如請求項1之方法，更包含以下步驟：在形成該LDD之前，在該作用區域上形成一預備閘極電極，且在該預備閘極電極之一側壁上形成一分隔件；及在形成該應力件後，移除該預備閘極電極。
  13. 如請求項1之方法，更包含以下步驟：在形成該快速蝕刻區域之前，在該作用區域上形成一預備閘極電極，且在該預備閘極電極之一側壁上形成一分隔件；及 在形成該應力件後，移除該預備閘極電極。
  14. 如請求項1之方法，更包含以下步驟：在形成該第一槽之前，在該作用區域上形成一預備閘極電極，且在該預備閘極電極之一側壁上形成一分隔件；及在形成該應力件後，移除該預備閘極電極。
  15. 如請求項1之方法，其中形成該應力件之步驟包含：在該第二槽中形成一第一半導體層；在該第一半導體層上形成一第二半導體層；及在該第二半導體層上形成一第三半導體層，其中該等第一及第二半導體層包含該作用區域所缺少之一材料。
  16. 如請求項15之方法，其中形成該等第一、第二及第三半導體層之步驟包含實施選擇磊晶成長(SEG)程序。
  17. 如請求項16之方法，其中該等第一與第二半導體層包含各自之矽鍺層，且該第二半導體層之一鍺濃度係比該第一半導體層之鍺濃度大。
  18. 如請求項17之方法，其中該第三半導體層包含一Si層。
  19. 一種形成一半導體裝置之方法，該方法包含以下步驟：在一第一作用區域中形成一第一輕摻雜汲極(LDD)且在一第二作用區域中形成一第二LDD，其中該第一作用區域係在一基材之一第一區域中且該第二作用區域係在該基材之一第二區域中；在該第一作用區域之該第一LDD中形成一第一快 速蝕刻區域，且在該第二作用區域之第二LDD中形成一第二快速蝕刻區域，其中該等第一與第二快速蝕刻區域包含磷；藉由使該等第一與第二快速蝕刻區域分別地凹陷，以形成一第一預備槽及一第二預備槽；藉由使用一方向性蝕刻程序分別地擴大該等第一與第二預備槽，以形成一第一槽及一第二槽，其中該第一槽包含該第一作用區域之一第一缺口部份且該第二槽包含該第二作用區域之一第二缺口部份；在該第一槽中形成一第一應力件且在該第二槽中形成一第二應力件；及在該第一作用區域上形成一第一閘極電極且在該第二作用區域上形成一第二閘極電極。
  20. 如請求項19之方法，其中該第一作用區域之第一缺口部份包含在一第一會合界面接觸一第一下側壁之一第一上側壁，其中該第二作用區域之第二缺口部份包含在一第二會合界面處接觸一第二下側壁之一第二上側壁，其中該第一閘極電極重疊該第一會合界面且該第二閘極電極不重疊該第二會合界面，且其中該第一會合界面係比該第二會合界面高。
  21. 如請求項20之方法，其中在該第一會合界面與該第一閘極電極之一側壁之間的一水平距離係在0nm至5nm之範圍內，且在該第二會合界面與該第二閘極電極之一 側壁之間的一水平距離係在1nm至3nm之範圍內。
  22. 如請求項20之方法，其中在該第一會合界面與該第一作用區域之一最上方表面之間的一垂直距離係在3nm至7nm之範圍內，且在該第二會合界面與該第二作用區域之一最上方表面之間的一垂直距離係在8nm至12nm之範圍內。
  23. 如請求項20之方法，其中該第一會合界面係形成在該第一LDD之一表面上，且該第二會合界面係形成在該第二LDD之一表面上，且其中該第二LDD之一硼濃度係比該第一LDD之一硼濃度大。
  24. 如請求項19之方法，其中該第二快速蝕刻區域之一磷濃度係比該第一快速蝕刻區域之一磷濃度小。
  25. 一種形成一半導體裝置之方法，該方法包含以下步驟：在一基材上形成一閘極結構；在該基材中形成相鄰於該閘極結構之一側的摻雜圖案；藉由使用該閘極結構作為一蝕刻遮罩以蝕刻該摻雜圖案之一部份而形成一第一預備孔穴，其中該第一預備孔穴之一側暴露該摻雜圖案；藉由選擇地蝕刻該摻雜圖案以形成一第二預備孔穴；藉由使用一方向性蝕刻程序蝕刻該第二預備孔穴之暴露表面而形成一孔穴，其中該孔穴包含在該閘極 結構下方之一凹處，且該凹處包含兩會合傾斜部份；及在該孔穴中形成一應力件。
  26. 如請求項25之方法，其中形成該摻雜圖案之步驟包含使用該閘極結構作為一植入遮罩以將多數元素植入該基材。
  27. 如請求項26之方法，其中植入該等元素之步驟包含將磷植入該基材。
  28. 如請求項26之方法，該方法更包含以下步驟：在形成該摻雜圖案之前在該基材中形成與該閘極結構之該側相鄰之一輕摻雜汲極(LDD)，其中該摻雜圖案之至少一部份係形成在該LDD中。
  29. 如請求項28之方法，該方法更包含以下步驟：在形成該LDD後，在該閘極結構之一側形成一分隔件圖案，其中植入該等元素之步驟包含使用該分隔件圖案及該閘極結構作為一植入遮罩以植入該等元素。
  30. 如請求項25之方法，其中該方向性蝕刻程序包含依據該基材之晶體取向以複數個不同蝕刻速度蝕刻該基材的一蝕刻程序，且其中該凹處包含一缺口部份，該缺口部份包含該等兩會合傾斜部份。
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