CN103839890A - 包括凹槽中的应力源的半导体器件及其形成方法 - Google Patents

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Abstract

公开了包括凹槽中的应力源的半导体器件和形成该半导体器件的方法。该方法可以包括在有源区中形成包含磷的快刻蚀区、以及通过使快刻蚀区凹进来在有源区中形成第一沟槽。该方法还可以包括通过使用定向刻蚀处理扩大第一沟槽来在有源区中形成第二沟槽、以及在第二沟槽中形成应力源。第二沟槽可以包括有源区的凹口部分。

Description

包括凹槽中的应力源的半导体器件及其形成方法
技术领域
本公开主要涉及电子学领域，更具体地，涉及半导体器件。
背景技术
为了改善半导体器件的电特性，已开发了各种应力技术。
发明内容
一种形成半导体器件的方法，该方法可以包括在衬底中的有源区中形成轻掺杂漏极（LDD）、以及在所述LDD中形成包含磷的快刻蚀区。该方法还可以包括通过使所述快刻蚀区凹进来在所述有源区中形成第一沟槽、以及通过使用定向刻蚀处理扩大所述第一沟槽来在所述有源区中形成第二沟槽。所述第二沟槽可以包括所述有源区的凹口部分（notched portion）。该方法还可以包括在所述第二沟槽中形成应力源、以及在所述有源区上形成栅电极。在多个实施例中，所述LDD包含硼。
根据各种实施例，形成所述第一沟槽的步骤可以包括执行各向同性刻蚀处理。所述第一沟槽可以包括通过使所述快刻蚀区凹进而形成的上沟槽、和连接至所述上沟槽的下部的下沟槽。所述下沟槽的第一宽度可以窄于所述上沟槽的第二宽度。在各种实施例中，形成所述第一沟槽的步骤还可以包括在执行所述各向同性刻蚀处理之前执行各向异性刻蚀处理。
根据各种实施例，所述有源区的凹口部分可以包括上部侧壁和与所述上部侧壁接触的下部侧壁。所述有源区的最上表面与所述上部侧壁之间的角度可以是锐角，并且所述上部侧壁与所述下部侧壁可以不共面。在各种实施例中，所述上部侧壁可以与所述下部侧壁在位于所述LDD的表面上的会合交界处接触。所述上部侧壁和所述下部侧壁的会合交界可以与所述栅电极重叠，并且所述上部侧壁的边缘部分可以突出超过所述栅电极的相邻侧壁。
在各种实施例中，所述快刻蚀区的宽度可以窄于所述LDD的宽度。所述快刻蚀区的第一深度可以浅于所述LDD的第二深度。所述LDD的一部分可以形成在所述有源区与所述快刻蚀区之间。在形成所述应力源之后，所述快刻蚀区的一部分可以位于所述LDD与所述应力源之间。
根据各种实施例，所述方法还可以包括：在形成所述LDD之前在所述有源区上形成初步栅电极以及在所述初步栅电极的侧壁上形成隔离物；以及在形成所述应力源之后去除所述初步栅电极。
根据各种实施例，所述方法还可以包括：在形成所述快刻蚀区之前在所述有源区上形成初步栅电极以及在所述初步栅电极的侧壁上形成隔离物；以及在形成所述应力源之后去除所述初步栅电极。
在各种实施例中，所述方法还可以包括：在形成所述第一沟槽之前在所述有源区上形成初步栅电极以及在所述初步栅电极的侧壁上形成隔离物；以及在形成所述应力源之后去除所述初步栅电极。
根据各种实施例中，形成所述应力源的步骤可以包括在所述第二沟槽中形成第一半导体层、在所述第一半导体层上形成第二半导体层、以及在所述第二半导体层上形成第三半导体层。所述第一半导体层和所述第二半导体层可以包含所述有源区没有的材料。形成所述第一半导体层、所述第二半导体层和所述第三半导体层的步骤可以包括执行选择性外延生长（SEG）处理。根据各种实施例，所述第一半导体层和所述第二半导体层可以包括各自的硅锗层，并且所述第二半导体层的锗浓度可以大于所述第一半导体层的锗浓度。所述第三半导体层可以包括Si层。
一种形成半导体器件的方法，该方法可以包括在第一有源区中形成第一轻掺杂漏极（LDD）、在第二有源区中形成第二LDD、在所述第一有源区的第一LDD中形成第一快刻蚀区、以及在所述第二有源区的第二LDD中形成第二快刻蚀区。所述第一有源区可以是衬底的第一区域，并且所述第二有源区可以是所述衬底的第二区域。所述第一快刻蚀区和所述第二快刻蚀区可以包含磷。所述方法还可以包括通过使所述第一快刻蚀区和所述第二快刻蚀区凹进来分别形成第一初步沟槽和第二初步沟槽、通过使用定向刻蚀处理扩大所述第一初步沟槽和所述第二初步沟槽来分别形成第一沟槽和第二沟槽。所述第一沟槽包括所述第一有源区的第一凹口部分，并且所述第二沟槽包括所述第二有源区的第二凹口部分。所述方法还可以包括在所述第一沟槽中形成第一应力源、在所述第二沟槽中形成第二应力源、在所述第一有源区上形成第一栅电极、以及在所述第二有源区上形成第二栅电极。
根据各种实施例，所述第一有源区的第一凹口部分可以包括第一上部侧壁和第一下部侧壁，所述第一上部侧壁在第一会合交界处与所述第一下部侧壁接触，并且所述第二有源区的第二凹口部分包括第二上部侧壁和第二下部侧壁，所述第二上部侧壁在第二会合交界处与所述第二下部侧壁接触。所述第一栅电极可以与所述第一会合交界重叠，所述第二栅电极可以不与所述第二会合交界重叠。所述第一会合交界可以高于所述第二会合交界。
在各种实施例中，所述第一会合交界与所述第一栅电极的侧壁之间的水平距离的范围可以是0nm至5nm，所述第二会合交界与所述第二栅电极的侧壁之间的水平距离的范围可以是1nm至3nm。
在各种实施例中，所述第一会合交界与所述第一有源区的最上表面之间的垂直距离的范围可以是3nm至7nm，所述第二会合交界与所述第二有源区的最上表面之间的垂直距离的范围可以是8nm至12nm。
根据各种实施例，所述第一会合交界可以形成在所述第一LDD的表面上，所述第二会合交界可以形成在所述第二LDD的表面上，并且其中所述第二LDD的硼浓度可以大于所述第一LDD的硼浓度。
在各种实施例中，所述第二快刻蚀区的磷浓度可以小于所述第一快刻蚀区的磷浓度。
一种半导体器件，其可以包括：衬底，其包括第一区域和第二区域；第一栅电极，其在所述第一区域中的第一有源区上；第一沟槽，其在与所述第一栅电极的侧部相邻的第一有源区中；以及第一嵌入式应力源，其在所述第一沟槽中。所述器件也可以包括：第二栅电极，其在所述第二区域中的第二有源区上；第二沟槽，其在与所述第二栅电极的侧部相邻的第二有源区中；以及第二嵌入式应力源，其在所述第二沟槽中。所述第一区域和所述第二区域可以包括各自不同图案密度。所述第一沟槽可以包括所述第一有源区的第一凹口部分，所述第二沟槽可以包括所述第二有源区的第二凹口部分。所述第一凹口部分可以包括第一上部侧壁和第一下部侧壁，所述第一下部侧壁与所述第一上部侧壁接触，并且所述第一上部侧壁和所述第一下部侧壁可以在第一会合交界处会合。所述第二凹口部分可以包括第二上部侧壁和第二下部侧壁，所述第二下部侧壁与所述第二上部侧壁接触，并且所述第二上部侧壁和所述第二下部侧壁可以在第二会合交界处会合。所述第一栅电极可以与所述第一会合交界重叠，所述第二栅电极可以不与所述第二会合交界重叠，并且所述第一会合交界可以高于所述第二会合交界。
一种半导体器件，其可以包括：衬底，其包括有源区；栅电极，其在所述有源区上；以及轻掺杂漏极（LDD），其在与所述栅电极的侧部相邻的有源区中，所述LDD包括硼和磷。磷的浓度的范围可以是5E18原子/cm3至1E19原子/cm3。所述器件还可以包括沟槽，所述沟槽在与所述栅电极的侧部相邻的有源区中，所述沟槽包括所述有源区的凹口部分、和所述沟槽中的嵌入式应力源。
一种形成半导体器件的方法，该方法可以包括在衬底上形成栅极结构、以及在所述衬底中形成与所述栅极结构的侧部相邻的掺杂图案。所述方法也可以包括通过使用所述栅极结构作为刻蚀掩模刻蚀所述掺杂图案的一部分来形成第一初步凹穴、通过选择性刻蚀所述掺杂图案来形成第二初步凹穴、通过使用定向刻蚀处理刻蚀所述第二初步凹穴的暴露表面来形成凹穴、以及在所述凹穴中形成应力源。所述第一初步凹穴的侧部可以暴露所述掺杂图案。所述凹穴可以包括位于所述栅极结构之下的凹槽，所述凹槽包括两个会合的倾斜部分。
在各种实施例中，形成所述掺杂图案的步骤可以包括使用所述栅极结构作为注入掩模来将元素注入所述衬底。注入所述元素的步骤可以包括将磷注入所述衬底。
根据各种实施例，所述方法还可以包括在形成所述掺杂图案之前在与所述栅极结构的侧部相邻的所述衬底中形成轻掺杂漏极（LDD）。至少部分所述掺杂图案可以形成在所述LDD中。所述方法还可以包括在形成所述LDD之后在所述栅极结构的侧部上形成隔离物图案。注入所述元素的步骤可以包括使用所述隔离物图案和所述栅极结构作为注入掩模来注入所述元素。
在各种实施例中，所述定向刻蚀处理可以包括根据所述衬底的晶向来以多个不同刻蚀速率刻蚀所述衬底的刻蚀处理，并且所述凹槽包括凹口部分，所述凹口部分包括所述两个会合的倾斜部分。
附图说明
图1是示出根据本发明构思的一些实施例的形成半导体器件的方法的流程图。
图2、图3、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A-图8C、图9-图13、以及图14A-图14G是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
图15是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
图16是根据本发明构思的一些实施例的半导体器件的版图。
图17-图24、图25A-图25C、图26-图30、以及图31A-图31C是沿着图16的线I-I'和II-II'截取的示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
图32是根据本发明构思的一些实施例的半导体器件的版图。
图33-图38是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
图39和图40分别是根据本发明构思的一些实施例的电子设备的立体图和框图。
图41是根据本发明构思的一些实施例的电子系统的框图。
具体实施方式
下面将参照附图来描述各种示例性实施例。在不脱离本公开的精神和教导的情况下，可以有许多不同的形式和实施例，因此本公开不应被理解为限于本文所阐述的示例性实施例。相反，提供这些示例性实施例是为了使本公开透彻和完整，并且向本领域技术人员传达本公开的范围。在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被夸大。相似的参考标记始终指代相似的元件。
要理解的是，当元件被称为与另一元件“连接”或“耦接”时，该元件可以直接与该另一元件连接或耦接，或者可能存在中间元件。相反，当元件被称为与另一元件“直接连接”或“直接耦接”时，不存在中间元件。应当以类似方式理解用来描述元件之间的关系的其他词（即，“之间”与“直接在...之间”、“相邻”与“直接相邻”）。
要理解的是，尽管在本文中可以就本发明的元件来使用第一、第二等术语，但这些元件不应被这些术语限制。例如，在不偏脱离本发明的范围的情况下，第一元件可以被称为第二元件，以及第二元件可以被称为第一元件。本文中，术语“和/或”包括一个或多个所指项的任何和所有组合。
为了便于描述，诸如“之下”、“下方”、“下部”、“之上”和“上部”等空间关系术语在本文中可以用于描述如附图中示出的一个元件或特征与另一元件或特征的关系。要理解的是，除附图中描述的方位之外，空间关系术语旨在还涵盖装置在使用或操作中的不同方位。例如，若图中的装置被反转过来，被描述为在其他元件或特征“之下”或“下方”的元件则朝向其他元件或特征“之上”。因此，示例性术语“下方”可以同时涵盖上方和下方的方位。装置可以被另外取向（旋转90度或在其他方位处），并且相应地解释本文所使用的空间关系描述。
本文中用于描述本发明的实施例的术语不旨在限定本发明的范围。单数形式的冠词“一个”和“该”在其具有单个涉及对象时为单数，然而在本文中单数形式的使用应不排除多于一个涉及对象的存在。也就是说，除非上下文另有清楚的指示，否则本发明的以单数指代的元件可以算作一个或多个。还要理解的是，当在本说明书中使用术语“包括”和/或“包含”时，其指明存在所述特征、项目、步骤、操作、元件、和/或组件，但不排除一个或多个其他特征、项目、步骤、操作、元件、和/或其组合的存在或添加。
在本文中参照截面图示描述实施例，该截面图示是理想实施例（和中间结构）的示意性图示。这样，可以预料到例如由于制造技术和/或公差导致的图示的形状的变化。由此，实施例不应被理解为限于本文所示的区域的特定形状，而应包括例如由于制造导致的形状的偏差。例如，示为矩形的注入区域在其边缘处通常具有圆形或曲线特征，和/或注入浓度的梯度，而不是从注入到非注入区域的二元变化。同样，通过注入形成的掩埋区可能引起在掩埋区和通过其发生注入的表面之间的区域中的一些注入。因此，图中示出的区域本质上为示意性的，它们的形状并非旨在示出器件的区域的实际形状，并且并非旨在限制本发明构思的范围。
除非另外定义，本文中使用的所有术语（包括技术术语和科学术语）应解释为与本发明所属领域的普通技术人员的通常理解相同的含义。还要了解的是，例如普通用法中的术语也应解释为相关技术的习惯用法，而不应以理想化或过于正式的意义进行理解，除非在本文中明确地定义。
应注意的是，在一些替代实施中，本文中流程图块中说明的功能/动作可以不按流程图中说明的顺序而发生。例如，根据所涉及的功能/动作，相继示出的两个图块实际可以基本上同时地被执行，或者有时这些图块可以按相反顺序被执行。此外，流程图和/或框图的给定图块的功能可以被分离为多个图块，和/或流程图和/或框图的两个或多个图块的功能可以至少部分地被集成。最后，在不脱离本发明构思的范围的情况下，可以在示出的各图块之间添加或插入其他图块，和/或可以省略块/操作。
尽管在凹槽（recess）中包括应力源（stressor）的晶体管可以改善载流子迁移率，但在器件内凹槽的尺寸和形状可能有较大变化。然而，本发明构思的各种实施例提供了形成半导体器件的方法，该方法包括形成能够控制凹槽的尺寸和形状的快刻蚀速率部分。因此，本文中描述的方法可以减小器件内凹槽的尺寸和形状的变化。
图1是示出根据本发明构思的一些实施例的形成半导体器件的方法的流程图。图2、图3、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A-图8C、图9-图13、图14A-图14G是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
参照图1，根据本发明构思的一些实施例的形成半导体器件的方法可以包括：形成轻掺杂漏极（LDD）（图块500）；形成快刻蚀速率部分（图块510）；形成第一沟槽（trench）（图块520）；形成第二沟槽（图块530）；形成第一半导体层（图块540）；形成第二半导体层（图块550）；形成第三半导体层（图块560）；以及形成层间绝缘层（图块570）。
参照图1和图2，可以在衬底21上形成阱22、有源区23、器件隔离层29、缓冲层31、临时栅电极33、第一掩模图案35、和第二掩模图案37。衬底21可以是诸如硅晶片或绝缘体上硅（SOI）晶片之类的单晶半导体衬底。衬底21可以包括第一导电类型杂质。阱22可以包括与第一导电类型杂质不同的第二导电类型杂质。
此后，将在第一导电类型为p型而第二导电类型为n型的假设下进行说明。然而，在一些实施例中，第一导电类型可以是n型，第二导电类型可以是p型。例如，衬底21可以是包括p型杂质的单晶硅，阱22是包括n型杂质的单晶硅。衬底21可以包括硼（B），阱22可以包括As、P或其组合。
可以通过器件隔离层29将有源区23限制于阱22内。有源区23可以包括含有n型杂质的单晶硅。可以使用浅槽隔离（STI）技术来形成器件隔离层29。器件隔离层29可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘层。可以在有源区23与临时栅电极33之间插入缓冲层31。缓冲层31可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘层。例如，缓冲层31可以包括氧化硅。
临时栅电极33可以被形成为横跨有源区23。临时栅电极33可以横跨有源区23和器件隔离层29。临时栅电极33可以包括多晶硅。在一些实施例中，临时栅电极33可以包括绝缘层。可以在临时栅电极33上形成第一掩模图案35。第一掩模图案35可以包括相对于临时栅电极33具有刻蚀选择性的材料。可以在第一掩模图案35上形成第二掩模图案37。第二掩模图案37可以包括相对于第一掩模图案35具有刻蚀选择性的材料。例如，第一掩模图案35可以包括氧化硅。第二掩模图案37可以包括氮化硅或多晶硅。在一些实施例中，可以省略第一掩模图案35和第二掩模图案37中的一个。
第二掩模图案37、第一掩模图案35、临时栅电极33、和缓冲层31的侧面可以垂直对准。第二掩模图案37、第一掩模图案35、临时栅电极33、和缓冲层31可以被称为临时栅极图案37、35、33、和31。临时栅极图案31、33、35和37可以横跨有源区23。多个临时栅极图案31、33、35和37可以平行地形成在有源区23上。
参照图1和图3，可以在临时栅电极33的侧壁上形成第一隔离物（spacer）42。可以通过使用第一隔离物42、第二掩模图案37、第一掩模图案35、和临时栅电极33作为离子注入掩模而将第一导电类型杂质注入到有源区23中来形成轻掺杂漏极（LDD）43（图块500）。例如，可以在1E13至5E14原子/cm2的BF2剂量、2至5Kev的离子注入能量下形成LDD43。LDD43可以包括硼。可以通过将第二导电类型杂质注入到有源区23中来形成晕环45。晕环45可以覆盖LDD43的侧面和底部。LDD43和晕环45的形成可以包括离子注入处理和热处理过程。
第一隔离物42可以共形覆盖衬底21的上表面。例如，第一隔离物42可以以恒定的厚度来覆盖临时栅极图案31、33、35和37的上表面和侧表面，并覆盖有源区23和器件隔离层29。第一隔离物42可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘层。第一隔离物42可以包括相对于临时栅电极33具有刻蚀选择性的材料。例如，第一隔离物42可以包括氮化硅。LDD43可以被形成为达到离有源区23的上表面一定深度。LDD43可以与临时栅极图案31、33、35和37的底部部分重叠。可以通过调节第一隔离物42的厚度来将LDD43形成在期望位置处。
参照图1和图4A，可以在第一隔离物42上形成第二隔离物47。可以使用第二隔离物47作为离子注入掩模来在有源区23中形成快刻蚀速率部分49（图块510）。例如，可以在5E14至3E15原子/cm2的PH3剂量、2至5Kev的离子注入能量下形成快刻蚀速率部分49。可以使用PH2来代替PH3。快刻蚀速率部分49可以包括磷（P）。
第二隔离物47可以共形覆盖衬底21。例如，第二隔离物47可以覆盖临时栅极图案31、33、35和37的上表面和侧表面，并覆盖LDD43和器件隔离层29。第二隔离物47可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘层。第二隔离物47可以包括相对于临时栅电极33具有刻蚀选择性的材料。例如，第二隔离物47可以包括氮化硅。第一隔离物42和第二隔离物47可以顺序地覆盖临时栅极图案31、33、35和37的侧表面。
可以通过调节第二隔离物47的厚度来将快刻蚀速率部分49形成在期望位置处。快刻蚀速率部分49可以形成在LDD43中。快刻蚀速率部分49的底部可以形成在比LDD43的底部更高的水平处。快刻蚀速率部分49可以被形成为与临时栅电极33的外侧部对准。有源区23可以保持在临时栅电极33之下。LDD43可以保持在临时栅电极33之下。LDD43可以保持在快刻蚀速率部分49与有源区23之间。
参照图1和图4B，第二隔离物47A可以被形成为具有各种厚度。例如，第二隔离物47A可以被形成为具有1至3nm的厚度。第二隔离物47A可以用来控制快刻蚀速率部分49的位置。例如，可以通过调节第二隔离物47A的厚度来将快刻蚀速率部分49的侧部控制为位于LDD43中。可以通过调节第二隔离物47A的厚度来将快刻蚀速率部分49控制为与临时栅电极33隔开。LDD43可以保持在快刻蚀速率部分49与有源区23之间。
在一些实施例中，快刻蚀速率部分49可以穿过LDD43。例如，快刻蚀速率部分49的底部可以形成在晕环45中。此外，快刻蚀速率部分49可以同时穿过LDD43和晕环45。
参照图1和图5A，可以在第二隔离物47上形成第三隔离物51。第三隔离物51的形成可以包括薄膜形成处理和各向异性刻蚀处理。在形成第三隔离物51期间，可以将第二隔离物47和第一隔离物42部分地去除以暴露快刻蚀速率部分49的上表面。第二隔离物47和第一隔离物42可以保持在临时栅极图案31、33、35和37与第三隔离物51之间。
第三隔离物51可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘材料。第三隔离物51可以包括相对于临时栅电极33具有刻蚀选择性的材料。例如，第三隔离物51可以包括氮化硅。
参照图1和图5B，在形成第三隔离物51期间，可以将快刻蚀速率部分49部分地去除来形成凹槽区域51T。例如，凹槽区域51T可以具有1nm至10nm的厚度。
参照图1和图5C，在形成第三隔离物51之后，可以使用附加的各向异性刻蚀处理来形成凹槽区域51T。凹槽区域51T可以穿过快刻蚀速率部分49和LDD43。例如，凹槽区域51T可以具有7nm至10nm的厚度。凹槽区域51T的底部可以暴露晕环45。凹槽区域51T的侧壁可以与第三隔离物51的侧表面垂直对准。
参照图1、图6A和图6B，可以通过刻蚀快刻蚀速率部分49、LDD43、和晕环45来形成第一沟槽53（图块520）。第一沟槽53可以包括与快刻蚀速率部分49对准的上沟槽53A、和与上沟槽53A的底部连接的下沟槽53B。上沟槽53A可以形成在LDD43中。由于上沟槽53A，可以在第一隔离物42、第二隔离物47、和第三隔离物51之下形成下挖（under-cut）。下沟槽53B可以穿过LDD43，以形成在晕环45中。下沟槽53B的宽度可以小于上沟槽53A的宽度。第一沟槽53的侧壁可以具有台阶。例如，LDD43通过上沟槽53A和下沟槽53B而暴露的侧表面可以具有台阶。
第一沟槽53的形成可以包括干法刻蚀处理、湿法刻蚀处理或其组合。第一沟槽53的形成可以包括各向同性刻蚀处理、各向异性刻蚀处理或其组合。例如，第一沟槽53的形成可以包括使用HBr、CF4、O2、Cl2、NF3或其组合的各向同性干法刻蚀处理。根据一些实施例，在快刻蚀速率部分49中可以包括含磷（P）单晶硅，含磷（P）单晶硅具有比含硼（B）单晶硅的刻蚀速率更高的刻蚀速率，因此快刻蚀速率部分49的刻蚀速率可以高于LDD43的刻蚀速率。根据快刻蚀速率部分49和LDD43的构造，可以确定上沟槽53A和下沟槽53B的尺寸和形状。使用快刻蚀速率部分49和LDD43的构造，可以根据需要来控制第一沟槽53的尺寸、形状和位置。第一沟槽53可以一致地形成在衬底21的整个表面上。
参照图6C，在一些实施例中，快刻蚀速率部分49可以保持在上沟槽53A与LDD43之间。
参照图1和图7A，可以使用定向刻蚀处理形成第二沟槽55（图块530）。例如，第二沟槽55的形成可以包括使用NH4OH、NH3OH、TMAH（四甲基氢氧化铵）、KOH、NaOH、BTMH（苄基三甲基氢氧化铵）或其组合的湿法刻蚀处理。由于第二沟槽55，有源区23可以具有西格玛形状（Σ形状）。LDD43可以保持在临时栅极图案31、33、35和37之下。有源区23可以包括第一表面23SU、第一侧表面23S1、第二侧表面23S2、和第二表面23S3。第一边缘E1可以被限定在第一侧表面23S1与第一表面23SU之间。第二边缘E2可以被限定在第一侧表面23S1与第二侧表面23S2之间。第一侧表面23S1和第二侧表面23S2中的每一个可以包括{111}晶面。第二沟槽55可以解释为第一沟槽53的延伸。
参照图7B，第二沟槽55可以穿过LDD43和晕环45。第一表面23SU可以被限定在有源区23的上端。例如，第一表面23SU可以与缓冲层31接触并在第一隔离物42下面延伸。第二沟槽55可以暴露第一侧表面23S1、第二侧表面23S2、和第二表面23S3。第一侧表面23S1可以连接到第一表面23SU。第一侧表面23S1可以相对于第一表面23SU形成锐角。第二侧表面23S2可以形成在第一侧表面23S1之下。第二侧表面23S2的角度可以不同于第一侧表面23S1的角度。第二侧表面23S2可以相对于与衬底21平行并经过第二表面23S3的水平延长线形成锐角。第二沟槽55的底部可以暴露第二表面23S3。第二表面23S3可以连接到第二侧表面23S2。第一表面23SU可以解释为有源区23的上表面。
可以通过控制快刻蚀速率部分49的位置来在期望位置处形成第一边缘E1和第二边缘E2。例如，第一边缘E1可以形成在第一隔离物42之下，第二边缘E2可以形成为与临时栅电极33的底部重叠。第一边缘E1和第二边缘E2可以位于LDD43的表面上。第一侧表面23S1可以暴露LDD43。第二侧表面23S2可以暴露LDD43、晕环45、和有源区23。
水平距离X可以被定义在第二边缘E2与垂直于衬底21并经过临时栅电极33的侧表面的直线之间。垂直高度Y可以被定义在第二边缘E2与平行于衬底21并经过第一表面23SU的直线之间。例如，水平距离X可以为0至-5nm，垂直高度Y可以为3nm至7nm。当水平距离为X零时，可理解为第二边缘E2与临时栅电极33的侧表面垂直重叠，当水平距离X为负（-）值时，可理解为第二边缘与临时栅电极33的底部垂直重叠。另外，当水平距离X为正（+）值时，可理解为第二边缘E2对准于临时栅电极33的外侧。
通过调节快刻蚀速率部分49的位置，来在衬底21的整个表面上均匀地控制水平距离X和垂直高度Y。在一些实施例中，可以在增加水平距离X的绝对值的同时，相对减小垂直高度Y。根据本发明构思的一些实施例的半导体器件可以根据水平距离X和垂直高度Y而具有优良的电特性。根据一些实施例，包括位于LDD43的表面上的第二边缘E2的半导体器件可以展现出优良的电特性。
参照图7C，在一些实施例中，快刻蚀速率部分49可以保持在第二沟槽55与LDD43之间。
参照图1和图8A，可以在第二沟槽55中形成第一半导体层61（图块540）。第一半导体层61可以包括通过选择性外延生长（SEG）方法形成的未掺杂单晶SiGe。第一半导体层61中的Ge含量可以为10%至25%。第一半导体层61可以共形覆盖第二沟槽55的内壁。第一半导体层61可以按恒定厚度来覆盖第一侧表面23S1和第二侧表面23S2。
参照图8B，第一半导体层61A可以被形成为以恒定厚度覆盖第二侧表面23S2并且部分地暴露第一侧表面23S1。
参照图8C，第一半导体层61B可以被形成为覆盖第一侧表面23S1和第二侧表面23S2。
参照图1和图9，可以在第二沟槽55中形成第二半导体层62（图块550）。第二半导体层62可以包括通过SEG方法形成的B掺杂单晶SiGe。第二半导体层62中的Ge含量可以为25%至50%。第二半导体层62可以包含1E20至3E20原子/cm3的B。第二半导体层62可以完全填充第二沟槽55。第二半导体层62的上端可以位于比有源区23更高的水平处。
参照图1和图10，可以在第二半导体层62上形成第三半导体层63（图块560）。第三半导体层63可以包括通过SEG方法形成的B掺杂单晶硅。第三半导体层63可以包含1E20至3E20原子/cm3的B。第一半导体层61、第二半导体层62、和第三半导体层63可以形成嵌入式应力源65。嵌入式应力源65可以被称为应力引发图案。在一些实施例中，可以省略第一半导体层61或第三半导体层63。
参照图1和图11，可以在衬底21上形成层间绝缘层71（图块570）。层间绝缘层71可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘层。在一些实施例中，可以在形成层间绝缘层71之前，对第三半导体层63进行诸如金属硅化物形成处理和热处理过程之类的一些附加处理。
参照图1和图12，可以通过部分地去除层间绝缘层71、并去除第二掩模图案37和第一掩模图案35，来暴露临时栅电极33。可以通过化学机械抛光（CMP）处理、回刻处理或其组合来执行对层间绝缘层71、第二掩模图案37、和第一掩模图案35的去除。
参照图1和图13，可以通过去除临时栅电极33和缓冲层31，来形成暴露有源区23的栅极沟槽33T。
参照图1和图14A，可以在栅极沟槽33T中形成第一栅极介质层73、第二栅极介质层75、第一栅电极77、和第二栅电极79。
第一栅极介质层73可以形成在有源区23上。第一栅极介质层73可以被称为界面氧化物层。可以通过清洗处理来形成第一栅极介质层73。第一栅极介质层73可以包括氧化硅。第二栅极介质层75可以包括氧化硅、氮化硅、氮氧化硅、高K介质材料或其组合。例如，第二栅极介质层75可以包括HfO或HfSiO。第二栅极介质层75可以包围第一栅电极77的侧部和底部。第一栅极介质层73可以夹在有源区23与第二栅极介质层75之间。
第一栅电极77可以包围第二栅电极79的侧部和底部。第一栅电极77可以包括考虑功函数而选择的导电材料。例如，第一栅电极77可以包括TiN或TaN。第二栅电极79可以包括金属层。在一些实施例中，第一栅电极77可以包括TiAl或TiAlC。
参照图14B，嵌入式应力源65可以穿过LDD43和晕环45，以与有源区23接触。嵌入式应力源65的底部可以形成在比晕环45更低的水平处。嵌入式应力源65可以与第一侧表面23S1和第二侧表面23S2接触。第一半导体层61可以夹在LDD43与第二半导体层62之间。
第二半导体层62中的第一导电类型杂质的浓度可以高于LDD43中的第一导电类型杂质的浓度。例如，第二半导体层62中的硼（B）浓度可以高于LDD43中的硼（B）浓度。第二半导体层62中的第一导电类型杂质可以扩散至第一半导体层61。第一半导体层61中的硼（B）浓度可以低于第二半导体层62中的硼（B）浓度。
快刻蚀速率部分49（例如，如图4A中所示）中注入的磷（P）可以扩散至LDD43。LDD43可以包含磷和硼。例如，LDD43可以包含5E18至1E19原子/cm3的磷。在将磷注入快刻蚀速率部分49时，磷可以保留在第二隔离物47、第一隔离物42及其界面中。磷可以保留在第三隔离物51、和第三隔离物51与第二隔离物47之间的界面中。磷可以保留在嵌入式应力源65、以及嵌入式应力源65与第一隔离物42、第二隔离物47和第三隔离物51之间的各界面中。在一些实施例中，磷也可以保留在LDD43、以及LDD43与第一隔离物42、第二隔离物47和第三隔离物51之间的各界面中。
参照图14C，通过调节第二隔离物47A的厚度，嵌入式应力源65可以被形成为具有期望水平宽度。例如，嵌入式应力源65可以形成在第一栅电极77的外侧。
参照图14D，嵌入式应力源65的底部可以位于晕环45中。
参照图14E，嵌入式应力源65A可以包括第一半导体层61A、第二半导体层62、和第三半导体层63。第一半导体层61A可以被形成为以恒定厚度覆盖第二侧表面23S2并且部分地暴露第一侧表面23S1。第二半导体层62可以与第一侧表面23S1接触。
参照图14F，嵌入式应力源65B可以包括第一半导体层61B、第二半导体层62、和第三半导体层63。第一半导体层61B可以被形成为覆盖第一侧表面23S1和第二侧表面23S2。第一半导体层61B可以形成在LDD43与第二半导体层62之间。
参照图14G，快刻蚀速率部分49可以保留在嵌入式应力源65与LDD43之间。
图15是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。参照图15，可以在衬底21上形成阱22、有源区23、器件隔离层29、栅极介质层131、第一栅电极133、第二栅电极181、内隔离物134、第一隔离物142、轻掺杂漏极（LDD）43、晕环45、第二隔离物147、第三隔离物151、嵌入式应力源65、刻蚀停止层183、和层间绝缘层185。可以在形成嵌入式应力源65之前，形成栅极介质层131和第一栅电极133。
栅极介质层131可以包括氧化硅、氮化硅、氮氧化硅、高K介质材料或其组合。第一栅电极133可以包括诸如多晶硅、金属硅化物、金属或其组合之类的导电层。第二栅电极181可以包括诸如金属硅化物、金属或其组合之类的导电层。内隔离物134可以包括氧化硅、氮化硅、氮氧化硅或其组合。刻蚀停止层183可以包括相对于层间绝缘层185具有刻蚀选择性的材料。例如，层间绝缘层185可以包括氧化硅，刻蚀停止层183可以包括氮化硅。
图16是根据本发明构思的一些实施例的半导体器件的版图。图17-图24、图25A-图25C、图26-图30、和图31A-图31C是沿着图16的线I-I'和II-II'截取的示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
参照图16和图17，可以在衬底221上形成限定有源区223的器件隔离层229。有源区223的上表面可以被缓冲层225覆盖。有源区223可以具有诸如鳍形或线形之类的各种形状。例如，有源区223可以包括主轴被形成为相对较长的鳍形单晶硅。
参照图16和图18，可以在衬底221的预定区域中形成阱222。有源区223可以被限制于阱222。可以将沟道离子注入有源区223。可以通过注入与衬底221中的杂质具有不同导电类型的杂质来形成阱222。例如，可以通过将n型杂质注入至离衬底221的表面预定深度，来形成阱222。在一些实施例中，可以在形成器件隔离层229之前形成阱222。在一些实施例中，可以省略阱222。
参照图16和图19，可以通过使器件隔离层229凹进来暴露有源区223的侧表面。器件隔离层229可以保持在比有源区223的上端更低的水平处。在使器件隔离层229凹进时，缓冲层225也可以被去除。可以暴露有源区223的上表面。在使器件隔离层229凹进的处理中，可以执行回刻处理。
参照图16和图20，可以在有源区223上形成临时栅极介质层231、临时栅电极233、第一掩模图案235、和第二掩模图案237。可以通过薄膜形成处理、CMP处理、和图案化处理来形成临时栅电极233。
临时栅电极233可以横跨有源区223。临时栅电极233可以覆盖有源区223的侧表面和上表面。临时栅极介质层231可以形成在有源区223与临时栅电极233之间。临时栅极介质层231可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘材料。临时栅电极233可以包括多晶硅。第一掩模图案235可以包括氧化硅。第二掩模图案237可以包括氮化硅。
参照图16和图21，可以在临时栅电极233的侧表面上形成第一隔离物242。可以在有源区223中形成轻掺杂漏极（LDD）243和晕环245。第一隔离物242可以覆盖临时栅电极233、第一掩模图案235、和第二掩模图案237的侧表面。第一隔离物242可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘层。例如，第一隔离物242可以是氮化硅。
可以使用第二掩模图案237和第一隔离物242作为离子注入掩模，来形成LDD243和晕环245。LDD243可以形成在与临时栅电极233的外侧相邻的有源区223中。LDD243可以在第一隔离物242之下扩散。LDD243可以包括与阱222中的杂质具有不同导电类型的杂质。例如，LDD243可以包括p型杂质。LDD243可以包括硼。
晕环245可以形成在LDD243的外侧。晕环245可以覆盖LDD243的底表面和侧表面。晕环245可以包括与LDD243中的杂质具有不同导电类型的杂质，并且晕环245可以包括与阱222的杂质具有相同导电类型的杂质。例如晕环245可以包括n型杂质。晕环245的n型杂质的浓度可以高于阱222的杂质浓度。
参照图16和图22，可以在第一隔离物242上形成第二隔离物247。可以使用第二隔离物247作为离子注入掩模，在有源区223中形成快刻蚀速率部分249。快刻蚀速率部分249可以包括磷。第二隔离物247可以共形覆盖衬底221。第二隔离物247可以包括相对于临时栅电极233具有刻蚀选择性的材料。例如，第二隔离物247可以包括氮化硅。
可以通过调节第二隔离物247的厚度，来在期望位置处形成快刻蚀速率部分249。快刻蚀速率部分249可以形成在LDD243中。快刻蚀速率部分249的底部可以形成在比LDD243的底部更高的水平处。快刻蚀速率部分249可以被形成为与临时栅电极233的外侧对准。有源区223可以保持在临时栅电极233之下。LDD243可以保持在临时栅电极233之下。LDD243可以保持在快刻蚀速率部分249与有源区223之间。
参照图16和图23，可以在第二隔离物247上形成第三隔离物251。第三隔离物251的形成可以包括薄膜形成处理和各向异性刻蚀处理。在形成第三隔离物251时，可以部分地去除第二隔离物247和第一隔离物242来暴露快刻蚀速率部分249的上表面。第二隔离物247和第一隔离物242可以保持在临时栅电极233与第三隔离物251之间。
参照图16和图24，可以通过刻蚀快刻蚀速率部分249和LDD243来形成第一沟槽253。第一沟槽253可以包括与快刻蚀速率部分249对准的上沟槽253A、和与上沟槽253A的底部连接的下沟槽253B。上沟槽253A可以形成在LDD243中。通过上沟槽253A，可以在第一隔离物242、第二隔离物247、和第三隔离物251之下形成下挖。第一沟槽253的侧壁可以具有台阶。例如，LDD243通过上沟槽253A和下沟槽253B而暴露的侧表面可以具有台阶。
第一沟槽253的形成可以包括干法刻蚀处理、湿法刻蚀处理或其组合。第一沟槽253的形成可以包括各向同性刻蚀处理、各向异性刻蚀处理或其组合。例如，第一沟槽253的形成可以包括使用HBr、CF4、O2、Cl2、NF3或其组合的各向同性干法刻蚀处理。根据一些实施例，在快刻蚀速率部分249中可以包括具有比含硼单晶硅的刻蚀速率更高的刻蚀速率的含磷单晶硅，因此快刻蚀速率部分249的刻蚀速率可以高于LDD243的刻蚀速率。根据快刻蚀速率部分249和LDD243的构造，可以确定上沟槽253A和下沟槽253B的尺寸和形状。
参照图16和图25A，可以使用定向刻蚀工艺来形成第二沟槽255。例如，第二沟槽255的形成可以包括使用NH4OH、NH3OH、TMAH（四甲基氢氧化铵）、KOH、NaOH、BTMH（苄基三甲基氢氧化铵）或其组合的湿法刻蚀处理。根据有源区223的晶向，定向刻蚀处理可以具有不同的刻蚀速率。第二沟槽255可以穿过LDD243。LDD243可以保持在第二沟槽255与有源区223之间。
有源区223可以包括第一表面223SU、第一侧表面223S1、第二侧表面223S2、第三侧表面223S3、和第二表面223S4。第一侧表面223S1、第二侧表面223S2、和第三侧表面223S3中的每一个可以包括{111}晶面。第一表面223SU可以形成在有源区223的上端。第一侧表面223S1可以连接到第一表面223SU。第一侧表面223S1可以相对于第一表面223SU形成锐角。第二侧表面223S2可以形成在第一侧表面223S1之下。第二侧表面223S2的斜率可以不同于第一侧表面223S1的斜率。第二侧表面223S2可以与衬底221垂直。第三侧表面223S3可以形成在第二侧表面223S2之下。第三侧表面223S3的斜率可以不同于第二侧表面223S2的斜率。第二沟槽255的底部可以暴露第二表面223S4。第二表面223S4可以连接至第三侧表面223S3。
参照图25B，根据有源区223的晶向，第二沟槽255A可以形成为各种形状。例如，第二沟槽255A可以是U形。第二沟槽255A可以暴露第一侧表面223S5和第二表面223S4。第一侧表面223S5可以连接至第一表面223SU。第一侧表面223S5可以与第一表面223SU垂直。第二沟槽255A的底部可以暴露第二表面223S4。第二表面223S4可以连接至第一侧表面223S5。
参照图25C，第二沟槽255B可以暴露第一侧表面223S1、第二侧表面223S2、和第二表面223S4。第一侧表面223S1可以连接至第一表面223SU。第一侧表面223S1可以相对于第一表面223SU形成锐角。第二侧表面223S2可以形成在第一侧表面223S1之下。第二沟槽255B的底部可以暴露第二表面223S4。第二表面223S4可以连接至第二侧表面223S2。
参照图16和图26，可以在第二沟槽255中形成第二半导体层262。第二半导体层262可以包括通过SEG方法形成的B掺杂单晶SiGe。第二半导体层262中的Ge含量可以为25%至50%。第二半导体层262可以包含1E20至3E20原子/cm3的B。第二半导体层262可以完全填充第二沟槽255。第二半导体层262的上端可以位于比有源区223更高的水平处。
参照图16和图27，可以在第二半导体层262上形成第三半导体层263。第三半导体层263可以包括通过SEG方法形成的B掺杂单晶Si。第三半导体层263可以包含1E20至3E20原子/cm3的B。第二半导体层262和第三半导体层263可以形成嵌入式应力源265。在一些实施例中，可以省略第三半导体层263。
参照图16和图28，可以在衬底221上形成层间绝缘层271。
参照图16和图29，可以通过部分地去除层间绝缘层271、并去除第二掩模图案237和第一掩模图案235，来暴露临时栅电极233。
参照图16和图30，可以通过去除临时栅电极233和临时栅极介质层231，来形成暴露有源区223的栅极沟槽233T。
参照图16和图31A，可以在栅极沟槽233T中形成第一栅极介质层273、第二栅极介质层275、和栅电极279。嵌入式应力源265可以具有楔形。
第一栅极介质层273可以形成在有源区223上。第一栅极介质层273可以被称为界面氧化物层。可以通过清洗处理来形成第一栅极介质层273。第一栅极介质层273可以包括氧化硅。第二栅极介质层275可以包括氧化硅、氮化硅、氮氧化硅、高K介质材料或其组合。第二栅极介质层275可以包围栅电极279的侧部和底部。第一栅极介质层273可以夹在有源区223与第二栅极介质层275之间。
参照图31B，嵌入式应力源265可以包括第二半导体层262A和第三半导体层263。嵌入式应力源265可以是U形。
参照图31C，嵌入式应力源265可以包括第二半导体层262B和第三半导体层263。嵌入式应力源265可以是金字塔形或铅笔形。
图32是根据本发明构思的一些实施例的半导体器件的版图。图33-图38是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
参照图32，半导体芯片100可以包括第一区域102和第二区域101C。第一区域102可以被称为逻辑区域。第二区域101C可以被称为单元阵列区域。多个PMOS晶体管可以形成在第一区域102和第二区域101C中。第二区域101C的图案密度可以高于第一区域102的图案密度。
半导体芯片100可以是微处理器。半导体芯片100可以包括存储器区域101。存储器区域101可以包括第二区域101C和SRAM外围区域101P。第二区域101C可以包括诸如SRAM之类的存储器单元。第一区域102可以形成为与存储器区域101相邻。
参照图32和图33，可以在衬底21的第一区域102上形成第一阱22、第一有源区23、第一器件隔离层29、第一缓冲层31、第一临时栅电极33、第一下部掩模图案35、和第一上部掩模图案37。衬底21可以包括第一导电类型杂质。第一阱22可以包括与第一导电类型杂质不同的第二导电类型杂质。此后，将在第一导电类型为p型而第二导电类型为n型的假设下进行说明。
可以通过第一器件隔离层29将第一有源区23限制于第一阱22。第一临时栅电极33可以被形成为横跨第一有源区23。第一上部掩模图案37、第一下部掩模图案35、第一临时栅电极33、和第一缓冲层31可以被称为第一临时栅极图案37、35、33、和31。第一临时栅极图案31、33、35和37可以横跨第一有源区23。多个第一临时栅极图案31、33、35和37可以平行地形成在第一有源区23上。
可以在第一临时栅电极33的侧壁上形成第一内隔离物42。可以通过使用第一内隔离物42、第一上部掩模图案37、第一下部掩模图案35、和第一临时栅电极33作为离子注入掩模而将第一导电类型杂质注入到第一有源区23中来形成第一LDD43。可以通过将第二导电类型杂质注入到第一有源区23中来形成第一晕环45。第一晕环45可以覆盖第一LDD43的侧部和底部。第一LDD43和第一晕环45的形成可以包括离子注入处理和热处理过程。
可以在第一内隔离物42上形成第一中间隔离物47。可以使用第一中间隔离物47作为离子注入掩模来在第一有源区23中形成第一快刻蚀速率部分49。可以在第一中间隔离物47上形成第一外隔离物51。第一外隔离物51的形成可以包括薄膜形成处理和各向异性刻蚀处理。可以暴露第一快刻蚀速率部分49的上表面。
可以在衬底21的第二区域101C中形成第二阱322、第二有源区323、第二器件隔离层329、第二缓冲层331、第二临时栅电极333、第二下部掩模图案335、和第二上部掩模图案337。第二阱322可以包括第二导电类型杂质。
可以通过第二器件隔离层329将第二有源区323限制于第二阱322。第二临时栅电极333可以被形成为横跨第二有源区323。第二上部掩模图案337、第二下部掩模图案335、第二临时栅电极333、和第二缓冲层331可以被称为第二临时栅极图案337、335、333、和331。第二临时栅极图案331、333、335和337可以横跨第二有源区323。多个第二临时栅极图案331、333、335和337可以平行地形成在第二有源区323上。
可以在第二临时栅电极333的侧壁上形成第二内隔离物342。可以通过使用第二内隔离物342、第二上部掩模图案337、第二下部掩模图案335、和第二临时栅电极333作为离子注入掩模而将第一导电类型杂质注入到第二有源区323中来形成第二LDD343。可以通过将第二导电类型杂质注入到第二有源区323中来形成第二晕环345。第二晕环345可以覆盖第二LDD343的侧部和底部。第二LDD343和第二晕环345的形成可以包括离子注入处理和热处理过程。
可以在第二内隔离物342上形成第二中间隔离物347。可以使用第二中间隔离物347作为离子注入掩模来在第二有源区323中形成第二快刻蚀速率部分349。可以在第二中间隔离物347上形成第二外隔离物351。第二外隔离物351的形成可以包括薄膜形成处理和各向异性刻蚀处理。可以暴露第二快刻蚀速率部分349的上表面。
第一LDD43和第二LDD343可以包含硼。第二LDD343的硼浓度可以高于第一LDD43的硼浓度。第一快刻蚀速率部分49和第二快刻蚀速率部分349可以包含磷。第二快刻蚀速率部分349的磷浓度可以低于第一快刻蚀速率部分49的磷浓度。
在一些实施例中，第二LDD343含有的硼浓度可以高于第一LDD43含有的硼浓度。第二快刻蚀速率部分349含有的磷浓度可以低于第一快刻蚀速率部分49含有的磷浓度。在一些实施例中，可以省略第二快刻蚀速率部分349。
参照图32和图34，可以通过刻蚀第一快刻蚀速率部分49、第一LDD43、和第一晕环45来形成第一初步沟槽53。第一初步沟槽53可以包括与第一快刻蚀速率部分49对准的第一上沟槽53A、和与第一上沟槽53A的底部连接的第一下沟槽53B。第一上沟槽53A可以形成在第一LDD43中。第一下沟槽53B可以穿过第一LDD43，以形成在第一晕环45中。第一下沟槽53B的宽度可以小于第一上沟槽53A的宽度。第一初步沟槽53的侧壁可以具有台阶。例如，第一LDD43通过第一上沟槽53A和第一下沟槽53B而暴露的侧壁可以具有台阶。
可以通过刻蚀第二快刻蚀速率部分349、第二LDD343、和第二晕环345来形成第二初步沟槽353。第二初步沟槽353可以包括与第二快刻蚀速率部分349对准的第二上沟槽353A、和与第二上沟槽353A的底部连接的第二下沟槽353B。第二上沟槽353A可以形成在第二LDD343中。第二下沟槽353B可以穿过第二LDD343，以形成在第二晕环345中。第二下沟槽353B的宽度可以小于第二上沟槽353A的宽度。第二初步沟槽353的侧壁可以具有台阶。例如，第二LDD343通过第二上沟槽353A和第二下沟槽353B而暴露的侧壁可以具有台阶。
第一初步沟槽53和第二初步沟槽353的形成可以包括干法刻蚀处理、湿法刻蚀处理或其组合。第一初步沟槽53和第二初步沟槽353的形成可以包括各向同性刻蚀处理、各向异性刻蚀处理或其组合。例如，第一初步沟槽53和第二初步沟槽353的形成可以包括使用HBr、CF4、O2、Cl2、NF3或其组合的各向同性干法刻蚀处理。根据一些实施例，硼浓度比第一LDD43高的第二LDD343可以具有比第一LDD43的刻蚀速率更低的刻蚀速率。根据一些实施例，磷浓度比第一快刻蚀速率部分49低的第二快刻蚀速率部分349可以具有比第一快刻蚀速率部分49的刻蚀速率更低的刻蚀速率。
根据第一快刻蚀速率部分49、第二快刻蚀速率部分349、第一LDD43、和第二LDD343的构造，可以确定第一上沟槽53A、第一下沟槽53B、第二上沟槽353A、和第二下沟槽353B的尺寸和形状。使用第一快刻蚀速率部分49、第二快刻蚀速率部分349、第一LDD43、和第二LDD343的构造，可以根据需要来控制第一初步沟槽53和第二初步沟槽353的尺寸、形状和位置。
参照图32和图35，可以使用定向刻蚀处理来形成第一有源区23中的第一沟槽55、和第二有源区323中的第二沟槽355。例如，第一沟槽55和第二沟槽355的形成可以包括使用NH4OH、NH3OH、TMAH（四甲基氢氧化铵）、KOH、NaOH、BTMH（苄基三甲基氢氧化铵）或其组合的湿法刻蚀处理。
由于第一沟槽55，第一有源区23可以具有第一西格玛形状（Σ形状）。第一LDD43可以保持在第一临时栅极图案31、33、35和37之下。第一有源区23可以包括第一表面23SU、第一侧表面23S1、第二侧表面23S2、和第二表面23S3。第一边缘E1可以被限定在第一侧表面23S1与第一表面23SU之间。第二边缘E2可以被限定在第一侧表面23S1与第二侧表面23S2之间。
由于第二沟槽355，第二有源区323可以具有第二西格玛形状（Σ形状）。第二LDD343可以保持在第二临时栅极图案331、333、335和337之下。第二有源区323可以包括第三表面323SU、第三侧表面323S1、第四侧表面323S2、和第四表面323S3。第三边缘E31可以被限定在第三侧表面323S1与第三表面323SU之间。第四边缘E32可以被限定在第三侧表面323S1与第四侧表面323S2之间。
第一沟槽55可以理解为第一初步沟槽53的延伸，第二沟槽355可以理解为第二初步沟槽353的延伸。
参照图32和图36，第一沟槽55可以穿过第一LDD43和第一晕环45。第一表面23SU可以被限定在第一有源区23的上端。例如，第一表面23SU可以与第一缓冲层31接触并在第一内隔离物42下面延伸。第一沟槽55可以暴露第一侧表面23S1、第二侧表面23S2、和第二表面23S3。第一侧表面23S1可以连接到第一表面23SU。第一侧表面23S1可以相对于第一表面23SU形成锐角。第二侧表面23S2可以形成在第一侧表面23S1之下。第二侧表面23S2的斜率可以不同于第一侧表面23S1的斜率。第二侧表面23S2可以相对于与衬底21平行并经过第二表面23S3的水平延长线形成锐角。第一沟槽55的底部可以暴露第二表面23S3。第二表面23S3可以连接到第二侧表面23S2。第一表面23SU可以解释为第一有源区23的上表面。
第二沟槽355可以穿过第二LDD343和第二晕环345。第三表面323SU可以被限定在第二有源区323的上端。例如，第三表面323SU可以与第二缓冲层331接触并在第二内隔离物342下面延伸。第二沟槽355可以暴露第三侧表面323S1、第四侧表面323S2、和第四表面323S3。第三侧表面323S1可以连接到第三表面323SU。第三侧表面323S1可以相对于第三表面323SU形成锐角。第四侧表面323S2可以形成在第三侧表面323S1之下。第四侧表面323S2的斜率可以不同于第三侧表面323S1的斜率。第四侧表面323S2可以相对于与衬底21平行并经过第四表面323S3的水平延长线形成锐角。第二沟槽355的底部可以暴露第四表面323S3。第四表面323S3可以连接到第四侧表面323S2。第三表面323SU可以解释为第二有源区323的上表面。
使用第一LDD43和第一快刻蚀速率部分49的构造，可以在期望位置处形成第一边缘E1和第二边缘E2。例如，第一边缘E1可以形成在第一内隔离物42之下，第二边缘E2可以形成为与第一临时栅电极33重叠。第一边缘E1和第二边缘E2可以位于第一LDD43的表面上。第一侧表面23S1可以暴露第一LDD43。第二侧表面23S2可以暴露第一LDD43、第一晕环45、和第一有源区23。
使用第二LDD343和第二快刻蚀速率部分349的构造，可以在期望位置处形成第三边缘E31和第四边缘E32。例如，第三边缘E31可以形成在第二内隔离物342之下，第四边缘E32可以与第二临时栅电极333的外侧对准。第三边缘E31和第四边缘E32可以位于第二LDD343的表面上。第三侧表面323S1可以暴露第二LDD343。第四侧表面323S2可以暴露第二LDD343、第二晕环345、和第二有源区323。
第一水平距离X1可以被定义在第二边缘E2与垂直于衬底21并经过第一临时栅电极33的侧表面的直线之间。第一垂直高度Y1可以被定义在第二边缘E2与平行于衬底21并经过第一表面23SU的直线之间。例如，第一水平距离X1可以为0至-5nm，第一垂直高度Y1可以为3nm至7nm。当第一水平距离为X1零时，可理解为第二边缘E2与第一临时栅电极33的侧表面垂直重叠，当第一水平距离X1为负值时，可理解为第二边缘E2与第一临时栅电极33的底部垂直重叠。
第二水平距离X3可以被定义在第四边缘E32与垂直于衬底21并经过第二临时栅电极333的侧表面的直线之间。第二垂直高度Y3可以被定义在第四边缘E32与平行于衬底21并经过第三表面323SU的直线之间。第四边缘E32可以形成在比第二边缘E2更低的水平处。例如，第二水平距离X3可以为+1nm至+3nm，第二垂直高度Y3可以为8nm至12nm。当第二水平距离X3为正值时，可理解为第二临时栅电极333不与第四边缘E32重叠。
参照图32和图37，可以在第一沟槽55中形成第一半导体层61。可以在第一半导体层61上形成第二半导体层62。可以在第二半导体层62上形成第三半导体层63。第一半导体层61、第二半导体层62、和第三半导体层63可以形成第一嵌入式应力源65。
可以在第二沟槽355中形成第四半导体层361。可以在第四半导体层361上形成第五半导体层362。可以在第五半导体层362上形成第六半导体层363。第四半导体层361、第五半导体层362、和第六半导体层363可以形成第二嵌入式应力源365。第四半导体层361可以包括与第一半导体层61同时形成的同一材料，第五半导体层362可以包括与第二半导体层62同时形成的同一材料，以及第六半导体层363可以包括与第三半导体层63同时形成的同一材料。
可以在衬底21上形成第一层间绝缘层71和第二层间绝缘层371。可以去除第一临时栅极图案31、33、35和37来暴露第一有源区23，可以去除第二临时栅极图案331、333、335和337来暴露第二有源区323。
可以在第一有源区23上形成第一栅极介质层73、第二栅极介质层75、第一栅电极77、和第二栅电极79。可以在第二有源区323上形成第三栅极介质层373、第四栅极介质层375、第三栅电极377、和第四栅电极379。第三栅极介质层373可以具有与第一栅极介质层73类似的构造，第四栅极介质层375可以具有与第二栅极介质层75类似的构造，第三栅电极377可以具有与第一栅电极77类似的构造，以及第四栅电极379可以具有与第二栅电极79类似的构造。
参照图32和图38，第一嵌入式应力源65可以穿过第一LDD43和第一晕环45，来与第一有源区23接触。第一嵌入式应力源65的底部可以形成在比第一晕环45更低的水平处。第一嵌入式应力源65可以与第一侧表面23S1和第二侧表面23S2接触。第二嵌入式应力源365可以穿过第二LDD343和第二晕环345，来与第二有源区323接触。第二嵌入式应力源365的底部可以形成在比第二晕环345更低的水平处。第二嵌入式应力源365可以与第三侧表面323S1和第四侧表面323S2接触。
可以在第一LDD43的表面上形成第二边缘E2，可以在第二LDD343的表面上形成第四边缘E32。第二边缘E2可以形成在比第四边缘E32更高的水平处。第二边缘E2可以与第一栅电极77的底部重叠，第四边缘E32可以与第三栅电极377的外侧对准。
图39和图40分别是根据本发明构思的一些实施例的电子设备的立体图和框图。参照图39，根据一些实施例的半导体器件可以应用于诸如智能手机1900、上网本、笔记本电脑、或平板PC之类的电子系统。例如，根据一些实施例的半导体器件可以安装在智能手机1900的主板上。此外，根据一些实施例的半导体器件可以提供至诸如外部存储卡之类的用以与智能手机1900结合的扩展设备。
参照图40，根据一些实施例的半导体器件可以应用于电子系统2100。电子系统2100可以包括主体2110、微处理器2120、电源2130、功能单元2140、和/或显示器控制器2150。主体2110可以是由印刷电路板（PCB）形成的母板。微处理器2120、电源2130、功能单元2140、和显示器控制器2150可以安装在主体2110上。显示器2160可以布置在主体2110的内部或外部。例如，显示器2160可以布置在主体2110的表面上，并显示由显示器控制器2150处理的图像。
电源2130可以从外部电池等接收恒定电压，将该电压划分为各种级别，并且将这些电压供给至微处理器2120、功能单元2140、和显示器控制器2150等。微处理器2120可以接收来自电源2130的电压，以控制功能单元2140和显示器2160。功能单元2140可以执行电子系统2100的各种功能。例如，当电子系统2100为移动电话时，功能单元2140可以具有这样一些组件，其能够通过拨号执行移动电话功能（诸如，向显示器2160输出图像或向扬声器输出声音）、或者与外部设备2170执行通信。如果安装了相机，则功能单元2140可以用作图像处理器。
根据一些实施例，当电子系统2100连接至存储卡等以便扩充容量时，功能单元2140可以是存储卡控制器。功能单元2140可以通过有线或无线通信单元2180来与外部设备2170交换信号。另外，当电子系统2100需要通用串行总线（USB）等以便扩充功能时，功能单元2140可以用作接口控制器。此外，功能单元2140可以包括大容量存储设备。
根据一些实施例的半导体器件可以应用于功能单元2140或微处理器2120。例如，微处理器2120可以包括嵌入式应力源65。由于嵌入式应力源65的构造，微处理器单元2120可以具有优良的电特性。
图41是根据本发明构思的一些实施例的电子系统的框图。参照图41，电子系统2400可以包括至少一个根据一些实施例的半导体器件。电子系统2400可以用于制造移动设备或计算机。例如，电子系统2400可以包括存储器系统2412、微处理器2414、随机存取存储器（RAM）2416、总线2420、以及用户接口2418。微处理器2414、存储器系统2412、以及用户接口2418可以经由总线2420彼此相连。用户接口2418可以用于将数据输入至电子系统2420或从电子系统2420输出数据。微处理器2414可以编程并控制电子系统2400。RAM2416可以用作微处理器2414的工作存储器。微处理器2414、RAM2416、和/或其他组件可以装配在单个封装件中。存储器系统2412可以存储用于操作微处理器2414的代码、微处理器2414处理的数据、或外部输入的数据。存储器系统2412可以包括控制器和存储器。
微处理器2414、RAM2416、或存储器系统2412可以包括根据一些实施例的半导体器件。例如，微处理器2414可以包括嵌入式应力源65。由于嵌入式应力源65的构造，微处理器2414可以具有优良电特性。
根据一些实施例的半导体器件可以包括填充形成在有源区中的沟槽的嵌入式应力源。沟槽的形成可以包括通过将磷注入LDD中来形成快刻蚀速率部分、通过对快刻蚀速率部分进行各向同性刻蚀来形成第一沟槽、以及使用定向刻蚀处理来形成第二沟槽。嵌入式应力源可以填充沟槽。根据一些实施例的半导体器件可以具有优良的电特性，这是因为对嵌入式应力源的尺寸、形状和位置的控制可以变得容易/得到改善，可以减小/最小化图案加载效应（pattern-loadingeffect），以及可以减小与中心区域与边缘区域之间的有源区的位置相关的变化。
上述公开的主题应被考虑为示例性的，而不是限制性的，并且所附权利要求书旨在覆盖落入本发明构思的精神和范围内的所有变型、优选方式和其他实施例。因此，在法律所允许的最大程度内，通过随附权利要求及其等同物的允许的最广泛的解释来确定该范围，而不应由前面的详细描述来限制或局限该范围。

Claims (30)

1.一种形成半导体器件的方法，该方法包括步骤：
在衬底中的有源区中形成轻掺杂漏极；
在所述轻掺杂漏极中形成包含磷的快刻蚀区；
通过使所述快刻蚀区凹进来在所述有源区中形成第一沟槽；
通过使用定向刻蚀处理扩大所述第一沟槽来在所述有源区中形成第二沟槽，其中所述第二沟槽包括所述有源区的凹口部分；
在所述第二沟槽中形成应力源；以及
在所述有源区上形成栅电极。
2.根据权利要求1所述的方法，其中所述轻掺杂漏极包含硼。
3.根据权利要求1所述的方法，其中形成所述第一沟槽的步骤包括执行各向同性刻蚀处理，所述第一沟槽包括通过使所述快刻蚀区凹进而形成的上沟槽、和连接至所述上沟槽的下部的下沟槽，所述下沟槽的第一宽度窄于所述上沟槽的第二宽度。
4.根据权利要求3所述的方法，其中形成所述第一沟槽的步骤还包括在执行所述各向同性刻蚀处理之前执行各向异性刻蚀处理。
5.根据权利要求1所述的方法，其中所述有源区的凹口部分包括上部侧壁和与所述上部侧壁接触的下部侧壁，并且
其中所述有源区的最上表面与所述上部侧壁之间的角度包括锐角，并且所述上部侧壁与所述下部侧壁不共面。
6.根据权利要求5所述的方法，其中所述上部侧壁与所述下部侧壁在位于所述轻掺杂漏极的表面上的会合交界处接触。
7.根据权利要求6所述的方法，其中所述上部侧壁和所述下部侧壁的会合交界与所述栅电极重叠，并且所述上部侧壁的边缘部分突出超过所述栅电极的相邻侧壁。
8.根据权利要求1所述的方法，其中所述快刻蚀区的宽度窄于所述轻掺杂漏极的宽度。
9.根据权利要求8所述的方法，其中所述快刻蚀区的第一深度浅于所述轻掺杂漏极的第二深度。
10.根据权利要求9所述的方法，其中所述轻掺杂漏极的一部分形成在所述有源区与所述快刻蚀区之间。
11.根据权利要求8所述的方法，其中在形成所述应力源之后，所述快刻蚀区的一部分位于所述轻掺杂漏极与所述应力源之间。
12.根据权利要求1所述的方法，还包括步骤：
在形成所述轻掺杂漏极之前，在所述有源区上形成初步栅电极并在所述初步栅电极的侧壁上形成隔离物；以及
在形成所述应力源之后，去除所述初步栅电极。
13.根据权利要求1所述的方法，还包括步骤：
在形成所述快刻蚀区之前，在所述有源区上形成初步栅电极并在所述初步栅电极的侧壁上形成隔离物；以及
在形成所述应力源之后，去除所述初步栅电极。
14.根据权利要求1所述的方法，还包括步骤：
在形成所述第一沟槽之前，在所述有源区上形成初步栅电极并在所述初步栅电极的侧壁上形成隔离物；以及
在形成所述应力源之后，去除所述初步栅电极。
15.根据权利要求1所述的方法，其中形成所述应力源的步骤包括：
在所述第二沟槽中形成第一半导体层；
在所述第一半导体层上形成第二半导体层；以及
在所述第二半导体层上形成第三半导体层，
其中所述第一半导体层和所述第二半导体层包含所述有源区没有的材料。
16.根据权利要求15所述的方法，其中形成所述第一半导体层、所述第二半导体层和所述第三半导体层的步骤包括执行选择性外延生长处理。
17.根据权利要求16所述的方法，其中所述第一半导体层和所述第二半导体层包括各自的硅锗层，并且所述第二半导体层的锗浓度大于所述第一半导体层的锗浓度。
18.根据权利要求17所述的方法，其中所述第三半导体层包括Si层。
19.一种形成半导体器件的方法，该方法包括步骤：
在第一有源区中形成第一轻掺杂漏极，在第二有源区中形成第二轻掺杂漏极，其中所述第一有源区是衬底的第一区域，并且所述第二有源区是所述衬底的第二区域；
在所述第一有源区的第一轻掺杂漏极中形成第一快刻蚀区，在所述第二有源区的第二轻掺杂漏极中形成第二快刻蚀区，其中所述第一快刻蚀区和所述第二快刻蚀区包含磷；
通过使所述第一快刻蚀区和所述第二快刻蚀区凹进来分别形成第一初步沟槽和第二初步沟槽；
通过使用定向刻蚀处理扩大所述第一初步沟槽和所述第二初步沟槽来分别形成第一沟槽和第二沟槽，其中所述第一沟槽包括所述第一有源区的第一凹口部分，并且所述第二沟槽包括所述第二有源区的第二凹口部分；
在所述第一沟槽中形成第一应力源，在所述第二沟槽中形成第二应力源；以及
在所述第一有源区上形成第一栅电极，在所述第二有源区上形成第二栅电极。
20.根据权利要求19所述的方法，其中所述第一有源区的第一凹口部分包括第一上部侧壁和第一下部侧壁，所述第一上部侧壁与所述第一下部侧壁在第一会合交界处接触，
其中所述第二有源区的第二凹口部分包括第二上部侧壁和第二下部侧壁，所述第二上部侧壁与所述第二下部侧壁在第二会合交界处接触，
其中所述第一栅电极与所述第一会合交界重叠，而所述第二栅电极不与所述第二会合交界重叠，并且
其中所述第一会合交界高于所述第二会合交界。
21.根据权利要求20所述的方法，其中所述第一会合交界与所述第一栅电极的侧壁之间的水平距离的范围是0nm至5nm，所述第二会合交界与所述第二栅电极的侧壁之间的水平距离的范围是1nm至3nm。
22.根据权利要求20所述的方法，其中所述第一会合交界与所述第一有源区的最上表面之间的垂直距离的范围是3nm至7nm，并且
所述第二会合交界与所述第二有源区的最上表面之间的垂直距离的范围是8nm至12nm。
23.根据权利要求20所述的方法，其中所述第一会合交界形成在所述第一轻掺杂漏极的表面上，所述第二会合接口形成在所述第二轻掺杂漏极的表面上，并且
其中所述第二轻掺杂漏极的硼浓度大于所述第一轻掺杂漏极的硼浓度。
24.根据权利要求19的方法，其中所述第二快刻蚀区的磷浓度小于所述第一快刻蚀区的磷浓度。
25.一种形成半导体器件的方法，该方法包括步骤：
在衬底上形成栅极结构；
在所述衬底中形成与所述栅极结构的侧部相邻的掺杂图案；
通过使用所述栅极结构作为刻蚀掩模来刻蚀所述掺杂图案的一部分，从而形成第一初步凹穴，其中所述第一初步凹穴的侧部暴露所述掺杂图案；
通过选择性刻蚀所述掺杂图案来形成第二初步凹穴；
通过使用定向刻蚀处理刻蚀所述第二初步凹穴的暴露表面来形成凹穴，其中所述凹穴包括位于所述栅极结构之下的凹槽，所述凹槽包括两个会合的倾斜部分；以及
在所述凹穴中形成应力源。
26.根据权利要求25所述的方法，其中形成所述掺杂图案的步骤包括使用所述栅极结构作为注入掩模来将元素注入所述衬底。
27.根据权利要求26所述的方法，其中注入所述元素的步骤包括将磷注入所述衬底。
28.根据权利要求26所述的方法，该方法还包括步骤：
在形成所述掺杂图案之前，在与所述栅极结构的侧部相邻的所述衬底中形成轻掺杂漏极，其中至少部分所述掺杂图案形成在所述轻掺杂漏极中。
29.根据权利要求28所述的方法，该方法还包括步骤：
在形成所述轻掺杂漏极之后，在所述栅极结构的侧部上形成隔离物图案，其中注入所述元素的步骤包括使用所述隔离物图案和所述栅极结构作为注入掩模来注入所述元素。
30.根据权利要求25所述的方法，其中所述定向刻蚀处理包括根据所述衬底的晶向来以多个不同刻蚀速率刻蚀所述衬底的刻蚀处理，并且
其中所述凹槽包括凹口部分，所述凹口部分包括所述两个会合的倾斜部分。
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