DE102013112701B4 - Halbleitervorrichtungen - Google Patents

Halbleitervorrichtungen Download PDF

Info

Publication number
DE102013112701B4
DE102013112701B4 DE102013112701.0A DE102013112701A DE102013112701B4 DE 102013112701 B4 DE102013112701 B4 DE 102013112701B4 DE 102013112701 A DE102013112701 A DE 102013112701A DE 102013112701 B4 DE102013112701 B4 DE 102013112701B4
Authority
DE
Germany
Prior art keywords
semiconductor layer
gate electrode
layer
semiconductor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102013112701.0A
Other languages
English (en)
Other versions
DE102013112701A1 (de
Inventor
Dong-Suk Shin
Chul-Woong Lee
Hoi-sung Chung
Young-Tak Kim
Nae-in Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102013112701A1 publication Critical patent/DE102013112701A1/de
Application granted granted Critical
Publication of DE102013112701B4 publication Critical patent/DE102013112701B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Halbleitervorrichtung, aufweisend:ein Substrat (21);einen aktiven Bereich (23) im Substrat (21);eine auf dem aktiven Bereich (23) angeordnete Gate-Struktur, wobei die Gate-Struktur eine Gate-Dielektrikumschicht (73, 75), eine erste Gate-Elektrode (77), eine zweite Gate-Elektrode (79) und einen Abstandhalter (42, 47, 51) enthält;eine erste Halbleiterschicht (61);eine zweite Halbleiterschicht (62) auf der ersten Halbleiterschicht (61);eine dritte Halbleiterschicht (63) auf der zweiten Halbleiterschicht (62); undeine Isolierschicht (29),wobei die Isolierschicht (29) die zweite Halbleiterschicht (62) berührt,wobei mindestens eine der ersten Halbleiterschicht (61), der zweiten Halbleiterschicht (62) und der dritten Halbleiterschicht (63) die Gate-Struktur berührt,wobei die Gate-Dielektrikumschicht (73, 75) auf dem aktiven Bereich (23) angeordnet ist und die Gate-Dielektrikumschicht (73, 75) einen Bodenabschnitt, einen ersten Seitenabschnitt und einen zweiten Seitenabschnitt aufweist, wobei die erste Gate-Elektrode (77) einen Bodenabschnitt, einen ersten Seitenabschnitt und einen zweiten Seitenabschnitt aufweist, wobei der Bodenabschnitt der ersten Gate-Elektrode (77) auf dem Bodenabschnitt der Gate-Dielektrikumschicht (73, 75) angeordnet ist, der erste Seitenabschnitt der ersten Gate-Elektrode (77) auf dem ersten Seitenabschnitt der Gate-Dielektrikumschicht (73, 75) angeordnet ist, und der zweite Seitenabschnitt der ersten Gate-Elektrode (77) auf dem zweiten Seitenabschnitt der Gate-Dielektrikumschicht (73, 75) angeordnet ist,wobei die zweite Gate-Elektrode (79) eine Aussparung füllt, die durch den Bodenabschnitt, den ersten Seitenabschnitt und den zweiten Seitenabschnitt der ersten Gate-Elektrode (77) definiert ist, undwobei eine Deckfläche des Bodenabschnitts der ersten Gate-Elektrode (77) niedriger ist als eine Deckfläche der dritten Halbleiterschicht (63).

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft im Allgemeinen das Gebiet der Elektronik und insbesondere Halbleitervorrichtungen.
  • HINTERGRUND
  • Um elektrische Eigenschaften von Halbleitervorrichtungen zu verbessern, wurde eine Vielzahl von Verspannungstechniken entwickelt, wie sie z.B. aus den Druckschriften US 2008/0067557 A1 , DE 10 2009 047 308 A1 und DE 10 2009 055 392 A1 bekannt sind.
  • KURZFASSUNG DER ERFINDUNG
  • Die Aufgabe der Erfindung wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1,19 oder 25 Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Ein Verfahren zum Ausbilden einer Halbleitervorrichtung kann Ausbilden einer leichtdotierten Drain (LDD) in einem aktiven Bereich in einem Substrat und Ausbilden eines Phosphor enthaltenden schnellätzenden Bereichs in der LDD enthalten. Das Verfahren kann auch Ausbilden eines ersten Grabens in dem aktiven Bereich durch Vertiefen des schnellätzenden Bereichs und Ausbilden eines zweiten Grabens in dem aktiven Bereich durch Vergrößern des ersten Grabens mit einem gerichteten Ätzprozess enthalten. Der zweite Graben kann einen eingekerbten Abschnitt des aktiven Bereichs enthalten. Das Verfahren kann ferner Ausbilden eines Stressors in dem zweiten Graben und Ausbilden einer Gate-Elektrode auf dem aktiven Bereich enthalten. In verschiedenen Ausführungsformen kann die LDD Bor enthalten.
  • Gemäß verschiedenen Ausführungsformen kann Ausbilden des ersten Grabens Ausführen eines isotropen Ätzprozesses enthalten. Der erste Graben kann einen durch Vertiefen eines schnellätzenden Bereichs ausgebildeten oberen Graben und einen mit einem unteren Abschnitt des oberen Grabens verbundenen unteren Graben enthalten. Der untere Graben kann eine erste Breite aufweisen, die schmäler als eine zweite Breite des oberen Grabens ist. In verschiedenen Ausführungsformen kann Ausbilden des ersten Grabens ferner Ausführen eines anisotropen Ätzprozesses vor Ausbilden des isotropen Ätzprozesses enthalten.
  • Gemäß verschiedenen Ausführungsformen kann der eingekerbte Abschnitt des aktiven Bereichs eine obere Seitenwand und eine die obere Seitenwand berührende untere Seitenwand enthalten. Ein Winkel zwischen einer obersten Fläche des aktiven Bereichs und der oberen Seitenwand kann ein spitzer Winkel sein und die obere Seitenwand kann mit der unteren Seitenwand nicht koplanar sein. In verschiedenen Ausführungsformen kann die obere Seitenwand die untere Seitenwand bei einer Konvergenzschnittstelle auf einer Oberfläche der LDD berühren. Die Gate-Elektrode kann die Konvergenzschnittstelle der oberen und der unteren Seitenwand überlappen, und ein Randabschnitt der oberen Seitenwand kann über eine benachbarte Seitenwand der Gate-Elektrode hervorstehen.
  • In verschiedenen Ausführungsformen kann eine Breite des schnellätzenden Bereichs schmäler als eine Breite der LDD sein. Eine erste Tiefe des schnellätzenden Bereichs kann seichter als eine zweite Tiefe der LDD sein. Ein Abschnitt der LDD kann zwischen dem aktiven Bereich und dem schnellätzenden Bereich ausgebildet sein. Ein Abschnitt des schnellätzenden Bereichs kann zwischen der LDD und dem Stressor nach Ausbilden des Stressors ausgebildet sein.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren ferner Ausbilden einer vorläufigen Gate-Elektrode auf dem aktiven Bereich und eines Abstandshalters auf einer Seitenwand der vorläufigen Gate-Elektrode vor Ausbilden der LDD und Entfernen der vorläufigen Gate-Elektrode nach Ausbilden des Stressors enthalten.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren ferner Ausbilden einer vorläufigen Gate-Elektrode auf dem aktiven Bereich und eines Abstandshalters auf einer Seitenwand der vorläufigen Gate-Elektrode vor Ausbilden des schnellätzenden Bereichs und Entfernen der vorläufigen Gate-Elektrode nach Ausbilden des Stressors enthalten.
  • In verschiedenen Ausführungsformen kann das Verfahren ferner Ausbilden einer vorläufigen Gate-Elektrode auf dem aktiven Bereich und eines Abstandshalters auf einer Seitenwand der vorläufigen Gate-Elektrode vor Ausbilden des ersten Grabens, und Entfernen der vorläufigen Gate-Elektrode nach Ausbilden des Stressors enthalten.
  • Gemäß verschiedener Ausführungsformen kann das Ausbilden des Stressors Ausbilden der ersten Halbleiterschicht in dem zweiten Graben, Ausbilden einer zweiten Halbleiterschicht auf der ersten Halbleiterschicht, und Ausbilden einer dritten Halbleiterschicht auf der zweiten Halbleiterschicht enthalten. Die erste und die zweite Halbleiterschicht können ein Material aufweisen, das dem aktiven Bereich fehlt. Das Ausbilden der ersten, der zweiten und der dritten Halbleiterschicht kann Ausbilden eines selektiven epitaktischen Wachstums (SEG)-Prozess enthalten. Gemäß verschiedenen Ausführungsformen können die erste und die zweite Halbleiterschicht entsprechende Siliziumgermaniumschichten enthalten, und eine Germaniumkonzentration der zweiten Halbleiterschicht kann größer als die der ersten Halbleiterschicht sein. Die dritte Halbleiterschicht kann eine Si-Schicht enthalten.
  • Ein Verfahren zum Ausbilden einer Halbleitervorrichtung kann Ausbilden einer ersten leichtdotierten Drain (LDD) in einem ersten aktiven Bereich und einer zweiten LDD in einem zweiten aktiven Bereich und Ausbilden eines ersten schnellätzenden Bereichs in der ersten LDD des ersten aktiven Bereichs und eines zweiten schnellätzenden Bereichs in der zweiten LDD des zweiten aktiven Bereichs enthalten. Der erste aktive Bereich kann in einem ersten Bereich eines Substrats sein und der zweite aktive Bereich kann in einem zweiten Bereich des Substrats sein. Der erste und der zweite schnellätzende Bereich kann Phosphor enthalten. Das Verfahren kann Ausbilden eines ersten vorläufigen Grabens und eines zweiten vorläufigen Grabens durch Vertiefen der jeweiligen ersten und zweiten schnellätzenden Bereiche, und Ausbilden eines ersten Grabens und eines zweiten Grabens durch Vergrößern des jeweiligen ersten und zweiten vorläufigen Grabens mit einem gerichteten Ätzprozess enthalten. Der erste Graben kann einen ersten eingekerbten Abschnitt des ersten aktiven Bereichs enthalten und der zweite Graben kann einen zweiten eingekerbten Abschnitt des zweiten aktiven Bereichs enthalten. Das Verfahren kann ferner Ausbilden eines ersten Stressors in dem ersten Graben und eines zweiten Stressors in dem zweiten Graben und Ausbilden einer ersten Gate-Elektrode auf dem ersten aktiven Bereich und einer zweiten Gate-Elektrode auf dem zweiten aktiven Bereich enthalten.
  • Gemäß verschiedener Ausführungsformen kann der erste eingekerbte Abschnitt des ersten aktiven Bereichs eine erste obere Seitenwand enthalten, die eine erste untere Seitenwand an einer ersten Konvergenzschnittstelle berührt, und der zweite eingekerbte Abschnitt des zweiten aktiven Bereichs kann eine zweite obere Seitenwand enthalten, die eine zweite untere Seitenwand an einer zweiten Konvergenzschnittstelle berührt. Die erste Gate-Elektrode kann die erste Konvergenzschnittstelle überlappen und die zweite Gate-Elektrode kann nicht die zweite Konvergenzschnittstelle überlappen. Die erste Konvergenzschnittstelle kann höher als die zweite Konvergenzschnittstelle sein.
  • In verschiedenen Ausführungsformen kann ein horizontaler Abstand zwischen der ersten Konvergenzschnittstelle und einer Seitenwand der ersten Gate-Elektrode in einem Bereich von 0nm bis 5nm sein, und ein horizontaler Abstand zwischen der zweiten Konvergenzschnittstelle und einer Seitenwand der zweiten Gate-Elektrode kann in einem Bereich von 1nm bis 3nm sein.
  • In verschiedenen Ausführungsformen kann ein vertikaler Abstand zwischen der ersten Konvergenzschnittstelle und einer obersten Fläche des aktiven Bereichs in einem Bereich von 3nm bis 7nm sein, und ein vertikaler Abstand zwischen der zweiten Konvergenzschnittstelle und einer obersten Fläche des zweiten aktiven Bereichs kann in einem Bereich von 8nm bis 12nm sein.
  • Gemäß verschiedener Ausführungsformen kann die erste Konvergenzschnittstelle auf einer Oberfläche der ersten LDD ausgebildet sein, und die zweite Konvergenzschnittstelle kann auf einer Oberfläche der zweiten LDD ausgebildet sein, und wobei eine Borkonzentration der zweiten LDD größer als eine Borkonzentration der ersten LDD sein kann.
  • In verschiedenen Ausführungsformen kann eine Phosphorkonzentration des zweiten schnellätzenden Bereichs kleiner als eine Phosphorkonzentration des ersten schnellätzenden Bereichs sein.
  • Eine Halbleitervorrichtung kann ein Substrat, das erste und zweite Bereiche enthält, eine erste Gate-Elektrode auf einem ersten aktiven Bereich in dem ersten Bereich, einen ersten Graben in dem ersten aktiven Bereich, benachbart zu einer Seite der ersten Gate-Elektrode, und einen ersten embedded Stressor in dem ersten Graben enthalten. Die Vorrichtung kann auch eine zweite Gate-Elektrode auf einem zweiten aktiven Bereich in dem zweiten Bereich, einen zweiten Graben in dem zweiten aktiven Bereich, benachbart zu einer Seite der zweiten Gate-Elektrode, und einen zweiten embedded Stressor in dem zweiten Graben enthalten. Der erste und der zweite Bereich können jeweilige unterschiedliche Strukturdichten enthalten. Der erste aktive Bereich kann einen ersten eingekerbten Abschnitt des ersten aktiven Bereichs enthalten und der zweite Graben kann einen zweiten eingekerbten Abschnitt des zweiten aktiven Bereichs enthalten. Der erste eingekerbte Abschnitt kann eine obere Seitenwand und eine die erste obere Seitenwand berührende erste untere Seitenwand enthalten, und die erste obere Seitenwand und die erste untere Seitenwand können sich bei einer ersten Konvergenzschnittstelle annähern. Der zweite eingekerbte Abschnitt kann eine zweite obere Seitenwand und eine die zweite obere Seitenwand berührende zweite untere Seitenwand enthalten, und die zweite obere Seitenwand und die zweite untere Seitenwand können sich bei einer zweiten Konvergenzschnittstelle annähern. Die erste Gate-Elektrode kann die erste Konvergenzschnittstelle überlappen und die zweite Gate-Elektrode kann nicht die zweite Konvergenzschnittstelle überlappen, und die erste Konvergenzschnittstelle kann höher als die zweite Konvergenzschnittstelle sein.
  • Eine Halbleitervorrichtung kann ein einen aktiven Bereich enthaltendes Substrat, eine Gate-Elektrode auf dem aktiven Bereich und eine leichtdotierte Drain (LDD) in dem aktiven Bereich, benachbart zu einer Seite der Gate-Elektrode, enthalten, wobei die LDD Bor und Phosphor enthält. Eine Konzentration des Phosphors kann in einem Bereich von 5·1018 bis 1·1019 Atome/cm3 sein. Die Vorrichtung kann auch einen Graben in dem aktiven Bereich, benachbart zu der Seite der Gate-Elektrode, dem Graben, der einen eingekerbten Abschnitt des aktiven Bereichs, und einen embedded Stressor in dem Graben enthalten.
  • Ein Verfahren zum Ausbilden einer Halbleitervorrichtung kann Ausbilden einer Gate-Struktur auf einem Substrat und Ausbilden einer dotierten Struktur, benachbart zu einer Seite der Gate-Struktur in dem Substrat, enthalten. Das Verfahren kann auch Ausbilden eines ersten vorläufigen Hohlraums durch Ätzen eines Abschnitts der dotierten Struktur mit der Gate-Struktur als eine Ätzmaske, Ausbilden eines zweiten vorläufigen Hohlraums durch selektives Ätzen der dotierten Struktur, Ausbilden eines Hohlraums durch Ätzen freiliegender Oberflächen des zweiten vorläufigen Hohlraums mit einem gerichteten Ätzprozess und Ausbilden eines Stressors in dem Hohlraum enthalten. Eine Seite des ersten vorläufigen Hohlraums kann die dotierte Struktur freilegen. Der Hohlraum kann eine Vertiefung unter der Gate-Struktur enthalten und die Vertiefung kann zwei entgegengesetzt geneigte Abschnitte aufweisen.
  • In verschiedenen Ausführungsformen kann Ausbilden der dotierten Struktur Implantieren von Elementen in dem Substrat mit der Gate-Struktur als eine Implantationsmaske enthalten. Implantieren der Elemente kann Implantieren von Phosphor in das Substrat enthalten.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren ferner Ausbilden einer leichtdotierten Drain (LDD) in dem Substrat, benachbart zu der Seite der Gate-Struktur, vor Ausbilden der dotierten Struktur enthalten. Wenigstens ein Abschnitt der dotierten Struktur kann in der LDD ausgebildet sein. Das Verfahren kann zusätzlich Ausbilden eines Abstandshaltermusters auf einer Seite der Gate-Struktur nach Ausbilden der LDD enthalten. Implantieren der Elemente kann Implantieren der Elemente mit dem Abstandshaltermuster und der Gate-Struktur als eine Implantationsmaske enthalten.
  • In verschiedenen Ausführungsformen kann der gerichtete Ätzprozess einen Ätzprozess enthalten, der das Substrat mit einer Mehrzahl von unterschiedlichen Ätzraten entsprechend der Kristallorientierungen des Substrats ätzt, und die Aussparung einen eingekerbten Abschnitt aufweist, der zwei entgegengesetzt geneigte Abschnitte aufweist.
  • Figurenliste
    • 1 ist ein Flussdiagramm, das ein Verfahren zum Ausbilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte darstellt.
    • 2, 3, 4A, 4B, 5A bis 5C, 6A bis 6C, 7A bis 7C, 8A bis 8C, 9 bis 13 und 14A bis 14G sind Querschnittsansichten, die eine Zwischenstruktur darstellen, die bei Operationen des Ausbildens einer Halbleitervorrichtung gemäß einigen Ausführungsformen des vorliegenden erfinderischen Konzepts vorgesehen sind.
    • 15 ist eine Querschnittsansicht, die eine Zwischenstruktur darstellt, die bei Operationen der Ausbildung einer Halbleitervorrichtung gemäß einigen Ausführungsformen des vorliegenden erfinderischen Konzepts vorgesehen ist.
    • 16 ist eine Anordnung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte.
    • 17 bis 24, 25A bis 25C, 26 bis 30 und 31A bis 31C sind Querschnittsansichten, entlang der Linien I-I' und II-II' von 16, die Zwischenstrukturen darstellen, die bei Operationen der Ausbildung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte vorgesehen sind.
    • 32 ist eine Anordnung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte.
    • 33 bis 38 sind Querschnittsansichten, die Zwischenstrukturen darstellen, die bei Operationen der Ausbildung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte vorgesehen sind.
    • 39 und 40 sind jeweils eine perspektivische Ansicht und ein Blockdiagramm einer elektronischen Vorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte.
    • 41 ist ein Blockdiagramm eines elektronischen Systems gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Beispielhafte Ausführungsformen werden nachstehend in Bezug auf die begleitenden Figuren beschrieben. Einige unterschiedliche Ausbildungen und Ausführungsformen sind ohne Abweichen vom Erfindungsgedanken und der Lehre der Offenbarung möglich, und somit soll die Offenbarung nicht auf die hierin dargelegten beispielhaften Ausführungsformen beschränkt ausgelegt werden. Vielmehr sind diese beispielhaften Ausführungsformen derart vorgesehen, dass diese Offenbarung durchgehend und vollständig sein wird, und den Schutzbereich der Erfindung den Fachleuten vollständig vermittelt wird. In den Figuren können die Größen und relativen Größen der Schichten und Bereiche übertrieben sein. Gleiche Bezugszeichen beziehen sich durchgängig auf gleiche Elemente.
  • Es wird verstanden werden, dass, wenn ein Element als „verbunden“ oder „gekoppelt“ mit einem anderen Element bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder zwischenliegende Elemente vorhanden sein können. Dagegen gibt es, wenn ein Element als „direkt verbunden“ oder „direkt gekoppelt“ mit einem anderen Element bezeichnet wird, keine zwischenliegenden Elemente. Andere Wörter, die zum Beschreiben der Beziehungen zwischen den Elementen verwendet werden, sollten in gleicher Weise interpretiert werden (d.h., „zwischen“ gegenüber „direkt zwischen“, „benachbart“ gegenüber „direkt benachbart“, usw.).
  • Es soll verstanden werden, dass, obwohl die Begriffe erstens, zweitens, usw. zum Beschreiben verschiedener Elemente der Erfindung verwendet werden können, solche Elemente nicht durch diese Begriffe beschränkend ausgelegt werden sollen. Beispielsweise könnte ein erstes Element als ein zweites Element bezeichnet werden, und ein zweites Element könnte als ein erstes Element bezeichnet werden, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Hierin enthalten die Begriffe „und/oder“ eine und alle Kombinationen des einen oder mehrerer.
  • Räumlich relative Begriffe, wie z.B. „unterhalb“, „unten“, „unter“, „darunter“, „oben“, „oberhalb“, und dergleichen können hier für eine Vereinfachung der Beschreibung verwendet werden, um ein Element oder eine Merkmalsbeziehung zu einem weiteren Element(e) oder Merkmal(e), wie in den Figuren dargestellt, zu beschreiben. Es wird ferner verstanden, dass die räumlich relativen Begriffe beabsichtigen, verschiedene Orientierungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu den nicht in den Figuren dargestellten Orientierungen zu umfassen. Beispielsweise würden, falls die Vorrichtung in den Figuren umgedreht wird, die als „unterhalb“ oder „unten“ oder „darunter“ beschriebenen Elemente, andere Elemente oder Merkmale dann bei den anderen Elementen und Merkmalen „nach oben“ orientiert sein. Somit können die beispielhaften Begriffe „unten“ und „unterhalb“ beide Orientierungen, oben und unten, umfassen. Die Vorrichtung kann anders orientiert sein (90 Grad rotiert oder zu anderen Orientierungen) und die hier verwendeten räumlich relativen Beschreiber interpretieren es demgemäß.
  • Die nachfolgend verwendete Terminologie ist nur zum Zwecke der Beschreibung von beispielhaften Ausführungsformen und ist nicht dazu gedacht, die vorliegende Erfindung zu beschränken. Die Artikel „ein/einer/eine/eines“ und „der/die/das“ sind Singularformen, die einen einzelnen Bezug aufweisen. Allerdings soll die Verwendung bei dem vorliegenden Dokument nicht das Vorhandensein mehrerer als Bezug ausgeschlossen werden. Mit anderen Worten, Elemente der Erfindung, die in der Singularform bezeichnet werden, können eins oder mehr sein, sofern aus dem Zusammenhang nichts anderes klar angezeigt ist. Es wird ferner verstanden werden, dass die Begriffe „aufweisen“, „aufweisend“, „enthalten“ und/oder „enthaltend“, wenn sie in diesen Unterlagen verwendet werden, das Vorhandensein von genannten Merkmalen, Bereichen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten angeben, aber nicht das Vorhandensein oder Hinzufügen von einem oder mehreren weiteren Merkmalen, Punkte, Schritte, Operationen, Elementen, Komponenten, und/oder Gruppen davon.
  • Ausführungsformen werden hierin mit Bezug auf die Querschnittsdarstellungen beschrieben, die schematische Darstellungen von idealisierten Ausführungsformen (und Zwischenstrukturen) sind. Daher sollen Abweichungen von der Form der Darstellungen beispielsweise als Ergebnis von Herstellungstechniken und/oder Toleranzen erwartet werden. Somit sollen die Ausführungsformen nicht auf hierin dargestellte besondere Formen und Bereiche beschränkend ausgelegt werden, sondern sollen Abweichungen der Form enthalten, die beispielsweise aus der Herstellung resultieren. Beispielsweise wird ein als Rechteck dargestellter implantierte Bereich üblicherweise abgerundet oder gekrümmte Merkmale und/oder einen Gradienten von Implantationskonzentration bei dessen Rändern aufweisen, vielmehr als eine binäre Änderung von einem implantierten zu einem nicht implantierten Bereich. Gleichermaßen kann ein durch Implantation ausgebildeter verborgener Bereich in einigen Implantationen in dem Bereich zwischen dem verborgenen Bereich und der Oberfläche resultieren, durch die die Implantation stattgefunden hat. Dadurch sind die in den Figuren dargestellten Bereiche schematischer Natur und deren Formen sind nicht beabsichtigt die tatsächliche Form eines Bereichs einer Vorrichtung darzustellen, und sind nicht beabsichtigt den Schutzumfang der vorliegenden erfinderischen Konzepte zu beschränken.
  • Sofern nichts anderes definiert ist, haben alle hier verwendeten Begriffe (einschließlich technische und wissenschaftliche Begriffe) die gleiche Bedeutung wie sie im Stand der Technik verstanden werden, zu dem die Erfindung gehört. Es wird weiter verstanden werden, dass gewöhnlich verwendete Begriffe auch als Bedeutung des Standes der Technik verstanden werden und nicht in einer idealisierten oder überformalen Art und Weise ausgelegt werden, außer wenn es ausdrücklich hier so definiert ist.
  • Es soll auch beachtet werden, dass in einigen alternativen Implementierungen die in den Flussdiagrammsblöcken hierin vermerkten Funktionen/Handlungen nicht in der in den Flussdiagrammen vermerkten Reihenfolge auftreten können. Beispielsweise können zwei nachfolgend gezeigte Blöcke tatsächlich im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können in der umgekehrten Reihenfolge ausgeführt werden, abhängig von den beinhalteten Funktionalitäten/Handlungen. Darüber hinaus kann die Funktionalität eines angegebenen Blocks der Flussdiagramme und/oder Blockdiagramme separat in mehrere Blöcke und/oder die Funktionalität von zwei oder mehreren Blöcken der Flussdiagramme getrennt werden und/oder Blockdiagramme können wenigstens teilweise integriert sein. Schließlich können andere Blöcke zwischen den Blöcken, die dargestellt werden, hinzugefügt oder eingeführt werden, und/oder auf Blöcke/Operationen kann ohne vom Schutzumfang der vorliegenden erfinderischen Konzepte abzuweichen verzichtet werden.
  • Obwohl ein einen Stressor in einer Aussparung enthaltender Transistor die Trägerbeweglichkeit erhöhen kann, kann es größere Veränderungen der Größen und Formen der Aussparungen innerhalb einer Vorrichtung geben. Verschiedene Ausführungsformen der vorliegenden erfinderischen Konzepte stellen jedoch Verfahren zum Ausbilden einer Halbleitervorrichtung bereit, wobei die Verfahren Ausbilden eines Schnellätzratenteils enthält, das eine Steuerung einer Größe und einer Form einer Aussparung ermöglicht. Dementsprechend können die hierin beschriebenen Verfahren Veränderungen der Größen und Formen von Aussparungen innerhalb einer Vorrichtung verringern.
  • 1 ist ein Flussdiagramm, das ein Verfahren zum Ausbilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte darstellt. 2, 3, 4A, 4B, 5A bis 5C, 6A bis 6C, 7A bis 7C, 8A bis 8C, 9 bis 13 und 14A bis 14G sind Querschnittsansichten, die Zwischenstrukturen darstellen, die bei Operationen der Ausbildung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte bereitgestellt werden.
  • Bezugnehmend auf 1 kann ein Verfahren zum Ausbilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte Ausbilden einer leichtdotierten Drain (LDD) (Block 500), Ausbilden eines Schnellätzratenteils (Block 510), Ausbilden eines ersten Grabens (Block 520), Ausbilden eines zweiten Grabens (Block 530), Ausbilden einer ersten Halbleiterschicht (Block 540), Ausbilden einer zweiten Halbleiterschicht (Block 550), Ausbilden einer dritten Halbleiterschicht (Block 560) und Ausbilden einer Zwischenisolierschicht (Block 570) enthalten.
  • Bezugnehmend auf 1 und 2 kann eine Wanne 22, ein aktiver Bereich 23, eine Vorrichtungsisolierschicht 29, eine Pufferschicht 31, eine vorläufige Gate-Elektrode 33, eine erste Maskenstruktur 35 und eine zweite Maskenstruktur 37 auf einem Substrat 21 ausgebildet werden. Das Substrat 21 kann ein einkristallines Halbleitersubstrat sein, wie z.B. ein Siliziumwafer oder ein Silizium auf einem Isolator bzw. Silicon-On-Insulator (SOI)-Wafer. Das Substrat 21 kann Fremdatome eines ersten Leitfähigkeitstyps enthalten. Die Wanne 22 kann Fremdatome eines zweiten Leitfähigkeitstyps unterschiedlich zu den Fremdatomen des ersten Leitfähigkeitstyps enthalten.
  • Nachstehend wird die Beschreibung unter der Annahme gemacht, dass der erste Leitfähigkeitstyp p-Leitfähigkeit ist und der zweite Leitfähigkeitstyp n-Leitfähigkeit ist. In einigen Ausführungsformen kann jedoch der erste Leitfähigkeitstyp n-Leitfähigkeit sein und kann der zweite Leitfähigkeitstyp p-Leitfähigkeit sein. Beispielsweise kann das Substrat 21 ein einkristallines Silizium sein, das p-Störstellen enthält, und die Wanne 22 ein einkristallines Silizium sein, das n- Störstellen enthält. Das Substrat 21 kann Bor (B) enthalten, und die Wanne 22 kann As, P oder eine Kombination davon enthalten.
  • Der aktive Bereich 23 kann durch die Vorrichtungsisolierschicht 29 auf die Wanne 22 begrenzt sein. Der aktive Bereich kann ein einkristallines Silizium enthalten, das n-Störstellen enthält. Die Vorrichtungsisolierschicht 29 kann mit einer flachen Grabenisolations (shallow trench isolation, STI)-Technik ausgebildet sein. Die Vorrichtungsisolierschicht 29 kann eine Isolierschicht enthalten, wie z.B. Silziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination davon. Die Pufferschicht 31 kann zwischen dem aktiven Bereich 23 und der vorläufigen Gate-Elektrode 33 dazwischen liegen. Die Pufferschicht 31 kann eine Isolierschicht enthalten, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination davon. Beispielsweise kann die Pufferschicht 31 Siliziumoxid enthalten.
  • Die vorläufige Gate-Elektrode 33 kann ausgebildet sein, um den aktiven Bereich 23 zu queren. Die vorläufige Gate-Elektrode 33 kann den aktiven Bereich 23 und die Vorrichtungsisolierschicht 29 queren. Die vorläufige Gate-Elektrode 33 kann Polysilizium enthalten. In einigen Ausführungsformen kann die vorläufige Gate-Elektrode 33 eine Isolierschicht enthalten. Die erste Maskenstruktur 35 kann auf der vorläufigen Gate-Elektrode 33 ausgebildet sein. Die erste Maskenstruktur 35 kann ein Material mit einer Ätzselektivität bezüglich der vorläufigen Gate-Elektrode 33 enthalten. Die zweite Maskenstruktur 37 kann auf der ersten Maskenstruktur 35 ausgebildet sein. Die zweite Maskenstruktur 37 kann ein Material mit einer Ätzselektivität bezüglich der ersten Maskenstruktur 35 enthalten. Beispielsweise kann die erste Maskenstruktur 35 ein Siliziumoxid enthalten. Die zweite Maskenstruktur 37 kann Siliziumnitrid oder Polysilizium enthalten. In einigen Ausführungsformen kann auf eine von der ersten Maskenstruktur 35 und der zweiten Maskenstruktur 37 verzichtet werden.
  • Seiten der zweiten Maskenstruktur 37, der ersten Maskenstruktur 35, der vorläufigen Gate-Elektrode 33 und der Pufferschicht 31 können vertikal ausgerichtet sein. Die zweite Maskenstruktur 37, die erste Maskenstruktur 35, die vorläufige Gate-Elektrode 33 und die Pufferschicht 31 werden als eine vorläufige Gate-Struktur 31, 33, 35 und 37 bezeichnet. Die vorläufige Gate-Struktur 31, 33, 35 und 37 können den aktiven Bereich 23 queren. Eine Mehrzahl von vorläufigen Gate-Strukturen 31, 33, 35 und 37 können parallel auf dem aktiven Bereich 23 ausgebildet sein.
  • Bezugnehmend auf 1 und 3 kann ein erster Abstandshalter 42 auf einer Seitenwand der vorläufigen Gate-Elektrode 33 ausgebildet sein. Eine leichtdotierte Drain (LDD) 43 kann durch Implantieren von Fremdatomen des ersten Leitfähigkeitstyps in den aktiven Bereich 23 mit dem ersten Abstandshalter 42, der zweiten Maskenstruktur 37, der ersten Maskenstruktur 35 und der vorläufigen Gate-Elektrode 33 als eine Ionenimplantationsmaske (Block 500) verwendet werden. Beispielsweise kann die Ausbildung der LDD 43 bei einer Dosis von 1·1013 bis 5·1014 Atome/cm2 von BF2 und einer Ionenimplantationsenergie von 2 bis 5 keV ausgeführt werden. Die LDD 43 kann Bor enthalten. Ein Halo bzw. Ring 45 kann durch Implantieren der Fremdatome des zweiten Leitfähigkeitstyps in den aktiven Bereich 23 ausgebildet sein. Der Halo 45 kann eine Seite und einen Boden der LDD 43 abdecken. Die Ausbildung der LDD 43 und des Halo 45 kann einen Ionenimplantationsprozess und einen Wärmebehandlungsprozess enthalten.
  • Der erste Abstandshalter 42 kann konform eine obere Oberfläche des Substrats 21 abdecken. Beispielsweise kann der erste Abstandshalter 42 obere und seitliche Oberflächen der vorläufigen Gate-Struktur 31, 33, 35 und 37 abdecken und kann den aktiven Bereich 23 und die Vorrichtungsisolierschicht 29 mit einer konstanten Dicke abdecken. Der erste Abstandshalter 42 kann eine Isolierschicht enthalten, wie z.B. ein Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination davon. Der erste Abstandshalter 42 kann ein Material mit einer Ätzselektivität bezüglich der vorläufigen Gate-Elektrode 33 enthalten. Beispielsweise kann der erste Abstandshalter 42 ein Siliziumnitrid enthalten. Die LDD 43 kann derart ausgebildet sein, dass sie eine gewisse Tiefe von einer oberen Oberfläche des aktiven Bereichs 23 erreicht. Die LDD 43 kann teilweise einen Boden der vorläufigen Gate-Struktur 31, 33, 35 und 37 überlappen. Die LDD 43 kann bei einer gewünschten Position durch Einstellen der Dicke des ersten Abstandshalters 42 ausgebildet sein.
  • Bezugnehmend auf 1 und 4A kann ein zweiter Abstandshalter 47 auf dem ersten Abstandshalter 42 ausgebildet sein. Ein Schnellätzratenteil 49 kann in dem aktiven Bereich 23 mit dem zweiten Abstandshalter 47 als eine Ionenimplantationsmaske (Block 510) ausgebildet sein. Beispielsweise kann die Ausbildung des Schnellätzratenteils 49 bei einer Dosis von 5·1014 bis 3·1015 Atome/cm2 von PH3 und einer Ionenimplantationsenergie von 2 bis 5 keV ausgeführt werden. PH2 kann anstatt von PH3 verwendet werden. Das Schnellätzratenteil 49 kann Phosphor (P) enthalten.
  • Der zweite Abstandshalter 47 kann konform das Substrat 21 abdecken. Beispielsweise kann der zweite Abstandshalter 47 obere und seitliche Oberflächen der vorläufigen Gate-Struktur 31, 33, 35 und 37 abdecken und die LDD 43 und die Vorrichtungsisolierschicht 29 abdecken. Der zweite Abstandshalter 47 kann eine Isolierschicht enthalten, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination davon. Der zweite Abstandshalter 47 kann ein Material mit einer Ätzselektivität bezüglich der vorläufigen Gate-Elektrode 33 enthalten. Beispielsweise kann der zweite Abstandshalter 47 Siliziumnitrid enthalten. Der erste Abstandshalter 42 und der zweite Abstandshalter 47 kann sequentiell die Seitenoberfläche der vorläufigen Gate-Struktur 31, 33, 35 und 37 enthalten.
  • Das Schnellätzratenteil 49 kann bei einem gewünschten Abschnitt durch Einstellen der Dicke des zweiten Abstandshalters 47 ausgebildet sein. Das Schnellätzratenteil 49 kann in der LDD 43 ausgebildet sein. Ein Boden des Schnellätzratenteils 49 kann bei einem höheren Niveau als ein Boden der LDD 43 ausgebildet sein. Das Schnellätzratenteil 49 kann ausgebildet sein, um mit einer Außenseite der vorläufigen Gate-Elektrode 33 ausgerichtet zu sein. Der aktive Bereich 23 kann unter der vorläufigen Gate-Elektrode 33 beibehalten werden. Die LDD 43 kann unter der vorläufigen Gate-Elektrode 33 beibehalten werden. Die LDD 43 kann zwischen dem Schnellätzratenteil 49 und dem aktiven Bereich beibehalten werden.
  • Bezugnehmend auf 1 und 4B kann ein zweiter Abstandshalter 47A derart ausgebildet sein, dass er verschiedene Dicken aufweist. Beispielsweise kann der zweite Abstandshalter 47A derart ausgebildet sein, dass er eine Dicke von 1 bis 3nm aufweist. Der zweite Abstandshalter 47A kann funktionieren, um den Ort des Schnellätzratenteils 49 zu steuern. Beispielsweise kann eine Seite des Schnellätzratenteils 49 gesteuert werden, um in der LDD 43 durch Einstellen der Dicke des zweiten Abstandshalters 47A positioniert zu werden. Das Schnellätzratenteil 49 kann gesteuert werden, um von der vorläufigen Gate-Elektrode 33 durch Einstellen der Dicke des zweiten Abstandshalters 47A beabstandet zu sein. Die LDD 43 kann zwischen dem Schnellätzratenteil 49 und dem aktiven Bereich 23 beibehalten werden.
  • In einigen Ausführungsformen kann das Schnellätzratenteil 49 durch die LDD 43 durchgehen. Beispielsweise kann der Boden des Schnellätzratenteils 49 in dem Halo 45 ausgebildet sein. Ferner kann das Schnellätzratenteil 49 sowohl durch die LDD 43 als auch durch den Halo 45 durchgehen.
  • Bezugnehmend auf 1 und 5A kann ein dritter Abstandshalter 51 auf dem zweiten Abstandshalter 47 ausgebildet sein. Die Ausbildung des dritten Abstandshalters 51 kann ein Dünnfilmausbildungsprozess und ein anisotroper Ätzprozess sein. Während der Ausbildung des dritten Abstandshalters 51 kann der zweite Abstandshalter 47 und der erste Abstandshalter 42 teilweise entfernt werden, um eine obere Oberfläche des Schnellätzratenteils 49 freizulegen. Der zweite Abstandshalter 47 und der erste Abstandshalter 42 kann zwischen den vorläufigen Gate-Strukturen 31, 33, 35 und 37 und dem dritten Abstandshalter 51 beibehalten werden.
  • Der dritte Abstandshalter 51 kann ein Isoliermaterial enthalten, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination davon. Der dritte Abstandshalter 51 kann ein Material mit einer Ätzselektivität bezüglich der vorläufigen Gate-Elektrode 33 enthalten. Beispielsweise kann der dritte Abstandshalter 51 ein Siliziumnitrid enthalten.
  • Bezugnehmend auf 1 und 5B kann während der Ausbildung des dritten Abstandshalters 51 das Schnellätzratenteil 49 teilweise entfernt werden, um einen Aussparungsbereich 51T auszubilden. Beispielsweise kann der Aussparungsbereich 51T eine Tiefe von 1nm bis 10nm aufweisen.
  • Bezugnehmend auf 1 und 5C kann nach der Ausbildung des dritten Abstandshalters 51 ein Vertiefungsbereich 51T mit einem zusätzlichen anisotropen Ätzprozess ausgebildet werden. Der Aussparungsbereich 51T kann durch das Schnellätzratenteil 49 und die LDD 43 durchgehen. Beispielsweise kann der Aussparungsbereich 51T eine Tiefe von 7nm bis 10nm aufweisen. Ein Boden des Aussparungsbereichs 51T kann den Halo 45 freilegen. Die Seitenwände des Aussparungsbereichs 51T können vertikal mit seitlichen Oberflächen des dritten Abstandshalters 51 ausgerichtet werden.
  • Bezugnehmend auf 1, 6A und 6B können das Schnellätzratenteil 49, die LDD 43 und der Halo 45 derart geätzt werden, dass sie einen ersten Graben 53 (Block 520) ausbilden. Der erste Graben 53 kann ein oberer Graben 53A sein, der mit dem Schnellätzratenteil 49 und einem zu einem Boden des oberen Grabens 53A verbundenen unteren Graben 53B ausgerichtet ist. Der obere Graben 53A kann in der LDD 43 ausgebildet sein. Aufgrund des oberen Grabens 53A kann ein unterer Schnitt unter dem ersten Abstandshalter 42, dem zweiten Abstandshalter 47 und dem dritten Abstandshalter 51 ausgebildet werden. Der untere Graben 53B kann durch die in dem Halo 45 ausgebildete LDD 43 durchgehen. Der untere Graben 53B kann eine kleinere Breite als eine Breite des oberen Grabens 53A aufweisen. Eine Seitenwand des ersten Grabens 53 kann eine Stufe sein. Beispielsweise kann eine seitliche Oberfläche der LDD 43, die durch den oberen Graben 53A und den unteren Graben 53B freiliegt, eine Stufe aufweisen.
  • Die Ausbildung des ersten Grabens 53 kann einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten. Die Ausbildung des ersten Grabens 53 kann einen isotropen Ätzprozess, einen anisotropen Ätzprozess oder eine Kombination davon enthalten. Beispielsweise kann die Ausbildung des ersten Grabens 53 einen isotropen Trockenätzprozess mit HBr, CF4, O2, Cl2, NF3 oder eine Kombination davon enthalten. Gemäß einigen Ausführungsformen kann ein einkristallines Silizium, das Phosphor (P) enthält, das eine höhere Ätzrate als ein einkristallines Silizium, das Bor (B) enthält, aufweist, in dem Schnellätzratenteil 49 enthalten sein, und somit kann das Schnellätzratenteil 49 eine höhere Ätzrate als die der LDD 43 aufweisen. Abhängig von der Konfiguration des Schnellätzratenteils 49 und der LDD 43 können die Größe und die Form des oberen Grabens 53A und des unteren Grabens 53B bestimmt werden. Die Größe, Form und Ort des ersten Grabens 53 kann auf Wunsch mit der Konfiguration des Schnellätzratenteils 49 und der LDD 43 gesteuert werden. Der erste Graben 53 kann gleichmäßig über die gesamte Oberfläche des Substrats 21 ausgebildet sein.
  • Bezugnehmend auf 6C kann in einigen Ausführungsformen das Schnellätzratenteil 49 zwischen dem oberen Graben 53A und der LDD 43 beibehalten werden.
  • Bezugnehmend auf 1 und 7A kann ein zweiter Graben 55 mit einem gerichteten Ätzprozess (Block 530) ausgebildet sein. Beispielsweise kann die Ausbildung des zweiten Grabens 55 einen Nassätzprozess mit NH4OH, NH3OH, TMAH (Tetramethylammoniumhydroxid), KOH, NaOH, BTMH (Benzyltrimethylammoniumhydroxid), oder eine Kombination davon enthalten. Der aktive Bereich 23 kann eine Sigmaform (Σ-Form) aufgrund des zweiten Grabens 55 aufweisen. Die LDD 43 kann unter den vorläufigen Gate-Strukturen 31, 33, 35 und 37 beibehalten werden. Der aktive Bereich 23 kann eine erste Oberfläche 23SU, eine erste seitliche Oberfläche 23S1, eine zweite seitliche Oberfläche 23S2 und eine zweite Oberfläche 23S3 enthalten. Der erste Rand E1 kann zwischen der ersten seitlichen Oberfläche 23S1 und der ersten Oberfläche 23SU definiert sein. Ein zweiter Rand E2 kann zwischen der ersten seitlichen Oberfläche 23S1 und der zweiten seitlichen Oberfläche 23S2 definiert sein. Jede der ersten seitlichen Oberflächen 23S1 und der zweiten seitlichen Oberfläche 23S2 kann eine {111} Kristallebene enthalten. Der zweite Graben 55 kann als eine Erweiterung des ersten Grabens 53 interpretiert werden.
  • Bezugnehmend auf 7B kann der zweite Graben 55 durch die LDD 43 und den Halo 45 durchgehen. Die erste Oberfläche 23SU kann auf einem oberen Ende des aktiven Bereichs 23 definiert sein. Beispielsweise kann die erste Oberfläche 23SU die Pufferschicht 31 berühren und sich unter den ersten Abstandshalter 42 erstrecken. Der zweite Graben 55 kann die erste seitliche Oberfläche 23S1, die zweite seitliche Oberfläche 23S2 und die zweite Oberfläche 23S3 freilegen. Die erste seitliche Oberfläche 23S1 kann mit der ersten Oberfläche 23SU verbunden sein. Die erste seitliche Oberfläche 23S1 kann einen spitzen Winkel bezüglich der ersten Oberfläche 23SU bilden. Die zweite seitliche Oberfläche 23S2 kann unter der ersten seitlichen Oberfläche 23S1 ausgebildet werden. Die zweite seitliche Oberfläche 23S2 weist einen unterschiedlichen Winkel von der ersten seitlichen Oberfläche 23S1 auf. Die zweite seitliche Oberfläche 23S2 kann einen spitzen Winkel bezüglich einer horizontalen Erstreckungslinie bilden, die parallel zum Substrat 21 ist und durch die zweite Oberfläche 23S3 durchgeht. Ein Boden des zweiten Grabens 55 kann die zweite Oberfläche 23S3 freilegen. Die zweite Oberfläche 23S3 kann mit der zweiten seitlichen Oberfläche 23S2 verbunden sein. Die erste Oberfläche 23SU kann als eine obere Oberfläche des aktiven Bereichs 23 interpretiert werden.
  • Der erste Rand E1 und der zweite Rand E2 können bei einer gewünschten Position durch Steuern des Orts des Schnellätzratenteils 49 ausgebildet sein. Beispielsweise kann der erste Rand E1 unter dem ersten Abstandshalter 42 ausgebildet werden, und der zweite Rand E2 kann derart ausgebildet werden, dass er einen Boden der vorläufigen Gate-Elektrode 33 überlappt. Der erste Rand E1 und der zweite Rand E2 können auf einer Oberfläche der LDD 43 positioniert werden. Die erste seitliche Oberfläche 23S1 kann die LDD 43 freilegen. Die zweite seitliche Oberfläche 23S2 kann die LDD 43, den Halo 45 und den aktiven Bereich 23 freilegen.
  • Ein horizontaler Abstand X kann zwischen dem zweiten Rand E2 und einer geraden Linie definiert sein, die senkrecht zum Substrat 21 steht und durch eine seitliche Oberfläche der vorläufigen Gate-Elektrode 33 durchgeht. Eine vertikale Höhe Y kann zwischen dem zweiten Rand E2 und einer geraden Linie definiert sein, die parallel zum Substrat 21 ist und durch die erste Oberfläche 23SU durchgeht. Beispielsweise kann der horizontale Abstand X von 0 bis -5nm sein und die vertikale Höhe kann von 3nm bis 7nm sein. Wenn der horizontale Abstand X 0 ist, kann verstanden werden, dass der zweite Rand E2 vertikal durch die Seitenoberfläche der vorläufigen Gate-Elektrode 33 überlappt, und wenn der horizontale Abstand X ein negativer (-) Wert ist, kann verstanden werden, dass der zweite Rand E2 vertikal durch den Boden der vorläufigen Gate-Elektrode 33 überlappt. Zusätzlich kann, wenn der horizontale Abstand X ein positiver (+) Wert ist, verstanden werden, dass der zweite Rand E2 mit der äußeren Seite der vorläufigen Gate-Elektrode 33 ausgerichtet werden kann.
  • Der horizontale Abstand X und die vertikale Höhe Y können gleichmäßig über die gesamte Oberfläche des Substrats 21 durch Einstellen des Orts des Schnellätzratenteils 49 gesteuert werden. In einigen Ausführungsformen ist es möglich, die vertikale Höhe Y relativ zu verringern während der absolute Wert des vertikalen Abstands X erhöht wird. Eine Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte können gute elektrische Eigenschaften entsprechend dem horizontalen Abstand X und der vertikalen Höhe Y aufweisen. Gemäß einigen Ausführungsformen kann eine Halbleitervorrichtung, die den zweiten Rand E2 enthält, der auf der Oberfläche der LDD 43 positioniert ist, gute elektrische Eigenschaften zeigen.
  • Bezugnehmend auf 7C können in einigen Ausführungsformen das Schnellätzratenteil 49 zwischen dem zweiten Graben 55 und der LDD 43 beibehalten werden.
  • Bezugnehmend auf 1 und 8A kann eine erste Halbleiterschicht 61 in dem zweiten Graben 55 (Block 540) ausgebildet werden. Die erste Halbleiterschicht 61 kann nicht dotiertes einkristallines SiGe aufweisen, das durch ein selektives epitaktisches Wachstums (SEG)-Verfahren ausgebildet wird. Der Ge-Gehalt in der ersten Halbleiterschicht 61 kann zwischen 10 bis 25 % sein. Die erste Halbleiterschicht 61 kann konform eine innere Wand des zweiten Grabens 55 abdecken. Die erste Halbleiterschicht 61 kann die erste seitliche Oberfläche 23 S 1 und die zweite seitliche Oberfläche 23 S2 mit einer konstanten Dicke abdecken.
  • Bezugnehmend auf 8B kann die erste Halbleiterschicht 61A derart ausgebildet werden, dass sie die zweite seitliche Oberfläche 23 S2 mit einer konstanten Dicke abdeckt, und dass sie teilweise die erste seitliche Oberfläche 23S1 freilegt.
  • Bezugnehmend auf 8C kann eine erste Halbleiterschicht 61B derart ausgebildet werden, dass sie die erste seitliche Oberfläche 23S1 und die zweite seitliche Oberfläche 23 S2 abdeckt.
  • Bezugnehmend auf 1 und 9 kann eine zweite Halbleiterschicht 62 in dem zweiten Graben 55 (Block 550) ausgebildet werden. Die zweite Halbleiterschicht 62 kann ein B-dotiertes einkristallines SiGe durch ein SEG-Verfahren enthalten. Der Ge-Gehalt in der zweiten Halbleiterschicht 62 kann zwischen 25 bis 50% sein. Die zweite Halbleiterschicht 62 kann 1·1020 bis 3·1020 Atome/cm3 von B enthalten. Die zweite Halbleiterschicht 62 kann vollständig den zweiten Graben 55 ausfüllen. Ein oberes Ende der zweiten Halbleiterschicht 62 kann bei einem höheren Niveau als der aktive Bereich 23 sein.
  • Bezugnehmend auf 1 und 10 kann eine dritte Halbleiterschicht 63 auf der zweiten Halbleiterschicht 62 (Block 560) ausgebildet sein. Die dritte Halbleiterschicht 63 kann ein B-dotiertes einkristallines Silizium durch das SEG-Verfahren enthalten. Die dritte Halbleiterschicht 63 kann 1·1020 bis 3·1020 Atome/cm3 von B enthalten. Die erste Halbleiterschicht 61, die zweite Halbleiterschicht 62 und die dritte Halbleiterschicht 63 können einen embedded Stressor 65 ausbilden. Der embedded Stressor 65 kann als eine verspannungsinduzierte Struktur bezeichnet werden. In einigen Ausführungsformen kann auf die erste Halbleiterschicht 61 oder die dritte Halbleiterschicht 63 verzichtet werden.
  • Bezugnehmend auf 1 und 11 kann eine Zwischenisolierschicht 71 auf dem Substrat 21 (Block 570) ausgebildet werden. Die Zwischenisolierschicht 71 kann eine Isolierschicht enthalten, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination davon. In einigen Ausführungsformen können mehrere zusätzliche Prozesse, wie z.B. einen Metallsilizidausbildungsprozess und einen Wärmebehandlungsprozess, auf der dritten Halbleiterschicht 63 vor Ausbilden der Zwischenisolierschicht 71 ausgeführt werden.
  • Bezugnehmend auf 1 und 12 kann die vorläufige Gate-Elektrode 33 durch teilweises Entfernen der Zwischenisolierschicht 71 und Entfernen der zweiten Maskenstruktur 37 und der ersten Maskenstruktur 35 freigelegt werden. Das Entfernen der Zwischenisolierschicht 71, der zweiten Maskenstruktur 37 und der ersten Maskenstruktur 35 kann durch einen chemisch mechanischen Polier (CMP)-Prozess, einen Rückätzprozess oder einer Kombination davon ausgeführt werden.
  • Bezugnehmend auf 1 und 13 kann ein zu dem aktiven Bereich 23 freiliegender Gate-Graben 33T durch Entfernen der vorläufigen Gate-Elektrode 33 und der Pufferschicht 31 ausgebildet werden.
  • Bezugnehmend auf 1 und 14A können eine erste Gate-Dielektrikumschicht 73, eine zweite Gate-Dielektrikumschicht 75, eine erste Gate-Elektrode 77 und eine zweite Gate-Elektrode 79 in den Gate-Graben 33T ausgebildet werden.
  • Die erste Gate-Dielektrikumschicht 73 kann auf dem aktiven Bereich 23 ausgebildet werden. Die erste Gate-Dielektrikumschicht 73 kann als eine Grenzflächenoxidschicht bezeichnet werden. Das erste Gate-Dielektrikum 73 kann durch einen Reinigungsprozess ausgebildet werden. Die erste Gate-Dielektrikumschicht 73 kann ein Siliziumoxid enthalten. Die zweite Gate-Dielektrikumschicht 75 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein Hoch-K-Dielektrikummaterial oder eine Kombination davon enthalten. Beispielsweise kann die zweite Gate-Dielektrikumschicht 75 HfO oder HfSiO enthalten. Die zweite Gate-Dielektrikumschicht 75 kann eine Seite und einen Boden der ersten Gate-Elektrode 77 umgeben. Die erste Gate-Dielektrikumschicht 73 kann zwischen dem aktiven Bereich 23 und der zweiten Gate-Dielektrikumschicht 75 dazwischen liegen.
  • Die erste Gate-Elektrode 77 kann eine Seite und einen Boden der zweiten Gate-Elektrode 79 umgeben. Die erste Gate-Elektrode 77 kann ein leitendes Material enthalten, ausgewählt unter Berücksichtigung einer Arbeitsfunktion. Beispielsweise kann die erste Gate-Elektrode 77 TiN oder TaN enthalten. Die zweite Gate-Elektrode 79 kann eine Metallschicht enthalten. In einigen Ausführungsformen kann die erste Gate-Elektrode 77 TiAl oder TiAlC enthalten.
  • Bezugnehmend auf 14B kann der embedded Stressor 65 durch die LDD 43 und den Halo 45 gehen, um den aktiven Bereich 23 zu berühren. Ein Boden des embedded Stressors 65 kann bei einem niedrigeren Niveau als der Halo 45 ausgebildet werden. Der embedded Stressor 65 kann die erste seitliche Oberfläche 23S1 und die zweite seitliche Oberfläche 23S2 berühren. Die erste Halbleiterschicht 61 kann zwischen der LDD 43 und der zweiten Halbleiterschicht 62 dazwischen liegen.
  • Die Konzentration der Fremdatome des ersten Leitfähigkeitstyps in der zweiten Halbleiterschicht 62 kann größer als die in der LDD 43 sein. Beispielsweise kann eine Bor (B)-Konzentration in der zweiten Halbleiterschicht 62 höher als die in der LDD 43 sein. Die Fremdatome des ersten Leitfähigkeitstyps in der zweiten Halbleiterschicht 62 können in die erste Halbleiterschicht 61 diffundieren. Die Bor (B)-Konzentration in der ersten Halbleiterschicht 61 kann geringer als die in der zweiten Hableiterschicht 62 sein.
  • Phosphor (P), das in das Schnellätzratenteil 49 implantiert wird (z.B. wie in 4A) kann in die LDD 43 diffundieren. Die LDD 43 kann Phosphor und Bor enthalten. Beispielsweise kann die LDD 43 5·1018 bis 1·1019 Atome /cm3 von Phosphor enthalten. Während dem Implantieren von Phosphor in das Schnellätzratenteil 49 kann der Phosphor in dem zweiten Abstandshalter 47, dem ersten Abstandshalter 42 und einer Grenzfläche davon verbleiben. Der Phosphor kann in dem dritten Abstandshalter 51 und einer Grenzfläche zwischen dem dritten Abstandshalter 51 und dem zweiten Abstandshalter 47 verbleiben. Der Phosphor kann in dem embedded Stressor 65 und den Schnittstellen zwischen dem embedded Stressor 65 und dem ersten, dem zweiten und dem dritten Abstandshalter 42, 47, 51 verbleiben, in einigen Ausführungsformen kann der Phosphor auch in der LDD 43 und zwischen den Grenzflächen der LDD 43 und des ersten, des zweiten und des dritten Abstandshalters 42, 47, 51 verbleiben.
  • Bezugnehmend auf 14C kann der embedded Stressor 65 derart ausgebildet werden, dass er eine gewünschte horizontale Breite durch Einstellen der Dicke des zweiten Abstandshalters 47A aufweist. Beispielsweise kann der embedded Stressor 65 bei einer äußeren Seite der ersten Gate-Elektrode 77 ausgebildet werden.
  • Bezugnehmend auf 14D kann der Boden des embedded Stressors 65 in dem Halo 45 positioniert werden.
  • Bezugnehmend auf 14E kann ein embedded Stressor 65A eine erste Halbleiterschicht 61A, die zweite Halbleiterschicht 62 und die dritte Halbleiterschicht 63 enthalten. Die erste Halbleiterschicht 61A kann derart ausgebildet werden, dass sie die zweite seitliche Oberfläche 23S2 mit einer konstanten Dicke abdeckt und teilweise die erste seitliche Oberfläche 23S1 freilegt. Die zweite Halbleiterschicht 62 kann die erste seitliche Oberfläche 23 S 1 berühren.
  • Bezugnehmend auf 14F kann ein embedded Stressor 65B eine erste Halbleiterschicht 61B, die zweite Halbleiterschicht 62 und die dritte Halbleiterschicht 63 enthalten. Die erste Halbleiterschicht 61B kann derart ausgebildet werden, dass er die erste seitliche Oberfläche 23S1 und die zweite seitliche Oberfläche 23S2 abdeckt. Die erste Halbleiterschicht 61B kann zwischen der LDD 43 und der zweiten Halbleiterschicht 62 ausgebildet werden.
  • Bezugnehmend auf 14G kann das Schnellätzratenteil 49 zwischen dem embedded Stressor 65 und der LDD 43 beibehalten werden.
  • 15 ist eine Querschnittsansicht, die eine Zwischenstruktur darstellt, die bei Vorgängen der Ausbildung einer Halbleiterschicht gemäß einigen Ausführungsformen der erfinderischen Konzepte vorgesehen ist. Bezugnehmend auf 15 können eine Wanne 22, ein aktiver Bereich 23, eine Vorrichtungsisolierschicht 29, eine Gate-Dielektrikumschicht 131, eine erste Gate-Elektrode 133, eine zweite Gate-Elektrode 181, ein innerer Abstandshalter 134, ein erster Abstandshalter 142, eine leichtdotierte Drain (LDD) 43, ein Halo 45, ein zweiter Abstandshalter 147, ein dritter Abstandshalter 151, ein embedded Stressor 65, eine Ätzstoppschicht 183 und eine Zwischenisolierschicht 185 auf dem Substrat 21 ausgebildet werden. Die Gate-Dielektrikumschicht 131 und die erste Gate-Elektrode 131 können vor Ausbilden des embedded Stressors 45 ausgebildet werden.
  • Die Gate-Dielektrikumschicht 131 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, eine Hoch-K-Dielektrikumschicht oder eine Kombination davon enthalten. Die erste Gate-Elektrode 133 kann eine leitende Schicht enthalten, wie z.B. Polysilizium, ein Metallsilizid, ein Metall oder eine Kombination davon. Die zweite Gate-Elektrode 181 kann eine leitende Schicht enthalten, wie z.B. ein Metallsilizid, ein Metall oder eine Kombination davon. Der innere Abstandshalter 134 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination davon enthalten. Die Ätzstoppschicht 183 kann ein Material mit einer Ätzselektivität bezüglich der Zwischenisolierschicht 185 enthalten. Beispielsweise kann die Zwischenisolierschicht 185 Siliziumoxid enthalten, und die Ätzstoppschicht 183 kann Siliziumnitrid enthalten.
  • 16 ist eine Anordnung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte. 17 bis 24, 25A bis 25C, 26 bis 30 und 31A bis 31C sind Querschnittsansichten entlang der Linien I-I' und II-II' von 16, die Zwischenstrukturen darstellen, die bei Optionen der Ausbildung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte vorgesehen sind.
  • Bezugnehmend auf 16 und 17 kann eine Vorrichtungsisolierschicht 229, die einen aktiven Bereich 223 definiert, auf einem Substrat 221 ausgebildet werden. Eine obere Oberfläche des aktiven Bereichs 223 kann durch eine Pufferschicht 225 abgedeckt werden. Der aktive Bereich 223 kann verschiedene Formen aufweisen, wie z.B. eine Flossenform oder Leitungsform. Beispielsweise kann der aktive Bereich 223 ein finnenförmiges einkristallines Silizium enthalten, in dem die Hauptachse relativ lang ausgebildet wird.
  • Bezugnehmend auf 16 und 18 kann eine Wanne 222 in einem vorbestimmten Bereich des Substrats 221 ausgebildet werden. Der aktive Bereich 223 kann die Wanne 222 beschränken. Kanalionen können in dem aktiven Bereich 223 implementiert werden. Die Wanne 222 kann durch Implantieren von Fremdatomen mit einem Leitfähigkeitstyp unterschiedlich zu dem von Fremdatomen in dem Substrat 221 ausgebildet werden. Beispielsweise kann die Wanne 222 durch Implantieren von n-Fremdatomen zu einer vorbestimmten Tiefe von einer Oberfläche des Substrats 221 ausgebildet werden. In einigen Ausführungsformen kann die Wanne 222 vor Ausbilden der Vorrichtungsisolierschicht 229 ausgebildet werden. In einigen Ausführungsformen kann auf die Wanne 222 verzichtet werden.
  • Bezugnehmend auf 16 und 19 können die seitlichen Oberflächen des aktiven Bereichs 223 durch Vertiefen der Vorrichtungsisolierschicht 229 freigelegt werden. Die Vorrichtungsisolierschicht 229 kann bei einem niedrigeren Niveau als einem oberen Ende des aktiven Bereichs 223 beibehalten werden. Während der Vertiefung der Vorrichtungsisolierschicht 229 kann auch auf die Pufferschicht 225 verzichtet werden. Die obere Fläche des aktiven Bereichs 223 kann freigelegt werden. Ein Rückätzprozess kann in der Aussparung der Vorrichtungsisolierschicht 229 ausgeführt werden.
  • Bezugnehmend auf 16 und 20 können eine vorläufige Gate-Dielektrikumschicht 231, eine vorläufige Gate-Elektrode 233, eine erste Maskenstruktur 235 und eine zweite Maskenstruktur 237 auf dem aktiven Bereich 223 ausgebildet werden. Die vorläufige Gate-Elektrode 233 kann durch einen Dünnfilmausbildungsprozess, einen CMP-Prozess und einen Strukturierprozess ausgebildet werden.
  • Die vorläufige Gate-Elektrode 233 kann den aktiven Bereich 223 queren. Die vorläufige Gate-Elektrode 233 kann seitliche und obere Oberflächen des aktiven Bereichs 223 abdecken. Die vorläufige Gate-Dielektrikumschicht 231 kann zwischen dem aktiven Bereich 223 und der vorläufigen Gate-Elektrode 233 ausgebildet werden. Die vorläufige Gate-Dielektrikumschicht 231 kann ein Isoliermaterial sein, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination davon. Die vorläufige Gate-Elektrode 233 kann Polysilizium enthalten. Die erste Maskenstruktur 235 kann Siliziumoxid enthalten. Die zweite Maskenstruktur 237 kann Siliziumnitrid enthalten.
  • Bezugnehmend auf 16 und 21 kann ein erster Abstandshalter 242 auf den seitlichen Oberflächen der vorläufigen Gate-Elektrode 233 ausgebildet werden. Eine leichtdotierte Drain (LDD) 243 und ein Halo 245 kann in dem aktiven Bereich 223 ausgebildet werden. Der erste Abstandshalter 242 kann seitliche Oberflächen der vorläufigen Gate-Elektrode 233, der ersten Maskenstruktur 235 und der zweiten Maskenstruktur 237 abdecken. Der erste Abstandshalter 242 kann eine Isolierschicht enthalten, wie z.B. ein Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination davon. Beispielsweise kann der erste Abstandshalter 242 Siliziumnitrid sein.
  • Die LDD 243 und der Halo 245 können mit der zweiten Maskenstruktur 237 und dem ersten Abstandshalter 242 als eine Ionenimplantationsmaske ausgebildet werden. Die LDD 243 kann in dem aktiven Bereich 223, benachbart zu einer äußeren Seite der vorläufigen Gate-Elektrode 233, ausgebildet werden. Die LDD 243 kann unter den ersten Abstandshalter 242 diffundieren. Die LDD 243 kann Fremdatome mit einem Leitfähigkeitstyp unterschiedlich zu dem der Fremdatome in der Wanne 222 enthalten. Beispielsweise kann die LDD 243 p-Fremdatome enthalten. Die LDD 243 kann Bor enthalten.
  • Der Halo 245 kann außerhalb der LDD 243 ausgebildet werden. Der Halo 245 kann einen Boden und seitliche Oberflächen der LDD 243 abdecken. Der Halo 245 kann Fremdatome mit einem Leitfähigkeitstyp unterschiedlich zu dem von Fremdatomen in der LDD 243 enthalten, und der Halo 245 kann Fremdatome mit einem Leitfähigkeitstyp enthalten, der der gleiche wie der der Fremdatome in der Wanne 222 ist. Beispielsweise kann der Halo 245 n-Fremdatome enthalten. Die Konzentration der n-Fremdatome des Halos 245 kann höher als die der Wanne 222 sein.
  • Bezugnehmend auf 16 und 22 kann ein Abstandshalter 247 auf dem ersten Abstandshalter 242 ausgebildet werden. Ein Schnellätzratenteil 249 kann in dem aktiven Bereich 223 mit dem zweiten Abstandshalter 247 als eine Ionenimplantationsmaske ausgebildet werden. Das Schnellätzratenteil 249 kann Phosphor enthalten. Der zweite Abstandshalter 247 kann konform das Substrat 221 abdecken. Der zweite Abstandshalter 247 kann ein Material mit einer Ätzselektivität bezüglich der vorläufigen Gate-Elektrode 233 enthalten. Beispielsweise kann der zweite Abstandshalter 247 Siliziumnitrid enthalten.
  • Das Schnellätzratenteil 249 kann bei einer gewünschten Position durch Einstellen der Dicke des zweiten Abstandshalters 247 ausgebildet werden. Das Schnellätzratenteil 249 kann in der LDD ausgebildet werden. Ein Boden des Schnellätzratenteils 249 kann bei einem höheren Niveau als das der LDD 243 ausgebildet werden. Das Schnellätzratenteil 249 kann ausgebildet werden, um mit einer äußeren Seite der vorläufigen Gate-Elektrode 233 ausgerichtet zu sein. Der aktive Bereich 223 kann unter der vorläufigen Gate-Elektrode 233 beibehalten werden. Die LDD 243 kann unter der vorläufigen Gate-Elektrode 233 beibehalten werden. Die LDD 243 kann zwischen dem Schnellätzratenteil 249 und dem aktiven Bereich 223 beibehalten werden.
  • Bezugnehmend auf 16 und 23 kann ein dritter Abstandshalter 251 auf dem zweiten Abstandshalter 247 ausgebildet werden. Die Ausbildung des dritten Abstandshalters 251 kann einen Dünnfilmausbildungsprozess und einen anisotropen Ätzprozess enthalten. Während der Ausbildung des dritten Abstandshalters 251 können der zweite Abstandshalter 247 und der erste Abstandshalter 242 teilweise entfernt werden, um eine obere Oberfläche des Schnellätzratenteils 249 zu entfernen. Der zweite Abstandshalter 247 und der erste Abstandshalter 242 kann zwischen der vorläufigen Gate-Elektrode 233 und dem dritten Abstandshalter 251 beibehalten werden.
  • Bezugnehmend auf 16 und 24 kann ein erster Graben 253 durch Ätzen des Schnellätzratenteils 249 und der LDD 243 ausgebildet werden. Der erste Graben 253 kann einen oberen Graben 253A, der mit dem Schnellätzratenteil 249 ausgerichtet ist, und einen unteren Graben 253B enthalten, der mit einem Boden des oberen Grabens 253A verbunden ist. Der obere Graben 253A kann in der LDD 243 ausgebildet werden. Ein Unterschnitt kann unter dem ersten Abstandshalter 242, dem zweiten Abstandshalter 247 und dem dritten Abstandshalter 251 durch den oberen Graben 253A ausgebildet werden. Eine Seitenwand des ersten Grabens 253 kann eine Stufe aufweisen. Beispielsweise kann die seitliche Oberfläche der LDD 243, die durch den oberen Graben 253A und den unteren Graben 253B freiliegt, die Stufe aufweisen.
  • Die Ausbildung des ersten Grabens 253 kann einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten. Die Ausbildung des ersten Grabens 253 kann ein isotroper Ätzprozess, ein anisotroper Ätzprozess oder eine Kombination davon enthalten. Beispielsweise kann die Ausbildung des ersten Grabens 253 einen isotropen Trockenätzprozess mit HBr, CF4, O2, Cl2, NF3 oder eine Kombination davon enthalten. Gemäß einigen Ausführungsformen kann ein einkristallines Silizium, das Phosphor enthält, das eine höhere Ätzrate als die eines einkristallinen Silizium, das Bor enthält, in dem Schnellätzratenteil 249 enthalten sein, und somit kann das Schnellätzratenteil 249 eine höhere Ätzrate als die LDD 243 aufweisen. Größen und Formen des oberen Grabens 253A und des unteren Grabens 253B können in Abhängigkeit der Konfiguration des Schnellätzratenteils 249 und der LDD 243 bestimmt werden.
  • Bezugnehmend auf 16 und 25A kann ein zweiter Graben 255 mit einem gerichteten Ätzprozess ausgebildet werden. Beispielsweise kann die Ausbildung des zweiten Grabens 255 einen Nassätzprozess mit NH4OH, NH3OH, TMAH (Tetramethylammoniumhydroxid), KOH, NaOH, BTMH (Benzyltrimethylammoniumhydroxid) oder eine Kombination davon enthalten. Der gerichtete Ätzprozess kann unterschiedliche Ätzraten in Abhängigkeit der Kristallorientierungen des aktiven Bereichs 223 aufweisen. Der zweite Graben 255 kann durch die LDD 243 durchgehen. Die LDD 243 kann zwischen dem zweiten Graben 255 und dem aktiven Bereich 223 beibehalten werden.
  • Der aktive Bereich 223 kann eine erste Oberfläche 223SU, eine erste seitliche Oberfläche 223S1, eine zweite seitliche Oberfläche 223S2, eine dritte Seitenoberfläche 223S3 und eine zweite Oberfläche 223S4 enthalten. Jede von der ersten seitlichen Oberfläche 223S1, der zweiten seitlichen Oberfläche 223S2 und der dritten seitlichen Oberfläche 223S3 kann eine {111} Kristallebene enthalten. Die erste Oberfläche 223SU kann auf dem oberen Ende des aktiven Bereichs 223 ausgebildet werden. Die erste seitliche Oberfläche 223S1 kann mit der ersten Oberfläche 223SU verbunden werden. Die erste seitliche Oberfläche 223S1 kann einen spitzen Winkel bezüglich der ersten Oberfläche 223SU bilden. Die zweite seitliche Oberfläche 223S2 kann unter der ersten seitlichen Oberfläche 223S1 ausgebildet werden. Die zweite seitliche Oberfläche 223S2 kann eine Neigung unterschiedlich zu der der ersten seitlichen Oberfläche 223S1 aufweisen. Die zweite seitliche Oberfläche 223S2 kann senkrecht zu dem Substrat 221 stehen. Die dritte seitliche Oberfläche 223S3 kann unter der zweiten seitlichen Oberfläche 223S2 ausgebildet werden. Die dritte seitliche Oberfläche 223S3 kann eine Neigung unterschiedlich zu der der zweiten seitlichen Oberfläche 223S2 aufweisen. Ein Boden des zweiten Grabens 225 kann die zweite Oberfläche 223S4 freilegen. Die zweite Oberfläche 223 S4 kann mit der dritten seitlichen Oberfläche 223 S3 verbunden sein.
  • Bezugnehmend auf 25B kann ein zweiter Graben 255A in verschiedenen Formen in Abhängigkeit der Kristallorientierungen des aktiven Bereichs 223 ausgebildet sein. Beispielsweise kann der zweite Graben 255A eine U-Form sein. Der zweite Graben 255A kann eine erste Seitenoberfläche 223S5 und die zweite Oberfläche 223S4 sein. Die erste seitliche Oberfläche 223S5 kann mit der ersten Oberfläche 223SU verbunden sein. Die erste seitliche Oberfläche 223S5 kann senkrecht zu der ersten Oberfläche 223SU stehen. Der Boden des zweiten Grabens 255A kann die zweite Oberfläche 223S4 freilegen. Die zweite Oberfläche 223S4 kann mit der ersten seitlichen Oberfläche 223S5 verbunden werden.
  • Bezugnehmend auf 25C kann der zweite Graben 255B die erste seitliche Oberfläche 223S1, die zweite seitliche Oberfläche 223S2 und die zweite Oberfläche 223S4 freilegen. Die erste seitliche Oberfläche 223S1 kann mit der ersten Oberfläche 223SU verbunden sein. Die erste seitliche Oberfläche 223S1 kann einen spitzen Winkel bezüglich der ersten Oberfläche 223SU bilden. Die zweite seitliche Oberfläche 223S2 kann unter der ersten seitlichen Oberfläche 223S1 ausgebildet werden. Der Boden des zweiten Grabens 255B kann die zweite Oberfläche 223S4 freilegen. Die zweite Oberfläche 223 S4 kann mit der zweiten seitlichen Oberfläche 223 S2 verbunden sein.
  • Bezugnehmend auf 16 und 26 kann eine zweite Halbleiterschicht 262 in dem zweiten Graben 255 ausgebildet werden. Die zweite Halbleiterschicht 262 kann ein B-dotiertes einkristallines SiGe, das durch ein SEG-Verfahren ausgebildet ist, enthalten. Der Ge-Gehalt in der zweiten Halbleiterschicht 262 kann zwischen 25 und 50% sein. Die zweite Halbleiterschicht 262 kann 1·1020 bis 3·1020 Atome /cm3 von Bor (B) enthalten. Die zweite Halbleiterschicht 262 kann vollständig den zweiten Graben 255 ausfüllen. Ein oberes Ende der zweiten Halbleiterschicht 262 kann bei einem höheren Niveau als der aktive Bereich 223 sein.
  • Bezugnehmend auf 16 und 27 kann eine dritte Halbleiterschicht 263 auf der zweiten Halbleiterschicht 262 ausgebildet werden. Die dritte Halbleiterschicht 263 kann ein B-dotiertes einkristallines Si, das durch ein SEG-Verfahren ausgebildet wird, enthalten. Die dritte Halbleiterschicht 263 kann 1·1020 bis 3·1020 Atome/cm3 von Bor (B) enthalten. Die zweite Halbleiterschicht 262 und die dritte Halbleiterschicht 263 können einen embedded Stressor 265 bilden. In einigen Ausführungsformen kann auf die dritte Halbleiterschicht 263 verzichtet werden.
  • Bezugnehmend auf 16 und 28 kann eine Zwischenisolierschicht 271 auf dem Substrat 221 ausgebildet sein.
  • Bezugnehmend auf 16 und 29 kann die vorläufige Gate-Elektrode durch teilweises Entfernen der Zwischenisolierschicht 271 und Entfernen der zweiten Maskenstruktur 237 und der ersten Maskenstruktur 235 freigelegt werden.
  • Bezugnehmend auf 16 und 30 können die vorläufige Gate-Elektrode 233 und die vorläufige Gate-Dielektrikumschicht 231 entfernt werden, um einen Gate-Graben 233T auszubilden, der den aktiven Bereich 223 freilegt.
  • Bezugnehmend auf 16 und 31A können eine erste Gate-Dielektrikumschicht 273, eine zweite Gate-Dielektrikumschicht 275 und eine Gate-Elektrode 279 in dem Gate-Graben 233T ausgebildet werden. Der embedded Stressor 265 kann eine Keilform aufweisen.
  • Die erste Gate-Dielektrikumschicht 273 kann auf dem aktiven Bereich 223 ausgebildet werden. Die erste Gate-Dielektrikumschicht 273 kann als eine Grenzflächenoxidschicht bezeichnet werden. Die erste Gate-Dielektrikumschicht 273 kann durch einen Reinigungsprozess ausgebildet werden. Die erste Gate-Dielektrikumschicht 273 kann Siliziumoxid enthalten. Die zweite Gate-Dielektrikumschicht 275 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, eine Hoch-K-Dielektrikumschicht oder eine Kombination davon enthalten. Die zweite Gate-Dielektrikumschicht 275 kann eine Seite und einen Boden der Gate-Elektrode 279 umgeben. Die erste Gate-Dielektrikumschicht 273 kann zwischen dem aktiven Bereich 223 und der zweiten Gate-Dielektrikumschicht 275 dazwischen liegen.
  • Bezugnehmend auf 31B kann der embedded Stressor 265 eine zweite Halbleiterschicht 262A und eine dritte Halbleiterschicht 263 enthalten. Der embedded Stressor 265 kann eine U-Form sein.
  • Bezugnehmend auf 31C kann der embedded Stressor 265 eine zweite Halbleiterschicht 262B und eine dritte Halbleiterschicht 263 enthalten. Der embedded Stressor 265 kann eine Pyramidenform oder eine Stiftform sein.
  • 32 ist eine Anordnung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte. 33 bis 38 sind Querschnittsansichten, die Zwischenstrukturen darstellen, die bei Operationen der Ausbildung der Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte vorgesehen sind.
  • Bezugnehmend auf 32 kann ein Halbleiterchip 100 einen ersten Bereich 102 und einen zweiten Bereich 101C enthalten. Der erste Bereich 102 kann als ein Logikschaltungsbereich bezeichnet werden. Der zweite Bereich 101C kann als ein Zellenarraybereich bezeichnet werden. Eine Mehrzahl von PMOS-Transistoren kann in dem ersten Bereich 102 und dem zweiten Bereich 101C ausgebildet werden. Der zweite Bereich 101C kann eine höhere Strukturdichte als die des ersten Bereichs 102 aufweisen.
  • Der Halbleiterchip 100 kann ein Mikroprozessor sein. Der Halbleiterchip 100 kann einen Speicherbereich 101 enthalten. Der Speicherbereich 101 kann den zweiten Bereich 101C und einen SRAM-Peripheriebereich 101P enthalten. Der zweite Bereich 101C kann Speicherzellen enthalten, wie z.B. SRAM. Der erste Bereich 102 kann benachbart zu dem Speicherbereich 101 ausgebildet werden.
  • Bezugnehmend auf 32 und 33 können eine erste Wanne 22, ein erster aktiver Bereich 23, eine erste Vorrichtungsisolierschicht 29, eine erste Pufferschicht 31, eine erste vorläufige Gate-Elektrode 33, eine erste untere Maskenstruktur 35 und eine erste obere Maskenstruktur 37 in dem ersten Bereich 102 eines Substrats 21 ausgebildet werden. Das Substrat 21 kann Fremdatome eines ersten Leitfähigkeitstyps enthalten. Die erste Wanne 22 kann Fremdatome eines zweiten Leitfähigkeitstyps unterschiedlich zu den Fremdatomen des ersten Leitfähigkeitstyps enthalten. Nachstehend wird die Beschreibung unter der Annahme durchgeführt, dass die erste Leitfähigkeit p-Leitfähigkeit ist und die zweite Leitfähigkeit n-Leitfähigkeit ist.
  • Der erste aktive Bereich 23 kann die erste Wanne 22 durch die erste Vorrichtungsisolierschicht 29 beschränken. Die erste vorläufige Gate-Elektrode 33 kann derart ausgebildet werden, dass sie den ersten aktiven Bereich 23 quert. Die erste obere Maskenstruktur 37, die erste untere Maskenstruktur 35, die vorläufige Gate-Elektrode 33 und die erste Pufferschicht 31 können als erste vorläufige Gate-Strukturen 31, 33, 35 und 37 bezeichnet werden. Die ersten vorläufigen Gate-Strukturen 31, 33, 35 und 37 können den ersten aktiven Bereich 23 queren. Eine Mehrzahl von ersten vorläufigen Gate-Strukturen 31, 33, 35 und 37 können parallel auf dem ersten aktiven Bereich 23 ausgebildet werden.
  • Ein erster innerer Abstandshalter 42 kann auf der Seitenwand der ersten vorläufigen Gate-Elektrode 33 ausgebildet werden. Eine erste LDD 43 kann durch Implantieren der Fremdatome des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich 23 mit dem ersten inneren Abstandshalter 42, der ersten oberen Maskenstruktur 37, der ersten unteren Maskenstruktur 35 und der ersten vorläufigen Gate-Elektrode 33 als eine Ionenimplantationsmaske ausgebildet werden. Ein erster Halo 45 kann durch Implantieren der Fremdatome des zweiten Leitfähigkeitstyps in dem ersten aktiven Bereich 23 ausgebildet werden. Der erste Halo 45 kann eine Seite und einen Boden der ersten LDD 43 abdecken. Die Ausbildung der ersten LDD 43 und des ersten Halo 45 kann einen Ionenimplantationsprozess und einen Wärmebehandlungsprozess enthalten.
  • Ein erster Zwischenabstandshalter 47 kann auf dem ersten inneren Abstandshalter 42 ausgebildet werden. Ein erstes Schnellätzratenteil kann in dem ersten aktiven Bereich 23 mit dem ersten Zwischenabstandshalter 47 als eine Ionenimplantationsmaske ausgebildet werden. Ein erster äußerer Abstandshalter 41 kann auf dem ersten Zwischenabstandshalter 47 ausgebildet werden. Die Ausbildung des ersten äußeren Abstandshalters 51 kann einen Dünnfilmausbildungsprozess und einen anisotropen Ätzprozess enthalten. Eine obere Oberfläche des ersten Schnellätzratenteils 49 kann freigelegt werden.
  • Eine zweite Wanne, ein zweiter aktiver Bereich 323, eine zweite Vorrichtungsisolierschicht 329, eine zweite Pufferschicht 331, eine zweite vorläufige Gate-Elektrode 333, eine zweite untere Maskenstruktur 335 und eine zweite obere Maskenstruktur 337 können in dem zweiten Bereich 101C des Substrats 21 ausgebildet werden. Die zweite Wanne 322 kann Fremdatome des zweiten Leitfähigkeitstyps enthalten.
  • Der zweite aktive Bereich 323 kann durch die zweite Vorrichtungsisolierschicht 329 auf die zweite Wanne 322 begrenzt sein. Die zweite vorläufige Gate-Elektrode 333 kann derart ausgebildet werden, dass sie den zweiten aktiven Bereich 323 quert. Die zweite obere Maskenstruktur 337, die zweite untere Maskenstruktur 335, die zweite vorläufige Gate-Elektrode 333 und die zweite Pufferschicht 331 werden als eine zweite vorläufige Gate-Struktur 331, 333, 335 und 337 bezeichnet. Die zweite vorläufige Gate-Struktur 331, 333, 335 und 337 kann den zweiten aktiven Bereich 323 queren. Eine Mehrzahl der zweiten vorläufigen Gate-Strukturen 331, 333, 335 und 337 können parallel auf dem zweiten aktiven Bereich 323 ausgebildet werden.
  • Ein zweiter innerer Abstandshalter 342 kann auf einer Seitenwand der zweiten vorläufigen Gate-Elektrode 333 ausgebildet werden. Eine zweite LDD 343 kann durch Implantieren von Fremdatomen des ersten Leitfähigkeitstyps in den zweiten aktiven Bereich 323 mit dem zweiten inneren Abstandshalter 342, der zweiten oberen Maskenstruktur 337, der zweiten unteren Maskenstruktur 335 und der zweiten vorläufigen Gate-Elektrode 333 als eine Ionenimplantationsmaske ausgebildet werden. Ein zweiter Halo 345 kann durch Implementieren von Fremdatomen des zweiten Leitfähigkeitstyps in den zweiten aktiven Bereich 323 ausgebildet werden. Der zweite Halo 345 kann eine Seite und einen Boden der zweiten LDD 343 abdecken. Die Ausbildung der zweiten LDD 343 und des zweiten Halo 345 können einen Ionenimplantationsprozess und einen Wärmebehandlungsprozess enthalten.
  • Ein zweiter Zwischenabstandshalter 347 kann auf dem zweiten inneren Abstandshalter 342 ausgebildet werden. Ein zweites Schnellätzratenteil 349 kann in dem zweiten aktiven Bereich 323 mit dem zweiten Zwischenabstandshalter 347 als eine Ionenimplantationsmaske ausgebildet werden. Ein zweiter äußerer Abstandshalter 351 kann auf dem zweiten Zwischenabstandshalter 348 ausgebildet werden. Die Ausbildung des zweiten äußeren Abstandshalters 351 kann einen Dünnfilmausbildungsprozess und einen anisotropen Ätzprozess enthalten. Eine obere Oberfläche des zweiten Schnellätzratenteils 349 kann freigelegt werden.
  • Die erste LDD 43 und die zweite LDD 343 kann Bor enthalten. Die zweite LDD 343 kann eine höhere Borkonzentration als die der ersten LDD 43 aufweisen. Das erste Schnellätzratenteil 49 und das zweite Schnellätzratenteil 349 kann Phosphor enthalten. Das zweite Schnellätzratenteil 349 kann eine niedrigere Phosphorkonzentration als die des ersten Schnellätzratenteils 49 aufweisen.
  • In einigen Ausführungsformen kann die zweite LDD 343 eine höhere Borkonzentration als die der ersten LDD 43 enthalten, und das zweite Schnellätzratenteil 349 kann eine geringere Phosphorkonzentration als die des ersten Schnellätzratenteils 49 enthalten. In einigen Ausführungsformen kann auf das zweite Schnellätzratenteil 349 verzichtet werden.
  • Bezugnehmend auf 32 und 34 können das erste Schnellätzratenteil 49, die erste LDD 43 und die erste Halo 45 geätzt werden, um einen ersten vorläufigen Graben 53 auszubilden. Der vorläufige Graben 53 kann einen ersten oberen Graben 53A, der mit dem ersten Schnellätzratenteil 49 ausgerichtet wird, und einen ersten unteren Graben 53B enthalten, der mit einem Boden des ersten oberen Grabens 53A verbunden ist. Der erste obere Graben 53A kann in der ersten LDD 43 ausgebildet werden. Der erste untere Graben 53B kann durch die erste LDD 43 durchgehen, um in dem ersten Halo 45 ausgebildet zu werden. Der erste untere Graben 53B kann eine kleinere Breite als eine Breite des ersten oberen Grabens 53A aufweisen. Eine Seitenwand des ersten vorläufigen Grabens 53 kann eine Stufe aufweisen. Beispielsweise kann eine Seitenwand der ersten LDD 43, die durch den ersten oberen Graben 53A und den ersten unteren Graben 53B freigelegt wird, eine Stufe aufweisen.
  • Das zweite Schnellätzratenteil 349, die zweite LDD 343 und der zweite Halo 345 kann geätzt werden, um einen zweiten vorläufigen Graben 353 auszubilden. Der zweite vorläufige Graben 353 kann einen zweiten oberen Graben 353A, der mit dem zweiten Schnellätzratenteil 349 ausgerichtet wird, und einen zweiten unteren Graben 353B enthalten, der mit einem Boden des zweiten oberen Grabens 353A verbunden ist. Der zweite obere Graben 353A kann in der zweiten LDD 343 ausgebildet werden. Der zweite untere Graben 353B kann durch die zweite LDD 343 durchgehen, um in dem zweiten Halo 345 ausgebildet zu werden. Der zweite untere Graben 353B kann eine kleinere Breite als die des zweiten oberen Grabens 353A aufweisen. Eine Seitenwand des zweiten vorläufigen Grabens 353 kann eine Stufe aufweisen. Beispielsweise kann eine Seitenwand der zweiten LDD 343, die durch den zweiten oberen Graben 353A und den zweiten unteren Graben 353B freigelegt wird, eine Stufe aufweisen.
  • Die Ausbildung des ersten vorläufigen Grabens 53 und des zweiten vorläufigen Grabens 353 kann einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten. Die Ausbildung des ersten vorläufigen Grabens 53 und des zweiten vorläufigen Grabens 353 kann einen isotropen Ätzprozess, einen anisotropen Ätzprozess oder eine Kombination davon enthalten. Beispielsweise kann die Ausbildung des ersten vorläufigen Grabens 53 und des zweiten vorläufigen Grabens 353 einen isotropen Trockenätzprozess mit HBr, CF4, O2, Cl2, NF3 oder eine Kombination davon enthalten. Gemäß einigen Ausführungsformen kann die zweite LDD 343 mit einer höheren Borkonzentration als die der ersten LDD 43 eine niedrigere Ätzrate als die der ersten LDD 43 aufweisen. Gemäß einigen Ausführungsformen kann das zweite Schnellätzratenteil 349 mit einer geringeren Phosphorkonzentration als die des ersten Schnellätzratenteils 49 eine geringere Ätzrate als die des ersten Schnellätzratenteils 49 aufweisen.
  • Abhängig von der Konfiguration des ersten Schnellätzratenteils 49, des zweiten Schnellätzratenteils 349, der ersten LDD 43 und der zweiten LDD 343 können Größen und Formen des ersten oberen Grabens 53A, des ersten unteren Grabens 53B, des zweiten oberen Grabens 353A und des zweiten unteren Grabens 353B bestimmt werden. Unter Verwendung der Konfiguration des ersten Schnellätzratenteils 49, des zweiten Schnellätzratenteils 349, der ersten LDD 43 und der zweiten LDD 343 können die Größen, die Formen und die Positionen des ersten vorläufigen Grabens 53 und des zweiten vorläufigen Grabens 353 auf Wunsch gesteuert werden.
  • Bezugnehmend auf 32 und 35 können ein erster Graben 55 in dem ersten aktiven Bereich 23 und ein zweiter Graben 355 in dem zweiten aktiven Bereich 323 mit einem gerichteten Ätzprozess ausgebildet werden. Beispielsweise kann die Ausbildung des ersten Grabens 55 und des zweiten Grabens 355 einen Nassätzprozess mit NH4OH, NH3OH, TMAH (Tetramethylammoniumhydroxid), KOH, NaOH, BTMH (Benzyltrimethylammoniumhydroxid) oder eine Kombination davon enthalten.
  • Der erste aktive Bereich 23 kann eine erste Sigmaform (Σ-Form) aufgrund des ersten Grabens 55 aufweisen. Die erste LDD 43 kann unter den ersten vorläufigen Gate-Strukturen 31, 33, 35 und 37 beibehalten werden. Der erste aktive Bereich 23 kann eine erste Oberfläche 23SU, eine erste seitliche Oberfläche 23S1, eine zweite seitliche Oberfläche 23S2 und eine zweite Oberfläche 23S3 enthalten. Ein erster Rand E1 kann zwischen der ersten Seitenoberfläche 23S1 und der ersten Oberfläche 23SU definiert werden. Ein zweiter Rand E2 kann zwischen der ersten Seitenoberfläche 23S1 und der zweiten Seitenoberfläche 23S2 definiert werden.
  • Der zweite aktive Bereich 323 kann eine zweite Sigmaform (Σ-Form) aufgrund des zweiten Grabens 355 aufweisen. Die zweite LDD 343 kann unter den zweiten vorläufigen Gate-Strukturen 331, 333, 335 und 337 beibehalten werden. Der zweite aktive Bereich 332 kann eine dritte Oberfläche 323SU, eine dritte Seitenoberfläche 323S1, eine vierte Seitenoberfläche 323S2 und eine vierte Oberfläche 323S3 enthalten. Ein dritter Rand E31 kann zwischen der ersten Seitenoberfläche 323S1 und der dritten Oberfläche 323SU definiert werden. Ein vierter Rand E32 kann zwischen der dritten Seitenoberfläche 323 S 1 und der vierten Seitenoberfläche 323 S2 definiert werden.
  • Der erste Graben 55 kann als eine Erweiterung des ersten vorläufigen Grabens 53 interpretiert werden, und der zweite Graben 355 kann als eine Erweiterung des zweiten vorläufigen Grabens 355 interpretiert werden.
  • Bezugnehmend auf 32 und 36 kann der erste Graben 55 durch die erste LDD 43 und den ersten Halo 45 durchgehen. Die erste Oberfläche 23SU kann auf einem oberen Ende des ersten aktiven Bereichs 23 definiert sein. Beispielsweise kann die erste Oberfläche 23 SU die erste Pufferschicht 31 berühren und sich unter dem ersten inneren Abstandshalter 42 erstrecken. Der erste Graben 45 kann die erste seitliche Oberfläche 23S1, die zweite seitliche Oberfläche 23S2 und die zweite Oberfläche 23S3 freilegen. Die erste seitliche Oberfläche 23S1 kann mit der ersten Oberfläche 23SU verbunden werden. Die erste seitliche Oberfläche 23S1 kann einen spitzen Winkel bezüglich der ersten Oberfläche 23SU bilden. Die zweite seitliche Oberfläche 23S2 kann unter der ersten seitlichen Oberfläche 23S1 ausgebildet werden. Die zweite seitliche Oberfläche 23S2 kann eine Neigung unterschiedlich zu der der ersten seitlichen Oberfläche 23S1 aufweisen. Die zweite seitliche Oberfläche 23S2 kann einen spitzen Winkel bezüglich einer horizontalen Erstreckungslinie bilden, die parallel zum Substrat 21 ist und durch die zweite Oberfläche 23S3 durchgeht. Ein Boden des ersten Grabens 55 kann die zweite Oberfläche 23S3 freilegen. Die zweite Oberfläche 23S3 kann mit der zweiten seitlichen Oberfläche 23 S2 verbunden werden. Die erste Oberfläche 23 SU kann als eine obere Oberfläche des aktiven Bereichs 23 interpretiert werden.
  • Der zweite Graben 355 kann durch die zweite LDD 343 und den zweiten Halo 345 durchgehen. Die dritte Oberfläche 323SU kann auf einem oberen Ende des zweiten aktiven Bereichs 323 definiert werden. Beispielsweise kann die dritte Oberfläche 323SU die zweite Pufferschicht 331 berühren und sich unter den zweiten inneren Abstandshalter 342 erstrecken. Der zweite Graben 355 kann die dritte seitliche Oberfläche 323S1, die vierte seitliche Oberfläche 323S2, und die vierte Oberfläche 323S3 freilegen. Die dritte seitliche Oberfläche 323S1 kann mit der dritten Oberfläche 323SU verbunden werden. Die dritte seitliche Oberfläche 323S1 kann einen spitzen Winkel bezüglich der dritten Oberfläche 323SU bilden. Die vierte seitliche Oberfläche 323S2 kann unter der dritten seitlichen Oberfläche 323S1 ausgebildet werden. Die vierte seitliche Oberfläche 323S2 kann eine Neigung unterschiedlich zu der der dritten seitlichen Oberfläche 323S1 aufweisen. Die vierte seitliche Oberfläche 323S2 kann einen spitzen Winkel bezüglich einer horizontalen Erstreckungslinie bilden, die parallel zu dem Substrat 21 ist und durch die vierte Oberfläche 323S3 durchgeht. Ein Boden des zweiten Bereichs 355 kann die vierte Oberfläche 323S3 freilegen. Die vierte Oberfläche 323S3 kann mit der vierten seitlichen Oberfläche 323S2 verbunden sein. Die dritte Oberfläche 323SU kann als eine obere Oberfläche des zweiten aktiven Bereichs 323 interpretiert werden.
  • Unter Verwendung der Konfiguration der ersten LDD 43 und des ersten Schnellätzratenteils 49 kann der erste Rand E1 und der zweite Rand E2 bei gewünschten Positionen ausgebildet werden. Beispielsweise kann der erste Rand E1 unter dem ersten inneren Abstandshalter 42 ausgebildet werden, und der zweite Rand E2 kann ausgebildet werden, um durch die zweite vorläufige Gate-Elektrode 33 überlappt zu werden. Der erste Rand E1 und der zweite Rand E2 können bei einer Oberfläche der ersten LDD 43 positioniert werden. Die erste seitliche Oberfläche 23S1 kann die erste LDD 43 freilegen. Die zweite seitliche Oberfläche 23S2 kann die erste LDD 43, den ersten Halo 45, und den ersten aktiven Bereich 23 freilegen.
  • Unter Verwendung der Konfiguration der zweiten LDD 343 und des zweiten Schnellätzratenteils 349 kann der dritte Rand E31 und der vierte Rand E32 bei einer gewünschten Position ausgebildet werden. Beispielsweise kann der dritte Rand E31 unter dem zweiten inneren Abstandshalter 342 ausgebildet werden, und der vierte Rand E32 kann mit einer äußeren Seite der zweiten vorläufigen Gate-Elektrode 333 ausgerichtet werden. Der dritte Rand E31 und der vierte Rand E32 können auf einer Oberfläche der zweiten LDD 43 positioniert werden. Die dritte seitliche Oberfläche 323 S 1 kann die zweite LDD 343 freilegen. Die vierte seitliche Oberfläche 323S2 kann die zweite LDD 343, den zweiten Halo 345 und den zweiten aktiven Bereich 323 freilegen.
  • Ein erster horizontaler Abstand X1 kann zwischen dem zweiten Rand E2 und einer geraden Linie definiert werden, die durch eine seitliche Oberfläche der ersten vorläufigen Gate-Elektrode 33 durchgeht und senkrecht zu dem Substrat 21 steht. Eine erste vertikale Höhe Y1 kann zwischen dem zweiten Rand E2 und einer geraden Linie definiert werden, die durch die erste Oberfläche 23 SU durchgeht und parallel zu dem Substrat 21 ist. Beispielsweise kann der erste horizontale Abstand X1 0 bis -5nm sein, und die erste vertikale Höhe Y1 kann 3nm bis 7nm sein. Es kann interpretiert werden, dass, wenn der erste horizontale Abstand X1 0 ist, der zweite Rand E2 vertikal durch die seitliche Oberfläche der ersten vorläufigen Gate-Elektrode 33 überlappt wird, und wenn der erste horizontale Abstand X1 ein negativer Wert ist, wird der zweite Rand E2 durch einen Boden der vorläufigen Gate-Elektrode 33 überlappt.
  • Ein zweiter horizontaler Abstand X3 kann zwischen dem vierten Rand E32 und einer geraden Linie definiert werden, die durch eine seitliche Oberfläche der zweiten vorläufigen Gate-Elektrode 333 durchgeht und senkrecht zu dem Substrat 21 steht. Eine zweite vertikale Höhe Y3 kann zwischen dem vierten Rand E32 und einer geraden Linie definiert werden, die durch die dritte Oberfläche 323SU durchgeht und parallel zu dem Substrat 21 ist. Der vierte Rand E32 kann bei einem geringeren Niveau als der zweite Rand E2 sein. Beispielsweise kann der zweite horizontale Abstand X3 von +1nm bis +3nm sein, und die zweite vertikale Höhe Y3 kann von 8nm bis 12nm sein. Es kann interpretiert werden, dass wenn der zweite horizontale Abstand X3 ein positiver Wert ist, die zweite vorläufige Gate-Elektrode nicht den vierten Rand E32 überlappt.
  • Bezugnehmend auf 32 und 37 kann eine erste Halbleiterschicht 61 in dem ersten Graben 55 ausgebildet werden. Eine zweite Halbleiterschicht 62 kann auf der ersten Halbleiterschicht 61 ausgebildet werden. Eine dritte Halbleiterschicht 63 kann auf der zweiten Halbleiterschicht 62 ausgebildet werden. Die erste Halbleiterschicht 61, die zweite Halbleiterschicht 62 und die dritte Halbleiterschicht 63 können einen ersten embedded Stressor 65 bilden.
  • Eine vierte Halbleiterschicht 361 kann in dem zweiten Graben 355 ausgebildet werden. Eine fünfte Halbleiterschicht 362 kann auf der vierten Halbleiterschicht 361 ausgebildet werden. Eine sechste Halbleiterschicht 363 kann auf der fünften Halbleiterschicht 362 ausgebildet werden. Die vierte Halbleiterschicht 361, die fünfte Halbleiterschicht 362 und die sechste Halbleiterschicht 363 können einen zweiten embedded Stressor 365 bilden. Die vierte Halbleiterschicht 361 kann die gleiche Materialschicht enthalten, die übereinstimmend mit der ersten Halbleiterschicht 361 ausgebildet ist, die fünfte Halbleiterschicht 362 kann die gleiche Materialschicht enthalten, die übereinstimmend mit der zweiten Halbleiterschicht 62 ausgebildet wird, und die sechste Halbleiterschicht 363 kann die gleiche Materialschicht enthalten, die übereinstimmend mit der dritten Halbleiterschicht 63 ausgebildet wird.
  • Eine erste Zwischenisolierschicht 72 und eine zweite Zwischenisolierschicht 371 können auf dem Substrat 21 ausgebildet werden. Die ersten vorläufigen Gate-Strukturen 31, 33, 35 und 37 können entfernt werden, um den ersten aktiven Bereich 23 freizulegen, und die zweiten vorläufigen Gate-Strukturen 331, 333, 335 und 337 können entfernt werden, um den zweiten aktiven Bereich 323 freizulegen.
  • Eine erste Gate-Dielektrikumschicht 73, die zweite Gate-Dielektrikumschicht 75, die erste Gate-Elektrode 77 und die zweite Gate-Elektrode 79 können auf dem ersten aktiven Bereich 23 ausgebildet werden. Eine erste Gate-Dielektrikumschicht 373, eine vierte Gate-Dielektrikumschicht 375, eine dritte Gate-Elektrode 377 und eine vierte Gate-Elektrode 379 können auf dem zweiten aktiven Bereich 323 ausgebildet werden. Die dritte Gate-Dielektrikumschicht 373 kann eine ähnliche Konfiguration wie die erste Gate-Dielektrikumschicht 73 aufweisen, die vierte Gate-Dielektrikumschicht 375 kann eine ähnliche Konfiguration wie die zweite Gate-Dielektrikumschicht 75 aufweisen, die dritte Gate-Elektrode 377 kann eine ähnliche Konfiguration wie die erste Gate-Elektrode 77 aufweisen, und die vierte Gate-Elektrode 379 kann eine ähnliche Konfiguration wie die zweite Gate-Elektrode 79 aufweisen.
  • Bezugnehmend auf 32 und 38 kann der erste embedded Stressor 65 durch die erste LDD 43 und den ersten Halo 45 durchgehen, um den ersten aktiven Bereich 23 zu berühren. Ein Boden des ersten embedded Stressors 65 kann bei einem niedrigeren Niveau als der erste Halo 45 ausgebildet werden. Der erste embedded Stressor 65 kann die erste seitliche Oberfläche 23S1 und die zweite seitliche Oberfläche 23S2 berühren. Der zweite embedded Stressor 365 kann durch die zweite LDD 343 und die zweite Halo 345 durchgehen, um den zweiten aktiven Bereich 323 zu berühren. Ein Boden des zweiten embedded Stressors 365 kann bei einem niedrigeren Niveau als der zweite Halo 345 ausgebildet werden. Der zweite embedded Stressor 365 kann die dritte seitliche Oberfläche 323S1 und die vierte seitliche Oberfläche 323S2 berühren.
  • Der zweite Rand E2 kann auf einer Oberfläche der ersten LDD 43 ausgebildet werden, und der vierte Rand E32 kann auf einer Oberfläche der zweiten LDD 343 ausgebildet werden. Der zweite Rand E2 kann bei einem höheren Niveau als der vierte Rand E32 ausgebildet werden. Der zweite Rand E2 kann einen Boden der ersten Gate-Elektrode 77 überlappen, und der vierte Rand E32 kann mit einer äußeren Seite der dritten Gate-Elektrode 377 ausgerichtet werden.
  • 39 und 40 sind jeweils eine Perspektivansicht und ein Blockdiagramm einer elektronischen Vorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte. Bezugnehmend auf 39 kann die Halbleitervorrichtung gemäß einigen Ausführungsformen auf elektronische Systeme angewandt werden, wie z.B. Smartphone 1900, ein Netbook, ein Notebook oder ein Tablet-PC. Beispielsweise kann die Halbleitervorrichtung gemäß einigen Ausführungsformen in einem Mainboard des Smartphones 1900 installiert sein. Ferner kann die Halbleitervorrichtung gemäß einigen Ausführungsformen eine Erweiterungsvorrichtung bereitstellen, wie z.B. eine Erweiterungsspeicherkarte, um mit dem Smartphone 1900 kombiniert zu werden.
  • Bezugnehmend auf 40 kann die Halbleitervorrichtung gemäß einigen Ausführungsformen auf ein elektronisches System 2100 angewandt werden. Das elektronische System 2100 kann einen Körper 2110, eine Mikroprozessoreinheit 2120, eine Leistungseinheit 2130, eine Funktionseinheit 2140 und/oder eine Anzeigesteuereinheit 2150 enthalten. Der Körper 2110 kann ein Motherboard sein, das aus einer gedruckten Schaltung (PCB) ausgebildet ist. Die Mikroprozessoreinheit 2120, die Leistungseinheit 2130, die Funktionseinheit 2140 und die Anzeigecontrollereinheit 2150 können auf dem Körper 2110 montiert oder installiert sein. Eine Anzeigevorrichtung 2160 kann innerhalb oder außerhalb des Körpers 2110 angebracht sein. Beispielsweise kann die Anzeigeeinheit 2160 auf einer Oberfläche des Körpers 2110 angebracht sein und ein durch die Anzeigecontrollereinheit 2150 verarbeitendes Bild anzeigen.
  • Die Leistungseinheit 2130 kann eine konstante Spannung von einer externen Batterie, usw. empfangen, die Spannung in verschiedene Niveaus teilt, und jene Spannungen zu der Mikroprozessoreinheit 2120, der Funktionseinheit 2140 und der Anzeigecontrollereinheit 2150, usw. zuführt. Die Mikroprozessoreinheit 2120 kann eine Spannung von der Leistungseinheit 2130 empfangen, um die Funktionseinheit 2140 und die Anzeigeeinheit 2160 zu steuern. Die Funktionseinheit 2140 kann verschiedene Funktionen des elektronischen Systems 2100 ausführen. Beispielsweise kann, wenn das elektronische System 2100 ein Mobiltelefon ist, die Funktionseinheit 2140 mehrere Komponenten aufweisen, die Mobiltelefonfunktionen ausführen, wie z.B. Ausgabe eines Bilds an die Anzeigeeinheit 2160 oder Ausgabe einer Stimme zu dem Lautsprecher durch Anwählen oder Kommunikation mit einer externen Vorrichtung 2170. Falls eine Kamera installiert ist, kann die Funktionseinheit 2140 als ein Bildprozessor funktionieren.
  • Gemäß einigen Ausführungsformen kann, wenn das elektronische System 2100 mit einer Speicherkarte, usw. verbunden ist, um die Kapazität zu erweitern, die Funktionseinheit 2140 ein Speicherkartencontroller sein. Die Funktionseinheit 2140 kann Signale mit externen Vorrichtungen 2170 durch eine verdrahtete oder drahtlose Kommunikationseinheit 2180 austauschen. Zusätzlich kann, wenn das elektronische System 2100 einen universellen seriellen Bus (USB), usw. benötigt, um die Funktionalität zu erweitern, die Funktionseinheit 2140 als Schnittstellencontroller funktionieren. Ferner kann die Funktionseinheit 2140 eine Massenspeichervorrichtung enthalten.
  • Die Halbleitervorrichtung gemäß einigen Ausführungsformen kann auf die Funktionseinheit 2140 oder die Mikroprozessoreinheit 2120 angewandt werden. Beispielsweise kann die Mikroprozessoreinheit 2120 den embedded Stressor 65 enthalten. Die Mikroprozessoreinheit 2120 kann gute elektrische Eigenschaften aufgrund der Konfiguration des embedded Stressors 65 aufweisen.
  • 41 zeigt ein Blockdiagramm eines elektronischen Systems gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte. Bezugnehmend auf 41 kann das elektronische System 2400 wenigstens eine von den Halbleitervorrichtungen gemäß einigen Ausführungsformen enthalten. Das elektronische System 2400 kann verwendet werden, um eine Mobilvorrichtung oder einen Computer herzustellen. Beispielsweise kann das elektronische System 2400 ein Speichersystem 2412, einen Mikroprozessor 2414, einen Arbeitsspeicher (RAM) 2416, einen Bus 2420, eine Nutzerschnittstelle 2418 enthalten. Der Mikroprozessor 2414, das Speichersystem 2412 und die Nutzerschnittstellte 2418 können jeweils über dem Bus 2420 verbunden sein. Die Nutzerschnittstelle 2418 kann Eingabe-/Ausgabedaten zu/von dem elektronischen System verwenden. Der Mikroprozessor 2414 kann das elektronische System 2400 programmieren und steuern. Der RAM 2416 kann als ein Betriebsspeicher des Mikroprozessors 2414 verwendet werden. Der Mikroprozessor 2414 kann den RAM 2416 und/oder andere Komponenten in einer einzelnen Packung zusammengebaut werden. Das Speichersystem 2412 kann Codes zum Betreiben des Mikroprozessors 2414, Daten, die durch den Mikroprozessor 2414 verarbeitet werden, oder externe Eingabedaten speichern. Das Speichersystem 2412 kann einen Controller und einen Speicher enthalten.
  • Der Mikroprozessor 2414, der RAM 2416 oder das Speichersystem 2412 kann die Halbleitervorrichtung gemäß einigen Ausführungsformen enthalten. Beispielsweise kann der Mikroprozessor 2414 den embedded Stressor 65 enthalten. Der Mikroprozessor 2414 kann gute elektrische Eigenschaften aufgrund der Konfiguration des embedded Stressors 65 aufweisen.
  • Halbleitervorrichtungen gemäß einigen Ausführungsformen können einen embedded Stressor enthalten, der einen in einem aktiven Bereich ausgebildeten Graben ausfüllt. Die Ausbildung des Grabens kann Ausbilden eines Schnellätzratenteils durch Implantieren von Phosphor in eine LDD, Ausbilden eines ersten Grabens durch isotropisches Ätzen des Schnellätzratenteils und Ausbilden eines zweiten Grabens mit einem gerichteten Ätzprozess enthalten. Der embedded Stressor kann den Graben ausfüllen. Halbleitervorrichtungen gemäß einigen Ausführungsformen können gute elektrische Eigenschaften aufweisen, da die Steuerung einer Größe, einer Form und einer Position des embedded Stressors einfach/verbessert werden kann, der Strukturladeeffekt verringert/minimiert werden kann, und Veränderungen entsprechend der Position des aktiven Bereichs zwischen dem Mittelbereich und einem Randbereich verringert werden kann.

Claims (20)

  1. Halbleitervorrichtung, aufweisend: ein Substrat (21); einen aktiven Bereich (23) im Substrat (21); eine auf dem aktiven Bereich (23) angeordnete Gate-Struktur, wobei die Gate-Struktur eine Gate-Dielektrikumschicht (73, 75), eine erste Gate-Elektrode (77), eine zweite Gate-Elektrode (79) und einen Abstandhalter (42, 47, 51) enthält; eine erste Halbleiterschicht (61); eine zweite Halbleiterschicht (62) auf der ersten Halbleiterschicht (61); eine dritte Halbleiterschicht (63) auf der zweiten Halbleiterschicht (62); und eine Isolierschicht (29), wobei die Isolierschicht (29) die zweite Halbleiterschicht (62) berührt, wobei mindestens eine der ersten Halbleiterschicht (61), der zweiten Halbleiterschicht (62) und der dritten Halbleiterschicht (63) die Gate-Struktur berührt, wobei die Gate-Dielektrikumschicht (73, 75) auf dem aktiven Bereich (23) angeordnet ist und die Gate-Dielektrikumschicht (73, 75) einen Bodenabschnitt, einen ersten Seitenabschnitt und einen zweiten Seitenabschnitt aufweist, wobei die erste Gate-Elektrode (77) einen Bodenabschnitt, einen ersten Seitenabschnitt und einen zweiten Seitenabschnitt aufweist, wobei der Bodenabschnitt der ersten Gate-Elektrode (77) auf dem Bodenabschnitt der Gate-Dielektrikumschicht (73, 75) angeordnet ist, der erste Seitenabschnitt der ersten Gate-Elektrode (77) auf dem ersten Seitenabschnitt der Gate-Dielektrikumschicht (73, 75) angeordnet ist, und der zweite Seitenabschnitt der ersten Gate-Elektrode (77) auf dem zweiten Seitenabschnitt der Gate-Dielektrikumschicht (73, 75) angeordnet ist, wobei die zweite Gate-Elektrode (79) eine Aussparung füllt, die durch den Bodenabschnitt, den ersten Seitenabschnitt und den zweiten Seitenabschnitt der ersten Gate-Elektrode (77) definiert ist, und wobei eine Deckfläche des Bodenabschnitts der ersten Gate-Elektrode (77) niedriger ist als eine Deckfläche der dritten Halbleiterschicht (63).
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Deckfläche der Isolierschicht (29) niedriger ist als eine Deckfläche der zweiten Halbleiterschicht (62) und die Deckfläche der dritten Halbleiterschicht (63).
  3. Halbleitervorrichtung nach Anspruch 1, wobei die zweite Halbleiterschicht (62) einen Boden und eine Seite des Abstandhalters (42, 47, 51) berührt.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die erste Halbleiterschicht (61) einen Boden des Abstandhalters (42, 47, 51) berührt.
  5. Halbleitervorrichtung nach Anspruch 1, wobei mindestens ein Abschnitt der ersten Halbeiterschicht (61) direkt unter der Gate-Dielektrikumschicht (73, 75) angeordnet ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei mindestens ein Abschnitt der ersten Halbleiterschicht (61) direkt unter der ersten Gate-Elektrode (77) angeordnet ist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei die erste Halbleiterschicht (61) einen Bodenabschnitt und einen schrägen Seitenabschnitt aufweist.
  8. Halbleitervorrichtung nach Anspruch 1, wobei sowohl die erste als auch die zweite Halbleiterschicht (61, 62) eine Siliziumgermaniumschicht aufweisen, wobei eine Germaniumkonzentration der zweiten Halbleiterschicht (62) größer ist als jene der ersten Halbleiterschicht (61), und wobei die dritte Halbleiterschicht (63) eine Siliziumschicht aufweist.
  9. Halbleitervorrichtung nach Anspruch 1, wobei die Gate-Dielektrikumschicht (73, 75) eine erste Gate-Dielektrikumschicht (73) und eine zweite Gate-Dielektrikumschicht (75), die auf der ersten Gate-Dielektrikumschicht (73) angeordnet ist, enthält.
  10. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend einen dotierten Drain (43), der im aktiven Bereich (23) und unter der Gate-Struktur angeordnet ist.
  11. Halbleitervorrichtung, aufweisend: ein Substrat (21); einen ersten aktiven Bereich (23) und einen zweiten aktiven Bereich (323) im Substrat (21); eine auf dem ersten aktiven Bereich (23) angeordnete erste Gate-Struktur, wobei die erste Gate-Struktur eine erste Gate-Elektrode (77, 79) und einen ersten Abstandhalter (42, 47, 51) enthält; eine auf dem ersten aktiven Bereich (23) angeordnete zweite Gate-Struktur, wobei die zweite Gate-Struktur eine zweite Gate-Elektrode (77, 79) und einen zweiten Abstandhalter (42, 47, 51) enthält; eine auf dem zweiten aktiven Bereich (323) angeordnete dritte Gate-Struktur, wobei die dritte Gate-Struktur eine dritte Gate-Elektrode (377, 379) und einen dritten Abstandhalter (342, 347, 351) enthält; eine auf dem zweiten aktiven Bereich (323) angeordnete vierte Gate-Struktur, wobei die vierte Gate-Struktur eine vierte Gate-Elektrode (377, 379) und einen vierten Abstandhalter (342, 347, 351) enthält; eine erste Halbleiterschicht (61) im ersten aktiven Bereich (23); eine zweite Halbleiterschicht (62) auf der ersten Halbleiterschicht (61); eine dritte Halbleiterschicht (63) auf der zweiten Halbleiterschicht (62); eine vierte Halbleiterschicht (361) im zweiten aktiven Bereich (323); eine fünfte Halbleiterschicht (362) auf der vierten Halbleiterschicht (361); und eine sechste Halbleiterschicht (363) auf der fünften Halbleiterschicht (362), wobei mindestens eine der ersten Halbleiterschicht (61), der zweiten Halbleiterschicht (62) und der dritten Halbleiterschicht (63) die erste Gate-Struktur und die zweite Gate-Struktur berührt, wobei mindestens eine der vierten Halbleiterschicht (361), der fünften Halbleiterschicht (362) und der sechsen Halbleiterschicht (363) die dritte Gate-Struktur und die vierte Gate-Struktur berührt, und wobei eine Breite eines breitesten Teils der zweiten Halbleiterschicht (62) größer ist als eine Breite eines breitesten Teils der fünften Halbleiterschicht (362).
  12. Halbleitervorrichtung nach Anspruch 11, wobei ein kürzester Abstand zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur größer ist als ein kürzester Abstand zwischen der dritten Gate-Struktur und der vierten Gate-Struktur.
  13. Halbleitervorrichtung nach Anspruch 11, ferner aufweisend: eine erste Isolierschicht (29) im ersten aktiven Bereich (23); eine zweite Isolierschicht (329) im zweiten aktiven Bereich (323); eine siebte Halbleiterschicht im ersten aktiven Bereich (23); eine achte Halbleiterschicht auf der siebten Halbleiterschicht; eine neunte Halbleiterschicht auf der achten Halbleiterschicht; eine zehnte Halbleiterschicht im zweiten aktiven Bereich (323); eine elfte Halbleiterschicht auf der zehnten Halbleiterschicht; und eine zwölfte Halbleiterschicht auf der elften Halbleiterschicht, wobei mindestens eine der siebten Halbleiterschicht, der achten Halbleiterschicht und der neunten Halbleiterschicht die zweite Gate-Struktur und die erste Isolierschicht (29) berührt, wobei mindestens eine der zehnten Halbleiterschicht, der elften Halbleiterschicht und der zwölften Halbleiterschicht die dritte Gate-Struktur und die zweite Isolierschicht (329) berührt, und wobei eine Breite eines breitesten Teils der achten Halbleiterschicht größer ist als eine Breite eines breitesten Teils der elften Halbleiterschicht.
  14. Halbleitervorrichtung nach Anspruch 11, wobei eine Breite der ersten Gate-Elektrode (77, 79) größer ist als eine Breite der dritten Gate-Elektrode (377, 379).
  15. Halbleitervorrichtung nach Anspruch 11, wobei mindestens ein Abschnitt der ersten Halbleiterschicht (61) direkt unter der ersten Gate-Elektrode angeordnet ist, und wobei kein Abschnitt der vierten Halbleiterschicht (361) direkt unter der dritten Gate-Elektrode (377, 379) angeordnet ist.
  16. Halbleitervorrichtung nach Anspruch 11, wobei die erste Halbleiterschicht (61) einen Bodenabschnitt, einen unteren schrägen Seitenabschnitt, der mit dem Bodenabschnitt der ersten Halbleiterschicht verbunden ist, und einen oberen schrägen Seitenabschnitt, der mit dem unteren schrägen Seitenabschnitt der ersten Halbleiterschicht (61) verbunden ist, aufweist, wobei die vierte Halbleiterschicht (361) einen Bodenabschnitt, einen unteren schrägen Seitenabschnitt, der mit dem Bodenabschnitt der vierten Halbleiterschicht (361) verbunden ist, und einen oberen schrägen Seitenabschnitt, der mit dem unteren schrägen Seitenabschnitt der vierten Halbleiterschicht (361) verbunden ist, aufweist, und wobei ein Winkel zwischen dem unteren schrägen Seitenabschnitt und dem oberen schrägen Seitenabschnitt der ersten Halbleiterschicht (61) kleiner ist als ein Winkel zwischen dem unteren schrägen Seitenabschnitt und dem oberen schrägen Seitenabschnitt der vierten Halbleiterschicht (361).
  17. Halbleitervorrichtung, aufweisend: ein Substrat (21); einen aktiven Bereich (23) im Substrat (21); eine auf dem aktiven Bereich (23) angeordnete Gate-Struktur, wobei die Gate-Struktur eine Gate-Elektrode (77, 79) und einen Abstandhalter (42, 47, 51) enthält; eine erste Halbleiterschicht (61); eine zweite Halbleiterschicht (62) auf der ersten Halbleiterschicht (61); eine dritte Halbleiterschicht (63) auf der zweiten Halbleiterschicht (62); und eine Isolierschicht(29), wobei die Isolierschicht (29) die zweite Halbleiterschicht (62) berührt, wobei mindestens eine der ersten Halbleiterschicht (61), der zweiten Halbleiterschicht (62) und der dritten Halbleiterschicht (63) die Gate-Struktur berührt, und eine Deckfläche der Isolierschicht (29) niedriger ist als eine Deckfläche der zweiten Halbleiterschicht (62) und eine Deckfläche der dritten Halbleiterschicht (63).
  18. Halbleitervorrichtung nach Anspruch 17, wobei mindestens ein Abschnitt der dritten Halbleiterschicht (63) auf der Isolierschicht (29) angeordnet ist.
  19. Halbleitervorrichtung nach Anspruch 17 ferner aufweisend eine auf dem aktiven Bereich (23) angeordnete Gate-Dielektrikumschicht (73, 75), wobei die Gate-Dielektrikumschicht (73, 75) einen Bodenabschnitt, einen ersten Seitenabschnitt und einen zweiten Seitenabschnitt aufweist, wobei die Gate-Elektrode (77, 79) eine erste Gate-Elektrode (77) und eine zweite Gate-Elektrode (79) enthält, wobei die erste Gate-Elektrode (77) einen Bodenabschnitt, einen ersten Seitenabschnitt und einen zweiten Seitenabschnitt aufweist, wobei der Bodenabschnitt der ersten Gate-Elektrode (77) auf dem Bodenabschnitt der Gate-Dielektrikumschicht (73, 75) angeordnet ist, der erste Seitenabschnitt der ersten Gate-Elektrode (77) auf dem ersten Seitenabschnitt der Gate-Dielektrikumschicht (73, 75) angeordnet ist, und der zweite Seitenabschnitt der ersten Gate-Elektrode (77) auf dem zweiten Seitenabschnitt der Gate-Dielektrikumschicht (75) angeordnet ist, wobei die zweite Gate-Elektrode (79) eine Aussparung füllt, die durch den Bodenabschnitt, den ersten Seitenabschnitt und den zweiten Seitenabschnitt der ersten Gate-Elektrode (77) definiert ist, und wobei eine Deckfläche des Bodenabschnitts der ersten Gate-Elektrode (77) niedriger ist als die Deckfläche der dritten Halbleiterschicht (63).
  20. Halbleitervorrichtung nach Anspruch 17, wobei die zweite Halbeiterschicht (62) eine Siliziumgermaniumschicht aufweist, und wobei die dritte Halbleiterschicht (63) eine Siliziumschicht aufweist.
DE102013112701.0A 2012-11-22 2013-11-18 Halbleitervorrichtungen Active DE102013112701B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120133248A KR102059526B1 (ko) 2012-11-22 2012-11-22 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
KR10-2012-0133248 2012-11-22

Publications (2)

Publication Number Publication Date
DE102013112701A1 DE102013112701A1 (de) 2014-05-22
DE102013112701B4 true DE102013112701B4 (de) 2022-04-21

Family

ID=50625735

Family Applications (4)

Application Number Title Priority Date Filing Date
DE202013012863.1U Expired - Lifetime DE202013012863U1 (de) 2012-11-22 2013-11-18 Halbleitervorrichtungen, umfassend einen Stressor in einer Aussparung
DE102013112701.0A Active DE102013112701B4 (de) 2012-11-22 2013-11-18 Halbleitervorrichtungen
DE102013022620.1A Active DE102013022620B3 (de) 2012-11-22 2013-11-18 Halbleitervorrichtungen
DE202013012865.8U Expired - Lifetime DE202013012865U1 (de) 2012-11-22 2013-11-18 Halbleitervorrichtungen, umfassend einen Stressor in einer Aussparung

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE202013012863.1U Expired - Lifetime DE202013012863U1 (de) 2012-11-22 2013-11-18 Halbleitervorrichtungen, umfassend einen Stressor in einer Aussparung

Family Applications After (2)

Application Number Title Priority Date Filing Date
DE102013022620.1A Active DE102013022620B3 (de) 2012-11-22 2013-11-18 Halbleitervorrichtungen
DE202013012865.8U Expired - Lifetime DE202013012865U1 (de) 2012-11-22 2013-11-18 Halbleitervorrichtungen, umfassend einen Stressor in einer Aussparung

Country Status (6)

Country Link
US (5) US9214530B2 (de)
JP (1) JP6310224B2 (de)
KR (1) KR102059526B1 (de)
CN (1) CN103839890B (de)
DE (4) DE202013012863U1 (de)
TW (1) TWI608615B (de)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101776926B1 (ko) 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102059526B1 (ko) 2012-11-22 2019-12-26 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
TWI643346B (zh) * 2012-11-22 2018-12-01 三星電子股份有限公司 在凹處包括一應力件的半導體裝置及其形成方法（三）
US9401365B2 (en) * 2013-12-19 2016-07-26 Texas Instruments Incorporated Epitaxial source/drain differential spacers
KR102193493B1 (ko) * 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
FR3018139B1 (fr) 2014-02-28 2018-04-27 Stmicroelectronics (Rousset) Sas Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
JP6455846B2 (ja) * 2014-08-29 2019-01-23 インテル・コーポレーション 複数の金属層および関連する構成を有する高アスペクト比の細長い構造を充填するための技法
KR102324627B1 (ko) * 2014-10-31 2021-11-10 삼성전자주식회사 자기 저항 소자를 포함하는 반도체 소자
US9847333B2 (en) * 2015-03-09 2017-12-19 Globalfoundries Inc. Reducing risk of punch-through in FinFET semiconductor structure
CN106206304B (zh) * 2015-05-05 2019-04-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10026837B2 (en) * 2015-09-03 2018-07-17 Texas Instruments Incorporated Embedded SiGe process for multi-threshold PMOS transistors
US9911849B2 (en) * 2015-12-03 2018-03-06 International Business Machines Corporation Transistor and method of forming same
US10276715B2 (en) * 2016-02-25 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US10141443B2 (en) * 2016-03-24 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices FinFET devices with optimized strained-sourece-drain recess profiles and methods of forming the same
KR102486477B1 (ko) * 2016-05-31 2023-01-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102568562B1 (ko) * 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
US20190088766A1 (en) * 2017-09-21 2019-03-21 Globalfoundries Inc. Methods of forming epi semiconductor material in source/drain regions of a transistor device formed on an soi substrate
CN109671674A (zh) * 2017-10-13 2019-04-23 联华电子股份有限公司 半导体装置的制作方法
US10249510B1 (en) * 2018-02-28 2019-04-02 United Microelectronics Corp. Etching method
CN116153863A (zh) 2018-03-08 2023-05-23 蓝枪半导体有限责任公司 半导体元件及其制作方法
JP7034834B2 (ja) * 2018-05-30 2022-03-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102516879B1 (ko) * 2018-08-17 2023-03-31 삼성전자주식회사 다양한 선폭을 가지는 반도체 소자 및 이의 제조 방법
US11205597B2 (en) * 2018-09-28 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11362199B2 (en) 2018-11-30 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102019111297B4 (de) 2018-11-30 2023-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und Verfahren
US11111598B2 (en) * 2019-06-28 2021-09-07 Kabushiki Kaisha Toshiba Crystal growth method in a semiconductor device
KR20210017167A (ko) 2019-08-07 2021-02-17 삼성전자주식회사 반도체 소자
US11063006B1 (en) * 2020-02-21 2021-07-13 Nanya Technology Corporation Semiconductor device structure with fine patterns forming varied height spacer and method for forming the same
CN113611736B (zh) * 2020-05-29 2022-11-22 联芯集成电路制造(厦门)有限公司 半导体元件及其制作方法
US11393915B2 (en) 2020-12-09 2022-07-19 Globalfoundries U.S. Inc. Epi semiconductor structures with increased epi volume in source/drain regions of a transistor device formed on an SOI substrate
US11646353B1 (en) * 2021-12-27 2023-05-09 Nanya Technology Corporation Semiconductor device structure
TWI833182B (zh) * 2021-12-27 2024-02-21 南亞科技股份有限公司 半導體元件結構

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080067557A1 (en) 2006-09-15 2008-03-20 Ming-Hua Yu MOS devices with partial stressor channel
DE102009047308A1 (de) 2009-11-30 2011-06-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verringern des Reihenwiderstands in komplexen Transistoren durch zuverlässiges Einbetten von Metallsilizidkontakten in hochdotiertes Halbleitermaterial
DE102009055392A1 (de) 2009-12-30 2011-07-07 GLOBALFOUNDRIES Dresden Module One Limited Liability Company & Co. KG, 01109 Metallgateelektrodenstrukturen mit großem ε, die in unterschiedlichen Prozessphasen eines Halbleiterbauelements hergestellt sind

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03276730A (ja) * 1990-03-27 1991-12-06 Matsushita Electron Corp Ｍｏｓトランジスタおよびその製造方法
JP2673384B2 (ja) * 1990-06-25 1997-11-05 三菱電機株式会社 半導体装置およびその製造方法
JP2006135340A (ja) * 1994-09-13 2006-05-25 Toshiba Corp 半導体装置
US6743684B2 (en) 2002-10-11 2004-06-01 Texas Instruments Incorporated Method to produce localized halo for MOS transistor
KR100487564B1 (ko) 2003-07-07 2005-05-03 삼성전자주식회사 높여진 소오스/드레인 영역을 갖는 반도체 소자 및 그제조방법
US7045407B2 (en) * 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
KR100642747B1 (ko) 2004-06-22 2006-11-10 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
JP4867176B2 (ja) 2005-02-25 2012-02-01 ソニー株式会社 半導体装置の製造方法
US20060234455A1 (en) 2005-04-19 2006-10-19 Chien-Hao Chen Structures and methods for forming a locally strained transistor
US7358551B2 (en) 2005-07-21 2008-04-15 International Business Machines Corporation Structure and method for improved stress and yield in pFETs with embedded SiGe source/drain regions
JP2007220808A (ja) 2006-02-15 2007-08-30 Toshiba Corp 半導体装置及びその製造方法
DE102006015077B4 (de) * 2006-03-31 2010-12-23 Advanced Micro Devices, Inc., Sunnyvale Transistor mit abgesenkten Drain- und Source-Gebieten und Verfahren zur Herstellung desselben
US7538387B2 (en) 2006-12-29 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Stack SiGe for short channel improvement
US20080217686A1 (en) 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
US7732285B2 (en) * 2007-03-28 2010-06-08 Intel Corporation Semiconductor device having self-aligned epitaxial source and drain extensions
JP4896789B2 (ja) 2007-03-29 2012-03-14 株式会社東芝 半導体装置の製造方法
JP5168274B2 (ja) 2007-05-14 2013-03-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5380794B2 (ja) 2007-06-22 2014-01-08 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体層の形成方法
US7833852B2 (en) 2007-07-23 2010-11-16 Freescale Semiconductor, Inc. Source/drain stressors formed using in-situ epitaxial growth
US7652332B2 (en) 2007-08-10 2010-01-26 International Business Machines Corporation Extremely-thin silicon-on-insulator transistor with raised source/drain
US7781799B2 (en) 2007-10-24 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain strained layers
JP5211647B2 (ja) 2007-11-01 2013-06-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2009123961A (ja) 2007-11-15 2009-06-04 Toshiba Corp 半導体装置及びその製造方法
JP5168287B2 (ja) * 2008-01-25 2013-03-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7955909B2 (en) 2008-03-28 2011-06-07 International Business Machines Corporation Strained ultra-thin SOI transistor formed by replacement gate
KR101107204B1 (ko) 2008-12-29 2012-01-25 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성 방법
DE102009015715B4 (de) 2009-03-31 2011-03-17 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Transistorbauelements mit Bewahren der Integrität eines Gatestapel mit großem ε durch einen Versatzabstandshalter, der zum Bestimmen eines Abstands einer verformungsinduzierenden Halbleiterlegierung verwendet wird, und Transistorbauelement
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8558289B2 (en) * 2009-07-30 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors having a composite strain structure, integrated circuits, and fabrication methods thereof
US8120120B2 (en) 2009-09-17 2012-02-21 Globalfoundries Inc. Embedded silicon germanium source drain structure with reduced silicide encroachment and contact resistance and enhanced channel mobility
US8035141B2 (en) 2009-10-28 2011-10-11 International Business Machines Corporation Bi-layer nFET embedded stressor element and integration to enhance drive current
US8313999B2 (en) 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
JP2011146465A (ja) 2010-01-13 2011-07-28 Fujitsu Semiconductor Ltd 半導体装置およびその製造方法
JP2011151318A (ja) 2010-01-25 2011-08-04 Renesas Electronics Corp 半導体装置およびその製造方法
US8198194B2 (en) 2010-03-23 2012-06-12 Samsung Electronics Co., Ltd. Methods of forming p-channel field effect transistors having SiGe source/drain regions
US8299535B2 (en) 2010-06-25 2012-10-30 International Business Machines Corporation Delta monolayer dopants epitaxy for embedded source/drain silicide
US8278166B2 (en) 2010-07-16 2012-10-02 United Microelectronics Corp. Method of manufacturing complementary metal oxide semiconductor device
JP5614184B2 (ja) * 2010-09-06 2014-10-29 富士通セミコンダクター株式会社 半導体装置の製造方法
US8357574B2 (en) 2010-10-14 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating epitaxial structures
US8501570B2 (en) * 2010-10-20 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing source/drain structures
JP2012089784A (ja) 2010-10-22 2012-05-10 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US8435848B2 (en) 2010-10-28 2013-05-07 Texas Instruments Incorporated PMOS SiGe-last integration process
US20120146142A1 (en) 2010-12-14 2012-06-14 Institute of Microelectronics, Chinese Acaademy of Sciences Mos transistor and method for manufacturing the same
KR20120073727A (ko) 2010-12-27 2012-07-05 삼성전자주식회사 스트레인드 반도체 영역을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템
US8796788B2 (en) * 2011-01-19 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with strained source/drain structures
US8835982B2 (en) 2011-02-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained source/drain structures
KR20140039544A (ko) * 2012-09-24 2014-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102059526B1 (ko) 2012-11-22 2019-12-26 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
US9029912B2 (en) 2013-01-11 2015-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor substructure having elevated strain material-sidewall interface and method of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080067557A1 (en) 2006-09-15 2008-03-20 Ming-Hua Yu MOS devices with partial stressor channel
DE102009047308A1 (de) 2009-11-30 2011-06-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verringern des Reihenwiderstands in komplexen Transistoren durch zuverlässiges Einbetten von Metallsilizidkontakten in hochdotiertes Halbleitermaterial
DE102009055392A1 (de) 2009-12-30 2011-07-07 GLOBALFOUNDRIES Dresden Module One Limited Liability Company & Co. KG, 01109 Metallgateelektrodenstrukturen mit großem ε, die in unterschiedlichen Prozessphasen eines Halbleiterbauelements hergestellt sind

Also Published As

Publication number Publication date
CN103839890B (zh) 2018-10-26
KR20140066042A (ko) 2014-05-30
JP6310224B2 (ja) 2018-04-11
US9214530B2 (en) 2015-12-15
DE102013112701A1 (de) 2014-05-22
US20160079424A1 (en) 2016-03-17
CN103839890A (zh) 2014-06-04
US9537009B2 (en) 2017-01-03
DE202013012863U1 (de) 2020-11-03
US9397216B2 (en) 2016-07-19
US20140141589A1 (en) 2014-05-22
US20160064565A1 (en) 2016-03-03
DE102013022620B3 (de) 2022-05-25
TWI608615B (zh) 2017-12-11
JP2014107546A (ja) 2014-06-09
US20170110581A1 (en) 2017-04-20
KR102059526B1 (ko) 2019-12-26
US20160087101A1 (en) 2016-03-24
DE202013012865U1 (de) 2020-11-03
US9520497B2 (en) 2016-12-13
TW201421687A (zh) 2014-06-01
US9741855B2 (en) 2017-08-22

Similar Documents

Publication Publication Date Title
DE102013112701B4 (de) Halbleitervorrichtungen
DE112011106033B4 (de) Halbleiterbauelemente mit einer aktiven Germaniumschicht mit darunterliegender Diffusionssperrschicht
DE112011105996B4 (de) Halbleiterbauelement mit einem verengten Halbleiterkörper
DE102012221824B4 (de) Verfahren zur Herstellung einer Multi-Gate-Transistoreinheit, Multi-Gate-Transistoreinheit und Schaltungsvorrichtung damit
DE102013103470B4 (de) Verfahren für einen Feldeffekttransistor
DE102014110425B4 (de) Halbleitervorrichtung
DE112010004804B4 (de) Verfahren zum Herstellen von Elementen für eine integrierte Schaltung, insbesondere von FinFETs
CN107644807B (zh) 半导体装置和电子装置
DE112020000199B4 (de) Herstellungsverfahren für einen Transistorkanal mit vertikal gestapelten Nanoschichten, die durch finnenförmige Brückenzonen verbunden sind
DE102012215365B4 (de) Verfahren mit Bilden einer Grabenisolationsstruktur und epitaxialen Source-/Drainbereichen
DE112013007003T5 (de) Nicht planare Halbleitervorrichtung mit dotierter Unterrippenregion und Verfahren zu deren Herstellung
DE102013111548A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE112016007034T5 (de) Trigate- und finfet-bauelemente mit selbstausgerichtetem gate-rand
DE102020105121A1 (de) Integrierte gate-all-around-schaltungsstrukturen mit germanium-nanodraht-kanalstrukturen
DE112014000536T5 (de) Tiefe Gate-Rundherum-Halbleitervorrichtung mit aktiver Germanium- oder Gruppe-III-V-Schicht
DE112013006607T5 (de) Transistorarchitektur mit erweiterten vertieften Abstandhalter- und Source/Drain-Regionen und Verfahren zu deren Herstellung
DE112020000212B4 (de) Verfahren zur herstellung eines transistorkanals mit vertikal gestapelten nanoschichten, die durch finnenförmige brückenzonen verbunden sind
DE112011103549T5 (de) Halbleiterstruktur und Herstellungsverfahren
DE102020121487A1 (de) Zwischenverbindungsstrukturen und fertigungsverfahren
DE102020113776A1 (de) Depop unter verwendung zyklischer selektiver abstandhalter-ätzung
DE102019108021A1 (de) Wrap-Around-Kontaktstrukturen für Halbleiterfinnen
DE102021121273A1 (de) Herstellung von gate-all-around-integrierte-schaltung-strukturen mit vor-abstandshalter-abscheidung-geschnittenen gates
DE112018006629T5 (de) Halbleiterbauelement, herstellungsverfahren davon und elektronische vorrichtung mit selbiger
DE112020005848T5 (de) Halbleiterbauelement, verfahren zum herstellen eines halbleiterbauelements und elektronische einrichtung mit diesem halbleiterbauelement
DE112013007051T5 (de) CMOS-kompatible Polyzid-Sicherungsstruktur und Verfahren zum Herstellen selbiger

Legal Events

Date Code Title Description
R082 Change of representative

Representative=s name: KUHNEN & WACKER PATENT- UND RECHTSANWALTSBUERO, DE

R083 Amendment of/additions to inventor(s)
R012 Request for examination validly filed
R130 Divisional application to

Ref document number: 102013022620

Country of ref document: DE

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021336000

Ipc: H01L0029780000

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029780000

Ipc: H01L0021336000

R006 Appeal filed
R008 Case pending at federal patent court
R010 Appeal proceedings settled by withdrawal of appeal(s) or in some other way
R020 Patent grant now final