CN109427743A - 用于鳍式场效应晶体管的互连结构及其形成方法 - Google Patents

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Abstract

本文公开了用于鳍式场效应晶体管(FinFET)的互连结构和相应的形成方法。一种用于FinFET的示例性互连结构包括电连接至FinFET的栅极的栅极节点通孔、电连接至FinFET的源极的源极节点通孔、以及电连接至FinFET的漏极的漏极节点通孔。源极节点通孔尺寸比限定了源极节点通孔的最长尺寸与源极节点通孔的最短尺寸之间的比率，并且漏极节点通孔尺寸比限定了漏极节点通孔的最长尺寸与漏极节点通孔的最短尺寸之间的比率。源极节点通孔尺寸比大于漏极节点通孔尺寸比。在一些实施方式中，源极节点通孔尺寸比大于2，并且漏极节点通孔尺寸比小于1.2。

Description

用于鳍式场效应晶体管的互连结构及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及用于鳍式场效应晶体管的互连结构及其形成方法。
背景技术
集成电路(IC)工业经历了指数型增长。IC材料和设计的技术进步已经产生了几代IC，其中，每一代具有比上一代更小和更复杂的电路。在IC演化的过程中，功能密度(即，每单位芯片面积的互连器件的数量)通常增加，而几何尺寸(即，使用制造工艺可以创建的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供优势。
这种按比例缩小还增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似的发展。例如，随着鳍式场效应晶体管(FinFET)技术向亚微米特征尺寸的发展，降低鳍节距和增加鳍高度对用于促进FinFET器件工作的多层互连(MLI)部件施加了重要限制。例如，目前在先进技术节点MLI部件中提供的互连结构表现出高于期望的电阻和较差的电迁移性能。因此，虽然现有的互连结构和相应的形成技术对于其预期目的而言通常是足够的，但是它们在各个方面并不完全令人满意。
发明内容
根据本发明的一个方面，提供了一种用于鳍式场效应晶体管FinFET的互连结构，所述互连结构包括：栅极节点通孔，电连接至所述FinFET的栅极；源极节点通孔，电连接至所述FinFET的源极，其中，源极节点通孔尺寸比限定了所述源极节点通孔的最长尺寸与所述源极节点通孔的最短尺寸之间的比率；以及漏极节点通孔，电连接至所述FinFET的漏极，其中，漏极节点通孔尺寸比限定了所述漏极节点通孔的最长尺寸与所述漏极节点通孔的最短尺寸之间的比率，并且所述源极节点通孔尺寸比还大于所述漏极节点通孔尺寸比。
根据本发明的另一方面，提供了一种用于鳍式场效应晶体管FinFET器件的互连结构，所述互连结构包括：栅极节点通孔，电连接至栅极结构，其中，所述栅极结构介于第一FinFET的第一源极和第一漏极之间，并且，所述栅极结构还介于第二FinFET的第二源极和第二漏极之间；第一源极节点通孔和第二源极节点通孔，分别电连接至所述第一源极和所述第二源极；第一漏极节点通孔和第二漏极节点通孔，分别电连接至所述第一漏极和所述第二漏极；其中，所述第一源极节点通孔和所述第二源极节点通孔的第一通孔尺寸比大于所述栅极节点通孔的第二通孔尺寸比；以及其中，所述第一通孔尺寸比还大于所述第一漏极节点通孔和所述第二漏极节点通孔的第三通孔尺寸比。
根据本发明的又一方面，提供了一种用于形成鳍式场效应晶体管FinFET的互连结构的方法，所述方法包括：在介电层中形成源极节点通孔开口，其中，源极节点通孔尺寸比限定了所述源极节点通孔开口的最长尺寸与所述源极节点通孔开口的最短尺寸之间的比率；在所述介电层中形成漏极节点通孔开口，其中，漏极节点通孔尺寸比限定了所述漏极节点通孔开口的最长尺寸与所述漏极节点通孔开口的最短尺寸之间的比率，并且，所述源极节点通孔尺寸比还大于所述漏极节点通孔尺寸比；以及用导电材料填充所述源极节点通孔开口和所述漏极节点通孔开口，使得形成源极节点通孔和漏极节点通孔，所述源极节点通孔电连接至所述FinFET的源极，所述漏极节点通孔电连接至所述FinFET的漏极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是根据本发明的各个方面的具有优化性能的互连结构的鳍式场效应晶体管(FinFET)器件的部分或全部的简化示意性顶视图。
图1B是根据本发明的各个方面的图1A的FinFET器件沿着线B-B的示意性截面图。
图1C是根据本发明的各个方面的图1A的FinFET器件沿着线C-C的示意性截面图。
图1D是根据本发明的各个方面的图1A的FinFET器件沿着线D-D的示意性截面图。
图2是根据本发明的各个方面的图1A的FinFET器件沿着线D-D的另一示意性截面图。
图3是根据本发明的各个方面的图1A至图1D的FinFET器件的部分或全部的另一简化的示意性顶视图。
图4是根据本发明的各个方面的图1A至图1D的FinFET器件的部分或全部的又一简化的示意性顶视图。
图5A是根据本发明的各个方面的图1A的FinFET器件沿着线B-B的另一示意性截面图。
图5B是根据本发明的各个方面的图1A的FinFET器件沿着线C-C的另一示意性截面图。
图6A是根据本发明的各个方面的图1A的FinFET器件沿着线B-B的又一示意性截面图。
图6B是根据本发明的各个方面的图1A的FinFET器件沿着线C-C的又一示意性截面图。
图7A是根据本发明的各个方面的基于FinFET的NAND逻辑电路的部分或全部的简化的电路图。
图7B是根据本发明的各个方面的图7A的基于FinFET的NAND逻辑电路的互连结构的部分或全部的简化的示意性顶视图。
图8A是根据本发明的各个方面的基于FinFET的NOR逻辑电路的部分或全部的简化的电路图。
图8B是根据本发明的各个方面的图8A的基于FinFET的NOR逻辑电路的互连结构的简化示意性顶视图。
图9是根据本发明的各个方面的用于制造用于FinFET器件的互连结构的方法的流程图。
具体实施方式
本发明一般地涉及集成电路器件，更具体地，涉及用于鳍式场效应晶体管(FinFET)器件的互连结构。
以下公开内容提供了用于实现本发明的不同部件的许多不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下描述中，一个部件形成于另一个部件上、一个部件连接至和/或连接至另一个部件可以包括部件形成为直接接触的实施例，并且还可以包括可以在部件中形成插入额外的部件，使得部件可以不直接接触的实施例。此外，使用诸如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…之下”、“在…下方”、“向上”、“向下”、“顶部”、“底部”等以及它们的派生词(例如，“水平地”、“向下地”、“向上地”等)的空间相对术语用于简化本发明的一个部件与另一个部件的关系。空间相对术语旨在包括含有部件的器件的不同方位。
对于先进的集成电路(IC)技术节点，FinFET器件(也称为非平面晶体管)已经成为用于高性能和低泄漏应用的流行且有希望的候选者，特别是对于芯片上系统(SoC)产品。FinFET器件具有在多于一侧上由栅极包裹的突起的沟道(例如，栅极包裹从衬底延伸的半导体材料的“鳍”的顶部和侧壁)。与平面晶体管相比，这种配置提供了对沟道的更好的控制，并且显著降低了短沟道效应(具体地，减小了亚阈值泄漏(即，FinFET器件的源极和漏极之间的连接处于“断开”状态下))。然而，随着FinFET技术向较小技术节点发展，降低鳍节距对多层互连(MLI)部件施加了重要限制，这有助于FinFET器件的工作。例如，MLI部件包括各种将器件(例如，晶体管、电阻器、电容器和/或电感器)和/或FinFET器件的组件(例如，栅极结构和/或源极/漏极部件)进行电连接的导电部件(例如，器件级接触件、通孔和/或导线)，使得各种器件和/或组件可以按照设计要求所规定的进行工作。使MLI部件压缩以与具有先进技术节点节距和/或间隔的FinFET器件集成降低了MLI部件的各种导电部件之间的接触面积，这增加了由MLI部件呈现的接触电阻。已经观察到，随着通孔之间的节距(距离)缩小以满足先进技术节点需求，通孔与下面的导电部件(例如，器件级接触件)和/或上面的导电部件(例如，导线)之间呈现的接触电阻显著增加。FinFET器件对于通孔接触电阻的这种增加尤其敏感，这可以显著降低FinFET器件的高性能。因此，本发明提出了使FinFET器件能够保持高性能同时实现用于先进技术节点所需的高密度的各种互连结构(具体地，各种通孔配置)。
图1A至图1D是根据本发明的各个方面的FinFET器件10的部分或全部的局部示意图。具体地，图1A是FinFET器件10的简化的示意性顶视图(例如，在x-y平面)；图1B是FinFET器件10沿着图1A的线B-B的示意性截面图(例如，在x-z平面)；图1C是FinFET器件10的沿着图1A的线C-C的示意性截面图(例如，在x-z平面)；并且图1D是FinFET器件10的沿着图1A的线D-D的示意性截面图(例如，在x-z平面)。FinFET器件10通常是指可以包括在微处理器、存储器单元和/或其他集成电路(IC)器件中的任何基于鳍的晶体管。在一些实施方式中，FinFET器件10是IC芯片的部分、芯片上系统(SoC)或其部分，包括各种无源微电子器件和有源微电子器件，例如，电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或上述的组合。为了清楚起见，图1A至图1D已被简化，以更好地理解本发明的发明构思。可以在FinFET器件10中增加额外的部件，并且在以下描述中，在FinFET器件10的其他实施例中可以替换、修改或消除一些部件。
FinFET器件10包括衬底(晶圆)12。在所示实施例中，衬底12包括硅。可选地或者另外地，衬底12包括：另一个元素半导体，诸如锗；诸如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；诸如硅锗(SiGe)、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。可选地，衬底12是绝缘体上半导体衬底，例如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以使用通过注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造。在一些实施方式中，衬底12包括一个或多个III-V族材料。在一些实施方式中，衬底12包括一个或多个II-IV族材料。
衬底12包括根据FinFET器件10的设计要求配置的各种掺杂区域，例如，掺杂区域14和掺杂区域16。在一些实施方式中，衬底12包括掺杂有p型掺杂剂(诸如硼(例如，BF2)、铟、其他p型掺杂剂或上述的组合)的p型掺杂区域(例如，p型阱)。在一些实施方式中，衬底12包括掺杂有n型掺杂剂(诸如磷、砷、其他n型掺杂剂或上述的组合)的n型掺杂区域(例如，n型阱)。在一些实施方式中，衬底12包括由p型掺杂剂和n型掺杂剂组合形成的掺杂区域。在所示实施例中，掺杂区域14配置为用于诸如上拉(PU)FinFET的p型金属氧化物半导体(PMOS)FinFET 18A，并且掺杂区域16配置为用于诸如下拉(PD)FinFET的n型MOS(NMOS)FinFET 18B，使得FinFET器件10包括CMOS FinFET。例如，掺杂区域14是n型掺杂区域，并且掺杂区域16是p型掺杂区域。可以直接在衬底12上和/或衬底12中形成各种掺杂区域，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或上述的组合。可以实施离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各种掺杂区域。
FinFET器件10包括设置在衬底12上方的鳍20A、鳍20B、鳍20C和鳍20D(也称为有源鳍区域)。在图1A至图1D中，FinFET 18A包括鳍20A和鳍20B，并且FinFET 18B包括鳍20C和鳍20D(换句话说，PMOS FinFET 18A和FinFET 18B是多鳍FinFET，尽管本发明涉及FinFET 18A和/或FinFET 18B包括更多或更少的鳍，例如单个鳍的实施例)。鳍20A至鳍20D定向为基本上彼此平行，每一个鳍均具有在x方向上限定的宽度(w)、在y方向上限定的长度(l)和在z方向上限定的高度(h)。在一些实施方式中，高度h为约10nm至约200nm，宽度w为约3nm至约20nm。例如，在所示实施例中，高度h为约20nm至约65nm，并且宽度w为约5nm至约12nm。相邻的鳍(例如，鳍20A和鳍20B)以节距P分开，其中，节距P通常是指鳍的宽度(例如，w)和与鳍相邻的间距的宽度(例如，S)的和(换句话说，P＝w+S)。在一些实施方式中，间距S小于约45nm，使得节距P小于约60nm。例如，间距S为约10nm至约35nm，并且节距P为约15nm至约50nm。在一些实施方式中，节距P是通过对于给定技术节点的光刻工艺在鳍之间实现的相应最小间距。本发明涉及可以由处理和制造产生的鳍20A至20D的高度、宽度和长度的变化。例如，在图1A至图1D中，鳍20A至20D的宽度从鳍20A至20D的上部到鳍20A至20D的下部各不相同，其中，宽度w表示不同的宽度的平均值。在所示实施例中，宽度从鳍20A至20D的上部到鳍20A至20D的下部逐渐变宽，使得上部的平均宽度小于下部的平均宽度。在一些实施方式中，宽度w可以沿着鳍20A至20D从约5nm至约15nm变化，这取决于宽度w沿着鳍20A至20D的高度h测量的位置。在一些实施方式中，鳍20A至20D的宽度w根据鳍20A至20D相对于彼此和/或相对于FinFET器件10的其他部件的位置而变化。例如，中心鳍的宽度可以大于边缘鳍的宽度。在另一个实例中，可选地，中心鳍的宽度小于边缘鳍的宽度。在这两种实施方式中，边缘鳍的宽度可以代表边缘鳍的平均宽度，并且中心鳍的宽度可以代表中心鳍的平均宽度。在一些实施方式中，FinFET 18A的鳍(此处为鳍20A、20B)的宽度不同于FinFET 18B的鳍(此处为鳍20C、20D)的宽度w。在一些实施方式中，宽度不是渐变的，使得鳍20A至20D沿其高度h具有基本上相同的宽度。
鳍20A至20D中的每一个均具有沿着它们在y方向上的长度限定的沟道区域、源极区域和漏极区域，其中，沟道区域设置在源极区域和漏极区域(通常称为源极/漏极区域)之间。沟道区域包括限定在侧壁部分之间的顶部，其中，顶部和侧壁部分与栅极结构(如下所述)接合(engage with)，使得在FinFET器件10的工作期间，电流可以在源极区域和漏极区域之间流动。源极/漏极区域还包括限定在侧壁部分之间的顶部。在一些实施方式中，鳍20A至20D是衬底12的部分(例如，衬底12的材料层的部分)。例如，在衬底12包括硅的情况下，鳍20A至20D包括硅。可选地，在一些实施方式中，鳍20A至20D被限定在材料层(例如，位于衬底12上面的一个或多个半导体材料层)中。例如，鳍20A至20D可以包括设置在衬底12上方的具有各种半导体层(例如，异质结构)的半导体层堆叠件。半导体层可以包括任何合适的半导体材料，例如硅、锗、硅锗、其他合适的半导体材料或上述的组合。根据FinFET器件10的设计要求，半导体层可以包括相同或不同的材料、蚀刻速率、组成原子百分比、组成重量百分比、厚度和/或配置。在一些实施方式中，半导体层堆叠件包括交替的半导体层，例如，由第一材料构成的半导体层和由第二材料构成的半导体层。例如，半导体层堆叠件使硅层和硅锗层交替(例如，从底部到顶部的SiGe/Si/SiGe/Si/SiGe/Si)。在一些实施方式中，半导体层堆叠件包括相同材料但具有交替的组成原子百分比的半导体层(例如，具有第一组成原子百分比的半导体层和具有第二组成原子百分比的半导体层)。例如，半导体层堆叠件包括具有交替的硅原子百分比和/或锗原子百分比的硅锗层(例如，从底部到顶部的SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed，其中，a和c是硅的不同原子百分比，并且b和d是锗的不同原子百分比)。
使用任何合适的工艺在衬底12上方形成鳍20A至20D。在一些实施方式中，实施沉积、光刻和/或蚀刻工艺的组合以限定如图1A至图1D所示的从衬底12延伸的鳍20A至20D。例如，形成鳍20A至20D包括实施光刻工艺以在衬底12(或设置在衬底12上方的诸如异质结构的材料层)上方形成图案化的光刻胶层，并且实施蚀刻工艺以将限定在图案化的光刻胶层中的图案转印至衬底12(或诸如异质结构的材料层，设置在衬底12上方)。光刻工艺可以包括在衬底12上形成光刻胶层(例如，通过旋涂)，实施预曝光烘烤工艺，使用掩模实施曝光工艺，实施曝光后烘烤工艺，以及实施显影工艺。在曝光工艺期间，光刻胶层暴露于辐射能量(例如，紫外线(UV)光、深UV(DUV)光或极UV(EUV)光))，其中，根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模阻挡、透射和/或反射辐射至光刻胶层，使得与掩模图案相对应的图像被投影至光刻胶层之上。由于光刻胶层对辐射能量敏感，光刻胶层的暴露部分发生化学变化，并且在显影工艺期间，根据光刻胶层的特性和用于显影工艺的显影剂的特性，光刻胶层的暴露(或未暴露)部分被溶解。显影后，图案化的光刻胶层包括与掩模相对应的光刻胶图案。蚀刻工艺使用图案化的光刻胶层作为蚀刻掩模来去除衬底12(或者设置在衬底12上方的材料层)的部分。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)、湿蚀刻工艺、其他合适的蚀刻工艺或者上述的组合。例如，在蚀刻工艺之后，通过光刻胶剥离工艺从衬底12处去除图案化的光刻胶层。可选地，鳍20A至20D通过多重图案化工艺形成，例如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺)、自对准双重图案化(SADP)工艺、间隔件为电介质(SID)SADP工艺、其他双重图案化工艺或上述的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或上述的组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或上述的组合。在一些实施方式中，在形成鳍20A至20D的同时实现定向自组装(DSA)技术。此外，在一些实施方式中，曝光工艺可以使用无掩模光刻、电子束(e-beam)写入、离子束写入和/或纳米压印技术以用于图案化光刻胶层。
在衬底12上方和/或衬底12中形成隔离部件22以隔离FinFET器件10的各个区域，例如各个器件区域。例如，隔离部分22使得有源器件区域和/或无源器件区域彼此之间分离和隔离，例如FinFET 18A和FinFET 18B。隔离部件22进一步使得鳍20A至20D彼此之间分离和隔离。在所示实施例中，隔离部件22围绕鳍20A至20D的底部。隔离部件22包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离组分)或上述的组合。隔离部件22可以包括不同的结构，例如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。在一些实施方式中，可以通过在衬底12中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)并用绝缘材料填充沟槽(例如，通过使用化学汽相沉积工艺或旋涂玻璃工艺)来形成STI部件。可以实施化学机械抛光(CMP)工艺以去除过量的绝缘材料和/或使得隔离部件22的顶表面平坦化。在一些实施方式中，可以通过在形成鳍20A至20D之后在衬底12上方沉积绝缘材料(在一些实施方式中，使得绝缘材料层填充鳍20A至20D之间的间隙(沟槽))并且回蚀刻绝缘材料层以形成隔离部件22来形成STI部件。在一些实施方式中，隔离部件22包括填充沟槽的多层结构，例如设置在衬垫介电层上方的块状介电层，其中，块状介电层和衬垫介电层包括取决于设计要求的材料(例如，包括氮化硅的主体介电层设置在包括热氧化物的衬垫介电层上方)。在一些实施方式中，隔离部件22包括设置在掺杂衬垫层(例如，包括硼硅玻璃(BSG)或磷硅玻璃(PSG))上方的介电层。
各个栅极结构(例如，栅极结构30A、栅极结构30B和栅极结构30C)设置在鳍20A至20D上方。栅极结构30A至30C沿x方向延伸(例如，基本上垂直于鳍20A至20D)。在所示实施例中，栅极结构30A设置在鳍20A至20D的沟道区域上方。在一些实施方式中，栅极结构30A包裹鳍20A至20D的沟道区域，从而介于(interposing)鳍20A至20D的源极/漏极区域之间。栅极结构30A与鳍20A至20D的沟道区域重合(engage with)，使得电流可以在工作期间在鳍20A至20D的源极/漏极区域之间流动。为了实现所示实施例，栅极结构30A是有源栅极结构，而栅极结构30B和栅极结构30C是伪栅极结构。“有源栅极结构”通常是指FinFET器件10的电气功能性栅极结构，而“伪栅极结构”通常是指FinFET器件10的电气非功能性栅极结构。在一些实施方式中，伪栅极结构模拟有源栅极结构的物理特性(例如，有源栅极结构的物理尺寸)，然而在FinFET中是不工作的(换句话说，不能使电流流动)。在图1A至图1D中，栅极结构30B和栅极结构30C包裹鳍20A至20D的部分，如此布置使得鳍20A至20D的源极区域设置在栅极结构30A与栅极结构30B之间，并且鳍20A至20D的漏极区域设置在栅极结构30A与栅极结构30C之间。在一些实施方式中，栅极结构30B和/或栅极结构30C能够实现基本上均匀的处理环境，例如，在鳍20A至20D的源极/漏极区域中实现均匀的外延材料生长(例如，当形成外延源极/漏极部件时)，在鳍20A至20D的源极/漏极区域中实现均匀的蚀刻速率(例如，当形成源极/漏极凹槽时)，和/或均匀的、基本平坦的表面(例如，通过减少(或防止)由CMP引起的凹陷效应)。
栅极结构30A至30C包括配置为根据FinFET器件10的设计要求实现期望功能的栅极堆叠件，使得栅极结构30A至30C包括相同或不同的层和/或材料。在一些实施方式中，栅极堆叠件包括栅极电介质(例如，栅极介电层)和栅电极(例如，功函层和块状(或填充)导电层)。栅极堆叠件可以包括许多其他的层，例如覆盖层、界面层、扩散层、阻挡层、硬掩模层或上述的组合。在一些实施方式中，栅极介电层设置在界面层(包括电介质材料，例如氧化硅)上方，并且栅电极设置在栅极介电层上方。栅极介电层包括电介质材料，例如氧化硅、高k电介质材料、其他合适的电介质材料或上述的组合。高k电介质材料的实例包括二氧化铪(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k电介质材料或上述的组合。在一些实施方式中，栅极介电层是高k介电层。栅电极包括导电材料，例如多晶硅、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、钴(Co)、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料或上述的组合。在一些实施方式中，功函层是调整为具有期望的功函(例如，n型功函或p型功函)的导电层，并且块状导电层是形成在功函层上方的导电层。在一些实施方式中，功函层包括n型功函材料，例如Ti、银(Ag)、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、锰(Mn)、锆(Zr)、其他合适的n型功函材料或上述的组合。在一些实施方式中，功函层包括p型功函材料，例如TiN、TaN、钌(Ru)、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料或上述的组合。块状导电层包括合适的导电材料，例如Al、W和/或Cu。在一些实施方式中，块状导电层额外地或共同地包括多晶硅、Ti、Ta、金属合金、其他合适的材料或上述的组合。在一些实施方式中，由于栅极结构30A至30C跨越FinFET 18A(被配置为PMOS)和FinFET 18B(被配置为NMOS)，所以栅极结构30A至30C在对应于FinFET 18A和FinFET 18B的区域中具有不同的层。例如，在一些实施方式中，栅极结构30A包括对应于FinFET 18A的区域中的p型功函层、对应于FinFET 18B的区域中的n型功函层、以及设置在p型功函层和n型功函层上方的块状导电层。
栅极结构30A至30C通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或上述的组合形成。沉积工艺包括CVD、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、常压CVD(APCVD)、镀法、其他合适的方法或上述的组合。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、使光刻胶显影、漂洗、干燥(例如硬烘烤)、其他合适的工艺或上述的组合。可选地，通过诸如无掩模光刻、电子束写入或离子束写入的其他方法来辅助、实现或替代光刻曝光工艺。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或上述的组合。根据后栅工艺、前栅工艺或后栅/前栅混合工艺来制造栅极堆叠件。在后栅工艺的实施方式中，栅极结构30A至30C中的一个或多个包括随后被金属栅极堆叠件代替的伪栅极堆叠件。例如，伪栅极堆叠件包括界面层(例如，包括氧化硅)和伪栅电极层(例如，包括多晶硅)。在这种实施方式中，去除伪栅电极层，从而形成其中形成金属栅极堆叠件的开口(沟槽)。在一些实施方式中，栅极结构30A的伪栅极堆叠件被金属栅极堆叠件替换，而伪栅极堆叠件保留在栅极结构30B和栅极结构30C中。在一些实施方式中，栅极结构30A至30C的伪栅极堆叠件被金属栅极堆叠件替换。
在一些实施方式中，栅极结构30A至30C还包括与栅极堆叠件相邻(例如，沿着栅极堆叠件的侧壁)设置的间隔件。栅极间隔件通过任何合适的工艺形成并且包括电介质材料。电介质材料可以包括硅、氧、碳、氮、其他合适的材料或上述的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。例如，在所示实施例中，可以在衬底12上方沉积包括硅和氮的介电层，例如氮化硅层，并且随后被各向异性蚀刻以形成栅极间隔件。在一些实施方式中，栅极间隔件包括多层结构，例如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，邻近金属栅极堆叠件形成多于一组的间隔件，例如密封间隔件、偏移间隔件、牺牲隔离物、伪间隔件和/或主间隔件。在这种实施方式中，各种间隔件组可以包括具有不同蚀刻速率的材料。例如，可以在衬底12上方沉积包括硅和氧(例如，氧化硅)的第一介电层，并且随后进行各向异性蚀刻以形成与栅极堆叠件相邻的第一组间隔件，并且可以在衬底12上方沉积包括硅和氮(例如，氮化硅)的第二介电层，并且随后进行各向异性蚀刻以形成与第一组间隔件相邻的第二组间隔件。可以在形成间隔件之前和/或之后实施注入、扩散和/或退火工艺以在衬底12中形成轻掺杂的源极和漏极(LDD)部件和/或重掺杂的源极和漏极(HDD)部件。
外延源极部件和外延漏极部件(称为外延源极/漏极部件)设置在鳍20A至20D的源极/漏极区域上方。例如，在鳍20A至20D上外延生长半导体材料，从而形成外延源极/漏极部件40A至40D。在一些实施方式中，在鳍凹陷工艺(例如，回蚀刻工艺)之后，在鳍20A至20D的源极/漏极区域上方形成外延源极/漏极部件40A至40D，使得外延源极/漏极部件40A至40D从凹陷的鳍20A至20D生长。在一些实施方式中，外延源极/漏极部件40A至40D包裹鳍20A至20D的源极/漏极区域。在这种实施方式中，鳍20A至20D可能不经受鳍凹陷工艺。外延源极/漏极部件40A至40D沿着x方向(在一些实施方式中，基本上垂直于鳍20A至20D)横向延伸(生长)，使得外延源极/漏极部件40A至40D为合并的外延源/漏极部件，合并的外延源/漏极部件跨越多于一个的鳍(例如，外延源/漏极部件40A跨越鳍20A和鳍20B)。外延工艺可以应用CVD沉积技术(例如，汽相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其他合适的SEG工艺或它们的组合。外延工艺可以使用与衬底12的组分相互作用的气体和/或液体前体。外延源极/漏极部件40A至40D掺杂有n型掺杂剂和/或p型掺杂剂。在所示实施例中，在FinFET 18A是PMOS FinFET(例如，具有p沟道)的情况下，外延源极/漏极部件40A、40C是包括硅和/或锗的外延层，其中，包括硅锗的外延层掺杂有硼、碳、其他p型掺杂剂或上述的组合(例如，形成Si：Ge：B外延层)。为了实现所示实施例，在FinFET 18B是NMOSFinFET器件(例如，具有n沟道)的情况下，外延源极/漏极部件40B、40D是包括硅和/或碳的外延层，其中，包含硅的外延层或包含硅碳的外延层掺杂有磷、砷、其他n型掺杂剂或上述的组合(例如，形成Si：P外延层或Si：C：P外延层)。在一些实施方式中，外延源极/漏极部件40A至40D包括在沟道区域中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施方式中，外延源极/漏极部件40A至40D在沉积期间通过将杂质添加到外延工艺的源极材料来进行掺杂。在一些实施方式中，外延源极/漏极部件40A至40D通过在沉积工艺之后的离子注入工艺来进行掺杂。在一些实施方式中，实施退火工艺以激活外延源极/漏极部件40A至40D和/或FinFET器件10的其他源极/漏极区域中的掺杂剂，例如HDD区域和/或LDD区域(二者均未示出)。
如图1A至图1D所示，在外延源极/漏极部件40A至40D上形成硅化物层，例如硅化物层42A、硅化物层42B、硅化物层42C和硅化物层42D。在一些实施方式中，通过在外延源极/漏极部件40A至40D上方沉积金属层来形成硅化物层42A至42D。金属层包括用于促进硅化物形成的任何合适的材料，例如镍、铂、钯、钒、钛、钴、钽、镱、锆、其他合适的金属或上述的组合。然后，将FinFET器件10加热(例如，经过退火工艺)，以使外延源极/漏极部件40A至40D的组分(例如，硅和/或锗)与金属反应。因此，硅化物层42A至42D包括金属和外延源极/漏极部件40A至40D的组分(例如，硅和/或锗)。在一些实施方式中，硅化物层42A至42D包括硅化镍、硅化钛或硅化钴。通过任何合适的工艺(例如，蚀刻工艺)选择性地去除任何未反应的金属，例如金属层的剩余部分。在一些实施方式中，硅化物层42A至42D和外延源极/漏极部件40A至40D统称为FinFET器件10的外延源极/漏极部件。
多层互连(MLI)部件50设置在衬底12上方。MLI部件50电连接各种器件(例如，晶体管、电阻器、电容器和/或电感器)和/或FinFET器件10的组件(例如，栅极结构和/或源极/漏极部件)，使得各种器件和/或组件可以如由FinFET器件10的设计要求所规定的进行工作。MLI部件50包括被配置为形成各种互连结构的介电层与导电层的组合。导电层配置为形成垂直互连部件，例如器件层接触件和/或通孔，和/或水平互连部件，例如导线。垂直互连部件通常将MLI部件50的不同层(或不同平面)中的水平互连部件连接起来。在一些实施方式中，垂直互连部件的高度(此处，沿着z方向)大于水平互连部件的高度。在FinFET器件10的工作期间，互连结构配置为在器件和/或FinFET器件10的组件之间传输信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配到器件和/或FinFET器件10的组件。应该注意，虽然MLI部件50被示出为具有给定数量的介电层和导电层，但是本发明涉及具有或多或少的介电层和/或导电层的MLI部件50。
MLI部件50包括一个或多个介电层，例如设置在衬底12上方的层间介电层52(ILD-0)、设置在ILD层52上方的层间介电层54(ILD-1)、设置在ILD层54上方的层间介电层56(ILD-2)和设置在ILD层56上方的层间介电层58(ILD-3)。ILD层52至58包括电介质材料，电介质材料包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k电介质材料、其他合适的电介质材料或上述的组合。示例性低k电介质材料包括FSG、掺碳氧化硅、Black(加利福尼亚州圣克拉拉应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、(陶氏化学公司，米德兰，密歇根州)、聚酰亚胺、其他低k电介质材料或上述的组合。在所示实施例中，ILD层52至58是包括低k电介质材料的介电层(通常称为低k介电层)，低k电介质材料通常是指具有小于3的介电常数(k)的材料。例如，ILD层52至58是SiO2层。ILD层52至58可以包括具有多个电介质材料的多层结构。MLI部件50还可以包括设置在ILD层52至58之间的一个或多个接触蚀刻停止层(CESL)，例如ILD层52与ILD层54之间的CESL、设置在ILD层54与ILD层56之间的CESL、以及设置在ILD层56与ILD层58之间的CESL。在一些实施方式中，CESL设置在衬底12和/或隔离部件22与ILD层52之间。CESL包括不同于ILD层52至58的材料，例如CESL的电介质材料不同于ILD层52至58的电介质材料。例如，在ILD层52至58包括低k电介质材料的情况下，CESL包括硅和氮，例如氮化硅或氮氧化硅。例如，通过沉积工艺(例如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀法、其他合适的方法或上述的组合)在衬底12上方形成ILD层52至58。在一些实施方式中，通过流体CVD(FCVD)工艺形成ILD层52至58，例如，流体CVD工艺包括在衬底12上方沉积流体材料(例如，液体化合物)，并且通过合适的技术(例如，热退火和/或紫外线辐射处理)将流体材料转换为固体材料。在ILD层52至58的沉积之后，实施CMP工艺和/或其他平坦化工艺，使得ILD层52至58具有基本平坦的表面。
器件级接触件60A至60D、通孔70A至70E和导线80A至80F设置在ILD层52至58中以形成互连结构。器件级接触件60A至60D、通孔70A至70E和导线80A至80F具有在x方向上限定的宽度、在y方向上限定的长度和在z方向上限定的高度。在图1A至图1D中，器件级接触件60A至60D和通孔70A至70E在沿着与鳍20A至20D延伸的方向基本垂直的方向上延伸，而导线80A至80F在沿着与鳍20A至20D延伸的方向基本平行的方向上延伸。然而，本发明涉及器件级接触件60A至60D、通孔70A至70E和/或导线80A至80F的其他取向。
器件级接触件60A至60D(也称为局部互连件或局部接触件)将IC器件部件(例如，FinFET 18A和FinFET 18B的部件)电连接和/或物理连接至MLI部件50的通孔70A至70E。例如，器件级接触件60A至60D是金属-器件(MD)接触件，器件级接触件60A至60D通常是指到FinFET器件10的导电区域(例如，源极/漏极区域)的接触件。在所示实施例中，器件级接触件60A和器件级接触件60B分别设置在外延源极/漏极部件40A和外延源极/漏极部件40B上，使得器件级接触件60A和器件级接触件60B分别将FinFET18A和FinFET 18B的漏极区域物理(或直接)连接至通孔70A和通孔70B。为了实现所示实施例，器件级接触件60C和器件级接触件60D分别设置在外延源极/漏极部件40C和外延源极/漏极部件40D上，使得器件级接触件60C和器件级接触件60D分别将FinFET 18A和FinFET 18B的源极区域物理(或直接)连接至通孔70C和通孔70D。器件级接触件60A、60B可以称为漏极接触件(CD)，并且器件级接触件60C、60D可以称为源极接触件(CS)。器件级接触件60A至60D具有取决于FinFET器件10的设计要求的任何合适的尺寸。在图1A至图1D中，器件级接触件60A至60D的宽度大于器件级接触件60A至60D的长度。在一些实施方式中，源极接触件(此处为器件级接触件60C、60D)的宽度和/或长度大于漏极接触件(此处为器件级接触件60A、60B)的宽度和/或长度。在一些实施方式中，漏极接触件的宽度和/或长度大于源极接触件的宽度和/或长度。在一些实施方式中，漏极接触件具有相同的尺寸(例如宽度、长度和/或高度)，并且源极接触件具有相同的尺寸，但是漏极接触件的尺寸不同于源极接触件的尺寸。尽管本发明涉及器件级接触件60A至60D延伸穿过更多或更少的MLI部件50的ILD层和/或CESL的实施例，器件级接触件60A至60D延伸穿过ILD层52和/或ILD层54。在一些实施方式中，器件级接触件60A至60D是将前段制程(FEOL)导电部件(例如，栅极结构30A和/或外延源极/漏极部件40A至40D)互连至后段制程(BEOL)导电部件(例如，通孔70A至70E)的中间制程(MEOL)导电部件，从而将FEOL导电部件电连接和/或物理连接至BEOL导电部件。
通孔70A至70D将MLI部件50的导电部件彼此电连接和/或物理连接。例如，通孔70A设置在器件级接触件60A上，使得通孔70A将器件级接触件60A物理(或直接)连接至导线80B；通孔70B设置在器件级接触件60B上，使得通孔70B将器件级接触件60B物理(或直接)连接至导线80E；通孔70C设置在器件级接触件60C上，使得通孔70C将器件级接触件60C物理(或直接)连接至导线80A(导线80A电连接至电源电压(VDD)(在一些实施方式中，根据设计要求电源电压(VDD)配置为正电源电压))；并且通孔70D设置在器件级接触件60D上，使得通孔70D将器件级接触件60D物理(或直接)连接至导线80F(导线80F电连接至电源电压(VSS)(在一些实施方式中，电源电压(VSS)配置为负电源电压和/或接地))。通孔70A、70B分别将FinFET 18A和FinFET 18B的漏极区域电连接至MLI部件50的导线80A至80F(统称为金属一(M1)层)(并且因此，通孔70A、70B被称为漏极节点通孔(VD))；并且通孔70C、70D分别将FinFET 18A和FinFET 18B的源极区域电连接至MLI部件50的M1层(并且因此，通孔70C、70D被称为源极节点通孔(VS))。尽管本发明涉及通孔70A至70D延伸穿过更多或更少的MLI部件50的ILD层和/或CESL的实施例，通孔70A至70D延伸穿过ILD层56。在一些实施方式中，通孔70A至70D是将MEOL导电部件(例如，器件级接触件60A至60D)互连至BEOL导电部件(例如，导线80A至80F)的BEOL导电部件，从而将MEOL导电部件电连接和/或物理连接至BEOL导电部件。在一些实施方式中，MLI部件50还包括通孔，通孔是将不同ILD层中的BEOL导电部件彼此互连的BEOL导电部件，例如将导线80A至80F(换句话说，M1层)互连至设置在ILD层52至58上面的其他ILD层中的导线(例如，MLI部件50的金属2(M2)层(未示出))，从而对FinFET器件10的BEOL导电部件进行电连接和/或物理连接。
MLI部件50还包括通孔70E，通孔70E将IC器件部件电连接和/或物理连接至MLI部件50的导电部件。在图1D中，通孔70E设置在栅极结构30A上，使得通孔70E将栅极结构30A物理(或直接)连接至导线80D。尽管本发明涉及通孔70E延伸穿过更多或更少的MLI部件50的ILD层和/或CESL的实施例，通孔70E延伸穿过ILD层52、ILD层54和ILD层56。在这种实施方式中，通孔70E与栅极结构30A是物理连接和电连接的。在可选实施方式中，如图2所示，MLI部件50还包括器件级接触件60E，器件级接触件60E将栅极结构30A电连接和/或物理连接至通孔70E。例如，器件级接触件60E设置在栅极结构30A上，使得器件级接触件60E将栅极结构30A物理(或直接)连接至通孔70E，并且通孔70E将器件级接触件60E物理(或直接)连接至导线80D。因此，器件级接触件60E被称为栅极接触件(CG)或金属-多晶(MP)接触件，它们泛指至栅极结构(例如，多晶栅极结构或金属栅极结构)的接触件。在这种实施方式中，尽管本发明涉及器件级接触件60E和/或通孔70E延伸穿过或多或少的MLI部件50的ILD层和/或CESL的实施例，器件级接触件60E延伸穿过ILD层52和ILD层54，并且通孔70E延伸穿过ILD层56。在图1D和图2所示的实施方式中，通孔70E将FinFET 18A的栅极和FinFET 18B的栅极电连接至MLI部件50的M1层(导线80A至80F中的至少一个)(并且因此，通孔70E被称为栅极节点通孔(VG))。
再次转向图1A至图1D，通孔70A至70E的尺寸配置为允许FinFET器件10实现不断缩小的IC技术节点的高密度(换句话说，满足最小节距/间隔)和高性能要求。特别地，通孔70A至70E中的每一个均具有通孔尺寸比，通孔尺寸比定义为通孔70A至70E相应的最长尺寸(或侧)的值与通孔70A至70E相应的最短尺寸(或侧)的值之间的比(因此，通孔尺寸比＝最长尺寸/最短尺寸)。例如，源极节点通孔(例如，通孔70C和通孔70D)中的每一个均具有最长尺寸(在所示实施例中，最长尺寸为X1，X1表示在x方向上延伸的通孔70C、70D的宽度(W1))和最短尺寸(在所示实施例中，最短尺寸为Y1，Y1表示在y方向上延伸的通孔70C、70D的长度(L1))，其中，最长尺寸与最短尺寸的源极节点通孔尺寸比大于2(换句话说，X1/Y1＞2和/或W1/L1＞2)。在一些实施方式中，X1为约15nm至约150nm，并且Y1为约5nm至约40nm。此外，漏极节点通孔(例如，通孔70A和通孔70B)中的每一个均具有最长尺寸(在所示实施例中，最长尺寸为X2，X2表示通孔70A、70B在x方向上延伸的宽度(W2))和最短尺寸(在所示实施例中，最短尺寸为Y2，Y2表示通孔70A、70B沿y方向延伸的长度(L2))，其中，最长尺寸与最短尺寸的漏极节点通孔尺寸比为从约0.8至约1.2(换句话说，1.2＞X2/Y2＞0.8和/或1.2＞W2/L2＞0.8)。在一些实施方式中，最长尺寸基本等于最短尺寸。在一些实施方式中，X2为约5nm至约40nm，并且Y2为约5nm至约40nm。因此，源极节点通孔具有比漏极节点通孔更大的通孔尺寸比，其中，源极节点通孔是矩形的，并且漏极节点通孔是圆形的。这种配置增加了源极节点通孔(此处为通孔70C、70D)与器件级接触件60C、60D之间的接触面积，并且使漏极节点通孔(此处为通孔70A、70B)与器件级接触件60A、60B之间的接触面积最小化，减小由源极节点通孔所呈现的接触电阻，同时减小漏极节点通孔上的电容。在工作期间，由于源极节点通常连接至电源电压(例如，VDD或VSS)，并且漏极节点通常被配置为输出节点(在一些实施方式中，输出指示逻辑1或逻辑0的电压))，使源极节点处的电阻最小化(或消除)可提高器件电流(I)，同时使漏极节点处的电容最小化(或消除)可提高器件速度(I/C)。因此，通过实现本文所述的互连结构，FinFET器件10满足了用于先进技术节点的高密度和高性能要求，特别是用于高速SoC应用。不同的实施例可以具有不同的优点，并且对于任何实施例不一定需要特别的优点。
为了实现所示实施例，栅极节点通孔(例如，通孔70E)中的每一个均具有最长尺寸(在所示实施例中，最长尺寸为X3，X3表示通孔70E沿x方向延伸的宽度(W3))和最短尺寸(在所示实施例中，最短尺寸为Y3，Y3表示通孔70E沿y方向延伸的长度(L3))，其中，最长尺寸与最短尺寸的栅极节点通孔尺寸比为从约0.8至约1.2(换句话说，1.2＞X3/Y3＞0.8和/或1.2＞W3/L3＞0.8)。在一些实施方式中，最长尺寸基本等于最短尺寸。在一些实施方式中，X3为约4nm至约35nm，Y3为约4nm至约35nm。因此，栅极节点通孔类似于漏极节点通孔(通孔70A、70B)是圆形的。然而，漏极节点通孔具有大于栅极节点通孔的至少一个尺寸(换句话说，X2＞X3和/或Y2＞Y3)，例如最长尺寸和/或最短尺寸。例如，通孔70A、70B的宽度和/或长度大于通孔70E的宽度和/或长度。相对于漏极节点通孔和/或源极节点通孔的尺寸(例如，漏极节点通孔尺寸比、源极节点通孔尺寸比、漏极节点通孔的尺寸和/或源极节点通孔的尺寸)，最小化栅极节点通孔的尺寸(例如，栅极节点通孔的栅极节点通孔尺寸比或尺寸)增加了相邻通孔之间的节距，从而促进了更高的MLI部件密度和改进的通孔到通孔隔离裕度。此外，在所示实施例中，源极节点通孔具有大于漏极节点通孔的至少一个尺寸(换句话说，X1＞X2和/或Y1＞Y2)，例如最长尺寸和/或最短尺寸。例如，通孔70C、70D的宽度和/或长度大于通孔70A、70B的宽度和/或长度。在一些实施方式中，通孔70A至70E具有为约5nm至约70nm的高度。值得注意的是，在所示实施例中，源极节点通孔、漏极节点通孔和栅极节点通孔的最长尺寸均在第一方向(此处为x方向)上延伸，而源极节点通孔、漏极节点通孔和栅极节点通孔的最短尺寸均在第二方向(此处为y方向)上延伸，第二方向基本上垂直于第一方向。然而，本发明涉及第二方向基本上不垂直于第一方向的实施例。本发明还涉及源极节点通孔、漏极节点通孔和/或栅极节点通孔具有在不同方向上延伸的最长尺寸和/或最短尺寸的实施例。例如，源极节点通孔、漏极节点通孔和栅极节点通孔的最长尺寸和/或最短尺寸可以在三个不同的方向上延伸。
因此，FinFET器件10设置有具有增强性能的通孔配置的互连结构。例如，FinFET器件10包括互连结构，该互连结构具有五个相邻通孔：两个源极节点通孔(通孔70C、70D)、两个漏极节点通孔(通孔70A、70B)以及由FinFET 18A和FinFET 18B共享的栅极节点通孔(通孔70E)，其中，源极节点通孔尺寸比大于漏极节点通孔尺寸比。此外，FinFET 18A和FinFET18B中的每一个均包括互连结构，该互连结构具有三个相邻通孔：源极节点通孔(通孔70C或通孔70D)、漏极节点通孔(通孔70A或通孔70B)和栅极节点通孔(通孔70E)，其中，源极节点通孔尺寸比大于漏极节点通孔尺寸比。在一些实施方式中，器件级源极接触件(此处为器件级接触件60C、60D)中的至少一个具有器件级源极接触件尺寸比，该器件级源极接触件尺寸比被定义为器件级源极接触件相应的最长尺寸(或侧)的值与器件级源极接触件相应的最短尺寸(或侧)的值之间的比(因此，器件级源极接触件尺寸比＝最长尺寸/最短尺寸)，其中，器件级源极接触件尺寸比大于源极节点通孔尺寸比。例如，在图3中，器件级接触件60C、60D具有最长尺寸(在所示实施例中，最长尺寸为X4，X4表示器件级接触件60C、60D在x方向上延伸的宽度(W4))和最短尺寸(在所示实施例中，最短尺寸为Y4，Y4表示器件级接触件60C、60D在y方向上延伸的长度L4))，其中，最长尺寸与最短尺寸的器件级源极接触件尺寸比大于3(换句话说，X4/Y4＞3和/或W4/L4＞3)。在这种实施方式中，除了器件级接触件60C、60D分别具有比通孔70C、70D更大的尺寸比之外，因此，器件级接触件60C、60D类似于通孔70C、70D是矩形的。器件级接触件60C、60D相对于通孔70C、70D的较大尺寸比还降低了器件级接触件60C、60D与通孔70C、70D之间界面处的电阻(通常称为接触电阻)，还提高了FinFET器件10的性能。在一些实施方式中，X4为约15nm至约400nm，并且Y4为约5nm至约50nm。在一些实施方式中，可以根据FinFET器件10的设计要求，对栅极结构30A至30C进行不同地配置。例如，在图4中，FinFET 18A和FinFET 18B之间的伪栅极结构是分离的，使得栅极结构30B分为栅极结构30B-1和栅极结构30B-2，并且栅极结构30C分为栅极结构30C-1和栅极结构30C-2。栅极结构30B-1、30C-1设置在FinFET 18A的鳍20A、20B上方；并且栅极结构30B-2、30C-2设置在FinFET 18B的鳍20C、20D上方。使栅极结构分离可以用于隔离源极/漏极区域。在一些实施方式中，栅极结构30B-1、30C-1电连接至诸如VDD的电源电压，并且栅极结构30B-2、30C-2电连接至诸如VSS的电源电压，以隔离FinFET器件10的相邻源极/漏极区域。
再次转向图1A至图1D，器件级接触件60A至60D、通孔70A至70E和导线80A至80F包括任何合适的导电材料，例如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合适的导电材料或上述的组合。可以对各种导电材料进行组合以提供具有各种层(例如阻挡层、粘合层、衬垫层、块状层、其他合适的层或上述的组合)的器件级接触件60A至60D、通孔70A至70E和/或导线80A至80F。在一些实施方式中，器件级接触件60A至60D包括Ti、TiN和/或Co；通孔70A至70E包括Ti、TiN和/或W；并且导线80A至80F包括Cu、Co和/或Ru。通过图案化ILD层52至58来形成器件级接触件60A至60D、通孔70A至70E和导线80A至80F。图案化ILD层52至58可以包括光刻工艺和/或蚀刻工艺，以在相应的ILD层52至58中形成开口(沟槽)，例如接触件开口、通孔开口、和/或线开口。在一些实施方式中，光刻工艺包括在相应的ILD层52至58上方形成光刻胶层，使光刻胶层曝光于图案化辐射，并且对曝光的光刻胶层进行显影，从而形成图案化的光刻胶层，图案化的光刻胶层可以用作用于在相应的ILD层52至58中蚀刻开口的掩模元件。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或上述的组合。此后，用一个或多个导电材料填充开口。导电材料可以通过PVD、CVD、ALD、电镀、化学镀、其他合适的沉积工艺或上述的组合进行沉积。此后，可以通过诸如CMP工艺的平坦化工艺来去除任何过量的导电材料，从而使ILD层52至58、器件级接触件60A至60D、通孔70A至70E和/或导线80A至80F的顶表面平坦化。
在一些实施方式中，通孔70A至70E中的至少一个包括通孔衬垫层，通孔衬垫层包括高k电介质材料，高k电介质材料通常是指介电常数(k)大于约4.5(k＞4.5)的材料。例如，在图5A和图5B中，漏极节点通孔(此处为通孔70A、70B)和源极节点通孔(此处为通孔70C、70D)包括通孔衬垫层90和通孔主体层92，通孔衬垫层90包括高k电介质材料，通孔主体(bulk)层92包括导电材料。在一些实施方式中，高k电介质材料包括基于氮化物的电介质材料、基于金属氧化物的电介质材料、基于铪的电介质材料、其他合适的高k电介质材料或上述的组合。例如，高k电介质材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfO2-Al2O3、氧化钽、氧化钛、氧化锆、氧化铝、其他合适的高k电介质材料或上述的组合。通孔衬垫层90进一步增强了FinFET器件10的性能，例如，通过进一步改善通孔-通孔的隔离裕度并增加了FinFET 18A和/或FinFET 18B的击穿电压。通孔衬垫层90和通孔主体层92对通孔开口进行填充，通孔开口具有由ILD层56限定的侧壁和由相应的器件级接触件60A至60D限定的底部。在所示实施例中，通孔衬垫层90设置在通孔70A至70D的侧壁上，并且通孔主体层92设置在通孔衬垫层90上。在一些实施方式中，通孔衬垫层90具有约至约的厚度。在一些实施方式中，尽管未示出，栅极节点通孔(此处为通孔70E)包括通孔衬垫层90和通孔主体层92。可选地，在器件级接触件60A至60D包括钴的一些实施方式中，通孔衬垫层90包括第一通孔阻挡层和第二通孔阻挡层，第一通孔阻挡层包括钛(例如，设置在侧壁上)，第二通孔阻挡层包括钛和氮(例如，设置在第一通孔阻挡层上)。在这种实施方式中，通孔主体层92包括钨和/或钴。
在一些实施方式中，器件级接触件60A至60D中的至少一个包括接触衬垫层，接触衬垫层包括高k电介质材料。例如，在图6A和图6B中，类似于通孔70A至70D，器件级接触件60A至60D包括接触衬垫层94和接触主体层96，接触衬垫层94包括高k电介质材料，接触主体层96包括导电材料。在一些实施方式中，高k电介质材料包括基于氮化物的电介质材料、基于金属氧化物的电介质材料、基于铪的电介质材料、其他合适的高k电介质材料或上述的组合。例如，高k电介质材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfO2-Al2O3、氧化钽、氧化钛、氧化锆、氧化铝、其他合适的高k电介质材料或上述的组合。接触衬垫层94和接触主体层96填充具有由ILD层54和/或ILD层52限定的侧壁和由相应的FinFET器件部件(例如，外延源极/漏极部件40A至40D)限定的底部的接触开口。在所示实施例中，接触衬垫层94设置在器件级接触件60A至60D的侧壁上，并且接触主体层96设置在接触衬垫层94上。在一些实施方式中，接触衬垫层94具有约至约的厚度。在一些实施方式中，尽管未示出，器件级接触件60E(图2)包括接触衬垫层94和接触主体层96。
本文所述的互连结构可以在各种逻辑电路中实现。图7A是根据本发明的各个方面的基于FinFET的NAND逻辑电路100的部分或全部的简化的电路图；并且图7B是根据本发明的各个方面的基于FinFET的NAND逻辑电路100的互连结构的部分或全部的简化的示意性顶视图。基于FinFET的NAND逻辑电路100可以包括在微处理器、存储器单元和/或其他IC器件中。在一些实施方式中，基于FinFET的NAND逻辑电路100是IC芯片、SoC或上述的部分的部分，其包括各种无源微电子器件和有源微电子器件，例如电阻器、电容器、电感器、二极管、PFET、NFET、MOSFET、CMOS晶体管、BJT、LDMOS晶体管、高压晶体管、高频晶体管、其他合适的组件或上述的组合。为了清楚起见，图7A和图7B已被简化，以更好地理解本发明的发明构思。可以在基于FinFET的NAND逻辑电路100中增加额外的部件，并且在基于FinFET的NAND逻辑电路100的其他实施例中可以替换、修改或消除下面描述的一些部件。
在图7A中，基于FinFET的NAND逻辑电路100包括FinFET 102、FinFET 104、FinFET106和FinFET 108。在所示实施例中，FinFET 102和FinFET 106类似于FinFET 18A被配置为PMOS FinFET(分别为PMOSFET1和PMOSFET2)，并且FinFET 104和FinFET 108类似于FinFET18B被配置为NMOS FinFET(分别为NMOSFET1和NMOSFET2)。FinFET 102、FinFET 104、FinFET106和FinFET 108中的每一个均包括介于源极(S)和漏极(D)之间的栅极(G)。例如，FinFET102和FinFET 106中的每一个均具有介于源极(电连接至电源电压(VDD))和公共漏极(CD)之间的栅极；FinFET 104具有介于源极和漏极之间的栅极；并且FinFET 108具有介于源极(电连接至电源电压(VSS))和漏极之间的栅极。在所示实施例中，FinFET 104和FinFET 108共享公共有源区域(COD)(例如，公共掺杂区域)，使得FinFET 104的源极电连接至FinFET 108的漏极。基于FinFET的NAND逻辑电路100还包括多个输入(此处为第一输入(INPUT-1)和第二输入(INPUT-2))和一个输出(此处为OUTPUT)，其中，当NPUT-1和INPUT-2都为高电平(例如，逻辑1)时，OUTPUT为低电平(例如，逻辑0)。并且当INPUT-1和INPUT-2都为低电平时或者当INPUT-1或INPUT-2中的一个为低电平时，OUTPUT为高电平。INPUT-1经由节点110电连接至FinFET 102和FinFET 104的栅极，并且INPUT-2经由节点112电连接至FinFET 106和FinFET108的栅极。在一些实施方式中，例如，INPUT-1和INPUT-2分别连接至存储器电路的位线BL和位线BLB。OUTPUT经由节点114电连接FinFET 102、FinFET 106的公共漏极和FinFET 104的漏极。通过实现本文公开的优化的互连结构来优化基于FinFET的NAND逻辑电路100的电气功能性。
在图7B中，基于FinFET的NAND逻辑电路100包括衬底202，衬底202包括掺杂区域204和掺杂区域206，衬底202、掺杂区域204和掺杂区域206类似于上述衬底12、掺杂区域14和掺杂区域16。各个鳍(此处为鳍220A、鳍220B、鳍220C和鳍220D)设置在衬底202上方，其中，鳍220A至220D类似于上述鳍20A至20D。在所示实施例中，FinFET 102和FinFET 106包括鳍220A和鳍220B，并且FinFET 104和FinFET 108包括鳍220C和鳍220D。诸如上述隔离部件22的隔离部件被配置为将FinFET 102、FinFET 104、FinFET 106和FinFET 108彼此隔离开。隔离部件还将鳍220A至220D彼此隔离开。各个栅极结构(此处为栅极结构230A、栅极结构230B、栅极结构230C和栅极结构230D)设置在鳍220A至220D上方，其中，栅极结构230A、栅极结构230B被配置为有源栅极结构并且栅极结构230C、栅极结构230D被配置为伪栅极结构。栅极结构230A至230D类似于上述栅极结构30A至30C。栅极结构230A介于FinFET 106和FinFET 108的源极区域和漏极区域之间，并且栅极结构230B介于FinFET 102和FinFET 104的源极区域和漏极区域之间。尽管未示出，源极区域和漏极区域包括外延源极/漏极部件和硅化物层，例如上述外延源极/漏极部件40A至40D和硅化物层42A至42D。
类似于上述MLI部件50的MLI部件有助于基于FinFET的NAND逻辑电路100的工作。在所示实施例中，MLI部件包括器件级接触件260A至260F(类似于上述器件级接触件60A至60D)、通孔270A至270G(类似于上述通孔70A至70E)和导线280A至280F(类似于导线80A至80F)。在所示实施例中，器件级接触件260A、器件级接触件260B、器件级接触件260C是将FinFET 106、FinFET 108和FinFET 102的源极区域分别物理(或直接)连接至通孔270A、通孔270B、通孔270C的源极接触件；器件级接触件260D、器件级接触件260E是将FinFET 106、FinFET 102和FinFET 104的漏极区域分别物理(或直接)连接至通孔270D、通孔270E的漏极接触件；并且器件级接触件260F是将FinFET 104的源极区域与FinFET 108的漏极区域物理(或直接)连接至导线280F的公共有源区域接触件。为了显示所示实施例，通孔270A、通孔270B、通孔270C是将FinFET 106、FinFET 108和FinFET 102的源极区域电连接至MLI部件的金属1(M1)层的源极节点通孔；并且通孔270D、通孔270E是将FinFET 106、FinFET 102和FinFET 104的漏极区域电连接至MLI部件的M1层的漏极节点通孔。例如，通孔270A设置在器件级接触件260A上，使得通孔270A将器件级接触件260A物理(或直接)连接至导线280A(导线280A电连接至电源电压(VDD))；通孔270B设置在器件级接触件260B上，使得通孔270B将器件级接触件260B物理(或直接)连接至导线280F(导线280F电连接至电源电压(VSS))；通孔270C设置在器件级接触件260C上，使得通孔270C将器件级接触件260C物理(或直接)连接至导线280A；通孔270D设置在器件级接触件260D上，使得通孔270D将器件级接触件260D物理(或直接)连接至导线280B；并且通孔270E设置在器件级接触件260E上，使得通孔270E将器件级接触件260E物理(或直接)连接至导线280E。通孔270F、通孔270G是将FinFET 102、FinFET 104、FinFET 106和FinFET 108的栅极电连接至MLI部件的M1层的栅极节点通孔。例如，通孔270F和通孔270G分别设置在栅极结构230A和栅极结构230B上，使得通孔270F和通孔270G将栅极结构230A和栅极结构230B分别物理(或直接)连接至导线280C和导线280D。
MLI部件被配置为优化基于FinFET的NAND逻辑电路100的性能，同时促进亚微米特征尺寸。例如，源极节点通孔(此处为通孔270A、通孔270B、通孔270C)的源极节点通孔尺寸比大于漏极节点通孔(此处为通孔270D、通孔270E)的漏极节点通孔尺寸比。例如，源极节点通孔尺寸比大于2，并且漏极节点通孔尺寸比小于1.2。在一些实施方式中，漏极节点通孔尺寸比大于0.8。在一些实施方式中，源极节点通孔尺寸比还大于栅极节点通孔(此处为通孔270F、通孔270G)的栅极节点通孔尺寸比。在一些实施方式中，栅极节点通孔尺寸比小于1.2。在一些实施方式中，栅极节点通孔尺寸比大于0.8。在一些实施方式中，漏极节点通孔尺寸比大于栅极节点通孔尺寸比。在一些实施方式中，漏极节点通孔的至少一个尺寸大于栅极节点通孔的尺寸。例如，漏极节点通孔的宽度和/或长度大于栅极节点通孔的宽度和/或长度。在一些实施方式中，源极节点通孔是矩形的，而漏极节点通孔和栅极节点通孔是圆形的。在一些实施方式中，源极接触件(此处为器件级接触件260A、器件级接触件260B、器件级接触件260C)的源极接触件尺寸比大于源极节点通孔尺寸比。例如，器件级接触件尺寸比大于3，并且源极节点通孔尺寸比大于2。在一些实施方式中，源极接触件的至少一个尺寸大于源极节点通孔的尺寸。例如，源极接触件的宽度和/或长度大于源极节点通孔的宽度和/或长度。在一些实施方式中，源极接触件的至少一个尺寸大于漏极接触件的尺寸。例如，源极接触件(此处为器件级接触件260A、器件级接触件260B、器件级接触件260C)的宽度和/或长度大于漏极接触件(此处为器件级接触件260D、器件级接触件260E)的宽度和/或长度。
图8A是根据本发明的各个方面的基于FinFET的NOR逻辑电路300的部分或全部的简化电路图；并且图8B是根据本发明的各个方面的基于FinFET的NOR逻辑电路300的互连结构的部分或全部的简化示意性顶视图。基于FinFET的NOR逻辑电路300可以包括在微处理器、存储器单元和/或其他IC器件中。在一些实施方式中，基于FinFET的NOR逻辑电路300是IC芯片、SoC或上述的部分的部分，其包括各种无源微电子器件和有源微电子器件，例如电阻器、电容器、电感器、二极管、PFET、NFET、MOSFET、CMOS晶体管、BJT、LDMOS晶体管、高压晶体管、高频晶体管、其他合适的组件或上述的组合。为了清楚起见，图8A和图8B已被简化，以更好地理解本发明的发明构思。可以在基于FinFET的NOR逻辑电路300中增加额外的部件，并且在基于FinFET的NOR逻辑电路300的其他实施例中可以替换、修改或消除下面描述的一些部件。
在图8A中，基于FinFET的NOR逻辑电路300包括FinFET 302、FinFET 304、FinFET306和FinFET 308。在所示实施例中，FinFET 302和FinFET 306类似于FinFET 18A被配置为PMOS FinFET(分别为PMOSFET1和PMOSFET2)，并且FinFET 304和FinFET 308类似于FinFET18B被配置为NMOS FinFET(分别为NMOSFET1和NMOSFET2)。FinFET 302、FinFET 304、FinFET306和FinFET 308中的每一个均包括介于源极(S)和漏极(D)之间的栅极(G)。例如，FinFET304和FinFET 308中的每一个均具有介于源极(电连接至电源电压(VSS))和公共漏极(CD)之间的栅极；FinFET 302具有介于源极(电连接至电源电压(VDD))和漏极之间的栅极；并且FinFET 306具有介于源极和漏极之间的栅极。在所示实施例中，FinFET 302和FinFET 306共享公共有源区域(COD)(例如，公共掺杂区域)，使得FinFET 302的漏极电连接至FinFET306的源极。基于FinFET的NOR逻辑电路300还包括多个输入(此处为第一输入(INPUT-1)和第二输入(INPUT-2))和一个输出(此处为OUTPUT)，其中，当INPUT-1和INPUT-2都为低电平(例如，逻辑0)时，OUTPUT为高电平(例如，逻辑1)，并且当INPUT-1和INPUT-2都为高电平时或者当INPUT-1和INPUT-2中的一个为高电平时，OUTPUT为低电平。INPUT-1经由节点310与FinFET 302和FinFET 304的栅极电连接，并且INPUT-2经由节点312与FinFET 306和FinFET308的栅极电连接。在一些实施方式中，例如，INPUT-1和INPUT-2分别连接至存储器电路的位线BL和位线BLB。OUTPUT经由节点314与FinFET 304、FinFET 308的公共漏极以及FinFET306的漏极电连接。通过实现本文公开的互连结构来优化基于FinFET的NOR逻辑电路300的电气功能性。
在图8B中，基于FinFET的NOR逻辑电路300包括衬底402，衬底402包括掺杂区域404和掺杂区域406，衬底402、掺杂区域404和掺杂区域406类似于上述衬底12、掺杂区域14和掺杂区域16。各个鳍(此处为鳍420A、鳍420B、鳍420C和鳍420D)设置在衬底402上方，其中，鳍420A至420D类似于上述鳍20A至20D。在所示实施例中，FinFET 302和FinFET 306包括鳍420A和鳍420B，并且FinFET 304和FinFET 308包括鳍420C和鳍420D。诸如上述隔离部件22的隔离部件(未示出)被配置为将FinFET 302、FinFET 304、FinFET 306和FinFET 308彼此隔离开。隔离部件还将鳍420A至420D彼此隔离开。各个栅极结构(此处为栅极结构430A、栅极结构430B、栅极结构430C和栅极结构430D)设置在鳍420A至420D上方，其中，栅极结构430A、栅极结构430B被配置为有源栅极结构并且栅极结构430C、栅极结构430D被配置为伪栅极结构。栅极结构430A至430D类似于上述栅极结构30A至30C。栅极结构430A介于FinFET306的源极区域和漏极区域以及FinFET 308的源极区域和漏极区域之间，并且栅极结构430B介于FinFET 302的源极区域和漏极区域以及FinFET 304的源极区域和漏极区域之间。尽管未示出，源极区域和漏极区域包括外延源极/漏极部件和硅化物层，例如上述外延源极/漏极部件40A至40D和硅化物层42A至42D。
类似于上述MLI部件50的MLI部件有助于基于FinFET的NOR逻辑电路300的工作。在所示实施例中，MLI部件包括器件级接触件460A至460F(类似于上述器件级接触件60A至60D)、通孔470A至470G(类似于上述通孔70A至70E)和导线480A至480F(类似于导线80A至80F)。在所示实施例中，器件级接触件460A、器件级接触件460B、器件级接触件460C是将FinFET 302、FinFET 304和FinFET 308的源极区域分别物理(或直接)连接至通孔470A、通孔470B、通孔470C的源极接触件；器件级接触件460D、460E是将FinFET 306、FinFET 304和FinFET 308的漏极区域分别物理(或直接)连接至通孔470D、通孔470E的漏极接触件；并且器件级接触件460F是将FinFET 306的源极区域与FinFET 302的漏极区域物理(或直接)连接至导线480A的公共有源区域接触件。为了显示所示实施例，通孔470A、通孔470B、通孔470C是将FinFET 302、FinFET 304和FinFET 308的有源区域电连接至MLI部件的金属1(M1)层的源极节点通孔；并且通孔470D、通孔470E是将FinFET 306、FinFET 304和FinFET 308的漏极区域电连接至MLI部件的M1层的漏极节点通孔。例如，通孔470A设置在器件级接触件460A上，使得通孔470A将器件级接触件460A物理(或直接)连接至导线480A(导线480A电连接至电源电压(VDD))；通孔470B设置在器件级接触件460B上，使得通孔470B将器件级接触件460B物理(或直接)连接至导线480F(导线480F电连接至电源电压(VSS))；通孔470C设置在器件级接触件460C上，使得通孔470C将器件级接触件460C物理(或直接)连接至导线480F；通孔470D设置在器件级接触件460D上，使得通孔470D将器件级接触件460D物理(或直接)连接至导线480B；并且通孔470E设置在器件级接触件460E上，使得通孔470E将器件级接触件460E物理(或直接)连接至导线480E。通孔470F、通孔470G是将FinFET 302、FinFET 304、FinFET 306和FinFET 308的栅极电连接至MLI部件的M1层的栅极节点通孔。例如，通孔470F和通孔470G分别设置在栅极结构430A和栅极结构430B上，使得通孔470F和470G将栅极结构430A和栅极结构430B分别物理(或直接)连接至导线480C和导线480D。
MLI部件被配置为优化基于FinFET的NOR逻辑电路300的性能，同时促进亚微米特征尺寸。例如，源极节点通孔(此处为通孔470A、通孔470B、通孔470C)的源极节点通孔尺寸比大于漏极节点通孔(此处为通孔470D、通孔470E)的漏极节点通孔尺寸比。例如，源极节点通孔尺寸比大于2，并且漏极节点通孔尺寸比小于1.2。在一些实施方式中，漏极节点通孔尺寸比大于0.8。在一些实施方式中，源极节点通孔尺寸比还大于栅极节点通孔(此处为通孔470F、通孔470G)的栅极节点通孔尺寸比。在一些实施方式中，栅极节点通孔尺寸比小于1.2。在一些实施方式中，栅极节点通孔尺寸比大于0.8。在一些实施方式中，漏极节点通孔尺寸比大于栅极节点通孔尺寸比。在一些实施方式中，漏极节点通孔的至少一个尺寸大于栅极节点通孔的尺寸。例如，漏极节点通孔的宽度和/或长度大于栅极节点通孔的宽度和/或长度。在一些实施方式中，源极节点通孔是矩形的，而漏极节点通孔和栅极节点通孔是圆形的。在一些实施方式中，源极接触件(此处为器件级接触件460A、器件级接触件460B、器件级接触件460C)的源极接触件尺寸比大于源极节点通孔尺寸比。例如，器件级接触件尺寸比大于3，并且源极节点通孔尺寸比大于2。在一些实施方式中，源极接触件的至少一个尺寸大于源极节点通孔的尺寸。例如，源极接触件的宽度和/或长度大于源极节点通孔的宽度和/或长度。在一些实施方式中，源极接触件的至少一个尺寸大于漏极接触件的尺寸。例如，源极接触件(此处为器件级接触件460A、器件级接触件460B、器件级接触件460C)的宽度和/或长度大于漏极接触件(此处为器件级接触件460D、器件级接触件460E)的宽度和/或长度。
图9是根据本发明的各个方面的用于制造FinFET器件的互连结构(诸如上述互连结构)的方法500的流程图。在方框502处，方法500包括在介电层中形成源极节点通孔开口，其中，源极节点通孔尺寸比限定了源极节点通孔开口的最长尺寸与源极节点通孔开口的最短尺寸之间的比率。在方框504处，在介电层中形成漏极节点通孔开口，其中，漏极节点通孔尺寸比限定了漏极节点通孔开口的最长尺寸与漏极节点通孔开口的最短尺寸之间的比率，源极节点通孔尺寸比大于漏极节点通孔尺寸比。在方框506处，在介电层中形成栅极节点通孔开口，其中，栅极节点通孔尺寸比限定了栅极节点通孔开口的最长尺寸与栅极节点通孔开口的最短尺寸之间的比率，源极节点通孔尺寸比大于栅极节点通孔尺寸比。在方框508处，用导电材料填充源极节点通孔开口、漏极节点通孔开口和栅极节点通孔开口。在一些实施方式中，导电材料包括通孔衬垫层(例如，包括高k电介质材料)和通孔主体层。可以在方法500之前、期间和之后提供额外的步骤，并且对于方法500的附加实施例可以移动、替换或消除所描述的一些步骤。
本发明提供了许多不同的实施例。本文公开了互连结构和用于形成互连结构的相应技术。本文公开了用于鳍式场效应晶体管(FinFET)的互连结构和相应的形成技术。用于FinFET的示例性互连结构包括电连接至FinFET的栅极的栅极节点通孔、电连接至FinFET的源极的源极节点通孔、以及电连接至FinFET的漏极的漏极节点通孔。源极节点通孔尺寸比限定了源极节点通孔的最长尺寸与源极节点通孔的最短尺寸之间的比率，并且漏极节点通孔尺寸比限定了漏极节点通孔的最长尺寸与漏极节点通孔的最短尺寸之间的比率。源极节点通孔尺寸比大于漏极节点通孔尺寸比。在一些实施方式中，源极节点通孔尺寸比大于2，并且漏极节点通孔尺寸比小于1.2。在一些实施方式中，栅极节点通孔尺寸比限定了栅极节点通孔的最长尺寸与栅极节点通孔的最短尺寸之间的比率，其中，栅极节点通孔尺寸比小于1.2。在一些实施方式中，漏极节点通孔的最长尺寸或最短尺寸大于栅极节点通孔的最长尺寸或最短尺寸。
在一些实施方式中，互连结构还包括将源极节点通孔物理连接至源极的源极接触件和将漏极节点通孔物理连接至漏极的漏极接触件。在一些实施方式中，栅极节点通孔物理连接至栅极。在一些实施方式中，互连结构还包括将栅极节点通孔物理连接至栅极的栅极接触件。在一些实施方式中，源极接触件尺寸比限定了源极接触件的最长尺寸与源极接触件的最短尺寸之间的比率，并且其中，源极接触件尺寸比还大于源极节点通孔尺寸比。在一些实施方式中，源极节点通孔尺寸比大于2，并且源极接触件尺寸比大于3。在一些实施方式中，栅极节点通孔、源极节点通孔或漏极节点通孔中的至少一个具有包括高k电介质材料的通孔衬垫层。
一种用于FinFET器件的示例性互连结构包括：介于第一FinFET的第一源极和第一漏极之间的栅极结构。栅极结构还介于第二FinFET的第二源极和第二漏极之间。互连结构还包括电连接至栅极结构的栅极节点通孔、分别电连接至第一源极和第二源极的第一源极节点通孔和第二源极节点通孔、以及分别电连接至第一漏极和第二漏极的第一漏极节点通孔和第二漏极节点通孔。第一源极节点通孔和第二源极节点通孔的第一通孔尺寸比大于栅极节点通孔的第二通孔尺寸比。第一通孔尺寸比大于第一漏极节点通孔和第二漏极节点通孔的第三通孔尺寸比。在一些实施方式中，第一通孔尺寸比大于2，第二通孔尺寸比小于1.2，并且第三通孔尺寸比小于1.2。在一些实施方式中，栅极节点通孔小于第一漏极节点通孔和第二漏极节点通孔。在一些实施方式中，第一FinFET是p型FinFET，并且第二FinFET是n型FinFET。
在一些实施方式中，第一源极节点通孔、第二源极节点通孔、第一漏极节点通孔和第二漏极节点通孔具有用高k电介质材料做内衬的侧壁。在一些实施方式中，互连结构还包括第一源极接触件和第二源极接触件以及第一漏极接触件和第二漏极接触件，第一源极接触件和第二源极接触件分别将第一源极节点通孔物理连接至第一源极和将第二源极节点通孔物理连接至第二源极，第一漏极接触件和第二漏极接触件分别将第一漏极节点通孔物理连接至第一漏极和将第二漏极节点通孔物理连接至第二漏极。在一些实施方式中，第一源极接触件和第二源极接触件的源极尺寸比大于第一通孔尺寸比。
用于形成用于FinFET的互连结构的一种示例性方法包括：在介电层中形成源极节点通孔开口，并且在介电层中形成漏极节点通孔开口。源极节点通孔尺寸比限定了源极节点通孔开口的最长尺寸与源极节点通孔开口的最短尺寸之间的比率。漏极节点通孔尺寸比限定了漏极节点通孔开口的最长尺寸与漏极节点通孔开口的最短尺寸之间的比率。源极节点通孔尺寸比大于漏极节点通孔尺寸比。该方法还包括用导电材料填充源极节点通孔开口和漏极节点通孔开口，使得形成电连接至FinFET的源极的源极节点通孔，并且形成电连接至FinFET的漏极的漏极节点通孔。在一些实施方式中，用导电材料填充源极节点通孔开口和漏极节点通孔开口包括：沿着源极节点通孔开口的侧壁和漏极节点通孔开口的侧壁形成通孔衬垫层，并且在通孔衬垫层上方形成通孔主体层。通孔衬垫层包括高k电介质材料。在一些实施方式中，该方法还包括：在介电层中形成栅极节点通孔开口。栅极节点通孔尺寸比限定了栅极节点通孔开口的最长尺寸与栅极节点通孔开口的最短尺寸之间的比率，源极节点通孔尺寸比大于栅极节点通孔尺寸比。
一个示例性逻辑电路包括：第一p型FinFET、第一n型FinFET、第二p型FinFET和第二n型FinFET。第一源极节点通孔电连接至第一p型FinFET的源极，第二源极节点通孔电连接至第二p型FinFET的源极，并且第三源极节点通孔电连接至第二n型FinFET的源极。第一漏极节点通孔电连接至第一p型FinFET的漏极和第二p型FinFET的漏极，并且第二漏极节点通孔电连接至第一n型FinFET的漏极。第一源极节点通孔、第二源极节点通孔和第三源极节点通孔中的每一个均具有第一通孔尺寸比。第一漏极节点通孔和第二漏极节点通孔中的每一个均具有第二通孔尺寸比。第一通孔尺寸比大于第二通孔尺寸比。在一些实施方式中，逻辑电路还包括电连接至第一对FinFET的栅极的第一栅极节点通孔，以及电连接至第二对FinFET的栅极的第二栅极节点通孔。第一通孔尺寸比大于第一栅极节点通孔和第二栅极节点通孔的第三通孔尺寸比。在一些实施方式中，第一p型FinFET和第二p型FinFET的漏极是公共漏极。在一些实施方式中，第一n型FinFET的源极和第二n型FinFET的漏极是公共有源区域。
另一示例性逻辑电路包括：第一p型FinFET、第一n型FinFET、第二p型FinFET和第二n型FinFET。第一源极节点通孔电连接至第一p型FinFET的源极，第二源极节点通孔电连接至第一n型FinFET的源极，并且第三源极节点通孔电连接至第二n型FinFET的源极。第一漏极节点通孔电连接至第二p型FinFET的漏极，并且第二漏极节点通孔电连接至第一n型FinFET的漏极和第二n型FinFET的漏极。第一源极节点通孔、第二源极节点通孔和第三源极节点通孔中的每一个均具有第一通孔尺寸比。第一漏极节点通孔和第二漏极节点通孔中的每一个均具有第二通孔尺寸比。第一通孔尺寸比大于第二通孔尺寸比。在一些实施方式中，逻辑电路还包括：电连接至第一对FinFET的栅极的第一栅极节点通孔和电连接至第二对FinFET的栅极的第二栅极节点通孔。第一通孔尺寸比大于第一栅极节点通孔和第二栅极节点通孔的第三通孔尺寸比。在一些实施方式中，第一n型FinFET和第二n型FinFET的漏极是公共漏极。在一些实施方式中，第一p型FinFET的漏极和第二p型FinFET的源极是公共有源区域。
另一个示例性集成电路器件包括具有栅极、源极和漏极的鳍式场效应晶体管(FinFET)，其中，栅极插入源极和漏极。集成电路器件还包括被配置为有助于FinFET器件的工作的多层互连(MLI)部件。MLI部件包括设置在FinFET上方的介电层、设置在介电层中的栅极节点通孔、设置在介电层中的源极节点通孔、以及设置在介电层中的漏极节点通孔。栅极节点通孔电连接至栅极，源极节点通孔电连接至源极，并且漏极节点通孔电连接至漏极。源极节点通孔尺寸比大于漏极节点通孔尺寸比和栅极节点通孔尺寸比。在一些实施方式中，源极节点通孔尺寸比大于2，漏极节点通孔尺寸比小于1.2，并且栅极节点通孔尺寸比小于1.2。
以上论述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种用于鳍式场效应晶体管FinFET的互连结构，所述互连结构包括：
栅极节点通孔，电连接至所述FinFET的栅极；
源极节点通孔，电连接至所述FinFET的源极，其中，源极节点通孔尺寸比限定了所述源极节点通孔的最长尺寸与所述源极节点通孔的最短尺寸之间的比率；以及
漏极节点通孔，电连接至所述FinFET的漏极，其中，漏极节点通孔尺寸比限定了所述漏极节点通孔的最长尺寸与所述漏极节点通孔的最短尺寸之间的比率，并且所述源极节点通孔尺寸比还大于所述漏极节点通孔尺寸比。
2.根据权利要求1所述的互连结构，其中，所述源极节点通孔尺寸比大于2，并且所述漏极节点通孔尺寸比小于1.2。
3.根据权利要求2所述的互连结构，其中，栅极节点通孔尺寸比限定了所述栅极节点通孔的最长尺寸与所述栅极节点通孔的最短尺寸之间的比率，并且所述栅极节点通孔尺寸比还小于1.2。
4.根据权利要求3所述的互连结构，其中，所述漏极节点通孔的最长尺寸或最短尺寸大于所述栅极节点通孔的最长尺寸或最短尺寸。
5.根据权利要求1所述的互连结构，还包括：
源极接触件，所述源极接触件将所述源极节点通孔物理连接至所述源极；以及
漏极接触件，所述漏极接触件将所述漏极节点通孔物理连接至所述漏极。
6.一种用于鳍式场效应晶体管FinFET器件的互连结构，所述互连结构包括：
栅极节点通孔，电连接至栅极结构，其中，所述栅极结构介于第一FinFET的第一源极和第一漏极之间，并且，所述栅极结构还介于第二FinFET的第二源极和第二漏极之间；
第一源极节点通孔和第二源极节点通孔，分别电连接至所述第一源极和所述第二源极；
第一漏极节点通孔和第二漏极节点通孔，分别电连接至所述第一漏极和所述第二漏极；
其中，所述第一源极节点通孔和所述第二源极节点通孔的第一通孔尺寸比大于所述栅极节点通孔的第二通孔尺寸比；以及
其中，所述第一通孔尺寸比还大于所述第一漏极节点通孔和所述第二漏极节点通孔的第三通孔尺寸比。
7.根据权利要求6所述的互连结构，其中，所述第一通孔尺寸比大于2，所述第二通孔尺寸比小于1.2，并且所述第三通孔尺寸比小于1.2。
8.根据权利要求6所述的互连结构，其中，所述栅极节点通孔小于所述第一漏极节点通孔和所述第二漏极节点通孔。
9.一种用于形成鳍式场效应晶体管FinFET的互连结构的方法，所述方法包括：
在介电层中形成源极节点通孔开口，其中，源极节点通孔尺寸比限定了所述源极节点通孔开口的最长尺寸与所述源极节点通孔开口的最短尺寸之间的比率；
在所述介电层中形成漏极节点通孔开口，其中，漏极节点通孔尺寸比限定了所述漏极节点通孔开口的最长尺寸与所述漏极节点通孔开口的最短尺寸之间的比率，并且，所述源极节点通孔尺寸比还大于所述漏极节点通孔尺寸比；以及
用导电材料填充所述源极节点通孔开口和所述漏极节点通孔开口，使得形成源极节点通孔和漏极节点通孔，所述源极节点通孔电连接至所述FinFET的源极，所述漏极节点通孔电连接至所述FinFET的漏极。
10.根据权利要求9所述的方法，其中，用所述导电材料填充所述源极节点通孔开口和所述漏极节点通孔开口包括：
沿着所述源极节点通孔开口的侧壁和所述漏极节点通孔开口的侧壁形成通孔衬垫层，其中，所述通孔衬垫层包括高k电介质材料；以及
在所述通孔衬垫层上方形成通孔主体层。
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