KR20190024528A - 핀형 전계 효과 트랜지스터에 대한 상호접속 구조체 - Google Patents

핀형 전계 효과 트랜지스터에 대한 상호접속 구조체 Download PDF

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KR20190024528A
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존 지 리아
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

핀형 전계 효과 트랜지스터(FinFET)들에 대한 상호접속 구조체들 및 대응 형성 기술들이 본 명세서에 개시되어 있다. FinFET에 대한 예시적인 상호접속 구조체는 FinFET의 게이트에 전기적으로 커플링된 게이트 노드 비아, FinFET의 소스에 전기적으로 커플링된 소스 노드 비아, 및 FinFET의 드레인에 전기적으로 커플링된 드레인 노드 비아를 포함한다. 소스 노드 비아 치수 비는 소스 노드 비아의 최단 치수에 대한 소스 노드 비아의 최장 치수를 정의하고, 그리고 드레인 노드 비아 치수 비는 드레인 노드 비아의 최단 치수에 대한 드레인 노드 비아의 최장 치수를 정의한다. 소스 노드 비아 치수 비는 드레인 노드 비아 치수 비보다 크다. 일부 구현예들에서, 소스 노드 비아 치수 비는 2 초과이고, 드레인 노드 비아 치수 비는 1.2 미만이다.

Description

핀형 전계 효과 트랜지스터에 대한 상호접속 구조체{INTERCONNECT STRUCTURE FOR FIN-LIKE FIELD EFFECT TRANSISTOR}
집적 회로(IC) 산업은 기하급수적인 성장을 경험하고 있다. IC 재료 및 디자인의 기술적 진보는 IC들의 세대들을 만들었으며, 각 세대는 이전 세대보다 작고 복잡한 회로들을 갖는다. IC 진화 과정에서, 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 부품(또는 라인))는 감소한 반면, 기능적인 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 일반적으로 증가했다. 이 축소(scaling down) 프로세스는 일반적으로 생산 효율성을 높이고 관련 비용들을 낮춤으로써 이점들을 제공한다.
이러한 축소는 또한 IC들의 프로세싱 및 제조의 복잡성을 증가시키며, 이러한 진보가 실현되기 위해서는 IC 프로세싱 및 제조에서 유사한 개발들이 필요하다. 예를 들어, 핀형 전계 효과 트랜지스터(FinFET; fin-like field effect transistor) 기술들이 서브-마이크론 피쳐 크기들로 진행됨에 따라, 핀 피치들의 감소 및 핀 높이들의 증가는 FinFET 디바이스들의 동작을 용이하게 하기 위해 사용되는 다층 상호접속 (MLI; Multi-Layer Interconnect) 피쳐들에 상당한 제약을 가하고 있다. 예를 들어, 진보된 기술 노드 MLI 피쳐들에 현재 제공되는 상호접속 구조체들은 바람직한 저항보다 높고 낮은 일렉트로마이그레이션 성능을 나타낸다. 이에 따라, 기존의 상호접속 구조체들 및 대응하는 형성 기술들이 의도된 목적에는 일반적으로 적절했지만, 모든 면에서 완전히 만족스럽지는 않았다.
본 개시는 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피쳐들은 축척에 따라 그려진 것이 아니며, 단지 예시를 목적으로 사용된다는 점이 강조된다. 실제로, 다양한 피쳐들의 치수들은 설명의 명료성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a는 본 개시의 다양한 양태들에 따라 성능을 최적화하는 상호접속 구조체를 갖는 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 일부 또는 전부의 간략화된 개략 평면도이다.
도 1b는 본 개시의 다양한 양태들에 따른, 도 1a의 라인 B-B를 따른 FinFET 디바이스의 도식적인 단면도이다.
도 1c는 본 개시의 다양한 양태들에 따른, 도 1a의 라인 C-C를 따른 FinFET 디바이스의 도식적인 단면도이다.
도 1d는 본 개시의 다양한 양태들에 따른, 도 1a의 라인 D-D를 따른 FinFET 디바이스의 도식적인 단면도이다.
도 2는 본 개시의 다양한 양태들에 따른, 도 1a의 라인 D-D를 따른 FinFET 디바이스의 또 다른 도식적인 단면도이다.
도 3은 본 개시의 다양한 양태들에 따른 도 1a-1d의 FinFET 디바이스의 일부 또는 전부의 또 다른 간략화된 개략 평면도이다.
도 4는 본 개시의 다양한 양태들에 따른 도 1a-1d의 FinFET 디바이스의 일부 또는 전부의 또 다른 간략화된 개략 평면도이다.
도 5a는 본 개시의 다양한 양태들에 따른, 도 1a의 라인 B-B를 따른 FinFET 디바이스의 또 다른 도식적인 단면도이다.
도 5b는 본 개시의 다양한 양태들에 따른, 도 1a의 라인 C-C를 따른 FinFET 디바이스의 또 다른 도식적인 단면도이다.
도 6a는 본 개시의 다양한 양태들에 따른, 도 1a의 라인 B-B를 따른 FinFET 디바이스의 또 다른 도식적인 단면도이다.
도 6b는 본 개시의 다양한 양태들에 따른, 도 1a의 라인 C-C를 따른 FinFET 디바이스의 또 다른 도식적인 단면도이다.
도 7a는 본 개시의 다양한 양태들에 따른 FinFET-기반 NAND 논리 회로의 일부 또는 전부의 간략화된 회로도이다.
도 7b는 본 개시의 다양한 양태들에 따른 도 7a의 FinFET-기반 NAND 논리 회로의 상호접속 구조체의 일부 또는 전부의 간략화된 개략 평면도이다.
도 8a는 본 개시의 다양한 양태들에 따른 FinFET-기반 NOR 논리 회로의 일부 또는 전부의 간략화된 회로도이다.
도 8b는 본 개시의 다양한 양태들에 따른 도 8a의 FinFET-기반 NOR 논리 회로의 상호접속 구조체의 간략화된 개략 평면도이다.
도 9는 본 개시의 다양한 양태들에 따른 FinFET 디바이스에 대한 상호접속 구조체를 제작하는 방법의 플로우 차트이다.
본 개시는 일반적으로 집적 회로 디바이스에 관한 것으로, 보다 구체적으로 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 대한 상호접속 구조체들에 관한 것이다.
다음의 개시는 본 발명의 상이한 피쳐들을 구현하기 위한 많은 다른 실시형태들 또는 예들을 제공한다. 컴포넌트 및 배열체들의 특정 예들이 본 개시를 단순화하기 위해 아래에 설명된다. 이들은 물론 예시일뿐 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피쳐 위 또는 상의 제1 피쳐의 형성은, 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 또한 제1 피쳐와 제2 피쳐가 직접 접촉하지 않도록 제1 피쳐와 제2 피쳐 사이에 추가 피쳐들이 형성될 수 있는 실시형태들도 포함할 수 있다.
또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순함 및 명료함을 목적으로 하며, 논의된 다양한 실시형태들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다. 또한, 이하의 본 개시에서 다른 피쳐 상의, 다른 피쳐에 접속된, 및/또는 다른 피쳐에 커플링(coupled)되는 피쳐의 형성은, 피쳐들이 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 또한 피쳐들이 직접 접촉하지 않도록 피쳐들에 추가 피쳐들이 개재되어 형성될 수 있는 실시형태들도 포함할 수 있다. 또한, 공간 상대적인 용어들, 예를 들어, "하부(lower)", "상부(upper)", "수평", "수직", "상(above)", "위(over)", "아래(below)", "밑(beneath)", "업", "다운", "탑(top)" "버텀(bottom)" 등 뿐만 아니라 그 파생어(예를 들어, "수평으로", "하향으로", "상향으로" 등)는 다른 피쳐에 대한 하나의 피쳐 관계의 본 개시의 용이한 설명을 위해 사용된다. 공간 상대적인 용어들은 피쳐들을 포함하는 디바이스의 상이한 배향들을 커버하는 것으로 의도된다.
진보된 집적 회로(IC) 기술 노드들의 경우, FinFET 디바이스들(비평면 트랜지스터들이라고도 함)은 특히 시스템 온 칩(SoC) 제품들의 고성능 및 저누설 응용들을 위한 대중적이고 유망한 후보가 되었다. FinFET 디바이스는 하나 초과의 측변의 게이트에 의해 감싸진 상승된 채널을 갖는다(예를 들어, 게이트는 기판으로부터 연장되는 반도체 재료의 "핀"의 상부 및 측벽을 감싼다). 평면 트랜지스터들과 비교할 때, 그러한 구성은 채널의 더 나은 제어를 제공하고, 단락 채널 효과들을 현저하게 감소시킨다(특히, 서브-임계 누설의 감소에 의해(즉, "오프" 상태의 FinFET 디바이스의 소스와 드레인 사이의 커플링에 의해)). 그러나, FinFET 기술은 소규모 기술 노드들로 진행되므로, 핀 피치의 감소는 FinFET 디바이스들의 동작을 용이하게 하는 다층 상호접속(MLI) 피쳐에 상당한 제약을 가하고 있다. 예를 들어, MLI 피쳐는 FinFET 디바이스의 컴포넌트들(예를 들어, 게이트 구조체들 및/또는 소스/드레인 피쳐들) 및/또는 디바이스들(예를 들어, 트래지스터들, 레지스터들, 커패시터들 및/또는 인덕터들)을 전기적으로 커플링하는 다양한 전도성 피쳐들(예를 들어, 디바이스-레벨 콘택트들, 비아들, 및/또는 전도성 라인들)을 포함하여, 다양한 디바이스들 및/또는 컴포넌들이 설계 요건들에 의해 규정된 바와 같이 동작할 수 있게 한다. 진보된 기술 노드 피치 및/또는 간격을 갖는 FinFET 디바이스들과 통합하기 위해 MLI 피쳐들을 압축하면 MLI 피쳐의 다양한 전도성 피쳐들 사이의 접촉 면적이 감소되어, MLI 피쳐에 의해 나타나는 접촉 저항이 증가한다. 진보된 기술 노드 요구를 충족하기 위해 비아들 사이의 피치(거리)가 수축함에 따라, 비아들과 기저의 전도성 피쳐들(예를 들어, 디바이스-레벨 콘택트들) 및/또는 피복의 전도성 피쳐들(예를 들어, 전도성 라인들) 사이에 나타난 접촉 저항이 현저히 증가하는 것이 관찰되었다. FinFET 디바이스들은 비아 접촉 저항의 이러한 증가들에 특히 민감하여, FinFET 디바이스들의 고성능들을 상당히 저하시킬 수 있다. 따라서, 본 개시는 FinFET 디바이스들이 진보된 기술 노드들에 요구되는 고밀도를 달성하면서 고성능을 유지할 수 있게 하는, 다양한 상호접속 구조체들(특히, 다양한 비아 구성들)을 제안한다.
도 1a-1d 는 본 개시의 다양한 양태들에 따른 FinFET 디바이스(10)의 일부 또는 전부의 부분 도식도이다. 특히, 도 1a는 (예를 들어, x-y 평면에서의) FinFET 디바이스(10)의 간략화된 개략 평면도이고; 도 1b는 (예를 들어, x-z 평면에서의) 도 1a의 라인 B-B를 따른 FinFET 디바이스(10)의 도식적인 단면도이고; 도 1c는 (예를 들어, x-z 평면에서의) 도 1a의 라인 C-C를 따른 FinFET 디바이스(10)의 도식적인 단면도이고; 그리고 도 1d는 (예를 들어, x-z 평면에서의) 도 1a의 라인 D-D를 따른 FinFET 디바이스(10)의 도식적인 단면도이다. FinFET 디바이스(10)는 일반적으로, 마이크로프로세서, 메모리 셀 및/또는 다른 집적 회로(IC) 디바이스에 포함될 수 있는 임의의 핀 기반의 트랜지스터를 지칭한다. 일부 구현예들에서, FinFET 디바이스(10)는, 레지스터들, 커패시터들, 인덕터들, 다이오드들, p형 전계 효과 트랜지스터(PFET)들, n형 전계 효과 트랜지스터(NFET)들, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들, 상보형 금속 산화물 반도체(CMOS) 트랜지스터들, 바이폴라 트랜지스터(BJT)들, 측부 확산형 MOS(LDMOS; lateralally diffused MOS) 트랜지스터들, 고전압 트랜지스터들, 고주파수 트랜지스터들, 다른 적합한 컴포넌트들, 또는 이들의 조합과 같은, 다양한 패시브 및 액티브 마이크로전자 디바이스들을 포함하는, IC 칩의 일부, 시스템 온 칩(SoC), 또는 그 일부이다. 도 1a-1d는 본 개시의 발명의 개념들을 더 잘 이해하도록 명료화하기 위해 간략화되었다. 추가적인 피쳐들이 FinFET 디바이스(10)에 추가될 수 있고, 후술되는 피쳐들 중 일부가 FinFET 디바이스(10)의 다른 실시형태들에서 대체, 수정 또는 제거될 수 있다.
FinFET 디바이스(10)는 기판(웨이퍼)(12)을 포함한다. 도시된 실시형태에서, 기판(12)은 실리콘을 포함한다. 대안적으로 또는 부가적으로, 기판(12)은 게르마늄과 같은 다른 기본 반도체; 실리콘 탄화물, 실리콘 인화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합물을 포함한다. 대안적으로, 기판(12)은 실리콘-온-절연체(SOI; silicon-on-insulator) 기판, 실리콘 게르마늄-온-절연체(SGOI) 기판, 또는 게르마늄-온-절연체(GOI) 기판과 같은 반도체-온-절연체 기판이다. 반도체-온-절연체 기판들은 산소 주입에 의한 분리(SIMOX; separation by implantation of oxygen), 웨이퍼 본딩 및/또는 다른 적합한 방법을 이용하여 제작될 수 있다. 일부 구현예들에서, 기판(12)은 하나 이상의 III-V 족 재료들을 포함한다. 일부 구현예들에서, 기판(12)은 하나 이상의 II-Ⅳ 족 재료들을 포함한다.
기판(12)은 FinFET 디바이스(10)의 설계 요건에 따라 구성된 도핑 영역(14) 및 도핑 영역(16)과 같은 다양한 도핑 영역들을 포함한다. 일부 구현예들에서, 기판(12)은 붕소(예를 들어, BF2), 인듐, 다른 p형 도펀트 또는 이들의 조합과 같은 p형 도펀트들로 도핑된 p형 도핑 영역들(예를 들어, p형 웰들)을 포함한다. 일부 구현예들에서, 기판(12)은 인, 비소, 다른 n형 도펀트 또는 이들의 조합과 같은 n형 도펀트들로 도핑된 n형 도핑 영역들(예를 들어, n형 웰들)을 포함한다. 일부 구현예들에서, 기판(12)은 p형 도펀트들과 n형 도펀트들의 조합으로 형성된 도핑 영역들을 포함한다. 도시된 실시형태에서, 도핑 영역(14)은 풀업(PU) FinFET과 같은 p형 금속 산화물 반도체(PMOS) FinFET(18A)를 위해 구성되고, 그리고 도핑 영역(16)은 풀 다운(PD) FinFET과 같은 n형 MOS(NMOS) FinFET(18B)를 위해 구성되어, FinFET 디바이스(10)가 CMOS FinFET을 포함하도록 한다. 예를 들어, 도핑 영역(14)은 n형 도핑 영역이고, 도핑 영역(16)은 p형 도핑 영역이다. 다양한 도핑 영역들은 기판(12) 상에 직접 및/또는 기판(12) 내에, 예를 들어 p웰 구조, n웰 구조, 듀얼 웰 구조, 융기 구조, 또는 이들의 조합을 제공하여 형성될 수 있다. 이온 주입 프로세스, 확산 프로세스 및/또는 다른 적합한 도핑 프로세스를 수행하여 다양한 도핑 영역들을 형성할 수 있다.
FinFET 디바이스(10)는 기판(12) 위에 배치된 핀(20A), 핀(20B), 핀(20C) 및 핀(20D)(액티브 핀 영역들로도 지칭됨)을 포함한다. 도 1a 내지 도 1d에서, FinFET(18A)는 핀(20A) 및 핀(20B)을 포함하고, FinFET(18B)는 핀(20C) 및 핀(20D)을 포함한다(즉, 본 개시는 FinFET(18A) 및/또는 FinFET(18B)가 단일 핀과 같이 더 많거나 적은 핀들을 포함하는 실시형태들을 고려하지만, PMOS FinFET(18A) 및 FinFET(18B)는 멀티 핀 FinFET들이다). 핀들(20A-20D)은 실질적으로 서로 평행하게 배향되며, 각각 x-방향으로 정의된 폭(w), y-방향으로 정의된 길이(l) 및 z-방향으로 정의된 높이(h)를 갖는다. 일부 구현예들에서, 높이(h)는 약 10 nm 내지 약 200 nm이고, 폭(w)은 약 3 nm 내지 약 20 nm이다. 예를 들어, 도시된 실시형태에서, 높이(h)는 약 20 nm 내지 약 65 nm이고, 폭(w)은 약 5 nm 내지 약 12 nm이다. 인접한 핀들(예컨대, 핀(20A 및 20B))은 공간(S)에 의해 분리되고, 피치(P)는 일반적으로 핀의 폭(예컨대, w)과 핀에 인접한 공간의 폭(예컨대, S)의 합으로 지칭된다(즉, P = w + S). 일부 구현예들에서, 공간(S)이 약 45 nm 미만이므로, 피치(P)는 약 60 nm 미만이다. 예를 들어, 공간(S)은 약 10nm 내지 약 35nm이고, 피치(P)는 약 15 nm 내지 약 50 nm이다. 일부 구현예들에서, 피치(P)는 주어진 기술 노드에 대한 리소그래피 프로세스에 의해 핀들 사이에서 각각 달성가능한 최소 피치이다. 본 개시는 프로세싱 및 제작으로부터 발생할 수 있는 핀들(20A-20D)의 높이, 폭 및 길이의 변화들을 고려한다. 예를 들어, 도 1a-1d에서, 핀들(20A-20D)의 폭은 핀들(20A-20D)의 상부 부분에서 핀들(20A-20D)의 하부 부분까지 변하며, 폭(w)은 변하는 폭들의 평균을 나타낸다. 도시된 실시형태에서, 폭은 핀들(20A-20D)의 상부 부분으로부터 핀들(20A-20D)의 하부 부분까지 테이퍼링되어, 상부 부분의 평균 폭이 하부 부분의 평균 폭보다 작게 된다. 일부 구현예들에서, 폭(w)은, 폭(w)이 핀들(20A-20D)의 높이(h)에 따라 측정되는 곳에 의존하여, 핀들(20A-20D)을 따라 약 5nm에서 약 15nm까지 변할 수 있다. 일부 구현예들에서, 핀들(20A-20D)의 폭(w)은 핀들(20A-20D) 서로에 대한 위치 및/또는FinFET 디바이스(10)의 다른 피쳐들에 대한 위치에 의존하여 변한다. 예를 들어, 중심 핀들의 폭은 에지 핀들의 폭보다 클 수 있다. 또 다른 예에서, 대안적으로, 중심 핀들의 폭은 에지 핀들의 폭보다 작다. 이러한 두 가지 구현예들에서, 에지 핀들의 폭은 에지 핀들의 평균 폭을 나타낼 수 있고, 중심 핀들의 폭은 중심 핀들의 평균 폭을 나타낼 수 있다. 일부 구현예들에서, FinFET(18A)의 핀들(여기서는, 핀들(20A, 20B))의 폭은 FinFET(18B)의 핀들(여기서는, 핀들(20C, 20D))의 폭(w)과 다르다. 일부 구현예들에서, 폭들은 그 높이(h)를 따라 실질적으로 동일한 폭을 갖는 핀들(20A-20D)과 같이 테이퍼링되지 않는다.
핀들(20A-20D)은 각각 y-방향으로 그 길이를 따라 정의된 채널 영역, 소스 영역 및 드레인 영역을 가지며, 채널 영역은 소스 영역과 드레인 영역 사이에 배치된다(일반적으로 소스/드레인 영역들로 지칭됨). 채널 영역은 측벽 부분들 사이에 정의된 상부 부분을 포함하며, 상부 부분 및 측벽 부분들은 FinFET 디바이스(10)의 동작 동안 전류가 소스 영역과 드레인 영역 사이에서 흐를 수 있도록 게이트 구조체(후술함)와 계합한다. 소스/드레인 영역들은 또한 측벽 부분들 사이에 정의된 탑 부분들을 포함한다. 일부 구현예들에서, 핀들(20A-20D)은 기판(12)의 일부(예컨대, 기판(12)의 재료 층의 일부)이다. 예를 들어, 기판(12)이 실리콘을 포함하는 경우, 핀들(20A-20D)은 실리콘을 포함한다. 대안적으로, 일부 구현예들에서, 핀들(20A-20D)은 기판(12)을 피복하는 하나 이상의 반도체 재료 층들과 같은 재료 층에서 정의된다. 예를 들어, 핀들(20A-20D)은 기판(12) 위에 배치된 다양한 반도체 층들(예컨대, 헤테로구조체)을 갖는 반도체 층 스택을 포함할 수 있다. 반도체 층들은 실리콘, 게르마늄, 실리콘 게르마늄, 다른 적합한 반도체 재료들 또는 이들의 조합과 같은 임의의 적합한 반도체 재료들을 포함할 수 있다. 반도체 층들은 FinFET 디바이스(10)의 설계 요건에 따라 동일하거나 상이한 재료들, 에칭 속도들, 구성성분 원자 퍼센트들, 구성성분 중량 퍼센트들, 두께들 및/또는 구성들을 포함할 수 있다. 일부 구현예들에서, 반도체 층 스택은 제1 재료로 구성된 반도체 층들 및 제2 재료로 구성된 반도체 층들과 같은 교번하는 반도체 층들을 포함한다. 예를 들어, 반도체 층 스택은 실리콘 층들과 실리콘 게르마늄 층들이 교번한다(예를 들어, 버텀에서 탑까지 SiGe/Si/SiGe/Si/SiGe/Si). 일부 구현예들에서, 반도체 층 스택은 동일한 재료의 반도체 층들을 포함하지만, 교번하는 구성성분 원자 퍼센트들, 예컨대 제1 원자 퍼센트의 구성성분을 갖는 반도체 층들과 제2 원자 퍼센트의 구성성분을 갖는 반도체 층들을 갖는다. 예를 들어, 반도체 층 스택은 교번하는 실리콘 및/또는 게르마늄 원자 퍼센트들을 갖는 실리콘 게르마늄을 포함한다(예를 들어, 버텀에서 탑까지 SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed, 여기서 a와 c는 실리콘의 상이한 원자 퍼센트이고 b와 d는 게르마늄의 상이한 원자 퍼센트임).
핀들(20A-20D)은 임의의 적합한 프로세스를 사용하여 기판(12) 위에 형성된다. 일부 구현예들에서, 증착, 리소그래피 및/또는 에칭 프로세스의 조합은 도 1a-1d에 도시된 바와 같이 기판(12)으로부터 연장되는 핀들(20A-20D)을 정의하도록 수행된다. 예를 들어, 핀들(20A-20D)을 형성하는 것은 기판(12) 위에 패터닝된 레지스트 층(또는 기판(12) 위에 배치된 헤테로구조체와 같은 재료 층)을 형성하기 위해 리소그래피 프로세스를 수행하는 것과, 패터닝된 레지스트 층에 정의된 패턴을 기판(12)(또는 기판(12) 위에 배치된 재료 층, 예컨대 헤테로구조체)에 전사하기 위해 에칭 프로세스를 수행하는 것을 포함한다. 리소그래피 프로세스는 기판(12) 상에 레지스트 층을 (예를 들어, 스핀 코팅에 의해) 형성하는 것, 노광전 베이킹 프로세스를 수행하는 것, 마스크를 사용하여 노광 프로세스를 수행하는 것, 노광후 베이킹 프로세스를 수행하는 것 및 현상 프로세스를 수행하는 것을 포함할 수 있다. 노광 프로세스 동안, 레지스트 층이 방사선 에너지(예를 들어, 자외선(UV) 광, 딥 UV(DUV) 광 또는 극 UV(EUV) 광)에 노출되고, 마스크는 마스크의 마스크 패턴 및/또는 마스크 종류(예를 들어, 바이너리 마스크, 위상 시프트 마스크 또는 EUV 마스크)에 따라 레지스트 층에 대해 방사선을 차단, 투과, 및/또는 반사하여 마스크 패턴에 대응하는 이미지가 레지스트 층 상에 투영되도록 한다. 레지스트 층은 방사선 에너지에 민감하기 때문에, 레지스트 층의 노광 부분들은 화학적으로 변화하고, 레지스트 층의 노광(또는 비노광) 부분들은 레지스트 층의 특성들 및 현상 프로세스에서 사용되는 현상액의 특성들에 따라 현상 프로세스 동안 용해된다. 현상 후에, 패터닝된 레지스트 층은 마스크에 대응하는 레지스트 패턴을 포함한다. 에칭 프로세스는 패터닝된 레지스트 층을 에칭 마스크로서 사용하여 기판(12)(또는 기판(12) 위에 배치된 재료 층)의 부분들을 제거한다. 에칭 프로세스는 건식 에칭 프로세스(예를 들어, 반응성 이온 에칭(RIE; reactive ion etching) 프로세스), 습식 에칭 프로세스, 다른 적합한 에칭 프로세스 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스 후에, 패터닝된 레지스트 층은 예를 들어 레지스트 스트립핑 프로세스에 의해 기판(12)으로부터 제거된다. 대안적으로, 핀들(20A-20D)은 이중 패터닝 리소그래피(DPL) 프로세스(예를 들어, 리소그래피-에칭-리소그래피-에칭(LELE; lithography-etch-lithography-etch) 프로세스, 자기 정렬 이중 패터닝(SADP; self-aligned double patterning) 프로세스, SID(spacer-is-dielectric) SADP 프로세스, 다른 이중 패터닝 프로세스, 또는 이들의 조합), 삼중 패터닝 프로세스(예를 들어, 리소그래피-에칭-리소그래피-에칭-리소그래피-에칭(LELELE) 프로세스, 자기 정렬 삼중 패터닝(SATP; self-aligned triple patterning) 프로세스, 다른 삼중 패터닝 프로세스, 또는 이들의 조합), 다른 다중 패터닝 프로세스(예를 들어, 자기 정렬 사중 패터닝(SAQP; self-aligned quadruple patterning) 프로세스), 또는 이들의 조합과 같은 다중 패터닝 프로세스에 의해 형성된다. 일부 구현예들에서, 직접 자기 조립(DSA; direct self-assembly) 기술이 핀들(20A-20D)을 형성하면서 구현된다. 또한, 일부 구현예들에서, 노광 프로세스는 마스크없는 리소그래피, 전자빔(e-빔) 기록, 이온 빔 기록, 및/또는 레지스트 층을 패터닝하기 위한 나노임프린트 기술을 구현할 수 있다.
격리 피쳐(들)(22)는 FinFET 디바이스(10)의 다양한 디바이스 영역들과 같은 다양한 영역들을 격리시키기 위해 기판(12) 위에 및/또는 기판(12) 내에 형성된다. 예를 들어, 격리 피쳐(22)는 FinFET(18A) 및 FinFET(18B)와 같은 액티브 디바이스 영역들 및/또는 패시브 디바이스 영역들을 서로 분리 및 격리시킨다. 격리 피쳐(22)는 또한 핀들(20A-20D)을 서로 분리 및 격리시킨다. 도시된 실시형태에서, 격리 피쳐(22)는 핀들(20A-20D)의 하부 부분을 둘러싼다. 격리 피쳐(22)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, (예를 들어, 실리콘, 산소, 질소, 탄소 또는 다른 적합한 격리 구성성분을 포함하는) 다른 적합한 격리 재료, 또는 이들의 조합을 포함한다. 격리 피쳐(22)는 STI(shallow trench isolation) 구조들, DTI(deep trench isolation) 구조들 및/또는 LOCOS(local oxidation of silicon) 구조들과 같은 상이한 구조를 포함할 수 있다. 일부 구현예들에서, STI 피쳐들은 기판(12) 내에 (예를 들어, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 사용하여) 트렌치를 에칭하고, (예를 들어, 화학 기상 증착 프로세스 또는 스핀-온 글라스 프로세스를 사용하여) 그 트렌치를 절연체 재료로 충전하는 것에 의해 형성될 수 있다. 화학적 기계적 연마(CMP) 프로세스는 과도한 절연체 재료를 제거하고 및/또는 절연체 피쳐(22)의 탑 표면을 평탄화하기 위해 수행될 수 있다. 일부 구현예들에서, STI 피쳐들은 (일부 구현예들에서, 절연체 재료가 핀들(20A-20D) 사이의 갭들(트랜치들)을 충전하도록) 핀들(20A-20D)을 형성한 이후 기판(12) 위의 절연체 재료를 증착하고, 그리고 절연체 재료 층을 에칭 백하여 격리 피쳐(22)를 형성함으로써 형성될 수 있다. 일부 구현예들에서, 절연 피쳐(22)는 라이너 유전체 층 위에 배치된 벌크 유전체 층과 같이 트렌치를 충전하는 다층 구조를 포함하며, 벌크 유전체 층 및 라이너 유전체 층은 설계 요건에 따른 재료들(예를 들어, 열 산화물을 포함하는 라이너 유전체 층 위에 배치된 실리콘 질화물을 포함하는 벌크 유전체 층)을 포함한다. 일부 구현예들에서, 절연 피쳐(22)는 도핑된 라이너 층(예를 들어, 붕소 실리케이트 유리(BSG) 또는 포스포실리케이트 유리(PSG)를 포함함) 위에 배치된 유전체 층을 포함한다.
게이트 구조체(30A), 게이트 구조체(30B) 및 게이트 구조체(30C)와 같은 다양한 게이트 구조체가 핀들(20A-20D) 위에 배치된다. 게이트 구조체들(30A-30C)은 (예를 들어, 핀들(20A-20D)에 실질적으로 수직인) x-방향을 따라 연장된다. 도시된 실시형태에서, 게이트 구조체(30A)는 핀들(20A-20D)의 채널 영역들 위에 배치된다. 일부 구현예들에서, 게이트 구조체(30A)는 핀들(20A-20D)의 채널 영역들을 감싸며, 이로써 핀들(20A-20D)의 소스/드레인 영역들에 개재된다. 게이트 구조체(30A)는 핀들(20A-20D)의 채널 영역들과 계합하여, 동작 동안 핀들(20A-20D)의 소스/드레인 영역들 사이에서 전류가 흐르게 할 수 있다. 도시된 추가 실시형태에서, 게이트 구조체(30A)는 액티브 게이트 구조체이지만, 게이트 구조체(30B) 및 게이트 구조체(30C)는 더미 게이트 구조체들이다. "액티브 게이트 구조체"는 일반적으로 FinFET 디바이스(10)의 전기적 기능성 게이트 구조체를 지칭하는 반면, "더미 게이트 구조체"는 일반적으로 FinFET 디바이스(10)의 전기적 비기능성 게이트 구조체를 지칭한다. 일부 구현예들에서, 더미 게이트 구조체는 액티브 게이트 구조체의 물리적 치수들과 같은 액티브 게이트 구조체의 물리적 특성들을 모방하지만, FinFET에서는 동작 불가능하다(즉, 전류를 흐르게 할 수 없다). 도 1a-1d에서, 게이트 구조체(30B) 및 게이트 구조체(30C)는, 핀들(20A-20D)의 소스 영역이 게이트 구조체(30A)와 게이트 구조체(30B) 사이에 배치되고 핀들(20A-20D)의 드레인 영역이 게이트 구조체(30A)와 게이트 구조체(30C) 사이에 배치되도록, 배치된 핀들(20A-20D)의 부분들을 감싼다. 일부 구현예들에서, 게이트 구조체(30B) 및/또는 게이트 구조체(30C)는 실질적으로 균일한 프로세싱 환경을 가능하게 하는데, 예를 들어 (예를 들어, 에피택셜 소스/드레인 피쳐를 형성할 때) 핀들(20A-20D)의 소스/드레인 영역들에서 균일한 에피택셜 재료 성장을 가능하게 하고, (예를 들어, 소스/드레인 오목부들을 형성할 때) 핀들(20A-20D)의 소스/드레인 영역들에서 균일한 에칭 속도들을 가능하게 하며, 및/또는 (예를 들어, CMP-유도된 디싱 효과들을 감소(또는 방지)함으로써) 균일하고 실질적으로 평탄한 표면들을 가능하게 한다.
게이트 구조체들(30A-30C)은 FinFET 디바이스(10)의 설계 요건들에 따라 원하는 기능을 달성하도록 구성된 게이트 스택들을 포함하여, 게이트 구조체들(30A-30C)이 동일하거나 상이한 층들 및/또는 재료들을 포함한다. 일부 구현예들에서, 게이트 스택은 게이트 유전체(예를 들어, 게이트 유전체 층) 및 게이트 전극(예를 들어, 일 함수 층 및 벌크(또는 충전) 전도성 층)을 포함한다. 게이트 스택은 다수의 다른 층들, 예를 들어 캡핑 층들, 계면 층들, 확산 층들, 장벽 층들, 하드 마스크 층들, 또는 이들의 조합들을 포함할 수 있다. 일부 구현예들에서, 게이트 유전체 층은 계면 층(실리콘 산화물과 같은 유전체 재료 포함) 위에 배치되고, 게이트 전극은 게이트 유전체 층 위에 배치된다. 게이트 유전체 층은 실리콘 산화물, 하이-k 유전체 재료, 다른 적합한 유전체 재료 또는 이들의 조합들과 같은 유전체 재료를 포함한다. 하이-k 유전체 재료의 예들로는 이산화 하프늄(HfO2), HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 산화 지르코늄, 산화 알루미늄, 이산화 하프늄-알루미나(HfO2-Al2O3) 합금, 기타 적합한 하이-k 유전체 재료들, 또는 이들의 조합들을 포함한다. 일부 구현예들에서, 게이트 유전체 층은 하이-k 유전체 층이다. 게이트 전극은 전도성 재료, 예컨대 폴리실리콘, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), TaN, NiSi CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 다른 전도성 재료, 또는 이들의 조합들을 포함한다. 일부 구현예들에서, 일 함수 층은 원하는 일 함수(예를 들어, n형 일 함수 또는 p형 일 함수)를 갖도록 튜닝된 전도성 층이고, 전도성 벌크 층은 일 함수 층 위에 형성된 전도성 층이다. 일부 구현예들에서, 일 함수 층은 n형 일 함수 재료들, 예컨대 Ti, 은(Ag), TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, 망간(Mn), 지르코늄(Zr), 다른 적합한 n형 일 함수 재료들, 또는 이들의 조합을 포함한다. 일부 구현예들에서, 일 함수 층은 p형 일 함수 재료, 예컨대 TiN, TaN, 루테늄(Ru), Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p형 일 함수 재료들, 또는 이들의 조합을 포함한다. 벌크 전도성 층은 Al, W 및/또는 Cu와 같은 적합한 전도성 재료를 포함한다. 일부 구현예들에서, 벌크 전도성 층은 추가적으로 또는 집합적으로 폴리실리콘, Ti, Ta, 금속 합금, 다른 적합한 재료들 또는 이들의 조합들을 포함한다. 일부 구현예들에서, 게이트 구조체(30A-30C)는 (PMOS로 구성된) FinFET(18A) 및 (NMOS로 구성된) FinFET(18B)에 걸쳐있기 때문에, 게이트 구조체(30A-30C)는 FinFET(18A) 및 FinFET(18B)과 대응하는 영역들에서 상이한 층들을 갖는다. 예를 들어, 일부 구현예들에서, 게이트 구조체(30A)는 FinFET(18A)과 대응하는 영역에 p형 일 함수 층을, FinFET(18B)과 대응하는 영역에 n형 일 함수 층을, 그리고 p형 일 함수 층 및 n형 일 함수 층 위에 배치된 벌크 전도성 층을 포함한다.
게이트 구조체들(30A-30C)은 증착 프로세스들, 리소그래피 프로세스들, 에칭 프로세스들, 다른 적합한 프로세스들, 또는 이들의 조합들에 의해 형성된다. 증착 프로세스들은 CVD, 물리 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 대기압 CVD(APCVD), 도금, 다른 적합한 방법들, 또는 이들의 조합들을 포함한다. 리소그래피 패터닝 프로세스들은 레지스트 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 레지스트 현상, 린스, 건조(예를 들어, 하드 베이킹), 다른 적합한 프로세스들, 또는 이들의 조합들을 포함한다. 대안적으로, 리소그래피 노광 프로세스는 마스크없는 리소그래피, 전자-빔 기록 또는 이온-빔 기록과 같은 다른 방법들에 의해 보조, 구현 또는 대체된다. 에칭 프로세스들은 건식 에칭 프로세스들, 습식 에칭 프로세스들, 다른 에칭 프로세스들 또는 이들의 조합들을 포함한다. 게이트 스택들은 게이트 라스트 프로세스, 게이트 퍼스트 프로세스 또는 하이브리드 게이트 라스트/게이트 퍼스트 프로세스에 따라 제조된다. 게이트 라스트 프로세스 구현예들에서, 게이트 구조체들(30A-30C) 중 하나 이상은 금속 게이트 스택들로 후속하여 대체되는 더미 게이트 스택들을 포함한다. 더미 게이트 스택들은 예를 들어, 계면 층(예를 들어, 실리콘 산화물을 포함) 및 더미 게이트 전극 층(예를 들어, 폴리실리콘을 포함)을 포함한다. 그러한 구현예들에서, 더미 게이트 전극 층은 제거되어, 금속 게이트 스택들이 형성되는 개구부들(트렌치들)을 형성한다. 일부 구현예들에서, 더미 게이트 스택은 게이트 구조체(30B) 및 게이트 구조체(30C)에 남아있는 반면, 게이트 구조체(30A)의 더미 게이트 스택은 금속 게이트 스택으로 대체된다. 일부 구현예들에서, 게이트 구조체들(30A-30C)의 더미 게이트 스택들은 금속 게이트 스택들로 대체된다.
일부 구현예들에서, 게이트 구조체들(30A-30C)은 게이트 스택들에 인접하여(예를 들어, 그 측벽들을 따라) 배치된 스페이서들을 더 포함한다. 게이트 스페이서들은 임의의 적합한 프로세스에 의해 형성되고 유전체 재료를 포함한다. 유전체 재료는 실리콘, 산소, 탄소, 질소, 다른 적합한 재료, 또는 이들의 조합들(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 실리콘 탄화물)을 포함할 수 있다. 예를 들어, 도시된 실시형태에서, 실리콘 질화물 층과 같이 실리콘과 질소를 포함하는 유전체 층은 기판(12) 위에 증착될 수 있고, 후속하여 이방성 에칭되어 게이트 스페이서를 형성할 수 있다. 일부 구현예들에서, 게이트 스페이서들은, 실리콘 질화물을 포함하는 제1 유전체 층 및 실리콘 산화물을 포함하는 제2 유전체 층과 같은 다층 구조를 포함한다. 일부 구현예들에서, 시일 스페이서들, 오프셋 스페이서들, 희생 스페이서들, 더미 스페이서들, 및/또는 메인 스페이서들과 같은 스페이서들 중 하나 초과 세트는 금속 게이트 스택들에 인접하여 형성된다. 이러한 구현예들에서, 스페이서들의 다양한 세트들은 상이한 에칭 속도를 갖는 재료를 포함할 수 있다. 예를 들어, 실리콘과 산소(예를 들면, 실리콘 산화물)를 포함하는 제1 유전체 층은 기판(12) 위에 증착되고 후속하여 이방성 에칭되어 게이트 스택들에 인접하여 제1 스페이서 세트를 형성할 수 있고, 그리고 실리콘과 질소(예를 들면, 실리콘 질화물)를 포함하는 제1 유전체 층은 기판(12) 위에 증착되고 후속하여 이방성 에칭되어 제1 스페이서 세트에 인접하여 제2 스페이서 세트를 형성할 수 있다. 스페이서들을 형성하기 전 및/또는 형성한 후에 기판(12)에 저농도로 도핑된 소스 및 드레인(LDD) 피쳐들 및/또는 고농도 도핑된 소스 및 드레인(HDD) 피쳐들을 형성하기 위해 주입, 확산 및/또는 어닐링 프로세스가 수행될 수 있다.
에피택셜 소스 피쳐들 및 에피택셜 드레인 피쳐들(에피택셜 소스/드레인 피쳐들이라고도 함)은 핀들(20A-20D)의 소스/드레인 영역들 위에 배치된다. 예를 들어, 반도체 재료는 핀들(20A-20D) 상에 에피택셜 성장되어, 에피택셜 소스/드레인 피쳐들(40A-40D)을 형성한다. 일부 구현예들에서, 에피택셜 소스/드레인 피쳐들(40A-40D)은 핀 오목부 프로세스(예를 들어, 에치 백 프로세스) 후에 핀들(20A-20D)의 소스/드레인 영역들(20A-20D) 상에 형성되어, 애피택셜 소스/드레인 피쳐들(40A-40D)이 오목해진 핀들(20A-20D)로부터 성장되도록 한다. 일부 구현예들에서, 에피택셜 소스/드레인 피쳐들(40A-40D)은 핀들(20A-20D)의 소스/드레인 영역들을 감싼다. 그러한 구현예들에서, 핀들(20A-20D)은 핀 리세스 프로세스에 종속되지 않을 수 있다. 에피택셜 소스/드레인 피쳐들(40A-40D)은 (일부 구현예들에서는, 실질적으로 핀들(20A-20D)에 수직하는) x-방향을 따라 측부로 연장(성장)되어, 에피택셜 소스/드레인 피쳐들(40A-40D)이 하나 초과의 핀에 걸쳐지는 병합된 에피택셜 소스/드레인 피쳐들이 되도록 한다(예를 들어, 에피택셜 소스/드레인 피쳐(40A)는 핀(20A) 및 핀(20B)에 걸쳐 있음). 에피택시 프로세스는 CVD 증착 기술들(예를 들어, 기상 애피택시(VPE), 초-고진공 CVD(UHV-CVD), LPCVD 및/또는 PECVD), 분자 빔 에피택시, 다른 적합한 SEG 프로세스들, 또는 이들의 조합들)을 구현할 수 있다. 에피택시 프로세스는 기판(12)의 조성과 상호 작용하는 기체 및/또는 액체 전구체들을 사용할 수 있다. 에피택셜 소스/드레인 피쳐들(40A-40D)은 n형 도펀트들 및/또는 p형 도펀트들로 도핑된다. FinFET(18A)이 (예를 들어, p-채널을 갖는) PMOS FinFET인 도시된 실시형태에서, 에피택셜 소스/드레인 피쳐들(40A, 40C)은 실리콘 및/또는 게르마늄을 포함하는 에피택셜 층들이며, 여기서 실리콘 게르마늄 함유 에피택셜 층들은 붕소, 탄소, 다른 p형 도펀트, 또는 이들의 조합으로 도핑된다(예를 들어, Si:Ge:B 에피택셜 층을 형성함). FinFET(18B)이 (예를 들어, n-채널을 갖는) NMOS FinFET인 도시된 추가 실시형태에서, 에피택셜 소스/드레인 피쳐들(40B, 40D)은 실리콘 및/또는 탄소를 포함하는 에피택셜 층들이며, 여기서 실리콘 함유 에피택셜 층들 또는 실리콘-탄소 함유 에피택셜 층들은 인, 비소, 다른 n형 도펀트, 또는 이들의 조합으로 도핑된다(예를 들어, Si:P 에피택셜 층 또는 Si:C:P 애피택셜 층을 형성함). 일부 구현예들에서, 에피택셜 소스/드레인 피쳐들(40A-40D)은 채널 영역에서 원하는 인장 응력 및/또는 압축 응력을 달성하는 재료들 및/또는 도펀트들을 포함한다. 일부 구현예들에서, 에피택셜 소스/드레인 피쳐들(40A-40D)은 에피택시 프로세스의 소스 재료에 불순물들을 첨가함으로써 증착 동안 도핑된다. 일부 구현예들에서, 에피택셜 소스/드레인 피쳐들(40A-40D)은 증착 프로세스에 후속하는 이온 주입 프로세스에 의해 도핑된다. 일부 구현예들에서, 어닐링 프로세스들은 에피택셜 소스/드레인 피쳐들(40A-40D) 및/또는 FinFET 디바이스(10)의 다른 소스/드레인 영역들, 예컨대 HDD 영역들 및/또는 LDD 영역(둘 다 도시되지 않음)에서의 도펀트들을 활성화하기 위해 수행된다.
도 1a-1d에 도시된 바와 같이, 실리사이드 층은 실리사이드 층(42A), 실리사이드 층(42B), 실리사이드 층(42C) 및 실리사이드 층(42D)과 같은 에피택셜 소스/드레인 피쳐들(40A-40D) 상에 형성된다. 일부 구현예들에서, 실리사이드 층들(42A-42D)은 에피택셜 소스/드레인 피쳐들(40A-40D) 위에 금속층을 증착함으로써 형성된다. 금속층은 니켈, 백금, 팔라듐, 바나듐, 티타늄, 코발트, 탄탈륨, 이테르븀, 지르코늄, 다른 적합한 금속 또는 이들의 조합들과 같은 실리사이드 형성을 촉진시키기에 적합한 임의의 재료를 포함한다. 다음, FinFET 디바이스(10)는 에피택셜 소스/드레인 피쳐들(40A-40D)(예를 들어, 실리콘 및/또는 게르마늄)의 구성성분들이 금속과 반응하게 하기 위해 가열된다. 이로써 실리사이드 층들(42A-42D)은 에피택셜 소스/드레인 피쳐들(40A-40D)의 구성성분(예를 들어, 실리콘 및/또는 게르마늄)을 포함한다. 일부 구현예들에서, 실리사이드 층들(42A-42D)은 니켈 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드를 포함한다. 금속층의 나머지 부분들과 같은 임의의 미반응 금속은 에칭 프로세스와 같은 임의의 적합한 프로세스에 의해 선택적으로 제거된다. 일부 구현예들에서, 실리사이드 층들(42A-42D) 및 에피택셜 소스/드레인 피쳐들(40A-40D)은 총칭하여 FinFET 디바이스(10)의 에피택셜 소스/드레인 피쳐들로 지칭된다.
다층 상호접속(MLI) 피쳐(50)는 기판(12) 위에 배치된다. MLI 피쳐(50)는 FinFET 디바이스(10)의 컴포넌트들(예를 들어, 게이트 구조체들 및/또는 소스/드레인 피쳐들) 및/또는 다양한 디바이스들(예를 들어, 트래지스터들, 레지스터들, 커패시터들 및/또는 인덕터들)을 전기적으로 커플링하여, 다양한 디바이스들 및/또는 컴포넌트들이 FinFET 디바이스(10)의 설계 요건들에 의해 규정된 바와 같이 동작할 수 있게 한다. MLI 피쳐(50)는 다양한 상호접속 구조체들을 형성하도록 구성된 유전체 층들 및 전도성 층들의 조합을 포함한다. 전도성 층들은 디바이스 레벨 콘택트들 및/또는 비아들과 같은 수직 상호접속 피쳐들 및/또는 전도성 라인들과 같은 수평 상호접속 피쳐들을 형성하도록 구성된다. 수직 상호접속 피쳐들은 전형적으로 MLI 피쳐(50)의 상이한 층들(또는 상이한 평면들)에서의 수평 상호접속 피쳐들을 접속시킨다. 일부 구현예들에서, (여기서는, z-방향을 따른) 수직 상호접속 피쳐들의 높이들은 수평 상호접속 피쳐들의 높이들보다 높다. FinFET 디바이스(10)의 동작 동안, 상호접속 구조체들은 디바이스들 및/또는 FinFET 디바이스(10)의 컴포넌트들 사이에서 신호들을 라우팅하고 및/또는 신호들(예를 들어, 클럭 신호들, 전압 신호들 및/또는 접지 신호들)을 디바이스들 및/또는 FinFET 디바이스(10)의 컴포넌트들에 분배하도록 구성된다. MLI 피쳐(50)가 주어진 수의 유전체 층들 및 전도성 층들로 도시되었지만, 본 개시는 다소의 유전체 층들 및/또는 전도성 층들을 갖는 MLI 피쳐(50)를 고려한다.
MLD 피쳐(50)는 기판(12) 위에 배치된 층간 유전체 층(52)(ILD-0), ILD 층(52) 위에 배치된 층간 유전체 층(54)(ILD-1), ILD 층(54) 위에 배치된 층간 유전체 층(56)(ILD-2), 및 ILD 층(56) 위에 배치된 층간 유전체 층(58)(ILD-3)을 포함한다. ILD 층(52-58)은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성된 산화물, PSG, BPSG, 로우-k 유전체 재료, 다른 적합한 유전체 재료, 또는 이들의 조합을 포함하는 유전체 재료를 포함한다. 예시적인 로우-k 유전체 재료들은 FSG, 탄소 도핑된 실리콘 산화물, 블랙 다이아몬드®(캘리포니아 주 산타 클라라의 어플라이드 머티어리얼스), 크세로겔, 에어로겔, 비정질 플루오르화 탄소, 파릴렌, BCB, 실크®(다우 케미칼, 미시간 주 미들랜드), 폴리이미드, 다른 로우-k 유전체 재료, 또는 이들의 조합들을 포함한다. 도시된 실시형태에서, ILD 층들(52-58)은, 일반적으로 3보다 작은 유전 상수(k)를 갖는 재료들을 지칭하는 로우-k 유전체 재료를 포함하는 유전체 층들(일반적으로 로우-k 유전체 층들로 지칭됨)이다. 예를 들어, ILD 층들(52-58)은 SiO2 층들이다. ILD 층들(52-58)은 다수의 유전체 재료들을 갖는 다층 구조를 포함할 수 있다. MLI 피쳐(50)는 ILD 층(52)과 ILD 층(54) 사이의 CESL, ILD 층(54)과 ILD 층(56) 사이에 배치된 CESL, 및 ILD 층(56)과 ILD 층(58) 사이에 배치된 CESL과 같이, ILD 층들(52-58) 사이에 배치된 하나 이상의 콘택트 에칭 스톱 층(CESL)들을 더 포함할 수 있다. 일부 구현예들에서, CESL은 기판(12) 및/또는 절연 피쳐(22)와 ILD 층(52) 사이에 배치된다. CESL은 ILD 층들(52-58)의 유전체 재료와 다른 유전체 재료와 같은 ILD 층들(52-58)과 다른 재료를 포함한다. 예를 들어, ILD 층들(52-58)이 로우-k 유전체 재료를 포함하는 경우, CESL들은 실리콘 질화물 또는 실리콘 산질화물과 같이 실리콘 및 질소를 포함한다. ILD 층들(52-58)은, 예를 들어, 증착 프로세스(예컨대, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 도금, 다른 적합한 방법들, 또는 이들의 조합들)에 의해 기판(12) 위에 형성된다. 일부 구현예들에서, ILD 층들(52-58)은, 예를 들어, 기판(12) 위에 유동성 재료(예컨대, 액체 화합물)을 증착시키고, 유동성 재료를 열적 어닐링 및/또는 자외선 조사 처리와 같은 적절한 기술에 의해 고체 재료로 전환시키는 것을 포함하는 유동성 CVD(FCVD)에 의해 형성된다. ILD 층들(52-58)의 증착에 이어서, ILD 층들(52-58)이 실질적으로 평면들을 갖도록 CMP 프로세스 및/또는 다른 평탄화 프로세스가 수행된다.
디바이스 레벨 콘택트들(60A-60D), 비아들(70A-70E) 및 전도성 라인들(80A-80F)은 ILD 층들(52-58)에 배치되어 상호접속 구조체들을 형성한다. 디바이스 레벨 콘택트들(60A-60D), 비아들(70A-70E) 및 전도성 라인들(80A-80F)은 x-방향으로 정의된 폭들, y-방향으로 정의된 길이들, 및 z-방향으로 정의된 높이들을 갖는다. 도 1a-1d에서, 디바이스 레벨 콘택트들(60A-60D) 및 비아들(70A-70E)은 핀들(20A-20D)이 연장되는 방향에 실질적으로 수직인 방향으로 연장되는 한편, 전도성 라인들(80A-80F)은 핀들(20A-20D)이 연장되는 방향에 실질적으로 평행인 방향으로 연장된다. 그러나, 본 개시는 디바이스 레벨 콘택트들(60A-60D), 비아들(70A-70E) 및/또는 전도성 라인들(80A-80F)의 다른 배향들을 고려한다.
디바이스 레벨 콘택트들(60A-60D)(로컬 상호접속부들 또는 로컬 콘택트들도 지칭됨)은 FinFET(18A) 및 FinFET(18B)와 같은 IC 디바이스 피쳐들을 MLI 피쳐(50)의 비아들(70A-70E)에 전기적으로 커플링 및/또는 물리적으로 커플링시킨다. 예를 들어, 디바이스 레벨 콘택트들(60A-60D)은 FinFET 디바이스(10)의 소스/드레인 영역들과 같은 전도성 영역에 대한 콘택트들을 일반적으로 지칭하는 금속-투-디바이스(MD) 콘택트들이다. 도시된 실시형태에서, 디바이스 레벨 콘택트(60A) 및 디바이스 레벨 콘택트(60B)는, 디바이스 레벨 콘택트(60A) 및 디바이스 레벨 콘택트(60B)가 FinFET(18A) 및 FinFET(18B)의 드레인 영역들을 각각 비아(70A) 및 비아(70B)에 접속시키도록, 에피택셜 소스/드레인 피쳐(40A) 및 에피택셜 소스/드레인 피쳐(40B) 상에 각각 배치된다. 도시된 추가 실시형태에서, 디바이스 레벨 콘택트(60C) 및 디바이스 레벨 콘택트(60D)는, 디바이스 레벨 콘택트(60C) 및 디바이스 레벨 콘택트(60D)가 FinFET(18A) 및 FinFET(18B)의 소스 영역들을 각각 비아(70C) 및 비아(70D)에 접속시키도록, 에피택셜 소스/드레인 피쳐(40C) 및 에피택셜 소스/드레인 피쳐(40D) 상에 각각 배치된다. 디바이스 레벨 콘택트들(60A, 60B)은 드레인 콘택트들(CD)로 지칭될 수 있고, 디바이스 레벨 콘택트들(60C, 60D)은 소스 콘택트들(CS) 로 지칭될 수 있다. 디바이스 레벨 콘택트들(60A-60D)은 FinFET 디바이스(10)의 설계 요건에 따라 임의의 적합한 치수들을 갖는다. 도 1a-1d에서, 디바이스 레벨 콘택트들(60A-60D)의 폭들은 디바이스 레벨 콘택트들(60A-60D)의 길이들보다 크다. 일부 구현예들에서, 소스 콘택트들(여기서는, 디바이스 레벨 콘택트들(60C, 60D))의 폭들 및/또는 길이들은 드레인 콘택트들(여기서는 디바이스 레벨 콘택트들(60A, 60B))의 폭들 및/또는 길이들보다 크다. 일부 구현예들에서, 드레인 콘택트들의 폭들 및/또는 길이들은 소스 콘택트들의 폭들 및/또는 길이들보다 크다. 일부 구현예들에서, 드레인 콘택트들은 동일한 치수들(예를 들어, 폭들, 길이들 및/또는 높이들)을 갖고, 소스 콘택트들은 동일한 치수를 갖지만, 드레인 콘택트들의 치수들은 소스 콘택트들의 치수들과 상이하다. 디바이스 레벨 콘택트들(60A-60D)은 ILD 층(52) 및/또는 ILD 층(54)을 통해 연장되지만, 본 개시는 디바이스 레벨 콘택트들(60A-60D)이 MLI 피쳐(50)의 다소의 ILD 층들 및/또는 CESL들을 통해 연장되는 실시형태들을 고려한다. 일부 구현예들에서, 디바이스 레벨 콘택트들(60A-60D)은, 라인의 전단(FEOL; front-end-of-line) 전도성 피쳐들(예를 들어, 게이트 구조체(30A) 및/또는 에피택셜 소스/드레인 피쳐들(40A-40D))를 라인의 후단(BEOL; back-end-of-line) 전도성 피쳐(예를 들어, 비아들(70A-70E))에 상호접속시켜 FEOL 전도성 피쳐들을 BEOL 전도성 피쳐들에 전기적 및/또는 물리적으로 커플링시키는, 라인의 중간단(MEOL; middle-end-of-line) 전도성 피쳐들이다.
비아들(70A-70D)은 MLI 피쳐(50)의 전도성 피쳐들을 서로 전기적으로 커플링 및/또는 물리적 커플링시킨다. 예를 들어, 비아(70A)는, 비아(70A)가 디바이스 레벨 콘택트(60A)를 전도성 라인(80B)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(60A) 상에 배치되고; 비아(70B)는, 비아(70B)가 디바이스 레벨 콘택트(60B)를 전도성 라인(80E)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(60B) 상에 배치되고; 비아(70C)는, 비아(70C)가 디바이스 레벨 콘택트(60C)를 ((일부 구현예들에서는, 설계 요건들에 따라 양의 공급 전압으로서 구성되는) 전원 전압(VDD)에 전기적으로 커플링되는) 전도성 라인(80A)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(60C) 상에 배치되고; 그리고 비아(70D)는, 비아(70D)가 디바이스 레벨 콘택트(60D)를 ((일부 구현예들에서는, 설계 요건들에 따라 음의 공급 전압으로서 구성되는) 전원 전압(VSS)에 전기적으로 커플링되는) 전도성 라인(80F)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(60D) 상에 배치된다. 비아들(70A, 70B)은 FinFET(18A) 및 FinFET(18B)의 드레인 영역들 각각을 MLI 피쳐(50)의 전도성 라인들(80A-80F)(총괄하여 금속 1(M1) 층으로 지칭됨)에 전기적으로 커플링시키고(그리고 이로써 드레인 노드 비아들(VD)로 지칭되고); 그리고 비아들(70C, 70D)은 FinFET(18A) 및 FinFET(18B)의 소스 영역들 각각을 MLI 피쳐(50)의 M1 층에 전기적으로 커플링시킨다(그리고 이로써 소스 노드 비아들(VS)로 지칭된다). 비아들(70A-70D)이 ILD 층(54)을 통해 연장되지만, 본 개시는 비아들(70A-70D)이 MLI 피쳐(50)의 다소의 ILD 층들 및/또는 CESL들을 통해 연장되는 실시형태들을 고려한다. 일부 구현예들에서, 비아들(70A-70D)은 MEOL 전도성 피쳐들(예를 들어, 디바이스 레벨 콘택트들(60A-60D))을 BEOL 전도성 피쳐들(예를 들어, 전도성 라인들(80A-80F))에 상호접속시켜, MEOL 전도성 피쳐들을 BEOL 전도성 피쳐들에 전기적으로 및/또는 물리적으로 커플링시킨다. 일부 구현예들에서, MLI 피쳐(50)는 상이한 ILD 층들에서의 BEOL 전도성 피쳐들을 서로 상호접속시키는, 예컨대 전도성 라인들(80A-80F)(즉, M1 층)을 ILD 층들(52-58)을 피복하는 다른 ILD 층(예컨대, MLI 피쳐(50)의 금속 2(M2)층, 미도시)에 배치된 전도성 라인들에 상호접속시키는 BEOL 전도성 피쳐들인 비아들을 더 포함한다.
MLI 피쳐(50)는 IC 디바이스 피쳐를 MLI 피쳐(50)의 전도성 피쳐에 전기적으로 커플링 및/또는 물리적으로 커플링하는 비아(70E)를 더 포함한다. 도 1d에서, 비아(70E)는, 비아(70E)가 게이트 구조체(30A)를 전도성 라인(80D)에 물리적으로(또는 직접적으로) 접속시키도록, 게이트 구조체(30A) 상에 배치된다. 비아(70E)는 ILD 층(52), ILD 층(54), 및 ILD 층(56)을 통해 연장되지만, 본 개시는 비아들(70E)이 MLI 피쳐(50)의 다소의 ILD 층들 및/또는 CESL들을 통해 연장되는 실시형태들을 고려한다. 이러한 구현예들에서, 비아(70E)는 게이트 구조체(30A)와 물리적으로 및 전기적으로 커플링된다. 도 2에 도시된 것과 같은 대안의 구현예들에서, MLI 피쳐(50)는 게이트 구조체(30A)를 비아(70E)에 전기적으로 커플링 및/또는 물리적으로 커플링하는 디바이스 레벨 콘택트(60E)를 더 포함한다. 예를 들어, 디바이스 레벨 콘택트(60E)는, 디바이스 레벨 콘택트(60E)가 게이트 구조체(30A)를 비아(70E)에 물리적으로(또는 직접적으로) 접속시키고, 그리고 비아(70E)가 디바이스 레벨 콘택트(60E)를 전도성 라인(80D)에 물리적으로(또는 직접적으로) 접속시키도록, 게이트 구조체(30A) 상에 배치된다. 따라서 디바이스 레벨 콘택트(60E)는, 일반적으로 폴리 게이트 구조체 또는 금속 게이트 구조체와 같은 게이트 구조체에 대한 콘택트를 지칭하는 게이트 콘택트(CG) 또는 금속-투-폴리(MP) 콘택트로 지칭된다. 이러한 구현예들에서, 디바이스 레벨 콘택트(60E)는 ILD 층(52) 및 ILD 층(54)을 통해 연장되고, 비아(70E)는 ILD 층(56)을 통해 연장되지만, 본 개시는 디바이스 레벨 콘택트(60E) 및/또는 비아(70E)가 MLI 피쳐(50)의 다소의 ILD 층들 및/또는 CESL들을 통해 연장되는 실시형태들을 고려한다. 도 1d 및 도 2 모두에 도시된 구현예들에서, 비아(70E)는 FinFET(18A)의 게이트 및 FinFET(18B)의 게이트를 MLI 피쳐(50)의 M1 층(전도성 라인들(80A-80F) 중 적어도 하나)에 커플링한다(그리고 이로써 게이트 노드 비아(VG)로 지칭된다).
도 1a-1d를 다시 돌아가면, 비아들(70A-70E)의 치수들은 FinFET 디바이스(10)가 끊임없이 수축하는 IC 기술 노드들의 고밀도(즉, 최소 피치/간격을 만족시킴) 및 고성능 요구를 달성할 수 있도록 구성된다. 특히, 비아들(70A-70E) 각각은 비아들(70A-70E)의 각 최장 치수(또는 측변)의 값과 비아들(70A-70E)의 각 최단 치수(또는 측변)의 값 사이의 비로 정의된 비아 치수비를 갖는다(이로써, 비아 치수 = 최장 치수/최단 치수). 예를 들어, 비아(70C) 및 비아(70D)와 같은 소스 노드 비아들은 각각 최장 치수(도시된 실시형태에서, x-방향으로 연장되는 비아들(70C, 70D)의 폭(W1)을 나타내는 X1) 및 최단 치수(도시된 실시형태에서, y-방향으로 연장되는 비아들(70C, 70D)의 길이(L1)를 나타내는 Y1)를 가지며, 여기서 최단 치수에 대한 최장 치수의 소스 노드 비아 치수 비는 2보다 크다(즉, X1/Y1 > 2 및/또는 W1/L1 > 2). 일부 구현예들에서, X1은 약 15 nm 내지 약 150 nm이고, Y1은 약 5 nm 내지 약 40 nm이다. 또한, 비아(70A) 및 비아(70B)와 같은 드레인 노드 비아들은 각각 최장 치수(도시된 실시형태에서, x-방향으로 연장되는 비아들(70A, 70B)의 폭(W2)을 나타내는 X2) 및 최단 치수(도시된 실시형태에서, y-방향으로 연장되는 비아들(70A, 70B)의 길이(L2)를 나타내는 Y2)를 가지며, 여기서 최단 치수에 대한 최장 치수의 드레인 노드 비아 치수 비는 약 0.8 내지 약 1.2이다(즉, 1.2 > X2/Y2 > 0.8 및/또는 1.2 > W2/L2 > 0.8). 일부 구현예들에서, 최장 치수는 실질적으로 최단 치수와 동일하다. 일부 구현예들에서, X2는 약 5 nm 내지 약 40 nm이고, Y2는 약 5 nm 내지 약 40 nm이다. 따라서, 소스 노드 비아들은 드레인 노드 비아들보다 큰 비아 치수 비를 가지며, 소스 노드 비아들은 직사각형 형상이고 드레인 노드 비아들은 원형 형상이다. 이러한 구성은 소스 노드 비아들(여기서는, 비아들(70C, 70D))과 디바이스 레벨 콘택트들(60C, 60D) 사이의 접촉 영역을 증가시키고, 드레인 노드 비아들(여기서는 비아들(70A, 70B))과 디바이스 레벨 콘택트들(60A, 60B) 사이의 접촉 영역을 최소화하여, 드레인 노드 비아들 상의 커패시턴스를 감소시키면서 소스 노드 비아들에 의해 나타나는 접촉 저항을 감소시킨다. 동작 동안, 소스 노드들은 VDD 또는 VSS와 같은 전원 전압들에 종종 접속되고, 드레인 노드들은 종종 (일부 구현예들에서, 논리 1(1) 또는 논리(0)을 나타내는 전압을 출력하는) 출력 노드들로 구성되기 때문에, 소스 노드들에서 저항을 최소화(또는 제거)하면 디바이스 전류들(I)이 개선되는 한편, 드레인 노드들에서 커패시턴스를 최소화(또는 제거)하면 디바이스 속도(I/C)가 향상된다. 이로써, 본 명세서에 기재된 상호접속 구조체들을 구현함으로써, FinFET 디바이스(10)는 진보된 기술 노드들을 위해, 특히 고속 SoC 애플리케이션들을 위해 고밀도 및 고성능 요구의 양자를 충족한다. 상이한 실시형태들은 상이한 이점들을 가질 수 있으며, 임의의 실시형태에 특별한 이점이 반드시 요구되는 것은 아니다.
도시된 추가 실시형태에서, 비아(70E)와 같은 게이트 노드 비아들은 각각 최장 치수(도시된 실시형태에서, x-방향으로 연장되는 비아(70E)의 폭(W3)을 나타내는 X3) 및 최단 치수(도시된 실시형태에서, y-방향으로 연장되는 비아(70E)의 길이(L3)를 나타내는 Y3)를 가지며, 여기서 최단 치수에 대한 최장 치수의 게이트 노드 비아 치수 비는 약 0.8 내지 약 1.2이다(즉, 1.2 > X3/Y3 > 0.8 및/또는 1.2 > W2/L2 > 0.8). 일부 구현예들에서, 최장 치수는 실질적으로 최단 치수와 동일하다. 일부 구현예들에서, X3은 약 4 nm 내지 약 35 nm이고, Y3은 약 4 nm 내지 약 35 nm이다. 따라서, 게이트 노드 비아들은 드레인 노드 비아들(비아들(70A, 70B))과 유사한 원형 형상이다. 그러나, 드레인 노드 비아들은, 게이트 노드 비아들보다 큰 적어도 하나의 치수, 예컨대 최장 치수 및/또는 최단 치수를 갖는다(즉, X2 > X3 및/또는 Y2 > Y3). 예를 들어, 비아들(70A, 70B)은 비아(70E)의 폭 및/또는 길이보다 큰 폭들 및/또는 길이들을 갖는다. 드레인 노드 비아들 및/또는 소스 노드 비아들(예컨대, 드레인 노드 비아 치수 비, 소스 노드 비아 치수 비, 드레인 노드 비아들의 치수들 및/또는 소스 노드 비아들의 치수들)의 크기에 대한 게이트 노드 비아들(예컨대 게이트 노드 비아 치수 비 또는 게이트 노드 비아들의 치수들)의 크기를 최소화하여 인접하는 비아들 사이의 간격을 증가시키고, 이로써 보다 높은 MLI 피쳐 밀도 및 향상된 비아-투-비아 격리 마진을 용이하게 한다. 또한, 도시된 실시형태에서, 소스 노드 비아들은 드레인 노드 비아들보다 큰 적어도 하나의 치수, 예컨대 최장 치수 및/또는 최단 치수를 갖는다(즉, X1 > X2 및/또는 Y1 > Y2). 예를 들어, 비아들(70C, 70D)은 비아들(70A, 70B)의 폭들 및/또는 길이들보다 큰 폭들 및/또는 길이들을 갖는다. 일부 구현예들에서, 비아들(70A-70E)은 약 5 nm 내지 약 70 nm인 높이를 갖는다. 도시된 실시형태에서, 소스 노드 비아들, 드레인 노드 비아들 및 게이트 노드 비아들의 최장 치수들은 각각 제1 방향(여기서는 x-방향)으로 연장되는 한편, 소스 노드 비아들, 드레인 노드 비아들 및 게이트 노드 비아들의 최단 치수들은 각각 제1 방향에 실질적으로 수직하는 제2 방향(여기서는 y-방향)으로 연장된다. 그러나, 본 개시는 제2 방향이 제1 방향에 실질적으로 수직이 아닌 실시형태들을 고려한다. 본 개시는 또한 소스 노드 비아들, 드레인 노드 비아들 및/또는 게이트 노드 비아들이 상이한 방향들로 연장되는 최장 치수들 및/또는 최단 치수들을 갖는 실시형태들을 고려한다. 예를 들어, 소스 노드 비아들, 드레인 노드 비아들 및 게이트 노드 비아들의 최장 치수들 및/또는 최단 치수들은 3개의 상이한 방향들로 연장될 수 있다.
따라서, FinFET 디바이스(10)에는 성능을 향상시키는 비아 구성을 갖는 상호접속 구조체가 제공된다. 예를 들어, FinFET 디바이스(10)는 5개의 인접하는 비아들: FinFET(18A) 및 FinFET(18B)에 의해 공유되는 2개의 소스 노드 비아들(비아들(70C, 70D)), 2개의 드레인 노드 비아들(비아들(70A, 70B)) 및 게이트 노드 비아(비아(70E))를 갖는 상호접속 구조체를 포함하며, 여기서 소스 노드 비아 치수 비는 드레인 노드 비아 치수 비보다 크다. 또한, FinFET(18A) 및 FinFET(18B) 각각은 3개의 인접하는 비아들: 소스 노드 비아(비아(70C) 또는 비아(70D)), 드레인 노드 비아(비아(70A) 또는 비아(70B)) 및 게이트 노드 비아(비아(70E))를 갖는 상호접속 구조체를 포함하며, 여기서 소스 노드 비아 치수 비는 드레인 노드 비아 치수 비보다 크다. 일부 구현예들에서, 디바이스 레벨 소스 콘택트들(여기서는, 디바이스 레벨 콘택트들(60C, 60D)) 중 적어도 하나는 디바이스 레벨 소스 콘택트들의 각 최단 치수(또는 측변)의 값에 대한 디바이스 레벨 소스 콘택트들의 각 최장 치수(또는 측변)의 값 사이의 비로서 정의된 디바이스 레벨 소스 콘택트 비를 가지며(따라서, 디바이스 레벨 소스 콘택트 비 = 최장 치수/최단 치수), 여기서 디바이스 레벨 소스 콘택트 비는 소스 노드 비아 콘택트 비보다 크다. 예를 들어, 도 3에서, 디바이스 레벨 콘택트들(60C, 60D)은 최장 치수(도시된 실시형태에서, x-방향으로 연장되는 디바이스 레벨 콘택트들(60C, 60D)의 폭(W4)을 나타내는 X4) 및 최단 치수(도시된 실시형태에서, y-방향으로 연장되는 디바이스 레벨 콘택트들(60C, 60D)의 길이(L3)를 나타내는 Y4)를 가지며, 여기서 최단 치수에 대한 최장 치수의 디바이스 레벨 소스 콘택트 치수 비는 3보다 크다(즉, X4/Y4 > 3 및/또는 W4/L4 > 3). 이러한 구현예들에서, 디바이스 레벨 콘택트들(60C, 60D)은, 디바이스 레벨 콘택트들(60C, 60D)이 각각 비아들(7C, 70D)보다 큰 치수 비를 갖는 것을 제외하고, 비아들(70C, 70D)과 유사한 직사각형 형상이다. 비아들(70C, 70D)에 대한 디바이스 레벨 콘택트들(60C, 60D)의 더 큰 치수 비는 디바이스 레벨 콘택트들(60C, 60D)과 비아들(70C, 70D) 사이의 계면에서의 저항(일반적으로 접촉 저항으로 지칭됨)을 더욱 감소시켜, FinFET 디바이스(10)의 성능을 더욱 향상시킨다. 일부 구현예들에서, X4는 약 15 nm 내지 약 400 nm이고, Y4는 약 5 nm 내지 약 50 nm이다. 일부 구현예들에서, 게이트 구조체들(30A-30C)은 FinFET 디바이스(10)의 설계 요건들에 따라 상이하게 구성될 수 있다. 예를 들어, 도 4에서, 게이트 구조체(30B)가 게이트 구조체(30B-1)와 게이트 구조체(30B-2)로 분할되고 게이트 구조체(30C)가 게이트 구조체(30C-1) 및 게이트 구조체(30C-2)로 분할되도록, 더미 게이트 구조체들은 FinFET(18A)와 FinFET(18B) 사이에서 분할된다. 게이트 구조체들(30B-1, 30C-1)은 FinFET(18A)의 핀들(20A, 20B) 위에 배치되고; 그리고 게이트 구조체들(30B-2, 30C-2)은 FinFET(18B)의 핀들(20C, 20D) 위에 배치된다. 게이트 구조체들의 분할은 소스/드레인 영역들을 격리하기 위해 사용될 수 있다. 일부 구현예들에서, 게이트 구조체들(30B-1, 30C-1)은 VDD와 같은 전원 전압에 전기적으로 커플링되고, 게이트 구조체들(30B-2, 30C-2)은 VSS와 같은 전원 전압에 전기적으로 커플링되어, FinFET 디바이스(10)의 인접한 소스/드레인 영역들을 격리시킨다.
다시 도 1a-1d를 참조하면, 디바이스 레벨 콘택트들(60A-60D), 비아들(70A-70E), 및 전도성 라인들(80A-80F)은 Ta, Ti, Al, Cu, Co, W, TiN, TaN, 다른 적합한 전도성 재료들, 또는 이들의 조합들을 포함한다. 디바이스 콘택트들(60A-60D), 비아들(70A-70E) 및/또는 전도성 라인들(80A-80F)에 다양한 층들, 예컨대 배리어 층, 접착층, 라이너 층, 벌크 층, 다른 적합한 층 또는 이들의 조합들을 제공하기 위해 다양한 전도성 재료들이 조합될 수 있다. 일부 구현예들에서, 디바이스 레벨 콘택트들(60A-60D)은 Ti, TiN 및/또는 Co를 포함하고; 비아들(70A-70E)은 Ti, TiN 및/또는 W를 포함하고; 그리고 전도성 라인들(80A-80F)은 Cu, Co 및/또는 Ru를 포함한다. 디바이스 레벨 콘택들(60A-60D), 비아들(70A-70E) 및 전도성 라인들(80A-80F)은 ILD 층들(52-58)을 패터닝함으로써 형성된다. ILD 층들(52-58)을 패터닝하는 것은 리소그래피 프로세스들 및/또는 에칭 프로세스들을 포함하여 각각의 ILD 층들(52-58) 내에 개구부들(트렌치들), 예컨대 콘택트 개구부들, 비아 개구부들 및/또는 라인 개구부들을 형성할 수 있다. 일부 구현예들에서, 리소그래피 프로세스들은 각각의 ILD 층들(52-58) 위에 레지스트 층을 형성하는 것, 레지스트 층을 패턴 방사선에 노광하는 것, 및 노출된 레지스트 층을 현상하는 것을 포함하여, 이로써 각각의 ILD 층들(52-58) 내에 개구부(들)을 에칭하기 위한 마스킹 엘리먼트로서 사용될 수 있는 패터닝된 레지스트 층을 형성한다. 에칭 프로세스들은 건식 에칭 프로세스들, 습식 에칭 프로세스들, 다른 에칭 프로세스들 또는 이들의 조합들을 포함한다. 그 후, 개구부(들)는 하나 이상의 전도성 재료들로 충전된다. 전도성 재료(들)는 PVD, CVD, ALD, 전기도금, 무전해 도금, 다른 적합한 증착 프로세스, 또는 이들의 조합들에 의해 증착될 수 있다. 그 후, 임의의 과량의 전도성 재료(들)를 CMP 프로세스와 같은 평탄화 프로세스에 의해 제거하여, ILD 층들(52-58), 디바이스 레벨 콘택트들(60A-60D), 비아들(70A-70E) 및/또는 전도성 라인들(80A-80F)의 탑 표면을 평탄화할 수 있다.
일부 구현예들에서, 비아들(70A-70E) 중 적어도 하나는, 일반적으로 유전 상수(k)가 약 4.5보다 큰(k > 4.5) 재료를 지칭하는, 하이-k 유전체 재료를 포함하는 비아 라이너 층을 포함한다. 예를 들어, 도 5a 및 도 5b에서, 드레인 노드 비아들(여기서는, 비아들(70A, 70B)) 및 소스 노드 비아들(여기서는, 비아들(70C, 70D))은 하이-k 유전체 재료를 포함하는 비아 라이너 층(90) 및 전도성 재료를 포함하는 비아 벌크 층(92)을 포함한다. 일부 구현예들에서, 하이-k 유전체 재료는 질화물계 유전체 재료, 금속 산화물계 유전체 재료, 하프늄계 유전체 재료, 다른 적합한 하이-k 유전체 재료, 또는 이들의 조합들을 포함한다. 예를 들어, 하이-k 유전체 재료는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, HfO2-Al2O3, 산화 탄탈, 산화 티탄, 산화 지르코늄, 산화 알루미늄, 다른 적합한 하이-k 유전체 재료들을, 및 이들의 조합들을 포함한다. 비아 라이너 층(90)은, 예를 들어 FinFET(18A) 및/또는 FinFET(18B)의 비아-투-비아 격리 마진들을 더욱 개선하고 브레이크다운 전압들을 더욱 증가시킴으로써, FinFET 디바이스(10)의 성능을 더욱 향상시킨다. 비아 라이너 층(90) 및 비아 벌크 층(92)은 ILD 층(56)에 의해 정의된 측벽들 및 각각의 디바이스 레벨 콘택트들(60A 내지 60D)에 의해 정의된 버텀들을 갖는 비아 개구부들을 충전한다. 도시된 실시형태에서, 비아 라이너 층(90)은 비아들(70A-70D)의 측벽들에 배치되고, 비아 벌크 층(92)은 비아 라이너 층(90) 위에 배치된다. 일부 구현예들에서, 비아 라이너 층(90)은 약 5Å 내지 약 30Å의 두께를 갖는다. 일부 구현예들에서, 도시되지는 않았지만, 게이트 노드 비아들(여기서는, 비아(70E))은 비아 라이너 층(90) 및 비아 벌크 층(92)을 포함한다. 대안적으로, 디바이스 레벨 콘택트들(60A-60D)이 코발트를 포함하는 일부 구현예들에서, 비아 라이너 층(90)은 티타늄을 포함하는 제1 비아 배리어 층(예를 들어, 측벽들 상에 배치됨), 및 티타늄 및 질소를 포함하는 제2 비아 배리어 층(예를 들어, 제2 비아 배리어 층 상에 배치됨)을 포함한다. 이러한 구현예들에서, 비아 벌크 층(92)은 텅스텐 및/또는 코발트를 포함한다.
일부 구현예들에서, 디바이스 레벨 콘택트들(60A-60D) 중 적어도 하나는 하이-k 유전체 재료를 포함하는 콘택트 라이너 층을 포함한다. 예를 들어, 도 6a 및도 6b에서, 비아들(70A-70D)과 유사하게, 디바이스 레벨 콘택들(60A-60D)은 하이-k 유전체 재료를 포함하는 콘택트 라이너 층(94) 및 전도성 재료를 포함하는 콘택트 벌크 층(96)을 포함한다. 일부 구현예들에서, 하이-k 유전체 재료는 질화물계 유전체 재료, 금속 산화물계 유전체 재료, 하프늄계 유전체 재료, 다른 적합한 하이-k 유전체 재료, 또는 이들의 조합들을 포함한다. 예를 들어, 하이-k 유전체 재료는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, HfO2-Al2O3, 산화 탄탈, 산화 티탄, 산화 지르코늄, 산화 알루미늄, 다른 적합한 하이-k 유전체 재료들을, 및 이들의 조합들을 포함한다. 콘택트 라이너 층(94) 및 콘택트 벌크 층(96)은 ILD 층(54) 및/또는 ILD 층(52)에 의해 정의된 측벽들 및 에피택셜 소스/드레인 피쳐들(40A-40D)과 같은 각각의 FinFET 디바이스 피쳐들에 의해 정의된 버텀들을 갖는 콘택트 개구부들을 충전한다. 도시된 실시형태에서, 콘택트 라이너 층(94)은 디바이스 레벨 콘택트들(60A 내지 60D)의 측벽들 상에 배치되고, 콘택트 벌크 층(96)은 콘택트 라이너 층(94) 상에 배치된다. 일부 구현예들에서, 콘택트 라이너 층(94)은 약 5Å 내지 약 30Å의 두께를 갖는다. 일부 구현예들에서, 도시되지는 않았지만, 디바이스 레벨 콘택트(60E)(도 2)는 콘택트 라이너 층(94) 및 콘택트 벌크 층(96)을 포함한다.
본 명세서에 기재된 상호접속 구조체들은 다양한 논리 회로에서 구현될 수 있다. 도 7a는 본 개시의 다양한 양태들에 따른 FinFET 기반의 NAND 논리 회로(100)의 일부 또는 전부의 간략화된 회로도이고; 그리고 도 7b는 본 개시의 다양한 양태들에 따른 FinFET 기반의 NAND 논리 회로(100)의 일부 또는 전부의 상호접속 구조체의 간략화된 개략 평면도이다. FinFET 기반의 NAND 논리 회로(100)는 마이크로 프로세서, 메모리 셀 및/또는 다른 IC 디바이스에 포함될 수 있다. 일부 구현예들에서, FinFET 기반의 NAND 논리 회로(100)는, 레지스터들, 커패시터들, 인덕터들, 다이오드들, PFET들, NFET들, MOSFET들, CMOS 트랜지스터들, BJT들, LDMOS 트랜지스터들, 고전압 트랜지스터들, 고주파수 트랜지스터들, 다른 적합한 컴포넌트들, 또는 이들의 조합들 등과 같은 다양한 패시브 및 액티브 마이크로전자 디바이스들을 포함하는 IC 칩의 일부, SoC 또는 그 일부이다. 도 7a 및 도 7b는 본 개시의 발명의 개념들을 더 잘 이해하도록 명료화하기 위해 간략화되었다. 추가적인 피쳐들이 FinFET 기반의 NAND 논리 회로(100)에 추가될 수 있고, 후술되는 피쳐들 중 일부가 FinFET 기반의 NAND 논리 회로(100)의 다른 실시형태들에서 대체, 수정 또는 제거될 수 있다.
도 7a에서, FinFET-기반 NAND 논리 회로(100)는 FinFET(102), FinFET(104), FinFET(106) 및 FinFET(108)을 포함한다. 도시된 실시형태에서, FinFET(102) 및 FinFET(106)은 FinFET(18A)와 유사한 PMOS FinFET들(각각 PMOSFET1 및 PMOSFET2)로서 구성되고, 그리고 FinFET(104) 및 FinFET(108)은 FinFET(18B)와 유사한 NMOS FinFET들(각각 NMOSFET1 및 NMOSFET2)로서 구성된다. FinFET(102), FinFET(104), FinFET(106) 및 FinFET(108)은 각각 소스(S) 및 드레인(D)을 개재하는 게이트(G)를 포함한다. 예를 들어, FinFET(102) 및 FinFET(106) 각각은 (전원 전압(VDD)과 전기적으로 커플링되는) 소스와 공통 드레인(CD)에 개재되는 게이트를 갖고; 그리고 FinFET(104)은 소스와 드레인에 개재되는 게이트를 갖고; 그리고 FinFET(108)은 (전원 전압(VSS)과 전기적으로 커플링되는)소스와 드레인에 개재되는 게이트를 갖는다. 도시된 실시형태에서, FinFET(104) 및 FinFET(108)은, FinFET(104)의 소스가 FinFET(108)의 드레인에 전기적으로 커플링되도록, 공통 액티브 영역(COD)(예를 들어, 공통 도핑 영역)을 공유한다. FinFET 기반의 NAND 논리 회로(100)는 하나 초과의 입력(여기서는, 제1 입력(INPUT-1) 및 제2 입력(INPUT-2)) 및 하나의 출력(여기서는, OUTPUT)을 더 포함하고, 여기서 INPUT-1 및 INPUT-2가 모두 하이(예를 들어, 논리 1(1))일 때 OUTPUT은 로우(예를 들어, 논리 제로)이고, INPUT-1 및 INPUT-2가 모두 로우일 때 또는 INPUT-1 또는 INPUT-2가 하이일 때 OUTPUT은 하이이다. INPUT-1은 노드(110)를 통해 FinFET(102) 및 FinFET(104)의 게이트들과 전기적으로 커플링되고, INPUT-2는 노드(112)를 통해 FinFET(106) 및 Fin FET(108)의 게이트들과 전기적으로 커플링된다. 일부 구현예들에서, INPUT-1 및 INPUT-2는 예를 들어 메모리 회로의 비트 라인(BL) 및 비트 라인(BLB)과 각각 커플링된다. OUTPUT은 노드(114)를 통해 FinFET들(102, 106)의 공통 드레인 및 FinFET(104)의 드레인과 전기적으로 커플링된다. FinFET 기반의 NAND 논리 회로(100)의 전기적 기능은 본 명세서에 개시된 최적화된 상호접속 구조체들을 구현함으로써 최적화된다.
도 7b에서, FinFET 기반의 NAND 논리 회로(100)는 도핑 영역(204) 및 도핑 영역(206)을 포함하는 기판(202)을 포함하며, 이들은 전술한 기판(12), 도핑 영역(14) 및 도핑 영역(16)과 유사하다. 기판(202) 위에 다양한 핀들(여기서는, 핀(220A), 핀(220B), 핀(220C) 및 핀(220D))이 배치되며, 여기서 핀들(220A-220D)은 상술한 핀들(20A-20D)과 유사하다. 도시된 실시형태에서, FinFET(102) 및 FinFET(106)은 핀(220A) 및 핀(220B)을 포함하고, FinFET(104) 및 FinFET(108)은 핀(220C) 및 핀(220D)을 포함한다. 상술한 격리 피쳐(22)와 같은 격리 피쳐는 FinFET(102), FinFET(104), FinFET(106) 및 FinFET(108)을 서로 격리시키도록 구성된다. 격리 피쳐는 또한 핀들(220A-220D)을 서로 격리시킨다. 핀들(220A-220D) 위에 다양한 게이트 구조체들(여기서는, 게이트 구조체(230A), 게이트 구조체(230B), 게이트 구조체(230C) 및 게이트 구조체(230D))이 배치되고, 여기서 게이트 구조체들(230A, 230B)은 액티브 게이트 구조체들로서 구성되고 게이트 구조체들(230C, 230D)은 더미 게이트 구조체들로서 구성된다. 게이트 구조체들(230A-230D)은 전술한 게이트 구조체들(30A-30C)과 유사하다. 게이트 구조체(230A)는 FinFET(106) 및 FinFET(108) 모두의 소스 영역 및 드레인 영역에 개재되고, 게이트 구조체(230B)는 FinFET(102) 및 FinFET(104) 모두의 소스 영역 및 드레인 영역에 개재된다. 도시되지는 않았지만, 소스 영역들 및 드레인 영역들은 상술한 에피택셜 소스/드레인 피쳐들(40A-40D) 및 실리사이드 층들(42A-42D)과 같은 에피택셜 소스/드레인 피쳐들 및 실리사이드 층들을 포함한다.
전술한 MLI 피쳐(50)와 유사한 MLI 피쳐는 FinFET 기반의 NAND 논리 회로(100)의 동작을 용이하게 한다. 도시된 실시형태에서, MLI 피쳐는 디바이스 레벨 콘택트들(260A-260F)(전술한 디바이스 레벨 콘택트들(60A-60D)과 유사함), 비아들(270A-270G)(전술한 비아들(70A-70E)과 유사함) 및 전도성 라인들(280A-280F)(전도성 라인들(80A-80F)과 유사함)을 포함한다. 도시된 실시형태에서, 디바이스 레벨 콘택트들(260A, 260B, 260C)은 FinFET(106), FinFET(108) 및 FinFET(102)의 소스 영역들을 각각 비아들(270A, 270B, 270C)에 물리적으로(또는 직접적으로) 접속시키는 소스 콘택트들이고; 디바이스 레벨 콘택트들(260D, 260E)은 FinFET(106), FinFET(102) 및 FinFET(104)의 드레인 영역들을 각각 비아들(270D, 270E)에 물리적으로(또는 직접적으로) 접속시키는 드레인 콘택트들이고; 그리고 디바이스 레벨 콘택트(260F)는 FinFET(104)의 소스 영역과 FinFET(108)의 드레인 영역을 전도성 라인(280F)에 물리적으로(또는 직접적으로) 접속시키는 공통 액티브 영역 콘택트이다. 도시된 추가 실시형태에서, 비아들(270A, 270B, 270C)은 FinFET(106), FinFET(108) 및 FinFET(102)의 소스 영역들을 MLI 피쳐의 금속 1(M1) 층에 전기적으로 커플링하는 소스 노드 비아들이고; 그리고 비아들(270D, 270E)은 FinFET(106) 및 FinFET(104)의 드레인 영역들을 MLI 피쳐들의 M1 층에 전기적으로 커플링하는 드레인 노드 비아들이다. 예를 들어, 비아(270A)는, 비아(270A)가 디바이스 레벨 콘택트(260A)를 (전원 전압(VDD)에 전기적으로 커플링되는) 전도성 라인(280A)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(260A) 상에 배치되고; 비아(270B)는, 비아(270B)가 디바이스 레벨 콘택트(260B)를 (전원 전압(VSS)에 전기적으로 커플링되는) 전도성 라인(280F)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(260B) 상에 배치되고; 비아(270C)는, 비아(270C)가 디바이스 레벨 콘택트(260C)를 전도성 라인(280A)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(260C) 상에 배치되고; 비아(270D)는, 비아(270D)가 디바이스 레벨 콘택트(260D)를 전도성 라인(280F)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(260D) 상에 배치되며; 그리고 비아(270E)는, 비아(270E)가 디바이스 레벨 콘택트(260E)를 전도성 라인(280E)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(260E) 상에 배치된다. 비아들(270F, 270G)은 FinFET(102), FinFET(104), FinFET(106) 및 FinFET(108)의 게이트들을 MLI 피쳐들의 M1 층에 전기적으로 커플링시키는 게이트 노드 비아들이다. 예를 들어, 비아(270F) 및 비아(270G)는, 비아(270F) 및 비아(270G)가 게이트 구조체(230A) 및 게이트 구조체(230B)를 각각 전도성 라인(280C) 및 전도성 라인(280D)에 물리적으로(또는 직접적으로) 접속하도록, 게이트 구조체(230A) 및 게이트 구조체(230B) 상에 각각 배치된다.
MLI 피쳐는, 서브-미크론 피쳐 크기들을 용이하게 하면서 FinFET 기반의 NAND 논리 회로(100)의 성능을 최적화하도록 구성된다. 예를 들어, 소스 노드 비아들(여기서는, 비아들(270A, 270B, 270C))의 소스 노드 비아 치수 비는 드레인 노드 비아들(여기서는, 비아들(270D, 270E))의 드레인 노드 비아 치수 비보다 크다. 예를 들어, 소스 노드 비아 치수 비는 2 초과이고, 드레인 노드 비아 치수 비는 1.2 미만이다. 일부 구현예들에서, 드레인 노드 비아 치수 비는 0.8 초과이다. 일부 구현예들에서, 소스 노드 비아 치수 비는 또한 게이트 노드 비아들(여기서는, 비아들(270F, 270G))의 게이트 노드 비아 비보다 크다. 일부 구현예들에서, 게이트 노드 비아 비는 1.2 미만이다. 일부 구현예들에서, 게이트 노드 비아 치수 비는 0.8 초과이다. 일부 구현예들에서, 드레인 노드 비아 치수 비는 게이트 노드 비아 치수 비보다 크다. 일부 구현예들에서, 드레인 노드 비아들의 적어도 하나의 치수는 게이트 노드 비아들의 치수보다 크다. 예를 들어, 드레인 노드 비아들의 폭 및/또는 길이는 게이트 노드 비아들의 폭 및/또는 길이보다 크다. 일부 구현예들에서, 소스 노드 비아들은 직사각형 형상인 한편, 드레인 노드 비아들 및 게이트 노드 비아들은 원형 형상이다. 일부 구현예들에서, 소스 콘택트들(여기서는, 디바이스 레벨 콘택트들(260A, 260B, 260C))의 소스 콘택트 치수 비는 소스 노드 비아 치수 비보다 크다. 예를 들어, 디바이스 레벨 콘택트 치수 비는 3 초과이고, 소스 노드 비아 치수 비는 2 초과이다. 일부 구현예들에서, 소스 콘택트들의 적어도 하나의 치수는 소스 노드 비아들의 치수보다 크다. 예를 들어, 소스 콘택트들의 폭 및/또는 길이는 소스 노드 비아들의 폭 및/또는 길이보다 크다. 일부 구현예들에서, 소스 콘택트들의 적어도 하나의 치수는 드레인 콘택트들의 치수보다 크다. 예를 들어, 소스 콘택트들(여기서는, 디바이스 레벨 콘택트들(260A, 260B, 260C))의 폭 및/또는 길이는 드레인 콘택트들(여기서는, 디바이스 레벨 콘택트들(260D, 260E))의 폭 및/또는 길이보다 크다.
도 8a는 본 개시의 다양한 양태들에 따른 FinFET 기반의 NAND 논리 회로(300)의 일부 또는 전부의 간략화된 회로도이고; 그리고 도 8b는 본 개시의 다양한 양태들에 따른 FinFET 기반의 NOR 논리 회로(300)의 일부 또는 전부의 상호접속 구조체의 간략화된 개략 평면도이다. FinFET 기반의 NAND 논리 회로(300)는 마이크로프로세서, 메모리 셀 및/또는 다른 IC 디바이스에 포함될 수 있다. 일부 구현예들에서, FinFET 기반의 NAND 논리 회로(300)는, 레지스터들, 커패시터들, 인덕터들, 다이오드들, PFET들, NFET들, MOSFET들, CMOS 트랜지스터들, BJT들, LDMOS 트랜지스터들, 고전압 트랜지스터들, 고주파수 트랜지스터들, 다른 적합한 컴포넌트들, 또는 이들의 조합들 등과 같은 다양한 패시브 및 액티브 마이크로전자 디바이스들을 포함하는 IC 칩의 일부, SoC 또는 그 일부이다. 도 8a 및 도8b는 본 개시의 발명의 개념들을 더 잘 이해하도록 명료화하기 위해 간략화되었다. 추가적인 피쳐들이 FinFET 기반의 NOR 논리 회로(300)에 추가될 수 있고, 후술되는 피쳐들 중 일부가 FinFET 기반의 NOR 논리 회로(300)의 다른 실시형태들에서 대체, 수정 또는 제거될 수 있다.
도 8a에서, FinFET 기반의 NOR 논리 회로(300)는 FinFET(302), FinFET(304), FinFET(306) 및 FinFET(308)을 포함한다. 도시된 실시형태에서, FinFET(302) 및 FinFET(306)은 FinFET(18A)와 유사한 PMOS FinFET들(각각 PMOSFET1 및 PMOSFET2)로서 구성되고, 그리고 FinFET(304) 및 FinFET(308)은 FinFET(18B)와 유사한 NMOS FinFET들(각각 NMOSFET1 및 NMOSFET2)로서 구성된다. FinFET(302), FinFET(304), FinFET(306) 및 FinFET(308)은 각각 소스(S) 및 드레인(D)을 개재하는 게이트(G)를 포함한다. 예를 들어, FinFET(304) 및 FinFET(308) 각각은 (전원 전압(VSS)과 전기적으로 커플링되는) 소스와 공통 드레인(CD)에 개재되는 게이트를 갖고; FinFET(302)은 (전원 전압(VDD)과 전기적으로 커플링되는) 소스와 드레인에 개재되는 게이트를 갖고; 그리고 FinFET(306)은 소스와 드레인에 개재되는 게이트를 갖는다. 도시된 실시형태에서, FinFET(302) 및 FinFET(306)은, FinFET(302)의 드레인이 FinFET(306)의 소스에 전기적으로 커플링되도록, 공통 액티브 영역(COD)(예를 들어, 공통 도핑 영역)을 공유한다. FinFET 기반의 NAND 논리 회로(300)는 하나 초과의 입력(여기서는, 제1 입력(INPUT-1) 및 제2 입력(INPUT-2)) 및 하나의 출력(여기서는, OUTPUT)을 더 포함하고, 여기서 INPUT-1 및 INPUT-2가 모두 로우(예를 들어, 논리 제로)일 때 OUTPUT은 하이(예를 들어, 논리 원)이고, INPUT-1 및 INPUT-2가 모두 하이일 때 또는 INPUT-1 또는 INPUT-2가 하이일 때 OUTPUT은 로우이다. INPUT-1은 노드(310)를 통해 FinFET(302) 및 FinFET(304)의 게이트들과 전기적으로 커플링되고, INPUT-2는 노드(312)를 통해 FinFET(306) 및 Fin FET(308)의 게이트들과 전기적으로 커플링된다. 일부 구현예들에서, INPUT-1 및 INPUT-2는 예를 들어 메모리 회로의 비트 라인(BL) 및 비트 라인(BLB)과 각각 커플링된다. OUTPUT은 노드(314)를 통해 FinFET들(304, 308)의 공통 드레인 및 FinFET(306)의 드레인과 전기적으로 커플링된다. FinFET 기반의 NOR 논리 회로(300)의 전기적 기능은 본 명세서에 개시된 상호접속 구조체들을 구현함으로써 최적화된다.
도 8b에서, FinFET 기반의 NOR 논리 회로(300)는 도핑 영역(404) 및 도핑 영역(406)을 포함하는 기판(402)을 포함하며, 이들은 전술한 기판(12), 도핑 영역(14) 및 도핑 영역(16)과 유사하다. 기판(402) 위에 다양한 핀들(여기서는, 핀(420A), 핀(420B), 핀(420C) 및 핀(420D))이 배치되며, 여기서 핀들(420A-420D)은 상술한 핀들(20A-20D)과 유사하다. 도시된 실시형태에서, FinFET(302) 및 FinFET(304)은 핀(420A) 및 핀(420B)을 포함하고, FinFET(304) 및 FinFET(308)은 핀(420C) 및 핀(420D)을 포함한다. 상술한 격리 피쳐(22)와 같은 격리 피쳐(미도시)는 FinFET(302), FinFET(304), FinFET(306) 및 FinFET(308)을 서로 격리시키도록 구성된다. 격리 피쳐는 또한 핀들(420A-420D)을 서로 격리시킨다. 핀들(420A-420D) 위에 다양한 게이트 구조체들(여기서는, 게이트 구조체(430A), 게이트 구조체(430B), 게이트 구조체(430C) 및 게이트 구조체(430D))이 배치되고, 여기서 게이트 구조체들(430A, 430B)은 액티브 게이트 구조체들로서 구성되고 게이트 구조체들(430C, 430D)은 더미 게이트 구조체들로서 구성된다. 게이트 구조체들(430A-430D)은 전술한 게이트 구조체들(30A-30C)과 유사하다. 게이트 구조체(430A)는 FinFET(306) 및 FinFET(308) 모두의 소스 영역 및 드레인 영역에 개재되고, 게이트 구조체(430B)는 FinFET(302) 및 FinFET(304) 모두의 소스 영역 및 드레인 영역에 개재된다. 도시되지는 않았지만, 소스 영역들 및 드레인 영역들은 상술한 에피택셜 소스/드레인 피쳐들(40A-40D) 및 실리사이드 층들(42A-42D)과 같은 에피택셜 소스/드레인 피쳐들 및 실리사이드 층들을 포함한다.
전술한 MLI 피쳐(50)와 유사한 MLI 피쳐는 FinFET 기반의 NOR 논리 회로(300)의 동작을 용이하게 한다. 도시된 실시형태에서, MLI 피쳐는 디바이스 레벨 콘택트들(460A-460F)(전술한 디바이스 레벨 콘택트들(60A-60D)과 유사함), 비아들(470A-470G)(전술한 비아들(70A-70E)과 유사함) 및 전도성 라인들(480A-480F)(전도성 라인들(80A-80F)과 유사함)을 포함한다. 도시된 실시형태에서, 디바이스 레벨 콘택트들(460A, 460B, 460C)은 FinFET(302), FinFET(304) 및 FinFET(308)의 소스 영역들을 각각 비아들(470A, 470B, 470C)에 물리적으로(또는 직접적으로) 접속시키는 소스 콘택트들이고; 디바이스 레벨 콘택트들(460D, 460E)은 FinFET(306), FinFET(304) 및 FinFET(308)의 드레인 영역들을 각각 비아들(470D, 470E)에 물리적으로(또는 직접적으로) 접속시키는 드레인 콘택트들이고; 그리고 디바이스 레벨 콘택트(460F)는 FinFET(306)의 소스 영역과 FinFET(302)의 드레인 영역을 전도성 라인(480A)에 물리적으로(또는 직접적으로) 접속시키는 공통 액티브 영역 콘택트이다. 도시된 추가 실시형태에서, 비아들(470A, 470B, 470C)은 FinFET(302), FinFET(304) 및 FinFET(306)의 소스 영역들을 MLI 피쳐의 금속 1(M1) 층에 전기적으로 커플링하는 소스 노드 비아들이고; 그리고 비아들(470D, 470E)은 FinFET(306), FinFET(304), 및 FinFET(308)의 드레인 영역들을 MLI 피쳐들의 M1 층에 전기적으로 커플링하는 드레인 노드 비아들이다. 예를 들어, 비아(470A)는, 비아(470A)가 디바이스 레벨 콘택트(460A)를 (전원 전압(VDD)에 전기적으로 커플링되는) 전도성 라인(480A)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(460A) 상에 배치되고; 비아(470B)는, 비아(470B)가 디바이스 레벨 콘택트(460B)를 (전원 전압(VSS)에 전기적으로 커플링되는) 전도성 라인(480F)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(460B) 상에 배치되고; 비아(470C)는, 비아(470C)가 디바이스 레벨 콘택트(260C)를 전도성 라인(480A)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(460C) 상에 배치되고; 비아(470D)는, 비아(470D)가 디바이스 레벨 콘택트(460D)를 전도성 라인(480F)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(460D) 상에 배치되며; 그리고 비아(470E)는, 비아(470E)가 디바이스 레벨 콘택트(460E)를 전도성 라인(480E)에 물리적으로(또는 직접적으로) 접속하도록 디바이스 레벨 콘택트(460E) 상에 배치된다. 비아들(470F, 470G)은 FinFET(302), FinFET(304), FinFET(306) 및 FinFET(308)의 게이트들을 MLI 피쳐들의 M1 층에 전기적으로 커플링시키는 게이트 노드 비아들이다. 예를 들어, 비아(470F) 및 비아(470G)는, 비아(470F) 및 비아(470G)가 게이트 구조체(430A) 및 게이트 구조체(430B)를 각각 전도성 라인(480C) 및 전도성 라인(480D)에 물리적으로(또는 직접적으로) 접속하도록, 게이트 구조체(430A) 및 게이트 구조체(430B) 상에 각각 배치된다.
MLI 피쳐는, 서브-미크론 피쳐 크기들을 용이하게 하면서 FinFET 기반의 NOR 논리 회로(300)의 성능을 최적화하도록 구성된다. 예를 들어, 소스 노드 비아들(여기서는, 비아들(470A, 470B, 470C))의 소스 노드 비아 치수 비는 드레인 노드 비아들(여기서는, 비아들(470D, 470E))의 드레인 노드 비아 치수 비보다 크다. 예를 들어, 소스 노드 비아 치수 비는 2 초과이고, 드레인 노드 비아 치수 비는 1.2 미만이다. 일부 구현예들에서, 드레인 노드 비아 치수 비는 0.8 초과이다. 일부 구현예들에서, 소스 노드 비아 치수 비는 또한 게이트 노드 비아들(여기서는, 비아들(470F, 470G))의 게이트 노드 비아 비보다 크다. 일부 구현예들에서, 게이트 노드 비아 비는 1.2 미만이다. 일부 구현예들에서, 게이트 노드 비아 치수 비는 0.8 초과이다. 일부 구현예들에서, 드레인 노드 비아 치수 비는 게이트 노드 비아 치수 비보다 크다. 일부 구현예들에서, 드레인 노드 비아들의 적어도 하나의 치수는 게이트 노드 비아들의 치수보다 크다. 예를 들어, 드레인 노드 비아들의 폭 및/또는 길이는 게이트 노드 비아들의 폭 및/또는 길이보다 크다. 일부 구현예들에서, 소스 노드 비아들은 직사각형 형상인 한편, 드레인 노드 비아들 및 게이트 노드 비아들은 원형 형상이다. 일부 구현예들에서, 소스 콘택트들(여기서는, 디바이스 레벨 콘택트들(460A, 460B, 460C))의 소스 콘택트 치수 비는 소스 노드 비아 치수 비보다 크다. 예를 들어, 디바이스 레벨 콘택트 치수 비는 3 초과이고, 소스 노드 비아 치수 비는 2 초과이다. 일부 구현예들에서, 소스 콘택트들의 적어도 하나의 치수는 소스 노드 비아들의 치수보다 크다. 예를 들어, 소스 콘택트들의 폭 및/또는 길이는 소스 노드 비아들의 폭 및/또는 길이보다 크다. 일부 구현예들에서, 소스 콘택트들의 적어도 하나의 치수는 드레인 콘택트들의 치수보다 크다. 예를 들어, 소스 콘택트들(여기서는, 디바이스 레벨 콘택트들(460A, 460B, 460C))의 폭 및/또는 길이는 드레인 콘택트들(여기서는, 디바이스 레벨 콘택트들(460D, 460E))의 폭 및/또는 길이보다 크다.
도 9는 본 개시의 다양한 양태들에 따른 FinFET 디바이스에 대한 상호접속 구조체, 예컨대 전술한 상호접속 구조체들을 제작하는 방법(500)의 플로우 차트이다. 블록(502)에서, 방법(500)은 유전체 층에 소스 노드 비아 개구부를 형성하는 것을 포함하며, 여기서 소스 노드 비아 치수 비는 소스 노드 비아 개구부의 최단 치수에 대한 소스 노드 비아 개구부의 최장 치수를 정의한다. 블록(504)에서, 유전체 층에 드레인 노드 비아 개구부가 형성되고, 여기서 드레인 노드 비아 치수 비는 드레인 노드 비아 개구부의 최단 치수에 대한 드레인 노드 비아 개구부의 최장 치수를 정의하고, 소스 노드 비아 치수 비는 드레인 노드 비아 치수 비보다 크다. 블록(506)에서, 유전체 층에 게이트 노드 비아 개구부가 형성되고, 여기서 게이트 노드 비아 치수 비는 게이트 노드 비아 개구부의 최단 치수에 대한 게이트 노드 비아 개구부의 최장 치수를 정의하고, 소스 노드 비아 치수 비는 게이트 노드 비아 치수 비보다 크다. 블록(508)에서, 소스 노드 비아 개구부, 드레인 노드 비아 개구부 및 게이트 노드 비아 개구부는 전도성 재료로 충전된다. 일부 구현예들에서, 전도성 재료는 비아 라이너 층(예를 들어, 하이-k 유전체 재료를 포함함) 및 비아 벌크 층을 포함한다. 추가의 단계들이 방법(500)의 전, 도중 및 후에 제공될 수 있으며, 설명된 단계들의 일부는 방법(500)의 추가 실시형태들을 위해 이동, 대체 또는 제거될 수 있다.
본 개시는 많은 다른 실시형태들을 제공한다. 상호접속 구조체들 및 이 상호접속 구조체들을 형성하기 위한 대응 기술들이 본 명세서에 개시되어 있다. 핀형 전계 효과 트랜지스터(FinFET)들에 대한 상호접속 구조체들 및 대응 형성 기술들이 본 명세서에 개시되어 있다. FinFET에 대한 예시적인 상호접속 구조체는 FinFET의 게이트에 전기적으로 커플링된 게이트 노드 비아, FinFET의 소스에 전기적으로 커플링된 소스 노드 비아, 및 FinFET의 드레인에 전기적으로 커플링된 드레인 노드 비아를 포함한다. 소스 노드 비아 치수 비는 소스 노드 비아의 최단 치수에 대한 소스 노드 비아의 최장 치수를 정의하고, 그리고 드레인 노드 비아 치수 비는 드레인 노드 비아의 최단 치수에 대한 드레인 노드 비아의 최장 치수를 정의한다. 소스 노드 비아 치수 비는 드레인 노드 비아 치수 비보다 크다. 일부 구현예들에서, 소스 노드 비아 치수 비는 2 초과이고, 드레인 노드 비아 치수 비는 1.2 미만이다. 일부 구현예들에서, 게이트 노드 비아 치수 비는 게이트 노드 비아의 최단 치수에 대한 게이트 노드 비아의 최장 치수를 정의하고, 게이트 노드 비아 치수 비는 1.2 미만이다. 일부 구현예들에서, 드레인 노드 비아의 최장 치수 또는 최단 치수는 게이트 노드 비아의 최장 치수 또는 최단 치수보다 크다.
일부 구현예들에서, 상호접속 구조체는 소스 노드 비아를 소스에 물리적으로 커플링시키는 소스 콘택트와 드레인 노드 비아를 드레인에 물리적으로 커플링시키는 드레인 콘택트를 더 포함한다. 일부 구현예들에서, 게이트 노드 비아는 게이트에 물리적으로 커플링된다. 일부 구현예들에서, 상호접속 구조체는 게이트 노드 비아를 게이트에 물리적으로 커플링시키는 게이트 콘택트를 더 포함한다. 일부 구현예들에서, 소스 콘택트 치수 비는 소스 콘택트의 최단 치수에 대한 소스 콘택트의 최장 치수를 정의하고, 소스 콘택트 치수 비는 소스 노드 비아 치수 비보다 크다. 일부 구현예들에서, 소스 노드 비아 치수 비는 2 초과이고, 소스 콘택트 치수 비는 3 초과이다. 일부 구현예들에서, 게이트 노드 비아, 소스 노드 비아 또는 드레인 노드 비아 중 적어도 하나는 하이-k 유전체 재료를 포함하는 비아 라이너 층을 갖는다.
FinFET 디바이스에 대한 예시적인 상호접속 구조체는 제1 FinFET의 제1 소스 및 제1 드레인에 개재되는 게이트 구조체를 포함한다. 게이트 구조체는 제2 FinFET의 제2 소스 및 제2 드레인에 더 개재된다. 상호접속 구조체는 게이트 구조체에 전기적으로 커플링된 게이트 노드 비아, 제1 소스 및 제2 소스에 각각 전기적으로 커플링된 제1 소스 노드 비아 및 제2 소스 노드 비아, 및 제1 드레인 및 제2 드레인에 각각 전기적으로 커플링된 제1 드레인 노드 비아 및 제2 드레인 노드 비아를 더 포함한다. 제1 소스 노드 비아 및 제2 소스 노드 비아의 제1 비아 치수 비는 게이트 노드 비아의 제2 치수 비보다 크다. 제1 비아 치수 비는 제1 드레인 노드 비아 및 제2 드레인 노드 비아의 제3 비아 치수 비보다 크다. 일부 구현예들에서, 제1 비아 치수 비는 2 초과이고, 제2 비아 치수 비는 1.2 미만이며, 그리고 제3 비아 치수 비는 1.2 미만이다. 일부 구현예들에서, 게이트 노드 비아는 제1 드레인 노드 비아 및 제2 드레인 노드 비아보다 작다. 일부 구현예들에서, 제1 FinFET는 p형 FinFET이고, 제2 FinFET는 n형 FinFET이다.
일부 구현예들에서, 제1 소스 노드 비아, 제2 소스 노드 비아, 제1 드레인 노드 비아, 및 제2 드레인 노드 비아는 하이-k 유전체 재료를 갖는 측벽들을 갖는다. 일부 구현예들에서, 상호접속 구조체는 제1 소스 노드 비아를 제1 소스에 및 제2 소스 노드 비아를 제2 소스에 각각 물리적으로 커플링시키는 제1 소스 콘택트 및 제2 소스 콘택트, 및 제1 드레인 노드 비아를 제1 드레인에 및 제2 드레인 노드 비아를 제2 드레인에 각각 물리적으로 커플링시키는 제1 드레인 콘택트 및 제2 드레인 콘택트를 더 포함한다. 일부 구현예들에서, 제1 소스 콘택트 및 제2 소스 콘택트의 소스 치수 비는 제1 비아 치수 비보다 크다.
FinFET에 대한 상호접속 구조체를 형성하기 위한 예시적인 방법은 유전체 층에 소스 노드 비아 개구부를 형성하고 유전체 층에 드레인 노드 비아 개구부를 형성하는 것을 포함한다. 소스 노드 비아 치수 비는 소스 노드 비아 개구부의 최단 치수에 대한 소스 노드 비아 개구부의 최장 치수를 정의한다. 드레인 노드 비아 치수 비는 드레인 노드 비아 개구부의 최단 치수에 대한 드레인 노드 비아 개구부의 최장 치수를 정의한다. 소스 노드 비아 치수 비는 드레인 노드 비아 치수 비보다 크다. 이 방법은 소스 노드 비아 개구부 및 드레인 노드 비아 개구부를 전도성 재료로 충전하여, FinFET의 소스에 전기적으로 커플링되는 제2 노드 비아가 형성되고 FinFET의 드레인에 전기적으로 커플링되는 드레인 노드 비아가 형성되도록 한다. 일부 구현예들에서, 소스 노드 비아 개구부 및 드레인 노드 비아 개구부를 전도성 재료로 충전하는 것은 소스 노드 비아 개구부 및 드레인 노드 비아 개구부의 측벽들을 따라 비아 라이너 층을 형성하는 것과 비아 라이너 층 위에 비아 벌크 층을 형성하는 것을 포함한다. 비아 라이너 층은 하이-k 유전체 재료를 포함한다. 일부 구현예들에서, 방법은 상기 유전체 층에 게이트 노드 비아 개구부를 형성하는 것을 더 포함한다. 게이트 노드 비아 치수 비는 게이트 노드 비아 개구부의 최단 치수에 대한 게이트 노드 비아 개구부의 최장 치수를 정의하고, 소스 노드 비아 치수 비는 게이트 노드 비아 치수 비보다 크다.
예시적인 논리 회로는 제1 p형 FinFET, 제1 n형 FinFET, 제2 p형 FinFET, 및 제2 n형 FinFET를 포함한다. 제1 소스 노드 비아는 제1 p형 FinFET의 소스에 전기적으로 커플링되고, 제2 소스 노드 비아는 제2 p형 FinFET의 소스에 전기적으로 커플링되고, 그리고 제3 소스 노드 비아는 제2 n형 FinFET의 소스에 전기적으로 커플링된다. 제1 드레인 노드 비아는 제1 p형 FinFET의 드레인 및 제2 p형 FinFET의 드레인에 전기적으로 커플링되고, 그리고 제2 드레인 노드 비아는 제1 n형 FinFET의 드레인에 전기적으로 커플링된다. 제1 소스 노드 비아, 제2 소스 노드 비아, 및 제3 소스 노드 비아는 각각 제1 비아 치수 비를 갖는다. 제1 드레인 노드 비아 및 제2 드레인 노드 비아는 각각 제2 비아 치수 비를 갖는다. 제1 비아 치수 비는 제2 비아 치수 비보다 크다. 일부 구현예들에서, 논리 회로는 제1 쌍의 FinFET들의 게이트들에 전기적으로 커플링된 제1 게이트 노드 비아, 및 제2 쌍의 FinFET들의 게이트들에 전기적으로 커플링된 제2 게이트 노드 비아를 더 포함한다. 제1 비아 치수 비는 제1 게이트 노드 비아 및 제2 게이트 노드 비아의 제3 비아 치수 비보다 크다. 일부 구현예들에서, 제1 p형 FinFET 및 제2 p형 FinFET의 드레인은 공통 드레인이다. 일부 구현예들에서, 제1 n형 FinFET의 소스 및 제2 n형 FinFET의 드레인은 공통 액티브 영역이다.
다른 예시적인 논리 회로는 제1 p형 FinFET, 제1 n형 FinFET, 제2 p형 FinFET, 및 제2 n형 FinFET를 포함한다. 제1 소스 노드 비아는 제1 p형 FinFET의 소스에 전기적으로 커플링되고, 제2 소스 노드 비아는 제1 n형 FinFET의 소스에 전기적으로 커플링되고, 그리고 제3 소스 노드 비아는 제2 n형 FinFET의 소스에 전기적으로 커플링된다. 제1 드레인 노드 비아는 제2 p형 FinFET의 드레인에 전기적으로 커플링되고 제2 드레인 노드 비아는 제1 n형 FinFET의 드레인 및 제2 n형 FinFET의 드레인에 전기적으로 커플링된다. 제1 소스 노드 비아, 제2 소스 노드 비아, 및 제3 소스 노드 비아는 각각 제1 비아 치수 비를 갖는다. 제1 드레인 노드 비아 및 제2 드레인 노드 비아는 각각 제2 비아 치수 비를 갖는다. 제1 비아 치수 비는 제2 비아 치수 비보다 크다. 일부 구현예들에서, 논리 회로는 제1 쌍의 FinFET들의 게이트들에 전기적으로 커플링된 제1 게이트 노드 비아, 및 제2 쌍의 FinFET들의 게이트들에 전기적으로 커플링된 제2 게이트 노드 비아를 더 포함한다. 제1 비아 치수 비는 제1 게이트 노드 비아 및 제2 게이트 노드 비아의 제3 비아 치수 비보다 크다. 일부 구현예들에서, 제1 n형 FinFET 및 제2 n형 FinFET의 드레인은 공통 드레인이다. 일부 구현예들에서, 제1 p형 FinFET의 드레인 및 제2 p형 FinFET의 소스는 공통 액티브 영역이다.
예시적인 집적 회로 디바이스는 게이트, 소스 및 드레인을 갖는 핀형 전계 효과 트랜지스터(FinFET)를 포함하며, 게이트는 소스 및 드레인에 개재된다. 집적 회로 디바이스는 FinFET 디바이스의 동작을 용이하게 하도록 구성된 다층 상호접속(MLI) 피쳐를 더 포함한다. MLI 피쳐는 FinFET 위에 배치된 유전체 층, 유전체 층에 배치된 게이트 노드 비아, 유전체 층에 배치된 소스 노드 비아, 및 유전체 층에 배치된 드레인 노드 비아를 포함한다. 게이트 노드 비아는 게이트에 전기적으로 커플링되고, 소스 노드 비아는 소스에 전기적으로 커플링되며, 그리고 드레인 노드 비아는 드레인에 전기적으로 커플링된다. 소스 노드 비아 치수 비는 드레인 노드 비아 치수 비 및 드레인 노드 비아 치수 비보다 크다. 일부 구현예들에서, 소스 비아 비아 치수 비는 2 초과이고, 드레인 노드 비아 치수 비는 1.2 미만이며, 그리고 게이트 노드 비아 치수 비는 1.2 미만이다.
<부기>
1. 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체로서,
상기 FinFET의 게이트에 전기적으로 커플링된 게이트 노드 비아;
상기 FinFET의 소스에 전기적으로 커플링된 소스 노드 비아 - 소스 노드 비아 치수 비(ratio)는 상기 소스 노드 비아의 최단 치수에 대한 상기 소스 노드의 최장 치수를 정의함 -; 및
상기 FinFET의 드레인에 전기적으로 커플링된 드레인 노드 비아 - 드레인 노드 비아 치수 비는 상기 드레인 노드 비아의 최단 치수에 대한 상기 드레인 노드의 최장 치수를 정의하고, 또한 상기 소스 노드 비아 치수 비는 상기 드레인 노드 비아 치수 비보다 큼 -
를 포함하는, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
2. 부기 1에 있어서,
상기 소스 노드 비아 치수 비는 2 초과이고, 상기 드레인 노드 비아 치수 비는 1.2 미만인 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
3. 부기 2에 있어서,
게이트 노드 비아 치수 비는 상기 게이트 노드 비아의 최단 치수에 대한 상기 게이트 노드 비아의 최장 치수를 정의하고, 또한 상기 게이트 노드 비아 치수 비는 1.2 미만인 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
4. 부기 3에 있어서,
상기 드레인 노드 비아의 최장 치수 또는 최단 치수는 상기 게이트 노드 비아의 최장 치수 또는 최단 치수보다 큰 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
5. 부기 1에 있어서,
상기 소스 노드 비아를 상기 소스에 물리적으로 커플링시키는 소스 콘택트; 및
상기 드레인 노드 비아를 상기 드레인에 물리적으로 커플링시키는 드레인 콘택트를 더 포함하는, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
6. 부기 5에 있어서,
상기 게이트 노드 비아는 상기 게이트에 물리적으로 커플링되는 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
7. 부기 5에 있어서,
상기 게이트 노드 비아를 상기 게이트에 물리적으로 커플링시키는 게이트 콘택트를 더 포함하는, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
8. 부기 5에 있어서,
소스 콘택트 치수 비는 상기 소스 콘택트의 최단 치수에 대한 상기 소스 콘택트의 최장 치수를 정의하고, 또한 상기 소스 콘택트 치수 비는 상기 소스 노드 비아 치수 비보다 큰 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
9. 부기 8에 있어서,
상기 소스 노드 비아 치수 비는 2 초과이고, 상기 소스 콘택트 치수 비는 3 초과인 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
10. 부기 1에 있어서,
상기 게이트 노드 비아, 상기 소스 노드 비아 또는 상기 드레인 노드 비아 중 적어도 하나는 하이-k 유전체 재료를 포함하는 비아 라이너 층을 가지는 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
11. 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 대한 상호접속 구조체로서,
게이트 구조체에 전기적으로 커플링된 게이트 노드 비아 - 상기 게이트 구조체는 제1 FinFET의 제1 소스 및 제1 드레인에 개재되고, 또한 상기 게이트 구조체는 상기 제2 FinFET의 제2 소스 및 제2 드레인에 개재됨 -;
상기 제1 소스 및 상기 제2 소스에 각각 전기적으로 커플링된 제1 소스 노드 비아 및 제2 소스 노드 비아; 및
상기 제1 드레인 및 상기 제2 드레인에 각각 전기적으로 커플링된 제1 드레인 노드 비아 및 제2 드레인 노드 비아
를 포함하고,
상기 제1 소스 노드 비아 및 상기 제2 소스 노드 비아의 제1 비아 치수 비는, 상기 게이트 노드 비아의 제2 비아 치수 비보다 크고,
또한 상기 제1 비아 치수 비는 상기 제1 드레인 노드 비아 및 상기 제2 드레인 노드 비아의 제3 비아 치수 비보다 큰 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 대한 상호접속 구조체.
12. 부기 11에 있어서,
상기 제1 비아 치수 비는 2 초과이고, 상기 제2 비아 치수 비는 1.2 미만이며, 그리고 상기 제3 비아 치수 비는 1.2 미만인 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 대한 상호접속 구조체.
13. 부기 11에 있어서,
상기 게이트 노드 비아는 상기 제1 드레인 노드 비아 및 상기 제2 드레인 노드 비아보다 작은 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 대한 상호접속 구조체.
14. 부기 11에 있어서,
상기 제1 소스 노드 비아를 상기 제1 소스에 및 상기 제2 소스 노드 비아를 상기 제2 소스에 물리적으로 커플링시키는 제1 소스 콘택트 및 제2 소스 콘택트; 및
상기 제1 드레인 노드 비아를 상기 제1 드레인에 및 상기 제2 드레인 노드 비아를 상기 제2 드레인에 물리적으로 커플링시키는 제1 드레인 콘택트 및 제2 드레인 콘택트를 더 포함하는, 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 대한 상호접속 구조체.
15. 부기 14에 있어서,
상기 제1 소스 콘택트 및 상기 제2 소스 콘택트의 소스 치수 비는, 상기 제1 비아 치수 비보다 큰 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 대한 상호접속 구조체.
16. 부기 11에 있어서,
상기 제1 소스 노드 비아, 상기 제2 소스 노드 비아, 상기 제1 드레인 노드 비아, 및 상기 제2 드레인 노드 비아는 하이-k 유전체 재료를 갖는 라이닝된 측벽들을 가지는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 대한 상호접속 구조체.
17. 부기 11에 있어서,
상기 제1 FinFET는 p형 FinFET이고, 상기 제2 FinFET는 n형 FinFET인 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 대한 상호접속 구조체.
18. 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체를 형성하는 방법으로서,
유전체 층에 소스 노드 비아 개구부를 형성하는 단계 - 소스 노드 비아 치수 비는 상기 소스 노드 비아 개구부의 최단 치수에 대한 상기 소스 노드 비아 개구부의 최장 치수를 정의함 -;
상기 유전체 층에 드레인 노드 비아 개구부를 형성하는 단계 - 드레인 노드 비아 치수 비는 상기 드레인 노드 비아 개구부의 최단 치수에 대한 상기 드레인 노드 비아 개구부의 최장 치수를 정의하고, 또한 상기 소스 노드 비아 치수 비는 상기 드레인 노드 비아 치수 비보다 큼 -; 및
상기 FinFET의 소스에 전기적으로 커플링되는 제2 노드 비아가 형성되고 상기 FinFET의 드레인에 전기적으로 커플링되는 드레인 노드 비아가 형성되도록, 상기 소스 노드 비아 개구부 및 상기 드레인 노드 비아 개구부를 전도성 재료로 충전하는 단계
를 포함하는, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체를 형성하는 방법.
19. 부기 18에 있어서,
상기 소스 노드 비아 개구부 및 상기 드레인 노드 비아 개구부를 상기 전도성 재료로 충전하는 단계는,
상기 소스 노드 비아 개구부 및 상기 드레인 노드 비아 개구부의 측벽들을 따라 하이-k 유전체 재료를 포함하는 비아 라이너 층을 형성하는 단계; 및
상기 비아 라이너 층 위에 비아 벌크 층을 형성하는 단계를 포함하는 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체를 형성하는 방법.
20. 부기 18에 있어서,
상기 유전체 층에 게이트 노드 비아 개구부를 형성하는 단계를 더 포함하고, 게이트 노드 비아 치수 비는 상기 게이트 노드 비아 개구부의 최단 치수에 대한 상기 게이트 노드 비아 개구부의 최장 치수를 정의하고, 상기 소스 노드 비아 치수 비는 상기 게이트 노드 비아 치수 비보다 큰 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체를 형성하는 방법.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시형태들의 피쳐들을 개략적으로 설명한다. 당업자들은 동일한 목적들을 실행하기 위한 다른 프로세스들 및 구조들을 설계 또는 변경하고 및/또는 본 명세서에 도입된 실시형태들의 동일한 이점들을 달성하기 위한 기본으로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 또한, 당업자들은, 이러한 동등한 구성들이 본 개시의 사상과 범위를 벗어나지 않으며, 이들이 본 개시의 사상과 범위로부터 벗어남이 없이 본원에서 다양한 변화들, 치환들 및 변경들을 행할 수 있음을 인식해야 한다.

Claims (10)

  1. 핀형 전계 효과 트랜지스터(fin-like field effect transistor; FinFET)에 대한 상호접속 구조체로서,
    상기 FinFET의 게이트에 전기적으로 커플링된(coupled) 게이트 노드 비아;
    상기 FinFET의 소스에 전기적으로 커플링된 소스 노드 비아 - 소스 노드 비아 치수 비(ratio)는 상기 소스 노드 비아의 최단 치수(shortest dimension)에 대한 상기 소스 노드 비아의 최장 치수(longest dimension)를 정의함 -; 및
    상기 FinFET의 드레인에 전기적으로 커플링된 드레인 노드 비아 - 드레인 노드 비아 치수 비는 상기 드레인 노드 비아의 최단 치수에 대한 상기 드레인 노드 비아의 최장 치수를 정의하고, 또한 상기 소스 노드 비아 치수 비는 상기 드레인 노드 비아 치수 비보다 큼 -
    를 포함하는, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
  2. 제1항에 있어서,
    상기 소스 노드 비아 치수 비는 2 초과이고, 상기 드레인 노드 비아 치수 비는 1.2 미만인 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
  3. 제2항에 있어서,
    게이트 노드 비아 치수 비는 상기 게이트 노드 비아의 최단 치수에 대한 상기 게이트 노드 비아의 최장 치수를 정의하고, 또한 상기 게이트 노드 비아 치수 비는 1.2 미만인 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
  4. 제1항에 있어서,
    상기 소스 노드 비아를 상기 소스에 물리적으로 커플링시키는 소스 콘택트; 및
    상기 드레인 노드 비아를 상기 드레인에 물리적으로 커플링시키는 드레인 콘택트를 더 포함하는, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
  5. 제4항에 있어서,
    상기 게이트 노드 비아는 상기 게이트에 물리적으로 커플링되는 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
  6. 제4항에 있어서,
    상기 게이트 노드 비아를 상기 게이트에 물리적으로 커플링시키는 게이트 콘택트를 더 포함하는, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
  7. 제4항에 있어서,
    소스 콘택트 치수 비는 상기 소스 콘택트의 최단 치수에 대한 상기 소스 콘택트의 최장 치수를 정의하고, 또한 상기 소스 콘택트 치수 비는 상기 소스 노드 비아 치수 비보다 큰 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
  8. 제1항에 있어서,
    상기 게이트 노드 비아, 상기 소스 노드 비아 또는 상기 드레인 노드 비아 중 적어도 하나는, 하이-k 유전체 재료를 포함하는 비아 라이너 층을 가지는 것인, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체.
  9. 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 대한 상호접속 구조체로서,
    게이트 구조체에 전기적으로 커플링된 게이트 노드 비아 - 상기 게이트 구조체는 제1 FinFET의 제1 소스 및 제1 드레인 사이에 개재되고, 또한 상기 게이트 구조체는 제2 FinFET의 제2 소스 및 제2 드레인 사이에 개재됨 -;
    상기 제1 소스 및 상기 제2 소스에 각각 전기적으로 커플링된 제1 소스 노드 비아 및 제2 소스 노드 비아; 및
    상기 제1 드레인 및 상기 제2 드레인에 각각 전기적으로 커플링된 제1 드레인 노드 비아 및 제2 드레인 노드 비아
    를 포함하고,
    상기 제1 소스 노드 비아 및 상기 제2 소스 노드 비아의 제1 비아 치수 비는, 상기 게이트 노드 비아의 제2 비아 치수 비보다 크고,
    또한 상기 제1 비아 치수 비는 상기 제1 드레인 노드 비아 및 상기 제2 드레인 노드 비아의 제3 비아 치수 비보다 큰 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 대한 상호접속 구조체.
  10. 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체를 형성하는 방법으로서,
    유전체 층에 소스 노드 비아 개구부를 형성하는 단계 - 소스 노드 비아 치수 비는 상기 소스 노드 비아 개구부의 최단 치수에 대한 상기 소스 노드 비아 개구부의 최장 치수를 정의함 -;
    상기 유전체 층에 드레인 노드 비아 개구부를 형성하는 단계 - 드레인 노드 비아 치수 비는 상기 드레인 노드 비아 개구부의 최단 치수에 대한 상기 드레인 노드 비아 개구부의 최장 치수를 정의하고, 또한 상기 소스 노드 비아 치수 비는 상기 드레인 노드 비아 치수 비보다 큼 -; 및
    상기 FinFET의 소스에 전기적으로 커플링되는 제2 노드 비아가 형성되고 상기 FinFET의 드레인에 전기적으로 커플링되는 드레인 노드 비아가 형성되도록, 상기 소스 노드 비아 개구부 및 상기 드레인 노드 비아 개구부를 전도성 재료로 충전하는 단계
    를 포함하는, 핀형 전계 효과 트랜지스터(FinFET)에 대한 상호접속 구조체를 형성하는 방법.
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