CN110323203B - 集成电路器件及具有互连结构的集成电路器件 - Google Patents

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Abstract

本发明公开最大化集成电路(IC)密度的互连结构以及相应的形成技术。一种示例性IC器件包括沿第一方向延伸的栅极层。设置在栅极层上方的互连结构包括沿与第一方向大致垂直的第二方向定向的奇数互连布线层和沿与第一方向大致平行的第三方向定向的偶数互连布线层。在一些实施方式中，栅极层的栅极间距与第一偶数互连布线层的间距与第三偶数互连布线层的间距的比率为3:2:4。在一些实施方式中，第一奇数互连布线层的间距与第三奇数互连布线层的间距与第七奇数互连布线层的间距的比率为1:1:2。本发明还提供了集成电路器件及具有互连结构的集成电路器件。

Description

集成电路器件及具有互连结构的集成电路器件
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及集成电路器件及具有互连结构的集成电路器件。
背景技术
集成电路(IC)产业经历了指数增长。IC材料和设计上的技术进步产生了一代又一代IC，其中，每一代都具有比前一代更小且更复杂的电路。在IC发展过程中，功能密度(即单位芯片面积上互连器件的数量)通常增大而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小工艺通常通过增加生产效率和降低相关成本来提供益处。
这种按比例缩小工艺还增大了处理和制造IC的复杂度。例如，IC器件通常包括标准单元阵列，每个标准单元包括结合的晶体管和互连(或布线)结构，以提供逻辑功能(例如，AND、NAND、OR、NOR、NOT、XOR和/或XNOR)和/或存储功能(例如，触发器和/或锁存器)。在具有亚微米部件尺寸的IC器件中，在以最大化逻辑密度和布线效率的方式相对于彼此配置晶体管和互连结构的过程中存在挑战。因此，需要对互连结构进行改进。
发明内容
根据本发明的一方面，提供了一种集成电路器件，包括：多个栅极结构，沿着第一方向延伸，其中，所述多个栅极结构具有栅极间距(PG)；以及互连结构，设置在所述多个栅极结构上方，其中，所述互连结构包括：奇数互连布线层，定向为沿着与所述第一方向垂直的第二方向，偶数互连布线层，定向为沿着与所述第一方向平行的第三方向，其中，第一偶数互连布线层具有第一间距(P2)，以及第三偶数互连布线层具有第二间距(P6)，以及其中，所述栅极间距与所述第一间距与所述第二间距的比率(PG:P2:P6)为3:2:4。
根据本发明的另一方面，提供了一种具有互连结构的集成电路器件，包括：多个层间介电(ILD)层，设置在栅极层上，其中，所述互连结构电连接至所述栅极层；多个金属布线层，设置在所述层间介电层中，其中，所述多个金属布线层包括顺序地设置在所述栅极层上方的第一金属层、第二金属层、第三金属层、第四金属层、第五金属层、第六金属层和第七金属层；其中，所述第一金属层、所述第三金属层、所述第五金属层和所述第七金属层均沿着与所述栅极层的长度方向垂直的第一长度方向单向延伸；其中，所述第二金属层、所述第四金属层和所述第六金属层均沿与所述栅极层的长度方向平行的第二长度方向单向延伸，其中，所述栅极层的间距(PG)与所述第二金属层的间距(P2)与所述第六金属层的间距(P6)的比率(PG:P2:P6)为3:2:4。
根据本发明的又一方面，提供了一种集成电路器件，包括：栅极结构，沿着第一方向延伸；以及互连结构，设置在所述栅极结构上方，其中，所述互连结构包括：奇数互连布线层，定向为沿着与所述第一方向垂直的第二方向，偶数互连布线层，定向为沿着与所述第一方向平行的第三方向，其中，第一奇数互连布线层具有第一间距(P1)，第二奇数互连布线层具有第二间距(P3)，第四奇数互连布线层具有第三间距(P7)，以及其中，所述第一间距与所述第二间距与所述第三间距的比率(P1:P3:P7)为1:1:2。根据本发明的又一方面，提供了一种具有互连结构的集成电路器件，包括：多个层间介电(ILD)层，设置在栅电极上方，其中，所述互连结构电连接至所述栅电极；多个金属布线层，设置在所述层间介电层中，其中，所述多个金属布线层包括顺序地设置在所述栅电极上方的第一金属层、第二金属层、第三金属层、第四金属层、第五金属层、第六金属层和第七金属层；其中，所述第一金属层、所述第三金属层、所述第五金属层和所述第七金属层均沿着与所述栅电极的长度方向垂直的第一长度方向单向延伸；其中，所述第二金属层、所述第四金属层和所述第六金属层均沿着与所述栅电极的长度方向平行的第二长度方向单向延伸；以及其中，所述第一金属层的间距(P1)与所述第三金属层的间距(P3)与所述第七金属层的间距(P7)的比率(P1:P3:P7)为1:1:2。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目前。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是根据本发明的各个方面的部分或全部集成电路器件的简化的示意性顶视图，其中，集成电路器件具有使逻辑密度最大化的改进的互连结构。
图1B是根据本发明的各个方面的沿线1B-1B的图1A的集成电路器件的示意性截面图。
图2A是根据本发明的各个方面的部分或全部另一集成电路器件的简化的示意性顶视图，其中，另一集成电路器件具有使逻辑密度最大化的互连结构。
图2B是根据本发明的各个方面的沿线2B-2B的图2A的集成电路器件的示意性截面图。
图3是根据本发明的各个方面的制造用于诸如图1A和图1B所示的集成电路器件的互连结构的方法的流程图。
图4是根据本发明的各个方面的制造用于诸如图2A和图2B所示的集成电路器件的互连结构的方法的流程图。
具体实施方式
本发明通常涉及集成电路器件，并且更特别地涉及用于集成电路器件的互连结构。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，以下本发明中一个部件形成在另一个部件上、连接和/或耦接至另一部件可以包括以直接接触的方式形成部件的实施例，并且也可以包括形成插入在部件之间的额外的部件，从而使得部件可以不直接接触的实施例。例如，“下部”、“上部”、“水平”、“垂直”、“在...之上”、“在...上方”、“在...下面”、“在...下方”、“向上”、“向下”、“顶部”、“底部”等以及其衍生词(例如“水平地”、“向下地”、“向上地”等)这样的空间关系术语可以用于容易地描述本发明中一个部件与另一个部件的关系。空间相对术语旨在覆盖包括部件的器件的不同方位。
集成电路(IC)设计定义了具有预定功能的各种标准单元。每个标准单元包括结合的晶体管和互连(或布线)结构，以提供逻辑功能(例如，AND、NAND、OR、NOR、NOT、XOR和/或XNOR)和/或存储功能(例如，触发器、锁存器和/或缓冲器)。生成IC设计布局通常包括将标准单元阵列放置(或布置)在给定区域中以实现特定功能和进行布线以将标准单元彼此连接。然后可以使用IC设计布局来制造IC器件。随着IC技术朝着较小的技术节点前进，在以使逻辑密度和布线效率最大化的方式相对于彼此配置晶体管和互连结构的过程中存在挑战。例如，逐层设置间距而不考虑IC器件的互连结构中的其他层的间距和/或IC器件的IC部件的间距会导致IC区的低效率使用，这可能对IC性能产生负面影响并且不必要地增加了给定标准单元所需的面积。因此，本发明提出了各种互连结构(特别地，用于互连结构的各种间距比率)，从而使IC器件能够保持高性能，同时实现先进技术节点所需的高密度和高布线效率。
图1A和图1B是根据本发明的各个方面的部分或全部IC器件10的局部示意图。特别地，图1A是IC器件10(例如，在x-y平面中)的简化的示意性顶视图，以及图1B是沿图1A的线1B-1B(例如，在x-z平面中)的IC器件10的示意性截面图。IC器件10可以包括在微处理器、存储器单元和/或其他IC器件中。在一些实施方式中，IC器件10是IC芯片的部分、芯片上系统(SoC)或其部分，该IC器件10包括各种无源微电子器件和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散的MOS(LDMOS)晶体管、鳍式FET(FinFET)、高压晶体管、高频晶体管、其他合适的组件或它们的组合。在一些实施方式中，IC器件10是实施逻辑功能(例如，AND、NAND、OR、NOR、NOT、XOR和/或XNOR)和/或存储功能(例如，触发器和/或锁存器)的IC芯片的标准单元的部分。标准单元可以根据其功能可选地称为逻辑单元和/或存储单元。为了本发明的目的，IC器件10是可以包括在逻辑单元中的逻辑电路的部分。为了清楚的目的，已经简化了图1A和图1B以更好地理解本发明的发明构思。在IC器件10的其他实施例中，可以在IC器件10中添加额外的部件，并且可以替换、修改或去除下文描述的一些部件。
IC器件10包括衬底(晶圆)12。在所述实施例中，衬底12包括硅。可选地或额外地，衬底12包括诸如锗的另一元素半导体；诸如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；诸如硅锗(SiGe)、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。可选地，衬底12是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。通过注氧隔离、晶圆接合和/或其他合适的方法制造绝缘体上半导体衬底。在一些实施方式中，衬底12包括一种或多种Ⅲ-Ⅴ族材料。在一些实施方式中，衬底12包括一种或多种Ⅱ-Ⅳ族材料。
衬底12包括根据IC器件10的设计要求配置的各种掺杂区，诸如掺杂区14和掺杂区16。在一些实施方式中，衬底12包括掺杂有p型掺杂剂的p型掺杂区(例如，p型阱)，诸如硼(例如，BF2)、铟、其他p型掺杂剂或它们的组合。在一些实施方式中，衬底12包括掺杂有n型掺杂剂的n型掺杂区(例如，n型阱)，诸如磷、砷、其他n型掺杂剂或它们的组合。在一些实施方式中，衬底12包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区。在一些实施方式中，掺杂区14配置为用于诸如上拉(PU)FinFET的p型场效应晶体管(PFET)，并且掺杂区16配置用于诸如下拉(PD)FinFET的n型FET(NFET)，从而使得IC器件10包括CMOS晶体管。例如，掺杂区14是n型掺杂区，并且掺杂区16是p型掺杂区。例如，可以直接在衬底12上和/或衬底12中形成各种掺杂区，从而提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各个掺杂区。
IC器件10包括设置在衬底12上方的诸如鳍20A的各种鳍(也称为有源鳍区)。在图1B中，PFET包括鳍20A，但是本发明预期其中PFET和/或NFET包括多个鳍(例如配置为用于多鳍晶体管)的实施例。IC器件10的鳍(诸如20A)定向为彼此大致平行，每个鳍具有限定在x方向上的长度、限定在y方向上的宽度以及限定在z方向上的高度。诸如鳍20A的IC器件10的鳍具有在x方向上沿它们的长度限定的沟道区、源极区和漏极区，其中，沟道区设置在源极区和漏极区(通常称为源极/漏极区)之间。沟道区包括限定在侧壁部分之间的顶部，其中，顶部和侧壁部分与栅极结构(如下所述)接合，从而使得在IC器件10的操作期间电流可以在源极区和漏极区之间流动。源极/漏极区还包括限定在侧壁部分之间的顶部。在一些实施方式中，诸如鳍20A的IC器件10的鳍是衬底12的部分(诸如衬底12的材料层的部分)。例如，在衬底12包括硅的情况下，鳍20A包括硅。可选地，在一些实施方式中，诸如鳍20A的IC器件的鳍限定在位于衬底12上方的材料层中，诸如一个或多个半导体材料层。例如，鳍20A可以包括设置在衬底12上方的具有各种半导体层的半导体层堆叠件(也称为异质结构)。半导体层包括任何合适的半导体材料，诸如硅、锗、硅锗、其他合适的材料或它们的组合。根据IC器件10的设计要求，半导体层可以包括相同或不同的材料、蚀刻速率、组分原子百分比、组分重量百分比、厚度和/或配置。在一些实施方式中，半导体层堆叠件包括诸如由第一材料构成的半导体层和由第二材料构成的半导体层的交替的半导体层。例如，半导体层堆叠件使硅层和硅锗层交替(例如，从底部至顶部的SiGe/Si/SiGe/Si/SiGe/Si)。在一些实施方式中，半导体层堆叠件包括具有交替的组分原子百分比的相同材料的半导体层，诸如具有第一原子百分比组分的半导体层和具有第二原子百分比组分的半导体层。例如，半导体层堆叠件包括具有交替的硅和/或锗原子百分比的硅锗层(例如，从底部至顶部的SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed，其中，a和c是硅的不同原子百分比以及b和d是锗的不同原子百分比)。
使用任何合适的工艺在衬底12上方形成IC器件10的鳍，诸如鳍20A。在一些实施方式中，如图1B所示，实施沉积、光刻和/或蚀刻工艺的组合以限定从衬底12延伸的鳍20A。例如，形成鳍20A包括实施光刻工艺以在衬底12上方形成图案化的抗蚀剂层(或设置在衬底12上方的诸如异质结构的材料层)，并且实施蚀刻工艺以将限定在图案化的抗蚀剂层中的图案转印至衬底12(或设置在衬底12上方的诸如异质结构的材料层)。光刻工艺可以包括在衬底12上形成抗蚀剂层(例如，通过旋涂)、实施预曝光烘焙工艺、使用掩模实施曝光工艺、实施曝光后烘焙工艺、以及实施显影工艺。在曝光工艺中，抗蚀剂层暴露于辐射能量(诸如紫外线(UV)光、深UV(DUV)光或极UV(EUV)光))，其中，根据掩模的掩模图案和/或掩模类型(例如，二进制掩模、相移掩模或EUV掩模)，该掩模阻挡、透射和/或反射至抗蚀剂层的辐射，从而使得将图像投影到与掩模图案相对应的抗蚀剂层上。由于抗蚀剂层对辐射能量敏感，所以抗蚀剂层的暴露部分会发生化学变化，并且根据抗蚀剂层的特性和在显影工艺中使用的显影溶液的特性而溶解抗蚀剂层的曝光(或未曝光)部分。在显影之后，图案化的抗蚀剂层包括与掩模相对应的抗蚀剂图案。蚀刻工艺使用图案化的抗蚀剂层作为蚀刻掩模来去除衬底12的部分(或设置在衬底12上方的材料层)。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在蚀刻工艺之后，例如通过抗蚀剂剥离工艺从衬底12去除图案化的抗蚀剂层。可选地，通过多重图案化工艺形成诸如鳍20A的IC器件的鳍，诸如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺)、自对准双重图案化(SADP)工艺、间隔件-是-电介质(SID)SADP工艺，其他双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE))工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或它们的组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺))或它们的组合。在一些实施方式中，在形成诸如鳍20A的IC器件10的鳍时，实施定向自组装(DSA)技术。此外，在一些实施方式中，曝光工艺可以实施无掩模光刻、电子束(e-beam)写入、离子束写入和/或用于图案化抗蚀剂层的纳米压印技术。
在衬底12上方和/或衬底12中形成隔离部件22以隔离IC器件10的各个区，诸如各个器件区。例如，隔离部件22将诸如PFET和NFET的有源器件区和/或无源器件区彼此分离并隔离。隔离部件22进一步将IC器件10的鳍彼此分离并隔离，诸如与IC器件10的其他鳍分离并隔离鳍20A。在所述实施例中，隔离部件22围绕鳍20A的底部。隔离部件22包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离组分)或它们的组合。隔离部件22可以包括诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构的不同结构。在一些实施方式中，可以通过以下步骤来形成STI部件：在衬底12中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)并用绝缘材料填充沟槽(例如，通过使用化学汽相沉积工艺或旋涂玻璃工艺)。可以实施化学机械抛光(CMP)工艺以去除多余的绝缘材料和/或平坦化隔离部件22的顶面。在一些实施方式中，可以通过以下步骤来形成STI部件：在形成鳍之后，在衬底12上方沉积绝缘材料(在一些实施方式中，使得绝缘材料层填充鳍之间的间隙(沟槽))；并且回蚀刻绝缘材料层以形成隔离部件22。在一些实施方式中，隔离部件22包括填充沟槽的多层结构，诸如设置在衬里介电层上方的块状介电层，其中，块状介电层和衬里介电层包括取决于设计要求的材料(例如，在包括热氧化物的衬里介电层上方设置包括氮化硅的块状介电层)。在一些实施方式中，隔离部件22包括设置在掺杂的衬里层(包括，例如，硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))上方的介电层。
在IC器件10的鳍上方设置各个栅极结构，诸如栅极结构30A、栅极结构30B、栅极结构30C、栅极结构30D和栅极结构30E。栅极结构30A-30E沿y方向(例如，大致垂直于诸如鳍20A的IC器件10的鳍)延伸，从而使得栅极结构30A-30E中的每个具有在y方向上限定的长度、在x方向上限定的宽度以及在z方向上限定的高度。在所述实施例中，在诸如鳍20A的IC器件10的鳍的沟道区上方设置栅极结构30B-30D。在一些实施方式中，栅极结构30B-30D包裹IC器件10的鳍的沟道区，由此插入IC器件10的鳍的源极/漏极区。栅极结构30B-30D接合诸如鳍20A的IC器件10的鳍的沟道区，从而使得在操作期间电流可在IC器件10的鳍的源极/漏极区之间流动。在又一所示实施例中，根据IC器件10的设计要求，栅极结构30A-30E配置为有源栅极结构或伪栅极结构。“有源栅极结构”通常是指IC器件10的电功能栅极结构，而“伪栅极结构”通常是指IC器件10的非电功能栅极结构。在一些实施方式中，伪栅极结构模仿有源栅极结构的物理特性(诸如有源栅极结构的物理尺寸)，但是在IC器件10中不能运行(换言之，不能使电流流动)。在一些实施方式中，伪栅极结构实现了大致均匀的处理环境，例如实现了IC器件10的源极/漏极区中的均匀的外延材料生长(例如，当形成外延源极/漏极部件时)、IC器件10的源极/漏极的均匀的蚀刻速率(例如，当形成源极/漏极凹槽时)和/或均匀的大致平坦的表面(例如，通过减少(或防止)由CMP引起的凹陷效应)。
栅极结构30A-30E包括配置为根据IC器件10的设计要求实现期望功能的栅极堆叠件，从而使得栅极结构30A-30E包括相同或不同的层和/或材料。在所述实施例中，栅极结构30A-30E具有包括栅极电介质32、栅电极34和硬掩模层36的栅极堆叠件。栅极电介质32共形地设置在IC器件10的鳍和隔离部件22上方，从而使得栅极电介质32具有大致均匀的厚度。在所述实施例中，在IC器件10限定栅极结构30A-30E的栅极堆叠件的侧壁表面和底面上设置栅极电介质32。栅极电介质32包括介电材料，诸如氧化硅、高k介电材料，其他合适的介电材料或它们的组合。在所述实施例中，栅极电介质32包括高k介电材料(并且因此可以称为高k介电层)，诸如二氧化铪(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或它们的组合。高k介电材料通常是指具有高介电常数(例如，大于氧化硅的介电常数(k≈3.9))的介电材料。在一些实施方式中，栅极电介质32还包括设置在高k介电层与IC器件10的鳍之间的界面层(包括诸如氧化硅的介电材料)。在栅极电介质32上方设置栅电极34。栅电极34包括导电材料。在一些实施方式中，栅电极34包括诸如覆盖层、功函数层、粘合/阻挡层以及金属填充(或块状)层的多个层。覆盖层可以包括防止或消除栅极电介质32与栅极结构30A-30E的其他层(特别地，包括金属的栅极层)之间的组分的扩散和/或反应的材料。在一些实施方式中，覆盖层包括金属和氮，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)或它们的组合。功函数层可以包括调整为具有期望的功函数的导电材料，诸如n型功函数材料和/或p型功函数材料。P型功函数材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他p型功函数材料或它们的组合。N型功函数材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函数材料或它们的组合。粘合/阻挡层可以包括促进诸如功函数层和金属填充层的相邻层之间的粘合的材料，和/或阻挡和/或减少诸如功函数层和金属填充层的栅极层之间的扩散的材料。例如，粘合层/阻挡层包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co、其他合适的金属或它们的组合)、金属氧化物、金属氮化物(例如，TiN)或它们的组合。金属填充层可以包括诸如Al、W、Cu和/或Co的合适的导电材料。栅极电介质32和/或栅电极34可以包括许多其他层，例如覆盖层、界面层、扩散层、阻挡层、硬掩模层或它们的组合。硬掩模层36包括诸如硅和氮(例如，氮化硅)的任何合适的材料。在一些实施方式中，由于栅极结构30A-30E跨越PFET和NFET，所以栅极结构30A-30E可在与PFET和NFET相对应的区域中具有不同的层。
根据后栅极工艺、先栅极工艺或混合的后栅极工艺/先栅极工艺来制造栅极结构30A-30E的栅极堆叠件。在后栅极工艺实施方式中，栅极结构30A-30E中的一个或多个包括后续利用金属栅极堆叠件替换的伪栅极堆叠件。伪栅极堆叠件包括例如界面层(例如，包括氧化硅)和伪栅电极层(例如，包括多晶硅)。在这种实施方式中，去除伪栅电极层以形成开口(沟槽)，后续在该开口(沟槽)中形成栅极电介质32和/或栅电极34。在一些实施方式中，利用金属栅极堆叠件替换栅极结构30A-30E中的至少一个的伪栅极堆叠件，同时保留栅极结构30A-30E中的至少一个的伪栅极堆叠件。后栅极工艺和/或先栅极工艺可以实施沉积工艺、光刻工艺、蚀刻工艺、其他合适工艺或它们的组合。沉积工艺包括CVD、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强的CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、镀、其他合适的方法或它们的组合。光刻图案化工艺包括抗蚀剂涂覆(例如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、显影抗蚀剂、冲洗、干燥(例如，硬烘焙)、其他合适的工艺或它们的组合。可选地，通过诸如无掩模光刻、e束写入或离子束写入的其他方法来辅助、实现或替换光刻曝光工艺。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。
栅极结构30A-30E还包括设置为与相应的栅极堆叠件相邻(例如，沿相应的栅极堆叠件的侧壁)的相应栅极间隔件38。栅极间隔件38可以通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。例如，在所述实施例中，可以在衬底12上方沉积包括硅和氮的介电层(诸如氮化硅层)，并且后续进行各向异性蚀刻以形成栅极间隔件38。在一些实施方式中，栅极间隔件38包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，栅极间隔件38包括形成为与栅极堆叠件相邻的多于一组间隔件(诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件)。在这种实施方式中，各个隔离件组可以包括具有不同蚀刻速率的材料。例如，包括硅和氧的第一介电层可以沉积在衬底12上方，并且后续进行各向异性蚀刻以形成与栅极堆叠件相邻的第一间隔件组，并且包括硅和氮的第二介电层可以沉积在衬底12上方，并且后续进行各向异性蚀刻以形成与第一间隔件组相邻的第二间隔件组。在形成栅极间隔件38之前和/或之后，可以实施注入、扩散和/或退火工艺以在诸如鳍20A的IC器件10的鳍中形成轻掺杂的源极和漏极(LDD)部件和/或重掺杂的源极和漏极(HDD)部件(两者在图1A和图1B中均未示出)。
在IC器件10的源极/漏极区上方设置外延源极部件和外延漏极部件(称为外延源极/漏极部件)。例如，在鳍上外延生长半导体材料，形成外延源极/漏极部件40A和外延源极/漏极部件40B。在一些实施方式中，在鳍凹进工艺(例如，回蚀刻工艺)之后，在IC器件10的鳍的源极/漏极区上方形成外延源极/漏极部件40A、40B，从而使得从IC器件10的凹进的鳍生长外延源极/漏极部件40A、40B。在一些实施方式中，外延源极/漏极部件40A、40B包裹诸如鳍20A的IC器件10的鳍的源极/漏极区。在这种实施方式中，鳍可能不经受鳍凹进工艺。在一些实施方式中，外延源极/漏极部件40A、40B沿y方向(在一些实施方式中，大致垂直于鳍)横向延伸(生长)，从而使得外延源极/漏极部件40A、40B是跨越多于一个鳍的合并的外延源极/漏极部件。外延工艺可以实施CVD沉积技术(例如，汽相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其他合适的SEG工艺或它们的组合。外延工艺可以使用气体和/或液体前体，其与衬底12和/或鳍的组分相互作用。外延源极/漏极部件40A、40B掺杂有n型掺杂剂和/或p型掺杂剂。在IC器件10中，PFET和NFET具有相反掺杂的外延源极/漏极部件。例如，对于PFET，外延源极/漏极部件40A是包括硅和/或锗的外延层，其中包括硅锗的外延层掺杂有硼、碳、其他p型掺杂剂或它们的组合(例如，形成Si：Ge：B外延层或Si：Ge：C外延层)。在又一实例中，对于NFET，外延源极/漏极部件40B是包括硅和/或碳的外延层，其中含硅外延层或含硅碳外延层掺杂有磷、砷、其他n型掺杂剂或它们的组合(例如，形成Si：P外延层、Si：C外延层或者Si：C：P外延层)。应当注意，在图1A中，外延源极/漏极部件40A、40B描述为氧化物定义(OD)区，从而使得外延源极/漏极部件40A、40B可选地称为OD区。在一些实施方式中，外延源极/漏极部件40A、40B包括在沟道区中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施方式中，在沉积期间通过向外延工艺的源极材料添加杂质来掺杂外延源极/漏极部件40A、40B。在一些实施方式中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极部件40A、40B。在一些实施方式中，实施退火工艺以激活外延源极/漏极部件40A、40B和/或IC器件10的其他源极/漏极区(诸如HDD区和/或LDD区)中的掺杂剂。
在衬底12上方设置多层互连(MLI)部件50。MLI部件50电连接IC器件10的各个器件(例如，晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极结构和/或源极/漏极部件)，从而使得各个器件和/或组件可以按照IC器件10的设计要求所指定的方式进行操作。MLI部件50包括介电层和导电层(例如金属层)的组合，其中，该介电层和导电层配置为形成各种互连结构以在操作期间在器件和/或IC器件10的组件之间发送信号和/或向器件和/或IC器件10的组件分配信号(例如，时钟信号、电压信号和/或接地信号)。在一些实施方式中，MLI部件50将栅极结构30A-30E、外延源极/漏极部件40A和/或外延源极/漏极部件40B中的一个或多个电连接至电源电压，诸如正电源电压、负电源电压和/或地电位。导电层配置为形成互连布线层、接触件层和/或通孔层，其中的每个可以设置在MLI部件50的不同平面中。在一些实施方式中，通孔层将互连布线层彼此连接、将接触件层连接至互连布线层和/或将器件层连接至互连布线层。在一些实施方式中，接触件层将器件层连接至通孔层和/或互连布线层。应当注意，尽管MLI部件50描述为具有给定数量的介电层、导电层、互连布线层、通孔层、接触件层、层级和/或平面，但本发明预期MLI部件50具有更多或更少的介电层、导电层、互连布线层、通孔层、接触件层、层级和/或平面。
MLI部件50包括顺序地堆叠在衬底12上方的一个或多个层间介电层(ILD)(也称为金属间介电层(IMD))，诸如设置在衬底12上方的ILD层52(ILD-0)、设置在ILD层52上方的ILD层54(ILD-1)、设置在ILD层54上的ILD层56(ILD-2)、设置在ILD层56上方的ILD层58(ILD-3)、设置在ILD层58上方的ILD层60(ILD-4))、设置在ILD层60上方的ILD层62(ILD-5)、设置在ILD层62上方的ILD层64(ILD-6)、设置在ILD层64上方的ILD层66(ILD-7)，以及设置在ILD层66上方的ILD层68(ILD-8)。ILD层52-68包括介电材料，例如包括氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或它们的组合。示例性低k介电材料包括FSG、掺碳氧化硅、Black
Figure BDA0001802541640000141
(加利福尼亚州的圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定型氟化碳、聚对二甲苯、BCB、
Figure BDA0001802541640000142
(密歇根米特兰的陶氏化学公司)、聚酰亚胺、其他低k介电材料或它们的组合。在所述实施例中，ILD层52-68是包括低k介电材料(通常称为低k介电层)的介电层。在一些实施方式中，低k介电材料通常是指介电常数小于3的材料。在一些实施方式中，ILD层52-68可以包括具有多种介电材料的多层结构。在一些实施方式中，MLI部件50可以进一步包括设置在ILD层52-68之间的一个或多个接触蚀刻停止层(CESL)，诸如设置在ILD层52和ILD层54之间的CESL、设置在ILD层54和ILD层56之间的CESL、设置在ILD层56和ILD层58之间的CESL、设置在ILD层58和ILD层60之间的CESL、设置在ILD层60和ILD层62之间的CESL、设置在ILD层62和ILD层64之间的CESL、设置在ILD层64和ILD层66之间的CESL以及设置在ILD层66和ILD层68之间的CESL。在一些实施方式中，在ILD层52和衬底12、隔离部件22和/或鳍之间设置CESL。CESL包括与ILD层52-68不同的材料，诸如与ILD层52-68的介电材料不同的介电材料。例如，在ILD层52-68包括低k介电材料的情况下，CESL包括诸如氮化硅或氮氧化硅的硅和氮。例如通过诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或它们的组合的沉积工艺在衬底12上方形成ILD层52-68。在一些实施方式中，通过可流动CVD(FCVD)工艺形成ILD层52-68，例如，该工艺包括在衬底12上方沉积可流动材料(诸如液体化合物)，并且通过合适的技术(诸如热退火和/或紫外线辐射处理)将可流动材料转变成固体材料。在沉积ILD层52-68之后，实施CMP工艺和/或其他平坦化工艺，从而使得ILD层52-68具有大致平坦的表面。
在ILD层52-68中顺序地堆叠并设置互连布线层。在所述实施例中，MLI部件50包括互连布线层70(称为金属一(M1)层)、互连布线层75(称为金属二(M2)层)、互连布线层80(称为金属三(M3)层)、互连布线层85(称为金属四(M4)层)、互连布线层90(称为金属五(M5)层)、互连布线层95(称为金属六(M6)层)和互连布线层100(称为金属七(M7)层)。M1层、M3层、M5层和M7层统称为奇数互连布线层。奇数互连布线层(这里是互连布线层70、80、90、100)包括沿x方向(例如，大致垂直于栅极结构30A-30E)延伸的一条或多条导线，从而使得奇数互连布线层的导线具有在x方向上限定的长度、在y方向上限定的宽度以及在z方向上限定的高度。例如，M1层包括金属线70A，M3层包括金属线80A和金属线80B，M5层包括金属线90A，并且M7层包括金属线100A和金属线100B。金属线70A、金属线80A、80B、金属线90A和金属线100A、100B大致沿x方向(或水平方向)延伸，从而使得M1层、M3层、M5层和M7层的布线方向大致垂直于栅极结构30A-30E延伸的方向。奇数互连布线层(这里配置为水平布线层)因此包括具有与栅极长度方向大致垂直(或正交)的长度方向的单向导线。M2层、M4层和M6层统称为偶数互连布线层。偶数互连布线层(这里是互连布线层75、85、95)包括沿y方向(例如，大致平行于栅极结构30A-30E)延伸的一条或多条导线，从而使得偶数互连布线层的导线具有在y方向上限定的长度、在x方向上限定的宽度以及在z方向上限定的高度。例如，M2层包括金属线75A、金属线75B、金属线75C、金属线75D、金属线75E、金属线75F和金属线75G；M4层包括金属线85A、金属线85B、金属线85C、金属线85D、金属线85E和金属线85F；并且M6层包括金属线95A、金属线95B、金属线95C和金属线95D。金属线75A-75G、金属线85A-85F和金属线95A-95D大致沿y方向(或垂直地)延伸，从而使得M2层、M4层和M6层的布线方向大致平行于栅极结构30A-30E延伸的方向。偶数互连布线层(这里，配置为垂直布线层)因此包括具有与栅极长度方向大致平行的长度方向的单向导线。
在进一步描述的实施例中，栅极间距和偶数互连布线层的布线间距配置为允许IC器件10满足不断缩小的IC技术节点的高密度、高布线效率和高性能需求。为了本方明的目的，间距(P)通常是指相同类型的相邻IC部件(诸如栅极结构30A-30E或互连布线层70-100的导线(金属线))之间的中心至中心距离。在所述实施例中，栅极间距(PG)是相邻的栅极结构30A-30E之间(具体地，在栅电极34之间)的中心至中心距离，M2层间距(P2)是M2层(MLI部件50的第一垂直布线层)的相邻金属线75A-75G之间的中心至中心距离，M4层间距是M4层(MLI部件50的第二垂直布线层)的相邻金属线85A-85F之间的中心至中心距离，M6层间距(P6)是M6层(MLI部件50的第三垂直布线层)的相邻金属线95A-95D之间的中心至中心距离。本发明将PG与P2和P6相关联(tie)以最大化逻辑密度。例如，PG与P2与P6(PG：P2：P6)的比率是3：2：4。在这种实施方式，P2小于PG和P6，并且PG小于P6。在一些实施方式中，P4大于P2(P2<P4)。在一些实施方式中，P4小于P6(P4<P6)。在一些实施方式中，PG是最小栅极间距，P2是最小M2层间距，P4是最小M4层间距，以及P6是最小M6层间距。最小栅极间距通常是指通过用于给定的IC技术节点的工艺和/或工艺设备(通常称为处理)在栅极结构(或栅电极)之间可实现的最小间距；最小M2层间距通常是指通过用于给定技术节点的处理在M2导线之间可实现的最小间距；最小M4层间距通常是指通过用于给定技术节点的处理在M4导线之间可实现的最小间距；并且最小M6层间距通常是指通过用于给定技术节点的处理在M6导线之间可实现的最小间距。应当注意，在位于与IC器件10相同的IC芯片或晶圆上的IC器件可以包括栅极结构、M2层、M4层和M6层，其中，栅极结构、M2层、M4层和M6层的间距等于或大于相应的最小栅极间距、最小M2层间距、最小M4层间距、最小M6层间距，但不能小于相应的最小栅极间距、最小M2层间距、最小M4层间距和最小M6层间距。以这种方式固定PG与偶数互连布线层的间距的比率(例如，最小栅极间距与偶数最小布线间距)使得布线密度和/或单元封装密度最大化，同时保持IC性能和/或布线效率。IC器件10因此满足用于先进技术节点的高密度和高性能需求。此外，实现单向布线层(偶数和奇数两者)可提高IC处理产量。不同的实施例可以具有不同的优势，并且没有必要要求任何实施例都具有特定的优势。
MLI部件50还包括设置在ILD层52中的接触件层110，其包括将IC器件10的部件电连接和/或物理连接至MLI部件50的通孔层120的器件级接触件(也称为局部互连件或局部接触件)。例如，器件级接触件110A和器件级接触件110B设置在相应的外延源极/漏极部件40A上，从而使得器件级接触件110A、110B将PFET的源极/漏极区分别物理地(或直接)连接至通孔层120的通孔120A和通孔120B。器件级接触件110A、110B可以称为金属至器件(MD)接触件，其通常指的是到达IC器件10的导电区(诸如源极/漏极区)的接触件。在一些实施方式中，接触件层110包括不将IC部件物理地和/或电连接至MLI部件50的导电部件的一个或多个伪接触件。在一些实施方式中，伪接触件具有与器件级接触件110A、110B类似的物理性质，以实现大致均匀的处理环境。器件级接触件110A、110B延伸穿过ILD层52和/或ILD层54，但是本发明考虑了器件级接触件110A、110B延伸穿过更多或更少ILD层和/或CESL的实施例。
MLI部件50还包括设置在ILD层52-68中的通孔层120、通孔层125、通孔层130、通孔层135、通孔层140、通孔层145和通孔层150。通孔层120将接触件层110电连接和/或物理连接至互连布线层70；并且通孔层125-150将MLI部件50的互连布线层70-100彼此电连接和/或物理连接。在所述实施例中，通孔层120包括分别设置在器件级接触件110A和器件级接触件110B上的通孔120A和通孔120B，从而使得通孔120A和通孔120B将器件级接触件110A和器件级接触件110B分别物理地(或直接)连接至金属线70A；通孔层125包括设置在金属线70A上的通孔，从而使得通孔将金属线70A物理地(或直接)连接至互连布线层75(例如，金属线75B、75C、75E和75F)；通孔层130包括设置在互连布线层75上的通孔(例如，金属线75C、75E)，从而使得通孔将互连布线层75物理地(或直接)连接至互连布线层80(例如，金属线80A、80B)；通孔层135包括设置在互连布线层80(例如，金属线80A、80B)上的通孔，从而使得通孔将互连布线层80物理(或直接)连接至互连布线层85(例如，金属线85B、85C、85D、85E)；通孔层140包括设置在互连布线层85上的通孔(例如，金属线85C、85D)，从而使得通孔将互连布线层85物理地(或直接)连接至互连布线层90(例如，金属线90A)；通孔层145包括设置在互连布线层90(例如，金属线90A)上的通孔，使得通孔将互连布线层90物理地(或直接)连接至互连布线层95(例如金属线95B、95C)；以及通孔层150包括设置在互连布线层95(例如，金属线95B、95C)上的通孔，从而使得通孔将互连布线层95物理地(或直接)连接至互连布线层100(例如，金属线100A、100B)。通孔层120还包括将IC器件部件(这里是栅极结构30C)电连接和/或物理连接至互连布线层70的通孔120C。在这种实施方式中，通孔120C与栅极结构30C(特别是栅电极34)物理连接和电连接。在可选实施方式中，MLI部件50还包括将栅极结构30C电连接和/或物理连接至通孔120C的器件级接触件。例如，器件级接触件设置在栅极结构30C上，从而使得器件级接触件将栅极结构30C物理地(或直接)连接至通孔120C，并且通孔120C将器件级接触件物理地(或直接)连接至导线70A。这样的器件级接触件因此称为栅极接触件(CG)或金属至多晶硅(MP)接触件，其通常是指到达栅极结构(诸如多晶硅栅极结构或金属栅极结构)的接触件。如图所示，通孔层120-150延伸穿过ILD层52-68中的一个或多个，但是本发明考虑了其中通孔层120-150延伸穿过更多或更少的ILD层和/或CESL的实施例。在一些实施方式中，MLI部件50进一步包括将互连布线层100连接至设置在ILD层52-68上方的其他ILD层(诸如MLI部件50的金属八(M8)层，未示出)中的互连层的通孔，从而将M7层电连接和/或物理连接至M8层。
互连布线层70-100、接触件层110和通孔层120-150包括任何合适的导电材料，诸如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合适的导电材料或它们的组合。可以组合各种导电材料以提供互连布线层70-100、接触件层110和通孔层120-150与诸如阻挡层、粘附层、衬里层、块状层、其他合适的层或它们的组合的各种层的导电部件。在一些实施方式中，互连布线层70-100的导线包括Cu、Co和/或Ru；接触件层110的接触件包括Ti、TiN和/或Co；以及通孔层120-150的通孔包括Ti、TiN和/或W。通过图案化ILD层52-68来形成互连布线层70-100、接触件层110和通孔层120-150。图案化ILD层52-68可以包括光刻工艺和/或蚀刻工艺，以在相应的ILD层52-68中形成开口(沟槽)(诸如接触开口、通孔开口和/或线开口)。在一些实施方式中，光刻工艺包括在相应的ILD层52-68上方形成抗蚀剂层，将抗蚀剂层暴露于图案化的辐射，并显影曝光的抗蚀剂层，从而形成可用作掩蔽元件的图案化的抗蚀剂层，从而用于在相应的ILD层52-68中蚀刻开口。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。此后，用一种或多种导电材料填充开口。可以通过PVD、CVD、ALD、电镀、化学镀、其他合适的沉积工艺或它们的组合来沉积导电材料。此后，可以通过诸如CMP工艺的平坦化工艺去除任何多余的导电材料，由此平坦化ILD层52-68、互连布线层70-100、接触件层110和/或通孔层120-150的顶面。
图2A和图2B是根据本发明的各个方面的部分或全部IC器件210的局部示意图。特别地，图2A是IC器件210的简化的示意性顶视图(例如，在x-y平面中)，以及图2B是沿图2A的线2B-2B的IC器件210的示意性截面图(例如，在y-z平面中)。IC器件210可以包括在微处理器、存储器单元和/或其他IC器件中。在一些实施方式中，IC器件210可以是IC芯片的部分、SoC或其部分，其可以包括各种无源微电子器件和有源微电子器件，诸如电阻器、电容器、电感器、二极管、PFET、NFET、MOSFET、CMOS晶体管、BJT、LDMOS晶体管、FinFET、高压晶体管、高频晶体管、其他合适的组件或它们的组合。在一些实施方式中，IC器件210是实施逻辑功能(例如AND、NAND、OR、NOR、NOT、XOR和/或XNOR)和/或存储功能(例如，触发器和/或锁存器)的IC芯片的标准单元的部分。标准单元可以根据其功能可选地称为逻辑单元和/或存储单元。为了本发明的目的，IC器件210是可以包括在逻辑单元中的逻辑电路的部分。为了清楚的目的已经简化了图2A和图2B以更好地理解本发明的发明构思。在IC器件210的其他实施例中，可以在IC器件210中添加额外的部件，并且可以替换、修改或去除下文描述的一些部件。
IC器件210在许多方面与IC器件10类似。例如，IC器件210包括与衬底12类似的衬底212、与掺杂区14类似的掺杂区214、与掺杂区16类似的掺杂区216、设置在衬底212上方的一个或多个鳍(这里，与鳍20A类似的鳍220A、鳍220B、鳍220C和鳍220D)，以及与栅极结构30A-30E(包括栅极电介质32、栅电极34、栅极硬掩模36和栅极隔离件38)类似的栅极结构230(栅极电介质232、栅电极234、栅极硬掩模(未示出)和栅极间隔件(未示出))。IC器件210还包括与上述MLI部件50类似的MLI部件250。例如，MLI部件250包括一个或多个ILD，诸如设置在衬底212上方的ILD层(ILD-0)(图2A和图2B中未示出)、设置在ILD-0上方的ILD层254(ILD-1)、设置在ILD层254上方的ILD层256(ILD-2)、设置在ILD层256上方的ILD层258(ILD-3)、设置在ILD层258上方的ILD层260(ILD-4)、设置在ILD层260上方的ILD层262(ILD-5)、设置在ILD层262上方的ILD层264(ILD-6)、设置在ILD层264上方的ILD层266(ILD-7)以及设置在ILD层266上方的ILD层268(ILD-8)。ILD层254-268类似于ILD层52-68。在一些实施方式中，MLI部件250可以进一步包括设置在ILD层254-268之间的一个或多个CESL，配置为类似于参考MLI部件50所描述的CESL。
MLI部件250还包括设置在ILD层254-268中的互连布线层。MLI部件250的互连布线层配置为与MLI布线50的互连布线层不同，但是这样的配置也实现了在此描述的优势。在所述实施例中，MLI部件250包括互连布线层270(称为M1层)、互连布线层275(称为M2层)、互连布线层280(称为M3层)、互连布线层285(称为M4层)、互连布线层290(称为M5层)、互连布线层295(称为M6层)和互连布线层300(称为M7层)。M1层、M3层、M5层和M7层统称为奇数互连布线层。奇数互连布线层(这里是互连布线层270、280、290、300)包括沿x方向(例如，大致垂直于栅极结构230)延伸的一条或多条导线，从而使得奇数互连布线层的导线具有在x方向上限定的长度、在y方向上限定的宽度以及在z方向上限定的高度。例如，M1层包括金属线270A、金属线270B、金属线270C、金属线270D、金属线270E和金属线270F；M3层包括金属线280A、金属线280B、金属线280C、金属线280D、金属线280E和金属线280F；M5层包括金属线290A、金属线290B、金属线290C和金属线290D；M7层包括金属线300A、金属线300B和金属线300C。金属线270A-270F、金属线280A-280F、金属线290A-290D和金属线300A-300C大致沿x方向(或水平方向)延伸，从而使得M1层、M3层、M5层和M7层的布线方向大致垂直于栅极结构230延伸的方向。奇数互连布线层(这里，配置为水平布线层)因此包括具有与栅极长度方向大致垂直(或正交)的长度方向的单向导线。M2层、M4层和M6层统称为偶数互连布线层。偶数互连布线层(这里是互连布线层275、285、295)包括沿y方向(例如，大致平行于栅极结构230)延伸的一条或多条导线，从而使得奇数互连布线层的导线具有在y方向上限定的长度、在x方向上限定的宽度以及在z方向上限定的高度。例如，M2层包括金属线275A，M4层包括金属线285A和金属线285B，并且M6层包括金属线295A。金属线275A、金属线285A、285B和金属线295A大致沿y方向(或垂直地)延伸，从而使得M2层、M4层和M6层的布线方向大致平行于栅极结构230延伸的方向。偶数互连布线层(这里，配置为垂直布线层)因此包括具有与栅极长度方向大致平行的长度方向的单向导线。
在所述实施例中，奇数互连布线层的布线间距配置为允许IC器件210满足不断缩小的IC技术节点的高密度、高布线效率和高性能需求。例如，M1层间距(P1)是M1层(MLI部件250的第一水平布线层)的相邻金属线270A-270F之间的中心至中心距离，M3层间距(P3)是M3层(MLI部件250的第二水平布线层)的相邻金属线280A-280F之间的中心至中心距离，M5层间距(P5)是M5层(MLI部件250的第三水平布线层)的相邻金属线290A-290D之间的中心至中心距离；以及M7层间距(P7)是M7层(MLI部件250的第四水平布线层)的相邻金属线300A-300C之间的中心至中心距离。本发明将诸如P1、P3、P5和/或P7的奇数互连布线层的间距相关联(tie)以最大化逻辑密度。例如，P1与P3与P7的比率(P1：P3：P7)为1：1：2。在这种实施方式中，P1大致等于P3，并且P7大于P1和P3。在一些实施方式中，P5大于P1和P3(P1、P3<P5)。在一些实施方式中，P5小于P7(P5<P7)。在一些实施方式中，P1是最小M1层间距，P3是最小M3层间距，P5是最小M5层间距，以及P7是最小M7层间距。最小M1层间距通常是指通过用于给定的IC技术节点的工艺和/或工艺设备(通常称为处理)在M1导线之间可实现的最小间距，最小M3层间距通常是指通过用于给定技术节点的处理在M3导线之间可实现的最小间距，最小M5层间距通常是指通过用于给定技术节点的处理在M5导线之间可实现的最小间距，以及最小M7层间距通常是指通过用于给定技术节点的处理在M7导线之间可实现的最小间距。应当注意，在与IC器件10相同的IC芯片或晶圆上的IC器件可以包括M1层、M3层、M5层和M7层，M1层、M3层、M5层和M7层的间距等于或大于相应的最小M1间距、最小M3层间距、最小M5层间距、最小M7层间距，但不能具有小于相应的最小M1间距、最小M3层间距、最小M5层间距和最小M7层间距。以这种方式固定奇数互连布线层相对于彼此的比率(例如，最小间距)可最大化布线密度和/或单元封装密度，同时保持IC性能和/或布线效率。IC器件210因此满足先进技术节点的高密度和高性能需求。此外，实现单向布线层可提高IC处理产量。不同的实施例可以具有不同的优势，并且没有必要要求任一实施例具有特定的优势。
在进一步描述的实施例中，类似于MLI部件50，MLI部件250包括接触件层(未示出)、设置在ILD层254-268中的通孔层320、通孔层325、通孔层330、通孔层335、通孔层340、通孔层345、以及通孔层350。通孔层320将器件层电连接和/或物理连接至互连布线层270。通孔层325-350将MLI部件250的互连布线层270-300彼此电连接和/或物理连接。在所述实施例中，通孔层320包括分别设置在栅极结构230(特别是栅电极234)上的通孔，从而使得通孔将栅极结构230物理地(或直接)连接至金属线270C、金属线270D；通孔层325包括设置在互连布线层270(例如，金属线270B、270C、270D和270E)上的通孔，从而使得通孔将互连布线层270物理地(或直接)连接至互连布线层275(例如，金属线275A)；通孔层330包括设置在互连布线层275(例如，金属线275A)上的通孔，从而使得通孔将互连布线层275物理地(或直接)连接至互连布线层280(例如，金属线280C、280D)；通孔层335包括设置在互连布线层280(例如，金属线280C、280D)上的通孔，从而使得通孔将互连布线层280物理地(或直接)连接至互连布线层285(例如，金属线285A、285B)；通孔层340包括设置在互连布线层285(例如，金属线285A、285B)上的通孔，从而使得通孔将互连布线层285物理地(或直接)连接至互连布线层290(例如，金属线290B、290C)；通孔层345包括设置在互连布线层290(例如，金属线290B、290C)上的通孔，从而使得通孔将互连布线层290物理地(或直接)连接至互连布线层295(例如金属线295A)；以及通孔层350包括设置在互连布线层295(例如，金属线295A)上的通孔，从而使得通孔将互连布线层295物理地(或直接)连接至互连布线层300(例如，金属线300B)。在可选实施方式中，MLI部件250还包括将栅极结构230电连接和/或物理连接至通孔层320的通孔的器件级接触件。例如，器件级接触件设置在栅极结构230上，从而使得器件级接触件将栅极结构230物理地(或直接)连接至通孔层320。如图所示，通孔层320-350延伸穿过ILD层254-268中的一个或多个，但是本发明考虑了其中通孔层320-350延伸穿过更多或更少ILD层和/或CESL的实施例。在一些实施方式中，MLI部件250进一步包括将互连布线层300连接至设置在ILD层254-268上方的其他ILD层(诸如MLI部件250的金属八(M8)层，未示出)中的互连层的通孔，从而将M7层电连接和/或物理连接至M8层。
互连布线层270-300和通孔层320-350包括任何合适的导电材料，诸如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合适的导电材料或它们的组合。可以组合各种导电材料以提供互连布线层270-300、和通孔层320-350与诸如阻挡层、粘附层、衬里层、块状层、其他合适的层或它们的组合的各种层的导电部件。在一些实施方式中，互连布线层270-300的导线包括Cu、Co和/或Ru；接触件层的接触件包括Ti、TiN和/或Co；以及通孔层320-350的通孔包括Ti、TiN和/或W。通过图案化ILD层254-268来形成互连布线层270-300和通孔层320-350。图案化ILD层254-268可以包括光刻工艺和/或蚀刻工艺，以在相应的ILD层254-268中形成开口(沟槽)(诸如接触开口、通孔开口和/或线开口)。在一些实施方式中，光刻工艺包括在相应的ILD层254-268上方形成抗蚀剂层，将抗蚀剂层暴露于图案化的辐射，并显影曝光的抗蚀剂层，从而形成可用作掩蔽元件的图案化的抗蚀剂层，从而用于在相应的ILD层254-268中蚀刻开口。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。此后，用一种或多种导电材料填充开口。可以通过PVD、CVD、ALD、电镀、化学镀、其他合适的沉积工艺或它们的组合来沉积导电材料。此后，可以通过诸如CMP工艺的平坦化工艺去除任何多余的导电材料，由此平坦化ILD层254-268、互连布线层270-300和/或通孔层320-350的顶面。
图3是根据本发明的各个方面的制造用于集成电路器件的互连结构(诸如IC器件10的MLI部件50)的方法400的流程图。在框402处，方法400包括形成沿第一方向延伸的多个栅极结构。多个栅极结构具有栅极间距。在框404处，在多个栅极结构上方形成第一互连布线层。第一互连布线层定向为沿着与第一方向大致垂直的第二方向。在框406处，在第一互连布线层上方形成第二互连布线层。第二互连布线层定向为沿着与第一方向大致平行的第三方向。栅极间距与第二互连布线层的间距的比率为3：2。在框408处，在第二互连布线层上方形成第三互连布线层。第三互连布线层定向为沿着第二方向。在框410处，在第三互连布线层上方形成第四互连布线层。第四互连布线层定向为沿着第三方向。在框412处，在第四互连布线层上方形成第五互连布线层。第五互连布线层定向为沿着第二方向。在框414处，在第五互连布线层上方形成第六互连布线层。第六互连布线层定向为沿着第三方向。栅极间距与第六互连布线层的间距的比率为3：4。因此，栅极间距与第二互连布线层的间距与第六互连布线层的间距的比率为3：2：4。在一些实施方式中，形成第一互连布线层、第二互连布线层、第三互连布线层、第四互连布线层、第五互连布线层和第六互连布线层中的每个包括在衬底上方形成介电层，在介电层中形成多个开口，并且用导电材料填充多个开口。开口可以配置为实现第一互连布线层、第二互连布线层、第三互连布线层、第四互连布线层、第五互连布线层和第六互连布线层中的每个的期望间距。对于方法400的额外实施例，可以在方法400之前、期间和之后提供额外的步骤，并且可以前后移动、替换或删除所描述的一些步骤。
图4是根据本发明的各个方面的制造用于集成电路器件的互连结构(诸如IC器件210的MLI部件250)的方法500的流程图。在框502处，方法500包括形成沿第一方向延伸的栅极结构。在框504处，在栅极结构上方形成第一互连布线层。第一互连布线层定向为沿着与第一方向大致垂直的第二方向。在框506处，在第一互连布线层上方形成第二互连布线层。第二互连布线层定向为沿着与第一方向大致平行的第三方向。在框508处，在第二互连布线层上方形成第三互连布线层。第三互连布线层定向为沿着第二方向。第一互连布线层的间距与第三互连布线层的间距的比率为1:1。在框510处，在第三互连布线层上方形成第四互连布线层。第四互连布线层定向为沿着第三方向。在框512处，在第四互连布线层上方形成第五互连布线层。第五互连布线层定向为沿着第二方向。在框514处，在第五互连布线层上方形成第六互连布线层。第六互连布线层定向为沿着第三方向。在框516处，在第六互连布线层上方形成第七互连布线层。第七互连布线层定向为沿着第二方向。第一互连布线层的间距与第七互连布线层的间距的比率为1：2。因此，第一互连布线层的间距与第三互连布线层的间距与第七互连布线层的间距的比率为1:1:2。在一些实施方式中，形成第一互连布线层、第二互连布线层、第三互连布线层、第四互连布线层、第五互连布线层、第六互连布线层和第七互连布线层中的每个包括在衬底上方形成介电层；在介电层中形成多个开口；以及用导电材料填充多个开口。开口可以配置为实现第一互连布线层、第二互连布线层、第三互连布线层、第四互连布线层、第五互连布线层、第六互连布线层以及第七互连布线层中的每个的期望间距。对于方法500的额外实施例，可以在方法500之前、期间和之后提供额外的步骤，并且可以前后移动、替换或删除所描述的一些步骤。
本发明提供了许多不同的实施例。本文公开了用于最大化IC密度的集成电路器件的互连结构以及相应的形成技术。在所述实施例中，在FinFET中实现互连结构。然而，本发明预期以各种类型的器件中的任何一种来实现互连结构。例如，可以实施本发明的各个方面以形成本文所述的用于平面场效应晶体管(FET)、多栅极晶体管(平面或垂直)的互连结构，诸如FinFET器件、全环栅极(GAA)器件、欧米伽栅极(Ω-栅极)器件或pi栅极(Π-栅极)器件以及应变半导体器件、绝缘体上硅(SOI)器件、部分耗尽的SOI器件、完全耗尽的SOI器件或其他器件。本发明预期普通技术人员可以意识到可以从本文描述的互连结构中受益的其他集成电路器件。此外，本发明考虑了本文描述的互连结构的组合，从而使得集成电路器件可以包括具有本文中描述的用于奇数互连布线层和偶数互连布线层的间距比率的互连结构。在一些实施方式中，互连结构可以固定偶数互连布线层的间距与栅极间距并且将奇数互连布线层的间距彼此固定。例如，在互连结构中，栅极间距与第一偶数互连布线层的间距与第三偶数互连布线层的间距的比率为3:2:4，同时第一奇数互连布线层的间距与第三奇数互连布线层的间距与第七奇数互连布线层的间距的比率为1:1:2。
示例性集成电路器件包括沿第一方向延伸的多个栅极结构和设置在多个栅极结构上方的互连结构。互连结构包括沿与第一方向大致垂直的第二方向定向的奇数互连布线层和沿与第一方向大致平行的第三方向定向的偶数互连布线层。多个栅极结构具有栅极间距(PG)，第一偶数互连布线层具有第一间距(P2)，并且第三偶数互连布线层具有第二间距(P6)。栅极间距与第一间距与第二间距的比率(PG：P2：P6)为3:2:4。在一些实施方式中，第二偶数互连布线层具有大于第一间距且小于第二间距的第三间距(P4)(P2<P4<P6)。在一些实施方式中，奇数互连布线层的导线具有仅在第二方向上延伸的长度。在一些实施方式中，偶数互连布线层的导线具有仅在第三方向上延伸的长度。在一些实施方式中，在互连结构的介电材料中设置奇数互连布线层和偶数互连布线层。
在实施例中，第二偶数互连布线层具有第三间距(P4)，其中，所述第三间距大于所述第一间距且小于所述第二间距(P2<P4<P6)。
在实施例中，所述奇数互连布线层的导线具有仅在所述第二方向上延伸的长度。
在实施例中，所述偶数互连布线层的导线具有仅在所述第三方向上延伸的长度。
在实施例中，所述栅极间距是最小栅极间距，所述第一间距是所述第一偶数互连布线层的最小间距，并且所述第二间距是所述第三偶数互连布线层的最小间距。
另一示例性集成电路器件包括沿第一方向延伸的栅极结构和设置在栅极结构上方的互连结构。互连结构包括沿与第一方向大致垂直的第二方向定向的奇数互连布线层和沿与第一方向大致平行的第三方向定向的偶数互连布线层。第一奇数互连布线层具有第一间距(P1)，第二奇数互连布线层具有第二间距(P3)，第四奇数互连布线层具有第三间距(P7)。第一间距与第二间距与第三间距的比率(P1:P3:P7)为1:1:2。在一些实施方式中，第三偶数互连布线层具有大于第一间距和第二间距且小于第三间距的第四间距(P5)(P1，P3<P5<P7)。在一些实施方式中，奇数互连布线层的导线具有仅在第二方向上延伸的长度。在一些实施方式中，偶数互连布线层的导线具有仅在第三方向上延伸的长度。在一些实施方式中，在互连结构的介电材料中设置奇数互连布线层和偶数互连布线层。
在实施例中，第三奇数互连布线层具有第四间距(P5)，其中，所述第四间距大于所述第一间距和所述第二间距并且小于所述第三间距(P1、P3<P5<P7)。
在实施例中，所述奇数互连布线层的导线具有仅在所述第二方向上延伸的长度。
在实施例中，所述偶数互连布线层的导线具有仅在所述第三方向上延伸的长度。
在实施例中，所述第一间距是所述第一奇数互连布线层的最小间距，所述第二间距是所述第二奇数互连布线层的最小间距，以及所述第三间距是所述第四奇数互连布线层的最小间距。
示例性互连结构包括设置在栅极层上方的多个层间介电(ILD)层和设置在ILD层中的多个金属布线层。互连结构电连接至栅极层。多个金属布线层包括顺序地设置在栅极层上方的第一金属层、第二金属层、第三金属层、第四金属层、第五金属层、第六金属层和第七金属层。第一金属层、第三金属层、第五金属层和第七金属层均沿与栅极层的长度方向大致垂直的第一长度方向单向延伸。第二金属层、第四金属层和第六金属层均沿与栅极层的长度方向大致平行的第二长度方向单向延伸。栅极层的间距(PG)与第二金属层(P2)的间距与第六金属层(P6)的间距的比率(PG:P2:P6)为3:2:4。在一些实施方式中，第四金属层(P4)的间距大于第二金属层的间距(P4>P2)。在一些实施方式中，第四金属层的间距小于第六金属层的间距(P4<P6)。在一些实施方式中，第二金属层的金属线的宽度小于第六金属层的金属线的宽度。在一些实施方式中，栅极层的栅电极线跨越p型晶体管的n型区和n型晶体管的p型区。
在实施例中，所述第四金属层的间距大于所述第二金属层的间距(P4>P2)。
在实施例中，所述第四金属层的间距小于所述第六金属层的间距(P4<P6)。
在实施例中，所述第二金属层的金属线的宽度小于所述第六金属层的金属线的宽度。
在实施例中，所述栅极层的栅电极线跨越p型晶体管的n型区和n型晶体管的p型区。
另一示例性互连结构包括设置在栅电极上方的多个层间介电(ILD)层和设置在ILD层中的多个金属布线层。互连结构电连接至栅电极。多个金属布线层包括顺序地设置在栅电极上方的第一金属层、第二金属层、第三金属层、第四金属层、第五金属层、第六金属层和第七金属层。第一金属层、第三金属层、第五金属层和第七金属层均沿与栅电极的长度方向大致垂直的第一长度方向单向延伸。第二金属层、第四金属层和第六金属层均沿与栅电极的长度方向大致平行的第二长度方向单向延伸。第一金属层的间距(P1)与第三金属层的间距(P3)与第七金属层的间距(P7)的比率(P1:P3:P7)为1:1:2。在一些实施方式中，第五金属层的间距(P5)大于第一金属层的间距和第三金属层的间距(P5>P1，P3)。在一些实施方式中，第五金属层的间距小于第七金属层的间距(P5<P7)。在一些实施方式中，第一金属层的金属线的宽度小于第七金属层的金属线的宽度。在一些实施方式中，第三金属层的金属线的宽度小于第七金属层的金属线的宽度。
在实施例中，所述第五金属层的间距(P5)大于所述第一金属层的间距和所述第三金属层的间距(P5>P1，P3)。
在实施例中，所述第五金属层的间距小于所述第七金属层的间距(P5<P7)。
在实施例中，所述第一金属层的金属线的宽度小于所述第七金属层的金属线的宽度。
在实施例中，所述第三金属层的金属线的宽度小于所述第七金属层的金属线的宽度。
一种形成用于集成电路器件的互连结构的示例性方法包括：形成沿第一方向延伸的多个栅极结构；在多个栅极结构上方形成第一互连布线层；在第一互连布线层上方形成第二互连布线层；在第二互连布线层上方形成第三互连布线层；在第三互连布线层上方形成第四互连布线层；在第四互连布线层上方形成第五互连布线；以及在第五互连布线层上方形成第六互连布线层。第一互连布线层、第三互连布线层和第五互连布线层沿与第一方向大致垂直的第二方向定向。第二互连布线层、第四互连布线层和第六互连布线层沿与第一方向大致平行的第三方向定向。多个栅极结构具有栅极间距(PG)。栅极间距(PG)与第二互连布线层的间距(P2)与第六互连布线层的间距(P6)的比率(PG:P2:P6)为3:2:4。在一些实施方式中，通过以下步骤来制造第一互连布线层、第二互连布线层、第三互连布线层、第四互连布线层、第五互连布线层和第六互连布线层中的每个：在衬底上方形成介电层；在介电层中形成多个开口，并用导电材料填充多个开口。
一种形成用于集成电路器件的互连结构的另一示例性方法包括：形成沿第一方向延伸的栅极结构；在栅极结构上方形成第一互连布线层；在第一互连布线层上方形成第二互连布线层；在第二互连布线层上方形成第三互连布线层；在第三互连布线层上方形成第四互连布线层；在第四互连布线层上方形成第五互连布线层；在第五互连布线层上方形成第六互连布线层；以及在第六互连布线层上方形成第七互连布线层。第一互连布线层、第三互连布线层、第五互连布线层和第七互连布线层沿与第一方向大致垂直的第二方向定向。第二互连布线层、第四互连布线层和第六互连布线层沿与第一方向大致平行的第三方向定向。第一互连布线层的间距(P1)与第三互连布线层的间距(P3)与第七互连布线层的间距(P7)的比率(P1：P3:P7)为1:1:2。在一些实施方式中，通过以下步骤来制造第一互连布线层、第二互连布线层、第三互连布线层、第四互连布线层、第五互连布线层、第六互连布线层和第七互连布线层中的每个：在衬底上方形成介电层；在介电层中形成多个开口；以及用导电材料填充多个开口。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路器件，包括：
多个栅极结构，沿着第一方向延伸，其中，所述多个栅极结构具有栅极间距(PG)，其中，所述栅极间距是所述多个栅极结构中相邻的栅极结构的中心与中心之间的距离；以及
互连结构，设置在所述多个栅极结构上方，其中，所述互连结构包括：
奇数互连布线层，定向为沿着与所述第一方向垂直的第二方向，
偶数互连布线层，定向为沿着与所述第一方向平行的第三方向，其中，第一偶数互连布线层具有第一间距(P2)，以及第三偶数互连布线层具有第二间距(P6)，所述第一间距是相邻的所述第一偶数互连布线层的中心与中心之间的距离，所述第二间距是相邻的所述第三偶数互连布线层的中心与中心之间的距离，以及
其中，所述栅极间距与所述第一间距与所述第二间距的比率(PG:P2:P6)为3:2:4。
2.根据权利要求1所述的集成电路器件，其中，第二偶数互连布线层具有第三间距(P4)，所述第三间距是相邻的所述第二偶数互连布线层的中心与中心之间的距离，其中，所述第三间距大于所述第一间距且小于所述第二间距(P2<P4<P6)。
3.根据权利要求1所述的集成电路器件，其中，所述奇数互连布线层的导线具有仅在所述第二方向上延伸的长度。
4.根据权利要求1所述的集成电路器件，其中，所述偶数互连布线层的导线具有仅在所述第三方向上延伸的长度。
5.根据权利要求1所述的集成电路器件，其中，所述栅极间距是最小栅极间距，所述第一间距是所述第一偶数互连布线层的最小间距，并且所述第二间距是所述第三偶数互连布线层的最小间距。
6.一种具有互连结构的集成电路器件，包括：
多个层间介电(ILD)层，设置在栅极层上，其中，所述互连结构电连接至所述栅极层；
多个金属布线层，设置在所述层间介电层中，其中，所述多个金属布线层包括顺序地设置在所述栅极层上方的第一金属层、第二金属层、第三金属层、第四金属层、第五金属层、第六金属层和第七金属层；
其中，所述第一金属层、所述第三金属层、所述第五金属层和所述第七金属层均沿着与所述栅极层的长度方向垂直的第一长度方向单向延伸；
其中，所述第二金属层、所述第四金属层和所述第六金属层均沿与所述栅极层的长度方向平行的第二长度方向单向延伸，
其中，所述栅极层的间距(PG)与所述第二金属层的间距(P2)与所述第六金属层的间距(P6)的比率(PG:P2:P6)为3:2:4，其中，所述栅极层的间距是相邻的所述栅极层的中心与中心之间的距离，所述第二金属层的间距是相邻的所述第二金属层的中心与中心之间的距离，所述第六金属层的间距是相邻的所述第六金属层的中心与中心之间的距离。
7.根据权利要求6所述的集成电路器件，其中，所述第四金属层的间距大于所述第二金属层的间距(P4>P2)，其中，所述第四金属层的间距是相邻的所述第四金属层的中心与中心之间的距离。
8.根据权利要求6所述的集成电路器件，其中，所述第四金属层的间距小于所述第六金属层的间距(P4<P6)，其中，所述第四金属层的间距是相邻的所述第四金属层的中心与中心之间的距离。
9.根据权利要求6所述的集成电路器件，其中，所述第二金属层的金属线的宽度小于所述第六金属层的金属线的宽度。
10.根据权利要求6所述的集成电路器件，其中，所述栅极层的栅电极线跨越p型晶体管的n型区和n型晶体管的p型区。
11.一种集成电路器件，包括：
栅极结构，沿着第一方向延伸；以及
互连结构，设置在所述栅极结构上方，其中，所述互连结构包括：
奇数互连布线层，定向为沿着与所述第一方向垂直的第二方向，
偶数互连布线层，定向为沿着与所述第一方向平行的第三方向，
其中，第一奇数互连布线层具有第一间距(P1)，第二奇数互连布线层具有第二间距(P3)，第四奇数互连布线层具有第三间距(P7)，所述第一间距是相邻的所述第一奇数互连布线层的中心与中心之间的距离，所述第二间距是相邻的所述第二奇数互连布线层的中心与中心之间的距离，所述第三间距是相邻的所述第四奇数互连布线层的中心与中心之间的距离，以及
其中，所述第一间距与所述第二间距与所述第三间距的比率(P1:P3:P7)为1:1:2。
12.根据权利要求11所述的集成电路器件，其中，第三奇数互连布线层具有第四间距(P5)，其中，所述第四间距是相邻的所述第三奇数互连布线层的中心与中心之间的距离，所述第四间距大于所述第一间距和所述第二间距并且小于所述第三间距(P1、P3<P5<P7)。
13.根据权利要求11所述的集成电路器件，其中，所述奇数互连布线层的导线具有仅在所述第二方向上延伸的长度。
14.根据权利要求11所述的集成电路器件，其中，所述偶数互连布线层的导线具有仅在所述第三方向上延伸的长度。
15.根据权利要求11所述的集成电路器件，其中，所述第一间距是所述第一奇数互连布线层的最小间距，所述第二间距是所述第二奇数互连布线层的最小间距，以及所述第三间距是所述第四奇数互连布线层的最小间距。
16.一种具有互连结构的集成电路器件，包括：
多个层间介电(ILD)层，设置在栅电极上方，其中，所述互连结构电连接至所述栅电极；
多个金属布线层，设置在所述层间介电层中，其中，所述多个金属布线层包括顺序地设置在所述栅电极上方的第一金属层、第二金属层、第三金属层、第四金属层、第五金属层、第六金属层和第七金属层；
其中，所述第一金属层、所述第三金属层、所述第五金属层和所述第七金属层均沿着与所述栅电极的长度方向垂直的第一长度方向单向延伸；
其中，所述第二金属层、所述第四金属层和所述第六金属层均沿着与所述栅电极的长度方向平行的第二长度方向单向延伸；以及
其中，所述第一金属层的间距是相邻的所述第一金属层的中心与中心之间的距离，所述第三金属层的间距是相邻的所述第三金属层的中心与中心之间的距离，所述第七金属层的间距是相邻的所述第七金属层的中心与中心之间的距离，所述第一金属层的间距(P1)与所述第三金属层的间距(P3)与所述第七金属层的间距(P7)的比率(P1:P3:P7)为1:1:2。
17.根据权利要求16所述的集成电路器件，其中，所述第五金属层的间距是相邻的所述第五金属层的中心与中心之间的距离，所述第五金属层的间距(P5)大于所述第一金属层的间距和所述第三金属层的间距(P5>P1，P3)。
18.根据权利要求16所述的集成电路器件，其中，所述第五金属层的间距是相邻的所述第五金属层的中心与中心之间的距离，所述第五金属层的间距小于所述第七金属层的间距(P5<P7)。
19.根据权利要求16所述的集成电路器件，其中，所述第一金属层的金属线的宽度小于所述第七金属层的金属线的宽度。
20.根据权利要求16所述的集成电路器件，其中，所述第三金属层的金属线的宽度小于所述第七金属层的金属线的宽度。
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