DE102018107927A1 - Verbindungsstruktur für Logikschaltkreis - Google Patents

Verbindungsstruktur für Logikschaltkreis Download PDF

Info

Publication number
DE102018107927A1
DE102018107927A1 DE102018107927.3A DE102018107927A DE102018107927A1 DE 102018107927 A1 DE102018107927 A1 DE 102018107927A1 DE 102018107927 A DE102018107927 A DE 102018107927A DE 102018107927 A1 DE102018107927 A1 DE 102018107927A1
Authority
DE
Germany
Prior art keywords
layer
distance
metal layer
layers
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102018107927.3A
Other languages
English (en)
Other versions
DE102018107927B4 (de
Inventor
Fang Chen
Jhon Jhy Liaw
Min-Chang Liang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018107927A1 publication Critical patent/DE102018107927A1/de
Application granted granted Critical
Publication of DE102018107927B4 publication Critical patent/DE102018107927B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11883—Levels of metallisation
    • H01L2027/11888—More than 3 levels of metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Es werden Verbindungsstrukturen, die die Dichte eines integrierten Schaltkreises (IC) maximieren, und entsprechende Herstellungsverfahren offenbart. Ein beispielhaftes IC-Bauelement weist eine Gate-Schicht auf, die entlang einer ersten Richtung verläuft. Eine Verbindungsstruktur, die über der Gate-Schicht angeordnet ist, weist ungeradzahlige Leitungsführungs-Verbindungsschichten, die entlang einer zweiten Richtung orientiert sind, die im Wesentlichen senkrecht zu der ersten Richtung ist, und geradzahlige Leitungsführungs-Verbindungsschichten auf, die entlang einer dritten Richtung orientiert sind, die im Wesentlichen parallel zu der ersten Richtung ist. Bei einigen Implementierungen beträgt ein Verhältnis eines Gate-Abstands der Gate-Schicht zu einem Abstand einer ersten der geradzahligen Leitungsführungs-Verbindungsschichten zu einem Abstand einer dritten der geradzahligen Leitungsführungs-Verbindungsschichten 3 : 2 : 4. Bei einigen Implementierungen beträgt ein Verhältnis eines Abstands einer ersten der ungeradzahligen Leitungsführungs-Verbindungsschichten zu einem Abstand einer dritten der ungeradzahligen Leitungsführungs-Verbindungsschichten zu einem Abstand einer siebenten der ungeradzahligen Leitungsführungs-Verbindungsschichten 1: 1: 2.

Description

  • Hintergrund
  • Die IC-Branche (IC: integrierter Schaltkreis) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und -Entwürfen haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation hat. Im Laufe der IC-Evolution hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat. Dieser Prozess der Verkleinerung bietet im Allgemeinen Vorteile durch die Erhöhung der Produktionsleistung und die Senkung der entsprechenden Kosten.
  • Diese Verkleinerung hat aber auch die Komplexität der Bearbeitung und Herstellung von ICs erhöht. Zum Beispiel weist ein IC-Bauelement normalerweise eine Matrix von Standardzellen auf, die jeweils Transistoren und Verbindungsstrukturen (oder Leitungsführungsstrukturen) aufweisen, die zum Bereitstellen einer logischen Funktion (zum Beispiel UND, NAND, ODER, NOR, NICHT, XOR und/oder XNOR) und/oder einer Speicherfunktion (zum Beispiel Flipflop und/oder Latch) kombiniert werden. Bei IC-Bauelementen mit Strukturgrößen im Submikrometer-Bereich entstehen Probleme, wenn die Transistoren und Verbindungsstrukturen in Bezug zueinander so konfiguriert werden sollen, dass die Logikdichte und Leitungsführungs-Effizienz maximiert werden. Daher sind Verbesserungen bei den Verbindungsstrukturen erforderlich.
  • Figurenliste
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1A ist eine vereinfachte schematische Draufsicht eines IC-Bauelements oder eines Teils davon, das eine verbesserte Verbindungsstruktur hat, die die Logikdichte maximiert, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 1B ist eine schematische Schnittansicht des IC-Bauelements von 1A entlang einer Linie 1B - 1B gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 2A ist eine vereinfachte schematische Draufsicht eines weiteren IC-Bauelements oder eines Teils davon, das eine Verbindungsstruktur hat, die die Logikdichte maximiert, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 2B ist eine schematische Schnittansicht des IC-Bauelements von 2A entlang einer Linie 2B - 2B gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 3 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung einer Verbindungsstruktur für ein IC-Bauelement, wie etwa dem in den 1A und 1B dargestellten IC-Bauelement, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 4 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung einer Verbindungsstruktur für ein IC-Bauelement, wie etwa dem in den 2A und 2B dargestellten IC-Bauelement, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung betrifft allgemein IC-Bauelemente und insbesondere Verbindungsstrukturen für IC-Bauelemente.
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind.
  • Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor. Darüber hinaus kann die Herstellung eines Elements auf einem anderen Element, oder eines Elements, das mit einem anderen Element verbunden ist, in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen die Elemente in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen den Elementen so hergestellt werden können, dass die Elemente nicht in direktem Kontakt sind. Darüber hinaus werden zur Vereinfachung der Beschreibung der Beziehung eines Elements zu einem anderen Element räumlich relative Begriffe, wie etwa „unterer“, „oberer“, „horizontaler“, „vertikaler“, „oberhalb“, „über“, „unterhalb“, „unter“, „nach oben“, „nach unten“, „oben“, „unten“ usw., sowie deren Derivate (z. B. die Adverbien „horizontal“, „nach unten“, „nach oben“ usw.) verwendet. Die räumlich relativen Begriffe sollen verschiedene Orientierungen des Bauelements abdecken, das die Strukturelemente aufweist.
  • IC-Entwürfe (IC: integrierter Schaltkreis) definieren verschiedene Standardzellen, die festgelegte Funktionen haben. Jede Standardzelle weist Transistoren und Verbindungsstrukturen (oder Leitungsführungsstrukturen) auf, die zum Bereitstellen einer logischen Funktion (zum Beispiel UND, NAND, ODER, NOR, NICHT, XOR und/oder XNOR) und/oder einer Speicherfunktion (zum Beispiel Flipflop, Latch und/oder Pufferspeicher) kombiniert werden. Das Erzeugen eines IC-Entwurfslayouts umfasst typischerweise das Platzieren (oder Anordnen) einer Matrix von Standardzellen in einem gegebenen Bereich, um eine bestimmte Funktion und Leitungsführung zum Verbinden der Standardzellen zu erzielen. Dann kann unter Verwendung des IC-Entwurfslayouts ein IC-Bauelement hergestellt werden. Da IC-Technologien zu kleineren Technologieknoten übergehen, entstehen Probleme, wenn die Transistoren und Verbindungsstrukturen in Bezug zueinander so konfiguriert werden sollen, dass die Logikdichte und Leitungsführungs-Effizienz maximiert werden. Zum Beispiel hat das Einstellen des Abstands Schicht für Schicht ohne Berücksichtigung des Abstands anderer Schichten in einer Verbindungsstruktur des IC-Bauelements und/oder des Abstands von IC-Strukturelementen des IC-Bauelements zu einer ineffizienten Nutzung der IC-Fläche geführt, wodurch die IC-Leistung beeinträchtigt werden kann und die Fläche, die für eine gegebene Standardzelle benötigt wird, unnötig vergrößert werden kann. In der vorliegenden Erfindung werden daher verschiedene Verbindungsstrukturen (insbesondere verschiedene Abstandsverhältnisse für die Verbindungsstrukturen) vorgeschlagen, mit denen eine hohe Leistung der IC-Bauelemente aufrechterhalten werden kann und gleichzeitig die hohe Dichte und die hohe Leitungsführungseffizienz, die für moderne Technologieknoten erforderlich sind, erzielt werden können.
  • Die 1A und 1B sind schematische Teilansichten eines IC-Bauelements 10 oder eines Teils davon, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Insbesondere ist 1A eine vereinfachte schematische Draufsicht des IC-Bauelements 10 (zum Beispiel in einer xy-Ebene), und 1B ist eine schematische Schnittansicht des IC-Bauelements 10 entlang der Linie 1B - 1B von 1A (z. B. in einer xz-Ebene). Das IC-Bauelement 10 kann Bestandteil eines Mikroprozessors, einer Speicherzelle und/oder eines anderen IC-Bauelements sein. Bei einigen Implementierungen ist das IC-Bauelement 10 ein Teil eines IC-Chips oder ein Ein-Chip-System (SoC) oder ein Teil davon, das verschiedene passive und aktive mikroelektronische Bauelemente umfasst, wie etwa Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren (BJTs), seitlich ausdiffundierte MOS-Transistoren (LDMOS-Transistoren), finnen ähnliche FETs (FinFETs), Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon. Bei einigen Implementierungen ist das IC-Bauelement 10 ein Teil einer Standardzelle eines IC-Chips, der eine logische Funktion (zum Beispiel UND, NAND, ODER, NOR, NICHT, XOR und/oder XNOR) und/oder eine Speicherfunktion (zum Beispiel Flipflop und/oder Latch) ausführt. Die Standardzelle kann in Abhängigkeit von ihrer Funktionalität als eine Logikzelle und/oder als eine Speicherzelle bezeichnet werden. Im Sinne der vorliegenden Erfindung ist das IC-Bauelement 10 ein Teil eines Logikschaltkreises, der Bestandteil einer Logikzelle sein kann. Die 1A und 1B sind der Übersichtlichkeit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In dem IC-Bauelement 10 können weitere Strukturelemente verwendet werden, und einige der nachstehend beschriebenen Strukturelemente können bei anderen Ausführungsformen des IC-Bauelements 10 ersetzt, modifiziert oder weggelassen werden.
  • Das IC-Bauelement 10 weist ein Substrat (einen Wafer) 12 auf. Bei der dargestellten Ausführungsform weist das Substrat 12 Silizium auf. Alternativ oder zusätzlich kann das Substrat 12 Folgendes aufweisen: einen anderen elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Siliziumphosphid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Siliziumgermanium (SiGe), SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Alternativ ist das Substrat 12 ein Halbleiter-auf-Isolator-Substrat, wie etwa ein Silizium-auf-Isolator(SOI)-Substrat, ein Siliziumgermanium-auf-Isolator(SGOI)-Substrat oder ein Germanium-auf-Isolator(GOI)-Substrat. Die Halbleiter-auf-Isolator-Substrate können durch Trennung mittels Implantation von Sauerstoff, Waferbondung und/oder mit anderen geeigneten Verfahren hergestellt werden. Bei einigen Implementierungen weist das Substrat 12 ein oder mehrere III-V-Materialien auf. Bei einigen Implementierungen weist das Substrat 12 ein oder mehrere II-IV-Materialien auf.
  • Das Substrat 12 weist verschiedene dotierte Bereiche auf, wie etwa einen dotierten Bereich 14 und einen dotierten Bereich 16, die entsprechend den Entwurfsanforderungen an das IC-Bauelement 10 konfiguriert sind. Bei einigen Implementierungen weist das Substrat 12 p-dotierte Bereiche (zum Beispiel p-Wannen) auf, die mit p-Dotanden, wie etwa Bor (zum Beispiel BF2), Indium oder anderen p-Dotanden, oder Kombinationen davon dotiert sind. Bei einigen Implementierungen weist das Substrat 12 n-dotierte Bereiche (zum Beispiel n-Wannen) auf, die mit n-Dotanden, wie etwa Phosphor, Arsen oder anderen n-Dotanden, oder Kombinationen davon dotiert sind. Bei einigen Implementierungen weist das Substrat 12 dotierte Bereiche auf, die mit einer Kombination aus p-Dotanden und n-Dotanden hergestellt sind. Bei einigen Implementierungen ist der dotierte Bereich 14 für einen p-Feldeffekttransistor (PFET), wie etwa einen Pull-up(PU)-FinFET, konfiguriert, und der dotierte Bereich 16 ist für einen n-Feldeffekttransistor (NFET), wie etwa einen Pull-down(PD)-FinFET, konfiguriert, sodass das IC-Bauelement 10 ein CMOS-Transistor ist. Zum Beispiel ist der dotierte Bereich 14 ein n-dotierter Bereich, und der dotierte Bereich 16 ist ein p-dotierter Bereich. Die verschiedenen dotierten Bereiche können direkt auf und/oder in dem Substrat 12 zum Beispiel durch Bereitstellen einer p-Wannenstruktur, einer n-Wannenstruktur, einer Doppelwannenstruktur, einer erhabenen Struktur oder Kombinationen davon hergestellt werden. Zum Herstellen der verschiedenen dotierten Bereiche können ein Ionenimplantationsprozess, ein Diffusionsprozess und/oder ein anderer geeigneter Dotierungsprozess durchgeführt werden.
  • Das IC-Bauelement 10 weist verschiedene über dem Substrat 12 angeordnete Finnen (die auch als aktive Finnenbereiche bezeichnet werden) auf, wie etwa eine Finne 20A. In 1B weist der PFET die Finne 20A auf, aber in der vorliegenden Erfindung werden auch Ausführungsformen in Betracht gezogen, bei denen der PFET und/oder der NFET mehr Finnen aufweisen (die zum Beispiel für Mehrfinnen-Transistoren konfiguriert sind). Finnen, wie etwa die Finne 20A, des IC-Bauelements 10 sind im Wesentlichen parallel zueinander ausgerichtet und haben jeweils eine Länge, die in einer x-Richtung definiert ist, eine Breite, die in einer y-Richtung definiert ist, und eine Höhe, die in einer z-Richtung definiert ist. Die Finnen, wie etwa die Finne 20A, des IC-Bauelements 10 haben jeweils einen Kanalbereich, einen Source-Bereich und einen Drain-Bereich, die entlang ihrer Länge in der x-Richtung definiert sind, wobei der Kanalbereich zwischen dem Source-Bereich und dem Drain-Bereich (die im Allgemeinen als Source-/Drain-Bereiche bezeichnet werden) angeordnet ist. Der Kanalbereich weist einen oberen Teil auf, der zwischen Seitenwandteilen definiert ist, wobei der obere Teil und die Seitenwandteile in eine Gate-Struktur (die später beschrieben wird) hineinreichen, sodass während des Betriebs des IC-Bauelements 10 ein Strom zwischen dem Source-Bereich und dem Drain-Bereich fließen kann. Die Source-/Drain-Bereiche weisen ebenfalls obere Teile auf, die zwischen Seitenwandteilen definiert sind. Bei einigen Implementierungen sind Finnen, wie etwa die Finne 20A, des IC-Bauelements 10 ein Teil des Substrats 12 (wie etwa ein Teil einer Materialschicht des Substrats 12). Wenn das Substrat 12 zum Beispiel Silizium ist, weist die Finne 20A Silizium auf. Alternativ sind bei einigen Implementierungen die Finnen, wie etwa die Finne 20A, des IC-Bauelements 10 in einer Materialschicht definiert, wie etwa in einer oder mehreren Halbleitermaterialschichten, die sich über dem Substrat 12 befinden. Zum Beispiel kann die Finne 20A einen Stapel aus Halbleiterschichten (der auch als eine Heterostruktur bezeichnet wird) umfassen, der verschiedene Halbleiterschichten hat, die über dem Substrat 12 angeordnet sind. Die Halbleiterschichten können geeignete Halbleitermaterialien aufweisen, wie etwa Silizium, Germanium, Siliziumgermanium oder andere geeignete Halbleitermaterialien, oder Kombinationen davon. Die Halbleiterschichten können in Abhängigkeit von den Entwurfsanforderungen an das IC-Bauelement 10 gleiche oder unterschiedliche Materialien, Ätzraten, konstituierende Atomanteile, konstituierende Massenanteile, Dicken und/oder Konfigurationen haben. Bei einigen Implementierungen weist der Halbleiterschichtstapel wechselnde Halbleiterschichten auf, wie etwa Halbleiterschichten, die aus einem ersten Material bestehen, und Halbleiterschichten, die aus einem zweiten Material bestehen. In dem Halbleiterschichtstapel wechseln sich zum Beispiel Siliziumschichten mit Germaniumschichten ab (zum Beispiel SiGe / Si / SiGe / Si / SiGe / Si von unten nach oben). Bei einigen Implementierungen umfasst der Halbleiterschichtstapel Halbleiterschichten aus dem gleichen Material, jedoch mit wechselnden konstituierenden Atomanteilen, wie etwa Halbleiterschichten, die einen Bestandteil mit einem ersten Atomanteil haben, und Halbleiterschichten, die den Bestandteil mit einem zweiten Atomanteil haben. Zum Beispiel umfasst der Halbleiterschichtstapel Siliziumgermaniumschichten, die wechselnde Silizium- und/oder Germanium-Atomanteile haben (zum Beispiel SiaGeb / SicGed / SiaGeb / SicGed / SiaGeb / SicGed von unten nach oben, wobei a und c unterschiedliche Atomanteile von Silizium sind und b und d unterschiedliche Atomanteile von Germanium sind).
  • Über dem Substrat 12 werden Finnen, wie etwa die Finne 20A, des IC-Bauelements 10 mit einem geeigneten Verfahren hergestellt. Bei einigen Implementierungen wird eine Kombination aus Abscheidungs-, lithografischen und/oder Ätzprozessen durchgeführt, um die Finne 20A zu definieren, die von dem Substrat 12 abgeht, wie in 1B gezeigt ist. Die Herstellung der Finne 20A umfasst zum Beispiel das Durchführen eines lithografischen Prozesses zum Herstellen einer strukturierten Resistschicht über dem Substrat 12 (oder einer Materialschicht, wie etwa einer Heterostruktur, die über dem Substrat 12 angeordnet ist) und das Durchführen eines Ätzprozesses zum Übertragen einer Struktur, die in der strukturierten Resistschicht definiert ist, auf das Substrat 12 (oder die Materialschicht, wie etwa die Heterostruktur, die über dem Substrat 12 angeordnet ist). Der lithografische Prozess kann die folgenden Schritte umfassen: Herstellen einer Resistschicht auf dem Substrat 12 (zum Beispiel durch Schleuderbeschichtung); Durchführen einer Vorhärtung, Durchführen einer Belichtung unter Verwendung einer Maske; Durchführen einer Nachhärtung; und Durchführen eines Entwicklungsprozesses. Bei der Belichtung wird die Resistschicht einer Strahlungsenergie, wie etwa UV-Licht, tiefem UV-Licht (DUV-Licht) oder extremem UV-Licht (EUV-Licht) ausgesetzt, wobei die Maske in Abhängigkeit von der Maskenstruktur der Maske und/oder der Masken-Art (zum Beispiel Binärmaske, Phasenverschiebungsmaske oder EUV-Maske) Strahlung blockiert, durchlässt und/oder reflektiert, sodass ein Bild auf die Resistschicht projiziert wird, das der Maskenstruktur entspricht. Da die Resistschicht empfindlich für die Strahlungsenergie ist, ändern sich bestrahlte Teile der Resistschicht chemisch, und bestrahlte (oder nicht-bestrahlte) Teile der Resistschicht lösen sich während der Entwicklung in Abhängigkeit von den Eigenschaften der Resistschicht und den Eigenschaften der für die Entwicklung verwendeten Entwicklerlösung auf. Nach der Entwicklung weist die strukturierte Resistschicht eine Resiststruktur auf, die der Maske entspricht. Bei dem Ätzprozess wird die strukturierte Resistschicht als eine Ätzmaske zum Entfernen von Teilen des Substrats 12 (oder einer Materialschicht, die über dem Substrat 12 angeordnet ist) verwendet. Der Ätzprozess kann einen Trockenätzprozess, wie etwa eine reaktive Ionenätzung (RIE), einen Nassätzprozess, andere geeignete Ätzprozesse oder Kombinationen davon umfassen. Nach dem Ätzprozess wird die strukturierte Resistschicht zum Beispiel mit einem Resist-Ablösungsprozess von dem Substrat 12 entfernt. Alternativ werden die Finnen, wie etwa die Finne 20A, des IC-Bauelements 10 mit den folgenden Prozessen hergestellt: einem Mehrfachstrukturierungsprozess, wie etwa einem DPL-Prozess (DPL: Doppelstrukturierungslithografie) [zum Beispiel einem Lithografie-Ätzung-Lithografie-Ätzung-Prozess (LELE-Prozess), einem selbstjustierten Doppelstrukturierungsprozess (SADP-Prozess), einem SID-SADP-Prozess (SID: spacer is dielectric; Abstandshalter ist ein Dielektrikum), einem anderen Doppelstrukturierungsprozess oder einer Kombination davon], einem Dreifachstrukturierungsprozess [zum Beispiel einem Lithografie-Ätzung-Lithografie-Ätzung-Lithografie-Ätzungs-Prozess (LELELE-Prozess), einem selbstjustierten Dreifachstrukturierungsprozess (SATP-Prozess), einem anderen Dreifachstrukturierungsprozess oder einer Kombination davon], einem anderen Mehrfachstrukturierungsprozess [zum Beispiel einem selbstjustierten Vierfachstrukturierungsprozess (SAQP-Prozess)] oder einer Kombination davon. Bei einigen Implementierungen werden DSA-Verfahren (DSA: directed self-assembly; gerichtete Selbstmontage) bei der Herstellung von Finnen, wie etwa der Finne 20A, des IC-Bauelements 10 implementiert. Darüber hinaus können bei einigen Implementierungen in dem Belichtungsprozess die maskenlose Lithografie, das Elektronenstrahl-Schreiben, das Ionenstrahl-Schreiben und/oder die Nanoimprint-Technologie zum Strukturieren der Resistschicht verwendet werden.
  • Über und/oder in dem Substrat 12 werden ein oder mehrere Trennelemente 22 hergestellt, um verschiedene Bereiche, wie etwa verschiedene Bauelementbereiche, des IC-Bauelements 10 zu trennen. Zum Beispiel trennt und isoliert das Trennelement 22 aktive Bauelementbereiche und/oder passive Bauelementbereiche voneinander/gegeneinander, wie etwa den PFET und den NFET. Das Trennelement 22 trennt und isoliert weiterhin Finnen, wie etwa die Finne 20A, des IC-Bauelements 10 von/gegen andere Finnen des IC-Bauelements 10. Bei der dargestellten Ausführungsform umschließt das Trennelement 22 einen unteren Teil der Finne 20A. Das Trennelement 22 weist Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, andere geeignete Isoliermaterialien (die zum Beispiel Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder andere geeignete isolierende Bestandteile umfassen) oder Kombinationen davon auf. Das Trennelement 22 kann verschiedene Strukturen aufweisen, wie etwa STI-Strukturen (STI: flache Grabenisolation), DTI-Strukturen (STI: tiefe Grabenisolation) und/oder LOCOS-Strukturen (LOCOS: lokale Oxidation von Silizium). Bei einigen Implementierungen können STI-Strukturelemente durch Ätzen eines Grabens in dem Substrat 12 (zum Beispiel mit einem Trockenätzprozess und/oder einem Nassätzprozess) und Füllen des Grabens mit einem Isoliermaterial (z. B. durch chemische Aufdampfung oder Glas-Rotationsbeschichtung) hergestellt werden. Zum Entfernen von überschüssigem Isoliermaterial und/oder zum Planarisieren einer Oberseite des Trennelements 22 kann eine chemisch-mechanische Polierung (CMP) durchgeführt werden. Bei einigen Implementierungen können die STI-Strukturelemente dadurch hergestellt werden, dass nach der Herstellung der Finnen ein Isoliermaterial über dem Substrat 12 abgeschieden wird (bei einigen Implementierungen so, dass das Isoliermaterial Spalte bzw. Gräben zwischen den Finnen füllt) und die Isoliermaterialschicht rückgeätzt wird, sodass das Trennelement 22 entsteht. Bei einigen Implementierungen ist das Trennelement 22 eine Mehrschichtstruktur, die die Gräben füllt, wie etwa eine massive dielektrische Schicht, die über einer dielektrischen Deckschicht angeordnet ist, wobei die massive dielektrische Schicht und die dielektrische Deckschicht Materialien aufweisen, die von den Entwurfsanforderungen abhängig sind (zum Beispiel ist eine massive dielektrische Schicht, die Siliziumnitrid aufweist, über einer dielektrischen Deckschicht angeordnet, die thermisches Oxid aufweist). Bei einigen Implementierungen weist das Trennelement 22 eine dielektrische Schicht auf, die über einer dotierten Deckschicht angeordnet ist, die zum Beispiel Borsilicatglas (BSG) oder Phosphorsilicatglas (PSG) aufweist.
  • Über den Finnen des IC-Bauelements 10 sind verschiedene Gate-Strukturen angeordnet, wie etwa eine Gate-Struktur 30A, eine Gate-Struktur 30B, eine Gate-Struktur 30C, eine Gate-Struktur 30D und eine Gate-Struktur 30E. Die Gate-Strukturen 30A bis 30E verlaufen entlang der y-Richtung (zum Beispiel im Wesentlichen senkrecht zu den Finnen, z. B. der Finne 20A, des IC-Bauelements 10), sodass die Gate-Strukturen 30A bis 30E jeweils eine Länge, die in der y-Richtung definiert ist, eine Breite, die in der x-Richtung definiert ist, und eine Höhe haben, die in der z-Richtung definiert ist. Bei der dargestellten Ausführungsform sind die Gate-Strukturen 30B bis 30D über den Kanalbereichen der Finnen, wie etwa der Finne 20A, des IC-Bauelements 10 angeordnet. Bei einigen Implementierungen umschließen die Gate-Strukturen 30B bis 30D die Kanalbereiche der Finnen des IC-Bauelements 10, sodass sich die Source-/Drain-Bereiche der Finnen des IC-Bauelements 10 dazwischen befinden. Die Gate-Strukturen 30B bis 30D reichen in die Kanalbereiche der Finnen, wie etwa der Finne 20A, des IC-Bauelements 10 hinein, sodass bei Betrieb ein Strom zwischen den Source-/Drain-Bereichen der Finnen des IC-Bauelements 10 fließen kann. Weiterhin sind bei der dargestellten Ausführungsform in Abhängigkeit von den Entwurfsanforderungen an das IC-Bauelement 10 die Gate-Strukturen 30A bis 30E als aktive Gate-Strukturen oder Dummy-Gate-Strukturen konfiguriert. Eine „aktive Gate-Struktur“ bezeichnet im Allgemeinen eine elektrisch funktionsfähige Gate-Struktur des IC-Bauelements 10, während eine „Dummy-Gate-Struktur“ im Allgemeinen eine elektrisch nicht funktionsfähige Gate-Struktur des IC-Bauelements 10 bezeichnet. Bei einigen Implementierungen imitiert eine Dummy-Gate-Struktur zwar physische Parameter einer aktiven Gate-Struktur, wie etwa Abmessungen der aktiven Gate-Struktur, aber sie ist in dem IC-Bauelement 10 nicht funktionsfähig (mit anderen Worten, sie lässt keinen Strom fließen). Bei einigen Implementierungen ermöglicht eine Dummy-Gate-Struktur eine im Wesentlichen gleichbleibende Bearbeitungsumgebung, die zum Beispiel ein gleichmäßiges epitaxiales Aufwachsen von Material in den Source-/Drain-Bereichen des IC-Bauelements 10 (zum Beispiel beim Herstellen von epitaxialen Source-/Drain-Strukturelementen), einheitliche Ätzraten in den Source-/Drain-Bereichen des IC-Bauelements 10 (z. B. beim Herstellen von Source-/Drain-Aussparungen) und/oder im Wesentlichen planare Oberflächen (zum Beispiel durch Reduzieren oder Vermeiden von CMP-induzierten Kümpelungseffekten) ermöglicht.
  • Die Gate-Strukturen 30A bis 30E weisen Gate-Stapel auf, die so konfiguriert sind, dass sie eine gewünschte Funktionalität entsprechend den Entwurfsanforderungen an das IC-Bauelement 10 erzielen, sodass die Gate-Strukturen 30A bis 30E die gleichen oder unterschiedliche Schichten und/oder Materialien aufweisen. Bei der dargestellten Ausführungsform haben die Gate-Strukturen 30A bis 30E Gate-Stapel, die ein Gate-Dielektrikum 32, eine Gate-Elektrode 34 und eine Hartmaskenschicht 36 aufweisen. Das Gate-Dielektrikum 32 wird konform über den Finnen des IC-Bauelements 10 und dem Trennelement 22 abgeschieden, sodass das Gate-Dielektrikum 32 eine im Wesentlichen gleichbleibende Dicke hat. Bei der dargestellten Ausführungsform wird das Gate-Dielektrikum 32 auf Seitenwandflächen und Unterseiten des IC-Bauelements 10 abgeschieden, das die Gate-Stapel der Gate-Strukturen 30A bis 30E definiert. Das Gate-Dielektrikum 32 weist ein dielektrisches Material, wie etwa Siliziumoxid, ein dielektrisches High-k-Material, andere geeignete dielektrische Materialien oder Kombinationen davon auf. Bei der dargestellten Ausführungsform weist das Gate-Dielektrikum 32 ein dielektrisches High-k-Material auf (und kann daher als eine dielektrische High-k-Schicht bezeichnet werden), wie etwa Hafniumdioxid (HfO2), HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, eine Hafniumdioxid-Aluminiumoxid(HfO2-Al2O3)-Legierung, andere geeignete dielektrische High-k-Materialien oder Kombinationen davon. Dielektrische High-k-Materialien bezeichnen in der Regel dielektrische Materialien, die eine Dielektrizitätskonstante haben, die zum Beispiel höher als die von Siliziumoxid (k ≈ 3.9) ist. Bei einigen Implementierungen weist das Gate-Dielektrikum 32 weiterhin eine Zwischenschicht (die ein dielektrisches Material wie Siliziumoxid aufweist) auf, die zwischen der dielektrischen High-k-Schicht und den Finnen des IC-Bauelements 10 angeordnet ist. Die Gate-Elektrode 34 ist über dem Gate-Dielektrikum 32 angeordnet. Die Gate-Elektrode 34 weist ein elektrisch leitfähiges Material auf. Bei einigen Implementierungen weist die Gate-Elektrode 34 mehrere Schichten auf, wie etwa eine Verkappungsschicht, eine Austrittsarbeitsschicht, eine Klebstoff-/Sperrschicht und eine Metallfüllschicht (oder massive Schicht). Die Verkappungsschicht kann ein Material aufweisen, das eine Diffusion und/oder Reaktion von Bestandteilen zwischen dem Gate-Dielektrikum 32 und anderen Schichten der Gate-Strukturen 30A bis 30E (insbesondere den Gate-Schichten, die ein Metall aufweisen) verhindert oder unterdrückt. Bei einigen Implementierungen weist die Verkappungsschicht ein Metall und Stickstoff auf, wie etwa Titannidrid (TiN), Tantalnitrid (TaN), Wolframnitrid (W2N), Titansiliziumnitrid (TiSiN), Tantalsiliziumnitrid (TaSiN), oder Kombinationen davon. Die Austrittsarbeitsschicht kann ein leitfähiges Material aufweisen, das so angepasst ist, dass es eine gewünschte Austrittsarbeit hat, wie etwa ein n-Austrittsarbeitsmaterial und/oder ein p-Austrittsarbeitsmaterial. P-Austrittsarbeitsmaterialien sind TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere p-Austrittsarbeitsmaterialien oder Kombinationen davon. N-Austrittsarbeitsmaterialien sind Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN, andere n-Austrittsarbeitsmaterialien oder Kombinationen davon. Die Klebstoff-/Sperrschicht kann ein Material, das die Haftung zwischen benachbarten Schichten, wie etwa der Austrittsarbeitsschicht und der Metallfüllschicht, fördert, und/oder ein Material aufweisen, das die Diffusion zwischen Gate-Schichten, wie etwa der Austrittsarbeitsschicht und der Metallfüllschicht, blockiert und/oder reduziert. Die Klebstoff-/Sperrschicht kann zum Beispiel Metalle (wie etwa W, Al, Ta, Ti, Ni, Cu, Co oder andere geeignete Metalle, oder Kombinationen davon), Metalloxide, Metallnitride (zum Beispiel TiN) oder Kombinationen davon aufweisen. Die Metallfüllschicht kann ein geeignetes leitfähiges Material aufweisen, wie etwa Al, W, Cu und/oder Co. Das Gate-Dielektrikum 32 und/oder die Gate-Elektrode 34 können zahlreiche weitere Schichten aufweisen, zum Beispiel Verkappungsschichten, Zwischenschichten, Diffusionsschichten, Sperrschichten, Hartmaskenschichten oder Kombinationen davon. Die Hartmaskenschicht 36 weist ein geeignetes Material wie Silizium und Stickstoff (zum Beispiel Siliziumnitrid) auf. Da sich bei einigen Implementierungen die Gate-Strukturen 30A bis 30E über den PFET und den NFET erstrecken, können die Gate-Strukturen 30A bis 30E unterschiedliche Schichten in Bereichen haben, die dem PFET und dem NFET entsprechen.
  • Die Gate-Stapel der Gate-Strukturen 30A bis 30E werden mit einem Gate-zuletzt-Prozess, einem Gate-zuerst-Prozess oder einem Gate-zuletzt-/Gate-zuerst-Hybridprozess hergestellt. Bei Implementierungen mit dem Gate-zuletzt-Prozess weisen eine oder mehrere der Gate-Strukturen 30A bis 30E Dummy-Gate-Stapel auf, die später durch Metall-Gate-Stapel ersetzt werden. Die Dummy-Gate-Stapel umfassen zum Beispiel eine Zwischenschicht (die zum Beispiel Siliziumoxid aufweist) und eine Dummy-Gate-Elektrodenschicht (die zum Beispiel Polysilizium aufweist). Bei diesen Implementierungen wird die Dummy-Gate-Elektrodenschicht entfernt, um Öffnungen (Gräben) zu erzeugen, in denen später das Gate-Dielektrikum 32 und/oder die Gate-Elektrode 34 hergestellt werden. Bei einigen Implementierungen wird ein Dummy-Gate-Stapel mindestens einer der Gate-Strukturen 30A bis 30E durch einen Metall-Gate-Stapel ersetzt, und ein Dummy-Gate-Stapel mindestens einer der Gate-Strukturen 30A bis 30E bleibt bestehen. Ein Gate-zuletzt-Prozess und/oder ein Gate-zuerst-Prozess können Abscheidungsprozesse, lithografische Prozesse, Ätzprozesse, andere geeignete Prozesse oder Kombinationen davon implementieren. Die Abscheidungsprozesse umfassen CVD, physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD), metallorganische chemische Aufdampfung (MOCVD), Fernplasma-CVD (RPCVD), Plasma-unterstützte CVD (PECVD), Tiefdruck-CVD (LPCVD), Atomlagen-CVD (ALCVD), CVD bei Atmosphärendruck (APCVD), Plattierung, andere geeignete Verfahren oder Kombinationen davon. Die lithografischen Strukturierungsprozesse umfassen Resistbeschichtung (zum Beispiel Rotationsbeschichtung), Vorhärtung, Maskenjustierung, Belichtung, Härtung nach der Belichtung, Entwicklung des Resists, Wässerung, Trocknung (zum Beispiel Nachhärtung), andere geeignete Verfahren oder Kombinationen davon. Alternativ wird die lithografische Belichtung durch andere Verfahren, wie etwa maskenlose Lithografie, Elektronenstrahl-Schreiben oder Ionenstrahl-Schreiben, unterstützt, implementiert oder durch diese ersetzt. Die Ätzverfahren umfassen Trockenätzung, Nassätzung, andere Ätzverfahren oder Kombinationen davon.
  • Die Gate-Strukturen 30A bis 30E weisen außerdem jeweilige Gate-Abstandshalter 38 auf, die benachbart zu den jeweiligen Gate-Stapeln angeordnet sind (zum Beispiel entlang Seitenwänden der jeweiligen Gate-Stapel). Die Gate-Abstandshalter 38 werden mit einem geeigneten Verfahren hergestellt und weisen ein dielektrisches Material auf. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder eine Kombination davon sein (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder Siliziumcarbid). Bei der dargestellten Ausführungsform kann zum Beispiel eine dielektrische Schicht, die Silizium und Stickstoff aufweist, wie etwa eine Siliziumnitridschicht, über dem Substrat 12 abgeschieden werden und anschließend anisotrop geätzt, um die Gate-Abstandshalter 38 herzustellen. Bei einigen Implementierungen haben die Gate-Abstandshalter 38 eine Mehrschichtstruktur, wie etwa eine erste dielektrische Schicht, die Siliziumnitrid aufweist, und eine zweite dielektrische Schicht, die Siliziumoxid aufweist. Bei einigen Ausführungsformen umfassen die Gate-Abstandshalter 38 mehr als eine Gruppe von Abstandshaltern, wie etwa Dichtungsabstandshalter, Versatzabstandshalter, Opfer-Abstandshalter, Dummy-Abstandshalter und/oder Hauptabstandshalter, die benachbart zu den Gate-Stapeln hergestellt werden. Bei diesen Implementierungen können die verschiedenen Gruppen von Abstandshaltern Materialien aufweisen, die unterschiedliche Ätzraten haben. Zum Beispiel kann eine erste dielektrische Schicht, die Silizium und Sauerstoff aufweist, über dem Substrat 12 abgeschieden werden und anschließend anisotrop geätzt werden, um eine erste Abstandshaltergruppe benachbart zu den Gate-Stapeln herzustellen, und eine zweite dielektrische Schicht, die Silizium und Stickstoff aufweist, kann über dem Substrat 12 abgeschieden werden und anschließend anisotrop geätzt werden, um eine zweite Abstandshaltergruppe benachbart zu der ersten Abstandshaltergruppe herzustellen. Es können Implantations-, Diffusions- und/oder Glühprozesse durchgeführt werden, um leicht dotierte Source- und Drain-Strukturelemente (LDD-Strukturelemente) und/oder stark dotierte Source- und Drain-Strukturelemente (HDD-Strukturelemente) (die beide nicht in den 1A und 1B gezeigt sind) in den Finnen, wie etwa der Finne 20A, des IC-Bauelements 10 herzustellen, bevor die Gate-Abstandshalter 38 hergestellt werden und/oder nachdem die Gate-Abstandshalter 38 hergestellt worden sind.
  • Über den Source-/Drain-Bereichen des IC-Bauelements 10 sind epitaxiale Source-Strukturelemente und epitaxiale Drain-Strukturelemente (die als epitaxiale Source-/Drain-Elemente bezeichnet werden) angeordnet. Zum Beispiel wird ein Halbleitermaterial epitaxial auf den Finnen aufgewachsen, sodass epitaxiale Source-/Drain-Elemente 40A und epitaxiale Source-/Drain-Elemente 40B entstehen. Bei einigen Implementierungen werden die epitaxialen Source-/Drain-Elemente 40A und 40B über den Source-/Drain-Bereichen der Finnen des IC-Bauelements 10 nach einem Finnen-Aussparungsprozess (zum Beispiel einem Rückätzprozess) hergestellt, sodass die epitaxialen Source-/Drain-Elemente 40A und 40B aus den ausgesparten Finnen des IC-Bauelements 10 aufgewachsen werden. Bei einigen Implementierungen umschließen die epitaxialen Source-/Drain-Elemente 40A und 40B die Source-/Drain-Bereiche der Finnen, wie etwa der Finne 20A, des IC-Bauelements 10. Bei diesen Implementierungen brauchen die Finnen keinen Finnen-Aussparungsprozess zu durchlaufen. Bei einigen Implementierungen verlaufen (wachsen) die epitaxialen Source-/Drain-Elemente 40A und 40B seitlich entlang der y-Richtung (bei einigen Implementierungen im Wesentlichen senkrecht zu den Finnen), sodass die epitaxialen Source-/Drain-Elemente 40A und 40B verschmolzene epitaxiale Source-/Drain-Elemente sind, die sich über mehr als eine Finne erstrecken. Für den Epitaxieprozess können CVD-Abscheidungsverfahren, wie etwa Dampfphasenepitaxie (VPE), chemische Aufdampfung im Ultrahochvakuum (UHVCVD), LPCVD und/oder PECVD; Molekularstrahlepitaxie; andere geeignete SEG-Verfahren oder Kombinationen davon verwendet werden. Für den Epitaxieprozess können gasförmige und/oder flüssige Vorläufer verwendet werden, die mit der Zusammensetzung des Substrats 12 und/oder den Finnen interagieren. Die epitaxialen Source-/Drain-Elemente 40A und 40B werden mit n-Dotanden und/oder p-Dotanden dotiert. In dem IC-Bauelement 10 haben der PFET und der NFET entgegengesetzt dotierte epitaxiale Source-/Drain-Elemente. Zum Beispiel sind bei dem PFET die epitaxialen Source-/Drain-Elemente 40A Epitaxialschichten, die Silizium und/oder Germanium aufweisen, wobei die Siliziumgermanium-haltigen Epitaxialschichten mit Bor, Kohlenstoff, einem anderen p-Dotanden oder Kombinationen davon dotiert werden (sodass zum Beispiel eine Si:Ge:B-Epitaxialschicht oder eine Si:Ge:C-Epitaxialschicht entsteht). Weiterhin sind bei dem NFET die epitaxialen Source-/Drain-Elemente 40B Epitaxialschichten, die Silizium und/oder Kohlenstoff aufweisen, wobei die siliziumhaltigen Epitaxialschichten oder die Silizium-Kohlenstoff-haltigen Epitaxialschichten mit Phosphor, Arsen, einem anderen n-Dotanden oder Kombinationen davon dotiert werden (sodass zum Beispiel eine Si:P-Epitaxialschicht oder eine Si:C:P-Epitaxialschicht entsteht). Es ist zu beachten, dass in 1A die epitaxialen Source-/Drain-Elemente 40A und 40B als Oxid-Definitionsbereiche (OD-Bereiche) dargestellt sind, sodass die epitaxialen Source-/Drain-Elemente 40A und 40B alternativ als OD-Bereiche bezeichnet werden können. Bei einigen Implementierungen weisen die epitaxialen Source-/Drain-Elemente 40A und 40B Materialien und/oder Dotanden auf, die eine gewünschte Zugspannung und/oder Druckspannung in den Kanalbereichen erzielen können. Bei einigen Implementierungen werden die epitaxialen Source-/Drain-Elemente 40A und 40B während der Abscheidung durch Zugeben von Dotierungsstoffen zu einem Source-Material des Epitaxieprozesses dotiert. Bei einigen Implementierungen werden die epitaxialen Source-/Drain-Elemente 40A und 40B mit einem Ionenimplantationsprozess nach einem Abscheidungsprozess dotiert. Bei einigen Implementierungen werden Glühprozesse durchgeführt, um die Dotanden in den epitaxialen Source-/Drain-Elementen 40A und 40B und/oder in anderen Source-/Drain-Bereichen des IC-Bauelements 10 zu aktivieren, wie etwa den HDD-Bereichen und/oder den LDD-Bereichen.
  • Über dem Substrat 12 ist ein mehrschichtiges Verbindungselement (MLI-Element) 50 angeordnet. Das MLI-Element 50 verbindet elektrisch verschiedene Bauelemente (zum Beispiel Transistoren, Widerstände, Kondensatoren und/oder Induktoren) und/oder Komponenten (zum Beispiel Gate-Strukturen und/oder Source-/Drain-Elemente) des IC-Bauelements 10, sodass die verschiedenen Bauelemente und/oder Komponenten in der von den Entwurfsanforderungen für das IC-Bauelement 10 festgelegten Weise arbeiten können. Das MLI-Element 50 weist eine Kombination aus dielektrischen Schichten und elektrisch leitfähigen Schichten (zum Beispiel Metallschichten) auf, die so konfiguriert sind, dass sie verschiedene Verbindungsstrukturen bilden, die Signale zwischen den Bauelementen und/oder Komponenten des IC-Bauelements 10 übertragen und/oder Signale (zum Beispiel Taktsignale, Spannungssignale und/oder Erdungssignale) an die Bauelemente und/oder die Komponenten des IC-Bauelements 10 während des Betriebs verteilen. Bei einigen Implementierungen verbindet das MLI-Element 50 eine oder mehrere der Gate-Strukturen 30A bis 30E, das epitaxiale Source-/Drain-Element 40A und/oder das epitaxiale Source-/Drain-Element 40B elektrisch mit einer Versorgungsspannung, wie etwa einer positiven Versorgungsspannung, einer negativen Versorgungsspannung und/oder Erde. Die leitfähigen Schichten sind so konfiguriert, dass sie Leitungsführungs-Verbindungsschichten, Kontaktschichten und/oder Durchkontaktierungsschichten bilden, die jeweils in unterschiedlichen Ebenen des MLI-Elements 50 angeordnet sein können. Bei einigen Implementierungen verbinden die Durchkontaktierungsschichten Leitungsführungs-Verbindungsschichten miteinander, Kontaktschichten mit Leitungsführungs-Verbindungsschichten und/oder Bauelement-Schichten mit Leitungsführungs-Verbindungsschichten. Bei einigen Implementierungen verbinden die Kontaktschichten Bauelement-Schichten mit Durchkontaktierungsschichten und/oder Leitungsführungs-Verbindungsschichten. Es ist zu beachten, dass das MLI-Element 50 mit einer bestimmten Anzahl von dielektrischen Schichten, leitfähigen Schichten, Leitungsführungs-Verbindungsschichten, Durchkontaktierungsschichten, Kontaktschichten, Niveaus und/oder Ebenen dargestellt ist, aber in der vorliegenden Erfindung wird ein MLI-Element 50 in Betracht gezogen, das mehr oder weniger dielektrische Schichten, leitfähige Schichten, Leitungsführungs-Verbindungsschichten, Durchkontaktierungsschichten, Kontaktschichten, Niveaus und/oder Ebenen hat.
  • Das MLI-Element 50 weist eine oder mehrere Zwischenschichtdielektrikum-Schichten (ILD-Schichten) [die auch als Zwischenmetalldielektrikum-Schichten (IMD-Schichten) bezeichnet werden] auf, die der Reihe nach über dem Substrat 12 aufeinander gestapelt sind, wie etwa eine ILD-Schicht 52 (ILD-o), die über dem Substrat 12 angeordnet ist; eine ILD-Schicht 54 (ILD-1), die über der ILD-Schicht 52 angeordnet ist; eine ILD-Schicht 56 (ILD-2), die über der ILD-Schicht 54 angeordnet ist; eine ILD-Schicht 58 (ILD-3), die über der ILD-Schicht 56 angeordnet ist; eine ILD-Schicht 60 (ILD-4), die über der ILD-Schicht 58 angeordnet ist; eine ILD-Schicht 62 (ILD-5), die über der ILD-Schicht 64 angeordnet ist; eine ILD-Schicht 66 (ILD-6), die über der ILD-Schicht 64 angeordnet ist; und eine ILD-Schicht 68 (ILD-7), die über der ILD-Schicht 66 angeordnet ist. Die ILD-Schichten 52 bis 68 weisen ein dielektrisches Material auf, das zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, TEOS-Oxid, PSG, BPSG, dielektrische Low-k-Materialien, andere geeignete dielektrische Materialien oder Kombinationen davon umfasst. Beispielhafte dielektrische Low-k-Materialien sind FSG, mit Kohlenstoff dotiertes Siliziumoxid, Black Diamond® (Fa. Applied Materials, Santa Clara, Kalifornien), Xerogel, Aerogel, amorpher Fluorkohlenstoff, Parylen, BCB (Bis-Benzocyclobuten), SiLK® (Fa. Dow Chemicals, Midland, Michigan), Polyimid, andere geeignete dielektrische Low-k-Materialien oder Kombinationen davon. Bei der dargestellten Ausführungsform sind die ILD-Schichten 52 bis 68 dielektrische Schichten, die ein dielektrisches Low-k-Material aufweisen (und allgemein als dielektrische Low-k-Schichten bezeichnet werden). Bei einigen Implementierungen sind dielektrische Low-k-Materialien allgemein Materialien mit einer Dielektrizitätskonstante, die kleiner als 3 ist. Bei einigen Implementierungen können die ILD-Schichten 52 bis 68 eine Mehrschichtstruktur mit mehreren dielektrischen Materialien haben. Bei einigen Implementierungen kann das MLI-Element 50 außerdem eine oder mehrere Kontakt-Ätzstoppschichten (CESLs) aufweisen, die zwischen den ILD-Schichten 52 bis 68 angeordnet sind, wie etwa eine CESL, die zwischen der ILD-Schicht 52 und der ILD-Schicht 54 angeordnet ist; eine CESL, die zwischen der ILD-Schicht 54 und der ILD-Schicht 56 angeordnet ist; eine CESL, die zwischen der ILD-Schicht 56 und der ILD-Schicht 58 angeordnet ist; eine CESL, die zwischen der ILD-Schicht 58 und der ILD-Schicht 60 angeordnet ist; eine CESL, die zwischen der ILD-Schicht 60 und der ILD-Schicht 62 angeordnet ist; eine CESL, die zwischen der ILD-Schicht 62 und der ILD-Schicht 64 angeordnet ist; und eine CESL, die zwischen der ILD-Schicht 66 und der ILD-Schicht 68 angeordnet ist. Bei einigen Implementierungen ist die CESL zwischen der ILD-Schicht 52 und dem Substrat 12, dem Trennelement 22 und/oder den Finnen angeordnet. Die CESLs weisen ein Material auf, das von dem der ILD-Schichten 52 bis 68 verschieden ist, wie etwa ein dielektrisches Material, das von dem dielektrischen Material der ILD-Schichten 52 bis 68 verschieden ist. Wenn zum Beispiel die ILD-Schichten 52 bis 68 ein dielektrisches Low-k-Material aufweisen, weisen die CESLs Silizium und Stickstoff auf, wie etwa Siliziumnitrid oder Siliziumoxidnitrid. Die ILD-Schichten 52 bis 68 werden über dem Substrat 12 mit einem Abscheidungsverfahren hergestellt, wie etwa CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Plattierung, anderen geeigneten Verfahren oder Kombinationen davon. Bei einigen Implementierungen werden die ILD-Schichten 52 bis 68 mit einem FCVD-Prozess (FCVD: fließfähige CVD) hergestellt, der zum Beispiel das Abscheiden eines fließfähigen Materials (wie etwa einer flüssigen Verbindung) über dem Substrat 12 und das Umwandeln des fließfähigen Materials in ein festes Material mit einem geeigneten Verfahren, wie etwa thermisches Glühen und/oder Ultraviolett-Bestrahlung, umfasst. Nach der Abscheidung der ILD-Schichten 52 bis 68 werden ein CMP-Prozess und/oder ein Planarisierungsprozess durchgeführt, sodass die ILD-Schichten 52 bis 68 im Wesentlichen planare Oberflächen haben.
  • Die Leitungsführungs-Verbindungsschichten werden der Reihe nach aufeinander gestapelt und in den ILD-Schichten 52 bis 68 angeordnet. Bei der dargestellten Ausführungsform weist das MLI-Element 50 Folgendes auf: eine Leitungsführungs-Verbindungsschicht 70 [die als eine Metall-eins-Schicht (M1-Schicht) bezeichnet wird]; eine Leitungsführungs-Verbindungsschicht 75 [die als eine Metall-zwei-Schicht (M2-Schicht) bezeichnet wird]; eine Leitungsführungs-Verbindungsschicht 80 [die als eine Metall-drei-Schicht (M3-Schicht) bezeichnet wird]; eine Leitungsführungs-Verbindungsschicht 85 [die als eine Metall-vier-Schicht (M4-Schicht) bezeichnet wird]; eine Leitungsführungs-Verbindungsschicht 90 [die als eine Metall-fünf-Schicht (M5-Schicht) bezeichnet wird]; eine Leitungsführungs-Verbindungsschicht 95 [die als eine Metall-sechs-Schicht (M6-Schicht) bezeichnet wird]; und eine Leitungsführungs-Verbindungsschicht 100 [die als eine Metallsieben-Schicht (M7-Schicht) bezeichnet wird]. Die M1-Schicht, die M3-Schicht, die M5-Schicht und die M7-Schicht werden gemeinsam als ungeradzahlige Leitungsführungs-Verbindungsschichten bezeichnet. Die ungeradzahligen Leitungsführungs-Verbindungsschichten (hier die Leitungsführungs-Verbindungsschichten 70, 80, 90 und 100) weisen eine oder mehrere elektrisch leitfähige Leitungen auf, die entlang der x-Richtung (zum Beispiel im Wesentlichen senkrecht zu den Gate-Strukturen 30A bis 30E) verlaufen, sodass die elektrisch leitfähigen Leitungen der ungeradzahligen Leitungsführungs-Verbindungsschichten eine Länge, die in der x-Richtung definiert ist, eine Breite, die in der y-Richtung definiert ist, und eine Höhe haben, die in der z-Richtung definiert ist. Zum Beispiel weist die M1-Schicht eine Metallleitung 70A auf, die M3-Schicht weist eine Metallleitung 80A und eine Metallleitung 80B auf, die M5-Schicht weist eine Metallleitung 90A auf, und die M7-Schicht weist eine Metallleitung 100A und eine Metallleitung 100B auf. Die Metallleitung 70A, die Metallleitungen 80A und 80B, die Metallleitung 90A und die Metallleitungen 100A und 100B verlaufen im Wesentlichen entlang der x-Richtung (oder horizontal), sodass eine Leitungsführungsrichtung der M1-Schicht, M3-Schicht, M5-Schicht und M7-Schicht im Wesentlichen senkrecht zu einer Richtung ist, entlang der die Gate-Strukturen 30A bis 30E verlaufen. Die ungeradzahligen Leitungsführungs-Verbindungsschichten (die hier als horizontale Leitungsführungsschichten konfiguriert sind) weisen somit elektrisch leitfähige Einwegleitungen auf, die eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung eines Gates ist. Die M2-Schicht, die M4-Schicht und die M6-Schicht werden gemeinsam als geradzahlige Leitungsführungs-Verbindungsschichten bezeichnet. Die geradzahligen Leitungsführungs-Verbindungsschichten (hier die Leitungsführungs-Verbindungsschichten 75, 85 und 95) weisen eine oder mehrere elektrisch leitfähige Leitungen auf, die entlang der y-Richtung (zum Beispiel im Wesentlichen parallel zu den Gate-Strukturen 30A bis 30E) verlaufen, sodass die elektrisch leitfähigen Leitungen der geradzahligen Leitungsführungs-Verbindungsschichten eine Länge, die in der y-Richtung definiert ist, eine Breite, die in der x-Richtung definiert ist, und eine Höhe haben, die in der z-Richtung definiert ist. Zum Beispiel weist die M2-Schicht eine Metallleitung 75A, eine Metallleitung 75B, eine Metallleitung 75C, eine Metallleitung 75D, eine Metallleitung 75E, eine Metallleitung 75F und eine Metallleitung 75G auf, die M4-Schicht weist eine Metallleitung 85A, eine Metallleitung 85B, eine Metallleitung 85C, eine Metallleitung 85D, eine Metallleitung 85E und eine Metallleitung 85F auf; und die M6-Schicht weist eine Metallleitung 95A, eine Metallleitung 95B, eine Metallleitung 95C und eine Metallleitung 95D auf. Die Metallleitungen 75A bis 75F, die Metallleitungen 85A bis 85F und die Metallleitungen 95A bis 95D verlaufen im Wesentlichen entlang der y-Richtung (oder vertikal), sodass eine Leitungsführungsrichtung der M2-Schicht, M4-Schicht und M6-Schicht im Wesentlichen parallel zu einer Richtung ist, entlang der die Gate-Strukturen 30A bis 30E verlaufen. Die geradzahligen Leitungsführungs-Verbindungsschichten (die hier als vertikale Leitungsführungsschichten konfiguriert sind) weisen somit elektrisch leitfähige Einwegleitungen auf, die eine Längsrichtung haben, die im Wesentlichen parallel zu der Längsrichtung eines Gates ist.
  • Weiterhin sind bei der dargestellten Ausführungsform ein Gate-Abstand und ein Leitungsführungsabstand der geradzahligen Leitungsführungs-Verbindungsschichten so konfiguriert, dass sie die Anforderungen der immer kleiner werdenden IC-Technologieknoten an eine hohe Dichte, eine hohe Leitungsführungseffizienz und eine hohe Leistung erfüllen. Im Sinne der vorliegenden Erfindung bezeichnet ein Abstand P allgemein einen Mitte-Mitte-Abstand zwischen den gleichen Arten von benachbarten IC-Strukturelementen, wie etwa den Gate-Strukturen 30A bis 30E oder elektrisch leitfähigen Leitungen (Metallleitungen) der Leitungsführungs-Verbindungsschichten 70 bis 100. Bei der dargestellten Ausführungsform ist ein Gate-Abstand PG ein Mitte-Mitte-Abstand zwischen benachbarten Gate-Strukturen 30A bis 30E (insbesondere zwischen Gate-Elektroden 34); ein M2-Schicht-Abstand P2 ist ein Mitte-Mitte-Abstand zwischen benachbarten Metallleitungen 75A bis 75G der M2-Schicht (einer ersten vertikalen Leitungsführungsschicht des MLI-Elements 50); ein M4-Schicht-Abstand P4 ist ein Mitte-Mitte-Abstand zwischen benachbarten Metallleitungen 85A bis 85F der M4-Schicht (einer zweiten vertikalen Leitungsführungsschicht des MLI-Elements 50); und ein M6-Schicht-Abstand P6 ist ein Mitte-Mitte-Abstand zwischen benachbarten Metallleitungen 95A bis 95D der M6-Schicht (einer dritten vertikalen Leitungsführungsschicht des MLI-Elements 50). In der vorliegenden Erfindung wird PG mit P2 und P6 verbunden, um die Logikdichte zu maximieren. Zum Beispiel ist ein Verhältnis von PG zu P2 und P6 (PG : P2 : P6) 3 : 2 : 4. Bei diesen Implementierungen ist P2 kleiner als PG und P6, und PG ist kleiner als P6. Bei einigen Implementierungen ist P4 größer als P2 (P2 < P4). Bei einigen Implementierungen ist P4 kleiner als P6 (P4 < P6). Bei einigen Implementierungen ist PG ein Gate-Mindestabstand, P2 ist ein M2-Schicht-Mindestabstand, P4 ist ein M4-Schicht-Mindestabstand, und P6 ist ein M6-Schicht-Mindestabstand. Der Gate-Mindestabstand bezeichnet allgemein den kleinsten Abstand, der zwischen Gate-Strukturen (oder Gate-Elektroden) mit Verfahren und/oder Verfahrensvorrichtungen (die allgemein als Bearbeitung bezeichnet werden) für einen gegebenen IC-Technologieknoten erzielt werden kann; der M2-Schicht-Mindestabstand bezeichnet allgemein den kleinsten Abstand, der zwischen leitfähigen M2-Leitungen durch Bearbeitung für den gegebenen Technologieknoten erzielt werden kann; der M4-Schicht-Mindestabstand bezeichnet allgemein den kleinsten Abstand, der zwischen leitfähigen M4-Leitungen durch Bearbeitung für den gegebenen Technologieknoten erzielt werden kann; und der M6-Schicht-Mindestabstand bezeichnet allgemein den kleinsten Abstand, der zwischen leitfähigen M6-Leitungen durch Bearbeitung für den gegebenen Technologieknoten erzielt werden kann. Es ist zu beachten, dass IC-Bauelemente auf dem gleichen IC-Chip oder Wafer wie das IC-Bauelement 10 Gate-Strukturen, M2-Schichten, M4-Schichten und M6-Schichten haben können, die Abstände haben, die gleich dem oder größer als der Gate-Mindestabstand, der M2-Schicht-Mindestabstand, der M4-Schicht-Mindestabstand bzw. der M6-Schicht-Mindestabstand sind, aber keine Abstände haben können, die kleiner als der Gate-Mindestabstand, der M2-Schicht-Mindestabstand, der M4-Schicht-Mindestabstand bzw. der M6-Schicht-Mindestabstand sind. Durch Festlegen des Verhältnisses von PG zu den Abständen der geradzahligen Leitungsführungs-Verbindungsschichten (zum Beispiel des Gate-Mindestabstands zu geradzahligen Leitungsführung-Mindestabständen) in dieser Weise werden die Leitungsführungsdichte und/oder die Zellenpackungsdichte unter Beibehaltung der IC-Leistung und/oder der Leitungsführungseffizienz maximiert. Das IC-Bauelement 10 erfüllt somit die Anforderungen von hochentwickelten Technologieknoten an eine hohe Dichte und eine hohe Leistung. Außerdem wird durch Implementieren von einseitig gerichteten Leitungsführungsschichten (geradzahlig und ungeradzahlig) die IC-Bearbeitungsausbeute erhöht. Andere Ausführungsformen können andere Vorzüge haben, und kein spezieller Vorzug ist für alle Ausführungsformen erforderlich.
  • Das MLI-Element 50 weist außerdem eine Kontaktschicht 110 auf, die in der ILD-Schicht 52 angeordnet ist und Kontakte auf Bauelement-Ebene (die auch als lokale Verbindungen oder lokale Kontakte bezeichnet werden) aufweist, die Strukturelemente des IC-Bauelements 10 elektrisch und/oder physisch mit einer Durchkontaktierungsschicht 120 des MLI-Elements 50 verbinden. Zum Beispiel sind ein Bauelement-Ebene-Kontakt 110A und ein Bauelement-Ebene-Kontakt 110B auf jeweiligen epitaxialen Source-/Drain-Elementen 40A angeordnet, sodass die Bauelement-Ebene-Kontakte 110A und 110B physisch (oder direkt) die Source-/Drain-Bereiche des PFET mit einer Durchkontaktierung 120A bzw. einer Durchkontaktierung 120B der Durchkontaktierungsschicht 120 verbinden. Die Bauelement-Ebene-Kontakte 110A und 110B können als Metall-Bauelement-Kontakte (MD-Kontakte) bezeichnet werden, die allgemein Kontakte zu einem leitfähigen Bereich, wie etwa Source-/Drain-Bereichen, des IC-Bauelements 10 sind. Bei einigen Implementierungen weist die Kontaktschicht 110 einen oder mehrere Dummy-Kontakte auf, die IC-Strukturelemente nicht physisch und/oder elektrisch mit leitfähigen Strukturelementen des MLI-Elements 50 verbinden. Bei einigen Implementierungen haben die Dummy-Kontakte physikalische Eigenschaften, die denen der Bauelement-Ebene-Kontakte 110A und 110B ähnlich sind, um eine im Wesentlichen gleichbleibende Bearbeitungsumgebung zu ermöglichen. Die Bauelement-Ebene-Kontakte 110A und 110B verlaufen durch die ILD-Schicht 52 und/oder die ILD-Schicht 54, obwohl in der vorliegenden Erfindung Ausführungsformen in Betracht gezogen werden, bei denen die Bauelement-Ebene-Kontakte 110A und 110B durch mehr oder weniger ILD-Schichten und/oder CESLs verlaufen.
  • Das MLI-Element 50 weist weiterhin eine Durchkontaktierungsschicht 120, eine Durchkontaktierungsschicht 125, eine Durchkontaktierungsschicht 130, eine Durchkontaktierungsschicht 135, eine Durchkontaktierungsschicht 140, eine Durchkontaktierungsschicht 145 und eine Durchkontaktierungsschicht 150 auf, die in den ILD-Schichten 52 bis 68 angeordnet sind. Die Durchkontaktierungsschicht 120 verbindet elektrisch und/oder physisch die Kontaktschicht 110 mit der Leitungsführungs-Verbindungsschicht 70, und die Durchkontaktierungsschichten 125 bis 150 verbinden elektrisch und/oder physisch die Leitungsführungs-Verbindungsschichten 70 bis 100 des MLI-Elements 50 miteinander. Bei der dargestellten Ausführungsform weist die Durchkontaktierungsschicht 120 die Durchkontaktierung 120A und die Durchkontaktierung 120B auf, die auf dem Bauelement-Ebene-Kontakt 110A bzw. dem Bauelement-Ebene-Kontakt 110B angeordnet sind, sodass die Durchkontaktierung 120A und die Durchkontaktierung 120B den Bauelement-Ebene-Kontakt 110A bzw. den Bauelement-Ebene-Kontakt 110B physisch (oder direkt) mit der Metallleitung 70A verbinden. Die Durchkontaktierungsschicht 125 weist Durchkontaktierungen auf, die auf der Metallleitung 70A angeordnet sind, sodass die Durchkontaktierungen die Metallleitung 70A physisch (oder direkt) mit der Leitungsführungs-Verbindungsschicht 75 (zum Beispiel den Metallleitungen 75B, 75C, 75E und 75F) verbinden. Die Durchkontaktierungsschicht 130 weist Durchkontaktierungen auf, die auf der Leitungsführungs-Verbindungsschicht 75 (zum Beispiel den Metallleitungen 75C und 75E) angeordnet sind, sodass die Durchkontaktierungen die Leitungsführungs-Verbindungsschicht 75 physisch (oder direkt) mit der Leitungsführungs-Verbindungsschicht 80 (zum Beispiel den Metallleitungen 80A und 80B) verbinden. Die Durchkontaktierungsschicht 135 weist Durchkontaktierungen auf, die auf der Leitungsführungs-Verbindungsschicht 80 (zum Beispiel den Metallleitungen 80A und 80B) angeordnet sind, sodass die Durchkontaktierungen die Leitungsführungs-Verbindungsschicht 80 physisch (oder direkt) mit der Leitungsführungs-Verbindungsschicht 85 (zum Beispiel den Metallleitungen 85B, 85C, 85D und 85E) verbinden. Die Durchkontaktierungsschicht 140 weist Durchkontaktierungen auf, die auf der Leitungsführungs-Verbindungsschicht 85 (zum Beispiel den Metallleitungen 85B, 85C, 85D und 85E) angeordnet sind, sodass die Durchkontaktierungen die Leitungsführungs-Verbindungsschicht 85 physisch (oder direkt) mit der Leitungsführungs-Verbindungsschicht 90 (zum Beispiel der Metallleitung 90A) verbinden. Die Durchkontaktierungsschicht 145 weist Durchkontaktierungen auf, die auf der Leitungsführungs-Verbindungsschicht 90 (zum Beispiel der Metallleitung 90A) angeordnet sind, sodass die Durchkontaktierungen die Leitungsführungs-Verbindungsschicht 90 physisch (oder direkt) mit der Leitungsführungs-Verbindungsschicht 95 (zum Beispiel den Metallleitungen 95B und 95C) verbinden. Die Durchkontaktierungsschicht 150 weist Durchkontaktierungen auf, die auf der Leitungsführungs-Verbindungsschicht 90 (zum Beispiel den Metallleitungen 95B und 95C) angeordnet sind, sodass die Durchkontaktierungen die Leitungsführungs-Verbindungsschicht 95 physisch (oder direkt) mit der Leitungsführungs-Verbindungsschicht 100 (zum Beispiel den Metallleitungen 100A und 100B) verbinden. Die Durchkontaktierungsschicht 125 weist weiterhin eine Durchkontaktierung 120C auf, die ein Strukturelement eines IC-Bauelements (hier die Gate-Struktur 30C) elektrisch und/oder physisch mit der Leitungsführungs-Verbindungsschicht 70 verbindet. Bei diesen Implementierungen ist die Durchkontaktierung 120C physisch und physisch mit der Gate-Struktur 30C (insbesondere der Gate-Elektrode 34) verbunden. Bei alternativen Implementierungen weist das MLI-Element 50 weiterhin einen Bauelement-Ebene-Kontakt auf, der die Gate-Struktur 30C elektrisch und/oder physisch mit der Durchkontaktierung 120C verbindet. Zum Beispiel ist der Bauelement-Ebene-Kontakt auf der Gate-Struktur 30C angeordnet, sodass der Bauelement-Ebene-Kontakt physisch (oder direkt) die Gate-Struktur 30C mit der Durchkontaktierung 120C verbindet und die Durchkontaktierung 120C physisch (oder direkt) den Bauelement-Ebene-Kontakt mit der leitfähigen Leitung 70A verbindet. Dieser Bauelement-Ebene-Kontakt wird daher als Gate-Kontakt (CG ) oder Metall-Polysilizium(MP)-Kontakt bezeichnet, der allgemein ein Kontakt zu einer Gate-Struktur ist, wie etwa einer Polysilizium-Gate-Struktur oder einer Metall-Gate-Struktur. Die Durchkontaktierungsschichten 120 bis 150 verlaufen durch eine oder mehrere der ILD-Schichten 52 bis 68 wie dargestellt, aber in der vorliegenden Erfindung werden auch Ausführungsformen in Betracht gezogen, bei denen die Durchkontaktierungsschichten 120 bis 150 durch mehr oder weniger ILD-Schichten und/oder CESLs verlaufen. Bei einigen Implementierungen weist das MLI-Element 50 weiterhin Durchkontaktierungen auf, die die Leitungsführungs-Verbindungsschicht 100 mit Verbindungsschichten verbinden, die in anderen ILD-Schichten [wie etwa einer Metall-acht(M8)-Schicht des MLI-Elements 50; nicht dargestellt] angeordnet sind, die sich über den ILD-Schichten 52 bis 68 befinden, sodass die M7-Schicht elektrisch und/oder physisch mit der M8-Schicht verbunden wird.
  • Die Leitungsführungs-Verbindungsschichten 70 bis 100, die Kontaktschicht 110 und die Durchkontaktierungsschichten 120 bis 150 weisen geeignete elektrisch leitfähige Materialien auf, wie etwa Ta, Ti, Al, Cu, Co, W, TiN, TaN oder andere geeignete leitfähige Materialien, oder Kombinationen davon. Die verschiedenen leitfähigen Materialien können kombiniert werden, um die leitfähigen Strukturelemente der Leitungsführungs-Verbindungsschichten 70 bis 100, der Kontaktschicht 110 und der Durchkontaktierungsschichten 120 bis 150 mit verschiedenen Schichten bereitzustellen, wie etwa einer Sperrschicht, einer Haftschicht, einer Deckschicht, einer massiven Schicht oder anderen geeigneten Schichten, oder Kombinationen davon. Bei einigen Implementierungen weisen die leitfähigen Leitungen der Leitungsführungs-Verbindungsschichten 70 bis 100 Cu, Co und/oder Ru auf; die Kontakte der Kontaktschicht 110 weisen Ti, TiN und/oder Co auf; und die Durchkontaktierungen der Durchkontaktierungsschichten 120 bis 150 weisen Ti, TiN und/oder W auf. Die Leitungsführungs-Verbindungsschichten 70 bis 100, die Kontaktschicht 110 und die Durchkontaktierungsschichten 120 bis 150 werden durch Strukturieren der ILD-Schichten 52 bis 68 hergestellt. Das Strukturieren der ILD-Schichten 52 bis 68 kann lithografische Prozesse und/oder Ätzprozesse umfassen, um Öffnungen (Gräben), wie etwa Kontaktöffnungen, Durchkontaktierungsöffnungen und/oder Leitungsöffnungen, in den jeweiligen ILD-Schichten 52 bis 68 zu erzeugen. Bei einigen Implementierungen umfassen die lithografischen Prozesse das Herstellen einer Resistschicht über den jeweiligen ILD-Schichten 52 bis 68, das Belichten der Resistschicht mit einer strukturierten Strahlung und das Entwickeln der belichteten Resistschicht, sodass eine strukturierte Resistschicht entsteht, die als ein Maskierungselement zum Ätzen von Öffnungen in den jeweiligen ILD-Schichten 52 bis 68 verwendet werden kann. Die Ätzprozesse umfassen Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse oder Kombinationen davon. Anschließend werden die Öffnungen mit einem oder mehreren leitfähigen Materialien gefüllt. Die leitfähigen Materialien können durch PVD, CVD, ALD, Elektroplattierung, stromlose Plattierung oder mit anderen geeigneten Abscheidungsverfahren oder Kombinationen davon abgeschieden werden. Anschließend können überschüssige leitfähige Materialien mit einem Planarisierungsprozess, wie etwa einem CMP-Prozess, entfernt werden, sodass die Oberseiten der ILD-Schichten 52 bis 68, der Leitungsführungs-Verbindungsschichten 70 bis 100, der Kontaktschicht 110 und/oder der Durchkontaktierungsschichten 120 bis 150 planarisiert werden.
  • Die 2A und 2B sind schematische Teilansichten eines IC-Bauelements 210 oder eines Teils davon, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Insbesondere ist 2A eine vereinfachte schematische Draufsicht des IC-Bauelements 210 (zum Beispiel in einer xy-Ebene), und 2B ist eine schematische Schnittansicht des IC-Bauelements 210 entlang der Linie 2B - 2B von 2A (zum Beispiel in einer y-z-Ebene). Das IC-Bauelement 210 kann Bestandteil eines Mikroprozessors, einer Speicherzelle und/oder eines anderen IC-Bauelements sein. Bei einigen Implementierungen ist das IC-Bauelement 210 ein Teil eines IC-Chips oder ein Ein-Chip-System (SoC) oder ein Teil davon, das verschiedene passive und aktive mikroelektronische Bauelemente umfasst, wie etwa Widerstände, Kondensatoren, Induktoren, Dioden, PFETs, NFETs, MOSFETs, CMOS-Transistoren, BJTs, LDMOS-Transistoren, FinFETs, Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon. Bei einigen Implementierungen ist das IC-Bauelement 210 ein Teil einer Standardzelle eines IC-Chips, der eine logische Funktion (zum Beispiel UND, NAND, ODER, NOR, NICHT, XOR und/oder XNOR) und/oder eine Speicherfunktion (zum Beispiel Flipflop und/oder Latch) ausführt. Die Standardzelle kann in Abhängigkeit von ihrer Funktionalität als eine Logikzelle und/oder als eine Speicherzelle bezeichnet werden. Im Sinne der vorliegenden Erfindung ist das IC-Bauelement 210 ein Teil eines Logikschaltkreises, der Bestandteil einer Logikzelle sein kann. Die 2A und 2B sind der Übersichtlichkeit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In dem IC-Bauelement 210 können weitere Strukturelemente verwendet werden, und einige der nachstehend beschriebenen Strukturelemente können bei anderen Ausführungsformen des IC-Bauelements 210 ersetzt, modifiziert oder weggelassen werden.
  • Das IC-Bauelement 210 ist in vielerlei Hinsicht dem IC-Bauelement 10 ähnlich. Zum Beispiel weist das IC-Bauelement 210 Folgendes auf: ein Substrat 212, das dem Substrat 12 ähnlich ist; einen dotierten Bereich 214, der dem dotierten Bereich 14 ähnlich ist; einen dotierten Bereich 216, der dem dotierten Bereich 16 ähnlich ist; eine oder mehrere Finnen, die über dem Substrat 212 angeordnet sind (hier eine Finne 220A, eine Finne 220B, eine Finne 220C und eine Finne 220D, die der Finne 20A ähnlich sind); und eine Gate-Struktur 230 [mit einem Gate-Dielektrikum 232, einer Gate-Elektrode 234, einer Gate-Hartmaske (nicht dargestellt) und Gate-Abstandshaltern (nicht dargestellt)], die den Gate-Strukturen 30A bis 30E (mit dem Gate-Dielektrikum 32, der Gate-Elektrode 34, der Gate-Hartmaske 36 und den Gate-Abstandshaltern 38) ähnlich sind, die alle vorstehend beschrieben worden sind. Das IC-Bauelement 210 weist weiterhin ein MLI-Element 250 auf, das dem vorstehend beschriebenen MLI-Element 50 ähnlich ist. Das MLI-Element 250 weist zum Beispiel eine oder mehrere ILD-Schichten auf, wie etwa eine ILD-Schicht (ILD-o) (in den 2A und 2B nicht dargestellt), die über dem Substrat 212 angeordnet ist; eine ILD-Schicht 254 (ILD-1), die über der ILD-o angeordnet ist; eine ILD-Schicht 256 (ILD-2), die über der ILD-Schicht 254 angeordnet ist; eine ILD-Schicht 258 (ILD-3), die über der ILD-Schicht 256 angeordnet ist; eine ILD-Schicht 260 (ILD-4), die über der ILD-Schicht 258 angeordnet ist; eine ILD-Schicht 262 (ILD-5), die über der ILD-Schicht 264 angeordnet ist; eine ILD-Schicht 266 (ILD-6), die über der ILD-Schicht 264 angeordnet ist; und eine ILD-Schicht 268 (ILD-7), die über der ILD-Schicht 266 angeordnet ist. Die ILD-Schichten 254 bis 268 sind den ILD-Schichten 52 bis 68 ähnlich. Bei einigen Implementierungen kann das MLI-Element 250 außerdem eine oder mehrere CESLs aufweisen, die zwischen den ILD-Schichten 254 bis 268 angeordnet sind und ähnlich wie die CESIs konfiguriert sind, die unter Bezugnahme auf das MLI-Element 50 beschrieben worden sind.
  • Das MLI-Element 250 weist weiterhin Leitungsführungs-Verbindungsschichten auf, die in den ILD-Schichten 254 bis 268 angeordnet sind. Die Leitungsführungs-Verbindungsschichten des MLI-Elements 250 sind anders als die Leitungsführungs-Verbindungsschichten des MLI-Elements 50 konfiguriert, und auch mit dieser Konfiguration werden die hier beschriebenen Vorzüge erzielt. Bei der dargestellten Ausführungsform weist das MLI-Element 250 Folgendes auf: eine Leitungsführungs-Verbindungsschicht 270 (die als eine M1-Schicht bezeichnet wird); eine Leitungsführungs-Verbindungsschicht 275 (die als eine M2-Schicht bezeichnet wird); eine Leitungsführungs-Verbindungsschicht 280 (die als eine M3-Schicht bezeichnet wird); eine Leitungsführungs-Verbindungsschicht 285 (die als eine M4-Schicht bezeichnet wird); eine Leitungsführungs-Verbindungsschicht 290 (die als eine M5-Schicht bezeichnet wird); eine Leitungsführungs-Verbindungsschicht 295 (die als eine M6-Schicht bezeichnet wird); und eine Leitungsführungs-Verbindungsschicht 300 (die als eine M7-Schicht bezeichnet wird). Die M1-Schicht, die M3-Schicht, die M5-Schicht und die M7-Schicht werden gemeinsam als ungeradzahlige Leitungsführungs-Verbindungsschichten bezeichnet. Die ungeradzahligen Leitungsführungs-Verbindungsschichten (hier die Leitungsführungs-Verbindungsschichten 270, 280, 290 und 300) weisen eine oder mehrere elektrisch leitfähige Leitungen auf, die entlang der x-Richtung (zum Beispiel im Wesentlichen senkrecht zu der Gate-Struktur 230) verlaufen, sodass die elektrisch leitfähigen Leitungen der ungeradzahligen Leitungsführungs-Verbindungsschichten eine Länge, die in der x-Richtung definiert ist, eine Breite, die in der y-Richtung definiert ist, und eine Höhe haben, die in einer z-Richtung definiert ist. Zum Beispiel weist die M1-Schicht eine Metallleitung 270A, eine Metallleitung 270B, eine Metallleitung 270C, eine Metallleitung 270D, eine Metallleitung 270E und eine Metallleitung 270F auf. Die M3-Schicht weist eine Metallleitung 280A, eine Metallleitung 280B, eine Metallleitung 280C, eine Metallleitung 280D, eine Metallleitung 280E und eine Metallleitung 280F auf. Die M5-Schicht weist eine Metallleitung 290A, eine Metallleitung 290B, eine Metallleitung 290C und eine Metallleitung 290D auf, und die M7-Schicht weist eine Metallleitung 300A, eine Metallleitung 300B und eine Metallleitung 300C auf. Die Metallleitungen 270A bis 270F, die Metallleitungen 280A bis 280F, die Metallleitungen 290A bis 290D und die Metallleitungen 300A bis 300C verlaufen im Wesentlichen entlang der x-Richtung (oder horizontal), sodass eine Leitungsführungsrichtung der Mi-Schicht, M3-Schicht, M5-Schicht und M7-Schicht im Wesentlichen senkrecht zu einer Richtung ist, entlang der die Gate-Struktur 230 verläuft. Die ungeradzahligen Leitungsführungs-Verbindungsschichten (die hier als horizontale Leitungsführungsschichten konfiguriert sind) weisen somit elektrisch leitfähige Einwegleitungen auf, die eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung eines Gates ist. Die M2-Schicht, die M4-Schicht und die M6-Schicht werden gemeinsam als geradzahlige Leitungsführungs-Verbindungsschichten bezeichnet. Die geradzahligen Leitungsführungs-Verbindungsschichten (hier die Leitungsführungs-Verbindungsschichten 275, 285 und 295) weisen eine oder mehrere elektrisch leitfähige Leitungen auf, die entlang der y-Richtung (zum Beispiel im Wesentlichen parallel zu der Gate-Struktur 230) verlaufen, sodass die elektrisch leitfähigen Leitungen der geradzahligen Leitungsführungs-Verbindungsschichten eine Länge, die in der y-Richtung definiert ist, eine Breite, die in der x-Richtung definiert ist, und eine Höhe haben, die in der z-Richtung definiert ist. Zum Beispiel weist die M2-Schicht eine Metallleitung 275A auf; die M4-Schicht weist eine Metallleitung 285A und eine Metallleitung 285B auf; und die M6-Schicht weist eine Metallleitung 295A auf. Die Metallleitung 275A, die Metallleitungen 285A und 285B und die Metallleitungen 295A verlaufen im Wesentlichen entlang der y-Richtung (oder vertikal), sodass eine Leitungsführungsrichtung der M2-Schicht, M4-Schicht und M6-Schicht im Wesentlichen parallel zu einer Richtung ist, entlang der die Gate-Strukturen 230 verläuft. Die geradzahligen Leitungsführungs-Verbindungsschichten (die hier als vertikale Leitungsführungsschichten konfiguriert sind) weisen somit elektrisch leitfähige Einwegleitungen auf, die eine Längsrichtung haben, die im Wesentlichen parallel zu der Längsrichtung eines Gates ist.
  • Bei der dargestellten Ausführungsform ist ein Leitungsführungsabstand der ungeradzahligen Leitungsführungs-Verbindungsschichten so konfiguriert, dass er die Anforderungen der immer kleiner werdenden IC-Technologieknoten an eine hohe Dichte, eine hohe Leitungsführungseffizienz und eine hohe Leistung erfüllt. Zum Beispiel ist ein M1-Schicht-Abstand P1 ein Mitte-Mitte-Abstand zwischen benachbarten Metallleitungen 270A bis 270F der M1-Schicht (eine erste horizontale Leitungsführungsschicht des MLI-Elements 250); ein M3-Schicht-Abstand P3 ist ein Mitte-Mitte-Abstand zwischen benachbarten Metallleitungen 280A bis 280F der M3-Schicht (eine zweite horizontale Leitungsführungsschicht des MLI-Elements 250); ein M5-Schicht-Abstand P5 ist ein Mitte-Mitte-Abstand zwischen benachbarten Metallleitungen 290A bis 290D der M5-Schicht (eine dritte horizontale Leitungsführungsschicht des MLI-Elements 250); und ein M7-Schicht-Abstand P7 ist ein Mitte-Mitte-Abstand zwischen benachbarten Metallleitungen 300A bis 300C der M7-Schicht (eine vierte horizontale Leitungsführungsschicht des MLI-Elements 250). In der vorliegenden Erfindung werden Abstände der ungeradzahligen Leitungsführungs-Verbindungsschichten, wie etwa P1, P3, P5 und/oder P7, verbunden, um die Logikdichte zu maximieren. Zum Beispiel ist ein Verhältnis von P1 zu P3 zu P7 (P1 : P3 : P7) 1 : 1 : 2. Bei diesen Implementierungen ist P1 im Wesentlichen gleich P3, und P7 ist größer als P1 und P3. Bei einigen Implementierungen ist P5 größer als P1 und P3 (P1, P3 > P5). Bei einigen Implementierungen ist P5 kleiner als P7 (P5 < P7). Bei einigen Implementierungen ist P1 ein M1-Schicht-Mindestabstand, P3 ist ein M3-Schicht-Mindestabstand, P5 ist ein M5-Schicht-Mindestabstand, und P7 ist ein M7-Schicht-Mindestabstand. Der M1-Schicht-Mindestabstand bezeichnet allgemein den kleinsten Abstand, der zwischen leitfähigen Mi-Leitungen mit Verfahren und/oder Verfahrensvorrichtungen (die allgemein als Bearbeitung bezeichnet werden) für einen gegebenen IC-Technologieknoten erzielt werden kann; der M3-Schicht-Mindestabstand bezeichnet allgemein den kleinsten Abstand, der zwischen leitfähigen M3-Leitungen durch Bearbeitung für den gegebenen Technologieknoten erzielt werden kann; der M5-Schicht-Mindestabstand bezeichnet allgemein den kleinsten Abstand, der zwischen leitfähigen M5-Leitungen durch Bearbeitung für den gegebenen Technologieknoten erzielt werden kann; und der M7-Schicht-Mindestabstand bezeichnet allgemein den kleinsten Abstand, der zwischen leitfähigen M7-Leitungen durch Bearbeitung für den gegebenen Technologieknoten erzielt werden kann. Es ist zu beachten, dass IC-Bauelemente auf dem gleichen IC-Chip oder Wafer wie das IC-Bauelement 210 M1-Schichten, M3-Schichten, M5-Schichten und M7-Schichten haben können, die Abstände haben, die gleich dem oder größer als der M1-Schicht-Mindestabstand, der M3-Schicht-Mindestabstand, der M5-Schicht-Mindestabstand bzw. der M7-Schicht-Mindestabstand sind, aber keine Abstände haben können, die kleiner als der M1-Schicht-Mindestabstand, der M3-Schicht-Mindestabstand, der M5-Schicht-Mindestabstand bzw. der M7-Schicht-Mindestabstand sind. Durch Festlegen des Verhältnisses der ungeradzahligen Leitungsführungs-Verbindungsschichten zueinander (zum Beispiel der Mindestabstände) in dieser Weise werden die Leitungsführungsdichte und/oder die Zellenpackungsdichte unter Beibehaltung der IC-Leistung und/oder der Leitungsführungseffizienz maximiert. Das IC-Bauelement 210 erfüllt somit die Anforderungen von hochentwickelten Technologieknoten an eine hohe Dichte und eine hohe Leistung. Außerdem wird durch Implementieren von einseitig gerichteten Leitungsführungsschichten die IC-Bearbeitungsausbeute erhöht. Andere Ausführungsformen können andere Vorzüge haben, und kein spezieller Vorzug ist für alle Ausführungsformen erforderlich.
  • Bei der dargestellten Ausführungsform weist das MLI-Element 250 ähnlich wie das MLI-Element 50 Kontaktschichten (nicht dargestellt), eine Durchkontaktierungsschicht 320, eine Durchkontaktierungsschicht 325, eine Durchkontaktierungsschicht 330, eine Durchkontaktierungsschicht 335, eine Durchkontaktierungsschicht 340, eine Durchkontaktierungsschicht 345 und eine Durchkontaktierungsschicht 350 auf, die in den ILD-Schichten 254 bis 268 angeordnet sind. Die Durchkontaktierungsschicht 320 verbindet elektrisch und/oder physisch eine Bauelementschicht mit der Leitungsführungs-Verbindungsschicht 270. Die Durchkontaktierungsschichten 325 bis 350 verbinden elektrisch und/oder physisch die Leitungsführungs-Verbindungsschichten 270 bis 300 des MLI-Elements 250 miteinander. Bei der dargestellten Ausführungsform weist die Durchkontaktierungsschicht 320 eine Durchkontaktierung auf, die auf der Gate-Struktur 230 (insbesondere der Gate-Elektrode 234) angeordnet ist, sodass die Durchkontaktierung die Gate-Struktur 230 physisch (oder direkt) mit den Metallleitungen 270C und 270D verbindet. Die Durchkontaktierungsschicht 325 weist Durchkontaktierungen auf, die auf der Leitungsführungs-Verbindungsschicht 270 (zum Beispiel den Metallleitungen 270B, 270C, 270D und 270E) angeordnet sind, sodass die Durchkontaktierungen die Leitungsführungs-Verbindungsschicht 270 physisch (oder direkt) mit der Leitungsführungs-Verbindungsschicht 275 (zum Beispiel der Metallleitung 275A) verbinden. Die Durchkontaktierungsschicht 330 weist Durchkontaktierungen auf, die auf der Leitungsführungs-Verbindungsschicht 275 (zum Beispiel der Metallleitung 275A) angeordnet sind, sodass die Durchkontaktierungen die Leitungsführungs-Verbindungsschicht 275 physisch (oder direkt) mit der Leitungsführungs-Verbindungsschicht 280 (zum Beispiel den Metallleitungen 280C und 280D) verbinden. Die Durchkontaktierungsschicht 335 weist Durchkontaktierungen auf, die auf der Leitungsführungs-Verbindungsschicht 280 (zum Beispiel den Metallleitungen 280C und 280D) angeordnet sind, sodass die Durchkontaktierungen die Leitungsführungs-Verbindungsschicht 280 physisch (oder direkt) mit der Leitungsführungs-Verbindungsschicht 285 (zum Beispiel den Metallleitungen 285A und 285B) verbinden. Die Durchkontaktierungsschicht 340 weist Durchkontaktierungen auf, die auf der Leitungsführungs-Verbindungsschicht 285 (zum Beispiel den Metallleitungen 285A und 285B) angeordnet sind, sodass die Durchkontaktierungen die Leitungsführungs-Verbindungsschicht 285 physisch (oder direkt) mit der Leitungsführungs-Verbindungsschicht 290 (zum Beispiel den Metallleitungen 290B und 290C) verbinden. Die Durchkontaktierungsschicht 345 weist Durchkontaktierungen auf, die auf der Leitungsführungs-Verbindungsschicht 290 (zum Beispiel den Metallleitungen 290B und 290C) angeordnet sind, sodass die Durchkontaktierungen die Leitungsführungs-Verbindungsschicht 290 physisch (oder direkt) mit der Leitungsführungs-Verbindungsschicht 295 (zum Beispiel der Metallleitung 295A) verbinden. Die Durchkontaktierungsschicht 350 weist Durchkontaktierungen auf, die auf der Leitungsführungs-Verbindungsschicht 290 (zum Beispiel der Metallleitung 295A) angeordnet sind, sodass die Durchkontaktierungen die Leitungsführungs-Verbindungsschicht 295 physisch (oder direkt) mit der Leitungsführungs-Verbindungsschicht 300 (zum Beispiel der Metallleitung 300B) verbinden. Bei alternativen Implementierungen weist das MLI-Element 250 weiterhin einen Bauelement-Ebene-Kontakt auf, der die Gate-Struktur 230 elektrisch und/oder physisch mit der Durchkontaktierung der Durchkontaktierungsschicht 320 verbindet. Zum Beispiel ist der Bauelement-Ebene-Kontakt auf der Gate-Struktur 230 angeordnet, sodass der Bauelement-Ebene-Kontakt physisch (oder direkt) die Gate-Struktur 230 mit der Durchkontaktierungsschicht 320 verbindet. Die Durchkontaktierungsschichten 320 bis 350 verlaufen durch eine oder mehrere der ILD-Schichten 254 bis 268 wie dargestellt, aber in der vorliegenden Erfindung werden auch Ausführungsformen in Betracht gezogen, bei denen die Durchkontaktierungsschichten 320 bis 350 durch mehr oder weniger ILD-Schichten und/oder CESLs verlaufen. Bei einigen Implementierungen weist das MLI-Element 250 weiterhin Durchkontaktierungen auf, die die Leitungsführungs-Verbindungsschicht 300 mit Verbindungsschichten verbinden, die in anderen ILD-Schichten (wie etwa einer M8-Schicht des MLI-Elements 250; nicht dargestellt) angeordnet sind, die sich über den ILD-Schichten 254 bis 268 befinden, sodass die M7-Schicht elektrisch und/oder physisch mit der M8-Schicht verbunden wird.
  • Die Leitungsführungs-Verbindungsschichten 270 bis 300 und die Durchkontaktierungsschichten 320 bis 350 weisen geeignete elektrisch leitfähige Materialien auf, wie etwa Ta, Ti, Al, Cu, Co, W, TiN, TaN oder andere geeignete leitfähige Materialien, oder Kombinationen davon. Verschiedene leitfähige Materialien können kombiniert werden, um die leitfähigen Strukturelemente der Leitungsführungs-Verbindungsschichten 270 bis 300 und der Durchkontaktierungsschichten 320 bis 350 mit verschiedenen Schichten bereitzustellen, wie etwa einer Sperrschicht, einer Haftschicht, einer Deckschicht, einer massiven Schicht oder anderen geeigneten Schichten, oder Kombinationen davon. Bei einigen Implementierungen weisen die leitfähigen Leitungen der Leitungsführungs-Verbindungsschichten 270 bis 300 Cu, Co und/oder Ru auf; Kontakte einer Kontaktschicht weisen Ti, TiN und/oder Co auf; und die Durchkontaktierungen der Durchkontaktierungsschichten 320 bis 350 weisen Ti, TiN und/oder W auf. Die Leitungsführungs-Verbindungsschichten 270 bis 300 und die Durchkontaktierungsschichten 320 bis 350 werden durch Strukturieren der ILD-Schichten 254 bis 268 hergestellt. Das Strukturieren der ILD-Schichten 254 bis 268 kann lithografische Prozesse und/oder Ätzprozesse umfassen, um Öffnungen (Gräben), wie etwa Kontaktöffnungen, Durchkontaktierungsöffnungen und/oder Leitungsöffnungen, in den jeweiligen ILD-Schichten 254 bis 268 zu erzeugen. Bei einigen Implementierungen umfassen die lithografischen Prozesse das Herstellen einer Resistschicht über den jeweiligen ILD-Schichten 254 bis 268, das Belichten der Resistschicht mit einer strukturierten Strahlung und das Entwickeln der belichteten Resistschicht, sodass eine strukturierte Resistschicht entsteht, die als ein Maskierungselement zum Ätzen von Öffnungen in den jeweiligen ILD-Schichten 254 bis 268 verwendet werden kann. Die Ätzprozesse umfassen Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse oder Kombinationen davon. Anschließend werden die Öffnungen mit einem oder mehreren leitfähigen Materialien gefüllt. Die leitfähigen Materialien können durch PVD, CVD, ALD, Elektroplattierung, stromlose Plattierung oder mit anderen geeigneten Abscheidungsverfahren oder Kombinationen davon abgeschieden werden. Anschließend können überschüssige leitfähige Materialien mit einem Planarisierungsprozess, wie etwa einem CMP-Prozess, entfernt werden, sodass die Oberseiten der ILD-Schichten 254 bis 268, der Leitungsführungs-Verbindungsschichten 270 bis 300 und/oder der Durchkontaktierungsschichten 320 bis 350 planarisiert werden.
  • 3 ist ein Ablaufdiagramm eines Verfahrens 400 zur Herstellung einer Verbindungsstruktur für ein IC-Bauelement, wie etwa des MLI-Elements 50 des IC-Bauelements 10, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Im Block 402 umfasst das Verfahren 400 das Herstellen einer Mehrzahl von Gate-Strukturen, die entlang einer ersten Richtung verlaufen. Die Mehrzahl von Gate-Strukturen hat einen Gate-Abstand. Im Block 404 wird eine erste Leitungsführungs-Verbindungsschicht über der Mehrzahl von Gate-Strukturen hergestellt. Die erste Leitungsführungs-Verbindungsschicht ist entlang einer zweiten Richtung orientiert, die im Wesentlichen senkrecht zu der ersten Richtung ist. Im Block 406 wird eine zweite Leitungsführungs-Verbindungsschicht über der ersten Leitungsführungs-Verbindungsschicht hergestellt. Die zweite Leitungsführungs-Verbindungsschicht ist entlang einer dritten Richtung orientiert, die im Wesentlichen parallel zu der ersten Richtung ist. Ein Verhältnis des Gate-Abstands zu einem Abstand der zweiten Leitungsführungs-Verbindungsschicht beträgt 3 : 2. Im Block 408 wird eine dritte Leitungsführungs-Verbindungsschicht über der zweiten Leitungsführungs-Verbindungsschicht hergestellt. Die dritte Leitungsführungs-Verbindungsschicht ist entlang der zweiten Richtung orientiert. Im Block 410 wird eine vierte Leitungsführungs-Verbindungsschicht über der dritten Leitungsführungs-Verbindungsschicht hergestellt. Die vierte Leitungsführungs-Verbindungsschicht ist entlang der dritten Richtung orientiert. Im Block 412 wird eine fünfte Leitungsführungs-Verbindungsschicht über der vierten Leitungsführungs-Verbindungsschicht hergestellt. Die fünfte Leitungsführungs-Verbindungsschicht ist entlang der zweiten Richtung orientiert. Im Block 414 wird eine sechste Leitungsführungs-Verbindungsschicht über der fünften Leitungsführungs-Verbindungsschicht hergestellt. Die sechste Leitungsführungs-Verbindungsschicht ist entlang der dritten Richtung orientiert. Ein Verhältnis des Gate-Abstands zu einem Abstand der sechsten Leitungsführungs-Verbindungsschicht beträgt 3 : 4. Somit beträgt ein Verhältnis des Gate-Abstands zu einem Abstand der zweiten Leitungsführungs-Verbindungsschicht zu einem Abstand der sechsten Leitungsführungs-Verbindungsschicht 3 : 2 : 4. Bei einigen Implementierungen umfasst das Herstellen der ersten Leitungsführungs-Verbindungsschicht, der zweiten Leitungsführungs-Verbindungsschicht, der dritten Leitungsführungs-Verbindungsschicht, der vierten Leitungsführungs-Verbindungsschicht, der fünften Leitungsführungs-Verbindungsschicht und der sechsten Leitungsführungs-Verbindungsschicht jeweils das Herstellen einer dielektrischen Schicht über einem Substrat, das Herstellen einer Mehrzahl von Öffnungen in der dielektrischen Schicht, und das Füllen der Mehrzahl von Öffnungen mit einem leitfähigen Material. Die Öffnungen können so konfiguriert sein, dass jeweils die gewünschten Abstände der ersten bis sechsten Leitungsführungs-Verbindungsschicht erzielt werden. Weitere Schritte können vor, während und nach dem Verfahren 400 vorgesehen werden, und einige der beschriebenen Schritte können bei weiteren Ausführungsformen des Verfahrens 400 verschoben, ersetzt oder weggelassen werden.
  • 4 ist ein Ablaufdiagramm eines Verfahrens 500 zur Herstellung einer Verbindungsstruktur für ein IC-Bauelement, wie etwa des MLI-Elements 250 des IC-Bauelements 210, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Im Block 502 umfasst das Verfahren 500 das Herstellen einer Gate-Struktur, die entlang einer ersten Richtung verläuft. Im Block 504 wird eine erste Leitungsführungs-Verbindungsschicht über der Gate-Struktur hergestellt. Die erste Leitungsführungs-Verbindungsschicht ist entlang einer zweiten Richtung orientiert, die im Wesentlichen senkrecht zu der ersten Richtung ist. Im Block 506 wird eine zweite Leitungsführungs-Verbindungsschicht über der ersten Leitungsführungs-Verbindungsschicht hergestellt. Die zweite Leitungsführungs-Verbindungsschicht ist entlang einer dritten Richtung orientiert, die im Wesentlichen parallel zu der ersten Richtung ist. Im Block 508 wird eine dritte Leitungsführungs-Verbindungsschicht über der zweiten Leitungsführungs-Verbindungsschicht hergestellt. Die dritte Leitungsführungs-Verbindungsschicht ist entlang der zweiten Richtung orientiert. Ein Verhältnis eines Abstands der ersten Leitungsführungs-Verbindungsschicht zu einem Abstand der dritten Leitungsführungs-Verbindungsschicht beträgt 1 : 1. Im Block 510 wird eine vierte Leitungsführungs-Verbindungsschicht über der dritten Leitungsführungs-Verbindungsschicht hergestellt. Die vierte Leitungsführungs-Verbindungsschicht ist entlang der dritten Richtung orientiert. Im Block 512 wird eine fünfte Leitungsführungs-Verbindungsschicht über der vierten Leitungsführungs-Verbindungsschicht hergestellt. Die fünfte Leitungsführungs-Verbindungsschicht ist entlang der zweiten Richtung orientiert. Im Block 514 wird eine sechste Leitungsführungs-Verbindungsschicht über der fünften Leitungsführungs-Verbindungsschicht hergestellt. Die sechste Leitungsführungs-Verbindungsschicht ist entlang der dritten Richtung orientiert. Im Block 516 wird eine siebente Leitungsführungs-Verbindungsschicht über der sechsten Leitungsführungs-Verbindungsschicht hergestellt. Die siebente Leitungsführungs-Verbindungsschicht ist entlang der zweiten Richtung orientiert. Ein Verhältnis eines Abstands der ersten Leitungsführungs-Verbindungsschicht zu einem Abstand der siebenten Leitungsführungs-Verbindungsschicht beträgt 1 : 2. Somit beträgt ein Verhältnis eines Abstands der ersten Leitungsführungs-Verbindungsschicht zu einem Abstand der dritten Leitungsführungs-Verbindungsschicht zu einem Abstand der siebenten Leitungsführungs-Verbindungsschicht 1 : 1 : 2. Bei einigen Implementierungen umfasst das Herstellen der ersten bis siebenten Leitungsführungs-Verbindungsschicht jeweils das Herstellen einer dielektrischen Schicht über einem Substrat, das Herstellen einer Mehrzahl von Öffnungen in der dielektrischen Schicht und das Füllen der Mehrzahl von Öffnungen mit einem leitfähigen Material. Die Öffnungen können so konfiguriert sein, dass jeweils die gewünschten Abstände der ersten bis siebenten Leitungsführungs-Verbindungsschicht erzielt werden. Weitere Schritte können vor, während und nach dem Verfahren 500 vorgesehen werden, und einige der beschriebenen Schritte können bei weiteren Ausführungsformen des Verfahrens 500 verschoben, ersetzt oder weggelassen werden.
  • Die vorliegende Erfindung stellt viele verschiedene Ausführungsformen bereit. Hier werden Verbindungsstrukturen für IC-Bauelemente, die die IC-Dichte maximieren, und entsprechende Herstellungsverfahren offenbart. Bei den dargestellten Ausführungsformen sind die Verbindungsstrukturen in FinFETs implementiert. In der vorliegenden Erfindung werden jedoch Verbindungsstrukturen in Betracht gezogen, die in verschiedenen Bauelement-Arten implementiert sind. Zum Beispiel können Aspekte der vorliegenden Erfindung implementiert werden, um die hier beschriebenen Verbindungsstrukturen für die folgenden Bauelemente herzustellen: planare Feldeffekttransistoren (FETs), (planare oder vertikale) Multi-Gate-Transistoren, wie etwa FinFET-Bauelemente, Gate-all-around(GAA)-Bauelemente, Omega(Ω)-Gate-Bauelemente oder Pi(n)-Gate-Bauelemente sowie verspannte Halbleiter-Bauelemente, Silizium-auf-Isolator(SOI)-Bauelemente, teilweise verarmte SOI-Bauelemente, vollständige verarmte SOI-Bauelemente oder andere Bauelemente. In der vorliegenden Erfindung wird in Betracht gezogen, dass ein Durchschnittsfachmann weitere IC-Bauelemente erkennen kann, die von den hier beschriebenen Verbindungsstrukturen profitieren können. Außerdem wird in der vorliegenden Erfindung eine Kombination aus den hier beschriebenen Verbindungsstrukturen in Betracht gezogen, sodass ein IC-Bauelement eine Verbindungsstruktur aufweisen kann, die Abstandsverhältnisse hat, die hier für ungeradzahlige Leitungsführungs-Verbindungsschichten und geradzahlige Leitungsführungs-Verbindungsschichten angegeben sind. Bei einigen Implementierungen können für eine Verbindungsstruktur ein Abstand der geradzahligen Leitungsführungs-Verbindungsschichten zu einem Gate-Abstand und ein Abstand zwischen den ungeradzahligen Leitungsführungs-Verbindungsschichten festgelegt werden. Zum Beispiel ist bei der Verbindungsstruktur ein Verhältnis eines Gate-Abstands zu einem Abstand einer ersten der geradzahligen Leitungsführungs-Verbindungsschichten zu einem Abstand einer dritten der geradzahligen Leitungsführungs-Verbindungsschichten 3 : 2 : 4, während ein Verhältnis einer ersten der ungeradzahligen Leitungsführungs-Verbindungsschichten zu einem Abstand einer dritten der ungeradzahligen Leitungsführungs-Verbindungsschichten zu einem Abstand einer siebenten der ungeradzahligen Leitungsführungs-Verbindungsschichten 1: 1: 2 ist.
  • Ein integriertes Schaltkreiselement weist eine Mehrzahl von Gate-Strukturen, die entlang einer ersten Richtung verlaufen, und eine Verbindungsstruktur auf, die über der Mehrzahl von Gate-Strukturen angeordnet ist. Die Verbindungsstruktur weist ungeradzahlige Leitungsführungs-Verbindungsschichten, die entlang einer zweiten Richtung orientiert sind, die im Wesentlichen senkrecht zu der ersten Richtung ist, und geradzahlige Leitungsführungs-Verbindungsschichten auf, die entlang einer dritten Richtung orientiert sind, die im Wesentlichen parallel zu der ersten Richtung ist. Die Mehrzahl von Gate-Strukturen hat einen Gate-Abstand (GP), eine erste der geradzahligen Leitungsführungs-Verbindungsschichten hat einen ersten Abstand (P2), und eine dritte der geradzahligen Leitungsführungs-Verbindungsschichten hat einen zweiten Abstand (P6). Ein Verhältnis des Gate-Abstands zu dem ersten Abstand zu dem zweiten Abstand (GP : P2 : P6) beträgt 3 : 4 : 2. Bei einigen Implementierungen hat eine zweite der geradzahligen Leitungsführungs-Verbindungsschichten einen dritten Abstand (P4), der größer als der erste Abstand und kleiner als der zweite Abstand ist (P2 < P4 < P6). Bei einigen Implementierungen haben leitfähige Leitungen der ungeradzahligen Leitungsführungs-Verbindungsschichten Längen, die nur in der zweiten Richtung verlaufen. Bei einigen Implementierungen haben leitfähige Leitungen der geradzahligen Leitungsführungs-Verbindungsschichten Längen, die nur in der dritten Richtung verlaufen. Bei einigen Implementierungen sind die ungeradzahligen Leitungsführungs-Verbindungsschichten und die geradzahligen Leitungsführungs-Verbindungsschichten in einem dielektrischen Material der Verbindungsstruktur angeordnet.
  • Ein weiteres beispielhaftes integriertes Schaltkreiselement weist eine Gate-Struktur, die entlang einer ersten Richtung verläuft, und eine Verbindungsstruktur auf, die über der Gate-Struktur angeordnet ist. Die Verbindungsstruktur weist ungeradzahlige Leitungsführungs-Verbindungsschichten, die entlang einer zweiten Richtung orientiert sind, die im Wesentlichen senkrecht zu der ersten Richtung ist, und geradzahlige Leitungsführungs-Verbindungsschichten auf, die entlang einer dritten Richtung orientiert sind, die im Wesentlichen parallel zu der ersten Richtung ist. Eine erste der ungeradzahligen Leitungsführungs-Verbindungsschichten hat einen ersten Abstand (P1), eine zweite der ungeradzahligen Leitungsführungs-Verbindungsschichten hat einen zweiten Abstand (P3), und eine vierte der ungeradzahligen Leitungsführungs-Verbindungsschichten hat einen dritten Abstand (P7). Ein Verhältnis des ersten Abstands zu dem zweiten Abstand zu dem dritten Abstand (P1 : P3 : P7) beträgt 1: 1 : 2. Bei einigen Implementierungen hat eine dritte der geradzahligen Leitungsführungs-Verbindungsschichten einen vierten Abstand (P5), der größer als der erste Abstand und der zweite Abstand und kleiner als der dritte Abstand ist (P1, P3 < P5 < P7). Bei einigen Implementierungen haben leitfähige Leitungen der ungeradzahligen Leitungsführungs-Verbindungsschichten Längen, die nur in der zweiten Richtung verlaufen. Bei einigen Implementierungen haben leitfähige Leitungen der geradzahligen Leitungsführungs-Verbindungsschichten Längen, die nur in der dritten Richtung verlaufen. Bei einigen Implementierungen sind die ungeradzahligen Leitungsführungs-Verbindungsschichten und die geradzahligen Leitungsführungs-Verbindungsschichten in einem dielektrischen Material der Verbindungsstruktur angeordnet.
  • Eine beispielhafte Verbindungsstruktur weist eine Mehrzahl von Zwischenebenendielektrikum-Schichten (ILD-Schichten), die über einer Gate-Schicht angeordnet sind, und eine Mehrzahl von Metallleitungsführungsschichten auf, die in den ILD-Schichten angeordnet sind. Die Verbindungsstruktur ist elektrisch mit der Gate-Schicht verbunden. Die Mehrzahl von Metallleitungsführungsschichten umfasst eine erste Metallschicht, eine zweite Metallschicht, eine dritte Metallschicht, eine vierte Metallschicht, eine fünfte Metallschicht, eine sechste Metallschicht und eine siebente Metallschicht, die der Reihe nach über der Gate-Schicht angeordnet sind. Die erste Metallschicht, die dritte Metallschicht, die fünfte Metallschicht und die siebente Metallschicht verlaufen jeweils einseitig gerichtet entlang einer ersten Längsrichtung, die im Wesentlichen senkrecht zu einer Längsrichtung der Gate-Schicht ist. Die zweite Metallschicht, die vierte Metallschicht und die sechste Metallschicht verlaufen jeweils einseitig gerichtet entlang einer zweiten Längsrichtung, die im Wesentlichen parallel zu der Längsrichtung der Gate-Schicht ist. Ein Verhältnis eines Abstands der Gate-Schicht (PG) zu einem Abstand der zweiten Metallschicht (P2) zu einem Abstand der sechsten Metallschicht (P6) (PG : P2 : P6) beträgt 3 : 2 : 4. Bei einigen Implementierungen ist ein Abstand der vierten Metallschicht (P4) größer als der Abstand der zweiten Metallschicht (P4 > P2). Bei einigen Implementierungen ist der Abstand der vierten Metallschicht kleiner als der Abstand der sechsten Metallschicht (P4 < P6). Bei einigen Implementierungen ist eine Breite von Metallleitungen der zweiten Metallschicht kleiner als eine Breite von Metallleitungen der sechsten Metallschicht. Bei einigen Implementierungen erstrecken sich Gate-Elektrodenleitungen der Gate-Schicht über einen n-Bereich eines p-Transistors und einen p-Bereich eines n-Transistors.
  • Eine weitere beispielhafte Verbindungsstruktur weist eine Mehrzahl von Zwischenebenendielektrikum-Schichten (ILD-Schichten), die über einer Gate-Elektrode angeordnet sind, und eine Mehrzahl von Metallleitungsführungsschichten auf, die in den ILD-Schichten angeordnet sind. Die Verbindungsstruktur ist elektrisch mit der Gate-Elektrode verbunden. Die Mehrzahl von Metallleitungsführungsschichten umfasst eine erste Metallschicht, eine zweite Metallschicht, eine dritte Metallschicht, eine vierte Metallschicht, eine fünfte Metallschicht, eine sechste Metallschicht und eine siebente Metallschicht, die der Reihe nach über der Gate-Elektrode angeordnet sind. Die erste Metallschicht, die dritte Metallschicht, die fünfte Metallschicht und die siebente Metallschicht verlaufen jeweils einseitig gerichtet entlang einer ersten Längsrichtung, die im Wesentlichen senkrecht zu einer Längsrichtung der Gate-Elektrode ist. Die zweite Metallschicht, die vierte Metallschicht und die sechste Metallschicht verlaufen jeweils einseitig gerichtet entlang einer zweiten Längsrichtung, die im Wesentlichen parallel zu der Längsrichtung der Gate-Elektrode ist. Ein Verhältnis eines Abstands der ersten Metallschicht (P1) zu einem Abstand der dritten Metallschicht (P3) zu einem Abstand der siebenten Metallschicht (P7) (P1 : P3 : P7) beträgt 1 : 1 : 2. Bei einigen Implementierungen ist ein Abstand der fünften Metallschicht (P5) größer als der Abstand der ersten Metallschicht und der Abstand der dritten Metallschicht (P5 > P1, P3). Bei einigen Implementierungen ist der Abstand der fünften Metallschicht kleiner als der Abstand der siebenten Metallschicht (P5 < P7). Bei einigen Implementierungen ist eine Breite von Metallleitungen der ersten Metallschicht kleiner als eine Breite von Metallleitungen der siebenten Metallschicht. Bei einigen Implementierungen ist eine Breite von Metallleitungen der dritten Metallschicht kleiner als eine Breite von Metallleitungen der siebenten Metallschicht.
  • Ein beispielhaftes Verfahren zur Herstellung einer Verbindungsstruktur für ein integriertes Schaltkreiselement weist die folgenden Schritte auf: Herstellen einer Mehrzahl von Gate-Strukturen, die entlang einer ersten Richtung verlaufen; Herstellen einer ersten Leitungsführungs-Verbindungsschicht über der Mehrzahl von Gate-Strukturen; Herstellen einer zweiten Leitungsführungs-Verbindungsschicht über der ersten Leitungsführungs-Verbindungsschicht; Herstellen einer dritten Leitungsführungs-Verbindungsschicht über der zweiten Leitungsführungs-Verbindungsschicht; Herstellen einer vierten Leitungsführungs-Verbindungsschicht über der dritten Leitungsführungs-Verbindungsschicht; Herstellen einer fünften Leitungsführungs-Verbindungsschicht über der vierten Leitungsführungs-Verbindungsschicht; und Herstellen einer sechsten Leitungsführungs-Verbindungsschicht über der fünften Leitungsführungs-Verbindungsschicht. Die erste Leitungsführungs-Verbindungsschicht, die dritte Leitungsführungs-Verbindungsschicht und die fünfte Leitungsführungs-Verbindungsschicht sind entlang einer zweiten Richtung orientiert, die im Wesentlichen senkrecht zu der ersten Richtung ist. Die zweite Leitungsführungs-Verbindungsschicht, die vierte Leitungsführungs-Verbindungsschicht und die sechste Leitungsführungs-Verbindungsschicht sind entlang einer dritten Richtung orientiert, die im Wesentlichen parallel zu der ersten Richtung ist. Die Mehrzahl von Gate-Strukturen hat einen Gate-Abstand (GP). Ein Verhältnis des Gate-Abstands (PG) zu einem Abstand der zweiten Leitungsführungs-Verbindungsschicht (P2) zu einem Abstand der sechsten Leitungsführungs-Verbindungsschicht (P6) (PG : P2 : P6) beträgt 3 : 2 : 4. Bei einigen Implementierungen werden die erste bis sechste Leitungsführungs-Verbindungsschicht jeweils wie folgt hergestellt: Herstellen einer dielektrischen Schicht über einem Substrat; Erzeugen einer Mehrzahl von Öffnungen in der dielektrischen Schicht; und Füllen der Mehrzahl von Öffnungen mit einem leitfähigen Material.
  • Ein weiteres beispielhaftes Verfahren zur Herstellung einer Verbindungsstruktur für ein integriertes Schaltkreiselement weist die folgenden Schritte auf: Herstellen einer Gate-Struktur, die entlang einer ersten Richtung verläuft; Herstellen einer ersten Leitungsführungs-Verbindungsschicht über der Gate-Struktur; Herstellen einer zweiten Leitungsführungs-Verbindungsschicht über der ersten Leitungsführungs-Verbindungsschicht; Herstellen einer dritten Leitungsführungs-Verbindungsschicht über der zweiten Leitungsführungs-Verbindungsschicht; Herstellen einer vierten Leitungsführungs-Verbindungsschicht über der dritten Leitungsführungs-Verbindungsschicht; Herstellen einer fünften Leitungsführungs-Verbindungsschicht über der vierten Leitungsführungs-Verbindungsschicht; Herstellen einer sechsten Leitungsführungs-Verbindungsschicht über der fünften Leitungsführungs-Verbindungsschicht; und Herstellen einer siebenten Leitungsführungs-Verbindungsschicht über der sechsten Leitungsführungs-Verbindungsschicht. Die erste Leitungsführungs-Verbindungsschicht, die dritte Leitungsführungs-Verbindungsschicht, die fünfte Leitungsführungs-Verbindungsschicht und die siebente Leitungsführungs-Verbindungsschicht sind entlang einer zweiten Richtung orientiert, die im Wesentlichen senkrecht zu der ersten Richtung ist. Die zweite Leitungsführungs-Verbindungsschicht, die vierte Leitungsführungs-Verbindungsschicht und die sechste Leitungsführungs-Verbindungsschicht sind entlang einer dritten Richtung orientiert, die im Wesentlichen parallel zu der ersten Richtung ist. Ein Verhältnis eines Abstands der ersten Leitungsführungs-Verbindungsschicht (P1) zu einem Abstand der dritten Leitungsführungs-Verbindungsschicht (P3) zu einem Abstand der siebenten Leitungsführungs-Verbindungsschicht (P7) (P1 : P3 : P7) beträgt 1 : 1 : 2. Bei einigen Implementierungen werden die erste bis siebente Leitungsführungs-Verbindungsschicht jeweils wie folgt hergestellt: Herstellen einer dielektrischen Schicht über einem Substrat; Erzeugen einer Mehrzahl von Öffnungen in der dielektrischen Schicht; und Füllen der Mehrzahl von Öffnungen mit einem leitfähigen Material.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Integrierte Schaltkreisvorrichtung mit: einer Mehrzahl von Gate-Strukturen, die entlang einer ersten Richtung verlaufen, wobei die Mehrzahl von Gate-Strukturen einen Gate-Abstand (GP) hat; und einer Verbindungsstruktur, die über der Mehrzahl von Gate-Strukturen angeordnet ist, wobei die Verbindungsstruktur Folgendes aufweist: ungeradzahlige Leitungsführungs-Verbindungsschichten, die entlang einer zweiten Richtung orientiert sind, die im Wesentlichen senkrecht zu der ersten Richtung ist, und geradzahlige Leitungsführungs-Verbindungsschichten, die entlang einer dritten Richtung orientiert sind, die im Wesentlichen parallel zu der ersten Richtung ist, wobei eine erste der geradzahligen Leitungsführungs-Verbindungsschichten einen ersten Abstand (P2) hat und eine dritte der geradzahligen Leitungsführungs-Verbindungsschichten einen zweiten Abstand (P6) hat, wobei ein Verhältnis des Gate-Abstands zu dem ersten Abstand zu dem zweiten Abstand (GP : P2 : P6) 3 : 2 : 4 beträgt.
  2. Integrierte Schaltkreisvorrichtung nach Anspruch 1, wobei eine zweite der geradzahligen Leitungsführungs-Verbindungsschichten einen dritten Abstand (P4) hat, wobei der dritte Abstand größer als der erste Abstand und kleiner als der zweite Abstand ist (P2 < P4 < P6).
  3. Integrierte Schaltkreisvorrichtung nach Anspruch 1 oder 2, wobei leitfähige Leitungen der ungeradzahligen Leitungsführungs-Verbindungsschichten Längen haben, die nur in der zweiten Richtung verlaufen.
  4. Integrierte Schaltkreisvorrichtung nach einem der vorhergehenden Ansprüche, wobei leitfähige Leitungen der geradzahligen Leitungsführungs-Verbindungsschichten Längen haben, die nur in der dritten Richtung verlaufen.
  5. Integrierte Schaltkreisvorrichtung nach einem der vorhergehenden Ansprüche, wobei der Gate-Abstand ein Gate-Mindestabstand ist, der erste Abstand ein Mindestabstand der ersten der geradzahligen Leitungsführungs-Verbindungsschichten ist und der zweite Abstand ein Mindestabstand der dritten der geradzahligen Leitungsführungs-Verbindungsschichten ist.
  6. Integrierte Schaltkreisvorrichtung mit einer Verbindungsstruktur, die Folgendes aufweist: eine Mehrzahl von Zwischenebenendielektrikum-Schichten (ILD-Schichten), die über einer Gate-Schicht angeordnet sind, wobei die Verbindungsstruktur elektrisch mit der Gate-Schicht verbunden ist; und eine Mehrzahl von Metallleitungsführungsschichten, die in den ILD-Schichten angeordnet sind, wobei die Mehrzahl von Metallleitungsführungsschichten eine erste Metallschicht, eine zweite Metallschicht, eine dritte Metallschicht, eine vierte Metallschicht, eine fünfte Metallschicht, eine sechste Metallschicht und eine siebente Metallschicht umfasst, die der Reihe nach über der Gate-Schicht angeordnet sind, wobei die erste Metallschicht, die dritte Metallschicht, die fünfte Metallschicht und die siebente Metallschicht jeweils einseitig gerichtet entlang einer ersten Längsrichtung verlaufen, die im Wesentlichen senkrecht zu einer Längsrichtung der Gate-Schicht ist, die zweite Metallschicht, die vierte Metallschicht und die sechste Metallschicht jeweils einseitig gerichtet entlang einer zweiten Längsrichtung verlaufen, die im Wesentlichen parallel zu der Längsrichtung der Gate-Schicht ist, und ein Verhältnis eines Abstands der Gate-Schicht (PG) zu einem Abstand der zweiten Metallschicht (P2) zu einem Abstand der sechsten Metallschicht (P6) (PG : P2 : P6) 3 : 2 : 4 beträgt.
  7. Integrierte Schaltkreisvorrichtung nach Anspruch 6, wobei ein Abstand der vierten Metallschicht (P4) größer als der Abstand der zweiten Metallschicht ist (P4 > P2).
  8. Integrierte Schaltkreisvorrichtung nach Anspruch 6 oder 7, wobei ein Abstand der vierten Metallschicht kleiner als der Abstand der sechsten Metallschicht ist (P4 < P6).
  9. Integrierte Schaltkreisvorrichtung nach einem der Ansprüche 6 bis 8, wobei eine Breite von Metallleitungen der zweiten Metallschicht kleiner als eine Breite von Metallleitungen der sechsten Metallschicht ist.
  10. Integrierte Schaltkreisvorrichtung nach einem der Ansprüche 6 bis 9, wobei sich Gate-Elektrodenleitungen der Gate-Schicht über einen n-Bereich eines p-Transistors und einen p-Bereich eines n-Transistors erstrecken.
  11. Integrierte Schaltkreisvorrichtung mit: einer Gate-Struktur, die entlang einer ersten Richtung verläuft; und einer Verbindungsstruktur, die über der Gate-Struktur angeordnet ist, wobei die Verbindungsstruktur Folgendes aufweist: ungeradzahlige Leitungsführungs-Verbindungsschichten, die entlang einer zweiten Richtung orientiert sind, die im Wesentlichen senkrecht zu der ersten Richtung ist, und geradzahlige Leitungsführungs-Verbindungsschichten, die entlang einer dritten Richtung orientiert sind, die im Wesentlichen parallel zu der ersten Richtung ist, wobei eine erste der ungeradzahligen Leitungsführungs-Verbindungsschichten einen ersten Abstand (P1) hat, eine zweite der ungeradzahligen Leitungsführungs-Verbindungsschichten einen zweiten Abstand (P3) hat und eine vierte der ungeradzahligen Leitungsführungs-Verbindungsschichten einen dritten Abstand (P7) hat, wobei ein Verhältnis des ersten Abstands zu dem zweiten Abstand zu dem dritten Abstand (P1 : P3 : P7) 1: 1: 2 beträgt.
  12. Integrierte Schaltkreisvorrichtung nach Anspruch 11, wobei eine dritte der geradzahligen Leitungsführungs-Verbindungsschichten einen vierten Abstand (P5) hat, wobei der vierte Abstand größer als der erste Abstand und der zweite Abstand ist und kleiner als der dritte Abstand ist (P1, P3 < P5 < P7).
  13. Integrierte Schaltkreisvorrichtung nach Anspruch 11 oder 12, wobei leitfähige Leitungen der ungeradzahligen Leitungsführungs-Verbindungsschichten Längen haben, die nur in der zweiten Richtung verlaufen.
  14. Integrierte Schaltkreisvorrichtung nach einem der Ansprüche 11 bis 13, wobei leitfähige Leitungen der geradzahligen Leitungsführungs-Verbindungsschichten Längen haben, die nur in der dritten Richtung verlaufen.
  15. Integrierte Schaltkreisvorrichtung nach einem der Ansprüche 11 bis 14, wobei der erste Abstand ein Mindestabstand der ersten der ungeradzahligen Leitungsführungs-Verbindungsschichten ist, der zweite Abstand ein Mindestabstand der zweiten der ungeradzahligen Leitungsführungs-Verbindungsschichten ist und der dritte Abstand ein Mindestabstand der vierten der ungeradzahligen Leitungsführungs-Verbindungsschichten ist.
  16. Integrierte Schaltkreisvorrichtung mit einer Verbindungsstruktur, die Folgendes aufweist: eine Mehrzahl von Zwischenebenendielektrikum-Schichten (ILD-Schichten), die über einer Gate-Elektrode angeordnet sind, wobei die Verbindungsstruktur elektrisch mit der Gate-Elektrode verbunden ist; und eine Mehrzahl von Metallleitungsführungsschichten, die in den ILD-Schichten angeordnet sind, wobei die Mehrzahl von Metallleitungsführungsschichten eine erste Metallschicht, eine zweite Metallschicht, eine dritte Metallschicht, eine vierte Metallschicht, eine fünfte Metallschicht, eine sechste Metallschicht und eine siebente Metallschicht umfasst, die der Reihe nach über der Gate-Elektrode angeordnet sind, wobei die erste Metallschicht, die dritte Metallschicht, die fünfte Metallschicht und die siebente Metallschicht jeweils einseitig gerichtet entlang einer ersten Längsrichtung verlaufen, die im Wesentlichen senkrecht zu einer Längsrichtung der Gate-Elektrode ist, die zweite Metallschicht, die vierte Metallschicht und die sechste Metallschicht jeweils einseitig gerichtet entlang einer zweiten Längsrichtung verlaufen, die im Wesentlichen parallel zu der Längsrichtung der Gate-Elektrode ist, und ein Verhältnis eines Abstands der ersten Metallschicht (P1) zu einem Abstand der dritten Metallschicht (P3) zu einem Abstand der siebenten Metallschicht (P7) (P1 : P3 : P7) 1 : 1 : 2 beträgt.
  17. Integrierte Schaltkreisvorrichtung nach Anspruch 16, wobei ein Abstand der fünften Metallschicht (P5) größer als der Abstand der ersten Metallschicht und der Abstand der dritten Metallschicht ist (P5 > P1, P3).
  18. Integrierte Schaltkreisvorrichtung nach Anspruch 16 oder 17, wobei ein Abstand der fünften Metallschicht kleiner als der Abstand der siebenten Metallschicht ist (P5 < P7).
  19. Integrierte Schaltkreisvorrichtung nach einem der Ansprüche 16 bis 18, wobei eine Breite von Metallleitungen der ersten Metallschicht kleiner als eine Breite von Metallleitungen der siebenten Metallschicht ist.
  20. Integrierte Schaltkreisvorrichtung nach einem der Ansprüche 16 bis 19, wobei eine Breite von Metallleitungen der dritten Metallschicht kleiner als eine Breite von Metallleitungen der siebenten Metallschicht ist.
DE102018107927.3A 2018-03-28 2018-04-04 Verbindungsstruktur für Logikschaltkreis Active DE102018107927B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/938,484 2018-03-28
US15/938,484 US10916498B2 (en) 2018-03-28 2018-03-28 Interconnect structure for logic circuit

Publications (2)

Publication Number Publication Date
DE102018107927A1 true DE102018107927A1 (de) 2019-10-02
DE102018107927B4 DE102018107927B4 (de) 2022-04-28

Family

ID=67910012

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018107927.3A Active DE102018107927B4 (de) 2018-03-28 2018-04-04 Verbindungsstruktur für Logikschaltkreis

Country Status (5)

Country Link
US (3) US10916498B2 (de)
KR (3) KR20190113489A (de)
CN (1) CN110323203B (de)
DE (1) DE102018107927B4 (de)
TW (1) TWI685933B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021100042A1 (de) 2020-09-22 2022-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-line-verbindungsstruktur und herstellungsverfahren

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3007224A1 (de) * 2014-10-08 2016-04-13 Nxp B.V. Metallisierung für Halbleiterbauelement
KR20210017309A (ko) * 2019-08-07 2021-02-17 삼성전자주식회사 멀티-하이트 스탠다드 셀로 구현되는 세미-다이나믹 플립-플롭 및 이를 포함하는 집적 회로의 설계 방법
KR20210069804A (ko) 2019-12-04 2021-06-14 삼성전자주식회사 반도체 장치
US11404414B2 (en) 2020-03-24 2022-08-02 Qualcomm Incorporated Integrated device comprising transistor coupled to a dummy gate contact
US11462282B2 (en) 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
DE102021101178A1 (de) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltkreis-struktur mit rückseitiger dielektrischer schicht mit luftspalt
US11450559B2 (en) 2020-04-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure with backside dielectric layer having air gap
US11967550B2 (en) * 2020-05-22 2024-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with via extending across adjacent conductive lines and method of forming the same
KR20220099616A (ko) * 2021-01-06 2022-07-14 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11688731B2 (en) * 2021-01-29 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040212023A1 (en) * 2003-04-25 2004-10-28 Akira Umezawa Semiconductor memory device including MOS transistors each having a floating gate and a control gate
DE102006024654A1 (de) * 2005-06-08 2007-02-01 Samsung Electronics Co., Ltd., Suwon Integriertes Halbleiterschaltkreisbauelement und Verfahren zur Herstellung desselben
US20170294448A1 (en) * 2016-04-06 2017-10-12 Imec Vzw Integrated circuit power distribution network

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5723883A (en) 1995-11-14 1998-03-03 In-Chip Gate array cell architecture and routing scheme
JP4041675B2 (ja) 2000-04-20 2008-01-30 株式会社ルネサステクノロジ 半導体集積回路装置
US7287237B2 (en) 2005-02-24 2007-10-23 Icera Inc. Aligned logic cell grid and interconnect routing architecture
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7917879B2 (en) * 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8004014B2 (en) * 2008-07-04 2011-08-23 Panasonic Corporation Semiconductor integrated circuit device having metal interconnect regions placed symmetrically with respect to a cell boundary
US9117882B2 (en) 2011-06-10 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Non-hierarchical metal layers for integrated circuits
US8779592B2 (en) 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
US8723268B2 (en) 2012-06-13 2014-05-13 Synopsys, Inc. N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch
US9659129B2 (en) 2013-05-02 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell having cell height being non-integral multiple of nominal minimum pitch
US9331016B2 (en) 2013-07-25 2016-05-03 Qualcomm Incorporated SOC design with critical technology pitch alignment
US9275986B2 (en) * 2013-11-14 2016-03-01 Infineon Technologies Ag Transistor and tunable inductance
US9496173B2 (en) 2013-12-20 2016-11-15 Intel Corporation Thickened stress relief and power distribution layer
US9230647B2 (en) * 2013-12-27 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal line connection for improved RRAM reliability, semiconductor arrangement comprising the same, and manufacture thereof
US9653563B2 (en) 2014-04-18 2017-05-16 Taiwan Semiconductor Manufacturing Company Limited Connection structure for vertical gate all around (VGAA) devices on semiconductor on insulator (SOI) substrate
US9887209B2 (en) 2014-05-15 2018-02-06 Qualcomm Incorporated Standard cell architecture with M1 layer unidirectional routing
WO2015191102A1 (en) * 2014-06-13 2015-12-17 Intel Corporation Unidirectional metal on layer with ebeam
US9620510B2 (en) 2014-12-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Stacked metal layers with different thicknesses
US9583438B2 (en) 2014-12-26 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with misaligned metal lines coupled using different interconnect layer
US11239154B2 (en) 2015-01-20 2022-02-01 Taiwan Semiconductor Manufacturing Company Ltd. Fishbone structure enhancing spacing with adjacent conductive line in power network
US9653346B2 (en) * 2015-05-07 2017-05-16 United Microelectronics Corp. Integrated FinFET structure having a contact plug pitch larger than fin and first metal pitch
CN107851611B (zh) * 2015-08-10 2022-03-18 国立研究开发法人产业技术综合研究所 包括具有安全功能的电路的半导体器件
US9793211B2 (en) 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
US10157257B2 (en) * 2016-09-22 2018-12-18 Taiwan Semiconductor Manufacturing Company Limited Method for analyzing an electromigration (EM) rule violation in an integrated circuit
US9972571B1 (en) * 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040212023A1 (en) * 2003-04-25 2004-10-28 Akira Umezawa Semiconductor memory device including MOS transistors each having a floating gate and a control gate
DE102006024654A1 (de) * 2005-06-08 2007-02-01 Samsung Electronics Co., Ltd., Suwon Integriertes Halbleiterschaltkreisbauelement und Verfahren zur Herstellung desselben
US20170294448A1 (en) * 2016-04-06 2017-10-12 Imec Vzw Integrated circuit power distribution network

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021100042A1 (de) 2020-09-22 2022-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-line-verbindungsstruktur und herstellungsverfahren
DE102021100042B4 (de) 2020-09-22 2023-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-Line-Verbindungsstruktur und Herstellungsverfahren

Also Published As

Publication number Publication date
KR20200123399A (ko) 2020-10-29
US20230197605A1 (en) 2023-06-22
KR20220020319A (ko) 2022-02-18
KR20190113489A (ko) 2019-10-08
TWI685933B (zh) 2020-02-21
CN110323203A (zh) 2019-10-11
US20200098686A1 (en) 2020-03-26
TW201943037A (zh) 2019-11-01
US10916498B2 (en) 2021-02-09
US11955425B2 (en) 2024-04-09
KR102403381B1 (ko) 2022-06-02
CN110323203B (zh) 2021-02-26
DE102018107927B4 (de) 2022-04-28
US11581256B2 (en) 2023-02-14
US20190304900A1 (en) 2019-10-03

Similar Documents

Publication Publication Date Title
DE102018107927B4 (de) Verbindungsstruktur für Logikschaltkreis
DE102019106654B4 (de) Integrierte Schaltkreise mit vergrabenen Verbindungsleitern und Verfahren zu deren Herstellung
DE102017120846B4 (de) Interconnect-Struktur für Rippen-Feldeffekttransistor und Verfahren zur Herstellung
DE102015113081B4 (de) Feldeffekttransistorstruktur mit mehreren Schwellenspannungen und Herstellungsverfahren dafür
DE102019116996A1 (de) Halbleiterstruktur mit luftspalt und verfahren zum abdichten des luftspalts
DE102018109911A1 (de) Finnen-basierte Streifen-Zellenstruktur zur Verbesserung der Speicherleistung
DE102019116730A1 (de) Teilweise barrierefreie durchkontaktierungen für kobaltbasierte verbindungen und verfahren zu deren herstellung
DE102012204516A1 (de) FinFET-Vorrichtung und Herstellungsverfahren für dieselbe
DE102017120565B4 (de) Durchkontaktierungen für zwischenverbindungen auf cobaltbasis und verfahren zu deren herstellung
DE102020120522B4 (de) Selbstjustiertes ätzen in halbleitervorrichtungen
DE102018113843A1 (de) Finnen- und Gateabmessungen zum Optimieren einer Gateausbildung
DE102017124072A1 (de) Zusammenschaltungsstruktur für halbleitervorrichtung und verfahren zu ihrer herstellung
DE102018122862A1 (de) Verfahren zum Verbessern von Topografie dielektrischer Zwischenschichten
DE102019116036A1 (de) Halbleitervorrichtung und verfahren
DE102017123948A1 (de) Umschlossene epitaxiale struktur und verfahren
DE102019130454A1 (de) Gate-strukturen mit neutralen zonen zur minimierung von metallischen gate-grenzeffekten und verfahren zu deren herstellung
DE102017117865A1 (de) Verbindungsstruktur und zugehörige Verfahren
DE102021119223A1 (de) Wärmeableitung für halbleitervorrichtungen und verfahren zur herstellung
DE102020105936B4 (de) Halbleitervorrichtung
DE102020122139B4 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102022100035A1 (de) Silizium-durchkontaktierungen und verfahren zu deren herstellung
DE102021111813A1 (de) Multigate-vorrichtung mit luftspaltabstandhalter und rückseitigem schienenkontakt und deren herstellungsverfahren
DE102021110539A1 (de) Selfausrichtendes metall-gate für eine multi-gate-vorrichtung und verfahren zu dessen herstellung
DE102021103461A1 (de) Gate-isolation für multigate-vorrichtung
DE102020120002A1 (de) Wärmeableitung in halbleitervorrichtungen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final