KR20220099616A - 반도체 소자 및 그의 제조 방법 - Google Patents

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KR20220099616A
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line
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신종찬
신우정
박창민
정노영
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 기판 상의 로직 셀, 상기 로직 셀은 PMOSFET 영역 및 NMOSFET 영역을 포함하고; 및 상기 로직 셀 상의 제1 금속 층을 포함한다. 상기 제1 금속 층은: 제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및 상기 제1 파워 배선과 상기 제2 파워 배선 사이에 정의된 제1 배선 트랙, 제2 배선 트랙 및 제3 배선 트랙 상에 각각 배치되는 제1 하부 배선, 제2 하부 배선 및 제3 하부 배선을 포함한다. 상기 제1 내지 제3 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며, 상기 제1 하부 배선은, 제1 거리만큼 상기 제1 방향으로 서로 이격된 제1 배선 및 제2 배선을 포함하고, 상기 제3 하부 배선은, 상기 제1 거리보다 작은 제2 거리만큼 상기 제1 방향으로 서로 이격된 제3 배선 및 제4 배선을 포함하며, 상기 제1 배선은 상기 제2 배선을 마주보는 제1 단을 갖고, 상기 제3 배선은 상기 제4 배선을 마주보는 제2 단을 가지며, 상기 제1 단의 곡률은 상기 제2 단의 곡률과 다르다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 로직 셀, 상기 로직 셀은 PMOSFET 영역 및 NMOSFET 영역을 포함하고; 및 상기 로직 셀 상의 제1 금속 층을 포함할 수 있다. 상기 제1 금속 층은: 제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및 상기 제1 파워 배선과 상기 제2 파워 배선 사이에 정의된 제1 배선 트랙, 제2 배선 트랙 및 제3 배선 트랙 상에 각각 배치되는 제1 하부 배선, 제2 하부 배선 및 제3 하부 배선을 포함하고, 상기 제1 내지 제3 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며, 상기 제1 하부 배선은, 제1 거리만큼 상기 제1 방향으로 서로 이격된 제1 배선 및 제2 배선을 포함하고, 상기 제3 하부 배선은, 상기 제1 거리보다 작은 제2 거리만큼 상기 제1 방향으로 서로 이격된 제3 배선 및 제4 배선을 포함하며, 상기 제1 배선은 상기 제2 배선을 마주보는 제1 단을 갖고, 상기 제3 배선은 상기 제4 배선을 마주보는 제2 단을 가지며, 상기 제1 단의 곡률은 상기 제2 단의 곡률과 다르고, 상기 제2 하부 배선은, 상기 제1 및 제2 배선들 사이의 영역에 인접하는 제1 부분을 포함하며, 상기 제1 부분은, 상기 제2 하부 배선의 선폭을 유지하며 상기 제1 방향으로 연장될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 로직 셀, 상기 로직 셀은 PMOSFET 영역 및 NMOSFET 영역을 포함하고; 및 상기 로직 셀 상의 제1 금속 층을 포함할 수 있다. 상기 제1 금속 층은: 제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및 상기 제1 파워 배선과 상기 제2 파워 배선 사이에 순차적으로 정의된 제1 내지 제5 배선 트랙들 상에 각각 배치되는 제1 내지 제5 하부 배선들을 포함하고, 상기 제1 내지 제5 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며, 상기 제1 내지 제5 배선 트랙들은 상기 제1 방향에 교차하는 제2 방향으로 일정한 피치로 배열되고, 상기 제1, 제3 및 제5 하부 배선들의 선폭들은 서로 동일한 제1 폭을 갖고, 상기 제2 및 제4 하부 배선들의 선폭들은 서로 동일한 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭과 다를 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴; 상기 활성 패턴을 정의하는 트렌치를 채우는 소자 분리막; 상기 활성 패턴 상의 소스/드레인 패턴 및 상기 소스/드레인 패턴에 연결된 채널 패턴, 상기 채널 패턴은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고; 상기 채널 패턴을 가로지르며 연장되는 게이트 전극, 상기 게이트 전극은 상기 제1 활성 패턴과 상기 제1 반도체 패턴 사이의 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이의 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이의 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하고; 상기 채널 패턴과 상기 게이트 전극 사이의 게이트 절연막; 상기 게이트 전극의 상기 제4 부분의 양 측벽들 상에 각각 제공된 게이트 스페이서들; 상기 게이트 전극의 상면 상의 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 상기 소스/드레인 패턴에 접속하는 활성 콘택; 상기 제1 층간 절연막을 관통하여 상기 게이트 전극에 접속하는 게이트 콘택; 상기 제1 층간 절연막 상의 제2 층간 절연막; 상기 제2 층간 절연막 내에 제공된 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택 및 상기 게이트 콘택과 연결되고; 상기 제2 층간 절연막 상의 제3 층간 절연막; 및 상기 제3 층간 절연막 내에 제공된 제2 금속 층을 포함할 수 있다. 상기 제1 금속 층은: 제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및 상기 제1 파워 배선과 상기 제2 파워 배선 사이에 정의된 제1 배선 트랙, 제2 배선 트랙 및 제3 배선 트랙 상에 각각 배치되는 제1 하부 배선, 제2 하부 배선 및 제3 하부 배선을 포함하고, 상기 제1 내지 제3 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며, 상기 제1 하부 배선은, 제1 거리만큼 상기 제1 방향으로 서로 이격된 제1 배선 및 제2 배선을 포함하고, 상기 제3 하부 배선은, 상기 제1 거리보다 작은 제2 거리만큼 상기 제1 방향으로 서로 이격된 제3 배선 및 제4 배선을 포함하며, 상기 제1 배선은 상기 제2 배선을 마주보는 제1 단을 갖고, 상기 제3 배선은 상기 제4 배선을 마주보는 제2 단을 가지며, 상기 제1 단의 곡률은 상기 제2 단의 곡률과 다르고, 상기 제2 하부 배선은, 상기 제1 및 제2 배선들 사이의 영역에 인접하는 제1 부분을 포함하며, 상기 제1 부분은, 상기 제2 하부 배선의 선폭을 유지하며 상기 제1 방향으로 연장될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 식각 타겟층을 형성하는 것; 상기 식각 타겟층 상에 몰드막을 형성하는 것; 상기 몰드막 상에 제1 방향으로 서로 평행하게 연장되는 제1 라인 패턴들을 형성하는 것; 상기 제1 라인 패턴들의 측벽들 상에 스페이서들을 형성하는 것; 상기 스페이서들 사이의 빈 공간들을 각각 채우는 제2 라인 패턴들을 형성하는 것, 상기 제2 라인 패턴들은 상기 제1 방향으로 서로 평행하게 연장되고; 상기 제2 라인 패턴들 상에 제1 포토리소그래피 공정을 수행하여 상기 제2 라인 패턴들 중 첫 번째 제2 라인 패턴으로부터 제1 라인 및 제2 라인을 형성하는 것, 상기 제1 라인 및 상기 제2 라인은 제1 거리만큼 상기 제1 방향으로 서로 이격되고; 및 제1 거리만큼 이격된 두 개의 라인들로 패터닝하는 것; 및 상기 제2 라인 패턴들 상에 제2 포토리소그래피 공정을 수행하여 상기 제2 라인 패턴들 중 두 번째 제2 라인 패턴으로부터 제3 라인 및 제4 라인을 형성하는 것을 포함할 수 있다. 상기 제3 라인 및 제4 라인은 제2 거리만큼 상기 제1 방향으로 서로 이격되고, 상기 제1 거리는 상기 제2 거리보다 클 수 있다.
본 발명에 따른 반도체 소자는, 멀티 패터닝 기술을 통해 제1 금속 층의 배선들을 형성함으로써, 미세한 선폭 및 피치를 갖는 배선들을 구현할 수 있다. 이로써, 반도체 소자의 집적도가 향상될 수 있다. 나아가, 본 발명에 따른 반도체 소자는 멀티 패터닝 기술을 이용하더라도 제1 금속 층 내의 불필요한 금속 부분(더미 부분)의 형성을 최소화하고, 제1 금속 층 내의 배선들의 부피(또는 면적)를 최소화할 수 있다. 결과적으로 제1 금속 층 내의 기생 캐패시턴스를 감소시키고, 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3은 도 1의 제1 내지 제3 배선 트랙들에 각각 배치된 제1 내지 제3 하부 배선들을 나타낸 평면도이다.
도 4는 도 3에 대한 비교예를 설명하기 위한 평면도이다.
도 5, 7, 9, 11, 13, 15, 17 및 19는 본 발명의 실시예들에 따른 제1 금속 층의 제조방법을 설명하기 위한 평면도들이다.
도 6, 8a, 10a, 12a, 14a, 16a, 18a 및 20a는 각각 도 5, 7, 9, 11, 13, 15, 17 및 19의 I-I'선에 대응하는 단면도들이다.
도 8b, 10b, 12b, 14b, 16b, 18b 및 20b는 각각 도 7, 9, 11, 13, 15, 17 및 19의 II-II'선에 대응하는 단면도들이다.
도 21, 23, 25, 27, 29, 및 31은 본 발명의 다른 실시예에 따른 제1 금속 층의 제조방법을 설명하기 위한 평면도들이다.
도 22a, 24a, 26a, 28a, 30a, 및 32a는 각각 도 21, 23, 25, 27, 29, 및 31의 I-I'선에 대응하는 단면도들이다.
도 22b, 24b, 26b, 28b, 30b, 및 32b는 각각 도 21, 23, 25, 27, 29, 및 31의 II-II'선에 대응하는 단면도들이다.
도 33 및 도 34 각각은 본 발명의 다른 실시예에 따른 도 1의 제1 내지 제3 하부 배선들을 나타낸 평면도이다.
도 35a 내지 도 35d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 복수개의 로직 셀들(LC1, LC2)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
예를 들어, 로직 셀들(LC1, LC2)은 제2 방향(D2)으로 서로 인접하게 배치된 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)을 포함할 수 있다. 각각의 제1 및 제2 로직 셀들(LC1, LC2) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 각각의 제1 및 제2 로직 셀들(LC1, LC2)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)으로 서로 이격될 수 있다.
기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
소자 분리막(ST)이 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(ST)은 후술할 제1 및 제2 채널 패턴들(CH1, CH2)을 덮지 않을 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
제1 활성 패턴(AP1) 상에 복수개의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2) 상에 복수개의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 제1 반도체 층(SEL1) 및 제1 반도체 층(SEL1) 상의 제2 반도체 층(SEL2)을 포함할 수 있다. 도 2a를 다시 참조하여, 제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 단면의 형태를 설명한다.
제1 반도체 층(SEL1)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 제1 반도체 층(SEL1)의 두께는, 그의 하부에서 그의 상부로 갈수록 얇아질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 제1 반도체 층(SEL1)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 제1 반도체 층(SEL1)의 제2 방향(D2)으로의 두께보다 클 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)의 프로파일을 따라 U자 형태를 가질 수 있다.
제2 반도체 층(SEL2)은 제1 반도체 층(SEL1)을 제외한 제1 리세스(RS1)의 남은 영역을 채울 수 있다. 제2 반도체 층(SEL2)의 부피는 제1 반도체 층(SEL1)의 부피보다 클 수 있다. 다시 말하면, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제2 반도체 층(SEL2)의 부피의 비는, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제1 반도체 층(SEL1)의 부피의 비보다 클 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2) 각각은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 구체적으로, 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다. 예를 들어, 제1 반도체 층(SEL1)에 인접하는 제2 반도체 층(SEL2)은 약 40 at%의 게르마늄(Ge) 농도를 갖지만, 제2 반도체 층(SEL2)의 상부는 약 60 at%의 게르마늄(Ge) 농도를 가질 수 있다.
제1 및 제2 반도체 층들(SEL1, SEL2)은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론)을 포함할 수 있다. 제2 반도체 층(SEL2)의 불순물의 농도(예를 들어, 원자 퍼센트)는 제1 반도체 층(SEL1)의 불순물의 농도보다 클 수 있다.
제1 반도체 층(SEL1)은, 기판(100)과 제2 반도체 층(SEL2) 사이, 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 제2 반도체 층(SEL2) 사이의 적층 결함(stacking fault)을 방지할 수 있다. 적층 결함이 발생할 경우, 채널 저항이 증가할 수 있다. 적층 결함은 제1 리세스(RS1)의 바닥에서 쉽게 발생될 수 있다. 따라서 적층 결함을 방지하기 위해서는, 제1 리세스(RS1)의 바닥에 인접하는 제1 반도체 층(SEL1)의 두께가 상대적으로 큼이 바람직할 수 있다.
제1 반도체 층(SEL1)은, 후술할 희생층들(SAL)을 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)로 교체하는 공정 동안, 제2 반도체 층(SEL2)을 보호할 수 있다. 다시 말하면, 제1 반도체 층(SEL1)은 희생층들(SAL)을 제거하는 식각 물질이 제2 반도체 층(SEL2)으로 침투하여 이를 식각하는 것을 방지할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치(P1)에 따라 제2 방향(D2)으로 배열될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 위의 제4 부분(PO4)을 포함할 수 있다.
도 2a를 다시 참조하면, PMOSFET 영역(PR) 상의 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 서로 다른 폭을 가질 수 있다. 예를 들어, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭은, 제2 부분(PO2)의 제2 방향(D2)으로의 최대폭보다 클 수 있다. 제1 부분(PO1)의 제2 방향(D2)으로의 최대폭은, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극(GE)의 제4 부분(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE1)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
도 2b를 다시 참조하면, NMOSFET 영역(NR) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 로직 셀들(LC1, LC2) 각각의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 예를 들어, 분리 구조체(DB)는 제1 및 제2 로직 셀들(LC1, LC2) 사이의 경계 상에 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 제1 피치(P1)와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 채널 패턴들(CH1, CH2)을 관통할 수 있다. 분리 구조체(DB)는, 제1 로직 셀(LC1)의 제1 및 NMOSFET 영역들(PR, NR)을 제2 로직 셀(LC2)의 제1 및 NMOSFET 영역들(PR, NR)로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴들(SC)이 각각 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 일 예로, 도 2b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택들(AC) 각각의 상부는, 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 공정 결함을 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 및 제2 파워 배선들(MPR1, MPR2), 제1 내지 제5 하부 배선들(MI1- MI5), 및 하부 비아들(VI1)을 포함할 수 있다. 하부 비아들(VI1)은, 제1 및 제2 파워 배선들(MPR1, MPR2) 및 제1 내지 제5 하부 배선들(MI1- MI5) 아래에 제공될 수 있다.
제1 및 제2 파워 배선들(MPR1, MPR2)은 제1 및 제2 로직 셀들(LC1, LC2)을 가로지르며 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 파워 배선들(MPR1, MPR2)에 드레인 전압(VDD) 및 소스 전압(VSS)이 각각 인가될 수 있다.
도 1을 참조하면, 제1 및 제2 로직 셀들(LC1, LC2) 각각에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD)이 인가되는 제1 파워 배선(MPR1)이 배치될 수 있다. 다시 말하면, 드레인 전압(VDD)이 인가되는 제1 파워 배선(MPR1)은 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제2 파워 배선(MPR2)이 배치될 수 있다. 다시 말하면, 소스 전압(VSS)이 인가되는 제2 파워 배선(MPR2)은 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
제1 내지 제5 하부 배선들(MI1-MI5)은, 제1 파워 배선(MPR1)과 제2 파워 배선(MPR2) 사이에 배치될 수 있다. 구체적으로, 제1 파워 배선(MPR1)과 제2 파워 배선(MPR2) 사이에 제1 내지 제5 배선 트랙들(MTR1-MTR5)이 정의될 수 있다. 제1 내지 제5 배선 트랙들(MTR1-MTR5)은 서로 평행하게 제2 방향(D2)으로 연장될 수 있다. 제1 내지 제5 하부 배선들(MI1-MI5)은 제2 피치(P2)로 제1 방향(D1)을 따라 배열될 수 있다. 제2 피치(P2)는, 제1 피치(P1)보다 작을 수 있다.
제1 배선 트랙(MTR1) 상에 적어도 하나의 제1 하부 배선들(MI1)이 배치될 수 있고, 제2 배선 트랙(MTR2) 상에 적어도 하나의 제2 하부 배선들(MI2)이 배치될 수 있고, 제3 배선 트랙(MTR3) 상에 적어도 하나의 제3 하부 배선들(MI3)이 배치될 수 있고, 제4 배선 트랙(MTR4) 상에 적어도 하나의 제4 하부 배선들(MI4)이 배치될 수 있고, 제5 배선 트랙(MTR5) 상에 적어도 하나의 제5 하부 배선들(MI5)이 배치될 수 있다.
제1 내지 제5 하부 배선들(MI1-MI5)은 각각 제1 내지 제5 배선 트랙들(MTR1-MTR5)을 따라 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 제1 내지 제5 하부 배선들(MI1-MI5) 각각은 라인 형태 또는 바 형태를 가질 수 있다.
제1 및 제2 파워 배선들(MPR1, MPR2) 각각의 선폭은 제1 폭(W1)일 수 있다. 제1 내지 제5 하부 배선들(MI1-MI5) 각각의 선폭은 제2 폭(W2)일 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다 (도 2c 참조). 예를 들어, 제2 폭(W2)은 12nm보다 작을 수 있다. 제1 폭(W1)은 12nm보다 클 수 있다.
하부 비아들(VI1)은, 제1 및 제2 파워 배선들(MPR1, MPR2)과 활성 콘택들(AC) 사이에 개재될 수 있다. 하부 비아들(VI1)은, 제1 내지 제5 하부 배선들(MI1- MI5)과 활성 및 게이트 콘택들(AC, GC) 사이에 개재될 수 있다.
예를 들어, 제1 및 제2 파워 배선들(MPR1, MPR2) 및 제1 내지 제5 하부 배선들(MI1-MI5)은 구리(Cu), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 금속을 포함할 수 있다.
제1 금속 층(M1)의 배선(MPR1, MPR2, MI1-MI5)과 그 아래의 하부 비아(VI1)는, 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선(MPR1, MPR2, MI1-MI5) 및 하부 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(M2_I)을 포함할 수 있다. 상부 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 상부 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 상부 비아들(VI2)을 더 포함할 수 있다. 상부 비아들(VI2)은 상부 배선들(M2_I) 아래에 제공될 수 있다. 상부 비아들(VI2)은, 제1 금속 층(M1)의 배선들(MPR1, MPR2, MI1-MI5)과 상부 배선들(M2_I) 사이에 각각 개재될 수 있다.
제2 금속 층(M2)의 상부 배선(M2_I)과 그 아래의 상부 비아(VI2)는 서로 동일한 공정으로 일체로 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 상부 배선(M2_I) 및 상부 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다. 상부 배선들(M2_I)은 구리(Cu), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 금속을 포함할 수 있다.
본 발명의 일 실시예로, 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5 등)이 추가로 제공될 수 있다. 상기 적층된 금속 층들 각각은 라우팅 배선들을 포함할 수 있다.
도 3은 도 1의 제1 내지 제3 배선 트랙들에 각각 배치된 제1 내지 제3 하부 배선들을 나타낸 평면도이다. 도 3을 참조하면, 제1 배선 트랙(MTR1)에 배치된 제1 하부 배선들(MI1)은 제1 배선(MI1a) 및 제2 배선(MI1b)을 포함할 수 있다.
제1 배선(MI1a)은, 그의 팁(tip)에 제1 단(EN1)을 가질 수 있고, 제2 배선(MI1b)은, 그의 팁에 제2 단(EN2)을 가질 수 있다. 제1 배선(MI1a)의 제1 단(EN1)과 제2 배선(MI1b)의 제2 단(EN2)은 제2 방향(D2)으로 서로 마주볼 수 있다.
제1 배선(MI1a)의 제1 단(EN1)과 제2 배선(MI1b)의 제2 단(EN2) 사이의 거리는 제1 거리(TIT1)일 수 있다. 제1 거리(TIT1)는, 제1 배선(MI1a)의 팁과 제2 배선(MI1b)의 팁 사이의 거리일 수 있다 (즉, Tip to Tip). 제1 거리(TIT1)는 상대적을 클 수 있다. 제1 거리(TIT1)는 후술할 제2 거리(TIT2)보다 클 수 있다.
제1 배선(MI1a)의 제1 단(EN1) 및 제2 배선(MI1b)의 제2 단(EN2) 각각은 굴곡질 수 있다. 제1 배선(MI1a)의 제1 단(EN1) 및 제2 배선(MI1b)의 제2 단(EN2) 각각은 상대적으로 큰 곡률을 가질 수 있다. 예를 들어, 제2 배선(MI1b)의 제2 단(EN2)에 제1 가상 원(IMC1)이 정의될 수 있다. 제1 가상 원(IMC1)은, 제2 단(EN2)에 대응하는 호를 포함할 수 있다. 즉, 제1 가상 원(IMC1)은 제2 단(EN2)의 굴곡(curve)에 가장 잘 부합(fit)하는 원일 수 있다. 제1 가상 원(IMC1)은 제1 반지름(R1)을 가질 수 있다. 제1 반지름(R1)은, 제2 배선(MI1b)의 제2 단(EN2)의 곡률 반경일 수 있다.
상기 곡률은 곡률 반경의 역수(reciprocal)일 수 있다. 즉, 제2 배선(MI1b)의 제2 단(EN2)은 상대적으로 큰 곡률을 가지고, 상대적으로 작은 제1 곡률 반경(R1)을 가질 수 있다.
일 예로, 제2 배선(MI1b)의 제2 단(EN2)의 제1 곡률 반경(R1)은 제2 배선(MI1b)의 선폭(W2)보다 작을 수 있다. 선폭(W2)에 대한 제1 곡률 반경(R1)의 비는 0.5 내지 1일 수 있다. 제1 배선(MI1a)의 제1 단(EN1)은 제2 배선(MI1b)의 제2 단(EN2)과 실질적으로 동일한 곡률 및 곡률 반경을 가질 수 있다.
제3 배선 트랙(MTR3)에 배치된 제3 하부 배선들(MI3)은 제3 배선(MI3a) 및 제4 배선(MI3b)을 포함할 수 있다. 제3 배선(MI3a)은, 그의 양 팁들에 각각 제3 단(EN3) 및 제4 단(EN4)을 가질 수 있다. 제4 배선(MI3b)은, 그의 팁에 제5 단(EN5)을 가질 수 있다. 제3 배선(MI3a)의 제4 단(EN4)과 제4 배선(MI3b)의 제5 단(EN5)은 제2 방향(D2)으로 서로 마주볼 수 있다.
제3 배선(MI3a)의 제4 단(EN4)과 제4 배선(MI3b)의 제5 단(EN5) 사이의 거리는 제2 거리(TIT2)일 수 있다. 제2 거리(TIT2)는, 제3 배선(MI3a)의 팁과 제4 배선(MI3b)의 팁 사이의 거리일 수 있다. 제2 거리(TIT2)는 상대적으로 작을 수 있다. 제2 거리(TIT2)는 도 3의 제1 거리(TIT1)보다 작을 수 있다.
제3 배선(MI3a)의 제4 단(EN4)과 제4 배선(MI3b)의 제5 단(EN5) 각각은 굴곡질 수 있다. 제3 배선(MI3a)의 제4 단(EN4)과 제4 배선(MI3b)의 제5 단(EN5) 각각은 상대적으로 작은 곡률을 가질 수 있다. 예를 들어, 제3 배선(MI3a)의 제4 단(EN4)에 제2 가상 원(IMC2)이 정의될 수 있다. 제2 가상 원(IMC2)은, 제4 단(EN4)에 대응하는 호를 포함할 수 있다. 제2 가상 원(IMC2)은 제2 반지름(R2)을 가질 수 있다. 제2 반지름(R2)은, 제3 배선(MI3a)의 제4 단(EN4)의 곡률 반경일 수 있다. 제3 배선(MI3a)의 제4 단(EN4)은 상대적으로 작은 곡률을 가지고, 상대적으로 큰 제2 곡률 반경(R2)을 가질 수 있다.
일 예로, 제3 배선(MI3a)의 제4 단(EN4)의 제2 곡률 반경(R2)은 제3 배선(MI3a)의 선폭(W2)보다 클 수 있다. 선폭(W2)에 대한 제2 곡률 반경(R2)의 비는 1 내지 10일 수 있다. 제3 배선(MI3a)의 제4 단(EN4)의 제2 곡률 반경(R2)은, 제2 배선(MI1b)의 제2 단(EN2)의 제1 곡률 반경(R1)보다 클 수 있다. 다시 말하면, 제3 배선(MI3a)의 제4 단(EN4)의 곡률은, 제2 배선(MI1b)의 제2 단(EN2)의 곡률보다 작을 수 있다. 제4 배선(MI3b)의 제5 단(EN5)은 제3 배선(MI3a)의 제4 단(EN4)과 실질적으로 동일한 곡률 및 곡률 반경을 가질 수 있다.
한편, 제3 배선(MI3a)의 제4 단(EN4)에 대향하는 제3 단(EN3)은, 제2 곡률 반경(R2)보다 작은 제1 곡률 반경(R1)을 가질 수 있다. 제3 배선(MI3a)의 제3 단(EN3)의 곡률은 제4 단(EN4)의 곡률보다 클 수 있다. 본 실시예에 다르면, 하나의 배선의 양 단들이 서로 다른 곡률을 가질 수 있다.
본 발명의 실시예에 따르면, 동일한 배선 트랙 상에 배치된 배선들간의 거리(Tip to Tip)에 따라 그에 대응하는 배선의 팁의 곡률이 달라질 수 있다. 예를 들어 제1 및 제2 배선들(MI1a, MI1b)처럼, 배선들간의 이격 거리(TIT1)가 상대적으로 클 경우, 그에 대응하는 팁(EN1, EN2)의 곡률은 상대적으로 클 수 있다. 반면 제3 및 제4 배선들(MI3a, MI3b)처럼, 배선들간의 이격 거리(TIT2)가 상대적으로 작을 경우, 그에 대응하는 팁(EN4, EN5)의 곡률은 상대적으로 작을 수 있다.
앞서 설명한 제1 내지 제4 배선들(MI1a, MI1b, MI3a, MI3b) 각각은 서로 동일한 선폭(W2)을 가질 수 있다. 제1 내지 제4 배선들(MI1a, MI1b, MI3a, MI3b) 각각은 일정한 선폭(W2)을 유지하며 제2 방향(D2)으로 연장될 수 있다. 제1 내지 제4 배선들(MI1a, MI1b, MI3a, MI3b) 각각의 선폭(W2)은, 그에 대응하는 일 단(EN1-EN5)에서 감소할 수 있으나, 증가하지는 않을 수 있다.
제1 및 제3 배선 트랙들(MTR1, MTR3) 사이의 제2 배선 트랙(MTR2) 상에 제2 하부 배선(MI2)이 제공될 수 있다. 다시 말하면, 제2 하부 배선(MI2)은 제1 하부 배선(MI1)과 제3 하부 배선(MI3) 사이에 개재될 수 있다.
제2 하부 배선(MI2)의 선폭(W2)은, 제1 내지 제4 배선들(MI1a, MI1b, MI3a, MI3b) 각각의 선폭(W2)과 실질적으로 동일할 수 있다. 제1 하부 배선(MI1)과 제2 하부 배선(MI2) 사이의 피치(P2)는, 제3 하부 배선(MI3)과 제2 하부 배선(MI2) 사이의 피치(P2)와 동일할 수 있다. 제1 하부 배선(MI1)과 제2 하부 배선(MI2) 사이의 간격(SPD1)은, 제3 하부 배선(MI3)과 제2 하부 배선(MI2) 사이의 간격(SPD1)과 동일할 수 있다.
제2 하부 배선(MI2)은 일정한 선폭(W2)을 유지하며 제2 방향(D2)으로 연장될 수 있다. 구체적으로, 제2 하부 배선(MI2)은 제1 부분(PT1) 및 제2 부분(PT2)을 포함할 수 있다. 제1 부분(PT1)은, 제1 배선(MI1a)의 제1 단(EN1)과 제2 배선(MI1b)의 제2 단(EN2) 사이의 영역에 인접하는 제2 하부 배선(MI2)의 일 부분일 수 있다. 제2 부분(PT2)은, 제3 배선(MI3a)의 제4 단(EN4)과 제4 배선(MI3b)의 제5 단(EN5) 사이의 영역에 인접하는 제2 하부 배선(MI2)의 다른 부분일 수 있다.
제1 부분(PT1)은, 그에 인접하는 제1 배선 트랙(MTR1) 상에 제1 하부 배선(MI1)이 배치되어 있지 않더라도, 일정한 선폭(W2)을 유지하면서 제2 방향(D2)으로 연장될 수 있다.
제2 부분(PT2)은, 그에 인접하는 제3 배선 트랙(MTR3) 상에 제3 하부 배선(MI3)이 배치되어 있지 않더라도, 일정한 선폭(W2)을 유지하면서 제2 방향(D2)으로 연장될 수 있다.
도 4는 도 3에 대한 비교예를 설명하기 위한 평면도이다. 도 4를 참조하면, 제2 하부 배선(MI2)의 제1 부분(PT1)은 제1 배선 트랙(MTR1)을 향하여 돌출될 수 있다. 이로써, 제2 하부 배선(MI2)의 제1 부분(PT1)의 폭(W3)은, 제2 하부 배선(MI2)의 선폭(W2)보다 클 수 있다. 제2 하부 배선(MI2)의 제2 부분(PT2)은 제3 배선 트랙(MTR3)을 향하여 돌출될 수 있다. 이로써, 제2 하부 배선(MI2)의 제2 부분(PT2)의 폭(W3)은, 제2 하부 배선(MI2)의 선폭(W2)보다 클 수 있다.
도 4의 비교예에 따르면, 하부 배선들을 멀티 패터닝 기술(MPT: Multi Patterning Technique)을 이용하여 형성할 때, 제2 하부 배선(MI2)에 선폭이 급격히 증가하는 부분(예를 들어, 제1 부분(PT1) 및 제2 부분(PT2))이 형성될 수 있다. 예를 들어, 제2 하부 배선(MI2)의 제1 부분(PT1)은, 제1 배선(MI1a)과 제2 배선(MI1b) 사이의 빈 영역으로 확장되는 형태로 형성될 수 있다. 제2 하부 배선(MI2)의 제2 부분(PT2)은, 제3 배선(MI3a)과 제4 배선(MI3b) 사이의 빈 영역으로 확장되는 형태로 형성될 수 있다.
한편, 도 4와 같이 제2 하부 배선(MI2)이 선폭이 증가된 제1 부분(PT1) 및 제2 부분(PT2)을 포함할 경우, 제2 하부 배선(MI2)이 차지하는 부피가 필요 이상으로 증가할 수 있다. 예를 들어, 도 4의 제2 하부 배선(MI2)과 본 실시예에 따른 도 3의 제2 하부 배선(MI2)을 비교할 경우, 도 3의 제2 하부 배선(MI2)의 부피(또는 면적)가 도 4의 제2 하부 배선(MI2)의 부피(또는 면적)보다 큼을 확인할 수 있다. 도 4에 나타난 바와 같이, 제조 공정에 의해 제2 하부 배선(MI2)의 크기가 확장될 경우, 제1 금속 층(M1) 내의 기생 캐패시턴스를 증가시킬 수 있고, 결과적으로 반도체 소자의 전기적 특성에 악영향을 미칠 수 있다.
반면 도 3에 나타난 본 발명의 실시예에 따르면, 제2 하부 배선(MI2)의 제1 부분(PT1) 및 제2 부분(PT2)은, 확장되지 않고 제2 하부 배선(MI2)의 선폭(W2)을 그대로 유지할 수 있다. 결과적으로, 제1 금속 층(M1) 내에서의 금속(즉, 배선)이 차지하는 부피를 최소한으로 줄여 제1 금속 층(M1) 내의 기생 캐패시턴스를 감소시킬 수 있다. 결과적으로, 본 발명에 따른 반도체 소자의 전기적 특성이 향상될 수 있다.
도 5, 7, 9, 11, 13, 15, 17 및 19는 본 발명의 실시예들에 따른 제1 금속 층의 제조방법을 설명하기 위한 평면도들이다. 도 6, 8a, 10a, 12a, 14a, 16a, 18a 및 20a는 각각 도 5, 7, 9, 11, 13, 15, 17 및 19의 I-I'선에 대응하는 단면도들이다. 도 8b, 10b, 12b, 14b, 16b, 18b 및 20b는 각각 도 7, 9, 11, 13, 15, 17 및 19의 II-II'선에 대응하는 단면도들이다.
도 5 및 도 6을 참조하면, 기판(100) 상에 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 로직 트랜지스터들이 형성될 수 있다. 로직 트랜지스터들 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 상에 식각 타겟층(ETL)이 형성될 수 있다. 식각 타겟층(ETL)은, 순차적으로 적층된 배리어막(BML) 및 금속막(CML)을 포함할 수 있다. 배리어막(BML)은 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를 포함할 수 있다. 금속막(CML)은 구리(Cu), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 금속을 포함할 수 있다. 식각 타겟층(ETL) 상에 제1 몰드막(MO1) 및 제2 몰드막(MO2)이 순차적으로 형성될 수 있다.
제2 몰드막(MO2) 상에 제1 라인 패턴들(MAP1)이 형성될 수 있다. 제1 라인 패턴들(MAP1)은 제2 방향(D2)으로 서로 평행하게 연장되도록 형성될 수 있다. 제1 라인 패턴들(MAP1)은, 본 실시예에 따른 멀티 패터닝 기술에서의 맨드릴로 기능할 수 있다.
구체적으로, 첫 번째 제1 라인 패턴(MAP1)과 네 번째 제1 라인 패턴(MAP1)은 각각 앞서 도 1의 제1 파워 배선(MPR1) 및 제2 파워 배선(MPR2)에 대응하는 위치에 형성될 수 있다. 두 번째 제1 라인 패턴(MAP1)과 세 번째 제1 라인 패턴(MAP1)은 각각 제2 배선 트랙(MTR2) 및 제4 배선 트랙(MTR4) 상에 형성될 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 제1 커팅 영역(CTP1) 내의 제1 라인 패턴들(MAP1)이 식각되어 제거될 수 있다. 도시되진 않았지만, 포토리소그래피 공정을 이용하여 제1 커팅 영역(CTP1)을 정의하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 제1 라인 패턴들(MAP1)을 식각할 수 있다.
제1 커팅 영역(CTP1)에 의해, 제2 배선 트랙(MTR2) 상의 제1 라인 패턴(MAP1)이 두 개의 제1 라인 패턴들(MAP1)로 양분될 수 있다. 제1 커팅 영역(CTP1)에 의해, 제4 배선 트랙(MTR4) 상의 제1 라인 패턴(MAP1)이 두 개의 제1 라인 패턴들(MAP1)로 양분될 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 제1 라인 패턴들(MAP1) 상에 스페이서들(SPS)이 형성될 수 있다. 스페이서(SPS)는, 제1 라인 패턴들(MAP1) 각각의 측벽 상에 형성될 수 있다. 평면적 관점에서, 각각의 스페이서들(SPS)은, 제1 라인 패턴(MAP1)을 따라 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
구체적으로, 스페이서들(SPS)을 형성하는 것은, 제1 라인 패턴들(MAP1) 상에 스페이서 막을 형성하는 것, 및 제1 라인 패턴들(MAP1)의 상면(또는 제2 몰드막(MO2)의 상면)이 노출될 때까지 상기 스페이서 막을 이방성 식각하는 것을 포함할 수 있다.
스페이서들(SPS)은 제1 커팅 영역(CTP1)을 채우며 서로 연결될 수 있다. 즉, 스페이서(SPS)의 연결부(SPR)가 제1 커팅 영역(CTP1)을 채울 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 제2 몰드막(MO2) 상에, 스페이서들(SPS) 사이의 빈 공간들을 각각 채우는 제2 라인 패턴들(MAP2)이 형성될 수 있다. 제2 라인 패턴들(MAP2)은 제2 방향(D2)으로 서로 평행하게 연장되도록 형성될 수 있다. 첫 번째 제2 라인 패턴(MAP2), 두 번째 제2 라인 패턴(MAP2) 및 세 번째 2 라인 패턴(MAP2)은 각각 제1 배선 트랙(MTR1), 제3 배선 트랙(MTR3) 및 제5 배선 트랙(MTR5) 상에 형성될 수 있다.
구체적으로, 제2 라인 패턴들(MAP2)을 형성하는 것은, 제2 몰드막(MO2) 상에 절연막을 형성하는 것, 및 스페이서들(SPS)의 상부들이 노출될 때까지 상기 절연막을 리세스(예를 들어, 에치백)하는 것을 포함할 수 있다.
본 실시예에 따르면, 선폭의 변화 없이 라인 형태를 갖는 제1 라인 패턴들(MAP1)이 형성될 수 있다. 제1 라인 패턴들(MAP1)을 맨드릴로 이용하여, 선폭의 변화 없이 라인 형태를 갖는 제2 라인 패턴들(MAP2)이 형성될 수 있다.
도 13, 도 14a 및 도 14b를 참조하면, 제2 라인 패턴들(MAP2) 상에 하드 마스크 패턴들(HMP)이 형성될 수 있다. 하드 마스크 패턴들(HMP)은 제1 포토리소그래피 공정을 이용하여 형성될 수 있다. 하드 마스크 패턴들(HMP)을 식각 마스크로 제2 라인 패턴들(MAP2)을 선택적으로 식각할 수 있다. 상기 식각 공정은 이방성 식각 공정을 이용할 수 있다. 상기 식각 공정 동안, 하드 마스크 패턴들(HMP) 아래의 제2 라인 패턴들(MAP2)은 제거되지 않고 하드 마스크 패턴들(HMP)에 의해 보호될 수 있다.
구체적으로 상기 제1 포토리소그래피 공정을 통해, 첫 번째 제2 라인 패턴(MAP2), 즉 제1 배선 트랙(MTR1) 상의 제2 라인 패턴(MAP2)으로부터 제1 라인(LIN1) 및 제2 라인(LIN2)이 형성될 수 있다. 제1 라인(LIN1) 및 제2 라인(LIN2)은 각각 앞서 도 3을 통해 설명한 제1 배선(MI1a) 및 제2 배선(MI1b)에 대응할 수 있다. 즉, 제1 라인(LIN1) 및 제2 라인(LIN2)은 제1 거리(TIT1)만큼 제2 방향(D2)으로 서로 이격될 수 있다. 하드 마스크 패턴들(HMP)을 통해 상대적으로 서로 멀리 이격된 제1 라인(LIN1) 및 제2 라인(LIN2)이 형성될 수 있다.
하드 마스크 패턴(HMP)의 평면적 형태에 의하여, 제1 라인(LIN1)의 제1 단과 제2 라인(LIN2)의 제2 단이 상대적으로 큰 곡률을 갖게 형성될 수 있다. 이는, 앞서 도 3에서 설명한 제1 배선(MI1a)의 제1 단(EN1) 및 제2 배선(MI1b)의 제2 단(EN2)과 실질적으로 동일할 수 있다.
도 15, 도 16a 및 도 16b를 참조하면, 제2 커팅 영역(CTP2) 내의 제2 라인 패턴(MAP2)이 식각되어 제거될 수 있다. 도시되진 않았지만, 제2 포토리소그래피 공정을 이용하여 제2 커팅 영역(CTP2)을 정의하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 제2 라인 패턴(MAP2)을 식각할 수 있다.
구체적으로 상기 제2 포토리소그래피 공정을 통해, 두 번째 제2 라인 패턴(MAP2), 즉 제3 배선 트랙(MTR3) 상의 제2 라인 패턴(MAP2)으로부터 제3 라인(LIN3) 및 제4 라인(LIN4)이 형성될 수 있다. 제3 라인(LIN3) 및 제4 라인(LIN4)은 각각 앞서 도 3을 통해 설명한 제3 배선(MI3a) 및 제4 배선(MI3b)에 대응할 수 있다. 즉, 제3 라인(LIN3) 및 제4 라인(LIN4)은 제2 거리(TIT2)만큼 제2 방향(D2)으로 서로 이격될 수 있다. 제2 커팅 영역(CTP2)을 통해 상대적으로 서로 가깝게 이격된 제3 라인(LIN3) 및 제4 라인(LIN4)이 형성될 수 있다.
제2 커팅 영역(CTP2)의 평면적 형태에 의하여, 제3 라인(LIN3)의 제3 단과 제4 라인(LIN4)의 제4 단이 상대적으로 작은 곡률을 갖게 형성될 수 있다. 이는, 앞서 도 3에서 설명한 제3 배선(MI3a)의 제4 단(EN4) 및 제4 배선(MI3b)의 제5 단(EN5)과 실질적으로 동일할 수 있다.
도 17, 도 18a 및 도 18b를 참조하면, 스페이서들(SPS)이 선택적으로 제거될 수 있다. 이로써, 제2 몰드막(MO2) 상에 제1 및 제2 라인 패턴들(MAP1, MAP2)만이 잔류할 수 있다.
도 19, 도 20a 및 도 20b를 참조하면, 제1 및 제2 라인 패턴들(MAP1, MAP2)을 식각 마스크로 제1 및 제2 몰드막들(MO1, MO2)이 패터닝될 수 있다. 패터닝된 제1 및 제2 몰드막들(MO1, MO2)을 식각 마스크로, 식각 타겟층(ETL)이 패터닝될 수 있다. 이로써, 제3 층간 절연막(130) 상에 제1 금속 층(M1)의 배선들(MPR1, MPR2, MI1-MI5)이 형성될 수 있다.
배선들(MPR1, MPR2, MI1-MI5) 각각은 배리어 패턴(BMP) 및 금속 패턴(CMP)을 포함할 수 있다. 배리어 패턴(BMP)은 금속 패턴(CMP)의 바닥면을 덮을 수 있다. 본 실시예에 따른 배선들(MPR1, MPR2, MI1-MI5)은, 식각 타겟층(ETL)을 식각하는 절삭 공정(Subtractive Process)에 의해 형성될 수 있다.
도 21, 23, 25, 27, 29, 및 31은 본 발명의 다른 실시예에 따른 제1 금속 층의 제조방법을 설명하기 위한 평면도들이다. 도 22a, 24a, 26a, 28a, 30a, 및 32a는 각각 도 21, 23, 25, 27, 29, 및 31의 I-I'선에 대응하는 단면도들이다. 도 22b, 24b, 26b, 28b, 30b, 및 32b는 각각 도 21, 23, 25, 27, 29, 및 31의 II-II'선에 대응하는 단면도들이다. 본 실시예에서는, 앞서 도 5 내지 도 20b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
본 실시예에 따른 식각 타겟층(ETL)은 제3 층간 절연막(130)일 수 있다. 즉, 앞선 실시예와 달리 배리어막(BML) 및 금속막(CML)이 생략될 수 있다. 본 실시예에 따른 제조 방법은, 절삭 공정으로 금속막을 식각하여 배선들을 형성하는 것이 아닌, 층간 절연막의 음각 내에 금속을 채워 배선들을 형성하는 다마신 공정에 관한 것이다.
도 21, 도 22a 및 도 22b를 참조하면, 도 9, 도 10a 및 도 10b의 결과물 상에 필 패턴(FIP)이 형성될 수 있다. 필 패턴(FIP)은 제2 커팅 영역(CTP2) 내에 형성될 수 있다. 필 패턴(FIP)은, 제2 커팅 영역(CTP2)에서 서로 인접하는 스페이서들(SPS) 사이의 공간에 형성될 수 있다.
도 23, 도 24a 및 도 24b를 참조하면, 제2 몰드막(MO2) 상에, 스페이서들(SPS) 사이의 빈 공간들을 각각 채우는 제2 라인 패턴들(MAP2)이 형성될 수 있다. 제2 라인 패턴들(MAP2)은 제2 방향(D2)으로 서로 평행하게 연장되도록 형성될 수 있다. 제3 배선 트랙(MTR3) 상의 제2 라인 패턴(MAP2)은, 필 패턴(FIP)에 의해 두 개의 제2 라인 패턴들(MAP2)로 양분될 수 있다.
도 25, 도 26a 및 도 26b를 참조하면, 제1 및 제2 라인 패턴들(MAP1, MAP2) 상에 하드 마스크 패턴(HMP)이 형성될 수 있다. 하드 마스크 패턴(HMP)은 복수개의 제1 개구부들(OPN1)을 포함할 수 있다. 각각의 제1 개구부들(OPN1)은, 제2 라인 패턴(MAP2)의 적어도 일부와 중첩되도록 형성될 수 있다. 다시 말하면, 제1 개구부(OPN1)에 의해 제2 라인 패턴(MAP2)의 적어도 일부가 노출될 수 있다. 필 패턴(FIP) 역시 제1 개구부(OPN1)에 의해 노출될 수 있다.
도 27, 도 28a 및 도 28b를 참조하면, 하드 마스크 패턴(HMP)을 식각 마스크로 제1 개구부들(OPN1)에 의해 노출된 제2 라인 패턴들(MAP2)의 부분들을 선택적으로 제거할 수 있다. 한편 필 패턴(FIP)은 제2 라인 패턴(MAP2)과 식각 선택성을 가지므로, 필 패턴(FIP)은 제거되지 않고 그대로 잔류할 수 있다.
제2 라인 패턴들(MAP2)이 제거된 부분들이 각각 제2 개구부들(OPN2)로 정의될 수 있다. 각각의 제2 개구부들(OPN2)은, 스페이서들(SPS) 사이에서 제2 몰드막(MO2)의 상면을 노출할 수 있다.
도 29, 도 30a 및 도 30b를 참조하면, 제1 라인 패턴들(MAP1)이 선택적으로 제거될 수 있다. 제1 라인 패턴들(MAP1)이 제거된 부분들이 각각 제3 개구부들(OPN3)로 정의될 수 있다. 각각의 제3 개구부들(OPN3)은, 스페이서들(SPS) 사이에서 제2 몰드막(MO2)의 상면을 노출할 수 있다.
제1 라인 패턴들(MAP1)이 선택적으로 제거됨으로써, 제2 몰드막(MO2) 상에는 스페이서들(SPS), 잔류하는 제2 라인 패턴들(MAP2) 및 필 패턴(FIP)이 남아있을 수 있다.
도 31, 도 32a 및 도 32b를 참조하면, 제2 몰드막(MO2) 상에 남아있는 스페이서들(SPS), 제2 라인 패턴들(MAP2) 및 필 패턴(FIP)을 식각 마스크로 제1 및 제2 몰드막들(MO1, MO2)이 패터닝될 수 있다. 이어서, 패터닝된 제1 및 제2 몰드막들(MO1, MO2)을 식각 마스크로, 식각 타겟층(ETL)(즉 제3 층간 절연막(130))의 상부가 리세스될 수 있다. 결과적으로 제3 층간 절연막(130))의 상부에 앞서 정의된 제2 및 제3 개구부들(OPN2, OPN3)이 그대로 연장되어 형성될 수 있다.
후속으로, 제2 및 제3 개구부들(OPN2, OPN3) 내에 금속이 채워질 수 있다. 이로써, 제3 층간 절연막(130)의 상부에 제1 금속 층(M1)의 배선들이 형성될 수 있다.
도 33 및 도 34 각각은 본 발명의 다른 실시예에 따른 도 1의 제1 내지 제3 하부 배선들을 나타낸 평면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 33을 참조하면, 제3 배선(MI3a)의 제4 단(EN4)은 제3 단(EN3)과 반대의 곡률을 가질 수 있다. 구체적으로, 제3 배선(MI3a)의 제4 단(EN4)에 대응하는 제2 가상 원(IMC2)은 제3 배선(MI3a)의 바깥쪽에 정의될 수 있다. 반면, 제3 배선(MI3a)의 제3 단(EN3)에 대응하는 제1 가상 원(IMC1)은 제3 배선(MI3a)의 안쪽에 정의될 수 있다. 제4 배선(MI3b)의 제5 단(EN5) 역시 제4 단(EN4)과 실질적으로 동일한 곡률을 가질 수 있다. 다시 말하면, 제4 배선(MI3b)의 제5 단(EN5)에 대응하는 가상 원 역시 제4 배선(MI3b)의 바깥쪽에 정의될 수 있다.
도 34를 참조하면, 제1 및 제3 배선 트랙들(MTR1, MTR3) 상의 제1 내지 제4 배선들(MI1a, MI1b, MI3a, MI3b) 각각은 서로 동일한 선폭(W2, 즉 제2 폭)을 가질 수 있다. 반면, 제2 배선 트랙(MTR2) 상의 제2 하부 배선(MI2)의 선폭(W3)은 제2 폭(W2)과 다를 수 있다. 본 발명의 일 실시예로, 제2 배선 트랙(MTR2)의 선폭(W3)은 제2 폭(W2)보다 클 수 있다. 다른 실시예로, 제2 배선 트랙(MTR2)의 선폭(W3)은 제2 폭(W2)보다 작을 수도 있다.
제2 하부 배선(MI2)의 선폭(W3)이 제1 및 제3 하부 배선들(MI1, MI3) 각각의 선폭(W2)과 달라지더라도, 제1 하부 배선(MI1)과 제2 하부 배선(MI2) 사이의 간격(SPD1)은 제3 하부 배선(MI3)과 제2 하부 배선(MI2) 사이의 간격(SPD1)과 동일할 수 있다. 이는, 제1 하부 배선(MI1)과 제2 하부 배선(MI2) 사이의 피치(P2)와 제3 하부 배선(MI3)과 제2 하부 배선(MI2) 사이의 피치(P2)가 여전히 서로 동일하기 때문이다.
앞서 설명한 본 발명의 제조방법에 따르면, 제2 배선 트랙(MTR2) 상의 제2 하부 배선(MI2)의 선폭은 제1 라인 패턴(MAP1)의 선폭에 의해 결정되고, 제1 및 제3 배선 트랙들(MTR1, MTR3) 상의 제1 및 제3 하부 배선들(MI1, MI3)의 선폭은 제2 라인 패턴들(MAP2)의 선폭에 의해 결정될 수 있다. 따라서, 제1 라인 패턴(MAP1)의 선폭과 제2 라인 패턴(MAP2)의 선폭이 서로 다르게 형성될 경우, 도 34와 같이 하부 배선들간의 선폭이 서로 달라질 수 있다.
도 34에 전부 도시되진 않았지만, 도 1을 다시 참조하면, 제1, 제3 및 제5 배선 트랙들(MTR1, MTR3, MTR5) 상의 제1, 제3 및 제5 하부 배선들(MI1, MI3, MI5)은 제2 라인 패턴들(MAP2)에 의해 형성되기 때문에, 이들의 선폭들은 서로 동일한 제2 폭(W2)을 가질 수 있다. 제2 및 제4 배선 트랙들(MTR2, MTR4) 상의 제2 및 제4 하부 배선들(MI2, MI4)은 제1 라인 패턴들(MAP1)에 의해 형성되기 때문에, 이들의 선폭들은 서로 동일한 제3 폭(W3)을 가질 수 있다. 제2 폭(W2)과 제3 폭(W3)은 서로 다를 수 있다.
도 35a 내지 도 35d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직한 방향(즉, 제3 방향(D3))으로 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 35d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 관한 상세한 설명은, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 동일하거나 유사할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다. 도 35d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
그 외, 활성 및 게이트 콘택들(AC, GC), 제1 금속 층(M1) 및 제2 금속 층(M2)에 관한 상세한 설명은, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상의 로직 셀, 상기 로직 셀은 PMOSFET 영역 및 NMOSFET 영역을 포함하고; 및
    상기 로직 셀 상의 제1 금속 층을 포함하되,
    상기 제1 금속 층은:
    제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및
    상기 제1 파워 배선과 상기 제2 파워 배선 사이에 정의된 제1 배선 트랙, 제2 배선 트랙 및 제3 배선 트랙 상에 각각 배치되는 제1 하부 배선, 제2 하부 배선 및 제3 하부 배선을 포함하고,
    상기 제1 내지 제3 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며,
    상기 제1 하부 배선은, 제1 거리만큼 상기 제1 방향으로 서로 이격된 제1 배선 및 제2 배선을 포함하고,
    상기 제3 하부 배선은, 상기 제1 거리보다 작은 제2 거리만큼 상기 제1 방향으로 서로 이격된 제3 배선 및 제4 배선을 포함하며,
    상기 제1 배선은 상기 제2 배선을 마주보는 제1 단을 갖고,
    상기 제3 배선은 상기 제4 배선을 마주보는 제2 단을 가지며,
    상기 제1 단의 곡률은 상기 제2 단의 곡률과 다르고,
    상기 제2 하부 배선은, 상기 제1 및 제2 배선들 사이의 영역에 인접하는 제1 부분을 포함하며,
    상기 제1 부분은, 상기 제2 하부 배선의 선폭을 유지하며 상기 제1 방향으로 연장되는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 단의 곡률은 상기 제2 단의 곡률보다 큰 반도체 소자.
  3. 제1항에 있어서,
    상기 제3 배선은 상기 제2 단에 대향(opposite)하는 제3 단을 갖고,
    상기 제3 단의 곡률은 상기 제2 단의 곡률과 다른 반도체 소자.
  4. 제3항에 있어서,
    상기 제3 단의 곡률은 상기 제2 단의 곡률보다 큰 반도체 소자.
  5. 제3항에 있어서,
    상기 제3 단에 대응하는 제1 가상 원이 정의되고,
    상기 제2 단에 대응하는 제2 가상 원이 정의되며,
    상기 제1 가상 원은 상기 제3 배선의 안쪽에 정의되고,
    상기 제2 가상 원은 상기 제3 배선의 바깥쪽에 정의되는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 단에 대응하는 제1 가상 원이 정의되고,
    상기 제2 단에 대응하는 제2 가상 원이 정의되며,
    상기 제1 가상 원의 반지름은 상기 제2 가상 원의 반지름보다 작은 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 가상 원은 상기 제1 배선의 안쪽에 정의되고,
    상기 제2 가상 원은 상기 제3 배선의 바깥쪽에 정의되는 반도체 소자.
  8. 제1항에 있어서,
    상기 제2 하부 배선은, 상기 제3 및 제4 배선들 사이의 영역에 인접하는 제2 부분을 더 포함하며,
    상기 제2 부분은, 상기 제2 하부 배선의 상기 선폭을 유지하며 상기 제1 방향으로 연장되는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 내지 제4 배선들의 선폭들은 서로 동일한 제1 폭을 갖고,
    상기 제2 하부 배선의 상기 선폭은 제2 폭을 가지며,
    상기 제1 폭은 상기 제2 폭과 다른 반도체 소자.
  10. 제1항에 있어서,
    상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴;
    상기 기판 상에 제공되어 상기 제1 및 제2 활성 패턴들을 정의하는 소자 분리막;
    상기 제1 및 제2 활성 패턴들 상에 각각 제공된 제1 채널 패턴 및 제2 채널 패턴;
    상기 제1 채널 패턴 양 측에 각각 제공된 제1 소스/드레인 패턴들;
    상기 제2 채널 패턴 양 측에 각각 제공된 제2 소스/드레인 패턴들;
    상기 제1 및 제2 채널 패턴들을 가로지르며 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 제1 및 제2 소스/드레인 패턴들 중 적어도 하나와 연결되는 활성 콘택; 및
    상기 게이트 전극과 연결되는 게이트 콘택을 더 포함하되,
    상기 제1 금속 층은 상기 활성 콘택 및 상기 게이트 콘택 상에 제공되어, 이들과 연결되는 반도체 소자.
  11. 기판 상의 로직 셀, 상기 로직 셀은 PMOSFET 영역 및 NMOSFET 영역을 포함하고; 및
    상기 로직 셀 상의 제1 금속 층을 포함하되,
    상기 제1 금속 층은:
    제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및
    상기 제1 파워 배선과 상기 제2 파워 배선 사이에 순차적으로 정의된 제1 내지 제5 배선 트랙들 상에 각각 배치되는 제1 내지 제5 하부 배선들을 포함하고,
    상기 제1 내지 제5 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며,
    상기 제1 내지 제5 배선 트랙들은 상기 제1 방향에 교차하는 제2 방향으로 일정한 피치로 배열되고,
    상기 제1, 제3 및 제5 하부 배선들의 선폭들은 서로 동일한 제1 폭을 갖고,
    상기 제2 및 제4 하부 배선들의 선폭들은 서로 동일한 제2 폭을 가지며,
    상기 제1 폭은 상기 제2 폭과 다른 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 하부 배선은, 제1 거리만큼 상기 제1 방향으로 서로 이격된 제1 배선 및 제2 배선을 포함하고,
    상기 제3 하부 배선은, 상기 제1 거리보다 작은 제2 거리만큼 상기 제1 방향으로 서로 이격된 제3 배선 및 제4 배선을 포함하며,
    상기 제1 배선은 상기 제2 배선을 마주보는 제1 단을 갖고,
    상기 제3 배선은 상기 제4 배선을 마주보는 제2 단을 가지며,
    상기 제1 단의 곡률은 상기 제2 단의 곡률보다 큰 반도체 소자.
  13. 제12항에 있어서,
    상기 제2 하부 배선은, 상기 제1 및 제2 배선들 사이의 영역에 인접하는 제1 부분을 포함하며,
    상기 제1 부분은, 상기 제2 폭을 유지하며 상기 제1 방향으로 연장되는 반도체 소자.
  14. 제12항에 있어서,
    상기 제3 배선은 상기 제2 단에 대향하는 제3 단을 갖고,
    상기 제3 단의 곡률은 상기 제2 단의 곡률보다 큰 반도체 소자.
  15. 제14항에 있어서,
    상기 제3 단에 대응하는 제1 가상 원이 정의되고,
    상기 제2 단에 대응하는 제2 가상 원이 정의되며,
    상기 제1 가상 원은 상기 제3 배선의 안쪽에 정의되고,
    상기 제2 가상 원은 상기 제3 배선의 바깥쪽에 정의되는 반도체 소자.
  16. 기판 상의 활성 패턴;
    상기 활성 패턴을 정의하는 트렌치를 채우는 소자 분리막;
    상기 활성 패턴 상의 소스/드레인 패턴 및 상기 소스/드레인 패턴에 연결된 채널 패턴, 상기 채널 패턴은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고;
    상기 채널 패턴을 가로지르며 연장되는 게이트 전극, 상기 게이트 전극은 상기 제1 활성 패턴과 상기 제1 반도체 패턴 사이의 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이의 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이의 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하고;
    상기 채널 패턴과 상기 게이트 전극 사이의 게이트 절연막;
    상기 게이트 전극의 상기 제4 부분의 양 측벽들 상에 각각 제공된 게이트 스페이서들;
    상기 게이트 전극의 상면 상의 게이트 캐핑 패턴;
    상기 게이트 캐핑 패턴 상의 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 상기 소스/드레인 패턴에 접속하는 활성 콘택;
    상기 제1 층간 절연막을 관통하여 상기 게이트 전극에 접속하는 게이트 콘택;
    상기 제1 층간 절연막 상의 제2 층간 절연막;
    상기 제2 층간 절연막 내에 제공된 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택 및 상기 게이트 콘택과 연결되고;
    상기 제2 층간 절연막 상의 제3 층간 절연막; 및
    상기 제3 층간 절연막 내에 제공된 제2 금속 층을 포함하되,
    상기 제1 금속 층은:
    제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및
    상기 제1 파워 배선과 상기 제2 파워 배선 사이에 정의된 제1 배선 트랙, 제2 배선 트랙 및 제3 배선 트랙 상에 각각 배치되는 제1 하부 배선, 제2 하부 배선 및 제3 하부 배선을 포함하고,
    상기 제1 내지 제3 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며,
    상기 제1 하부 배선은, 제1 거리만큼 상기 제1 방향으로 서로 이격된 제1 배선 및 제2 배선을 포함하고,
    상기 제3 하부 배선은, 상기 제1 거리보다 작은 제2 거리만큼 상기 제1 방향으로 서로 이격된 제3 배선 및 제4 배선을 포함하며,
    상기 제1 배선은 상기 제2 배선을 마주보는 제1 단을 갖고,
    상기 제3 배선은 상기 제4 배선을 마주보는 제2 단을 가지며,
    상기 제1 단의 곡률은 상기 제2 단의 곡률과 다르고,
    상기 제2 하부 배선은, 상기 제1 및 제2 배선들 사이의 영역에 인접하는 제1 부분을 포함하며,
    상기 제1 부분은, 상기 제2 하부 배선의 선폭을 유지하며 상기 제1 방향으로 연장되는 반도체 소자.
  17. 제16항에 있어서,
    상기 제1 단의 곡률은 상기 제2 단의 곡률보다 큰 반도체 소자.
  18. 제16항에 있어서,
    상기 제3 배선은 상기 제2 단에 대향하는 제3 단을 갖고,
    상기 제3 단의 곡률은 상기 제2 단의 곡률과 다른 반도체 소자.
  19. 제18항에 있어서,
    상기 제3 단에 대응하는 제1 가상 원이 정의되고,
    상기 제2 단에 대응하는 제2 가상 원이 정의되며,
    상기 제1 가상 원은 상기 제3 배선의 안쪽에 정의되고,
    상기 제2 가상 원은 상기 제3 배선의 바깥쪽에 정의되는 반도체 소자.
  20. 제16항에 있어서,
    상기 제2 하부 배선은, 상기 제3 및 제4 배선들 사이의 영역에 인접하는 제2 부분을 더 포함하며,
    상기 제2 부분은, 상기 제2 하부 배선의 상기 선폭을 유지하며 상기 제1 방향으로 연장되는 반도체 소자.
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