KR20220092702A - 반도체 소자 - Google Patents

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김락환
김완돈
남서우
노선영
박기철
신종찬
이민주
이현배
하승석
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Abstract

본 발명의 개념에 따른 반도체 소자는, 기판 상의 트랜지스터들; 상기 트랜지스터들 상의 제1 층간 절연막; 상기 제1 층간 절연막 내에 제공된 제1 비아들; 상기 제1 층간 절연막 상에 제공된 제2 층간 절연막; 및 상기 제2 층간 절연막 내에 제공되며, 상기 제1 비아들과 각각 연결되는 제1 파워 배선 및 제1 하부 배선을 포함하되, 상기 제1 파워 배선의 제1 방향으로의 제1 폭은 상기 제1 하부 배선의 상기 제1 방향으로의 제2 폭보다 크고, 상기 제1 파워 배선은 제1 금속 물질을 포함하고, 상기 제1 하부 배선은 제2 금속 물질을 포함하고, 상기 제1 비아들은 제3 금속 물질을 포함하되, 상기 제1 내지 제3 금속 물질들은 서로 다를 수 있다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른 반도체 소자는, 기판 상의 트랜지스터들; 상기 트랜지스터들 상의 제1 층간 절연막; 상기 제1 층간 절연막 내에 제공된 제1 비아들; 상기 제1 층간 절연막 상에 제공된 제2 층간 절연막; 및 상기 제2 층간 절연막 내에 제공되며, 상기 제1 비아들과 각각 연결되는 제1 파워 배선 및 제1 하부 배선을 포함하되, 상기 제1 파워 배선의 제1 방향으로의 제1 폭은 상기 제1 하부 배선의 상기 제1 방향으로의 제2 폭보다 크고, 상기 제1 파워 배선은 제1 금속 물질을 포함하고, 상기 제1 하부 배선은 제2 금속 물질을 포함하고, 상기 제1 비아들은 제3 금속 물질을 포함하되, 상기 제1 내지 제3 금속 물질들은 서로 다를 수 있다.
본 발명의 다른 개념에 따른 반도체 소자는, 기판 상의 트랜지스터들; 상기 트랜지스터들 상의 제1 층간 절연막; 상기 제1 층간 절연막 내에 제공된 제1 비아들; 상기 제1 층간 절연막 상에 제공된 제2 층간 절연막; 및 상기 제2 층간 절연막 내에 제공되며, 상기 제1 비아들과 각각 연결되는 제1 파워 배선 및 제1 하부 배선을 포함하되, 상기 제1 파워 배선의 제1 방향으로의 최소 폭은 상기 제1 하부 배선의 상기 제1 방향으로의 최소 폭보다 크고, 상기 제1 파워 배선의 상면의 폭은 상기 제1 파워 배선의 하면의 폭보다 크고, 상기 제1 하부 배선의 상면의 폭은 상기 제1 하부 배선의 하면의 폭보다 작을 수 있다.
본 발명의 또 다른 개념에 따른 반도체 소자는, 활성 영역을 포함하는 기판; 상기 활성 영역 상의 활성 패턴들을 정의하는 소자 분리막, 상기 소자 분리막은 상기 활성 패턴들 각각의 하부 측벽을 덮고, 상기 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며; 상기 활성 패턴들 각각의 상부에 제공된 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴; 상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극의 양 측 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 스페이서; 상기 게이트 전극과 상기 채널 패턴 사이, 및 상기 게이트 전극과 상기 게이트 스페이서 사이에 개재된 게이트 절연막; 상기 게이트 전극의 상면 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 적어도 하나의 상기 소스/드레인 패턴들과 전기적으로 연결되는 활성 콘택; 상기 제1 층간 절연막 상의 제2 층간 절연막; 상기 제2 층간 절연막 내에 제공된 제1 비아들; 상기 제2 층간 절연막 상에 제공되는 제1 식각 정지막; 상기 제1 식각 정지막 상에 제공된 제3 층간 절연막; 및 상기 제3 층간 절연막 내에 제공되며, 상기 제1 비아들과 각각 연결되는 제1 파워 배선 및 제1 하부 배선을 포함하되, 상기 제1 파워 배선의 제1 방향으로의 제1 폭은 상기 제1 하부 배선의 상기 제1 방향으로의 제2 폭보다 크고, 상기 제1 파워 배선은 제1 금속 물질을 포함하고, 상기 제1 하부 배선은 제2 금속 물질을 포함하고, 상기 제1 비아들은 제3 금속 물질을 포함하되, 상기 제1 내지 제3 금속 물질들은 서로 다를 수 있다.
본 발명에 따른 반도체 소자는 비아들 및 배선들을 포함하는 배선층을 포함할 수 있다. 상기 비아들 및 배선들은 서로 다른 금속 물질을 포함할 수 있다. 이에 따라, 전기적 특성이 향상된 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 2e 및 도 2f는 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 1의 C-C'선 및 D-D'선에 따른 단면들에 대응된다.
도 3은 도 2d의 A영역을 확대 도시한 도면이다.
도 4, 도 6, 도 8, 도 10, 도 13, 및 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5, 도 7a, 도 9a, 도 11a, 도 14a, 및 도 16a는 도 4, 도 6, 도 8, 도 10, 도 13, 및 도 15의 A-A'선에 따른 단면도들이다.
도 7b, 도 9b, 도 11b, 도 14b, 및 도 16b는 도 6, 도 8, 도 10, 도 13, 및 도 15의 B-B'선에 따른 단면도들이다.
도 9c, 도 11c, 및 도 14c는 도 8, 도 10, 및 도 13의 C-C'선에 따른 단면도들이다.
도 9d, 도 11d, 및 도 14d는 도 8, 도 10, 및 도 13의 D-D'선에 따른 단면도들이다.
도 12a, 도 12b, 도 12c, 및 도 12d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 10의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면들에 각각 대응된다.
도 17a, 도 17b, 도 17c, 및 도 17d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 15의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면들에 각각 대응된다.
도 18a, 도 18b, 도 18c, 및 도 18d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면들로, 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면들에 각각 대응된다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1, 도 2a, 도 2b, 도 2c, 및 도 2d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 본 명세서에서 로직 셀(LC)은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립 플롭 등)을 의미할 수 있다. 즉 로직 셀(LC)은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직한 방향(즉, 제3 방향(D3))으로 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치(P1)로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 1, 도 2a, 도 2b, 도 2c, 및 도 2d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 절연막(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 절연막(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란탄(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은, 제1 금속, 및 상기 제1 금속 상의 제2 금속을 포함할 수 있다. 제1 금속은 게이트 절연막(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속, 및 질소(N)를 포함할 수 있다. 제1 금속은 탄소(C)를 더 포함할 수 있다. 제1 금속은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속은 제1 금속에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 제1 피치(P1)와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 및 제2 활성 영역들(PR, NR) 사이에 제공될 수 있다. 게이트 콘택(GC)의 바닥면은 게이트 전극(GE)의 상면과 접할 수 있다. 게이트 콘택(GC)의 상면은, 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 상에 제1 배선층(M1)이 제공될 수 있다. 제1 배선층(M2) 상에 제2 배선층(M2)이 제공될 수 있다. 제1 배선층(M1) 및 제2 배선층(M2)에 대한 설명은 이하, 도 3을 참조하여 보다 상세히 설명한다.
도 3은 도 2d의 A영역을 확대 도시한 도면이다. 이하, 중복되는 내용에 대한 설명은 생략하고, 제1 배선층 및 제2 배선층에 대해 보다 상세히 설명한다.
도 3을 도 1 및 도 2d와 함께 참조하면, 제1 배선층(M1)은 제3 층간 절연막(130), 제1 식각 정지막(135), 제4 층간 절연막(140), 제1 및 제2 파워 배선들(PIL1, PIL2), 제1 내지 제5 하부 배선들(LIL1- LIL5), 및 제1 비아들(VI1)을 포함할 수 있다.
제1 비아들(VI1)이 제3 층간 절연막(130) 내에 제공될 수 있다. 제1 비아들(VI1)은 제3 층간 절연막(130) 및 제1 식각 정지막(135)을 관통할 수 있다. 제1 비아들(VI1)은, 제1 및 제2 파워 배선들(PIL1, PIL2)과 활성 콘택들(AC) 사이에 개재될 수 있다. 제1 비아들(VI)은, 제1 내지 제5 하부 배선들(LIL1- LIL5)과 활성 및 게이트 콘택들(AC, GC) 사이에 개재될 수 있다. 제1 비아들(VI1) 각각의 측면은 제3 층간 절연막(130)과 직접 접촉할 수 있다. 제1 비아들(VI1)은 제1 및 제2 파워 배선들(PIL1, PIL2) 및 제1 내지 제5 하부 배선들(LIL1-LIL5)과 다른 물질을 포함할 수 있다. 보다 구체적으로, 제1 비아들(VI1)은 금속 물질 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다.
제1 비아들(VI1) 각각의 제1 방향(D1)으로의 폭(W3)은 제3 층간 절연막(130)의 상면과 가까워질수록 증가할 수 있다. 제1 비아들(VI1) 각각의 제1 방향(D1)으로의 폭(W3)은 1nm 이상 20nm 이하일 수 있다. 제1 비아들(VI1) 각각의 상면의 제1 방향(D1)으로의 폭(W3)은 제1 비아들(VI1) 각각의 하면의 제1 방향(D1)으로의 폭(W3) 보다 클 수 있다. 제1 비아들(VI1) 각각의 마주보는 한 쌍의 측면들은 제3 층간 절연막(130)의 상면 또는 하면에 대하여 테이퍼진(tapered) 형태일 수 있다.
제1 식각 정지막(135)이 제3 층간 절연막(130) 상에 제공될 수 있다. 제1 식각 정지막(135)은 제3 층간 절연막(130)의 상면을 덮되, 제1 비아들(VI1)의 상면을 덮지 않을 수 있다. 제1 식각 정지막(135)은 금속 산화막 또는 금속 질화막을 포함할 수 있다. 상기 금속 산화막 또는 금속 질화막은, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 적어도 하나의 금속을 함유할 수 있다. 예를 들어, 제1 식각 정지막(135)은 알루미늄 산화물, 하프늄 산화물, 하프늄 지르코늄 산화물, 알루미늄 질화물, 하프늄 질화물 또는 하프늄 지르코늄 질화물을 포함할 수 있다.
도 1 및 도 2d를 참조하면, 제1 및 제2 파워 배선들(PIL1, PIL2)이 제4 층간 절연막(140) 내에 제공될 수 있다. 도 1을 참조하면, 제1 및 제2 파워 배선들(PIL1, PIL2)은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 파워 배선들(PIL1, PIL2)에 전원 전압들, 예를 들어 드레인 전압(VDD) 및 소스 전압(VSS)이 각각 인가될 수 있다.
도 1과 같이, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD)이 인가되는 제1 파워 배선(PIL1)이 배치될 수 있다. 다시 말하면, 드레인 전압(VDD)이 인가되는 제1 파워 배선(PIL1)은 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제2 파워 배선(PIL2)이 배치될 수 있다. 다시 말하면, 소스 전압(VSS)이 인가되는 제2 파워 배선(PIL2)은 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
제1 및 제2 파워 배선들(PIL1, PIL2) 각각은 제1 배리어 금속 패턴(BAP1) 및 제1 배리어 금속 패턴(BAP1) 상의 제1 금속 패턴(MEP1)을 포함할 수 있다. 제1 배리어 금속 패턴(BAP1)은 U자 형태를 가질 수 있다. 제1 배리어 금속 패턴(BAP1)의 상면은 제4 층간 절연막(140)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 제1 배리어 금속 패턴(BAP1)은 제4 층간 절연막(140)과 직접 접촉할 수 있다.
제1 배리어 금속 패턴(BAP1)은, 제1 금속 패턴(MEP1)과 제4 층간 절연막(140)간의 접착 특성(adhesion)을 향상시킬 수 있다. 제1 배리어 금속 패턴(BAP1)은, 제1 금속 패턴(MEP1)의 금속 성분이 제4 층간 절연막(140)으로 확산되는 것을 방지하는 배리어 역할을 수행할 수 있다. 제1 배리어 금속 패턴(BAP1)은, 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를 포함할 수 있다.
제1 배리어 금속 패턴(BAP1) 상에 제1 금속 패턴(MEP1)이 제공될 수 있다. 제1 배리어 금속 패턴(BAP1)은 제1 금속 패턴(MEP1)의 양 측벽들과 바닥면을 덮을 수 있다. 제1 금속 패턴(MEP1)의 상면은 제4 층간 절연막(140)의 상면과 실질적으로 동일하거나 더 낮을 레벨에 제공될 수 있다. 도시되진 않았지만, 제1 금속 패턴(MEP1)은 볼록한 상면을 가질 수도 있다.
제1 금속 패턴(MEP1)의 부피는, 제1 배리어 금속 패턴(BAP1)의 부피보다 클 수 있다. 제1 금속 패턴(MEP1)은 제1 비아들(VI1) 및 제1 내지 제5 하부 배선들(LIL1-LIL5)과 다른 물질을 포함할 수 있다. 제1 금속 패턴(MEP1)은, 예를 들어, 구리(Cu), 루테늄(Ru), 코발트(Co), 텅스텐(W) 또는 몰리브덴(Mo)을 포함할 수 있다.
제1 및 제2 파워 배선들(PIL1, PIL2) 각각의 제1 방향(D1)으로의 폭(W1)은 제1 비아들(VI1)의 제1 방향(D1)으로의 폭(W3) 및 제1 내지 제5 하부 배선들(LIL1-LIL5) 각각의 제1 방향(D1)으로의 폭(W2)보다 클 수 있다. 제1 및 제2 파워 배선들(PIL1, PIL2) 각각의 제1 방향(D1)으로의 폭(W1)은 제4 층간 절연막(140)의 상면과 가까워질수록 증가할 수 있다. 예를 들어, 제1 파워 배선(PIL1)의 상면(PIL1a)의 제1 방향(D1)으로의 폭(W1)은 제1 파워 배선(PIL1) 하면(PIL1b)의 제1 방향(D1)으로의 폭(W1)보다 클 수 있다. 제1 및 제2 파워 배선들(PIL1, PIL2) 각각의 제1 방향(D1)으로의 폭(W1)은 20nm 이상 100nm 이하일 수 있다. 제1 및 제2 파워 배선들(PIL1, PIL2) 각각의 마주보는 한 쌍의 측면들은 제4 층간 절연막(140)의 상면 또는 하면에 대하여 테이퍼진(tapered) 형태일 수 있다.
제1 내지 제5 하부 배선들(LIL1- LIL5)이 제4 층간 절연막(140) 내부에 제공될 수 있다. 제1 내지 제5 하부 배선들(LIL1-LIL5)은 제1 비아들(VI1) 및 제2 비아들(VI2) 사이에 개재될 수 있다. 제1 내지 제5 하부 배선들(LIL1-LIL5) 각각의 측면은 제4 층간 절연막(140)과 직접 접촉할 수 있다. 제1 내지 제5 하부 배선들(LIL1-LIL5)은 제1 내지 제5 하부 배선들(LIL1-LIL5)은, 제1 파워 배선(PIL1)과 제2 파워 배선(PIL2) 사이에 배치될 수 있다.
도 1과 같이, 제1 내지 제5 하부 배선들(LIL1-LIL5)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 제1 내지 제5 하부 배선들(LIL1-LIL5) 각각은 라인 형태 또는 바 형태를 가질 수 있다. 제1 내지 제5 하부 배선들(LIL1-LIL5)은 제2 피치(P2)로 제1 방향(D1)을 따라 배열될 수 있다. 제2 피치(P2)는, 제1 피치(P1)보다 작을 수 있다.
제1 내지 제5 하부 배선들(LIL1-LIL5) 각각은 제1 비아들(VI1) 및, 제1 및 제2 파워 배선들(PIL1, PIL2)과 다른 물질을 포함할 수 있다. 보다 구체적으로, 제1 내지 제5 하부 배선들(LIL1-LIL5)은 금속 물질 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다.
제1 내지 제5 하부 배선들(LIL1-LIL5) 각각의 제1 방향(D1)으로의 폭(W2)은 제4 층간 절연막(140)의 상면과 가까워질수록 감소할 수 있다. 보다 구체적으로, 제1 내지 제5 하부 배선들(LIL1-LIL5) 각각의 제1 방향(D1)으로의 폭(W2)은 1nm 이상 20nm 이하일 수 있다. 예를 들어, 제1 내지 제5 하부 배선들(LIL1-LIL5) 중 어느 하나(LIL3)의 상면(LIL3a)의 제1 방향(D1)으로의 폭(W2)은 하면(LIL3)의 제1 방향(D1)으로의 폭(W2)보다 작을 수 있다. 제1 내지 제5 하부 배선들(LIL1-LIL5) 각각의 마주보는 한 쌍의 측면들은 제4 층간 절연막(130)의 상면 또는 하면에 대하여 테이퍼진(tapered) 형태일 수 있다.
일 실시예에 따르면, 제1 비아들(VI1), 제1 내지 제5 하부 배선들(LIL1-LIL5), 및 제1 내지 제2 파워 배선들(PIL1, PIL2)은 서로 다른 금속 물질을 포함할 수 있다. 일 예로, 제1 내지 제2 파워 배선들(PIL1, PIL2)은 구리(Cu)를 포함하고, 제1 비아들(VI1)은 몰리브덴(Mo)을 포함하고, 제1 내지 제5 하부 배선들(LIL1-LIL5)은 루테늄(Ru)을 포함할 수 있다. 다른 예로, 제1 내지 제2 파워 배선들(PIL1, PIL2)은 구리(Cu)를 포함하고, 제1 비아들(VI1)은 루테늄(Ru)을 포함하고, 제1 내지 제5 하부 배선들(LIL1-LIL5)은 몰리브덴(Mo)을 포함할 수 있다.
비아들 및 배선들이 포함하는 금속 물질의 비저항이 작을수록 비아들 및 배선들의 전기 전도성이 향상될 수 있다. 한편, 상기 비저항값은 비아들 및 배선들의 폭에 따라 달라지는 함수형태일 수 있다. 이에 따라, 비아들 및 배선들이 폭이 서로 다른 경우, 해당 폭에서 비저항이 작은 물질을 선택하여 비아들 및 배선들을 형성할 수 있다. 본 발명의 실시예에 따르면, 상대적으로 폭이 작은 비아들 및 하부 배선들이 포함하는 금속 물질과 상대적으로 폭이 큰 파워 배선이 포함하는 금속 물질이 서로 다를 수 있다. 이에 따라, 향상된 전기 전도성을 가지는 비아들 및 배선들이 형성될 수 있다.
도 1, 도 2d 및 도 3을 계속 참조하면, 제2 배선층(M2)이 제1 배선층(M1) 상에 제공될 수 있다. 제2 배선층(M2)은 제5 층간 절연막(150), 제2 식각 정지막(155), 제6 층간 절연막(160), 제2 비아들(VI2), 및 제1 내지 제3 상부 배선들(UIL1-UIL3)을 포함할 수 있다.
제5 층간 절연막(150)이 제4 층간 절연막(140) 상에 제공될 수 있다. 제2 식각 정지막(155)이 제5 층간 절연막(150)의 상면을 덮을 수 있다. 제2 비아들(VI2)이 제5 층간 절연막(150) 내에 제공될 수 있다. 제2 비아들(VI2)은 제5 층간 절연막(150) 및 제2 식각 정지막(155)을 관통할 수 있다. 제2 비아들(VI2)은, 제1 내지 제5 하부 배선들(LIL1-LIL5)과 제1 내지 제3 상부 배선들(UIL1-UIL3) 사이에 개재될 수 있다. 제2 비아들(VI2) 각각의 측면은 제5 층간 절연막(150)과 직접 접촉할 수 있다. 제2 비아들(VI2) 각각은 제1 내지 제2 파워 배선들(PIL1, PIL2) 및 제1 내지 제5 하부 배선들(LIL1-LIL5)과 다른 물질을 포함할 수 있다. 보다 구체적으로, 제2 비아들(VI2)은 금속 물질 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다. 제2 비아들(VI2)은 제1 비아들(VI1)과 동일한 물질을 포함거나, 동일하지 않은 물질을 포함할 수 있다.
제1 비아들(VI2) 각각의 제1 방향(D1)으로의 폭은 제5 층간 절연막(150)의 상면과 가까워질수록 증가할 수 있다. 제2 비아들(VI2) 각각의 제1 방향(D1)으로의 폭은 1nm 이상 20nm 이하일 수 있다. 제2 비아들(VI2) 각각의 상면의 제1 방향(D1)으로의 폭은 제2 비아들(VI2) 각각의 하면의 제1 방향(D1)으로의 폭 보다 클 수 있다. 제2 비아들(VI2) 각각의 마주보는 한 쌍의 측면들은 제5 층간 절연막(150)의 상면 또는 하면에 대하여 테이퍼진(tapered) 형태일 수 있다.
제1 내지 제3 상부 배선들(UIL1-UIL3)이 제2 식각 정지막(155) 상에 제공될 수 있다. 보다 구체적으로, 제1 내지 제3 상부 배선들(UIL1-UIL3)은 제6 층간 절연막(160) 내에 제공될 수 있다. 제1 내지 제3 상부 배선들(UIL1-UIL3) 각각의 측면은 제6 층간 절연막(160)과 직접 접촉할 수 있다. 제1 내지 제3 상부 배선들(UIL1-UIL3)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 제1 내지 제3 상부 배선들(UIL1-UIL3) 각각은 라인 형태 또는 바 형태를 가질 수 있다. 일 예로, 제1 내지 제3 상부 배선들(UIL1-UIL3)은 제2 방향(D2)을 따라 이격되어 배치될 수 있다.
제1 내지 제3 상부 배선들(UIL1-UIL3)은 제1 비아들(VI1), 제2 비아들(VI2) 및, 제1 내지 제2 파워 배선들(PIL1, PIL2)과 다른 물질을 포함할 수 있다. 보다 구체적으로, 제1 내지 제3 하부 배선들(UIL1-UIL5)은 금속 물질 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다.
제1 내지 제3 상부 배선들(UIL1-UIL5) 각각의 제2 방향(D2)으로의 폭은 제6 층간 절연막(160)의 상면과 가까워질수록 감소할 수 있다. 보다 구체적으로, 제1 내지 제3 상부 배선들(UIL1-UIL5) 각각의 제2 방향(D2)으로의 폭은 1nm 이상 20nm 이하일 수 있다. 예를 들어, 제1 내지 제3 상부 배선들(UIL1-UIL5) 중 어느 하나의 상면의 제2 방향(D2)으로의 폭은 하면의 제2 방향(D2)으로의 폭보다 작을 수 있다. 제1 내지 제3 상부 배선들(UIL1-UIL5) 각각의 마주보는 한 쌍의 측면들은 제6 층간 절연막(160)의 상면 또는 하면에 대하여 테이퍼진(tapered) 형태일 수 있다.
제1 내지 제6 층간 절연막들(110, 120, 130, 140, 150, 160)은 서로 동일한 절연 물질을 포함할 수 있고, 제2 식각 정지막(155)은 제1 식각 정지막(135)과 동일한 물질을 포함할 수 있다.
도 2e 및 도 2f는 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 1의 C-C'선 및 D-D'선에 따른 단면들에 대응된다. 이하, 도 1, 도 2a 내지 도 2d, 및 도 3을 참조하여 설명한 내용과 중복되는 내용에 대한 서술은 생략하고, 차이점에 대해 보다 상세히 서술한다.
도 2e 및 도 2f를 참조하면, 제1 배선층(M1)은 제1 및 제2 파워 배선들(PIL1, PIL2)을 포함할 수 있다. 보다 구체적으로, 제1 및 제2 파워 배선들(PIL1, PIL2)은 제3 층간 절연막(130), 제1 식각 정지막(135), 및 제4 층간 절연막(140)을 관통할 수 있다. 제1 및 제2 파워 배선들(PIL1, PIL2) 각각의 상면들은 제4 층간 절연막(140)과 공면을 이룰 수 있고, 제1 및 제2 파워 배선들(PIL1, PIL2)의 하면들은 활성 콘택들(AC)과 각각 접촉할 수 있다.
제1 및 제2 파워 배선들(PIL1, PIL2) 각각은 제1 배리어 금속 패턴(BAP1) 및 제1 배리어 금속 패턴(BAP1) 상의 제1 금속 패턴(MEP1)을 포함할 수 있다. 제1 배리어 금속 패턴(BAP1)은 U자 형태를 가질 수 있다. 제1 배리어 금속 패턴(BAP1)의 상면은 제4 층간 절연막(140)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 제1 배리어 금속 패턴(BAP1)은 제4 층간 절연막(140), 제1 식각 정지막(135), 및 제3 층간 절연막(130)과 직접 접촉할 수 있다.
제1 배리어 금속 패턴(BAP1) 상에 제1 금속 패턴(MEP1)이 제공될 수 있다. 제1 배리어 금속 패턴(BAP1)은 제1 금속 패턴(MEP1)의 양 측벽들과 바닥면을 덮을 수 있다. 제1 금속 패턴(MEP1)의 상면은 제4 층간 절연막(140)의 상면과 실질적으로 동일하거나 더 낮을 레벨에 제공될 수 있다. 도시되진 않았지만, 제1 금속 패턴(MEP1)은 볼록한 상면을 가질 수도 있다. 제1 및 제2 파워 배선들(PIL1, PIL2) 각각의 마주보는 한 쌍의 측면들은 제4 층간 절연막(140)의 상면 또는 하면에 대하여 테이퍼진(tapered) 형태일 수 있다.
도 4, 도 6, 도 8, 도 10, 도 13, 및 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5, 도 7a, 도 9a, 도 11a, 도 14a, 및 도 16a는 도 4, 도 6, 도 8, 도 10, 도 13, 및 도 15의 A-A'선에 따른 단면도들이다. 도 7b, 도 9b, 도 11b, 도 14b, 및 도 16b는 도 6, 도 8, 도 10, 도 13, 및 도 15의 B-B'선에 따른 단면도들이다. 도 9c, 도 11c, 및 도 14c는 도 8, 도 10, 및 도 13의 C-C'선에 따른 단면도들이다. 도 9d, 도 11d, 및 도 14d는 도 8, 도 10, 및 도 13의 D-D'선에 따른 단면도들이다. 도 12a, 도 12b, 도 12c, 및 도 12d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 10의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면들에 각각 대응된다. 도 17a, 도 17b, 도 17c, 및 도 17d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 15의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면들에 각각 대응된다.
도 4 및 도 5를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 기판(100) 상에 로직 셀(LC)을 정의할 수 있다.
기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 기판(100)을 패터닝하여, 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 6, 도 7a 및 도 7b를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 도 1에 나타난 바와 같이, 희생 패턴들(PP)은 제1 피치(P1)로 제2 방향(D2)을 따라 배열되도록 형성될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 8 및 도 9a 내지 도 9d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RSR1)을 형성할 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 10c 참고).
제1 활성 패턴(AP1)의 제1 리세스(RSR1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스들(RSR2)을 형성할 수 있다. 제2 활성 패턴(AP2)의 제2 리세스(RSR2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 10 및 도 11a 내지 도 11d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 절연막(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절할 수 있는 일함수 금속으로 형성될 수 있고, 제2 금속 패턴은 저항이 낮은 금속으로 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체들(DB)은, 로직 셀(LC)의 상기 양 측에 각각 형성된 게이트 전극들(GE)과 중첩되도록 형성될 수 있다. 구체적으로, 분리 구조체들(DB)을 형성하는 것은, 제1 및 제2 층간 절연막들(110, 120) 및 게이트 전극(GE)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장되는 홀을 형성하는 것, 및 상기 홀에 절연막을 채우는 것을 포함할 수 있다.
도 12a 내지 도 12d를 참조하면, 제3 층간 절연막(130)을 관통하는 제1 비아들(VI1)이 형성될 수 있다. 제1 비아들(VI1)은 싱글 다마신 공정을 통해 형성될 수 있다. 보다 구체적으로, 제2 층간 절연막(120) 상에 제3 층간 절연막(130) 및 제1 식각 정지막(135)이 형성될 수 있다. 제1 식각 정지막(135)을 패터닝하여 제1 비아들(VI1)을 형성할 위치를 정의할 수 있다. 제1 식각 정지막(135)을 마스크로 제3 층간 절연막(130)을 식각하여 제3 트렌치들(TR3)을 형성할 수 있다. 제1 식각 정지막(135) 상에 ALD(Atomic Layer Deposition) 공정 또는 CVD(Chemical vapor Deposition) 공정을 수행하여, 제3 트렌치들(TR3) 내부를 채우고 제1 식각 정지막(135)의 상면을 덮는 제1 금속 물질층을 형성할 수 있다. 상기 제1 금속 물질층 상에 상기 제1 식각 정지막(135)이 노출될 때까지 CMP(Chemical-mechanical Polishing) 공정을 수행하여, 제3 트렌치들(TR3)의 내부에 제공되는 제1 비아들(VI1)을 형성할 수 있다.
도 13 및 도 14a 내지 도 14d를 참고하면, 제1 내지 제5 하부 배선들(LIL1-LIL5) 및 제4 층간 절연막(140)이 형성될 수 있다. 보다 구체적으로, 제1 식각 정지막(135) 상에 PVD(Physical Vapor Deposition) 공정을 수행하여, 제2 금속 물질층을 형성할 수 있다. 상기 제2 금속 물질층은 제1 식각 정지막(135)의 상면 및 상기 제1 식각 정지막(135)에 의해 노출된 제1 비아들(VI1)의 상면을 모두 덮을 수 있다. 이후, 제2 금속 물질층을 식각하여 제4 트렌치들(TR4)을 형성할 수 있다. 이에 따라, 제1 내지 제5 하부 배선들(LIL1-LIL5)이 형성될 수 있다. 제4 트렌치들(TR4)은 제1 내지 제5 하부 배선들(LIL1-LIL5)을 정의할 수 있다. 상기 제4 트렌치들(TR4) 상에 절연 물질을 증착하여 상기 제4 트렌치들(TR4)의 내부 및 상기 제1 내지 제5 하부 배선들(LIL1-LIL5)의 상면들을 덮는 제1 절연층을 형성할 수 있다. 상기 제1 절연층 상에 상기 제1 내지 제5 하부 배선들(LIL1-LIL5)의 상면들이 노출될 때까지 CMP(Chemical-mechanical Polishing) 공정을 수행하여, 제4 층간 절연막(140)을 형성할 수 있다.
도 15, 도 16a 및 도 16b를 참조하면, 제4 층간 절연막(140) 내에 제1 및 제2 파워 배선들(PIL1, PIL2)이 형성될 수 있다. 제1 및 제2 파워 배선들(PIL1, PIL2) 각각은 다마신 공정을 통해 형성될 수 있다. 보다 구체적으로, 제4 층간 절연막(140)을 식각하여 제5 트렌치들(TR5)을 형성할 수 있다. 상기 제5 트렌치들(TR5)은 제1 및 제2 파워 배선들(PIL1, PIL2)의 위치를 정의할 수 있다. 상기 제5 트렌치들(TR5)의 바닥면들 및 내측벽들 상에 제1 배리어 금속 패턴(BAP1)이 형성될 수 있다. 상기 제1 배리어 금속 패턴(BAP1) 상에 제5 트렌치들(TR5)의 내부를 채우는 제1 금속 패턴들(MEP1)이 형성될 수 있다. 상기 제4 층간 절연막(140) 상에 CMP(Chemical-mechanical Polishing) 공정을 수행하여, 제5 트렌치들(TR5)의 내부에 제공되는 제1 및 제2 파워 배선들을 형성할 수 있다.
도 17a 내지 도 17d를 참조하면, 제5 층간 절연막(150) 및 제2 비아들(VI2)이 형성될 수 있다. 제2 비아들(VI2)의 형성은 제1 비아들(VI1)의 형성과 실질적으로 동일할 수 있다. 보다 구체적으로, 제2 비아들(VI2)은 싱글 다마신 공정을 통해 형성될 수 있다. 제4 층간 절연막(140) 상에 제5 층간 절연막(150) 및 제2 식각 정지막(155)이 형성될 수 있다. 제2 식각 정지막(155)을 패터닝하여 제2 비아들(VI2)을 형성할 위치를 정의할 수 있다. 제2 식각 정지막(155)을 마스크로 제5 층간 절연막(150)을 식각하여 제6 트렌치들(TR3)을 형성할 수 있다. 제2 식각 정지막(155) 상에 ALD(Atomic Layer Deposition) 공정 또는 CVD(Chemical vapor Deposition) 공정을 수행하여, 제6 트렌치들(TR6) 내부를 채우고 제2 식각 정지막(155)의 상면을 덮는 제3 금속 물질층을 형성할 수 있다. 상기 제3 금속 물질층 상에 상기 제2 식각 정지막(155)이 노출될 때까지 CMP(Chemical-mechanical Polishing) 공정을 수행하여, 제6 트렌치들(TR6)의 내부에 제공되는 제2 비아들(VI2)을 형성할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 내지 제3 상부 배선들(UIL1-UIL3) 및 제6 층간 절연막(160)이 형성될 수 있다. 보다 구체적으로, 제2 식각 정지막(155) 상에 PVD(Physical Vapor Deposition) 공정을 수행하여, 제4 금속 물질층을 형성할 수 있다. 상기 제4 금속 물질층은 제2 식각 정지막(155)의 상면 및 상기 제2 식각 정지막(155)에 의해 노출된 제2 비아들(VI2)의 상면을 모두 덮을 수 있다. 이후, 제4 금속 물질층을 식각하여 제7 트렌치들(TR7)을 형성할 수 있다. 이에 따라, 제1 내지 제3 상부 배선들(UIL1-UIL3)이 형성될 수 있다. 제7 트렌치들(TR7)은 제1 내지 제3 상부 배선들(UIL1-UIL3)을 정의할 수 있다. 상기 제7 트렌치들(TR7) 상에 절연 물질을 증착하여 상기 제7 트렌치들(TR7)의 내부 및 상기 제1 내지 제3 상부 배선들(UIL1-UIL3)의 상면들을 덮는 제2 절연층을 형성할 수 있다. 상기 제2 절연층 상에 상기 제1 내지 제3 상부 배선들(UIL1-UIL3)의 상면들이 노출될 때까지 CMP(Chemical-mechanical Polishing) 공정을 수행하여, 제6 층간 절연막(160)을 형성할 수 있다. 상기 서술한 제조방법에 따라 본 발명의 실시예에 따른 반조체 소자가 제조될 수 있다.
도 18a, 도 18b, 도 18c, 및 도 18d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면들로, 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면들에 각각 대응된다. 본 실시예에서는 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 보다 상세히 설명한다.
도 1 및 도 18a 내지 도 18d를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 18d 참조). 게이트 전극(GE)은, 제1 채널 패턴(CH1)의 제1 상면(TS1), 적어도 하나의 제1 측벽(SW1), 및 제1 바닥면(BS1) 상에 제공될 수 있다. 게이트 전극(GE)은, 제2 채널 패턴(CH2)의 제2 상면(TS2), 적어도 하나의 제2 측벽(SW2), 및 제2 바닥면(BS2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 절연막(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 절연막(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제2 층간 절연막(120) 상에 제1 배선층(M1)이 제공될 수 있다. 제1 배선층(M1) 상에 제2 배선층(M2)이 제공될 수 있다. 제1 배선층(M1) 및 제2 배선층(M2)에 대한 상세한 설명은, 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다
PIL1: 제1 파워 배선
LIL: 제1 하부 배선
VI1: 제1 비아
VI2: 제2 비아
130, 140: 제1 및 제2 층간 절연막
BAP1: 제1 배리어 금속 패턴
MEP1: 제1 금속 패턴

Claims (10)

  1. 기판 상의 트랜지스터들;
    상기 트랜지스터들 상의 제1 층간 절연막;
    상기 제1 층간 절연막 내에 제공된 제1 비아들;
    상기 제1 층간 절연막 상에 제공된 제2 층간 절연막; 및
    상기 제2 층간 절연막 내에 제공되며, 상기 제1 비아들과 각각 연결되는 제1 파워 배선 및 제1 하부 배선을 포함하되,
    상기 제1 파워 배선의 제1 방향으로의 제1 폭은 상기 제1 하부 배선의 상기 제1 방향으로의 제2 폭보다 크고,
    상기 제1 파워 배선은 제1 금속 물질을 포함하고,
    상기 제1 하부 배선은 제2 금속 물질을 포함하고,
    상기 제1 비아들은 제3 금속 물질을 포함하되,
    상기 제1 내지 제3 금속 물질들은 서로 다른 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 파워 배선은:
    상기 제2 층간 절연막과 접촉하는 제1 배리어 금속 패턴 및 상기 제1 배리어 금속 패턴 상의 제1 금속 패턴을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 금속 물질은 구리를 포함하고,
    상기 제2 금속 물질 및 상기 제3 금속 물질은 몰리브덴 및 루테늄을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 층간 절연막 및 상기 제2 층간 절연막 사이에 제공되는 제1 식각 정지막을 더 포함하되,
    상기 식각 정지막은 상기 제1 비아들의 상면들을 제외한 제1 층간 절연막의 상면을 덮는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제2 폭은 1nm 이상 20nm 이하인 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 폭은 상기 제2 층간 절연막의 상면과 가까워질수록 증가하고,
    상기 제2 폭은 상기 제2 층간 절연막의 상면과 가까워질수록 감소하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 제1 비아들 각각의 상기 제1 방향으로의 제3 폭은 상기 제1 층간 절연막의 상면과 가까워질수록 증가하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제1 파워 배선에는 전원 전압이 인가되는 반도체 소자.
  9. 제1 항에 있어서,
    상기 제1 하부 배선의 측면들은 상기 제2 층간 절연막과 직접 접촉하는 반도체 소자.
  10. 기판 상의 트랜지스터들;
    상기 트랜지스터들 상의 제1 층간 절연막;
    상기 제1 층간 절연막 내에 제공된 제1 비아들;
    상기 제1 층간 절연막 상에 제공된 제2 층간 절연막; 및
    상기 제2 층간 절연막 내에 제공되며, 상기 제1 비아들과 각각 연결되는 제1 파워 배선 및 제1 하부 배선을 포함하되,
    상기 제1 파워 배선의 제1 방향으로의 최소 폭은 상기 제1 하부 배선의 상기 제1 방향으로의 최소 폭보다 크고,
    상기 제1 파워 배선의 상면의 폭은 상기 제1 파워 배선의 하면의 폭보다 크고,
    상기 제1 하부 배선의 상면의 폭은 상기 제1 하부 배선의 하면의 폭보다 작은 반도체 소자.
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