KR20220092702A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
KR20220092702A
KR20220092702A KR1020200183299A KR20200183299A KR20220092702A KR 20220092702 A KR20220092702 A KR 20220092702A KR 1020200183299 A KR1020200183299 A KR 1020200183299A KR 20200183299 A KR20200183299 A KR 20200183299A KR 20220092702 A KR20220092702 A KR 20220092702A
Authority
KR
South Korea
Prior art keywords
interlayer insulating
insulating layer
layer
vias
patterns
Prior art date
Application number
KR1020200183299A
Other languages
Korean (ko)
Inventor
이의복
김락환
김완돈
남서우
노선영
박기철
신종찬
이민주
이현배
하승석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200183299A priority Critical patent/KR20220092702A/en
Priority to US17/344,670 priority patent/US20220208673A1/en
Priority to CN202111375811.6A priority patent/CN114678346A/en
Publication of KR20220092702A publication Critical patent/KR20220092702A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

A semiconductor device according to the concept of the present invention includes: transistors on a substrate; a first interlayer insulating film on the transistors; first vias provided in the first interlayer insulating film; a second interlayer insulating film provided on the first interlayer insulating film; and a first power wire and a first lower wire provided in the second interlayer insulating film and respectively connected to the first vias. A first width of the first power wire in a first direction is greater than a second width of the first lower wire in the first direction. The first power wire includes a first metal material. The first lower wire includes a second metal material. The first vias include a third metal material. The first to third metal materials may be different from each other.

Description

반도체 소자{Semiconductor device}semiconductor device

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a field effect transistor.

반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.A semiconductor device includes an integrated circuit including MOS field effect transistors (MOS (Metal Oxide Semiconductor) FETs). As the size of semiconductor devices and design rules are gradually reduced, the scale down of MOS field effect transistors is also accelerating. As the size of the MOS field effect transistors is reduced, the operating characteristics of the semiconductor device may be deteriorated. Accordingly, various methods for forming semiconductor devices with superior performance while overcoming limitations due to high integration of semiconductor devices are being studied.

본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device with improved electrical characteristics.

본 발명의 개념에 따른 반도체 소자는, 기판 상의 트랜지스터들; 상기 트랜지스터들 상의 제1 층간 절연막; 상기 제1 층간 절연막 내에 제공된 제1 비아들; 상기 제1 층간 절연막 상에 제공된 제2 층간 절연막; 및 상기 제2 층간 절연막 내에 제공되며, 상기 제1 비아들과 각각 연결되는 제1 파워 배선 및 제1 하부 배선을 포함하되, 상기 제1 파워 배선의 제1 방향으로의 제1 폭은 상기 제1 하부 배선의 상기 제1 방향으로의 제2 폭보다 크고, 상기 제1 파워 배선은 제1 금속 물질을 포함하고, 상기 제1 하부 배선은 제2 금속 물질을 포함하고, 상기 제1 비아들은 제3 금속 물질을 포함하되, 상기 제1 내지 제3 금속 물질들은 서로 다를 수 있다.A semiconductor device according to a concept of the present invention includes: transistors on a substrate; a first interlayer insulating film on the transistors; first vias provided in the first interlayer insulating layer; a second interlayer insulating film provided on the first interlayer insulating film; and a first power line and a first lower line provided in the second interlayer insulating layer and respectively connected to the first vias, wherein a first width of the first power line in a first direction is equal to the first greater than a second width of the lower interconnection in the first direction, the first power interconnection includes a first metal material, the first lower interconnection includes a second metal material, and the first vias include a third A metal material may be included, but the first to third metal materials may be different from each other.

본 발명의 다른 개념에 따른 반도체 소자는, 기판 상의 트랜지스터들; 상기 트랜지스터들 상의 제1 층간 절연막; 상기 제1 층간 절연막 내에 제공된 제1 비아들; 상기 제1 층간 절연막 상에 제공된 제2 층간 절연막; 및 상기 제2 층간 절연막 내에 제공되며, 상기 제1 비아들과 각각 연결되는 제1 파워 배선 및 제1 하부 배선을 포함하되, 상기 제1 파워 배선의 제1 방향으로의 최소 폭은 상기 제1 하부 배선의 상기 제1 방향으로의 최소 폭보다 크고, 상기 제1 파워 배선의 상면의 폭은 상기 제1 파워 배선의 하면의 폭보다 크고, 상기 제1 하부 배선의 상면의 폭은 상기 제1 하부 배선의 하면의 폭보다 작을 수 있다.A semiconductor device according to another concept of the present invention includes: transistors on a substrate; a first interlayer insulating film on the transistors; first vias provided in the first interlayer insulating layer; a second interlayer insulating film provided on the first interlayer insulating film; and a first power line and a first lower line provided in the second interlayer insulating layer and respectively connected to the first vias, wherein a minimum width of the first power line in the first direction is the first lower line. A width of a top surface of the first power wiring is greater than a minimum width of the wiring in the first direction, a width of a lower surface of the first power wiring is greater than a width of a bottom surface of the first power wiring, and a width of an upper surface of the first lower wiring is a width of the first lower wiring may be smaller than the width of the lower surface of

본 발명의 또 다른 개념에 따른 반도체 소자는, 활성 영역을 포함하는 기판; 상기 활성 영역 상의 활성 패턴들을 정의하는 소자 분리막, 상기 소자 분리막은 상기 활성 패턴들 각각의 하부 측벽을 덮고, 상기 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며; 상기 활성 패턴들 각각의 상부에 제공된 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴; 상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극의 양 측 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 스페이서; 상기 게이트 전극과 상기 채널 패턴 사이, 및 상기 게이트 전극과 상기 게이트 스페이서 사이에 개재된 게이트 절연막; 상기 게이트 전극의 상면 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 적어도 하나의 상기 소스/드레인 패턴들과 전기적으로 연결되는 활성 콘택; 상기 제1 층간 절연막 상의 제2 층간 절연막; 상기 제2 층간 절연막 내에 제공된 제1 비아들; 상기 제2 층간 절연막 상에 제공되는 제1 식각 정지막; 상기 제1 식각 정지막 상에 제공된 제3 층간 절연막; 및 상기 제3 층간 절연막 내에 제공되며, 상기 제1 비아들과 각각 연결되는 제1 파워 배선 및 제1 하부 배선을 포함하되, 상기 제1 파워 배선의 제1 방향으로의 제1 폭은 상기 제1 하부 배선의 상기 제1 방향으로의 제2 폭보다 크고, 상기 제1 파워 배선은 제1 금속 물질을 포함하고, 상기 제1 하부 배선은 제2 금속 물질을 포함하고, 상기 제1 비아들은 제3 금속 물질을 포함하되, 상기 제1 내지 제3 금속 물질들은 서로 다를 수 있다.A semiconductor device according to another concept of the present invention includes: a substrate including an active region; a device isolation layer defining active patterns on the active region, the device isolation layer covering a lower sidewall of each of the active patterns, and an upper portion of each of the active patterns protruding above the device isolation layer; a pair of source/drain patterns provided on each of the active patterns; a channel pattern interposed between the pair of source/drain patterns; a gate electrode crossing the channel pattern and extending in a first direction; a gate spacer provided on both sides of the gate electrode and extending in the first direction together with the gate electrode; a gate insulating layer interposed between the gate electrode and the channel pattern and between the gate electrode and the gate spacer; a gate capping pattern provided on an upper surface of the gate electrode and extending in the first direction together with the gate electrode; a first interlayer insulating layer on the gate capping pattern; an active contact electrically connected to at least one of the source/drain patterns through the first interlayer insulating layer; a second interlayer insulating film on the first interlayer insulating film; first vias provided in the second interlayer insulating layer; a first etch stop layer provided on the second interlayer insulating layer; a third interlayer insulating layer provided on the first etch stop layer; and a first power line and a first lower line provided in the third interlayer insulating layer and respectively connected to the first vias, wherein a first width of the first power line in a first direction is equal to the first greater than a second width of the lower interconnection in the first direction, the first power interconnection includes a first metal material, the first lower interconnection includes a second metal material, and the first vias include a third A metal material may be included, but the first to third metal materials may be different from each other.

본 발명에 따른 반도체 소자는 비아들 및 배선들을 포함하는 배선층을 포함할 수 있다. 상기 비아들 및 배선들은 서로 다른 금속 물질을 포함할 수 있다. 이에 따라, 전기적 특성이 향상된 반도체 소자가 제공될 수 있다. The semiconductor device according to the present invention may include a wiring layer including vias and wirings. The vias and interconnections may include different metal materials. Accordingly, a semiconductor device having improved electrical characteristics may be provided.

도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 2e 및 도 2f는 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 1의 C-C'선 및 D-D'선에 따른 단면들에 대응된다.
도 3은 도 2d의 A영역을 확대 도시한 도면이다.
도 4, 도 6, 도 8, 도 10, 도 13, 및 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5, 도 7a, 도 9a, 도 11a, 도 14a, 및 도 16a는 도 4, 도 6, 도 8, 도 10, 도 13, 및 도 15의 A-A'선에 따른 단면도들이다.
도 7b, 도 9b, 도 11b, 도 14b, 및 도 16b는 도 6, 도 8, 도 10, 도 13, 및 도 15의 B-B'선에 따른 단면도들이다.
도 9c, 도 11c, 및 도 14c는 도 8, 도 10, 및 도 13의 C-C'선에 따른 단면도들이다.
도 9d, 도 11d, 및 도 14d는 도 8, 도 10, 및 도 13의 D-D'선에 따른 단면도들이다.
도 12a, 도 12b, 도 12c, 및 도 12d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 10의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면들에 각각 대응된다.
도 17a, 도 17b, 도 17c, 및 도 17d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 15의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면들에 각각 대응된다.
도 18a, 도 18b, 도 18c, 및 도 18d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면들로, 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면들에 각각 대응된다.1 is a plan view illustrating a semiconductor device according to embodiments of the present invention.
2A to 2D are cross-sectional views taken along lines A-A', B-B', C-C', and D-D' of FIG. 1, respectively.
2E and 2F are cross-sectional views for explaining a semiconductor device according to other embodiments of the present invention, and correspond to cross-sections taken along lines C-C' and D-D' of FIG. 1, respectively.
FIG. 3 is an enlarged view of area A of FIG. 2D .
4, 6, 8, 10, 13, and 15 are plan views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention.
5, 7A, 9A, 11A, 14A, and 16A are cross-sectional views taken along line A-A' of FIGS. 4, 6, 8, 10, 13, and 15 .
7B, 9B, 11B, 14B, and 16B are cross-sectional views taken along line B-B' of FIGS. 6, 8, 10, 13, and 15 .
9C, 11C, and 14C are cross-sectional views taken along line C-C' of FIGS. 8, 10, and 13 .
9D, 11D, and 14D are cross-sectional views taken along line D-D' of FIGS. 8, 10, and 13 .
12A, 12B, 12C, and 12D are views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention. It corresponds to the cross-sections along the -C' line and the D-D' line, respectively.
17A, 17B, 17C, and 17D are views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention. It corresponds to the cross-sections along the -C' line and the D-D' line, respectively.
18A, 18B, 18C, and 18D are views for explaining a semiconductor device according to embodiments of the present invention, and are lines A-A', B-B', and C-C' of FIG. 1 . It corresponds to the cross-sections along the line and the line D-D', respectively.

도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 1 is a plan view illustrating a semiconductor device according to embodiments of the present invention. 2A to 2D are cross-sectional views taken along lines A-A', B-B', C-C' and D-D' of FIG. 1, respectively.

도 1, 도 2a, 도 2b, 도 2c, 및 도 2d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 본 명세서에서 로직 셀(LC)은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립 플롭 등)을 의미할 수 있다. 즉 로직 셀(LC)은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다. 1 , 2A, 2B, 2C, and 2D , a logic cell LC may be provided on a substrate 100 . In this specification, the logic cell LC may refer to a logic device (eg, an inverter, a flip-flop, etc.) that performs a specific function. That is, the logic cell LC may include transistors constituting a logic device and wirings connecting the transistors to each other.

기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.The substrate 100 may include a first active region PR and a second active region NR. In an embodiment of the present invention, the first active region PR may be a PMOSFET region, and the second active region NR may be an NMOSFET region. The substrate 100 may be a semiconductor substrate including silicon, germanium, silicon-germanium, or the like, or a compound semiconductor substrate. For example, the substrate 100 may be a silicon substrate.

기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.A first active region PR and a second active region NR may be defined by the second trench TR2 formed on the substrate 100 . A second trench TR2 may be positioned between the first active region PR and the second active region NR. The first active region PR and the second active region NR may be spaced apart from each other in the first direction D1 with the second trench TR2 interposed therebetween. Each of the first active region PR and the second active region NR may extend in a second direction D2 crossing the first direction D1 .

제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직한 방향(즉, 제3 방향(D3))으로 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.First active patterns AP1 and second active patterns AP2 may be provided on the first active region PR and the second active region NR, respectively. The first and second active patterns AP1 and AP2 may extend parallel to each other in the second direction D2 . The first and second active patterns AP1 and AP2 may be portions of the substrate 100 that protrude in a vertical direction (ie, the third direction D3). A first trench TR1 may be defined between the first active patterns AP1 adjacent to each other and between the second active patterns AP2 adjacent to each other. The first trench TR1 may be shallower than the second trench TR2 .

소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.The device isolation layer ST may fill the first and second trenches TR1 and TR2. The device isolation layer ST may include a silicon oxide layer. Upper portions of the first and second active patterns AP1 and AP2 may protrude vertically above the device isolation layer ST (refer to FIG. 2D ). Each of upper portions of the first and second active patterns AP1 and AP2 may have a fin shape. The device isolation layer ST may not cover upper portions of the first and second active patterns AP1 and AP2. The device isolation layer ST may cover lower sidewalls of the first and second active patterns AP1 and AP2 .

제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.First source/drain patterns SD1 may be provided on upper portions of the first active patterns AP1 . The first source/drain patterns SD1 may be impurity regions of the first conductivity type (eg, p-type). A first channel pattern CH1 may be interposed between the pair of first source/drain patterns SD1 . Second source/drain patterns SD2 may be provided on upper portions of the second active patterns AP2 . The second source/drain patterns SD2 may be impurity regions of the second conductivity type (eg, n-type). A second channel pattern CH2 may be interposed between the pair of second source/drain patterns SD2 .

제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다. The first and second source/drain patterns SD1 and SD2 may be epitaxial patterns formed by a selective epitaxial growth process. For example, top surfaces of the first and second source/drain patterns SD1 and SD2 may be coplanar with top surfaces of the first and second channel patterns CH1 and CH2. As another example, upper surfaces of the first and second source/drain patterns SD1 and SD2 may be higher than upper surfaces of the first and second channel patterns CH1 and CH2.

제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.The first source/drain patterns SD1 may include a semiconductor element (eg, SiGe) having a lattice constant greater than a lattice constant of the semiconductor element of the substrate 100 . Accordingly, the first source/drain patterns SD1 may provide compressive stress to the first channel patterns CH1 . For example, the second source/drain patterns SD2 may include the same semiconductor element (eg, Si) as the substrate 100 .

제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치(P1)로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.Gate electrodes GE crossing the first and second active patterns AP1 and AP2 and extending in the first direction D1 may be provided. The gate electrodes GE may be arranged in the second direction D2 at the first pitch P1 . The gate electrodes GE may vertically overlap the first and second channel patterns CH1 and CH2. Each of the gate electrodes GE may surround a top surface and both sidewalls of each of the first and second channel patterns CH1 and CH2.

도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.Referring back to FIG. 2D , the gate electrode GE may be provided on the first upper surface TS1 of the first channel pattern CH1 and on at least one first sidewall SW1 of the first channel pattern CH1. have. The gate electrode GE may be provided on the second top surface TS2 of the second channel pattern CH2 and on at least one second sidewall SW2 of the second channel pattern CH2. In other words, the transistor according to the present embodiment may be a three-dimensional field effect transistor (eg, FinFET) in which the gate electrode GE surrounds the channels CH1 and CH2 three-dimensionally.

도 1, 도 2a, 도 2b, 도 2c, 및 도 2d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.Referring back to FIGS. 1, 2A, 2B, 2C, and 2D , a pair of gate spacers GS may be disposed on both sidewalls of each of the gate electrodes GE. The gate spacers GS may extend in the first direction D1 along the gate electrodes GE. Top surfaces of the gate spacers GS may be higher than top surfaces of the gate electrodes GE. Top surfaces of the gate spacers GS may be coplanar with the top surface of the first interlayer insulating layer 110 to be described later. The gate spacers GS may include at least one of SiCN, SiCON, and SiN. As another example, the gate spacers GS may include a multi-layer including at least two of SiCN, SiCON, and SiN.

각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.A gate capping pattern GP may be provided on each of the gate electrodes GE. The gate capping pattern GP may extend in the first direction D1 along the gate electrode GE. The gate capping pattern GP may include a material having etch selectivity with respect to the first and second interlayer insulating layers 110 and 120 to be described later. Specifically, the gate capping patterns GP may include at least one of SiON, SiCN, SiCON, and SiN.

게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 절연막(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 절연막(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조).A gate insulating layer GI may be interposed between the gate electrode GE and the first active pattern AP1 and between the gate electrode GE and the second active pattern AP2 . The gate insulating layer GI may extend along the bottom surface of the gate electrode GE thereon. For example, the gate insulating layer GI may cover the first top surface TS1 and the first sidewall SW1 of the first channel pattern CH1 . The gate insulating layer GI may cover the second top surface TS2 and both second sidewalls SW2 of the second channel pattern CH2 . The gate insulating layer GI may cover the upper surface of the device isolation layer ST under the gate electrode GE (refer to FIG. 2D ).

본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.In an embodiment of the present invention, the gate insulating layer GI may include a high-k material having a higher dielectric constant than that of the silicon oxide layer. For example, the high-k material may include hafnium oxide, hafnium silicon oxide, hafnium zirconium oxide, hafnium tantalum oxide, lanthanum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide. It may include at least one of oxide, lithium oxide, aluminum oxide, lead scandium tantalum oxide, and lead zinc niobate.

다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다. In another embodiment, the semiconductor device of the present invention may include a negative capacitance (NC) FET using a negative capacitor. For example, the gate insulating layer GI may include a ferroelectric material layer having ferroelectric properties and a paraelectric material layer having paraelectric properties.

강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다. The ferroelectric material layer may have a negative capacitance, and the paraelectric material layer may have a positive capacitance. For example, when two or more capacitors are connected in series and the capacitance of each capacitor has a positive value, the total capacitance is decreased than the capacitance of each individual capacitor. On the other hand, when at least one of the capacitances of two or more capacitors connected in series has a negative value, the total capacitance may have a positive value and be greater than the absolute value of each individual capacitance.

음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다. When the ferroelectric material film having a negative capacitance and the paraelectric material film having a positive capacitance are connected in series, the total capacitance of the ferroelectric material film and the paraelectric material film connected in series may increase. By using the increase in the overall capacitance value, the transistor including the ferroelectric material layer may have a subthreshold swing (SS) of less than 60 mV/decade at room temperature.

강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.The ferroelectric material layer may have ferroelectric properties. The ferroelectric material layer is, for example, hafnium oxide, hafnium zirconium oxide, barium strontium titanium oxide, barium titanium oxide, and lead zirconium oxide. titanium oxide). Here, as an example, hafnium zirconium oxide may be a material in which zirconium (Zr) is doped into hafnium oxide. As another example, hafnium zirconium oxide may be a compound of hafnium (Hf), zirconium (Zr), and oxygen (O).

강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란탄(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다. The ferroelectric material layer may further include a doped dopant. For example, dopants are aluminum (Al), titanium (Ti), niobium (Nb), lanthanum (La), yttrium (Y), magnesium (Mg), silicon (Si), calcium (Ca), cerium (Ce) , dysprosium (Dy), erbium (Er), gadolinium (Gd), germanium (Ge), scandium (Sc), strontium (Sr), and may include at least one of tin (Sn). Depending on which ferroelectric material the ferroelectric material layer includes, the type of dopant included in the ferroelectric material layer may vary.

강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다. When the ferroelectric material layer includes hafnium oxide, the dopant included in the ferroelectric material layer includes, for example, at least one of gadolinium (Gd), silicon (Si), zirconium (Zr), aluminum (Al), and yttrium (Y). may include

도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다. When the dopant is aluminum (Al), the ferroelectric material layer may include 3 to 8 at% (atomic %) of aluminum. Here, the ratio of the dopant may be a ratio of aluminum to the sum of hafnium and aluminum.

도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다. When the dopant is silicon (Si), the ferroelectric material layer may contain 2 to 10 at% of silicon. When the dopant is yttrium (Y), the ferroelectric material layer may contain 2 to 10 at% of yttrium. When the dopant is gadolinium (Gd), the ferroelectric material layer may contain 1 to 7 at% gadolinium. When the dopant is zirconium (Zr), the ferroelectric material layer may include 50 to 80 at% of zirconium.

상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. The paraelectric material layer may have paraelectric properties. The paraelectric material layer may include, for example, at least one of silicon oxide and a metal oxide having a high dielectric constant. The metal oxide included in the paraelectric material layer may include, for example, at least one of hafnium oxide, zirconium oxide, and aluminum oxide, but is not limited thereto.

강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다. The ferroelectric material layer and the paraelectric material layer may include the same material. The ferroelectric material layer may have ferroelectric properties, but the paraelectric material layer may not have ferroelectric properties. For example, when the ferroelectric material layer and the paraelectric material layer include hafnium oxide, the crystal structure of hafnium oxide included in the ferroelectric material layer is different from the crystal structure of hafnium oxide included in the paraelectric material layer.

강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.The ferroelectric material layer may have a thickness having ferroelectric properties. The thickness of the ferroelectric material layer may be, for example, 0.5 to 10 nm, but is not limited thereto. Since the critical thickness representing the ferroelectric properties may vary for each ferroelectric material, the thickness of the ferroelectric material film may vary depending on the ferroelectric material.

일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.For example, the gate insulating layer GI may include one ferroelectric material layer. As another example, the gate insulating layer GI may include a plurality of ferroelectric material layers spaced apart from each other. The gate insulating layer GI may have a stacked structure in which a plurality of ferroelectric material layers and a plurality of paraelectric material layers are alternately stacked.

게이트 전극(GE)은, 제1 금속, 및 상기 제1 금속 상의 제2 금속을 포함할 수 있다. 제1 금속은 게이트 절연막(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.The gate electrode GE may include a first metal and a second metal on the first metal. The first metal may be provided on the gate insulating layer GI and may be adjacent to the first and second channel patterns CH1 and CH2. The first metal may include a work function metal that adjusts the threshold voltage of the transistor. By adjusting the thickness and composition of the first metal, a desired threshold voltage may be achieved.

제1 금속은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속, 및 질소(N)를 포함할 수 있다. 제1 금속은 탄소(C)를 더 포함할 수 있다. 제1 금속은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.The first metal may include a metal nitride layer. For example, the first metal may include at least one metal selected from the group consisting of titanium (Ti), tantalum (Ta), aluminum (Al), tungsten (W), and molybdenum (Mo), and nitrogen (N). can The first metal may further include carbon (C). The first metal may include a plurality of stacked work function metal layers.

제2 금속은 제1 금속에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.The second metal may include a metal having a lower resistance than that of the first metal. For example, the second metal may include at least one metal selected from the group consisting of tungsten (W), aluminum (Al), titanium (Ti), and tantalum (Ta).

기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.A first interlayer insulating layer 110 may be provided on the substrate 100 . The first interlayer insulating layer 110 may cover the gate spacers GS and the first and second source/drain patterns SD1 and SD2 . A top surface of the first interlayer insulating layer 110 may be substantially coplanar with top surfaces of the gate capping patterns GP and top surfaces of the gate spacers GS. A second interlayer insulating layer 120 covering the gate capping patterns GP may be provided on the first interlayer insulating layer 110 . A third interlayer insulating layer 130 may be provided on the second interlayer insulating layer 120 . A fourth interlayer insulating layer 140 may be provided on the third interlayer insulating layer 130 . For example, the first to fourth interlayer insulating layers 110 to 140 may include a silicon oxide layer.

로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 제1 피치(P1)와 동일할 수 있다.A pair of separation structures DB may be provided on both sides of the logic cell LC facing each other in the second direction D2 . The separation structure DB may extend parallel to the gate electrodes GE in the first direction D1 . A pitch between the isolation structure DB and the gate electrode GE adjacent thereto may be the same as the first pitch P1 .

분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다. The separation structure DB may extend into the first and second active patterns AP1 and AP2 through the first and second interlayer insulating layers 110 and 120 . The separation structure DB may pass through each of the first and second active patterns AP1 and AP2 . The isolation structure DB may separate the first and second active regions PR and NR of the logic cell LC from the active regions of an adjacent logic cell.

제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.Active contacts AC may be provided through the first and second interlayer insulating layers 110 and 120 to be electrically connected to the first and second source/drain patterns SD1 and SD2 , respectively. Each of the active contacts AC may be provided between a pair of gate electrodes GE.

활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다. The active contact AC may be a self-aligned contact. In other words, the active contact AC may be formed in a self-aligned manner using the gate capping pattern GP and the gate spacer GS. For example, the active contact AC may cover at least a portion of a sidewall of the gate spacer GS. Although not shown, the active contact AC may partially cover the upper surface of the gate capping pattern GP.

활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.A silicide pattern SC may be interposed between the active contact AC and the first source/drain pattern SD1 and between the active contact AC and the second source/drain pattern SD2 . The active contact AC may be electrically connected to the source/drain patterns SD1 and SD2 through the silicide pattern SC. The silicide pattern SC may include metal-silicide, and for example, may include at least one of titanium-silicide, tantalum-silicide, tungsten-silicide, nickel-silicide, and cobalt-silicide. .

제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 및 제2 활성 영역들(PR, NR) 사이에 제공될 수 있다. 게이트 콘택(GC)의 바닥면은 게이트 전극(GE)의 상면과 접할 수 있다. 게이트 콘택(GC)의 상면은, 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. A gate contact GC connected to the gate electrode GE may be provided through the second interlayer insulating layer 120 and the gate capping pattern GP. In a plan view, the gate contact GC may be provided between the first and second active regions PR and NR. A bottom surface of the gate contact GC may be in contact with a top surface of the gate electrode GE. A top surface of the gate contact GC may be coplanar with a top surface of the second interlayer insulating layer 120 .

활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.Each of the active contact AC and the gate contact GC may include a conductive pattern FM and a barrier pattern BM surrounding the conductive pattern FM. For example, the conductive pattern FM may include at least one of aluminum, copper, tungsten, molybdenum, and cobalt. The barrier pattern BM may cover sidewalls and a bottom surface of the conductive pattern FM. The barrier pattern BM may include a metal layer/metal nitride layer. The metal layer may include at least one of titanium, tantalum, tungsten, nickel, cobalt, and platinum. The metal nitride layer may include at least one of a titanium nitride layer (TiN), a tantalum nitride layer (TaN), a tungsten nitride layer (WN), a nickel nitride layer (NiN), a cobalt nitride layer (CoN), and a platinum nitride layer (PtN).

제2 층간 절연막(120) 상에 제1 배선층(M1)이 제공될 수 있다. 제1 배선층(M2) 상에 제2 배선층(M2)이 제공될 수 있다. 제1 배선층(M1) 및 제2 배선층(M2)에 대한 설명은 이하, 도 3을 참조하여 보다 상세히 설명한다.A first wiring layer M1 may be provided on the second interlayer insulating layer 120 . A second wiring layer M2 may be provided on the first wiring layer M2 . The description of the first wiring layer M1 and the second wiring layer M2 will be described in more detail below with reference to FIG. 3 .

도 3은 도 2d의 A영역을 확대 도시한 도면이다. 이하, 중복되는 내용에 대한 설명은 생략하고, 제1 배선층 및 제2 배선층에 대해 보다 상세히 설명한다.FIG. 3 is an enlarged view of area A of FIG. 2D . Hereinafter, a description of the overlapping contents will be omitted, and the first wiring layer and the second wiring layer will be described in more detail.

도 3을 도 1 및 도 2d와 함께 참조하면, 제1 배선층(M1)은 제3 층간 절연막(130), 제1 식각 정지막(135), 제4 층간 절연막(140), 제1 및 제2 파워 배선들(PIL1, PIL2), 제1 내지 제5 하부 배선들(LIL1- LIL5), 및 제1 비아들(VI1)을 포함할 수 있다. Referring to FIG. 3 together with FIGS. 1 and 2D , the first wiring layer M1 includes a third interlayer insulating layer 130 , a first etch stop layer 135 , a fourth interlayer insulating layer 140 , and first and second It may include power lines PIL1 and PIL2 , first to fifth lower lines LIL1 - LIL5 , and first vias VI1 .

제1 비아들(VI1)이 제3 층간 절연막(130) 내에 제공될 수 있다. 제1 비아들(VI1)은 제3 층간 절연막(130) 및 제1 식각 정지막(135)을 관통할 수 있다. 제1 비아들(VI1)은, 제1 및 제2 파워 배선들(PIL1, PIL2)과 활성 콘택들(AC) 사이에 개재될 수 있다. 제1 비아들(VI)은, 제1 내지 제5 하부 배선들(LIL1- LIL5)과 활성 및 게이트 콘택들(AC, GC) 사이에 개재될 수 있다. 제1 비아들(VI1) 각각의 측면은 제3 층간 절연막(130)과 직접 접촉할 수 있다. 제1 비아들(VI1)은 제1 및 제2 파워 배선들(PIL1, PIL2) 및 제1 내지 제5 하부 배선들(LIL1-LIL5)과 다른 물질을 포함할 수 있다. 보다 구체적으로, 제1 비아들(VI1)은 금속 물질 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다. First vias VI1 may be provided in the third interlayer insulating layer 130 . The first vias VI1 may pass through the third interlayer insulating layer 130 and the first etch stop layer 135 . The first vias VI1 may be interposed between the first and second power lines PIL1 and PIL2 and the active contacts AC. The first vias VI may be interposed between the first to fifth lower interconnections LIL1 - LIL5 and the active and gate contacts AC and GC. A side surface of each of the first vias VI1 may directly contact the third interlayer insulating layer 130 . The first vias VI1 may include a material different from that of the first and second power wirings PIL1 and PIL2 and the first to fifth lower wirings LIL1 - LIL5 . More specifically, the first vias VI1 may include a metal material, for example, ruthenium (Ru), molybdenum (Mo), cobalt (Co), or tungsten (W).

제1 비아들(VI1) 각각의 제1 방향(D1)으로의 폭(W3)은 제3 층간 절연막(130)의 상면과 가까워질수록 증가할 수 있다. 제1 비아들(VI1) 각각의 제1 방향(D1)으로의 폭(W3)은 1nm 이상 20nm 이하일 수 있다. 제1 비아들(VI1) 각각의 상면의 제1 방향(D1)으로의 폭(W3)은 제1 비아들(VI1) 각각의 하면의 제1 방향(D1)으로의 폭(W3) 보다 클 수 있다. 제1 비아들(VI1) 각각의 마주보는 한 쌍의 측면들은 제3 층간 절연막(130)의 상면 또는 하면에 대하여 테이퍼진(tapered) 형태일 수 있다. A width W3 of each of the first vias VI1 in the first direction D1 may increase as it approaches the top surface of the third interlayer insulating layer 130 . A width W3 of each of the first vias VI1 in the first direction D1 may be 1 nm or more and 20 nm or less. The width W3 of the top surface of each of the first vias VI1 in the first direction D1 may be greater than the width W3 of the bottom surface of each of the first vias VI1 in the first direction D1. have. A pair of opposing side surfaces of each of the first vias VI1 may be tapered with respect to an upper surface or a lower surface of the third interlayer insulating layer 130 .

제1 식각 정지막(135)이 제3 층간 절연막(130) 상에 제공될 수 있다. 제1 식각 정지막(135)은 제3 층간 절연막(130)의 상면을 덮되, 제1 비아들(VI1)의 상면을 덮지 않을 수 있다. 제1 식각 정지막(135)은 금속 산화막 또는 금속 질화막을 포함할 수 있다. 상기 금속 산화막 또는 금속 질화막은, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 적어도 하나의 금속을 함유할 수 있다. 예를 들어, 제1 식각 정지막(135)은 알루미늄 산화물, 하프늄 산화물, 하프늄 지르코늄 산화물, 알루미늄 질화물, 하프늄 질화물 또는 하프늄 지르코늄 질화물을 포함할 수 있다.A first etch stop layer 135 may be provided on the third interlayer insulating layer 130 . The first etch stop layer 135 may cover the top surface of the third interlayer insulating layer 130 , but may not cover the top surface of the first vias VI1 . The first etch stop layer 135 may include a metal oxide layer or a metal nitride layer. The metal oxide layer or the metal nitride layer may contain at least one metal selected from the group consisting of Al, Zr, Y, Hf, and Mo. For example, the first etch stop layer 135 may include aluminum oxide, hafnium oxide, hafnium zirconium oxide, aluminum nitride, hafnium nitride, or hafnium zirconium nitride.

도 1 및 도 2d를 참조하면, 제1 및 제2 파워 배선들(PIL1, PIL2)이 제4 층간 절연막(140) 내에 제공될 수 있다. 도 1을 참조하면, 제1 및 제2 파워 배선들(PIL1, PIL2)은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 파워 배선들(PIL1, PIL2)에 전원 전압들, 예를 들어 드레인 전압(VDD) 및 소스 전압(VSS)이 각각 인가될 수 있다. 1 and 2D , first and second power lines PIL1 and PIL2 may be provided in the fourth interlayer insulating layer 140 . Referring to FIG. 1 , the first and second power lines PIL1 and PIL2 may cross the logic cell LC and extend parallel to each other in the second direction D2 . Power supply voltages, for example, a drain voltage VDD and a source voltage VSS, may be respectively applied to the first and second power lines PIL1 and PIL2 .

도 1과 같이, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD)이 인가되는 제1 파워 배선(PIL1)이 배치될 수 있다. 다시 말하면, 드레인 전압(VDD)이 인가되는 제1 파워 배선(PIL1)은 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제2 파워 배선(PIL2)이 배치될 수 있다. 다시 말하면, 소스 전압(VSS)이 인가되는 제2 파워 배선(PIL2)은 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.1 , a first cell boundary CB1 extending in the second direction D2 may be defined in the logic cell LC. In the logic cell LC, a second cell boundary CB2 extending in the second direction D2 opposite to the first cell boundary CB1 may be defined. A first power line PIL1 to which the drain voltage VDD is applied may be disposed on the first cell boundary CB1 . In other words, the first power line PIL1 to which the drain voltage VDD is applied may extend in the second direction D2 along the first cell boundary CB1 . A second power line PIL2 to which a source voltage VSS, ie, a ground voltage, is applied may be disposed on the second cell boundary CB2 . In other words, the second power line PIL2 to which the source voltage VSS is applied may extend in the second direction D2 along the second cell boundary CB2 .

제1 및 제2 파워 배선들(PIL1, PIL2) 각각은 제1 배리어 금속 패턴(BAP1) 및 제1 배리어 금속 패턴(BAP1) 상의 제1 금속 패턴(MEP1)을 포함할 수 있다. 제1 배리어 금속 패턴(BAP1)은 U자 형태를 가질 수 있다. 제1 배리어 금속 패턴(BAP1)의 상면은 제4 층간 절연막(140)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 제1 배리어 금속 패턴(BAP1)은 제4 층간 절연막(140)과 직접 접촉할 수 있다. Each of the first and second power lines PIL1 and PIL2 may include a first barrier metal pattern BAP1 and a first metal pattern MEP1 on the first barrier metal pattern BAP1. The first barrier metal pattern BAP1 may have a U-shape. A top surface of the first barrier metal pattern BAP1 may be provided at substantially the same level as a top surface of the fourth interlayer insulating layer 140 . The first barrier metal pattern BAP1 may directly contact the fourth interlayer insulating layer 140 .

제1 배리어 금속 패턴(BAP1)은, 제1 금속 패턴(MEP1)과 제4 층간 절연막(140)간의 접착 특성(adhesion)을 향상시킬 수 있다. 제1 배리어 금속 패턴(BAP1)은, 제1 금속 패턴(MEP1)의 금속 성분이 제4 층간 절연막(140)으로 확산되는 것을 방지하는 배리어 역할을 수행할 수 있다. 제1 배리어 금속 패턴(BAP1)은, 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를 포함할 수 있다.The first barrier metal pattern BAP1 may improve adhesion between the first metal pattern MEP1 and the fourth interlayer insulating layer 140 . The first barrier metal pattern BAP1 may serve as a barrier to prevent a metal component of the first metal pattern MEP1 from diffusing into the fourth interlayer insulating layer 140 . The first barrier metal pattern BAP1 includes at least one of a tantalum nitride layer (TaN), a titanium nitride layer (TiN), a tantalum oxide layer (TaO), a titanium oxide layer (TiO), a manganese nitride layer (MnN), and a manganese oxide layer (MnO) can do.

제1 배리어 금속 패턴(BAP1) 상에 제1 금속 패턴(MEP1)이 제공될 수 있다. 제1 배리어 금속 패턴(BAP1)은 제1 금속 패턴(MEP1)의 양 측벽들과 바닥면을 덮을 수 있다. 제1 금속 패턴(MEP1)의 상면은 제4 층간 절연막(140)의 상면과 실질적으로 동일하거나 더 낮을 레벨에 제공될 수 있다. 도시되진 않았지만, 제1 금속 패턴(MEP1)은 볼록한 상면을 가질 수도 있다. A first metal pattern MEP1 may be provided on the first barrier metal pattern BAP1 . The first barrier metal pattern BAP1 may cover both sidewalls and a bottom surface of the first metal pattern MEP1 . The top surface of the first metal pattern MEP1 may be provided at a level substantially equal to or lower than the top surface of the fourth interlayer insulating layer 140 . Although not shown, the first metal pattern MEP1 may have a convex top surface.

제1 금속 패턴(MEP1)의 부피는, 제1 배리어 금속 패턴(BAP1)의 부피보다 클 수 있다. 제1 금속 패턴(MEP1)은 제1 비아들(VI1) 및 제1 내지 제5 하부 배선들(LIL1-LIL5)과 다른 물질을 포함할 수 있다. 제1 금속 패턴(MEP1)은, 예를 들어, 구리(Cu), 루테늄(Ru), 코발트(Co), 텅스텐(W) 또는 몰리브덴(Mo)을 포함할 수 있다.A volume of the first metal pattern MEP1 may be greater than a volume of the first barrier metal pattern BAP1 . The first metal pattern MEP1 may include a material different from that of the first vias VI1 and the first to fifth lower interconnections LIL1 to LIL5 . The first metal pattern MEP1 may include, for example, copper (Cu), ruthenium (Ru), cobalt (Co), tungsten (W), or molybdenum (Mo).

제1 및 제2 파워 배선들(PIL1, PIL2) 각각의 제1 방향(D1)으로의 폭(W1)은 제1 비아들(VI1)의 제1 방향(D1)으로의 폭(W3) 및 제1 내지 제5 하부 배선들(LIL1-LIL5) 각각의 제1 방향(D1)으로의 폭(W2)보다 클 수 있다. 제1 및 제2 파워 배선들(PIL1, PIL2) 각각의 제1 방향(D1)으로의 폭(W1)은 제4 층간 절연막(140)의 상면과 가까워질수록 증가할 수 있다. 예를 들어, 제1 파워 배선(PIL1)의 상면(PIL1a)의 제1 방향(D1)으로의 폭(W1)은 제1 파워 배선(PIL1) 하면(PIL1b)의 제1 방향(D1)으로의 폭(W1)보다 클 수 있다. 제1 및 제2 파워 배선들(PIL1, PIL2) 각각의 제1 방향(D1)으로의 폭(W1)은 20nm 이상 100nm 이하일 수 있다. 제1 및 제2 파워 배선들(PIL1, PIL2) 각각의 마주보는 한 쌍의 측면들은 제4 층간 절연막(140)의 상면 또는 하면에 대하여 테이퍼진(tapered) 형태일 수 있다. The width W1 in the first direction D1 of each of the first and second power lines PIL1 and PIL2 is the width W3 of the first vias VI1 in the first direction D1 and Each of the first to fifth lower interconnections LIL1 to LIL5 may be greater than a width W2 in the first direction D1 . A width W1 of each of the first and second power lines PIL1 and PIL2 in the first direction D1 may increase as it approaches the top surface of the fourth interlayer insulating layer 140 . For example, the width W1 of the upper surface PIL1a of the first power wiring PIL1 in the first direction D1 is the width W1 of the lower surface PIL1b of the first power wiring PIL1 in the first direction D1. It may be larger than the width W1. A width W1 of each of the first and second power lines PIL1 and PIL2 in the first direction D1 may be 20 nm or more and 100 nm or less. A pair of opposing side surfaces of each of the first and second power lines PIL1 and PIL2 may be tapered with respect to an upper surface or a lower surface of the fourth interlayer insulating layer 140 .

제1 내지 제5 하부 배선들(LIL1- LIL5)이 제4 층간 절연막(140) 내부에 제공될 수 있다. 제1 내지 제5 하부 배선들(LIL1-LIL5)은 제1 비아들(VI1) 및 제2 비아들(VI2) 사이에 개재될 수 있다. 제1 내지 제5 하부 배선들(LIL1-LIL5) 각각의 측면은 제4 층간 절연막(140)과 직접 접촉할 수 있다. 제1 내지 제5 하부 배선들(LIL1-LIL5)은 제1 내지 제5 하부 배선들(LIL1-LIL5)은, 제1 파워 배선(PIL1)과 제2 파워 배선(PIL2) 사이에 배치될 수 있다. First to fifth lower interconnections LIL1 - LIL5 may be provided in the fourth interlayer insulating layer 140 . The first to fifth lower interconnections LIL1 to LIL5 may be interposed between the first vias VI1 and the second vias VI2 . A side surface of each of the first to fifth lower interconnections LIL1 to LIL5 may directly contact the fourth interlayer insulating layer 140 . The first to fifth lower wirings LIL1 to LIL5 may be disposed between the first to fifth lower wirings LIL1 to LIL5 between the first power wiring PIL1 and the second power wiring PIL2 .

도 1과 같이, 제1 내지 제5 하부 배선들(LIL1-LIL5)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 제1 내지 제5 하부 배선들(LIL1-LIL5) 각각은 라인 형태 또는 바 형태를 가질 수 있다. 제1 내지 제5 하부 배선들(LIL1-LIL5)은 제2 피치(P2)로 제1 방향(D1)을 따라 배열될 수 있다. 제2 피치(P2)는, 제1 피치(P1)보다 작을 수 있다.As shown in FIG. 1 , the first to fifth lower interconnections LIL1 to LIL5 may extend in parallel to each other in the second direction D2 . In a plan view, each of the first to fifth lower interconnections LIL1 to LIL5 may have a line shape or a bar shape. The first to fifth lower interconnections LIL1 to LIL5 may be arranged along the first direction D1 at the second pitch P2 . The second pitch P2 may be smaller than the first pitch P1 .

제1 내지 제5 하부 배선들(LIL1-LIL5) 각각은 제1 비아들(VI1) 및, 제1 및 제2 파워 배선들(PIL1, PIL2)과 다른 물질을 포함할 수 있다. 보다 구체적으로, 제1 내지 제5 하부 배선들(LIL1-LIL5)은 금속 물질 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다. Each of the first to fifth lower interconnections LIL1 to LIL5 may include a material different from that of the first vias VI1 and the first and second power interconnections PIL1 and PIL2 . More specifically, the first to fifth lower interconnections LIL1 to LIL5 may include a metal material, for example, ruthenium (Ru), molybdenum (Mo), cobalt (Co), or tungsten (W).

제1 내지 제5 하부 배선들(LIL1-LIL5) 각각의 제1 방향(D1)으로의 폭(W2)은 제4 층간 절연막(140)의 상면과 가까워질수록 감소할 수 있다. 보다 구체적으로, 제1 내지 제5 하부 배선들(LIL1-LIL5) 각각의 제1 방향(D1)으로의 폭(W2)은 1nm 이상 20nm 이하일 수 있다. 예를 들어, 제1 내지 제5 하부 배선들(LIL1-LIL5) 중 어느 하나(LIL3)의 상면(LIL3a)의 제1 방향(D1)으로의 폭(W2)은 하면(LIL3)의 제1 방향(D1)으로의 폭(W2)보다 작을 수 있다. 제1 내지 제5 하부 배선들(LIL1-LIL5) 각각의 마주보는 한 쌍의 측면들은 제4 층간 절연막(130)의 상면 또는 하면에 대하여 테이퍼진(tapered) 형태일 수 있다.The width W2 in the first direction D1 of each of the first to fifth lower interconnections LIL1 - LIL5 may decrease as it approaches the top surface of the fourth interlayer insulating layer 140 . More specifically, the width W2 in the first direction D1 of each of the first to fifth lower interconnections LIL1 to LIL5 may be 1 nm or more and 20 nm or less. For example, the width W2 in the first direction D1 of the upper surface LIL3a of any one of the first to fifth lower interconnections LIL1 to LIL5 LIL3 is the first direction of the lower surface LIL3. It may be smaller than the width W2 into (D1). A pair of opposing side surfaces of each of the first to fifth lower interconnections LIL1 to LIL5 may be tapered with respect to an upper surface or a lower surface of the fourth interlayer insulating layer 130 .

일 실시예에 따르면, 제1 비아들(VI1), 제1 내지 제5 하부 배선들(LIL1-LIL5), 및 제1 내지 제2 파워 배선들(PIL1, PIL2)은 서로 다른 금속 물질을 포함할 수 있다. 일 예로, 제1 내지 제2 파워 배선들(PIL1, PIL2)은 구리(Cu)를 포함하고, 제1 비아들(VI1)은 몰리브덴(Mo)을 포함하고, 제1 내지 제5 하부 배선들(LIL1-LIL5)은 루테늄(Ru)을 포함할 수 있다. 다른 예로, 제1 내지 제2 파워 배선들(PIL1, PIL2)은 구리(Cu)를 포함하고, 제1 비아들(VI1)은 루테늄(Ru)을 포함하고, 제1 내지 제5 하부 배선들(LIL1-LIL5)은 몰리브덴(Mo)을 포함할 수 있다. According to an embodiment, the first vias VI1 , the first to fifth lower interconnections LIL1 to LIL5 , and the first to second power interconnections PIL1 and PIL2 may include different metal materials. can For example, the first to second power wirings PIL1 and PIL2 include copper (Cu), the first vias VI1 include molybdenum (Mo), and the first to fifth lower wirings ( LIL1-LIL5) may include ruthenium (Ru). As another example, the first to second power wirings PIL1 and PIL2 include copper (Cu), the first vias VI1 include ruthenium (Ru), and the first to fifth lower wirings ( LIL1-LIL5) may include molybdenum (Mo).

비아들 및 배선들이 포함하는 금속 물질의 비저항이 작을수록 비아들 및 배선들의 전기 전도성이 향상될 수 있다. 한편, 상기 비저항값은 비아들 및 배선들의 폭에 따라 달라지는 함수형태일 수 있다. 이에 따라, 비아들 및 배선들이 폭이 서로 다른 경우, 해당 폭에서 비저항이 작은 물질을 선택하여 비아들 및 배선들을 형성할 수 있다. 본 발명의 실시예에 따르면, 상대적으로 폭이 작은 비아들 및 하부 배선들이 포함하는 금속 물질과 상대적으로 폭이 큰 파워 배선이 포함하는 금속 물질이 서로 다를 수 있다. 이에 따라, 향상된 전기 전도성을 가지는 비아들 및 배선들이 형성될 수 있다.As the resistivity of the metal material included in the vias and wirings decreases, electrical conductivity of the vias and wirings may be improved. Meanwhile, the resistivity value may have a functional form that varies depending on widths of vias and wirings. Accordingly, when the vias and the wirings have different widths, the vias and the wirings may be formed by selecting a material having a low specific resistance in the corresponding width. According to an embodiment of the present invention, a metal material included in the relatively small vias and lower wirings and a metal material included in the power wiring having a relatively large width may be different from each other. Accordingly, vias and wirings having improved electrical conductivity may be formed.

도 1, 도 2d 및 도 3을 계속 참조하면, 제2 배선층(M2)이 제1 배선층(M1) 상에 제공될 수 있다. 제2 배선층(M2)은 제5 층간 절연막(150), 제2 식각 정지막(155), 제6 층간 절연막(160), 제2 비아들(VI2), 및 제1 내지 제3 상부 배선들(UIL1-UIL3)을 포함할 수 있다. 1 , 2D and 3 , a second wiring layer M2 may be provided on the first wiring layer M1 . The second wiring layer M2 includes a fifth interlayer insulating layer 150 , a second etch stop layer 155 , a sixth interlayer insulating layer 160 , second vias VI2 , and first to third upper wirings ( UIL1-UIL3).

제5 층간 절연막(150)이 제4 층간 절연막(140) 상에 제공될 수 있다. 제2 식각 정지막(155)이 제5 층간 절연막(150)의 상면을 덮을 수 있다. 제2 비아들(VI2)이 제5 층간 절연막(150) 내에 제공될 수 있다. 제2 비아들(VI2)은 제5 층간 절연막(150) 및 제2 식각 정지막(155)을 관통할 수 있다. 제2 비아들(VI2)은, 제1 내지 제5 하부 배선들(LIL1-LIL5)과 제1 내지 제3 상부 배선들(UIL1-UIL3) 사이에 개재될 수 있다. 제2 비아들(VI2) 각각의 측면은 제5 층간 절연막(150)과 직접 접촉할 수 있다. 제2 비아들(VI2) 각각은 제1 내지 제2 파워 배선들(PIL1, PIL2) 및 제1 내지 제5 하부 배선들(LIL1-LIL5)과 다른 물질을 포함할 수 있다. 보다 구체적으로, 제2 비아들(VI2)은 금속 물질 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다. 제2 비아들(VI2)은 제1 비아들(VI1)과 동일한 물질을 포함거나, 동일하지 않은 물질을 포함할 수 있다. A fifth interlayer insulating layer 150 may be provided on the fourth interlayer insulating layer 140 . A second etch stop layer 155 may cover an upper surface of the fifth interlayer insulating layer 150 . Second vias VI2 may be provided in the fifth interlayer insulating layer 150 . The second vias VI2 may pass through the fifth interlayer insulating layer 150 and the second etch stop layer 155 . The second vias VI2 may be interposed between the first to fifth lower interconnections LIL1 to LIL5 and the first to third upper interconnections UIL1 to UIL3 . A side surface of each of the second vias VI2 may directly contact the fifth interlayer insulating layer 150 . Each of the second vias VI2 may include a material different from that of the first to second power interconnections PIL1 and PIL2 and the first to fifth lower interconnections LIL1 to LIL5 . More specifically, the second vias VI2 may include a metal material, for example, ruthenium (Ru), molybdenum (Mo), cobalt (Co), or tungsten (W). The second vias VI2 may include the same material as the first vias VI1 or may include a material different from that of the first vias VI1 .

제1 비아들(VI2) 각각의 제1 방향(D1)으로의 폭은 제5 층간 절연막(150)의 상면과 가까워질수록 증가할 수 있다. 제2 비아들(VI2) 각각의 제1 방향(D1)으로의 폭은 1nm 이상 20nm 이하일 수 있다. 제2 비아들(VI2) 각각의 상면의 제1 방향(D1)으로의 폭은 제2 비아들(VI2) 각각의 하면의 제1 방향(D1)으로의 폭 보다 클 수 있다. 제2 비아들(VI2) 각각의 마주보는 한 쌍의 측면들은 제5 층간 절연막(150)의 상면 또는 하면에 대하여 테이퍼진(tapered) 형태일 수 있다. A width of each of the first vias VI2 in the first direction D1 may increase as it approaches the top surface of the fifth interlayer insulating layer 150 . A width of each of the second vias VI2 in the first direction D1 may be 1 nm or more and 20 nm or less. A width of a top surface of each of the second vias VI2 in the first direction D1 may be greater than a width of a bottom surface of each of the second vias VI2 in the first direction D1 . A pair of opposing side surfaces of each of the second vias VI2 may be tapered with respect to the upper surface or the lower surface of the fifth interlayer insulating layer 150 .

제1 내지 제3 상부 배선들(UIL1-UIL3)이 제2 식각 정지막(155) 상에 제공될 수 있다. 보다 구체적으로, 제1 내지 제3 상부 배선들(UIL1-UIL3)은 제6 층간 절연막(160) 내에 제공될 수 있다. 제1 내지 제3 상부 배선들(UIL1-UIL3) 각각의 측면은 제6 층간 절연막(160)과 직접 접촉할 수 있다. 제1 내지 제3 상부 배선들(UIL1-UIL3)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 제1 내지 제3 상부 배선들(UIL1-UIL3) 각각은 라인 형태 또는 바 형태를 가질 수 있다. 일 예로, 제1 내지 제3 상부 배선들(UIL1-UIL3)은 제2 방향(D2)을 따라 이격되어 배치될 수 있다. First to third upper interconnections UIL1 - UIL3 may be provided on the second etch stop layer 155 . More specifically, the first to third upper wirings UIL1 to UIL3 may be provided in the sixth interlayer insulating layer 160 . A side surface of each of the first to third upper wirings UIL1 - UIL3 may directly contact the sixth interlayer insulating layer 160 . The first to third upper wirings UIL1 - UIL3 may extend parallel to each other in the first direction D1 . In a plan view, each of the first to third upper wirings UIL1 to UIL3 may have a line shape or a bar shape. For example, the first to third upper wirings UIL1 - UIL3 may be disposed to be spaced apart from each other in the second direction D2 .

제1 내지 제3 상부 배선들(UIL1-UIL3)은 제1 비아들(VI1), 제2 비아들(VI2) 및, 제1 내지 제2 파워 배선들(PIL1, PIL2)과 다른 물질을 포함할 수 있다. 보다 구체적으로, 제1 내지 제3 하부 배선들(UIL1-UIL5)은 금속 물질 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다. The first to third upper interconnections UIL1 to UIL3 may include a material different from that of the first vias VI1 , the second vias VI2 , and the first to second power interconnections PIL1 and PIL2 . can More specifically, the first to third lower interconnections UIL1 to UIL5 may include a metal material, for example, ruthenium (Ru), molybdenum (Mo), cobalt (Co), or tungsten (W).

제1 내지 제3 상부 배선들(UIL1-UIL5) 각각의 제2 방향(D2)으로의 폭은 제6 층간 절연막(160)의 상면과 가까워질수록 감소할 수 있다. 보다 구체적으로, 제1 내지 제3 상부 배선들(UIL1-UIL5) 각각의 제2 방향(D2)으로의 폭은 1nm 이상 20nm 이하일 수 있다. 예를 들어, 제1 내지 제3 상부 배선들(UIL1-UIL5) 중 어느 하나의 상면의 제2 방향(D2)으로의 폭은 하면의 제2 방향(D2)으로의 폭보다 작을 수 있다. 제1 내지 제3 상부 배선들(UIL1-UIL5) 각각의 마주보는 한 쌍의 측면들은 제6 층간 절연막(160)의 상면 또는 하면에 대하여 테이퍼진(tapered) 형태일 수 있다.The width in the second direction D2 of each of the first to third upper wirings UIL1 - UIL5 may decrease as it approaches the top surface of the sixth interlayer insulating layer 160 . More specifically, the width in the second direction D2 of each of the first to third upper interconnections UIL1 to UIL5 may be 1 nm or more and 20 nm or less. For example, the width of the upper surface of any one of the first to third upper wirings UIL1 - UIL5 in the second direction D2 may be smaller than the width of the lower surface of any one of the first to third upper wirings UIL1 - UIL5 in the second direction D2 . A pair of opposing side surfaces of each of the first to third upper wirings UIL1 - UIL5 may be tapered with respect to an upper surface or a lower surface of the sixth interlayer insulating layer 160 .

제1 내지 제6 층간 절연막들(110, 120, 130, 140, 150, 160)은 서로 동일한 절연 물질을 포함할 수 있고, 제2 식각 정지막(155)은 제1 식각 정지막(135)과 동일한 물질을 포함할 수 있다.The first to sixth interlayer insulating layers 110 , 120 , 130 , 140 , 150 , and 160 may include the same insulating material, and the second etch stop layer 155 may be formed with the first etch stop layer 135 and It may contain the same material.

도 2e 및 도 2f는 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 1의 C-C'선 및 D-D'선에 따른 단면들에 대응된다. 이하, 도 1, 도 2a 내지 도 2d, 및 도 3을 참조하여 설명한 내용과 중복되는 내용에 대한 서술은 생략하고, 차이점에 대해 보다 상세히 서술한다.2E and 2F are cross-sectional views for explaining a semiconductor device according to other embodiments of the present invention, and correspond to cross-sections taken along lines C-C' and D-D' of FIG. 1, respectively. Hereinafter, descriptions of contents overlapping with those described with reference to FIGS. 1, 2A to 2D, and 3 will be omitted, and differences will be described in more detail.

도 2e 및 도 2f를 참조하면, 제1 배선층(M1)은 제1 및 제2 파워 배선들(PIL1, PIL2)을 포함할 수 있다. 보다 구체적으로, 제1 및 제2 파워 배선들(PIL1, PIL2)은 제3 층간 절연막(130), 제1 식각 정지막(135), 및 제4 층간 절연막(140)을 관통할 수 있다. 제1 및 제2 파워 배선들(PIL1, PIL2) 각각의 상면들은 제4 층간 절연막(140)과 공면을 이룰 수 있고, 제1 및 제2 파워 배선들(PIL1, PIL2)의 하면들은 활성 콘택들(AC)과 각각 접촉할 수 있다.Referring to FIGS. 2E and 2F , the first wiring layer M1 may include first and second power wirings PIL1 and PIL2 . More specifically, the first and second power lines PIL1 and PIL2 may pass through the third interlayer insulating layer 130 , the first etch stop layer 135 , and the fourth interlayer insulating layer 140 . Top surfaces of each of the first and second power wirings PIL1 and PIL2 may be coplanar with the fourth interlayer insulating layer 140 , and lower surfaces of the first and second power wirings PIL1 and PIL2 may be active contacts. (AC) can be in contact with each other.

제1 및 제2 파워 배선들(PIL1, PIL2) 각각은 제1 배리어 금속 패턴(BAP1) 및 제1 배리어 금속 패턴(BAP1) 상의 제1 금속 패턴(MEP1)을 포함할 수 있다. 제1 배리어 금속 패턴(BAP1)은 U자 형태를 가질 수 있다. 제1 배리어 금속 패턴(BAP1)의 상면은 제4 층간 절연막(140)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 제1 배리어 금속 패턴(BAP1)은 제4 층간 절연막(140), 제1 식각 정지막(135), 및 제3 층간 절연막(130)과 직접 접촉할 수 있다. Each of the first and second power lines PIL1 and PIL2 may include a first barrier metal pattern BAP1 and a first metal pattern MEP1 on the first barrier metal pattern BAP1. The first barrier metal pattern BAP1 may have a U-shape. A top surface of the first barrier metal pattern BAP1 may be provided at substantially the same level as a top surface of the fourth interlayer insulating layer 140 . The first barrier metal pattern BAP1 may directly contact the fourth interlayer insulating layer 140 , the first etch stop layer 135 , and the third interlayer insulating layer 130 .

제1 배리어 금속 패턴(BAP1) 상에 제1 금속 패턴(MEP1)이 제공될 수 있다. 제1 배리어 금속 패턴(BAP1)은 제1 금속 패턴(MEP1)의 양 측벽들과 바닥면을 덮을 수 있다. 제1 금속 패턴(MEP1)의 상면은 제4 층간 절연막(140)의 상면과 실질적으로 동일하거나 더 낮을 레벨에 제공될 수 있다. 도시되진 않았지만, 제1 금속 패턴(MEP1)은 볼록한 상면을 가질 수도 있다. 제1 및 제2 파워 배선들(PIL1, PIL2) 각각의 마주보는 한 쌍의 측면들은 제4 층간 절연막(140)의 상면 또는 하면에 대하여 테이퍼진(tapered) 형태일 수 있다. A first metal pattern MEP1 may be provided on the first barrier metal pattern BAP1 . The first barrier metal pattern BAP1 may cover both sidewalls and a bottom surface of the first metal pattern MEP1 . The top surface of the first metal pattern MEP1 may be provided at a level substantially equal to or lower than the top surface of the fourth interlayer insulating layer 140 . Although not shown, the first metal pattern MEP1 may have a convex top surface. A pair of opposing side surfaces of each of the first and second power lines PIL1 and PIL2 may be tapered with respect to an upper surface or a lower surface of the fourth interlayer insulating layer 140 .

도 4, 도 6, 도 8, 도 10, 도 13, 및 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5, 도 7a, 도 9a, 도 11a, 도 14a, 및 도 16a는 도 4, 도 6, 도 8, 도 10, 도 13, 및 도 15의 A-A'선에 따른 단면도들이다. 도 7b, 도 9b, 도 11b, 도 14b, 및 도 16b는 도 6, 도 8, 도 10, 도 13, 및 도 15의 B-B'선에 따른 단면도들이다. 도 9c, 도 11c, 및 도 14c는 도 8, 도 10, 및 도 13의 C-C'선에 따른 단면도들이다. 도 9d, 도 11d, 및 도 14d는 도 8, 도 10, 및 도 13의 D-D'선에 따른 단면도들이다. 도 12a, 도 12b, 도 12c, 및 도 12d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 10의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면들에 각각 대응된다. 도 17a, 도 17b, 도 17c, 및 도 17d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 15의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면들에 각각 대응된다.4, 6, 8, 10, 13, and 15 are plan views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention. 5, 7A, 9A, 11A, 14A, and 16A are cross-sectional views taken along line A-A' of FIGS. 4, 6, 8, 10, 13, and 15 . 7B, 9B, 11B, 14B, and 16B are cross-sectional views taken along line B-B' of FIGS. 6, 8, 10, 13, and 15 . 9C, 11C, and 14C are cross-sectional views taken along line C-C' of FIGS. 8, 10, and 13 . 9D, 11D, and 14D are cross-sectional views taken along line D-D' of FIGS. 8, 10, and 13 . 12A, 12B, 12C, and 12D are views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention. It corresponds to the cross-sections along the -C' line and the D-D' line, respectively. 17A, 17B, 17C, and 17D are views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention. It corresponds to the cross-sections along the -C' line and the D-D' line, respectively.

도 4 및 도 5를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 기판(100) 상에 로직 셀(LC)을 정의할 수 있다.4 and 5 , a substrate 100 including a first active region PR and a second active region NR may be provided. The first active region PR and the second active region NR may define a logic cell LC on the substrate 100 .

기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 기판(100)을 패터닝하여, 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다. By patterning the substrate 100 , first and second active patterns AP1 and AP2 may be formed. First active patterns AP1 may be formed on the first active region PR, and second active patterns AP2 may be formed on the second active region NR. A first trench TR1 may be formed between the first active patterns AP1 and between the second active patterns AP2 . A second trench TR2 may be formed between the first active region PR and the second active region NR by patterning the substrate 100 . The second trench TR2 may be formed to be deeper than the first trench TR1 .

기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.A device isolation layer ST filling the first and second trenches TR1 and TR2 may be formed on the substrate 100 . The device isolation layer ST may include an insulating material such as a silicon oxide layer. The device isolation layer ST may be recessed until upper portions of the first and second active patterns AP1 and AP2 are exposed. Accordingly, upper portions of the first and second active patterns AP1 and AP2 may protrude vertically above the device isolation layer ST.

도 6, 도 7a 및 도 7b를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 도 1에 나타난 바와 같이, 희생 패턴들(PP)은 제1 피치(P1)로 제2 방향(D2)을 따라 배열되도록 형성될 수 있다.6, 7A, and 7B , sacrificial patterns PP crossing the first and second active patterns AP1 and AP2 may be formed. The sacrificial patterns PP may be formed in a line shape or a bar shape extending in the first direction D1 . As shown in FIG. 1 , the sacrificial patterns PP may be formed to be arranged along the second direction D2 at the first pitch P1 .

구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다. Specifically, forming the sacrificial patterns PP includes forming a sacrificial layer on the entire surface of the substrate 100 , forming hard mask patterns MA on the sacrificial layer, and hard mask patterns ( MA) as an etch mask may include patterning the sacrificial layer. The sacrificial layer may include polysilicon.

희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.A pair of gate spacers GS may be formed on both sidewalls of each of the sacrificial patterns PP. Forming the gate spacers GS may include conformally forming a gate spacer layer on the entire surface of the substrate 100 and anisotropically etching the gate spacer layer. The gate spacer layer may include at least one of SiCN, SiCON, and SiN. As another example, the gate spacer layer may be a multi-layer including at least two of SiCN, SiCON, and SiN.

도 8 및 도 9a 내지 도 9d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.8 and 9A to 9D , first source/drain patterns SD1 may be formed on the first active pattern AP1 . A pair of first source/drain patterns SD1 may be formed on both sides of each of the sacrificial patterns PP.

구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RSR1)을 형성할 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 10c 참고). In detail, an upper portion of the first active pattern AP1 may be etched using the hard mask patterns MA and the gate spacers GS as an etch mask to form first recesses RSR1 . While the upper portion of the first active pattern AP1 is being etched, the device isolation layer ST between the first active patterns AP1 may be recessed (refer to FIG. 10C ).

제1 활성 패턴(AP1)의 제1 리세스(RSR1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.The first source/drain pattern SD1 may be formed by performing a selective epitaxial growth process using the inner wall of the first recess RSR1 of the first active pattern AP1 as a seed layer. have. As the first source/drain patterns SD1 are formed, a first channel pattern CH1 may be defined between the pair of first source/drain patterns SD1 . For example, the selective epitaxial growth process may include a chemical vapor deposition (CVD) process or a molecular beam epitaxy (MBE) process. The first source/drain patterns SD1 may include a semiconductor element (eg, SiGe) having a lattice constant greater than a lattice constant of the semiconductor element of the substrate 100 . Each of the first source/drain patterns SD1 may be formed of multi-layered semiconductor layers.

일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.For example, impurities may be implanted in-situ during a selective epitaxial growth process for forming the first source/drain patterns SD1 . As another example, after the first source/drain patterns SD1 are formed, impurities may be implanted into the first source/drain patterns SD1 . The first source/drain patterns SD1 may be doped to have a first conductivity type (eg, p-type).

제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.Second source/drain patterns SD2 may be formed on the second active pattern AP2 . A pair of second source/drain patterns SD2 may be formed on both sides of each of the sacrificial patterns PP.

구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스들(RSR2)을 형성할 수 있다. 제2 활성 패턴(AP2)의 제2 리세스(RSR2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.In detail, an upper portion of the second active pattern AP2 may be etched using the hard mask patterns MA and the gate spacers GS as an etch mask to form second recesses RSR2 . A second source/drain pattern SD2 may be formed by performing a selective epitaxial growth process using an inner wall of the second recess RSR2 of the second active pattern AP2 as a seed layer. As the second source/drain patterns SD2 are formed, a second channel pattern CH2 may be defined between the pair of second source/drain patterns SD2 . For example, the second source/drain patterns SD2 may include the same semiconductor element (eg, Si) as the substrate 100 . The second source/drain patterns SD2 may be doped to have a second conductivity type (eg, n-type).

제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.The first source/drain patterns SD1 and the second source/drain patterns SD2 may be sequentially formed through different processes. In other words, the first source/drain patterns SD1 and the second source/drain patterns SD2 may not be formed at the same time.

도 10 및 도 11a 내지 도 11d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.10 and 11A to 11D , the first interlayer insulating layer 110 covering the first and second source/drain patterns SD1 and SD2, the hard mask patterns MA, and the gate spacers GS. ) can be formed. For example, the first interlayer insulating layer 110 may include a silicon oxide layer.

희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다. The first interlayer insulating layer 110 may be planarized until top surfaces of the sacrificial patterns PP are exposed. The planarization of the first interlayer insulating layer 110 may be performed using an etch-back or chemical mechanical polishing (CMP) process. During the planarization process, all of the hard mask patterns MA may be removed. As a result, a top surface of the first interlayer insulating layer 110 may be coplanar with top surfaces of the sacrificial patterns PP and top surfaces of the gate spacers GS.

희생 패턴들(PP)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 절연막(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절할 수 있는 일함수 금속으로 형성될 수 있고, 제2 금속 패턴은 저항이 낮은 금속으로 형성될 수 있다. Each of the sacrificial patterns PP may be replaced with the gate electrodes GE. Specifically, the exposed sacrificial patterns PP may be selectively removed. Empty spaces may be formed by removing the sacrificial patterns PP. A gate insulating layer GI, a gate electrode GE, and a gate capping pattern GP may be formed in each of the empty spaces. The gate electrode GE may include a first metal pattern and a second metal pattern on the first metal pattern. The first metal pattern may be formed of a work function metal capable of adjusting the threshold voltage of the transistor, and the second metal pattern may be formed of a metal having low resistance.

제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다. A second interlayer insulating layer 120 may be formed on the first interlayer insulating layer 110 . The second interlayer insulating layer 120 may include a silicon oxide layer. Active contacts AC electrically connected to the first and second source/drain patterns SD1 and SD2 may be formed through the second interlayer insulating layer 120 and the first interlayer insulating layer 110 . A gate contact GC electrically connected to the gate electrode GE may be formed through the second interlayer insulating layer 120 and the gate capping pattern GP.

로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체들(DB)은, 로직 셀(LC)의 상기 양 측에 각각 형성된 게이트 전극들(GE)과 중첩되도록 형성될 수 있다. 구체적으로, 분리 구조체들(DB)을 형성하는 것은, 제1 및 제2 층간 절연막들(110, 120) 및 게이트 전극(GE)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장되는 홀을 형성하는 것, 및 상기 홀에 절연막을 채우는 것을 포함할 수 있다. A pair of separation structures DB may be respectively formed on opposite sides of the logic cell LC in the second direction D2 . The isolation structures DB may be formed to overlap the gate electrodes GE respectively formed on both sides of the logic cell LC. Specifically, the formation of the isolation structures DB penetrates the first and second interlayer insulating layers 110 and 120 and the gate electrode GE to form the first and second active patterns AP1 and AP2 . It may include forming a hole extending inward, and filling the hole with an insulating film.

도 12a 내지 도 12d를 참조하면, 제3 층간 절연막(130)을 관통하는 제1 비아들(VI1)이 형성될 수 있다. 제1 비아들(VI1)은 싱글 다마신 공정을 통해 형성될 수 있다. 보다 구체적으로, 제2 층간 절연막(120) 상에 제3 층간 절연막(130) 및 제1 식각 정지막(135)이 형성될 수 있다. 제1 식각 정지막(135)을 패터닝하여 제1 비아들(VI1)을 형성할 위치를 정의할 수 있다. 제1 식각 정지막(135)을 마스크로 제3 층간 절연막(130)을 식각하여 제3 트렌치들(TR3)을 형성할 수 있다. 제1 식각 정지막(135) 상에 ALD(Atomic Layer Deposition) 공정 또는 CVD(Chemical vapor Deposition) 공정을 수행하여, 제3 트렌치들(TR3) 내부를 채우고 제1 식각 정지막(135)의 상면을 덮는 제1 금속 물질층을 형성할 수 있다. 상기 제1 금속 물질층 상에 상기 제1 식각 정지막(135)이 노출될 때까지 CMP(Chemical-mechanical Polishing) 공정을 수행하여, 제3 트렌치들(TR3)의 내부에 제공되는 제1 비아들(VI1)을 형성할 수 있다.12A to 12D , first vias VI1 passing through the third interlayer insulating layer 130 may be formed. The first vias VI1 may be formed through a single damascene process. More specifically, a third interlayer insulating layer 130 and a first etch stop layer 135 may be formed on the second interlayer insulating layer 120 . Positions to form the first vias VI1 may be defined by patterning the first etch stop layer 135 . Third trenches TR3 may be formed by etching the third interlayer insulating layer 130 using the first etch stop layer 135 as a mask. An atomic layer deposition (ALD) process or a chemical vapor deposition (CVD) process is performed on the first etch stop layer 135 to fill the inside of the third trenches TR3 and the top surface of the first etch stop layer 135 is removed. A first metal material layer to cover may be formed. The first vias provided in the third trenches TR3 by performing a chemical-mechanical polishing (CMP) process until the first etch stop layer 135 is exposed on the first metal material layer. (VI1) can be formed.

도 13 및 도 14a 내지 도 14d를 참고하면, 제1 내지 제5 하부 배선들(LIL1-LIL5) 및 제4 층간 절연막(140)이 형성될 수 있다. 보다 구체적으로, 제1 식각 정지막(135) 상에 PVD(Physical Vapor Deposition) 공정을 수행하여, 제2 금속 물질층을 형성할 수 있다. 상기 제2 금속 물질층은 제1 식각 정지막(135)의 상면 및 상기 제1 식각 정지막(135)에 의해 노출된 제1 비아들(VI1)의 상면을 모두 덮을 수 있다. 이후, 제2 금속 물질층을 식각하여 제4 트렌치들(TR4)을 형성할 수 있다. 이에 따라, 제1 내지 제5 하부 배선들(LIL1-LIL5)이 형성될 수 있다. 제4 트렌치들(TR4)은 제1 내지 제5 하부 배선들(LIL1-LIL5)을 정의할 수 있다. 상기 제4 트렌치들(TR4) 상에 절연 물질을 증착하여 상기 제4 트렌치들(TR4)의 내부 및 상기 제1 내지 제5 하부 배선들(LIL1-LIL5)의 상면들을 덮는 제1 절연층을 형성할 수 있다. 상기 제1 절연층 상에 상기 제1 내지 제5 하부 배선들(LIL1-LIL5)의 상면들이 노출될 때까지 CMP(Chemical-mechanical Polishing) 공정을 수행하여, 제4 층간 절연막(140)을 형성할 수 있다.13 and 14A to 14D , first to fifth lower interconnections LIL1 to LIL5 and a fourth interlayer insulating layer 140 may be formed. More specifically, a physical vapor deposition (PVD) process may be performed on the first etch stop layer 135 to form a second metal material layer. The second metal material layer may cover both the top surface of the first etch stop layer 135 and the top surface of the first vias VI1 exposed by the first etch stop layer 135 . Thereafter, the second metal material layer may be etched to form fourth trenches TR4 . Accordingly, first to fifth lower interconnections LIL1 to LIL5 may be formed. The fourth trenches TR4 may define first to fifth lower interconnections LIL1 to LIL5 . Depositing an insulating material on the fourth trenches TR4 to form a first insulating layer covering the interior of the fourth trenches TR4 and upper surfaces of the first to fifth lower interconnections LIL1 to LIL5 can do. A chemical-mechanical polishing (CMP) process is performed on the first insulating layer until top surfaces of the first to fifth lower interconnections LIL1 to LIL5 are exposed to form the fourth interlayer insulating layer 140 . can

도 15, 도 16a 및 도 16b를 참조하면, 제4 층간 절연막(140) 내에 제1 및 제2 파워 배선들(PIL1, PIL2)이 형성될 수 있다. 제1 및 제2 파워 배선들(PIL1, PIL2) 각각은 다마신 공정을 통해 형성될 수 있다. 보다 구체적으로, 제4 층간 절연막(140)을 식각하여 제5 트렌치들(TR5)을 형성할 수 있다. 상기 제5 트렌치들(TR5)은 제1 및 제2 파워 배선들(PIL1, PIL2)의 위치를 정의할 수 있다. 상기 제5 트렌치들(TR5)의 바닥면들 및 내측벽들 상에 제1 배리어 금속 패턴(BAP1)이 형성될 수 있다. 상기 제1 배리어 금속 패턴(BAP1) 상에 제5 트렌치들(TR5)의 내부를 채우는 제1 금속 패턴들(MEP1)이 형성될 수 있다. 상기 제4 층간 절연막(140) 상에 CMP(Chemical-mechanical Polishing) 공정을 수행하여, 제5 트렌치들(TR5)의 내부에 제공되는 제1 및 제2 파워 배선들을 형성할 수 있다. 15, 16A, and 16B , first and second power wirings PIL1 and PIL2 may be formed in the fourth interlayer insulating layer 140 . Each of the first and second power lines PIL1 and PIL2 may be formed through a damascene process. More specifically, the fourth interlayer insulating layer 140 may be etched to form fifth trenches TR5 . The fifth trenches TR5 may define positions of the first and second power lines PIL1 and PIL2 . A first barrier metal pattern BAP1 may be formed on bottom surfaces and inner walls of the fifth trenches TR5 . First metal patterns MEP1 filling interiors of the fifth trenches TR5 may be formed on the first barrier metal pattern BAP1 . A chemical-mechanical polishing (CMP) process may be performed on the fourth interlayer insulating layer 140 to form first and second power wirings provided in the fifth trenches TR5 .

도 17a 내지 도 17d를 참조하면, 제5 층간 절연막(150) 및 제2 비아들(VI2)이 형성될 수 있다. 제2 비아들(VI2)의 형성은 제1 비아들(VI1)의 형성과 실질적으로 동일할 수 있다. 보다 구체적으로, 제2 비아들(VI2)은 싱글 다마신 공정을 통해 형성될 수 있다. 제4 층간 절연막(140) 상에 제5 층간 절연막(150) 및 제2 식각 정지막(155)이 형성될 수 있다. 제2 식각 정지막(155)을 패터닝하여 제2 비아들(VI2)을 형성할 위치를 정의할 수 있다. 제2 식각 정지막(155)을 마스크로 제5 층간 절연막(150)을 식각하여 제6 트렌치들(TR3)을 형성할 수 있다. 제2 식각 정지막(155) 상에 ALD(Atomic Layer Deposition) 공정 또는 CVD(Chemical vapor Deposition) 공정을 수행하여, 제6 트렌치들(TR6) 내부를 채우고 제2 식각 정지막(155)의 상면을 덮는 제3 금속 물질층을 형성할 수 있다. 상기 제3 금속 물질층 상에 상기 제2 식각 정지막(155)이 노출될 때까지 CMP(Chemical-mechanical Polishing) 공정을 수행하여, 제6 트렌치들(TR6)의 내부에 제공되는 제2 비아들(VI2)을 형성할 수 있다.17A to 17D , a fifth interlayer insulating layer 150 and second vias VI2 may be formed. The formation of the second vias VI2 may be substantially the same as that of the first vias VI1 . More specifically, the second vias VI2 may be formed through a single damascene process. A fifth interlayer insulating layer 150 and a second etch stop layer 155 may be formed on the fourth interlayer insulating layer 140 . The second etch stop layer 155 may be patterned to define positions where the second vias VI2 are to be formed. The fifth interlayer insulating layer 150 may be etched using the second etch stop layer 155 as a mask to form sixth trenches TR3 . An atomic layer deposition (ALD) process or a chemical vapor deposition (CVD) process is performed on the second etch stop layer 155 to fill the inside of the sixth trenches TR6 and the upper surface of the second etch stop layer 155 is removed. A third metal material layer to cover may be formed. The second vias provided in the sixth trenches TR6 by performing a chemical-mechanical polishing (CMP) process until the second etch stop layer 155 is exposed on the third metal material layer. (VI2) can be formed.

도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 내지 제3 상부 배선들(UIL1-UIL3) 및 제6 층간 절연막(160)이 형성될 수 있다. 보다 구체적으로, 제2 식각 정지막(155) 상에 PVD(Physical Vapor Deposition) 공정을 수행하여, 제4 금속 물질층을 형성할 수 있다. 상기 제4 금속 물질층은 제2 식각 정지막(155)의 상면 및 상기 제2 식각 정지막(155)에 의해 노출된 제2 비아들(VI2)의 상면을 모두 덮을 수 있다. 이후, 제4 금속 물질층을 식각하여 제7 트렌치들(TR7)을 형성할 수 있다. 이에 따라, 제1 내지 제3 상부 배선들(UIL1-UIL3)이 형성될 수 있다. 제7 트렌치들(TR7)은 제1 내지 제3 상부 배선들(UIL1-UIL3)을 정의할 수 있다. 상기 제7 트렌치들(TR7) 상에 절연 물질을 증착하여 상기 제7 트렌치들(TR7)의 내부 및 상기 제1 내지 제3 상부 배선들(UIL1-UIL3)의 상면들을 덮는 제2 절연층을 형성할 수 있다. 상기 제2 절연층 상에 상기 제1 내지 제3 상부 배선들(UIL1-UIL3)의 상면들이 노출될 때까지 CMP(Chemical-mechanical Polishing) 공정을 수행하여, 제6 층간 절연막(160)을 형성할 수 있다. 상기 서술한 제조방법에 따라 본 발명의 실시예에 따른 반조체 소자가 제조될 수 있다.Referring back to FIGS. 1 and 2A to 2D , first to third upper wirings UIL1 to UIL3 and a sixth interlayer insulating layer 160 may be formed. More specifically, a physical vapor deposition (PVD) process may be performed on the second etch stop layer 155 to form a fourth metal material layer. The fourth metal material layer may cover both the top surface of the second etch stop layer 155 and the top surface of the second vias VI2 exposed by the second etch stop layer 155 . Thereafter, the fourth metal material layer may be etched to form seventh trenches TR7 . Accordingly, first to third upper wirings UIL1 to UIL3 may be formed. The seventh trenches TR7 may define first to third upper interconnections UIL1 to UIL3 . An insulating material is deposited on the seventh trenches TR7 to form a second insulating layer covering the interior of the seventh trenches TR7 and upper surfaces of the first to third upper interconnections UIL1 to UIL3 . can do. A chemical-mechanical polishing (CMP) process is performed on the second insulating layer until top surfaces of the first to third upper interconnections UIL1 to UIL3 are exposed to form the sixth interlayer insulating layer 160 . can According to the above-described manufacturing method, the semi-finished body device according to the embodiment of the present invention can be manufactured.

도 18a, 도 18b, 도 18c, 및 도 18d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면들로, 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면들에 각각 대응된다. 본 실시예에서는 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 보다 상세히 설명한다.18A, 18B, 18C, and 18D are diagrams for explaining a semiconductor device according to embodiments of the present invention. Lines A-A', B-B' and C-C' of FIG. It corresponds to the cross-sections along the line and the line D-D', respectively. In this embodiment, a detailed description of technical features overlapping with those previously described with reference to FIGS. 1 and 2A to 2D will be omitted, and differences will be described in more detail.

도 1 및 도 18a 내지 도 18d를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.1 and 18A to 18D , a substrate 100 including a first active region PR and a second active region NR may be provided. A device isolation layer ST may be provided on the substrate 100 . The device isolation layer ST may define a first active pattern AP1 and a second active pattern AP2 on the substrate 100 . The first active pattern AP1 and the second active pattern AP2 may be defined on the first active region PR and the second active region NR, respectively.

제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.The first active pattern AP1 may include vertically stacked first channel patterns CH1 . The stacked first channel patterns CH1 may be spaced apart from each other in the third direction D3 . The stacked first channel patterns CH1 may vertically overlap each other. The second active pattern AP2 may include vertically stacked second channel patterns CH2 . The stacked second channel patterns CH2 may be spaced apart from each other in the third direction D3 . The stacked second channel patterns CH2 may vertically overlap each other. The first and second channel patterns CH1 and CH2 may include at least one of silicon (Si), germanium (Ge), and silicon-germanium (SiGe).

제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.The first active pattern AP1 may further include first source/drain patterns SD1 . The stacked first channel patterns CH1 may be interposed between a pair of adjacent first source/drain patterns SD1 . The stacked first channel patterns CH1 may connect a pair of adjacent first source/drain patterns SD1 to each other.

제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.The second active pattern AP2 may further include second source/drain patterns SD2 . The stacked second channel patterns CH2 may be interposed between a pair of adjacent second source/drain patterns SD2 . The stacked second channel patterns CH2 may connect a pair of adjacent second source/drain patterns SD2 to each other.

제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.Gate electrodes GE crossing the first and second channel patterns CH1 and CH2 and extending in the first direction D1 may be provided. The gate electrode GE may vertically overlap the first and second channel patterns CH1 and CH2. A pair of gate spacers GS may be disposed on both sidewalls of the gate electrode GE. A gate capping pattern GP may be provided on the gate electrode GE.

게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 18d 참조). 게이트 전극(GE)은, 제1 채널 패턴(CH1)의 제1 상면(TS1), 적어도 하나의 제1 측벽(SW1), 및 제1 바닥면(BS1) 상에 제공될 수 있다. 게이트 전극(GE)은, 제2 채널 패턴(CH2)의 제2 상면(TS2), 적어도 하나의 제2 측벽(SW2), 및 제2 바닥면(BS2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.The gate electrode GE may surround each of the first and second channel patterns CH1 and CH2 (see FIG. 18D ). The gate electrode GE may be provided on the first top surface TS1 , at least one first sidewall SW1 , and the first bottom surface BS1 of the first channel pattern CH1 . The gate electrode GE may be provided on the second top surface TS2 , at least one second sidewall SW2 , and the second bottom surface BS2 of the second channel pattern CH2 . In other words, the gate electrode GE may surround the top surface, the bottom surface, and both sidewalls of each of the first and second channel patterns CH1 and CH2 . The transistor according to the present embodiment may be a three-dimensional field effect transistor (eg, MBCFET) in which the gate electrode GE surrounds the channels CH1 and CH2 three-dimensionally.

각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.A gate insulating layer GI may be provided between each of the first and second channel patterns CH1 and CH2 and the gate electrode GE. The gate insulating layer GI may surround each of the first and second channel patterns CH1 and CH2.

제2 활성 영역(NR) 상에서, 게이트 절연막(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 절연막(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.An insulating pattern IP may be interposed between the gate insulating layer GI and the second source/drain patterns SD2 on the second active region NR. The gate electrode GE may be spaced apart from the second source/drain pattern SD2 by the gate insulating layer GI and the insulating pattern IP. On the other hand, on the first active region PR, the insulating pattern IP may be omitted.

기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.A first interlayer insulating layer 110 and a second interlayer insulating layer 120 may be provided on the entire surface of the substrate 100 . Active contacts AC may be provided through the first and second interlayer insulating layers 110 and 120 and respectively connected to the first and second source/drain patterns SD1 and SD2 . A gate contact GC connected to the gate electrode GE may be provided through the second interlayer insulating layer 120 and the gate capping pattern GP.

제2 층간 절연막(120) 상에 제1 배선층(M1)이 제공될 수 있다. 제1 배선층(M1) 상에 제2 배선층(M2)이 제공될 수 있다. 제1 배선층(M1) 및 제2 배선층(M2)에 대한 상세한 설명은, 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 것과 실질적으로 동일할 수 있다.A first wiring layer M1 may be provided on the second interlayer insulating layer 120 . A second wiring layer M2 may be provided on the first wiring layer M1 . Detailed descriptions of the first wiring layer M1 and the second wiring layer M2 may be substantially the same as those described above with reference to FIGS. 1, 2A to 2D, and 3 .

이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다As mentioned above, although embodiments of the present invention have been described with reference to the accompanying drawings, the present invention may be embodied in other specific forms without changing the technical spirit or essential features thereof. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

PIL1: 제1 파워 배선
LIL: 제1 하부 배선
VI1: 제1 비아
VI2: 제2 비아
130, 140: 제1 및 제2 층간 절연막
BAP1: 제1 배리어 금속 패턴
MEP1: 제1 금속 패턴PIL1: first power wiring
LIL: first lower wiring
VI1: first via
VI2: second via
130, 140: first and second interlayer insulating films
BAP1: first barrier metal pattern
MEP1: first metal pattern

Claims (10)

기판 상의 트랜지스터들;
상기 트랜지스터들 상의 제1 층간 절연막;
상기 제1 층간 절연막 내에 제공된 제1 비아들;
상기 제1 층간 절연막 상에 제공된 제2 층간 절연막; 및
상기 제2 층간 절연막 내에 제공되며, 상기 제1 비아들과 각각 연결되는 제1 파워 배선 및 제1 하부 배선을 포함하되,
상기 제1 파워 배선의 제1 방향으로의 제1 폭은 상기 제1 하부 배선의 상기 제1 방향으로의 제2 폭보다 크고,
상기 제1 파워 배선은 제1 금속 물질을 포함하고,
상기 제1 하부 배선은 제2 금속 물질을 포함하고,
상기 제1 비아들은 제3 금속 물질을 포함하되,
상기 제1 내지 제3 금속 물질들은 서로 다른 반도체 소자.transistors on the substrate;
a first interlayer insulating film on the transistors;
first vias provided in the first interlayer insulating layer;
a second interlayer insulating film provided on the first interlayer insulating film; and
a first power wiring and a first lower wiring provided in the second interlayer insulating layer and respectively connected to the first vias;
a first width of the first power wiring in a first direction is greater than a second width of the first lower wiring in the first direction;
The first power wiring includes a first metal material,
The first lower wiring includes a second metal material,
The first vias include a third metal material,
The first to third metal materials are different from each other. 제1 항에 있어서,
상기 제1 파워 배선은:
상기 제2 층간 절연막과 접촉하는 제1 배리어 금속 패턴 및 상기 제1 배리어 금속 패턴 상의 제1 금속 패턴을 포함하는 반도체 소자.According to claim 1,
The first power wiring includes:
A semiconductor device comprising: a first barrier metal pattern in contact with the second interlayer insulating layer; and a first metal pattern on the first barrier metal pattern. 제1 항에 있어서,
상기 제1 금속 물질은 구리를 포함하고,
상기 제2 금속 물질 및 상기 제3 금속 물질은 몰리브덴 및 루테늄을 포함하는 반도체 소자.According to claim 1,
The first metal material comprises copper,
The second metal material and the third metal material include molybdenum and ruthenium. 제1 항에 있어서,
상기 제1 층간 절연막 및 상기 제2 층간 절연막 사이에 제공되는 제1 식각 정지막을 더 포함하되,
상기 식각 정지막은 상기 제1 비아들의 상면들을 제외한 제1 층간 절연막의 상면을 덮는 반도체 소자.According to claim 1,
Further comprising a first etch stop layer provided between the first interlayer insulating layer and the second interlayer insulating layer,
The etch stop layer covers a top surface of the first interlayer insulating layer except for top surfaces of the first vias. 제1 항에 있어서,
상기 제2 폭은 1nm 이상 20nm 이하인 반도체 소자.According to claim 1,
The second width is a semiconductor device of 1 nm or more and 20 nm or less. 제1 항에 있어서,
상기 제1 폭은 상기 제2 층간 절연막의 상면과 가까워질수록 증가하고,
상기 제2 폭은 상기 제2 층간 절연막의 상면과 가까워질수록 감소하는 반도체 소자.According to claim 1,
The first width increases as it approaches the upper surface of the second interlayer insulating film,
The second width decreases as it approaches the upper surface of the second interlayer insulating layer. 제6 항에 있어서,
상기 제1 비아들 각각의 상기 제1 방향으로의 제3 폭은 상기 제1 층간 절연막의 상면과 가까워질수록 증가하는 반도체 소자.7. The method of claim 6,
A third width of each of the first vias in the first direction increases as it approaches a top surface of the first interlayer insulating layer. 제1 항에 있어서,
상기 제1 파워 배선에는 전원 전압이 인가되는 반도체 소자.According to claim 1,
A semiconductor device to which a power voltage is applied to the first power wiring. 제1 항에 있어서,
상기 제1 하부 배선의 측면들은 상기 제2 층간 절연막과 직접 접촉하는 반도체 소자.According to claim 1,
The side surfaces of the first lower wiring are in direct contact with the second interlayer insulating layer. 기판 상의 트랜지스터들;
상기 트랜지스터들 상의 제1 층간 절연막;
상기 제1 층간 절연막 내에 제공된 제1 비아들;
상기 제1 층간 절연막 상에 제공된 제2 층간 절연막; 및
상기 제2 층간 절연막 내에 제공되며, 상기 제1 비아들과 각각 연결되는 제1 파워 배선 및 제1 하부 배선을 포함하되,
상기 제1 파워 배선의 제1 방향으로의 최소 폭은 상기 제1 하부 배선의 상기 제1 방향으로의 최소 폭보다 크고,
상기 제1 파워 배선의 상면의 폭은 상기 제1 파워 배선의 하면의 폭보다 크고,
상기 제1 하부 배선의 상면의 폭은 상기 제1 하부 배선의 하면의 폭보다 작은 반도체 소자.
transistors on the substrate;
a first interlayer insulating film on the transistors;
first vias provided in the first interlayer insulating layer;
a second interlayer insulating film provided on the first interlayer insulating film; and
a first power wiring and a first lower wiring provided in the second interlayer insulating layer and respectively connected to the first vias;
a minimum width of the first power wiring in the first direction is greater than a minimum width of the first lower wiring in the first direction;
A width of an upper surface of the first power wiring is greater than a width of a lower surface of the first power wiring;
A width of an upper surface of the first lower wiring is smaller than a width of a lower surface of the first lower wiring.
KR1020200183299A 2020-12-24 2020-12-24 Semiconductor device KR20220092702A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200183299A KR20220092702A (en) 2020-12-24 2020-12-24 Semiconductor device
US17/344,670 US20220208673A1 (en) 2020-12-24 2021-06-10 Semiconductor device
CN202111375811.6A CN114678346A (en) 2020-12-24 2021-11-19 Semiconductor device with a plurality of transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200183299A KR20220092702A (en) 2020-12-24 2020-12-24 Semiconductor device

Publications (1)

Publication Number Publication Date
KR20220092702A true KR20220092702A (en) 2022-07-04

Family

ID=82071028

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200183299A KR20220092702A (en) 2020-12-24 2020-12-24 Semiconductor device

Country Status (3)

Country Link
US (1) US20220208673A1 (en)
KR (1) KR20220092702A (en)
CN (1) CN114678346A (en)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6469392B2 (en) * 2000-12-28 2002-10-22 Infineon Technologies Ag Conductive lines with reduced pitch
KR102310122B1 (en) * 2014-06-10 2021-10-08 삼성전자주식회사 Logic cell, integrated circuit including logic cell, and methods of manufacturing the same
US9935051B2 (en) * 2016-08-18 2018-04-03 International Business Machines Corporation Multi-level metallization interconnect structure
KR102336827B1 (en) * 2017-06-08 2021-12-09 삼성전자주식회사 Semiconductor device
DE102020127319A1 (en) * 2019-12-27 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. TWO-LAYER LINING FOR METALIZATION
US11482451B2 (en) * 2020-11-20 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures

Also Published As

Publication number Publication date
US20220208673A1 (en) 2022-06-30
CN114678346A (en) 2022-06-28

Similar Documents

Publication Publication Date Title
KR20220031799A (en) Semiconductor device
KR20220077273A (en) Semiconductor device
EP4099394A1 (en) Semiconductor device
US11810957B2 (en) Semiconductor device
KR20210042222A (en) Semiconductor device
KR20220090672A (en) Semiconductor device
US20230079697A1 (en) Semiconductor device
KR20240000949A (en) Semiconductor device and method for manufacturing the same
KR20230127800A (en) Semiconductor device
KR20220072119A (en) Semiconductor device
KR20220092702A (en) Semiconductor device
EP4401122A1 (en) Semiconductor device and a method of manufacturing the same
US20230115743A1 (en) Semiconductor device
US11728268B2 (en) Semiconductor devices including via structures having a via portion and a barrier portion
US20240113163A1 (en) Semiconductor device and method of fabricating the same
US20230326848A1 (en) Semiconductor device
EP4362103A1 (en) Semiconductor device
US20240162311A1 (en) Semiconductor device and method of manufacturing the same
US20230299086A1 (en) Semiconductor device
KR20220133356A (en) Semiconductor device and method for manufacturing the same
KR20230028602A (en) Semiconductor device and method for manufacturing the same
KR20230051370A (en) Semiconductor device
KR20230016759A (en) Semiconductor device
KR20230000485A (en) Semiconductor device and method for manufacturing the same
KR20240082018A (en) Method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination