KR20210077064A - 반도체 소자 - Google Patents

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KR20210077064A
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metal pattern
metal
lower wiring
pattern
wiring
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홍원혁
이종진
김락환
정은지
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Abstract

기판 상의 트랜지스터들; 상기 트랜지스터들 상의 제1 층간 절연막; 상기 제1 층간 절연막의 상부에 제공된 제1 하부 배선 및 제2 하부 배선; 및 상기 제1 및 제2 하부 배선들 상에 각각 제공된 제1 비아 및 제2 비아를 포함한다. 상기 제1 하부 배선의 선폭은 상기 제2 하부 배선의 선폭보다 크고, 상기 제1 및 제2 하부 배선들 각각은 제1 금속 패턴을 포함하고, 상기 제1 하부 배선은 상기 제1 금속 패턴 상의 제2 금속 패턴을 더 포함하며, 상기 제2 금속 패턴은 상기 제1 금속 패턴과는 다른 금속을 함유하고, 상기 제2 하부 배선에는 상기 제2 금속 패턴이 생략되며, 상기 제2 비아는 상기 제1 층간 절연막의 상면과 접촉하는 제1 부분, 및 상기 제2 하부 배선의 상면과 접촉하는 제2 부분을 포함하고, 상기 제2 부분의 바닥면의 최저 레벨은, 상기 제1 비아의 바닥면의 최저 레벨보다 낮다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 트랜지스터들; 상기 트랜지스터들 상의 제1 층간 절연막; 상기 제1 층간 절연막의 상부에 제공된 제1 하부 배선 및 제2 하부 배선; 및 상기 제1 및 제2 하부 배선들 상에 각각 제공된 제1 비아 및 제2 비아를 포함할 수 있다. 상기 제1 하부 배선의 선폭은 상기 제2 하부 배선의 선폭보다 크고, 상기 제1 및 제2 하부 배선들 각각은 제1 금속 패턴을 포함하고, 상기 제1 하부 배선은 상기 제1 금속 패턴 상의 제2 금속 패턴을 더 포함하며, 상기 제2 금속 패턴은 상기 제1 금속 패턴과는 다른 금속을 함유하고, 상기 제2 하부 배선에는 상기 제2 금속 패턴이 생략되며, 상기 제2 비아는 상기 제1 층간 절연막의 상면과 접촉하는 제1 부분, 및 상기 제2 하부 배선의 상면과 접촉하는 제2 부분을 포함하고, 상기 제2 부분의 바닥면의 최저 레벨은, 상기 제1 비아의 바닥면의 최저 레벨보다 낮을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 트랜지스터들; 상기 트랜지스터들 상의 제1 층간 절연막; 및 상기 제1 층간 절연막의 상부에 제공된 제1 하부 배선 및 제2 하부 배선을 포함할 수 있다. 상기 제1 하부 배선의 선폭은 상기 제2 하부 배선의 선폭보다 크고, 상기 제1 및 제2 하부 배선들 각각은 제1 금속 패턴을 포함하고, 상기 제1 하부 배선은 상기 제1 금속 패턴 상의 제2 금속 패턴을 더 포함하며, 상기 제2 금속 패턴은 상기 제1 금속 패턴과는 다른 금속을 함유하고, 상기 제1 하부 배선 내에서 상기 제2 금속 패턴이 가장 큰 부피를 차지하며, 상기 제2 하부 배선 내에서 상기 제1 금속 패턴이 가장 큰 부피를 차지하고, 상기 제2 하부 배선의 상면의 최고 레벨은, 상기 제1 하부 배선의 상면의 최고 레벨보다 낮고, 상기 제1 하부 배선의 상기 제2 금속 패턴의 상면은, 상기 제1 하부 배선의 상기 제1 금속 패턴의 상면보다 높을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 활성 영역을 포함하는 기판; 상기 활성 영역 상의 활성 패턴들을 정의하는 소자 분리막, 상기 소자 분리막은 상기 활성 패턴들 각각의 하부 측벽을 덮고, 상기 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며; 상기 활성 패턴들 각각의 상부에 제공된 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴; 상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극의 양 측 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 스페이서; 상기 게이트 전극과 상기 채널 패턴 사이, 및 상기 게이트 전극과 상기 게이트 스페이서 사이에 개재된 게이트 유전 패턴; 상기 게이트 전극의 상면 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 적어도 하나의 상기 소스/드레인 패턴들과 전기적으로 연결되는 활성 콘택; 상기 제1 층간 절연막 상의 제2 층간 절연막 내에 제공된 제1 금속 층; 및 상기 제2 층간 절연막 상의 제3 층간 절연막 내에 제공된 제2 금속 층을 포함할 수 있다. 상기 제1 금속 층은, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제1 하부 배선 및 제2 하부 배선을 포함하고, 상기 제1 및 제2 하부 배선들 중 적어도 하나는 상기 활성 콘택과 전기적으로 연결되며, 상기 제2 금속 층은, 제1 및 제2 비아들을 통해 상기 제1 및 제2 하부 배선들과 각각 전기적으로 연결되는 제1 및 제2 상부 배선들을 포함하고, 상기 제1 하부 배선의 선폭은 상기 제2 하부 배선의 선폭보다 크고, 상기 제1 및 제2 하부 배선들 각각은 제1 금속 패턴을 포함하고, 상기 제1 하부 배선은 상기 제1 금속 패턴 상의 제2 금속 패턴을 더 포함하며, 상기 제2 금속 패턴은 상기 제1 금속 패턴과는 다른 금속을 함유하고, 상기 제2 하부 배선에는 상기 제2 금속 패턴이 생략되며, 상기 제2 비아는 상기 제2 층간 절연막의 상면과 접촉하는 제1 부분, 및 상기 제2 하부 배선의 상기 상면과 접촉하는 제2 부분을 포함하고, 상기 제2 부분의 바닥면의 최저 레벨은, 상기 제1 비아의 바닥면의 최저 레벨보다 낮을 수 있다.
본 발명에 따른 반도체 소자는, 배선의 선폭에 따라 최적의 비저항을 갖는 금속을 선택함으로써, 배선의 비저항을 효과적으로 낮출 수 있다. 선폭 및 피치가 상대적으로 작은 배선들은 층간 절연막의 상면보다 더 낮게 형성될 수 있고, 이로써 비아의 오프셋으로 인한 쇼트 문제를 방지할 수 있다. 결과적으로, 본 발명에 따른 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 11의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3은 도 2d의 M 영역 및 N 영역을 확대한 단면도이다.
도 4는 본 발명의 하부 배선을 구성하는 금속의 비저항을 나타낸 그래프이다.
도 5, 도 7, 도 9 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 6, 도 8a 및 도 10a, 도 12a는 각각 도 5, 도 7, 도 9 및 도 11의 A-A'선에 따른 단면도들이다.
도 8b, 도 10b 및 도 12b는 각각 도 7, 도 9 및 도 11의 B-B'선에 따른 단면도들이다.
도 10c 및 도 12c는 각각 도 9 및 도 11의 C-C'선에 따른 단면도들이다.
도 10d 및 도 12d는 각각 도 9 및 도 11의 D-D'선에 따른 단면도들이다.
도 13 내지 도 19는 본 발명의 실시예들에 따른 하부 배선을 형성하는 방법을 설명하기 위한 것으로, 도 2d의 M 영역 및 N 영역을 확대한 단면도들이다.
도 20은 본 발명의 실시예들에 따른 하부 배선을 설명하기 위한 것으로, 도 2d의 M 영역 및 N 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 21은 본 발명의 실시예들에 따른 하부 배선들을 설명하기 위한 단면도이다.
도 22는 본 발명의 실시예들에 따른 제1 하부 배선을 설명하기 위한 단면도이다.
도 23a 내지 도 23d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 11의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 3은 도 2d의 M 영역 및 N 영역을 확대한 단면도이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 본 명세서에서 로직 셀(LC)은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립 플롭 등)를 의미할 수 있다. 즉, 로직 셀(LC)은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직한 방향(즉, 제3 방향(D3))으로 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치(P1)로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 12e 참조).
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속, 및 상기 제1 금속 상의 제2 금속을 포함할 수 있다. 제1 금속은 게이트 유전 패턴(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속, 및 질소(N)를 포함할 수 있다. 제1 금속은 탄소(C)를 더 포함할 수 있다. 제1 금속은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속은 제1 금속에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 제1 피치(P1)와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 및 제2 활성 영역들(PR, NR) 사이에 제공될 수 있다. 게이트 콘택(GC)의 바닥면은 게이트 전극(GE)의 상면과 접할 수 있다. 게이트 콘택(GC)의 상면은, 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 하부 배선들(LIL1), 제2 하부 배선들(LIL2) 및 하부 비아들(VI)을 포함할 수 있다. 하부 비아들(VI)은, 제1 및 제2 하부 배선들(LIL1, LIL2) 아래에 제공될 수 있다.
제1 하부 배선들(LIL1)은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제1 하부 배선들(LIL1)은 파워 배선일 수 있다. 예를 들어, 제1 하부 배선(LIL1)에 드레인 전압(VDD) 또는 소스 전압(VSS)이 인가될 수 있다.
도 1을 참조하면, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD), 즉 파워 전압이 인가되는 제1 하부 배선(LIL1)이 배치될 수 있다. 드레인 전압(VDD)이 인가되는 제1 하부 배선(LIL1)은, 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제1 하부 배선(LIL1)이 배치될 수 있다. 소스 전압(VSS)이 인가되는 제1 하부 배선(LIL1)은, 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
제2 하부 배선들(LIL2)은, 드레인 전압(VDD)이 인가되는 제1 하부 배선(LIL1)과 소스 전압(VSS)이 인가되는 제1 하부 배선(LIL1) 사이에 배치될 수 있다. 제2 하부 배선들(LIL2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 제2 하부 배선들(LIL2)은 라인 형태 또는 바 형태를 가질 수 있다. 제2 하부 배선들(LIL2) 제2 피치(P2)로 제1 방향(D1)을 따라 배열될 수 있다. 제2 피치(P2)는, 제1 피치(P1)보다 작을 수 있다.
제1 하부 배선들(LIL1) 각각의 선폭은 제1 폭(W1)일 수 있다. 제2 하부 배선들(LIL2) 각각의 선폭은 제2 폭(W2)일 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다. 예를 들어, 제1 폭(W1)은 12nm보다 작을 수 있다. 제2 폭(W2)은 12nm보다 클 수 있다.
하부 비아들(VI)은, 제1 및 제2 하부 배선들(LIL1, LIL2)과 활성 콘택들(AC) 사이에 개재될 수 있다. 하부 비아들(VI)은, 제2 하부 배선들(LIL2)과 게이트 콘택들(GC) 사이에 개재될 수 있다.
제3 및 제4 층간 절연막들(130, 140) 사이에 식각 정지막(ESL)이 개재될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(UIL)을 포함할 수 있다.
상부 배선들(UIL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 상부 배선들(UIL)은 라인 형태 또는 바 형태를 가질 수 있다. 상부 배선들(UIL)은 제2 방향(D2)을 따라 배열될 수 있다.
상부 배선(UIL)은 라인부(HEP) 및 비아부(VEP)를 포함할 수 있다. 라인부(HEP)는 제4 층간 절연막(140) 상부에 제공되어, 제1 방향(D1)으로 연장되는 부분일 수 있다. 비아부(VEP)는 제4 층간 절연막(140)의 하부에 제공되어, 라인부(HEP)로부터 제1 금속 층(M1)을 향해 연장될 수 있다. 다시 말하면, 비아부(VEP)는 제1 금속 층(M1)과 라인부(HEP) 사이에 개재되어, 이들을 서로 연결하는 비아일 수 있다.
라인부(HEP) 및 비아부(VEP)는 서로 일체로 연결되어 하나의 도전체, 즉 하나의 상부 배선(UIL)을 구성할 수 있다. 라인부(HEP) 및 비아부(VEP)는 듀얼 다마신 공정을 통해 하나의 상부 배선(UIL)으로 형성될 수 있다.
도 3을 참조하여, 본 실시예에 따른 제1 하부 배선(LIL1) 및 제2 하부 배선(LIL2)에 대해 보다 상세히 설명한다.
먼저 제1 하부 배선(LIL1)에 대해 상세히 설명한다. 제1 하부 배선(LIL1)은, 배리어 금속 패턴(BAP), 배리어 금속 패턴(BAP) 상의 제1 금속 패턴(MEP1), 제1 금속 패턴(MEP1) 상의 제2 금속 패턴(MEP2), 및 제2 금속 패턴(MEP2) 상의 금속 캐핑 패턴(CAP)을 포함할 수 있다.
배리어 금속 패턴(BAP)의 상부는 리세스되어, 리세스 영역(RS)이 정의될 수 있다. 다시 말하면, 배리어 금속 패턴(BAP)의 상면(BAPt)은, 제3 층간 절연막(130)의 상면(130t)보다 낮을 수 있다. 배리어 금속 패턴(BAP)은 U자 형태를 가질 수 있다.
배리어 금속 패턴(BAP)은, 제1 하부 배선(LIL1)과 제3 층간 절연막(130)간의 접착 특성(adhesion)을 향상시킬 수 있다. 배리어 금속 패턴(BAP)은, 제2 금속 패턴(MEP2)의 금속 성분이 제3 층간 절연막(130)으로 확산되는 것을 방지하는 배리어 역할을 수행할 수 있다. 배리어 금속 패턴(BAP)은, 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를 포함할 수 있다.
제1 금속 패턴(MEP1)은, 하부(LP), 및 하부(LP)로부터 제3 방향(D3)으로 연장되는 한 쌍의 상부들(UP)을 포함할 수 있다. 다시 말하면, 제1 금속 패턴(MEP1)은 U자 형태를 가질 수 있다. 제3 층간 절연막(130)의 상면(130t)은 제1 레벨(LV1)에 위치할 수 있다. 제1 금속 패턴(MEP1)의 상부(UP)의 상면(MEP1t)은, 제2 레벨(LV2)에 위치할 수 있다. 제2 레벨(LV2)은 제1 레벨(LV1)보다 낮을 수 있다. 제1 금속 패턴(MEP1)의 상부(UP)는 제1 방향(D1)으로 제1 두께(T1)를 가질 수 있다.
제1 금속 패턴(MEP1)은, 후술할 전자평균자유경로(eMFP: electron mean free path)가 상대적으로 낮은 금속, 예를 들어, 루테늄(Ru), 코발트(Co), 텅스텐(W) 또는 몰리브덴(Mo)을 포함할 수 있다. 제1 금속 패턴(MEP1)은, 상대적으로 작은 제1 두께(T1)(예를 들어, 12nm 이하)에서 비저항이 낮은 특성을 가질 수 있다.
제2 금속 패턴(MEP2)은, 제1 금속 패턴(MEP1)의 하부(LP) 및 한 쌍의 상부들(UP)에 의해 둘러싸인 공간 내에 제공될 수 있다. 다시 말하면, 제2 금속 패턴(MEP2)의 바닥면은 제1 금속 패턴(MEP1)의 하부(LP)와 접할 수 있다. 제2 금속 패턴(MEP2)의 양 측벽들은, 제1 금속 패턴(MEP1)의 한 쌍의 상부들(UP)과 각각 접할 수 있다. 제2 금속 패턴(MEP2)은, 제1 하부 배선(LIL1)을 구성하는 금속 패턴들 중 가장 큰 부피를 가질 수 있다.
제2 금속 패턴(MEP2)은 굴곡진 상면(MEP2t)을 가질 수 있다. 제2 금속 패턴(MEP2)의 상면(MEP2t)의 최고 레벨은, 제3 레벨(LV3)에 위치할 수 있다. 제3 레벨(LV3)은 제1 레벨(LV1)과 제2 레벨(LV2) 사이일 수 있다.
제2 금속 패턴(MEP2)은 제1 금속 패턴(MEP1)과 다른 금속 물질을 포함할 수 있다. 제2 금속 패턴(MEP2)은, 후술할 전자평균자유경로(eMFP)가 상대적으로 큰 금속, 예를 들어, 구리(Cu)를 포함할 수 있다. 제2 금속 패턴(MEP2)은, 상대적으로 큰 선폭에서 비저항이 낮은 특성을 가질 수 있다.
금속 캐핑 패턴(CAP)은, 제1 금속 패턴(MEP1)의 상면(MEP1t) 및 제2 금속 패턴(MEP2)의 상면(MEP2t)을 덮을 수 있다. 금속 캐핑 패턴(CAP)은 얇고 균일한 두께를 가질 수 있다. 금속 캐핑 패턴(CAP)은, 루테늄(Ru), 코발트(Co), 또는 그래핀(Graphene)을 포함할 수 있다.
제1 하부 배선(LIL1)의 상면(LIL1t)의 최고 레벨은, 제4 레벨(LV4)에 위치할 수 있다. 일 예로, 제4 레벨(LV4)은 제1 레벨(LV1)과 실질적으로 동일할 수 있다. 다른 예로, 제4 레벨(LV4)은 제1 레벨(LV1)과 제3 레벨(LV3) 사이에 위치할 수 있다.
이어서 제2 하부 배선(LIL2)에 대해 상세히 설명한다. 제2 하부 배선(LIL2)은, 배리어 금속 패턴(BAP), 배리어 금속 패턴(BAP) 상의 제1 금속 패턴(MEP1), 및 제1 금속 패턴(MEP1) 상의 금속 캐핑 패턴(CAP)을 포함할 수 있다. 제1 하부 배선(LIL1)과 달리, 제2 하부 배선(LIL2) 내에 제2 금속 패턴(MEP2)은 생략될 수 있다.
제2 하부 배선(LIL2)의 배리어 금속 패턴(BAP)은, 제1 하부 배선(LIL1)의 배리어 금속 패턴(BAP)과 동일한 물질을 포함할 수 있다. 제2 하부 배선(LIL2)의 제1 금속 패턴(MEP1)은, 제1 하부 배선(LIL1)의 제1 금속 패턴(MEP1)과 동일한 물질을 포함할 수 있다. 제2 하부 배선(LIL2)의 금속 캐핑 패턴(CAP)은, 제1 하부 배선(LIL1)의 금속 캐핑 패턴(CAP)과 동일한 물질을 포함할 수 있다.
제2 하부 배선(LIL2)의 제1 금속 패턴(MEP1)은, 제1 방향(D1)으로 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)의 두 배보다 클 수 있다. 일 예로, 제2 두께(T2)는 12nm보다 작을 수 있다.
제2 하부 배선(LIL2)의 제1 금속 패턴(MEP1)은 굴곡진 상면(MEP1t)을 가질 수 있다. 제1 금속 패턴(MEP1)의 상면(MEP1t)의 최고 레벨은, 제2 레벨(LV2)에 위치할 수 있다. 제2 레벨(LV2)은 제1 레벨(LV1)보다 낮을 수 있다. 제2 하부 배선(LIL2)의 금속 캐핑 패턴(CAP)은, 제1 금속 패턴(MEP1)의 상면(MEP1t)을 덮을 수 있다.
제2 하부 배선(LIL2)의 상면(LIL2t)의 최고 레벨은, 제5 레벨(LV5)에 위치할 수 있다. 제5 레벨(LV5)은, 제1 하부 배선(LIL1)의 상면(LIL1t)의 제4 레벨(LV4)보다 낮을 수 있다. 제5 레벨(LV5)은 제1 레벨(LV1)과 제2 레벨(LV2) 사이에 위치할 수 있다.
식각 정지막(ESL)이 제1 하부 배선(LIL1)의 상면(LIL1t), 제2 하부 배선(LIL2)의 상면(LIL2t) 및 제3 층간 절연막(130)의 상면(130t)을 덮을 수 있다. 식각 정지막(ESL)은, 배리어 금속 패턴(BAP) 상의 리세스 영역(RS)을 채울 수 있다.
상부 배선(UIL)의 비아부(VEP)가 식각 정지막(ESL)을 관통하여, 제1 하부 배선(LIL1)의 상면(LIL1t)에 접촉할 수 있다. 상부 배선(UIL)은 상대적으로 큰 선폭을 갖기 때문에, 비아부(VEP)가 오정렬되지 않고 상부 배선(UIL) 상에 정렬될 수 있다. 일 예로, 상부 배선(UIL)의 비아부(VEP)는 제1 하부 배선(LIL1)의 중심에 정렬될 수 있다. 비아부(VEP)의 바닥면은, 제1 하부 배선(LIL1)의 상면(LIL1t)을 따라 굴곡진 프로파일을 가질 수 있다. 제1 하부 배선(LIL1) 상의 비아부(VEP)의 바닥면의 최저 레벨은, 제6 레벨(LV6)에 위치할 수 있다.
상부 배선(UIL)의 비아부(VEP)가 식각 정지막(ESL)을 관통하여, 제2 하부 배선(LIL2)의 상면(LIL2t)에 접촉할 수 있다. 일 예로, 상부 배선(UIL)의 비아부(VEP)는 제2 하부 배선(LIL2)의 중심으로부터 제1 방향(D1)으로 오프셋될 수 있다. 이로써 비아부(VEP)는, 제3 층간 절연막(130)의 상면(130t)과 접촉하는 제1 부분(PA1), 및 제2 하부 배선(LIL2)의 상면(LIL2t)과 접촉하는 제2 부분(PA2)을 포함할 수 있다.
제2 부분(PA2)은 제1 부분(PA1)에 비해 제2 하부 배선(LIL2)을 향해 아래로 더 돌출될 수 있다. 따라서, 제1 부분(PA1)과 제2 부분(PA2)은 계단식 구조를 구성할 수 있다. 제1 부분(PA1)의 바닥면은, 제2 부분(PA2)의 바닥면보다 더 높을 수 있다.
비아부(VEP)의 제2 부분(PA2)의 바닥면은, 제2 하부 배선(LIL2)의 상면(LIL2t)을 따라 굴곡진 프로파일을 가질 수 있다. 비아부(VEP)의 제2 부분(PA2)의 바닥면의 최저 레벨은, 제7 레벨(LV7)에 위치할 수 있다. 제7 레벨(LV7)은 제6 레벨(LV6)보다 낮을 수 있다.
선폭 및 피치가 상대적으로 매우 작은 제2 하부 배선들(LIL2)간에는, 그 위에 형성되는 비아가 오프셋 될 경우, 인접하는 제2 하부 배선들(LIL2)간의 쇼트 쉽게 발생할 수 있다. 이는 반도체 소자의 심각한 공정 불량을 야기한다. 도 2d를 다시 참조하면, 제2 하부 배선(LIL2)의 상면은 제3 층간 절연막(130)의 상면에 비해 더 낮게 형성되어 있을 수 있다. 따라서, 제2 하부 배선(LIL2) 상의 비아부(VEP)가 제1 방향(D1)으로 오프셋 되더라도, 인접하는 다른 제2 하부 배선(LIL2)이 비아부(VEP)와 접촉하지 않을 수 있다. 즉, 비아의 오프셋으로 인한 인접하는 제2 하부 배선들(LIL2)간의 쇼트 문제가 방지될 수 있다.
도 4는 본 발명의 하부 배선을 구성하는 금속의 비저항을 나타낸 그래프이다. 구체적으로, 도 4는 하부 배선의 선폭에 따른 금속의 비저항을 나타내고 있다.
도 4에 도시된 바와 같이, 배선의 비저항은 배선을 구성하는 금속 및 배선의 선폭에 따라 달라질 수 있다. 배선이 수십 나노미터 이하의 선폭을 가질 때, 배선의 비저항은 선폭이 감소될수록 증가할 수 있다. 배선의 선폭의 감소에 따른 비저항의 증가는 비선형적일 수 있다.
배선의 선폭이 특정 값 이하로 감소하는 경우, 서로 다른 전자평균자유경로(eMFP: electron mean free path)를 갖는 금속들 간의 비저항 역전 현상이 나타날 수 있다. 구체적으로, 12nm 이하의 전자평균자유경로(eMFP)를 갖는 루테늄(Ru) 및 코발트(Co)는, 12nm 이상의 전자평균자유경로(eMFP)를 갖는 구리(Cu)에 비해 선폭 감소에 따른 비저항의 증가가 작을 수 있다. 예를 들어, 약 12nm 이하의 선폭에서, 루테늄(Ru) 또는 코발트(Co)를 포함하는 배선은 구리(Cu)를 포함하는 배선에 비해 낮은 비저항을 가질 수 있다. 구리(Cu), 코발트(Co) 및 루테늄(Ru)은 상온(및 상압)에서 각각, 39nm, 11.8nm 및 6.6nm의 전자평균자유경로(eMFP)를 가질 수 있다.
반대로, 상대적으로 큰 선폭에서는 구리(Cu)가 루테늄(Ru) 및 코발트(Co)에 비해 더 낮은 비저항을 가질 수 있다. 예를 들어, 약 20nm의 선폭에서, 구리(Cu)를 포함하는 배선은 루테늄(Ru) 또는 코발트(Co)를 포함하는 배선에 비해 낮은 비저항을 가질 수 있다.
결과적으로, 도 3 및 도 4를 참조하면, 상대적으로 큰 선폭을 갖는 제1 하부 배선(LIL1)에 있어서, 자평균자유경로(eMFP)가 상대적으로 큰 금속, 예를 들어, 구리(Cu)로 이루어진 제2 금속 패턴(MEP2)이 가장 큰 부피를 차지할 수 있다.
상대적으로 작은 선폭을 갖는 제2 하부 배선(LIL2)에 있어서, 자평균자유경로(eMFP)가 상대적으로 작은 금속, 예를 들어, 루테늄(Ru) 또는 코발트(Co)로 이루어진 제1 금속 패턴(MEP1)이 가장 큰 부피를 차지할 수 있다.
본 발명의 실시예들에 따르면, 배선의 선폭에 따라 최적의 비저항을 갖는 금속을 선택함으로써, 배선의 비저항을 효과적으로 낮출 수 있다. 결과적으로, 반도체 소자의 동작 속도 및 전기적 특성을 개선할 수 있다.
도 5, 도 7, 도 9 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 6, 도 8a 및 도 10a, 도 12a는 각각 도 5, 도 7, 도 9 및 도 11의 A-A'선에 따른 단면도들이다. 도 8b, 도 10b 및 도 12b는 각각 도 7, 도 9 및 도 11의 B-B'선에 따른 단면도들이다. 도 10c 및 도 12c는 각각 도 9 및 도 11의 C-C'선에 따른 단면도들이다. 도 10d 및 도 12d는 각각 도 9 및 도 11의 D-D'선에 따른 단면도들이다.
도 5 및 도 6을 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 기판(100) 상에 로직 셀(LC)을 정의할 수 있다.
기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 기판(100)을 패터닝하여, 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 도 1에 나타난 바와 같이, 희생 패턴들(PP)은 제1 피치(P1)로 제2 방향(D2)을 따라 배열되도록 형성될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RSR1)을 형성할 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 10c 참고).
제1 활성 패턴(AP1)의 제1 리세스(RSR1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스들(RSR2)을 형성할 수 있다. 제2 활성 패턴(AP2)의 제2 리세스(RSR2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 11 및 도 12a 내지 도 12d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절할 수 있는 일함수 금속으로 형성될 수 있고, 제2 금속 패턴은 저항이 낮은 금속으로 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체들(DB)은, 로직 셀(LC)의 상기 양 측에 각각 형성된 게이트 전극들(GE)과 중첩되도록 형성될 수 있다. 구체적으로, 분리 구조체들(DB)을 형성하는 것은, 제1 및 제2 층간 절연막들(110, 120) 및 게이트 전극(GE)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장되는 홀을 형성하는 것, 및 상기 홀에 절연막을 채우는 것을 포함할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)을 형성하는 것은, 제1 하부 배선들(LIL1), 제2 하부 배선들(LIL2) 및 하부 비아들(VI)을 형성하는 것을 포함할 수 있다.
제1 금속 층(M1) 상에 식각 정지막(ESL)이 형성될 수 있다. 식각 정지막(ESL) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다. 제2 금속 층(M2)을 형성하는 것은, 상부 배선들(UIL)을 형성하는 것을 포함할 수 있다. 상부 배선들(UIL)은 듀얼 다마신 공정을 통해 형성될 수 있다.
도 13 내지 도 19는 본 발명의 실시예들에 따른 하부 배선을 형성하는 방법을 설명하기 위한 것으로, 도 2d의 M 영역 및 N 영역을 확대한 단면도들이다. 이하, 도 13 내지 도 19를 참조하여, 본 발명의 제1 하부 배선(LIL1) 및 제2 하부 배선(LIL2)의 형성 방법을 상세히 설명한다.
도 13을 참조하면, 제3 층간 절연막(130)의 상부를 패터닝하여, 제1 배선 홀(ILH1) 및 제2 배선 홀(ILH2)이 형성될 수 있다. 제1 및 제2 배선 홀들(ILH1, ILH2) 각각은 제2 방향(D2)으로 연장되는 라인 형태의 그루브일 수 있다. 제1 및 제2 배선 홀들(ILH1, ILH2)은 각각 제1 및 제2 하부 배선들(LIL1, LIL2)이 형성될 영역을 정의할 수 있다.
제1 배선 홀(ILH1)은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 제2 배선 홀(ILH2)은 제1 방향(D1)으로 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다.
도 14를 참조하면, 제1 및 제2 배선 홀들(ILH1, ILH2) 내에 배리어 막(BAL) 및 제1 금속 막(MEL1)이 순차적으로 형성될 수 있다. 배리어 막(BAL)은 얇고 균일하게 형성될 수 있다. 배리어 막(BAL)은 원자층 증착 공정(ALD), 화학 기상 증착 공정(CVD) 또는 물리적 기상 증착 공정(PVD)을 이용하여 형성될 수 있다.
배리어 막(BAL)은, 후속으로 형성되는 제1 금속 막(MEL1)이 그 위에 잘 부착되도록 하는 접착막(adhesion layer)의 기능을 수행할 수 있다. 배리어 막(BAL)은 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를 포함할 수 있다.
제1 금속 막(MEL1)은 제3 층간 절연막(130) 상에 콘포멀하게 형성될 수 있다. 제1 금속 막(MEL1)은 원자층 증착 공정(ALD) 또는 화학 기상 증착 공정(CVD)을 이용하여 형성될 수 있다. 제1 금속 막(MEL1)은, 제1 배선 홀(ILH1)은 부분적으로 채우면서 제2 배선 홀(ILH2)은 완전히 채우도록 형성될 수 있다.
예를 들어, 제1 금속 막(MEL1)은 제1 배선 홀(ILH1)의 내측벽 상에서 제1 방향(D1)으로 제3 두께(T3)를 갖도록 형성될 수 있다. 제2 배선 홀(ILH2)의 내측벽 상의 제1 금속 막(MEL1)은, 제1 방향(D1)으로 제2 두께(T2)를 가질 수 있다. 제3 두께(T3)는 제2 두께(T2)의 절반보다 클 수 있다.
제1 금속 막(MEL1)은, 전자평균자유경로(eMFP)가 상대적으로 낮은 금속, 예를 들어, 루테늄(Ru), 코발트(Co), 텅스텐(W) 또는 몰리브덴(Mo)을 포함할 수 있다. 제2 배선 홀(ILH2)에 채워진 제1 금속 막(MEL1)은, 상대적으로 작은 제2 두께(T2)(예를 들어, 12nm 이하)에서 비저항이 낮은 특성을 가질 수 있다.
제1 금속 막(MEL1)이 형성된 이후, 제1 금속 막(MEL1) 상에 열처리 공정이 수행될 수 있다. 상기 열처리 공정을 통해, 제1 금속 막(MEL1)의 비저항을 더 낮출 수 있다.
도 15를 참조하면, 제1 금속 막(MEL1) 상에 식각 공정(WE)이 수행되어, 그의 두께가 등방적(isotropic)으로 줄어들 수 있다. 일 예로, 식각 공정(WE)은 습식 식각과 같은 등방성 식각을 포함할 수 있다. 다른 예로, 식각 공정(WE)은 건식 식각을 이용할 수도 있다.
식각 공정(WE)으로 인해, 제1 배선 홀(ILH1) 내의 제1 금속 막(MEL1)의 두께는 전체적으로 줄어들 수 있다. 제1 배선 홀(ILH1)의 내측벽 상의 제1 금속 막(MEL1)은, 제3 두께(T3)에서 제1 두께(T1)로 그의 두께가 감소될 수 있다. 다시 말하면, 제1 배선 홀(ILH1) 내의 제1 금속 막(MEL1)의 부피가 줄어들 수 있다.
식각 공정(WE) 동안, 제2 배선 홀(ILH2) 상의 제1 금속 막(MEL1)은, 제3 층간 절연막(130) 상의 두께만 줄어들 뿐, 제2 배선 홀(ILH2) 내의 제1 금속 막(MEL1)은 그대로 유지될 수 있다. 제2 배선 홀(ILH2)의 내측벽 상의 제1 금속 막(MEL1)은, 제2 두께(T2)를 유지할 수 있다. 다시 말하면, 식각 공정(WE)은, 제1 배선 홀(ILH1) 내의 제1 금속 막(MEL1)의 부피만 줄일 뿐, 제2 배선 홀(ILH2) 내의 제1 금속 막(MEL1)의 부피는 그대로 유지시킬 수 있다.
도 16을 참조하면, 제1 금속 막(MEL1) 상에 제2 금속 막(MEL2)이 형성될 수 있다. 제2 금속 막(MEL2)은 제1 배선 홀(ILH1)을 완전히 채우도록 형성될 수 있다. 제2 배선 홀(ILH2)에는 이미 제1 금속 막(MEL1)이 채워져 있으므로, 제2 금속 막(MEL2)은 제2 배선 홀(ILH2) 내에 형성되지 않을 수 있다. 제2 금속 막(MEL2)은 리플로우 공정 또는 전기 도금 공정을 이용하여 형성될 수 있다.
제2 금속 막(MEL2)은 제1 금속 막(MEL1)과 다른 금속 물질을 포함할 수 있다. 제2 금속 막(MEL2)은, 후술할 전자평균자유경로(eMFP)가 상대적으로 큰 금속, 예를 들어, 구리(Cu)를 포함할 수 있다. 앞서 설명한 식각 공정(WE)을 통해, 제1 배선 홀(ILH1) 내에 채워지는 제2 금속 막(MEL2)의 부피를 최대화할 수 있다. 상대적으로 폭이 큰 제1 배선 홀(ILH1)에 채워진 제2 금속 막(MEL2)은, 비저항이 낮은 특성을 가질 수 있다.
도 17을 참조하면, 제3 층간 절연막(130)의 상면이 노출될 때까지 평탄화 공정(예를 들어, CMP)이 수행될 수 있다. 이로써, 배리어 막(BAL), 제1 금속 막(MEL1) 및 제2 금속 막(MEL2)으로부터 각각 배리어 금속 패턴(BAP), 제1 금속 패턴(MEP1), 및 제2 금속 패턴(MEP2)이 형성될 수 있다.
평탄화 공정 동안, 제1 금속 패턴(MEP1)이 제2 금속 패턴(MEP2)에 비해 더 리세스될 수 있다. 평탄화 공정 이후, 제1 금속 패턴(MEP1)의 상면의 최고 레벨은, 제2 레벨(LV2)에 위치할 수 있다. 제2 금속 패턴(MEP2)의 상면의 최고 레벨은, 제3 레벨(LV3)에 위치할 수 있다. 제3 레벨(LV3)은 제2 레벨(LV2)보다 높을 수 있다. 제3 레벨(LV3)은 제3 층간 절연막(130)의 상면의 레벨(LV1)보다 낮을 수 있다.
도 18을 참조하면, 배리어 금속 패턴(BAP)을 선택적으로 리세스하는 식각 공정이 수행될 수 있다. 배리어 금속 패턴(BAP)의 상면이 낮아지면서, 제3 층간 절연막(130)과 제1 금속 패턴(MEP1) 사이에 리세스 영역(RS)이 형성될 수 있다.
도 19를 참조하면, 제1 및 제2 금속 패턴들(MEP1, MEP2)의 상면들 상에 선택적으로 금속 캐핑 패턴(CAP)이 형성될 수 있다. 금속 캐핑 패턴(CAP)은, 선택적 원자층 증착 공정 또는 선택적 화학 기상 증착 공정을 이용하여 형성될 수 있다. 금속 캐핑 패턴(CAP)은 루테늄(Ru), 코발트(Co), 또는 그래핀을 포함할 수 있다.
도 20은 본 발명의 실시예들에 따른 하부 배선을 설명하기 위한 것으로, 도 2d의 M 영역 및 N 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 20을 참조하면, 제1 하부 배선(LIL1)의 제1 금속 패턴(MEP1)은 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는, 제2 하부 배선(LIL2)의 제1 금속 패턴(MEP1)의 제2 두께(T2)의 절반보다 클 수 있다. 본 실시예에 따른 제1 하부 배선(LIL1)의 제1 금속 패턴(MEP1)은, 앞서 도 15에서 설명한 식각 공정(WE)이 생략됨으로써 형성될 수 있다.
본 실시예에 따른 제1 하부 배선(LIL1)의 제1 금속 패턴(MEP1)은, 그의 상면이 굴곡질 수 있다. 제1 하부 배선(LIL1) 내의 제1 금속 패턴(MEP1)의 부피는, 제2 금속 패턴(MEP2)의 부피보다 클 수 있다.
도 21은 본 발명의 실시예들에 따른 하부 배선들을 설명하기 위한 단면도이다. 도 21을 참조하면, 하부 배선들은 제1 및 제2 하부 배선들(LIL1, LIL2)뿐만 아니라 제3 하부 배선(LIL3)을 더 포함할 수 있다. 제3 하부 배선(LIL3)의 선폭은 제3 폭(W3)일 수 있다. 제3 폭(W3)은 제1 하부 배선(LIL1)의 제1 폭(W1)보다 클 수 있다. 다시 말하면, 본 발명에 따른 반도체 소자의 하부 배선들은 다양한 선폭을 가질 수 있다.
제3 하부 배선(LIL3) 내의 제2 금속 패턴(MEP2)의 부피의 비율은, 제1 하부 배선(LIL1) 내의 제2 금속 패턴(MEP2)의 부피의 비율보다 클 수 있다. 여기서 부피의 비율은, 하부 배선의 전체 부피에 대한 제2 금속 패턴의 부피의 비(ratio)일 수 있다.
본 발명의 실시예들에 따르면, 하부 배선의 선폭이 커지면 그 내부에 전자평균자유경로가 큰 금속의 부피 비율을 증가시킬 수 있다. 이로써, 하부 배선의 선폭이 커지더라도 저항이 낮아질 수 있다.
도 22는 본 발명의 실시예들에 따른 제1 하부 배선을 설명하기 위한 단면도이다. 도 22를 참조하면, 제1 하부 배선(LIL1)은 라인부(HEP) 및 비아부(VEP)를 포함할 수 있다. 본 실시예의 제1 하부 배선(LIL1)의 비아부(VEP)는, 도 2c에 나타난 하부 비아(VI)에 해당될 수 있다. 다시 말하면, 본 실시예에 따른 제1 하부 배선(LIL1)은, 배선과 비아가 듀얼 다마신 공정을 통해 하나의 도전 구조체로 형성된 것이다.
비아부(VEP)는 라인부(HEP)의 하부(LP) 아래에 제공될 수 있다. 비아부(VEP)는 배리어 금속 패턴(BAP) 및 제1 금속 패턴(MEP1)을 포함할 수 있다. 비아부(VEP)의 제1 방향(D1)으로의 두께는 제4 두께(T4)일 수 있다. 제4 두께(T4)는 제1 두께(T1)보다 클 수 있다. 예를 들어, 제4 두께(T4)는 12nm 이하일 수 있다. 비아부(VEP)가 전자평균자유경로가 상대적으로 낮은 금속으로 구성됨으로써, 비아부(VEP)의 저항을 줄일 수 있다.
도 23a 내지 도 23d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 23a 내지 도 23d를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 23d 참조). 게이트 전극(GE)은, 제1 채널 패턴(CH1)의 제1 상면(TS1), 적어도 하나의 제1 측벽(SW1), 및 제1 바닥면(BS1) 상에 제공될 수 있다. 게이트 전극(GE)은, 제2 채널 패턴(CH2)의 제2 상면(TS2), 적어도 하나의 제2 측벽(SW2), 및 제2 바닥면(BS2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 유전 패턴(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전 패턴(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (23)

  1. 기판 상의 트랜지스터들;
    상기 트랜지스터들 상의 제1 층간 절연막;
    상기 제1 층간 절연막의 상부에 제공된 제1 하부 배선 및 제2 하부 배선; 및
    상기 제1 및 제2 하부 배선들 상에 각각 제공된 제1 비아 및 제2 비아를 포함하되,
    상기 제1 하부 배선의 선폭은 상기 제2 하부 배선의 선폭보다 크고,
    상기 제1 및 제2 하부 배선들 각각은 제1 금속 패턴을 포함하고,
    상기 제1 하부 배선은 상기 제1 금속 패턴 상의 제2 금속 패턴을 더 포함하며, 상기 제2 금속 패턴은 상기 제1 금속 패턴과는 다른 금속을 함유하고,
    상기 제2 하부 배선에는 상기 제2 금속 패턴이 생략되며,
    상기 제2 비아는 상기 제1 층간 절연막의 상면과 접촉하는 제1 부분, 및 상기 제2 하부 배선의 상면과 접촉하는 제2 부분을 포함하고,
    상기 제2 부분의 바닥면의 최저 레벨은, 상기 제1 비아의 바닥면의 최저 레벨보다 낮은 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 하부 배선의 상면의 최고 레벨은, 상기 제1 하부 배선의 상면의 최고 레벨보다 낮은 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 금속 패턴은, 전자평균자유경로가 12nm보다 작은 금속을 포함하고,
    상기 제2 금속 패턴은, 전자평균자유경로가 12nm보다 큰 금속을 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 금속 패턴은, 루테늄(Ru), 코발트(Co), 텅스텐(W) 또는 몰리브덴(Mo)을 포함하고,
    상기 제2 금속 패턴은, 구리(Cu)를 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 하부 배선 내에서 상기 제2 금속 패턴이 가장 큰 부피를 차지하고,
    상기 제2 하부 배선 내에서 상기 제1 금속 패턴이 가장 큰 부피를 차지하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 하부 배선의 상기 제1 금속 패턴의 상부의 수평 방향으로의 두께는 제1 두께이고,
    상기 제2 하부 배선의 상기 제1 금속 패턴의 수평 방향으로의 두께는 제2 두께이며,
    상기 제2 두께는 상기 제1 두께의 두 배보다 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 하부 배선의 상기 제1 금속 패턴은, 하부, 및 상기 하부로부터 수직하게 연장되는 한 쌍의 상부들을 포함하고,
    상기 제1 하부 배선의 상기 제2 금속 패턴은, 상기 하부 및 상기 한 쌍의 상부들에 의해 둘러싸인 공간 내에 제공되는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 및 제2 하부 배선들 각각은, 상기 제1 층간 절연막과 상기 제1 금속 패턴 사이에 개재된 배리어 금속 패턴을 더 포함하고,
    상기 배리어 금속 패턴의 상부는 리세스되어, 상기 제1 층간 절연막과 상기 제1 금속 패턴 사이에 리세스 영역이 정의되는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 하부 배선은, 상기 제1 금속 패턴의 상면 및 상기 제2 금속 패턴의 상면을 덮는 금속 캐핑 패턴을 더 포함하고,
    상기 금속 캐핑 패턴은, 루테늄(Ru), 코발트(Co), 또는 그래핀(Graphene)을 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 층간 절연막 상의 제2 층간 절연막; 및
    상기 제2 층간 절연막 내에 제공된 상부 배선들을 더 포함하되,
    상기 상부 배선들 각각은, 수평 방향으로 연장되는 라인부 및 상기 라인부 아래의 비아부를 포함하고,
    상기 상부 배선들 중 제1 상부 배선의 상기 비아부는 상기 제1 비아를 구성하고,
    상기 상부 배선들 중 제2 상부 배선의 상기 비아부는 상기 제2 비아를 구성하는 반도체 소자.
  11. 제1항에 있어서,
    상기 트랜지스터들은, 제1 피치로 배열된 게이트 전극들을 포함하고,
    상기 제2 하부 배선들은 제2 피치로 배열되며,
    상기 제2 피치는 상기 제1 피치보다 작은 반도체 소자.
  12. 제1항에 있어서,
    상기 제1 하부 배선은, 그의 하부의 비아부를 포함하고,
    상기 비아부에는 상기 제2 금속 패턴이 생략된 반도체 소자.
  13. 기판 상의 트랜지스터들;
    상기 트랜지스터들 상의 제1 층간 절연막; 및
    상기 제1 층간 절연막의 상부에 제공된 제1 하부 배선 및 제2 하부 배선을 포함하되,
    상기 제1 하부 배선의 선폭은 상기 제2 하부 배선의 선폭보다 크고,
    상기 제1 및 제2 하부 배선들 각각은 제1 금속 패턴을 포함하고,
    상기 제1 하부 배선은 상기 제1 금속 패턴 상의 제2 금속 패턴을 더 포함하며, 상기 제2 금속 패턴은 상기 제1 금속 패턴과는 다른 금속을 함유하고,
    상기 제1 하부 배선 내에서 상기 제2 금속 패턴이 가장 큰 부피를 차지하며,
    상기 제2 하부 배선 내에서 상기 제1 금속 패턴이 가장 큰 부피를 차지하고,
    상기 제2 하부 배선의 상면의 최고 레벨은, 상기 제1 하부 배선의 상면의 최고 레벨보다 낮고,
    상기 제1 하부 배선의 상기 제2 금속 패턴의 상면은, 상기 제1 하부 배선의 상기 제1 금속 패턴의 상면보다 높은 반도체 소자.
  14. 제13항에 있어서,
    상기 제2 하부 배선에는 상기 제2 금속 패턴이 생략된 반도체 소자.
  15. 제13항에 있어서,
    상기 제1 층간 절연막의 상부에 제공된 제3 하부 배선을 더 포함하되,
    상기 제3 하부 배선의 선폭은 상기 제1 하부 배선의 선폭보다 크고,
    상기 제3 하부 배선은, 상기 제1 금속 패턴 및 상기 제2 금속 패턴을 포함하며,
    상기 제3 하부 배선 내의 상기 제2 금속 패턴의 부피의 비율은, 상기 제1 하부 배선 내의 상기 제2 금속 패턴의 부피의 비율보다 큰 반도체 소자.
  16. 제13항에 있어서,
    상기 제1 금속 패턴은, 전자평균자유경로가 12nm보다 작은 금속을 포함하고,
    상기 제2 금속 패턴은, 전자평균자유경로가 12nm보다 큰 금속을 포함하는 반도체 소자.
  17. 제13항에 있어서,
    상기 제1 하부 배선의 상기 제1 금속 패턴의 상부의 수평 방향으로의 두께는 제1 두께이고,
    상기 제2 하부 배선의 상기 제1 금속 패턴의 수평 방향으로의 두께는 제2 두께이며,
    상기 제2 두께는 상기 제1 두께의 두 배보다 큰 반도체 소자.
  18. 제13항에 있어서,
    상기 제1 층간 절연막 상의 제2 층간 절연막; 및
    상기 제2 층간 절연막 내에 제공된 제1 상부 배선 및 제2 상부 배선을 더 포함하되,
    상기 제1 및 제2 상부 배선들 각각은, 수평 방향으로 연장되는 라인부 및 상기 라인부 아래의 비아부를 포함하고,
    상기 제1 상부 배선의 상기 비아부는 상기 제1 하부 배선의 상면과 접촉하고,
    상기 제2 상부 배선의 상기 비아부는 상기 제2 하부 배선의 상면과 접촉하며,
    상기 제2 상부 배선의 상기 비아부의 바닥면의 최저 레벨은, 상기 제1 상부 배선의 상기 비아부의 바닥면의 최저 레벨보다 낮은 반도체 소자.
  19. 활성 영역을 포함하는 기판;
    상기 활성 영역 상의 활성 패턴들을 정의하는 소자 분리막, 상기 소자 분리막은 상기 활성 패턴들 각각의 하부 측벽을 덮고, 상기 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며;
    상기 활성 패턴들 각각의 상부에 제공된 한 쌍의 소스/드레인 패턴들;
    상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴;
    상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 양 측 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 스페이서;
    상기 게이트 전극과 상기 채널 패턴 사이, 및 상기 게이트 전극과 상기 게이트 스페이서 사이에 개재된 게이트 유전 패턴;
    상기 게이트 전극의 상면 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 캐핑 패턴;
    상기 게이트 캐핑 패턴 상의 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 적어도 하나의 상기 소스/드레인 패턴들과 전기적으로 연결되는 활성 콘택;
    상기 제1 층간 절연막 상의 제2 층간 절연막 내에 제공된 제1 금속 층; 및
    상기 제2 층간 절연막 상의 제3 층간 절연막 내에 제공된 제2 금속 층을 포함하되,
    상기 제1 금속 층은, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제1 하부 배선 및 제2 하부 배선을 포함하고, 상기 제1 및 제2 하부 배선들 중 적어도 하나는 상기 활성 콘택과 전기적으로 연결되며,
    상기 제2 금속 층은, 제1 및 제2 비아들을 통해 상기 제1 및 제2 하부 배선들과 각각 전기적으로 연결되는 제1 및 제2 상부 배선들을 포함하고,
    상기 제1 하부 배선의 선폭은 상기 제2 하부 배선의 선폭보다 크고,
    상기 제1 및 제2 하부 배선들 각각은 제1 금속 패턴을 포함하고,
    상기 제1 하부 배선은 상기 제1 금속 패턴 상의 제2 금속 패턴을 더 포함하며, 상기 제2 금속 패턴은 상기 제1 금속 패턴과는 다른 금속을 함유하고,
    상기 제2 하부 배선에는 상기 제2 금속 패턴이 생략되며,
    상기 제2 비아는 상기 제2 층간 절연막의 상면과 접촉하는 제1 부분, 및 상기 제2 하부 배선의 상기 상면과 접촉하는 제2 부분을 포함하고,
    상기 제2 부분의 바닥면의 최저 레벨은, 상기 제1 비아의 바닥면의 최저 레벨보다 낮은 반도체 소자.
  20. 제19항에 있어서,
    상기 제1 금속 패턴은, 전자평균자유경로가 12nm보다 작은 금속을 포함하고,
    상기 제2 금속 패턴은, 전자평균자유경로가 12nm보다 큰 금속을 포함하는 반도체 소자.
  21. 제19항에 있어서,
    상기 제1 하부 배선 내에서 상기 제2 금속 패턴이 가장 큰 부피를 차지하고,
    상기 제2 하부 배선 내에서 상기 제1 금속 패턴이 가장 큰 부피를 차지하는 반도체 소자.
  22. 제19항에 있어서,
    상기 제1 하부 배선의 상기 제1 금속 패턴의 상부의 수평 방향으로의 두께는 제1 두께이고,
    상기 제2 하부 배선의 상기 제1 금속 패턴의 수평 방향으로의 두께는 제2 두께이며,
    상기 제2 두께는 상기 제1 두께의 두 배보다 큰 반도체 소자.
  23. 제19항에 있어서,
    상기 제1 하부 배선은, 드레인 전압(VDD) 및 소스 전압(VSS)이 각각 인가되는 한 쌍의 제1 하부 배선들을 포함하고,
    상기 한 쌍의 제1 하부 배선들 사이에 로직 셀이 정의되는 반도체 소자.
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